JP2006261668A - スプリットゲート型不揮発性メモリ装置及びその製造方法 - Google Patents

Abstract

【課題】不揮発性メモリ装置及びその製造方法が提供される。
【解決手段】本発明によるスプリットゲートメモリ素子は浮遊ゲートカップリング割合が増加した構造を有し、その結果、プログラム及び消去動作での效率及び性能が改善する。
【選択図】図２Ａ

Description

本発明は半導体装置及びその製造方法に係り、さらに具体的には、プログラム及び消去効率及び性能の改善のために、増加した浮遊ゲートカップリングの割合を提供する構造を有するスプリットゲート型不揮発性メモリ装置及びその製造方法に関する。

一般的に、不揮発性メモリ装置は電源が供給されない場合にも貯蔵されたデータを維持する電子部品であり、小さい消費電力が要求される（無線通信装置、メモリカード及びスマートカードなどのような）多様なポータブル電子製品に用いられている。前記不揮発性メモリ装置は大きくＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子、及びフラッシュメモリなどに分類されることができる。より具体的には、前記不揮発性メモリはスプリットゲート型、浮遊ゲート型及びＥＥＰＲＯＭ型に区別することもできる。この際、前記スプリットゲート型不揮発性メモリは（低い製造費用、システム再プログラムの可能性及び高い信頼性を有する不揮発性を提供する手段として）多様な電子製品（特に、内蔵システム（ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍｓ）で採用されている。

図１Ａは通常のスプリットゲート不揮発性メモリ素子を示す工程断面図である。具体的に、図１ＡはＰ型半導体基板層１１上に形成される一対のスプリットゲート型メモリセルＭ１及びＭ２を示す。前記半導体基板１１には複数個のＮ型拡散領域１２、１３が形成される。前記一対のセルＭ１及びＭ２の間の前記拡散領域１２はこれらによって共有される共通ソース領域として使用され、他の拡散領域１３は各セルのドレイン領域として使用される。前記メモリセルＭ１及びＭ２は前記共通ソース領域１２に対して鏡対称的構造を有する。具体的に、前記メモリセルの各々Ｍ１及びＭ２は前記共通ソース領域１２と前記ドレイン領域１３との間に配置されたチャネル領域１４、浮遊ゲート１５、制御ゲート１６、ゲート絶縁膜１７、前記浮遊ゲート１５上に形成されたシリコン酸化膜１８、及びトンネル絶縁膜１９を具備する。

前記浮遊ゲート１５は電気的に孤立したゲート電極であり、前記チャネル領域１４の一部及び前記共通ソース領域１２の一部と重畳されるように形成される。前記制御ゲート１６は前記チャネル領域１４の前記ドレイン領域１３に隣接する一部及び前記浮遊ゲート１５の側壁及び上部面と重畳されるように形成される。前記ゲート絶縁膜１７は前記基板１１上に形成され、前記浮遊ゲート１５及び前記制御ゲート１６を前記基板１１から絶縁させる。前記シリコン酸化膜１８はシリコン局所酸化工程（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎｏｆ ｓｉｌｉｃｏｎ ｐｒｏｃｅｓｓ;ＬＯＣＯＳ ｐｒｏｃｅｓｓ）を利用して、前記浮遊ゲート１５上に形成する。前記トンネル絶縁膜１９は前記浮遊ゲート１５及び制御ゲート１６の間に配置され、前記浮遊ゲート１５の一側壁及び前記チャネル領域１４の一部分を覆う。

従来技術の一実施形態によると、各制御ゲート１６は列方向（すなわち、図面ページに垂直な方向）に延長されて各メモリセルを列方向に連結するワードラインとして使用される。前記メモリセルＭ１及びＭ２上には層間絶縁膜２０が形成される。前記層間絶縁膜２０上に第１金属層を形成した後、これをパターニングして、コンタクトプラグ２１を通じて前記共通ソース領域１２に連結される共通ソースライン２２を形成する。前記共通ソースライン２２は前記ワードライン（すなわち、前記制御ゲート１６）と同一方向に延長される。前記ドレイン領域１３は第２金属層から形成されて前記列方向に垂直な方向に延長される共通ビットライン（図示しない）によって連結される。共通ソースを共有する各列の対はページを形成する。

一般的に、前記メモリセルＭ１及びＭ２は各浮遊ゲート電極１５に貯蔵された電荷量に応じて、論理“１”または“０”に設定される。具体的に、前記メモリセルトランジスタは前記浮遊ゲート１５に貯蔵された電荷量に応じて高いスレッショルド電圧状態（すなわち、非導電状態）または低いスレッショルド電圧状態（すなわち、導電状態）のうち一つになり、前記導電及び非導電状態は読み出し動作で互いに異なる論理値に出力される。

事実上、各メモリセルはメモリトランジスタと読み出し／選択トランジスタが直列連結された構造を有する。この際、前記メモリトランジスタは前記浮遊ゲート１５及び前記浮遊ゲート１５に重畳されたチャネル領域１４の一部分で構成され、前記読み出し／選択トランジスタは前記制御ゲート１６及び前記制御ゲート１６に重畳された前記チャネル領域１４の一部分で構成される。前記チャネルを通じて流れる電流は前記メモリ及び読み出し／選択トランジスタの組合によって制御される。この際、前記浮遊ゲート１５はそこに貯蔵された電荷量に応じて該当のメモリセルの論理状態を変化させるオン／オフスイッチとして動作する。

プログラムされた状態（すなわち、高いスレッショルド電圧状態）の場合、前記浮遊ゲート電極１５には過剰電子（ｅｘｃｅｓｓ ｏｆ ｅｌｅｃｔｒｏｎｓ）が貯蔵される。前記メモリセルＭ１及びＭ２は、前記チャネル１４を流れる電子は前記ゲート絶縁膜１７を通過して前記浮遊ゲート１５に注入するＣＨＥ ＳＳＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｓｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ）として知られた技術を用いて高いスレッショルド電圧状態にプログラムされる。このようなホットチャネル注入された電子（ｈｏｔ ｃｈａｎｎｅｌ ｉｎｊｅｃｔｅｄ ｅｌｅｃｔｒｏｎｓ）は前記浮遊ゲート電極１５にトラップされて、前記浮遊ゲート１５に印加される電圧を低める役割を果たす。その結果、前記メモリセルが非導電状態から導電状態へ変化するために要求されるスレッショルド電圧が増加する。読み出し動作の場合、前記マイナスに荷電された浮遊ゲート１５（ｎｅｇａｔｉｖｅｌｙ ｃｈａｒｇｅｄ ｆｌｏａｔｉｎｇ ｇａｔｅ）は前記読み出し／選択トランジスタの制御ゲート１６に印加されるプラスの電圧によって生成される電場を弱化させる。その結果、前記プログラムされたメモリセルは非導電状態になる。なぜなら、読み出し動作の間前記制御ゲート１６に正常読み出し／選択制御電圧が印加される場合、前記プログラムされたメモリセルのソース−ドレインの間には電流が流れないためである。

一方、プログラムされない状態（すなわち、低いスレッショルド電圧状態）の場合、前記浮遊ゲート１５は前記プログラムされた状態に比べてマイナス電荷が不足である。特に、消去動作の間、前記浮遊ゲート１５の電子はＦＮトンネリング（Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）として知られた現象によって、前記トンネル酸化膜１９を通過して前記制御ゲート１６に抜ける。前記メモリセルが消去されれば、前記浮遊ゲート１５は放電してプラスの電荷（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ）が多くなり、その結果、前記メモリセルトランジスタは前記制御ゲート１６に印加される電圧に応じて“ＯＮ”または“ＯＦＦ”に変わるのが可能になる。すなわち、前記メモリセルが消去されれば、前記浮遊ゲート１５に印加されるプラスの電圧は前記浮遊ゲート１５下のチャネル領域１４の一部を反転させる。しかし、非プログラムされた状態の場合、前記チャネル領域１４を流れる電流は前記制御ゲート１６に印加される電圧により制御される。

図１Ｂは消去、プログラム及び読み出し動作に対する前記メモリセルＭ１及びＭ２の通常の動作条件を示すテーブルである。図１Ｂに示した通常の方法において、読み出し電圧は１．８Ｖに設定される。オン状態（すなわち、低いスレッショルド電圧状態／プログラムされない状態）のメモリセルのスレッショルド電圧Ｖｔｈは−０．５Ｖ乃至０．８Ｖの範囲にあり、オフ状態（すなわち、高いスレッショルド電圧状態／プログラムされた状態）のメモリセルのスレッショルド電圧Ｖｔｈはおおよそ３．２Ｖ乃至４．７Ｖの範囲にある。

図１Ｂに示した読み出し動作を実行するための動作電圧を参照すると、読み出しサイクルの間、１．８Ｖの読み出し電圧が前記制御ゲート１６（ワードライン）に印加され、前記ソース１２及び基板１１には０Ｖが印加され、前記ドレイン領域１３（ビットライン）には０．８Ｖの電圧が印加される。このような条件下で、選択されたメモリセルが“高いスレッショルド電圧”または“オフ”状態であれば、前記メモリトランジスタは非導電状態になる。その結果として前記選択されたビットラインを通じて流れる電流はなくなるようになり、このような電流の非存在はセンシング回路で選択されたメモリセルが論理“０”と判別するようにする。一方、選択されたメモリセルが“低いスレッショルド電圧”または“オン”状態であれば、前記メモリトランジスタは導電状態になる。その結果として前記選択されたビットラインを通じて流れる電流があるようになり、このような電流の存在はセンシング回路で選択されたメモリセルが論理“１”と判別するようにする。

図１Ｂは前記浮遊ゲート１５を放電させる消去動作の動作電圧を示す。消去動作の間、前記ドレイン１３、ソース１２及び基板１１には０Ｖが印加され、前記制御ゲート１６には１２Ｖ以上の所定電圧が印加される。前記制御ゲート１６に印加される高電圧は、前記浮遊ゲート１５内の電子を前記トンネル絶縁膜１９を通過して前記制御ゲート１６に移動させるＦＮトンネリングを起こす強い電場を生成する。消去の間、強い電場は前記浮遊ゲート１５のわくに形成された鋭い（ａｃｕｔｅ）領域１５ａに集中して（図１Ａ参照）、前記ＦＮトンネリングはこのような鋭い領域１５ａのあたりで発生される。前記ＦＮトンネリングによってマイナス電荷が前記浮遊ゲート１５から抜けてプラス電荷が前記浮遊ゲート１５に蓄積されることによって、前記トンネル酸化膜１９の両側の電位差は徐々に減少するようになる。前記ＦＮトンネリングは前記トンネル酸化膜１９の両側の電位差が前記ＦＮトンネリングメカニズムが維持されることができる大きさより小さくなるまで続くであろう。上述のように、読み出し動作で前記メモリセルは前記浮遊ゲート１５のプラス電荷によって導電状態になるので、前記浮遊ゲート１５のプラス電荷は前記メモリセルを“低いスレッショルド電圧”状態にさせ、その結果、前記メモリセルは論理“１”にセンシングされる。

図１Ｂはプログラム動作のための動作電圧を示す。上述の言及のように、前記メモリセルＭ１、Ｍ２はＣＨＥ ＳＳＩを通じてプログラムされる。プログラムの間、前記制御ゲート１６下のチャネル領域１４を活性化させるのに十分な電圧である１．５Ｖが前記制御ゲート１６に印加される。また、前記ドレイン１３には０．５Ｖの電圧が印加され、前記基板１１には０Ｖの電圧が印加され、前記ソース１２には前記ソースライン２２を通じて９Ｖという相対的に大きいソース電圧が印加される。このようなソースとドレインとの間の電圧差は前記ＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）を発生させる。前記ソース電圧は（前記浮遊ゲート１５と前記チャネル１４との間の電場を生成させる）キャパシタンスＣ１を通じて前記浮遊ゲート１５と容量結合（ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ）する。前記電子は前記ドレイン１３から前記ソース１２へ流れながら運動エネルギーを得て、このような電子の経路は前記浮遊ゲートと基板との間の電場によって変更する。前記基板−ゲート絶縁膜障壁（Ｓｉ−ＳｉＯ_２ｂａｒｒｉｅｒ）を超える程度に十分なエネルギーを有する電子は前記チャネル１４から前記ゲート酸化膜１７を通過して前記浮遊ゲート電極１５を向けて加速された後、前記浮遊ゲート電極１５にトラップされる。マイナス電荷が前記浮遊ゲート１５に蓄積されることによって、消去段階の間生成されたプラス電荷は中和され、その結果として電圧差が前記注入メカニズムを維持するのに十分ではなくなると、前記ＣＨＥ注入（ｉｎｊｅｃｔｉｏ）は中断される。上述のように、読み出し動作で前記メモリセルは前記浮遊ゲート１５のマイナス電荷によって非導電状態になるので、前記浮遊ゲート１５のマイナス電荷は前記メモリセルを“高いスレッショルド電圧”状態にさせ、その結果、前記メモリセルは論理“０”にセンシングされる。

図１Ａに示した通常のスプリットゲートメモリ構造が他の通常の不揮発性メモリ構造に比べて長所を持っても、図１Ａに示したスプリットゲートメモリ構造はデータ維持（ｄａｔａ ｒｅｔｅｎｔｉｏｎ）及びサイクリング耐性（ｃｙｃｌｉｎｇ ｅｎｄｕｒａｎｃｅ）の側面で脆弱でありうる。例えば、上述の指摘のように、前記浮遊ゲート１５から前記トンネル酸化膜１９を通過して前記制御ゲート１６にトンネリングを起こすためには、消去動作は前記制御ゲート１６に（おおよそ１２Ｖ以上の）高電圧を印加する必要がある。しかし、前記制御ゲート１６にそのような高電圧を続いて印加する場合、前記トンネリング膜１９の絶縁性物質はストレスによって劣化されるおそれがある。その結果、（特に、薄いトンネリング酸化膜と係わる）素子信頼性を予測することないようにさせる欠陥が発生するおそれがある。

これに加えて、プログラミング動作と連係して、前記ＣＨＥ ＳＳＩが高い効率のプログラム技術でも、図１Ａに示した通常のスプリットゲートメモリ構造の場合、前記ソース１２と前記浮遊ゲート１５との間の容量結合は相対的に低いレベルにとどまる。具体的に、図１Ａに示したように、カップリングの割合Ｃ１は前記共通ソース１２と前記浮遊ゲート１５との間の重畳された領域の面積によって決められるので、その大きさは制限的である。すなわち、カップリング割合の増加はプログラム速度を増加させるので、前記カップリング割合を増加させることが必要であるが、通常の設計において、前記カップリング割合の有効な増加のためには、前記ソース領域１２を側方向に拡散させなければならない。

しかし、前記ソース領域１２には相対的に大きい９Ｖのソース電圧が印加されるという点で、前記ソース空乏領域１２ａの拡張はパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）及び接合ブレークダウン（ｊｕｎｃｔｉｏｎ ｂｒｅａｋｄｏｗｎ）をもたらすおそれがある。実際、前記ソース空乏領域１２ａが側方向により広く拡散する場合、前記ソース領域１２のあたりでは過度電流によるパンチが発生する可能性が大きく増加する。図１Ａに示した通常の構造はその設計規則（ｄｅｓｉｇｎ ｒｕｌｅ）の減少に応じて、前記要求されるギャップＸ１のマージンが減少して、高いソース電圧の使用はより難しくなっている。

本発明の課題は浮遊ゲートのカップリング割合を増加させることができるスプリットゲート不揮発性メモリ素子を提供することにある。

本発明の課題は浮遊ゲートのカップリング割合を増加させることができるスプリットゲート不揮発性メモリ素子の製造方法を提供することにある。

上述の課題を解決するために、本発明はスプリットゲート型メモリセルを提供する。前記スプリットゲート型メモリセルは半導体基板に形成された第１及び第２拡散領域、前記第１及び第２拡散領域の間の半導体基板上に形成され、前記第１拡散領域の一部分と重畳される第１側部を有する浮遊ゲート電極、前記第２拡散領域と前記浮遊ゲート電極の第２側部との間の半導体基板上に形成される制御ゲート電極、前記制御ゲート電極と前記浮遊ゲート電極の前記第２側部との間に介在されたトンネル誘電膜、前記半導体基板の前記第１拡散領域の上部面であり、前記浮遊ゲート電極の前記第１側部及び上部面に隣接して形成されるカップリングゲート電極、前記カップリングゲート電極と前記浮遊ゲート電極の前記第１側部及び上部面の間に配置されるカップリング誘電膜、及び前記制御ゲート電極及び前記カップリングゲート電極の間に形成される絶縁スペーサを含む。

本発明の一スプリットゲート型メモリセル構造によると、前記カップリングゲートは前記浮遊ゲートと共通拡散領域（例えば、ソース領域）との間に増加したカップリング割合を提供する。前記増加したカップリング割合は前記浮遊ゲート電極の側壁と前記カップリングゲート電極との間の面積での容量結合と前記浮遊ゲート電極の上部面と前記カップリングゲート電極との間の面積での容量結合の結果として得られる。

本発明の他のスプリットゲート型メモリセル構造によると、前記浮遊ゲートは非対称的形状に形成されることができ、その結果、ＦＮトンネリング消去効率は増加することができる。例えば、本発明の一実施形態によると、（前記カップリングゲート電極に隣接した）前記浮遊ゲート電極の第１側部は（前記制御ゲート電極に隣接した）前記浮遊ゲート電極の第２側部より厚く形成される。本発明の他の一実施形態によると、前記浮遊ゲート電極の第１側部は鋭いチップ形状の構造で形成される。他の一実施形態によると、前記浮遊ゲート電極の上部面は前記浮遊ゲート電極の第１側部から前記浮遊ゲート電極の第２側部に近接するほど低くなる。

本発明の上述の実施形態において、前記浮遊ゲート電極の非対称的な形状は前記浮遊ゲート電極の第１側部から第２側部に近接するほど、前記浮遊ゲート電極の断面積の減少をもたらす。このような断面積の減少は、前記制御ゲート電極と前記浮遊ゲート電極の第２側部との間で、前記トンネリング酸化膜を横切って形成される電場の相対的に強い集中をもたらす。その結果、前記制御ゲート電極に印加される制御ゲート電圧が低い場合にも、有効なＦＮトンネリングが可能になる。

前記他の技術的課題を解決するために、本発明はスプリットゲート型メモリセルアレイの製造方法を提供する。この方法は半導体基板上に浮遊ゲート電極を形成して、前記浮遊ゲート電極上に第１誘電膜を形成する段階を含む。この際、前記浮遊ゲート電極はその断面の位置に応じて異なる厚さを有して、第１側部で最大の厚さを有するように形成される。次に、前記浮遊ゲート電極の第１側部に隣接する半導体基板内に第１拡散領域を形成する。この際、前記第１拡散領域は前記浮遊ゲート電極の第１側部と重畳されるように形成される。次に、前記第１誘電膜の上部に、前記浮遊ゲート電極の第１側部及び上部面の上部に配置されるカップリングゲート電極を形成して、前記カップリングゲート電極に隣接した前記浮遊ゲート電極の上部面上に前記浮遊ゲート電極の第２側部に実質的に整列されるスペーサを形成する。この際、前記浮遊ゲート電極の第２側部は前記第１側部より薄い厚さを有するように形成される。以後、前記スペーサ及び前記浮遊ゲート電極の第２側部に隣接した制御ゲート電極を形成した後、前記制御ゲート電極に隣接する半導体基板内に第２拡散領域を形成する。

本発明によると、増加した浮遊ゲートカップリング割合を有するスプリットゲート不揮発性メモリ素子が提供される。前記増加した浮遊ゲートカップリング割合に応じて、本発明による不揮発性メモリ素子のプログラム及び消去動作での効率及び性能は改善する。

以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。

本明細書で、どんな膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるものを意味する。また、図において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために用いられたが、これら領域、膜がこのような用語によって限定されてはならない。これら用語はただある所定領域または、膜を他の領域または膜と区別させるために用いられた。したがって、ある一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもできるものである。ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。

図２Ａ及び図２Ｂは本発明の一実施形態によるスプリットゲート不揮発性メモリ素子１００を概略的に示す断面図である。具体的に、図２ＡはＰ型半導体基板層１０１上に形成される２対のスプリットゲート型メモリセルＭ１／Ｍ２及びＭ３／Ｍ４を示す。前記半導体基板１０１には複数個の拡散領域１０８、１２０が形成される。本発明の一実施形態によると、前記メモリセルの対Ｍ１／Ｍ２及びＭ３／Ｍ４の間の前記拡散領域１０８はこれらによって共有される共通ソース領域として用いられ、他の拡散領域１２０はドレイン領域として用いられる。前記メモリセル対Ｍ１／Ｍ２及びＭ３／Ｍ４は前記共通ソース領域１０８に対して鏡対称的構造を有する。

具体的に、前記メモリセルの各々Ｍ１〜Ｍ４はチャネル領域１４０、ゲート絶縁膜１０２、浮遊ゲート電極１０４ｂ、制御ゲート電極（または消去制御ゲート）１１８、トンネル誘電膜１１６、カップリングゲート電極（またはプログラム制御ゲート）１１０、カップリング誘電膜１０６、絶縁スペーサ１１４及びキャッピング膜１１２を具備する。

前記チャネル領域１４０は前記共通ソース領域１０８と前記ドレイン領域１２０との間に置かれた前記半導体基板１０１の一部領域に該当する。前記ゲート絶縁膜１０２は前記半導体基板上に形成されて、前記多様なゲート電極１０４ｂ、１１０、１１８を前記半導体基板１０１から絶縁させる。各々の浮遊ゲート電極１０４ｂは前記拡散領域１０８、１２０の間の半導体基板１０１上に形成される。この際、前記浮遊ゲート電極１０４ｂの第１側部は前記共通ソース領域１０８の一部分と重畳される。前記制御ゲート電極１１８は前記浮遊ゲート電極１０４ｂの第２側部と前記ドレイン拡散領域１２０との間の半導体基板１０１上に形成される。前記トンネル誘電膜１１６は前記制御ゲート電極１１８と前記浮遊ゲート電極１０４ｂの第２側部との間に配置される。前記カップリングゲート電極１１０は前記ソース領域１０８の上部及び前記浮遊ゲート電極１０４ｂの第１側部及び上部面に隣接して形成される。前記カップリング誘電膜１０６は前記カップリングゲート電極１１０と前記浮遊ゲート電極１０４ｂの第１側部及び上部面の間に介在される。前記絶縁スペーサ１１４は前記制御ゲート１１８と前記カップリングゲート電極１１０との間に形成される。前記キャッピング膜１１２は前記カップリングゲート電極１１０の上部に形成される。

図２Ａに例示されたスプリットゲートメモリ構造は図１Ａに示した通常の構造に比べて多様な技術的長所と改善した性能を提供する。例えば、図２Ｂに示したように、前記スプリットゲートメモリ構造のカップリングゲート電極１１０は前記浮遊ゲート１０４ｂと前記共通ソース領域１０８との間のカップリング割合を増加させる。事実、このようなカップリング割合の増加は前記浮遊ゲート電極１０４ｂの側壁と前記カップリングゲート電極１１０との間の面積での付加的な容量結合Ｃ２と前記浮遊ゲート電極１０４ｂの上部面と前記カップリングゲート電極１１０との間の面積での付加的な容量結合Ｃ３の結果である。図２Ａ及び図２Ｂに例示されたスプリットゲート構造の場合、前記浮遊ゲート電極１０４ｂに対するカップリング割合は（図１Ａに示した通常のスプリットゲート構造のカップリング割合Ｃ１より大きい）Ｃ１＋Ｃ２＋Ｃ３である。

このようなカップリング割合の増加Ｃ１＋Ｃ２＋Ｃ３は、ＣＨＥ ＳＳＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｓｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ）を通じたプログラム段階で、プログラム効率及びプログラム速度の減少なしに前記ソース領域１０８に印加されるソース電圧の減少を可能にする。なお、従来技術と比べる際、前記ソース領域１０８により低いソース電圧を印加することは前記ソース領域１０８から形成される空乏領域の大きさを減らすようになり、これはパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）及びソース領域の接合ブレークダウン（ｊｕｎｃｔｉｏｎ ｂｒｅａｋｄｏｗｎ）の可能性を減少させる。

これに加えて、図２Ａ及び図２Ｂに例示されたスプリットゲート構造はＦＮトンネリングを用いた消去動作の性能及び信頼性を向上させることができる。例えば、（ソース電圧が０Ｖに固定された場合）前記浮遊ゲート電極１０４ｂと前記ソース領域１０８との間の増加したカップリングは、消去動作で前記浮遊ゲート電極１０４ｂから前記制御ゲート電極１１８にＦＮトンネリングを起こすのに十分な程度の強い電場が前記トンネリング膜１１６を横切って生成されるようにさせることができるので、前記制御ゲート電極１１８に（従来技術で要求される）１２Ｖより低い電圧を印加することを可能にする。

図３Ａ乃至図３Ｅは、本発明の望ましい実施形態による図２Ａのスプリットゲートメモリ素子の製造方法を説明するための工程断面図である。まず、図３Ａを参照すると、半導体基板１０１上にゲート絶縁膜１０２及び多結晶シリコン膜１０４を形成する。本発明の一実施形態によると、前記半導体基板１０１の導電型はＰ型である。前記ゲート絶縁膜１０２は通常の技術を用いて形成することができる。例えば、前記ゲート絶縁膜１０２は熱酸化工程を用いて成長したシリコン酸化膜ＳｉＯ_２でありうる。本発明の一実施形態によると、前記ゲート絶縁膜１０２はおおよそ６０Å乃至１００Åの厚さで形成されることができる。

前記多結晶シリコン膜１０４は化学的気相蒸着ＣＶＤのような公知にされた技術を用いて形成することができる。本発明の一実施形態によると、前記多結晶シリコン膜１０４はおおよそ１０００Å乃至２５００Åの厚さで形成されることができる。次に、前記多結晶シリコン膜１０４上に公知にされた技術を用いてフォトレジストマスク１０５を形成する。前記フォトレジストマスク１０５は前記多結晶シリコン膜１０４の所定領域を露出させる開口部を有するように形成される。

図３Ｂを参照すると、前記ゲート酸化膜１０２の上部面が露出するまで、前記フォトレジストマスク１０５をエッチングマスクとして用いて前記多結晶シリコン膜１０４の露出した領域をエッチングすることによって、第１浮遊ゲートパターン１０４ａを形成する。次に、前記第１浮遊ゲートパターン１０４ａの表面を覆うカップリング酸化膜１０６を形成する。本発明の一実施形態によると、前記カップリング酸化膜１０６は熱酸化工程を用いておおよそ１００Å乃至２００Åの厚さで形成する。次に、イオン注入工程を実施して、ｎ＋共通ソース領域１０８を形成する。

図３Ｃを参照すると、カップリングゲート電極１１０及びキャッピング膜１１２を含む積層ゲート構造体を形成する。例えば、本発明の一実施形態で、前記積層ゲート構造体は前記カップリング酸化膜１０６上に順に積層された多結晶シリコン膜（カップリングゲート膜）及び酸化膜キャッピング膜からなることができる。この際、前記多結晶シリコン膜はおおよそ１０００Å乃至２０００Åの厚さで形成され、前記酸化膜はおおよそ５００Å乃至２０００Åの厚さで形成されることができる。次に、前記カップリング酸化膜１０６の上部面が露出するまで前記多結晶シリコン膜及び前記酸化膜をエッチングすることによって、前記積層されたゲート構造体１１０／１１２を形成する。

図３Ｄを参照すると、前記積層ゲート構造体１１０／１１２上に絶縁膜を形成した後、これをエッチングして前記積層ゲート構造体１１０／１１２の側壁に配置されるスペーサ１１４を形成する。前記スペーサ１１４は公知にされた技術を用いて形成されるシリコン酸化膜でありうる。次に、前記ゲート絶縁膜１０２が露出するまで前記キャッピング膜１１２及び前記スペーサ１１４をエッチングマスクとして用いて前記カップリング酸化膜１０６の露出した領域及び前記浮遊ゲートパターン１０４ａをエッチングして、前記浮遊ゲート電極１０４ｂを形成する。

図３Ｅを参照すると、前記浮遊ゲート電極１０４ｂの露出した側壁の表面にトンネル酸化膜１１６を形成する。本発明の一実施形態によると、前記トンネル酸化膜１１６は熱酸化工程を用いて、おおよそ５０Å乃至９０Åの厚さの範囲を有するように形成される。次に、前記スペーサ１１４及び前記トンネル酸化膜１１６の側壁に制御（消去）ゲート電極１１８を形成する。前記制御ゲート電極１１８を形成する段階は多結晶シリコンをおおよそ２０００Å乃至３０００Åの厚さでコンフォーマルに蒸着した後、所定のエッチング工程を通じて前記蒸着された多結晶シリコンをエッチングする段階を含むことができる。次に、イオン注入工程を実施して、ドレイン領域１２０を形成する。

図４は本発明の他の実施形態によるスプリットゲート不揮発性メモリ素子を概略的に示す工程断面図である。具体的に、図４はＰ型半導体基板層２０１上に形成される２対のスプリットゲート型メモリセルＭ１／Ｍ２及びＭ３／Ｍ４を示す。前記半導体基板２０１には複数個の拡散領域２１４、２２６が形成される。本発明の一実施形態によると、前記メモリセルの対Ｍ１／Ｍ２及びＭ３／Ｍ４の間の前記拡散領域２１４は、これらによって共有される共通ソース領域として用いられ、他の拡散領域２２６はドレイン領域として用いられる。前記メモリセル対Ｍ１／Ｍ２及びＭ３／Ｍ４は前記共通ソース領域２１４に対して鏡対称的構造を有する。

具体的に、前記メモリセルの各々Ｍ１〜Ｍ４はチャネル領域２４０、ゲート絶縁膜２０２、浮遊ゲート電極２０４ｂ、制御ゲート電極（または消去制御ゲート）２２４、トンネル誘電膜２２２、カップリングゲート電極（またはプログラム制御ゲート）２１６、カップリング誘電膜２１２、絶縁スペーサ２２０及びキャッピング膜２１８を具備する。

前記チャネル領域２４０は前記共通ソース領域２１４と前記ドレイン領域２２６との間に置かれた前記半導体基板２０１の一部領域に該当する。前記ゲート絶縁膜２０２は前記半導体基板２０１上に形成されて、前記多様なゲート電極２０４ｂ、２２４、２１６を前記半導体基板２０１から絶縁させる。前記浮遊ゲート電極２０４ｂは前記拡散領域２１４、２２５の間の半導体基板２０１上に形成される。この際、前記浮遊ゲート電極２０４ｂの第１側部は前記共通ソース領域２１４の一部分と重畳される。本発明の一実施形態によると、前記浮遊ゲート電極２０４ｂの第１側部は前記浮遊ゲート電極２０４ｂの第２側部より厚い。前記浮遊ゲート電極２０４ｂの第１側部はチップ形状の構造で形成される。なお、前記浮遊ゲート電極２０４ｂの上部面は前記浮遊ゲート電極の第１側部から前記浮遊ゲート電極の第２側部に近接するほど低くなる。すなわち、前記浮遊ゲート電極２０４ｂの上部面は傾くように形成される。

前記制御ゲート電極２２４は前記浮遊ゲート電極２０４ｂの第２側部と前記ドレイン拡散領域２２６との間の半導体基板２０１上に形成される。前記トンネル誘電膜２２２は前記制御ゲート電極２２４と前記浮遊ゲート電極２０４ｂの第２側部との間に配置される。前記カップリングゲート電極２１６は前記ソース領域２１４の上部及び前記浮遊ゲート電極２０４ｂの第１側部及び傾いた上部面に隣接して形成される。前記カップリング誘電膜２１２は前記カップリングゲート電極２１６と前記浮遊ゲート電極２０４ｂの第１側部及び上部面の間に介在される。前記絶縁スペーサ２２０は前記制御ゲート２２４と前記カップリングゲート電極２１６との間に形成される。前記キャッピング膜２１８は前記カップリングゲート電極２１６の上部に形成される。

図４に例示されたスプリットゲートメモリ構造は、図２Ａ及び図２Ｂを参照して上述のことと類似の理由で、図１Ａに示した通常の構造に比べて多様な技術的長所と改善した性能を提供する。特に、前記スプリットゲートメモリ構造のカップリングゲート電極２１６は、前記カップリングゲート２１６と前記浮遊ゲート電極２０４ｂの上部及び側壁の表面の間の付加したカップリング面積により、前記浮遊ゲート２０４ｂと前記共通ソース領域２１４との間のカップリング割合をさらに増加させる。

さらに、前記浮遊ゲート電極２０４ｂの非対称的形状はＦＮトンネリング消去効率をさらに増加させることを可能にする。事実、上述のように、前記浮遊ゲート電極２０４ｂの上部面は（前記ソース領域２１４に隣接した）第１側部から（前記制御ゲート電極２２４に隣接した）第２側部に近接するほど低くなるので、この方向で前記浮遊ゲート電極２０４ｂの断面積は徐々に減少する。このような断面積の減少は前記制御ゲート電極２２４と前記浮遊ゲート電極２０４ｂの第２側部との間で、前記トンネリング酸化膜２２２を横切って形成される電場の相対的に強い集中をもたらす。また、上述のように、前記浮遊ゲート電極２０４ｂの第１側部をチップ形状の構造で形成する場合、前記カップリングゲート電極２１６と前記浮遊ゲート電極２０４ｂの第１側部との間には、同様に前記トンネリング酸化膜２２２を横切って形成される電場の強い集中をもたらす。前記制御ゲート電極２２４に印加される制御ゲート電圧がさらに低い場合にも、前記浮遊ゲート電極２０４ｂのこのように小さい領域に集中する電場なので、有効なＦＮトンネリングが可能になる。

図５Ａ乃至図５Ｇは、本発明の望ましい実施形態による図４のスプリットゲートメモリ素子の製造方法を説明するための工程断面図である。まず、図５Ａを参照すると、半導体基板２０１上にゲート絶縁膜２０２及び多結晶シリコン膜２０４を形成する。本発明の一実施形態によると、前記半導体基板２０１の導電型はＰ型である。前記ゲート絶縁膜２０２は通常の技術を用いて形成することができる。例えば、前記ゲート絶縁膜２０２は熱酸化工程を用いて成長したシリコン酸化膜ＳｉＯ_２でありうる。本発明の一実施形態によると、前記ゲート絶縁膜２０２はおおよそ６０Å乃至１００Åの厚さで形成されることができる。前記多結晶シリコン膜２０４は化学的気相蒸着ＣＶＤのような公知にされた技術を用いて形成することができる。本発明の一実施形態によると、前記多結晶シリコン膜２０４はおおよそ１０００Å乃至２５００Åの厚さで形成されることができる。

図５Ａに示したように、前記多結晶シリコン膜１０４上にハードマスク２０６を形成する。例えば、前記ハードマスク２０６はシリコン窒化膜を蒸着した後、これをエッチングする方法を通じて形成することができる。前記ハードマスク２０６は前記多結晶シリコン膜２０４の所定領域を露出させる開口部２０６Ａを有するように形成される。

図５Ｂを参照すると、前記ハードマスク２０５をマスクとして用いて前記多結晶シリコン膜２０４の露出した領域上に犠牲酸化膜２０８を形成する。本発明の一実施形態によると、前記犠牲酸化膜２０８は熱酸化工程を利用しておおよそ１０００Å乃至１５００Åの厚さで成長した熱酸化膜でありうる。

図５Ｃを参照すると、前記犠牲酸化膜２０８を除去してその下部の多結晶シリコン膜２０４の上部面を露出させる。以後、前記ハードマスクパターン２０６をマスクとして用いるまた他の熱酸化工程を実施して、前記露出した多結晶シリコン膜２０４の表面に酸化膜２１０を形成する。本発明の一実施形態によると、前記酸化膜２１０はおおよそ１００Å乃至２００Åの厚さで成長する。

図５Ｄを参照すると、前記ハードマスクパターン２０６を除去してその下部の多結晶シリコン膜２０４の上部面を露出させる。次に、前記ゲート絶縁膜２０３の上部面が露出するまで、（上述のハードマスクパターン２０６によって覆われた）前記多結晶シリコン膜２０４の露出した領域をエッチングすることによって、浮遊ゲートパターン２０４ａを形成する。所定の熱酸化工程を実施して、前記多結晶シリコン浮遊ゲートパターン２０４Ａの露出した側壁の表面に酸化膜２１０ａを形成する。この際、前記酸化膜２１０、２１０ａは前記浮遊ゲートパターン２０４ａの各領域を取り囲みながら覆うカップリング酸化膜２１２を構成する。

図５Ｅを参照すると、イオン注入工程を実施して、ソース拡散領域２１４を形成する。本発明の一実施形態によると、前記ソース拡散領域２１４はＮ型ド−パント物質を利用して形成されるｎ＋領域である。次に、カップリングゲート電極２１６及びキャッピング膜２１８を含む積層ゲート構造体を形成する。例えば、本発明の一実施形態で、前記積層ゲート構造体は前記カップリング酸化膜２１２上に順に積層された多結晶シリコン膜（カップリング（プログラム）ゲート膜）及び酸化膜（キャッピング膜）からなることができる。この際、前記多結晶シリコン膜はおおよそ１０００Å乃至２０００Åの厚さで形成され、前記酸化膜はおおよそ５００Å乃至１０００Åの厚さで形成されることができる。次に、前記カップリング酸化膜２１２の上部面が露出するまで前記多結晶シリコン膜及び前記酸化膜をエッチングすることによって、前記積層されたゲート構造体２１６／２１８を形成する。

図５Ｆを参照すると、前記積層ゲート構造体２１６／２１８上に絶縁膜を形成した後、これをエッチングして前記積層ゲート構造体２１６／２１８の側壁に配置されるスペーサ２２０を形成する。前記スペーサ２２０は公知にされた技術を用いて形成されるシリコン酸化膜でありうる。次に、前記ゲート絶縁膜２０２が露出するまで前記キャッピング誘電膜２１８及び前記スペーサ２２０をエッチングマスクとして用いて前記カップリング酸化膜２１２の露出した領域及び前記浮遊ゲートパターン２０４ａをエッチングすることによって、前記浮遊ゲート電極２０４ｂを形成する。

図５Ｇを参照すると、前記浮遊ゲート電極２０４ｂの露出した側壁の表面にトンネル酸化膜２２２を形成する。本発明の一実施形態によると、前記トンネル酸化膜２２２は熱酸化工程を利用して、おおよそ５０Å乃至９０Åの厚さの範囲を有するように形成される。次に、前記スペーサ２２０及び前記トンネル酸化膜２２２の側壁に制御（消去）ゲート電極２２４を形成する。前記制御ゲート電極２２４を形成する段階は多結晶シリコンをおおよそ２０００Å乃至３０００Åの厚さでコンフォーマルに蒸着した後、所定の異方性エッチング工程を通じて前記蒸着された多結晶シリコンをエッチングする段階を含むことができる。次に、イオン注入工程を実施して、ドレイン領域２２６を形成する。

通常のスプリットゲート不揮発性メモリセルの概略的な断面図である。 消去、プログラム及び読み出し動作での従来技術によるメモリセルの動作条件を示す表である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの概略的な断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの概略的な断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の一実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの概略的な断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。 本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの製造方法を工程段階別に説明するための工程断面図である。

符号の説明

１０１ 半導体基板
１０２ ゲート絶縁膜
１０４ 多結晶シリコン膜
１０５ フォトレジストマスク
１０８ 共通ソース領域
１１０ カップリングゲート
１１２ キャッピング膜
１１４ 絶縁スペーサ
１２０ 共通ドレイン領域
１４０ チャネル領域

Claims (17)

1. 半導体基板上に形成された第１及び第２拡散領域と、
   前記第１及び第２拡散領域の間の半導体基板上に形成され、前記第１拡散領域の一部分と重畳される第１側部を有する浮遊ゲート電極と、
   前記第２拡散領域と前記浮遊ゲート電極の第２側部との間の半導体基板上に形成される制御ゲート電極と、
   前記制御ゲート電極と前記浮遊ゲート電極の前記第２側部との間に介在されたトンネル絶縁膜と、
   前記半導体基板の前記第１拡散領域の上部であり、前記浮遊ゲート電極の前記第１側部及び上部面に隣接して形成されるカップリングゲート電極と、
   前記カップリングゲート電極と前記浮遊ゲート電極の前記第１側部及び上部面の間に配置されるカップリング誘電膜と、
   前記制御ゲート電極及び前記カップリングゲート電極の間に形成される絶縁スペーサとを含むことを特徴とするスプリットゲート型メモリセル。
2. 前記浮遊ゲート電極の第１側部は前記浮遊ゲート電極の第２側部より厚いことを特徴とする請求項１に記載のスプリットゲート型メモリセル。
3. 前記浮遊ゲート電極の第１側部はチップ形状の構造を形成することを特徴とする請求項２に記載のスプリットゲート型メモリセル。
4. 前記浮遊ゲート電極の上部面は前記第１側部から前記第２側部に下る下向き傾斜を形成することを特徴とする請求項２に記載のスプリットゲート型メモリセル。
5. 前記トンネル誘電膜は５０Å乃至９０Åの厚さを有することを特徴とする請求項１に記載のスプリットゲート型メモリセル。
6. 前記カップリング誘電膜は１００Å乃至２００Åの厚さを有することを特徴とする請求項１に記載のスプリットゲート型メモリセル。
7. 前記カップリングゲート電極は電源供給ラインに連結されることを特徴とする請求項１に記載のスプリットゲート型メモリセル。
8. 前記カップリングゲート電極の上部面に形成されたキャッピング膜をさらに含むことを特徴とする請求項１に記載のスプリットゲート型メモリセル。
9. 前記半導体基板と前記浮遊ゲート電極との間に形成されたゲート絶縁膜をさらに含むことを特徴とする請求項１に記載のスプリットゲート型メモリセル。
10. 半導体基板上に浮遊ゲート電極を形成し、前記浮遊ゲート電極はその断面の位置に応じて異なる厚さを有し、第１側部で最大の厚さを有するように形成する段階と、
    前記浮遊ゲート電極上に第１誘電膜を形成する段階と、
    前記浮遊ゲート電極の第１側部に隣接する半導体基板内に第１拡散領域を形成し、前記第１拡散領域は前記浮遊ゲート電極の第１側部と重畳されるように形成する段階と、
    前記第１誘電膜の上部に、前記浮遊ゲート電極の第１側部及び上部面の上部に配置されるカップリングゲート電極を形成する段階と、
    前記カップリングゲート電極に隣接した前記浮遊ゲート電極の上部面上に、前記浮遊ゲート電極の第２側部に実質的に整列されるスペーサを形成する段階と、
    前記スペーサ及び前記浮遊ゲート電極の第２側部に隣接した制御ゲート電極を形成する段階と、
    前記制御ゲート電極に隣接する半導体基板内に第２拡散領域を形成する段階とを含み、
    前記浮遊ゲート電極の第２側部は前記第１側部より薄い厚さを有するように形成されることを特徴とするスプリットゲート型メモリセルアレイの製造方法。
11. 前記浮遊ゲート電極を形成する段階は、
    前記半導体基板上に多結晶シリコン膜を形成する段階と、
    前記多結晶シリコン膜上に、前記多結晶シリコン膜の所定領域を露出させるハードマスク膜を形成する段階と、
    前記多結晶シリコン膜の露出した領域上に、不均一の厚さを有する犠牲酸化膜を形成する段階と、
    前記犠牲酸化膜を除去する段階と、
    前記多結晶シリコン膜の露出した上部面上に第１絶縁膜を形成する段階と、
    前記ハードマスクを除去する段階と、
    前記第１絶縁膜をエッチングマスクとして用いて前記多結晶シリコン膜をエッチングすることによって、前記浮遊ゲート電極の第１側部を画定する段階とを含むことを特徴とする請求項１０に記載のスプリットゲート型メモリセルアレイの製造方法。
12. 前記浮遊ゲート電極上に前記第１誘電膜を形成する段階は、前記浮遊ゲート電極の第１側部上に第２絶縁膜を形成する段階を含み、
    前記第１及び第２絶縁膜は前記第１誘電膜を形成することを特徴とする請求項１１に記載のスプリットゲート型メモリセルアレイの製造方法。
13. 前記犠牲酸化膜は前記多結晶シリコン膜を熱酸化させる方法を通じて形成することを特徴とする請求項１１に記載のスプリットゲート型メモリセルアレイの製造方法。
14. 前記第１誘電膜は５０Å乃至１００Åの厚さを有するように形成されることを特徴とする請求項１０に記載のスプリットゲート型メモリセルアレイの製造方法。
15. 前記第２誘電膜は１００Å乃至２００Åの厚さを有するように形成されることを特徴とする請求項１０に記載のスプリットゲート型メモリセルアレイの製造方法。
16. 前記カップリングゲート電極を形成する段階は、
    前記半導体基板上に積層膜を形成し、前記積層膜は順に積層された第２多結晶シリコン膜及びキャッピング膜を含むように形成する段階と、
    前記キャッピング膜をパターニングしてマスク膜を形成する段階と、
    前記マスク膜を用いて前記第２多結晶シリコン膜をエッチングすることによって、その上部面上に絶縁性キャップを有するカップリングゲート電極を形成する段階とを含むことを特徴とする請求項１０に記載のスプリットゲート型メモリセルアレイの製造方法。
17. 前記スペーサ及び前記絶縁性キャップをエッチングマスクとして用いて前記浮遊ゲート電極をエッチングすることによって、前記浮遊ゲート電極の第２側部を画定する段階をさらに含むことを特徴とする請求項１６に記載のスプリットゲート型メモリセルアレイの製造方法。

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