KR100944649B1 - 비휘발성 메모리 및 그 형성 방법 - Google Patents

비휘발성 메모리 및 그 형성 방법 Download PDF

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Abstract

본 발명의 반도체 디바이스는 메모리 셀들(311-316,...331-336)의 전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM) 어레이(30)와 같은 비휘발성 메모리를 포함한다. 비휘발성 메모리는 셀들의 행들과 열들(311-316,...331-336)의 어레이(30)로서 구성된다. 각 열의 어레이(311-316,...331-336)는 셀들에 공통인 절연된 웰(301-303)내에 위치되지만, 다른 열의 다른 웰들로부터 절연된다. 그 어레이는 각 열에 대한 절연 결과로서 각 열에 전위 펄싱에 의해 프로그래밍된다. 일 실시예에 의하면 메모리 셀들은 플로팅 게이트 디바이스들이 없고 전하들을 저장하기 위해 비도전성 전하 저장층을 사용한다. 다른 실시예에 의하면 메모리 셀들은 나노결정들속에 전하들을 저장한다.
비휘발성 메모리, 메모리 셀, 전위 펄싱, 나노 결정, 전하

Description

비휘발성 메모리 및 그 형성 방법{Non-volatile memory and method of forming thereof}
본원은 2002년 8월 20일자로 출원된 미국 특허 출원 번호 6,438,030호 "Non-volatile Memory Manufacture and Method of Programming"에 관련된 출원이고 본 출원인에 양도되었다.
본 발명은 일반적으로 반도체 디바이스, 특히 비휘발성 메모리 및 절연 채널 프로그래밍 및 어레이 작동에 관련된 것이다.
전기적으로 소거가능하고 프로그래밍가능한 판독전용 메모리(EEPROM) 어레이 등의, 종래의 메모리 어레이들은 복수의 개별 메모리 셀들을 포함한다. 상기 메모리 셀들은 소망의 논리 또는 메모리 상태들로 프로그래밍될 수 있다. 어레이의 프로그래밍에서, 각 셀은 하이 또는 로우 전압(즉, 온 또는 오프) 상태를 가져야 한다. 소망의 상기 하이 전압 상태는 전력 소비 조건들과 물리적 및 재료들의 제약에 의해 제한된다. 소망의 상기 로우 전압 상태도 마찬가지로 제한되는데, 이는 상기 하이 전압 상태와 구별지워야 하고, 조밀하게 분포된 메모리 어레이 셀에서 주변 셀들 간의 교차 누설 전류가 없기 때문이다. 상기 로우 상태로 액세스하기에 필요한 전압이 높아질수록, 메모리 셀에 의해 소비되는 전력이 많아진다.
종래에는, 메모리 셀들은 어레이 내에 분포되었다. 상기 어레이의 간략한 예를 도 1에 도시한다. 상기 도 1의 어레이의 예는 단지 9개의 개별 메모리 셀들을 포함하지만, 전형적인 메모리 어레이들은 보다 많은 셀들을 포함한다. 즉, 도 1의 어레이의 예에서 셀들의 수를 적게 한 것은, 본원의 이해를 위해 단지 도시 및 설명의 예로 든 것뿐이다. 실제로, 본원에서 설명하는 동일 원리는 메모리 셀들의 상당히 큰 어레이들을 포함하여, 폭넓게 변하는 크기의 메모리 어레이들에 응용할 수 있다.
도 1의 어레이는, 예를 들어, 메모리 셀들(101-109)과 같은 개별 메모리 셀들을 포함한다. 예를 들어, 셀(101)과 같은, 상기 어레이의 각 셀은, 그 게이트에서 셀(101)에 워드 라인(W1)이 접속되는 것과 같이, 그 게이트에서 워드 라인과 접속된다. 예를 들어, 나머지 셀들(102 및 103)도 워드 라인(121)에 접속된다. 도 1을 참고하면, 셀들(101 내지 103)은 상기 어레이에서 공통의 "행(row)"에 분포된다. 워드 라인들(W1:121, W2:122, W3:123) 등의, 공통의 워드 라인들은 각각, 셀들(101,102,103: 104,105,106: 107,108,109) 등의 공통의 행들에 접속된다.
예를 들어, 셀(101)의 드레인이 비트 라인(B1:131)에 접속되는 것과 같이, 상기 행의 각 셀의 드레인은 개별 비트 라인에 접속된다. 상기 동일한 비트 라인(131)은, 상기 어레이 등의 나머지 셀(104 및 107)과 접속한다. 참고로, 셀들(101, 104, 107)은 상기 어레이의 공통 열(column)에 분포된다. 공통의 비트 라인들(131, 132, 133) 등의 비트 라인들은 각각 공통의 열들에서 셀들(101,104,107: 102,105,108: 103,106,109)에 접속한다.
셀(101)의 소스는 소스 라인(125)에 접속한다. 상기 소스 라인(125)은 또한 전체 어레이의 모든 나머지 셀들(101 내지 109)의 소스에도 접속한다. 따라서, 도 1을 참고로 알 수 있듯이, 상기 평행한 워드 라인들(121 내지 123)의 각각 하나하나는 상기 어레이의 공통의 행들에 분포된 셀들(101내지103, 104내지106, 또는 107내지109) 각각의 게이트에 접속되고, 평행한 비트 라인들(131 내지 133)의 각 하나하나는 상기 어레이의 공통의 열들에 분포된 셀들(101,104,107, 102,105,108, 또는 103,106,109) 각각의 드레인에 접속된다. 상기 어레이의 모든 셀들(101 내지 109)은, 예를 들어 도 1의 p웰(100)과 같이, 공통의 웰에 위치한다. 상기 배열에서, 상기 소스 라인(125) 및 상기 p웰(100) 각각은 상기 어레이의 셀들(101 내지 109) 각각에 공통이다.
상기 셀들(101 내지 109)의 어레이의 프로그래밍에서, 포지티브 전압은 선택된 메모리 셀 워드 라인들 및 선택된 메모리 셀 비트 라인들에 인가된다. 상기 선택된 메모리 셀들은 핫 캐리어 주입(hot carrier injection:HCI)을 통해 순차로 프로그래밍되어 선택된 메모리 셀들의 문턱 전압을 변경시킨다(즉, 그 플로팅 게이트들에 저장된 전하량을 변경시킨다). 문턱 전압의 변화는 상기 어레이 내의 선택된 모든 메모리 셀들에 대해 타깃된 문턱 전압이 이루어졌는지 검출하는 프로그래밍 이벤트(programing event)동안 주기적으로 감지된다.
셀들(101 내지 109)의 종래의 어레이 소거에서는, 각 워드 라인에 네가티브 전압을 인가하고, 소스 라인(125) 또는 공통의 p웰(100)에 포지티브 전압을 인가하여 전체 어레이가 소거된다. 상기 방법에서는, 상기 어레이의 모든 메모리 셀들에 대한 플로팅 게이트들이 동시에 대응하여 로우 문턱 전압 상태로 변화한다.
도 2는, 상기 어레이의 하이 문턱 전압 상태와 로우 문턱 전압 상태 하의, 즉 "오프" 또는 "온" 상태에 대응하는 메모리 셀들(101 내지 109)에 의해 표현된 비트들간의 문턱 전압을 구분하여 도시한다. 상기 하이 전압 상태 및 로우 전압 상태 각각은, 특정 타깃 하이 전압 및 타깃 로우 전압 주변의 전압 레벨들의 작용적 범위임에 주의해야 한다. 도 2에 도시된 전압의 범위들은, 모든 셀들이, p웰(100)과 같은, 공통의 웰을 공유하는 종래의 어레이의 프로그래밍에 따라 나타나는 분포 유형을 도시한 것이다. 도 2의 분포에서, 하이 문턱 전압들은, 예를 들어, 5 내지 6 볼트 사이의 비교적 좁은 분포로 집중된다. 그러나 로우 문턱 전압에 대해서 상기 문턱 전압 분포는, 0.5 내지 2.5 볼트와 같이, 훨씬 더 넓어진다. 상기 보다 낮은 문턱 전압에서의 더 넓은 문턱 전압 분포는 주로, 모든 비트 셀들이 위치한 공통 p웰의 결과로 모든 메모리 셀들이 동시에 소거되기 때문이다. 프로세스의 변화, 재료들의 결함, 재료 특성들의 저하 모두는, 보다 높은 문턱 전압 상태에 비해 보다 낮은 문턱 전압 상태에서 더 넓은(Vt) 분포를 갖는 주요한 원인이다. 더 넓은(Vt) 분포는 판독 동작동안 하이 워드 라인 전압을 필요로 하여, 로우(Vt) 상태 비트 셀들의 판독 액세스의 성공을 보장한다.
나타나는 문제점은 상기 로우 문턱 상태의 판독 액세스를 보장하기 위해 보다 높은 워드 라인 전압을 필요로 함에는 실질적인 전력이 소비된다는 것이다. 또한, 보다 높은 워드 라인 전압을 얻기 위해서는, 소망의 워드 라인 전압을 얻기 위한 로우 전압 전원으로부터의 부스트(boost)가 필요하다. 로우 전압 전원으로부터의 부스트라도, 소망의 워드 라인 전압에 이르기 위해서는, 로우 전원만을 사용한다면 느린 부스팅 때문에 전형적으로 현저한 양의 시간을 필요로 할 수 있다. 판독 액세스에 필요한 워드 라인 전압을 줄이려면, 보다 낮은 문턱 전압 레벨들에서 셀 어레이들간의 전압 범위 분포를 조절(제어)하는 것이 바람직하다. 그러나, 상기 보다 낮은 전압 범위 분포를 제어하는 것은, 상기 어레이의 모든 셀들이 공통의 p웰에 위치한 경우, 주변 셀들간의 교차 누설 전류의 문제를 야기할 수 있다.
본 발명은 보다 낮은 문턱 전압 분포로 제한하고 또한 보다 낮은 워드 라인 전압을 사용하여 보다 빨리 액세스할 수 있는, 현저히 개선되고 유익한 기술이다.
본 발명을 도면을 참고로 설명한다. 동일한 도면 부호는 동일 소자를 가리킨다.
도 1은 공통 p웰에 형성된 종래의 메모리 셀 어레이를 도시한 도면.
도 2는 로우 전압 문턱 레벨 및 하이 전압 문턱 레벨에서 어레이의 메모리 셀들의 게이트 전극들의 전압 분포를 도시한 도면.
도 3은 본 발명의 실시예에 따른 어레이의 개별 비트 라인들 및 메모리 셀들의 절연된 p-웰들을 도시한 도면.
도 4는 도 3의 어레이의 절연된 p웰의 길이에 따른, 반도체 디바이스의 단면도.
도 5는 도 3의 각 주변의 절연된 p웰들의 인접 셀들에 대한 반도체 디바이스의 단면도.
도 6은 주변의 절연된 p웰들의 트렌치 형성을 도시한 도 5의 방향을 갖는 반도체 디바이스 제조대의 단면도.
도 7은 도 6의 디바이스의 p웰 및 깊은 n웰 절연 주입을 도시한 도면.
도 8은 도 7의 디바이스의 깊은 n웰 절연 및 n웰 내의 p웰 확산에 이어, 게이트 산화물 형성 및 폴리 증착 및 패터닝을 도시한 도면.
도 9는 도 8의 디바이스의 에칭 후의 폴리 1 잔존에 이어, ONO(oxide nitride oxide)층 및 폴리 2 증착을 도시한 도면.
도 10A 내지 도 10E는 어레이의 소거 및 프로그래밍 시, 다양한 스텝의 전압들에서 메모리 셀들에 대한 게이트 전압 분포와 관련하여, 어레이의 절연 p웰들에 관한 전압 스테핑을 예시적으로 도시한 도면.
도 11은 절연된 p웰 배열을 갖고, 접점없는 소스를 갖는 반도체 디바이스의 다른 실시예를 도시한 도면.
도 12 및 도 13은 다른 실시예에 따른 메모리 셀의 상이한 유형을 제조하기 위한 방법을 도시한 단면도.
도 14는 본 발명의 또다른 실시예에 따른 메모리 셀의 단면도.
당업자라면 상기 도면들이 이해를 위해 간단 명료히 도시되었으며, 실척으로 도시되지 않음을 알 것이다. 예를 들어, 본 발명의 실시예의 이해를 돕기 위해, 상기 도면에서 일부 소자들의 크기는 나머지 소자들의 크기에 비해 상대적으로 과 장되었다.
한 실시예에 따라, 전기적으로-소거 가능한-프로그래밍 가능한-판독-전용-메모리(EEPROM) 어레이와 같은 비휘발성 메모리(NVM) 어레이는 그 어레이내에서 선택된 메모리 셀들에 대한 프로그래밍된 문턱 전압 분포 폭을 감소시키기 위해 분리된 P-웰 영역들에 형성된 메모리 셀들의 열들을 포함한다. EEPROM 어레이는 SONOS(반도체-산화물-질화물-산화물-반도체), SNOS(반도체-질화물-산화물-반도체), MONOS(금속-산화물-질화물-산화물-반도체), 및 MNOS(금속-질화물-산화물-반도체)와 같은 플로팅 게이트가 없는 메모리 셀들을 가질 수 있거나 플로팅 게이트를 활용할 수 있다. 또한, EEPROM 어레이는 전하를 저장하기 위해 분리된 저장 요소들 또는 나노결정들을 사용하는 NVM 디바이스 또는 다른 NVM 디바이스를 포함할 수 있다.
다른 실시예에서, 공통 비트 라인을 공유하는 복수의 메모리 셀들이 P-웰 영역과 같은 웰 영역 내에 형성된다. 다른 실시예에서, 각각의 절연된 p-웰은 어레이 내에 메모리 셀들의 열을 형성한다. p-웰들은 얕은 트렌치 절연(STI) 구조들을 사용하여 서로로부터 전기적으로 절연된다. 분리된 p-웰 영역들내에 형성된 메모리 셀들은 공통 비트 라인 및 공통 소스 라인을 공유한다. 메모리 어레이를 분리된 p-웰들로 절연하는 것은 어레이 내의 메모리 셀들이 타이트한 문턱 전압 분포내에서 프로그래밍되도록 하여 개선된 프로그래밍 제어를 제공한다.
도 3을 참조하면, 메모리 셀 어레이(30)는 메모리 셀들(311-316, 321-326, 및 331-336)을 포함한다. 메모리 셀 어레이(30)는 어레이가 보여지는 것들보다 더 많거나 적은 개별 메모리 셀들을 포함할 수 있다는 점에서 예시적인 것으로 의도되며, 셀들은 공통 행들, 공통 열들, 또는 다른 상대적인 위치의 임의의 광범위한 배열들에 분포될 수 있다. 어레이에서, 메모리 셀들(311-316)은 제 1 열을 형성하고, 메모리 셀들(321-326)은 제 2 열을 형성하고, 메모리 셀들(331-336)은 제 3 열을 형성한다.
각각의 열의 메모리 셀들은 공통 비트 라인에 의해 그들 각각의 드레인들(또는 드레인 영역들)에 접속되며, 예를 들면, 메모리 셀들(311-316)은 비트 라인(3091)에 의해 접속되고, 메모리 셀들(321-326)은 비트 라인(3092)에 의해 접속되며, 메모리 셀들(331-336)은 비트 라인(3093)에 의해 접속된다. 메모리 셀들(311,321,331)과 같은 인접 열들에서 대응하는 셀들은 공통 워드 라인에 의해 그의 제어 게이트에 각각 접속되며, 예를 들면, 워드 라인(3071)은 메모리 셀들(311,321,331)의 각각의 제어 게이트를 접속하고, 워드 라인(3072)은 메모리 셀들(312,322,332)의 각각의 제어 게이트를 접속하고, 워드 라인(3073)은 메모리 셀들(313,323,333)의 각각의 제어 게이트를 접속하고, 워드 라인(3074)은 메모리 셀들(314,324,334)의 각각의 제어 게이트를 접속하고, 워드 라인(3075)은 메모리 셀들(315,325,335)의 각각의 제어 게이트를 접속하고, 워드 라인(3076)은 메모리 셀들(316,326,336)의 각각의 제어 게이트를 접속한다. 한 실시예에 따라, 메모리 셀들의 각각의 열, 예를 들면 메모리 셀들(311-316)은 p-웰(301)과 같은 공통 웰 내에 위치된다. 메모리 셀들(321-326)은 p-웰(302)에 위치되고, 메모리 셀들(331-336)은 p-웰(303)에 위치된다. 메모리 셀들의 각각의 열은 얕은 트렌치 절연 구조를 통해 메모리 셀들의 이웃하는 열들로부터 전기적으로 절연된다(도3에 도시안됨).
제 1 열의 셀들(311-316)이 소스 라인(3051)에 접속되는 것과 같이, 소스 라인은 각각의 열의 메모리 셀들의 각각의 소스 영역들에 전기적으로 결합된다. 한 실시예에 따라, 소스 라인(3051) 및 p-웰 영역(301)은 전기적 타이들(또는 스트랩들((straps)))(3011 및 3012)에 의해 표시되는 바와 같이 동등 전압을 갖기 위해 전기적으로 결합된다. 어레이(30)의 다른 절연된 p-웰들(302,303)은 셀들(321-326 또는 331-336)의 열들을 각각 포함하고, 메모리 셀들(321-326 또는 331-336)에 대한 소스 영역들은 소스 라인들(3052 또는 3053)에 전기적으로 결합된다. 접속들(3021, 3022 및 3031, 3032)은 한편으로는 소스 라인(3052) 및 p-웰(302)의 다른 한편으로는 소스 라인(3053) 및 p-웰(303)의 전기적 결합, 따라서 동등 전압들을 각각 나타낸다. 비록 소스 라인(3051) 및 p-웰(301)의 접속이 도 3에 매 4개의 셀들마다 즉, 메모리 셀들(312-315)의 시퀀스의 각 사이드 상의 접속들(3011,3012)에서 발생하는 것으로 나타나지만, 이 시퀀스와 접속들 사이의 메모리 셀들의 수는 단지 예시적인 것일 뿐이고 메모리 셀 시퀀스들의 폭넓은 변화들 중 어떤 것도 접속들(3011 및 3012, 3021 및 3022, 및 3031 및 3032)사이에 각각 중재될 수 있다. 예를 들어, 접속들은 매 16 셀들, 32 셀들, 64 셀들 사이에 원하는 대로 발생할 수 있거나 또는 그렇지 않으면 어레이, 그 구성, 및 원하는 배열에 따라 발생할 수 있다.
3011 및 3012와 같은 스트랩들에 의해 제공되는 접속들은 p-웰 전위가 기록 및 판독 동작들 동안 안정하게 남는 것을 보장하는 것을 돕는다. 전형적으로, p-웰의 깊이는 얕은 트렌치 절연 구조들의 깊이를 초과하지 않는다. 따라서, p-웰 영역들의 시트 저항은 얕은 트렌치 절연 구조들의 깊이가 감소함에 따라 전형적으로 증가할 것이다. 이것은 p-웰에 어떤 누설 전류가 있다면 p-웰의 전위의 불안정화가 될 수 있다. 불안정 p-웰 전위는 따라서 바람직하지 않은 문턱 전압 불안정을 생성할 수 있다. 따라서, 3011 및 3012와 같은 스트랩들은 소스 라인( 및 p-웰)에 인가된 전위가 p-웰 영역을 통해 균등하게 분포되어서, p-웰 내의 메모리 셀들의 문턱 전압 안정성을 개선하는 것을 보장하도록 돕는다.
도 4를 참조하면, 반도체 디바이스 단면도는 도 3의 어레이를 포함하고, 깊은 n-웰(401)내에 형성된 p-웰(301)을 포함한다. 메모리 셀 소스 영역들과 드레인 영역들이 도전 플러그들(402)을 통해 각각 소스 라인(3051)과 비트 라인(3091)에 접속된다. 상기 소스 영역들은 확산 영역들(3112, 3122 및 3132, 3142 및 3152, 3162)을 포함한다. 드레인 영역들은 확산 영역들(3111 및 3121, 3131 및 3141, 3151 및 3161)을 포함한다. p 웰 스트랩들에 대한 소스는 p 도핑된 영역들(3011 및 3012)을 포함한다. 일 실시예에 따르면, 선택된 소스 영역들은, 실리사이드된 영역들(32)에 의해 도시된 바와 같이, 선택된 소스 영역들(3112, 3122, 3152 및 3162)과 p 웰 스트랩들(3011, 3012) 위의 반도체 기판의 부분들을 실리사이드함으로써 p 웰 스트랩들에 대해 전기적으로 단락된다. 대안의 실시예들에서, p 웰 영역(301)은, 소스 영역들이 p 웰 영역에 대해 직접 단락하는 정도로 선택된 소스 영역들을 실리사이드하거나, 대안으로는 도전 플러그가 선택적인 소스 영역 및 p 웰 영역을 전기적으로 단락시키는 정도로 선택된 소스 영역에 대해 도전 플러그들을 개방하는 접촉부를 오버에칭함으로써 선택된 소스 영역들에 대해 전기적으로 묶일 수 있다.
도 4에 도시된 바와 같이, 개개의 소스와 드레인 영역들은 메모리 셀(311, 312, 313, 314, 315 및 316)의 채널 영역에 의해 분리된다. 일 실시예에 따르면 메모리 셀들은, 채널 영역 위의 터널 산화물, 터널 산화물 위의 플로팅 게이트 전극, 플로팅 게이트 전극 위의 제어 게이트 유전체, 및 제어 게이트 유전체 위의 제어 게이트 전극을 포함한다. 도전 플러그들(402)과 상호접속부들(도시되지 않음)은 개개의 소스와 드레인 영역들을, 드레인 영역들의 경우에는 비트 라인(3091)으로부터 혹은 소스영역들의 경우에는 소스 라인(3051)으로부터 전기적 신호들과 접속한다. 비록 비트 라인(3091)과 소스 라인(3051)이 전기 배선들처럼 도 4에 개략적으로 나타나있지만, 적절한 반도체 상호접속부들은 개개의 비트 라인(3091)과 소스라인(3051)을 형성하기 위해 디바이스의 동일한 혹은 상이한 레벨들에서 만들어지며, 전기 배선들을 갖는 예는 단순히 접속부들과 배열의 전기 도전 효과를 설명하고 이해시키기 위한 것임을 이해해야 한다.
도 5를 참조하면, 도 3의 어레이(30)의 전기적 구성을 갖는 도 4의 반도체 디바이스가 실질적으로 구획 라인(305)을 따라 인접한 p 웰들(301, 302)을 가로질러 취해진 단면도에 도시된다. 일 실시예에 따르면, 깊은 n 웰 영역(401)이 반도체 디바이스 기판 내에 형성되고, 메모리 셀들의 어레이를 형성하도록 사용된 p 웰들의 행들은 깊은 n 웰 영역 내에 개시된다. 도 5의 단면부에 도시된 것처럼, 얕은 트렌치 절연 구조들(501)과 깊은 n 웰 영역(401)은 p 웰 영역들(301, 302)을 전기적으로 절연시킨다. 메모리 셀들(311, 321)은 각각 p 웰 영역들(301, 302) 위에 놓여 있다. 메모리 셀들(301, 302)은 터널 산화물(502), 플로팅 게이트 전극들(503, 504), 제어 게이트 유전체 층(505), 및 도 3의 워드 라인(3071)의 부분들로부터 형성된 제어 게이트들을 포함한다. 게다가, 워드 라인(3071)은 메모리 셀들(311, 321)을 상호접속한다.
도 5의 단면도로부터 분명해진 것처럼, p 웰(301)은 p 웰(302)로부터 절연된다. 절연 때문에, p 웰(301)과 연관된 메모리 셀들의 바이어스 전위가, 독립적일 수 있고, p 웰(302)과 연관된 메모리 셀들의 바이어스 전위와 동일할 필요가 없다는 점이 이해된다. 달리 말해서, 각각의 분리된 p 웰 열은 어레이(30)에서 다른 p 웰 열로부터 전기적으로 절연된다. 이하에서 보다 충분히 이해되는 바와 같이, 이들 절연된 p 웰들은 낮은 문턱 전압 레벨 및 높은 문턱 전압 레벨 양자에서 문턱 전압들의 보다 좁은 분포를 달성하도록 하는 방식으로 어레이 프로그래밍을 인에이블할 수 있다. 더욱이, 절연된 p 웰들은 또한 이하에서 더 충분히 이해되는, 이웃하는 셀들 사이에 크로스 오버 누설의 기회를 줄이는 것을 포함한 어떤 다른 장점들을 제공한다.
도 6-9를 참조하여, 도 5의 디바이스의 형성과 관련된 단계들이 더 충분히 설명된다. 도 6에 도시된 것은 반도체 디바이스 기판(601)이다. 반도체 디바이스 기판(601)은 단결정 반도체 웨이퍼, 절연체 상의 반도체(semiconductor on insulator: SOI) 기판, 또는 반도체 디바이스들을 형성하기 위해 사용되는 임의의 다른 기판일 수 있다. 하나의 특정한 실시예에서, 반도체 디바이스 기판은 실리콘 기판이며, 절연 구조물들(501)은 반도체 디바이스 기판(601) 내에 형성된다. 하나의 특정한 실시예에서, 절연 구조물들(501)은 얕은 트렌치 절연 구조물들이다. 대안으로는, 절연 구조물들(501)은 기술분야의 당업자에게 공지되어 있는 바와 같이, 실리콘의 국부적인 산화(local oxidation of silicon: LOCOS) 구조물들 또는 다른 절연 구조물들을 포함할 수 있다. 얕은 트렌치 절연 구조물들(501)은 실질적으로 기판(601) 내에 형성된 P 웰 영역들을 절연시키도록 기능한다. 일 실시예에서, 얕은 트렌치 절연 구조물들은 약 0.35 내지 0.65 미크론 범위에 있는 깊이, 또는 대안으로는, 응용에 적합한 파라미터들 및 이러한 다른 깊이를 갖는다.
도 7을 참조하면, 얕은 트렌치 절연 구조들(501)의 형성 후에, 기판(601) 내에 도핑된 영역들(701,702)을 형성하기 위해 p 웰 주입이 수행된다. 일 실시예에 따라서, 기판(601)은 p 도핑된 영역들(701,702)을 형성하도록 보론 또는 다른 p 타입 도펀트들을 사용하여 주입된다. 도핑된 영역들(701,702)을 형성한 후, 기판(601)에는 깊은 n 도핑된 영역(703)을 형성하기 위해 인 또는 다른 n 타입 도펀트들이 주입된다. 본 기술의 당업자는 깊이 도핑된 영역(703)을 형성하는데 사용되는 주입 에너지가 도핑된 영역들(701,702)을 형성하기 위해 사용된 주입 에너지에 비해 보다 높다는 것을 인식하고 있다.
p 타입 도핑된 영역들(701,702)과 깊은 n 타입 도핑된 영역(703)을 형성한 후, 터널 산화물(502)이 도 8에 도시된 바와 같이, 기판 표면 위에 형성된다. (주의, 이러한 정황에서 사용될 때, " 기판 표면"은 논의 중인 처리 지점까지 반도체 디바이스 기판 상에 제조된 모든 층들뿐만 아니라 반도체 디바이스 기판을 포함한다. 그러므로, 기판 표면은 모든 구조물들(기판 상에 형성됨)을 포함하는, 기판의 존재하는 최상부 표면이다.) 일 실시예에 따라, 터널 산화물은 열로 성장된 실리콘 산화층이다. 대안으로는, 터널 산화물은 높은 유전 상수 물질 또는 열로 성장된 실리콘 이산화물과 높은 유전 상수 물질들(본 명세서에 대해, 높은 유전 상수(높은 k) 물질은 실리콘 이산화물보다 큰 유전 상수를 갖는 물질)의 조합을 포함할 수 있다.
일 실시예에 따라, 그후, 반도체 기판은 기판(601)(즉, p 타입 영역들(701,702) 및 깊은 n 타입 영역(703)) 내에 도펀트들을 확산시키고 활성시키기 위해 종래 어닐링 공정들을 이용하여 어닐되어, 도 8에 도시된 p 웰 영역들(301,302) 및 깊은 n 웰 영역(401)을 형성한다. 그후에, 제 1 도전층(801)이 기판 표면 위에 형성된다. 일실시예에 따라, 제 1 도전층(801)은 폴리실리콘 층이다. 그후에, 저항층이 도 8에 도시된 바와 같이 제 1 도전층(801) 위에 침착되고 패터닝된다. 제 1 도전층(801) 및 아래의 터널 산화층(502)은 그후에, 도 9에 도시된 바와 같이 플로팅 게이트들(503,504)을 형성하도록 에칭된다.
이하, 도 9를 참조하면, 플로팅 게이트 전극들(503,504)을 형성한 후, 제어 게이트 유전체 층(505)은 플로팅 게이트 전극들(503,504) 위에 형성된다. 일실시예에 따라, 제어 게이트 유전체 층(505)은 약 10-15 나노미터의 등가의 산화물 두께(equivalent oxide thickness: EOT)를 갖는 산화-질화 산화물(ONO)층이다. 그후에, 제 2 도전층은 워드 라인(3071)을 형성하기 위해 침착되고, 패터닝되어 에칭되고, 또한 메모리 셀들(311,321)에 대한 제어 게이트들을 형성한다. 일 실시예에 따라, 제 2 도전층은 폴리실리콘의 층이다. 워드 라인(3071)은 공통적으로 (도 3에 도시된 바와 같이)메모리 셀들(311,321)에 접속된다. 워드 라인(3071)과 다른 워드 라인들(도시되지 않음)이 형성된 후, 소스 가스와 같은 TEOS(tetraethoxysilane) 또는 다른 물질을 사용하여 형성된 화학 증기 증착(CVD) 실리콘 산화물과 같은, 레벨간 유전체(interlevel dielectric: ILD) 층(901)이 기판 표면 위에 침착된다. 도 9에 도시되지는 않았지만, 반도체 디바이스 형성시의 후속 단계들은 어레이의 다른 요소들에 대한 접촉들 및 상호접촉들의 형성을 포함한다.
대안의 실시예에서, 메모리 셀들의 모양 크기를 지속적으로 스케일하는 기술로서, 도 5-9에 대하여 개시된 깊은 n 웰 배열의 면적은 너무 크고, 높은 전압 기록 및 소거 동작을 위한 충전/방전 시간을 천천히 줄일 수 있다. 이를 해소하기 위해, 본 발명은 각각의 열(column)이 p 웰 및 n 웰 양자에 대해 충분히 절연되도록, 얕은 트렌치 절연을 위해 구성될 수 있다. 이것은 이롭게는, 각각의 개별 비트 라인을 위한 p 타입 기판에 대한 n 웰의 접합 정전용량을 줄일 수 있으며, 이것은 차례로 기록/소거 동작들을 위한 충전/방전 시간을 줄인다. 또한, p 웰 깊이는 트렌치 절연 구조물들의 깊이를 증가시킴으로써 감소될 수 있다. p 웰 깊이를 증가시키는 것은 여러 가지 장점들을 가질 수 있다. 첫째로, p 웰 시트 저항을 줄여, p 웰의 전위(앞에서 논의된 바와 같음)의 불안정성을 줄이게 한다. 둘째로, 더 깊은 트렌치 절연 구조물들이 인접한 비트 라인들 간의 누설 경로를 줄일 수 있으므로, p 웰 내의 보론 도핑 프로파일을 제어하는 요구사항을 줄임으로써 반도체 디바이스의 제조성을 향상시킨다. 셋째로, 더 깊은 p 웰들/트렌치 절연 구조물들은 부가적으로 n+(소스 및 드레인)/p 웰/n 웰 기생 트랜지스터들의 바이폴라 동작을 줄인다. 도 9의 점선들(902)은 이 깊은 트렌치의 예를 가리킨다. 도 9에 도시된 바와 같이, 깊은 트렌치 절연 구조물의 깊이는 깊은 n 웰 영역(401)의 깊이를 넘어 연장한다. 바람직하게는, 깊은 트렌치 절연 구조물들은 약 0.6-1.1 미크론 범위에 있는 깊이를 갖는다. 더 바람직하게는, 깊은 트렌치 절연 구조물은 약 0.8-1.0 미크론 범위의 깊이를 갖는다.
이제 도 10a 내지 10e를 참조하면, 절연된 P 웰 배열들을 갖는 메모리 셀 어레이를 프로그래밍하는 실시예가 개시되어 있다. 도 10a 내지 10e의 각각은 좌측에 도 3의 메모리 셀들(311, 321, 331)을 포함하는 어레이(30)내의 메모리 셀들에 대한 문턱 전압(VT) 대 비트들의 수를 도시하는 X-Y 플롯 및 우측에 메모리 셀들을 프로그래밍하는데 사용되는 대표적인 바이어스 전위들을 도시한 도 3의 메모리 어레이(30)의 단순화된 개략도를 포함한다. 총괄적으로, 도 10a 내지 10e는, 본 발명의 실시예들이 종래 기술의 메모리 어레이들에 비하여 더 단단한 VT 분포를 갖는 낮은 문턱 전압 상태에 대해 어레이내의 메모리 셀들을 프로그래밍하는데 어떻게 사용될 수 있는지를 예시한다(메모리 어레이 내의 열을 형성하기 위해 절연된 p-웰들을 사용하여). 3개의 메모리 셀들(311, 321, 331)에 대한 프로그래밍 및 어레이(30)내의 남은 메모리 셀들과 특정한 바이어스 전위들은 제한되지 않으며 예시적인 목적들을 위해서만 의도된다. 본 기술분야의 당업자는 어레이내의 메모리 셀들의 임의의 수가 프로그래밍될 수 있고, 다른 바이어스 전위들이 메모리 셀들을 프로그래밍하는데 사용될 수 있다는 것을 인지하고 있다.
일 실시예에 따라, 높은 문턱 전압 상태에서 낮은 문턱 전압 상태로 메모리 셀의 문턱 전압을 변경하는 것은 메모리 셀들을 프로그래밍한다. 높은 및 낮은 문턱 전압 상태는 각각의 문턱 전압 타깃을 구성하는 범위를 각각 갖는다. 예를 들어, 본원에 기재된 실시예들에서, 높은 문턱 전압 타깃은 약 4.0 내지 5.0 볼트의 범위내에 있고, 낮은 문턱 전압 타깃은 약 1.0 내지 약 1.5 볼트의 범위내에 있고, 판독 전압 레벨은 대략 3.3 볼트이다. 본원에 기재된 실시예들을 사용한 낮은 문턱 전압 타깃이 종래 기술의 메모리 어레이들에서 이전에 획득가능한 것보다 더 단단하다는 것에 주목한다. 절연된 P 웰들은 p 웰들의 각각에서 메모리 셀들의 별도의 바이어스를 고려한다. 메모리 셀들을 별도로 바이어스하는 능력은, 그 메모리 셀을 위해 소망의 문턱 전압이 얻어진 후, 특정한 P 웰들에 메모리 셀들을 해제하는 능력을 제공함으로써 소망의 문턱 전압 범위내에서 메모리 셀들을 정확하게 프로그래밍하는 능력을 향상시킨다.
도 10a를 참조하면, X-Y 플롯은 높은 문턱 전압 상태에서 소거될 때 도 3의 메모리 셀들을 위한 문턱 전압 분포를 예시한다. 또한, 도 3의 메모리 어레이(30)의 단순화된 개략도는 X-Y 플롯에 인접하여 제공한다. 단순화된 개략도는 비트 라인들(3091, 3092, 3093), 소스 라인들(3051,3052,3053) 및 워드 라인들(3071 내지 3076)에 인가된 각각의 전압들을 나타낸다. 절연된 P 웰들(301,302 및 303)(도 3에 도시됨)은 접속부들(3011, 3012 및 3021, 3022 및 3031, 3032)의 결과로서 각각의 소스 라인(3051, 3052, 3053)과 같은 전위에서 바이어스된다. 일 실시예에 따라, 도 10a에 도시된 바와 같이, 어레이에서 메모리 셀들을 프로그래밍하기에 앞서, 그들은 예컨대 -8 볼트의 전압을 비트 라인들(3091, 3092, 3093) 및 소스 라인들(3051, 3052, 3053)에 인가하고, 10 볼트의 전압을 어레이의 워드 라인들(3071, 3072, 3073, 3074, 3075, 3076) 각각에 인가함으로써 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통하여 소거된다. 이 바이어스 동작의 결과는 대략 4.0 내지 5.0 사이의 전압에서 높은 문턱 전압 상태로 어레이내의 메모리 셀들을 소거한다. 문턱 전압 분포는 곡선(1001)에 의해 주어진다. 도 10a에 도시된 바와 같이, 메모리 셀들(311, 321, 및 331)의 소거된 문턱 전압들은 곡선(1001)의 분포내에 있다.
도 10b 내지 10e를 참조하면, 메모리 셀들을 높은 문턱 전압 상태에서 소거한 후, 일 특정한 실시예에 따라, 메모리 셀들(311 및 321)은 낮은 문턱 전압 상태에서 스텝핑 방식으로 프로그래밍된다. 본 기술분야의 당업자는 이후에 기재된 메모리 셀들(311 및 321)에 대한 특정한 프로그래밍 시퀀스가 바람직한 특정한 문턱 전압 상태에 따른 어레이의 메모리 셀들을 위해 변할 수 있다는 것을 인지하고 있다. 도 10a 내지 10e의 예에서, 어레이내의 메모리 셀들을 위한 타깃된 문턱 전압 상태들은 각각 온 또는 프로그래밍되고(예를 들어, 낮은 전압 문턱 상태), 오프 또는 소거된다(예를 들어, 높은 전압 문턱 상태).
이제 간략하고 개략적으로 도시된 도 10b를 참조하면, 도 10a에 도시된 바와 같이 어레이의 메모리 셀들을 소거한 후, 워드 라인(3071)은 대략 -10V에서 바이어스되고, 비트 라인들(3091 및 3092) 및 소스 라인들(3051 및 3052)은 증분적으로 대략 +4V에서 대략 +8V 가까이로, 예를 들어, +4V에서 +5V로 바이어스되며, 0.2V 증가시 메모리 셀들(311 및 321)의 플로팅 게이트로부터 전하가 제거되며, 이에 의해 메모리 셀들(311 및 321)의 문턱 전압이 감소된다. 워드 라인들(3072-3076), 비트 라인(3093) 및 소스 라인(3053)은, 어레이의 다른 모든 메모리 셀들(메모리 셀(331)을 포함하는)이 높은 문턱 전압 상태에서 소거되도록 대략 0V에서 모두 바이어스된다. 도 10b의 X-Y 플롯에 도시된 바와 같이, 메모리 셀들(311 및 321)의 문턱 전압은 분포 1001내에서 타깃 프로그래밍된 VT 범위쪽으로 이동하며, 메모리 셀(331)의 문턱 전압은 분포 1001내에서 변화되지 않는다.
도 10c를 참조하면, 비트 라인들(3091, 3092) 및 소스 라인들(3051, 3052)의 바이어스 전압들은 예를 들어 대략 +5V에서 대략 +6V로 다시 증가되며, 0.2V의 증가시, 워드 라인(3071)상에 -10V의 바이어스 전위가 유지된다. 이는 메모리 셀들(311 및 321)의 문턱 전압을 계속 감소시키며, 이는 도 10b 및 도 10c의 X-Y 플롯들 상에서 셀 위치의 상대적인 변화로 나타난다. 워드 라인들(3072-3076), 비트 라인(3093), 및 소스 라인(3053) 모두 대략 0V에서 계속 바이어스되며, 이어서, 메모리 셀(331)을 포함하는 어레이의 다른 메모리 셀들의 플로팅 게이트들은 높은 문턱 전압 상태로 있게 된다(즉, 소거된다). 예를 들어 도 10c의 X-Y 플롯에 도시된 바와 같이, 바이어스 동작의 결과로, 메모리 셀(311)의 문턱 전압은 타깃 프로그래밍된 VT 범위내로 감소하며, 메모리 셀(321)의 문턱 전압은 타깃 프로그래밍된 VT 범위에 근접하지만 타깃 프로그래밍된 VT 범위내에 있지 않은 값으로 감소한다.
도 10d를 참조하면, 메모리 셀(311)의 문턱 전압이 타깃 프로그래밍된 VT 범위내로 감소한 후, 비트 라인(3091) 및 소스 라인(3051)(및 도 3에 도시된 소스 라인(3051)과 연관된 절연된 p-웰(301), 결과적으로 p-웰 스트랩들(3011 및 3012)에 대한 소스 라인)의 바이어스 전압은 0V로 감소된다. 이는 다른 변화 없이 원하는 낮은 VT 범위내로 셀(311)의 VT 상태를 유지시킨다. 메모리 셀(311)과 연관된 p-웰(301)이 어레이의 다른 p-웰들(예를 들어 도 3에 도시된 302 및 303)로부터 절연되기 때문에, 비트 라인(3091), 소스 라인(3051), 및 p-웰(301)에 대한 바이어스 전압(즉 0V를 인가하는)의 변화는 효과적으로 메모리 셀에 대한 문턱 전압 이동을 중지시키고, 메모리 셀(311)의 문턱 전압을 타깃 프로그래밍된 VT 범위내로 유지한다. 이는 이 예에서 인접한 p-웰(도 3에 도시된 p-웰(302))에 인접하는 메모리 셀(321)과 같이, 어레이의 다른 p-웰들과 연관된 다른 메모리 셀들을 프로그래밍하는 능력에 영향을 미치지 않고 달성된다.
이제 도 10e를 참조하면, 비트 라인(3092) 및 소스 라인(3052)에 인가된 바이어스 전압은 증분적으로 예를 들어 대략 +6V에서 +7V로 계속 증가되며, 0.2V 증가시, 메모리 셀(321)의 문턱 전압이 도 10e에 도시된 바와 같이 타깃 프로그래밍된 VT 범위내로 감소될 때까지 워드 라인(3071)상에 -10V의 바이어스 전위가 유지된다. 본 명세서에 기술된 실시예에 따른 각각의 셀들(311, 321, 331)의 절연 웰들 때문에, 각각의 절연 웰의 셀들이 다른 이웃하는 절연 웰의 셀의 문턱 전압 상태에 영향을 미치지 않고 적절한 문턱 전압 상태로 프로그래밍될 수 있음을 알 수 있다. 도 10e에 도시된 X-Y 플롯은 타깃 프로그래밍된 VT 범위내에 있는 메모리 셀들(311, 321)의 문턱 전압들과, 어레이의 다른 메모리 셀들에 따라 높은 문턱 전압 분포 범위내에 있는 메모리 셀(331)의 문턱 전압을 도시한다. 이는 셀들(311, 321 및 331)(및 메모리 어레이에 남아 있는 셀들)이 바람직하게 되는 프로그래밍된 상태이다. 도 3의 어레이의 메모리 셀들을 프로그래밍하는 상술한 예가 구체적으로 기술된다 하더라도, 그 기술 분야에서 숙련된 자는 다른 프로그래밍 단계들, 바이어스 전압 범위들, 공정들 등이 그 어레이 및 다른 어레이들 및 디바이스들에 사용될 수 있고, 그 어레이 또는 다른 디바이스의 각종 셀들 또는 위치들에 대해 절연 웰 영역들의 개념과 전부 일치함을 알며 이해할 것이다.
본 발명은 종래 기술에 비해 몇가지 장점들을 갖는다. 본 발명은 낮은 전압/낮은 전원 및 고효율 어플리케이션에 대한 조밀한 VT 분포를 성취하기 위해 채널 파울러-노드하임 터널링을 위한 각 열의 채널 전압을 독립적으로 바이어스하는 것에 의해 메모리 어레이를 동작시키기 위한 어레이 아키텍처들을 위해 사용될 수 있다. 비트셀들의 채널 영역을 통해 프로그래밍 및/또는 소거하기 위해 파울러 노드하임 터널링을 사용하는 것에 의해, 종래 기술에 사용된 높은 구동 전류(즉, 핫 전자 주입) 및 대역-대-대역 터널링 전류(즉, 소스/드레인 에지 프로그래밍/소거)가 회피될 수 있다. 채널 길이는 높은 Vds 조건들 및 깊은 접합들없이 스케일다운될 수 있다. 부가적으로, 높은 문턱 전압 상태로의 소거 및 낮은 문턱 전압 상태로의 검증되는 프로그래밍으로, 낮은 VT 상태로의 과소거 때문에 발생하는 디플리션(depletion) 비트들(즉 VT가 0 볼트보다 낮거나 대략적으로 같은)이 회피될 수 있다. 또한, 본 발명의 실시예들은 판독동안 Vdd 부스팅을 이용하거나 또는 워드 라인 전압을 부스트하기 위한 충전 펌프를 이용할 필요를 감소시키는 장점을 갖는다. 부가적으로, 본 발명의 실시예들은 존재하는 물질들을 사용하여 새로운 또는 복잡한 프로세스들을 개선할 필요없이 전류 프로세스 흐름들로 쉽게 통합될 수 있다.
도 11을 참조하면, 절연된 p-웰의 메모리 셀들의 각각의 소스 영역들이 소스 영역들과 절연된 p-웰 영역의 각각의 사이의 전기 스트랩을 통해 절연된 p-웰 영역으로 묶인, 대안의 실시예의 단면이 설명된다. 바꾸어 말하면, 반도체 디바이스는 각 소스 영역으로 전기적으로 결합된 도전 소스 라인이 결여된다.
이러한 실시예는 유익하게 소스 상호접속과 메모리 셀들의 각각의 소스 영역들로 전기적으로 결합하는 접촉들을 생성해야하는 필요를 제거하며, 이는 메모리 셀 크기를 상당히 감소시킨다. 메모리 셀 소스 영역들의 바이어스는 전기적 상호접속(117), 전기적 접촉(118), 및 p-도핑 영역(119)으로 전위를 절연된 p-웰 영역(1101)으로 인가하는 것에 의해 이루어진다. 절연된 p-웰이 원하는 전위로 바이어스될 때, 메모리 셀들의 각각의 소스 영역들이 (p-도핑된 영역들(1120, 1121, 1122) 및 실리사이드된 영역들(1123, 1124 및 1125)을 포함하는) 전기적 묶임으로 유사한 전위로 대응하게 바이어스된다. 한 실시예에서, n-형 소스 영역들(1126 및 1127, 1128 및 1129, 1130 및 1131)은 각각 p-도핑된 영역들(1120, 1121, 1122)에 의해 절연된 p-웰 영역(1101)으로 전기적으로 접속한다. 한 특정 실시예에 따라, 도 11에 도시된 바와 같이, n-형 소스 영역들(1126 및 1127, 1128 및 1129, 1130 및 1131)이 n-형 소스 영역들(1126 및 1127, 1128 및 1129, 1130 및 1131) 및 p-도핑된 영역들(1120, 1121 및 1122)을 오버레이하는 기판(1123, 1124 및 1125)의 실리사이드된 부분들에 의해 p-도핑된 영역들(1120, 1121 및 1122)로 전기적으로 단락된다. 한 실시예에서, 실리사이드된 부분들은 마찬가지로 동일한 극성으로 도핑된다.
한 실시예에 따라, 비트 라인(1132)은 메모리 셀들(111, 112, 113, 114, 115 및 116)의 드레인 영역들(1133, 1134, 1135, 1136)과 전기적으로 접속되며, 깊은 n-웰 영역(1102)은 절연된 p-웰 영역(1101) 아래에 형성된다. 당업자는 다른 방법들(실리사이데이션 대신)이 절연된 p-웰 영역(1101)을 소스 영역들(1126, 1127, 1128, 1129, 1130 및 1131)로 전기적으로 묶는데 사용될 수 있다는 것을 인식한다. 이러한 방법으로, 이전에 논의된 절연된 p-웰 개념들이 메모리 어레이 프로그래밍을 위해 사용될 수 있다. 도 10A 내지 도 10E에 대해 앞서 논의된 것과 실질적으로 유사한 방법으로 디바이스가 프로그래밍되고 소거된다.
위에서 설명된 실시예들에서 도 3 및 도 4와 도 11의 메모리 셀들(111-116, 311-316, 321-326, 331-336)은 플로팅 게이트들을 포함한다. 그러나, 도 3, 도 4 및 도 11의 메모리 셀들(111-116, 311-316, 321-326 및 331-336) 또는 그들의 일부는 플로팅 게이트들이 없을 수 있다. 플로팅 게이트들이 결여된 적절한 메모리 셀들은 SONOS, SNOS, MONOS 또는 MNOS 디바이스들 등을 포함한다. SONOS 디바이스를 형성하는 방법은 도 12 내지 도 15를 고려하여 설명된다. SNOS, MONOS 또는 MNOS 디바이스들을 형성하기 위한 SONOS 프로세스 흐름의 변경들이 또한 설명될 것이다.
도 12는 반도체 디바이스 기판(1601) 상에 형성된 절연 영역들(1501,1502), p 형 도핑 영역들(1701, 1702), 및 깊은 n형 도핑 영역(1703)을 가르지른 횡단면이다. 절연 영역들(1501, 1502), 반도체 디바이스 기판(1601), p 형 도핑 영역들(1701, 1702), 및 깊은 n형 도핑 영역(1703)은 도 7의 절연 영역들(501, 502), 반도체 디바이스 기판(601), p 형 도핑 영역들(701, 702), 및 깊은 n형 도핑 영역(703)과 동일하다. 따라서, 영역들(1501, 1502, 1701, 1702, 1703, 1601)은 영역들(501, 502, 701, 702, 703, 601)과 동일하다.
깊은 n형 도핑 영역(1703)을 형성한 후, SONOS SNOS, MONOS 및 MNOS 디바이스를 형성하는 처리가 플로팅 게이트 디바이스를 형성하기 위해 이전에 설명된 프로세스로부터 벗어난다. SONOS 디바이스를 형성하기 위해, 터널 유전체 층(1502), 전하 저장 층(1503), 차단층(1504), 및 제어 게이트(1505)가 도 12에 도시된 바와 같이 기판 표면 상에 형성된다.
일실시예에 따라, 터널 유전체 층(1502)은 열적 성장된 실리콘 다이옥사이드 층이다. 대안으로서, 낮은 트랩 밀도를 갖는 유전체가 사용될 수 있다. CVD, PVD(physical vapor deposition), ALD(atomic layer deposition), 그 조합 등과 같은 다른 방법들이 터널 유전체 층(1502)을 형성하기 위해 사용될 수 있다. 바람직하게, 터널 유전체 층(1502)은 터널 유전체 층(1502)을 통한 전하 누설을 방지하기에 충분한 두께의 층을 제공하기 위해 15-25 옹스트롱 두께이다.
전하 저장 층(1503)은 높은 트랩 밀도로 인해 전하를 저장할 수 있는 비도전성 층이고, CVD, PVD, ALD, 그 조합 등에 의해 터널 유전체 층(1502) 상에 형성된다. 비도전성 전하 저장 층(1503)은 또한 질화물을 유전 재료에 주입함으로써 또는 적절한 비도전성 전하 저장 층을 생성하는 다른 프로세스에 의해 형성될 수 있다. SONOS, SNOS, MONOS 및 MNOS의 플로팅 게이트 디바이스들과의 한가지 차이는 전하 저장 층이 다른 재료라는 점이다. SONOS, SNOS, MONOS 및 MNOS의 경우에, 전하 저장 층은 비도전성 재료이고, 플로팅 게이트 디바이스의 경우 전하 저장 층은 반도체 재료이다. 일실시예에서, 플로팅 게이트들이 없는 메모리 셀들의 비도전성 전하 저장 층(1503)은 LPCVD(low pressure chemical vapor deposition)에 의해 형성되는 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물이다. 실리콘 산질화물은 이 재료가 실리콘 질화물보다 적은 트랩들을 가짐에도 불구하고 보다 깊은 트랩 에너지 밀도를 가질 수 있기 때문에 실리콘 질화물보다 선호될 수 있다. 따라서, 실리콘 산질화물의 트랩 밀도는 실리콘 질화물의 트랩 밀도보다 높을 수 있다. 바람직하게, 비도전성 전하 저장 층(1503)은 두께가 5-150 옹스트롱이다.
전하 저장 층(1503) 상에 형성된 차단층(1504)은 터널 유전체 층(1502)용으로 언급된 유전체일 수 있고, 이 재료들은 동일할 필요는 없다. 또한, 차단층(1504)과 터널 유전체 층(1502)을 형성하는데 동일한 프로세스들이 사용될 수 있다. 차단층(1504)은 전하, 바람직하게 전자가 중첩 제어 전극으로부터 전하 저장 층(1503)으로 이동하는 것을 방지한다. 일실시예에서, 차단층(1504)은 LPCVD에 의해 증착된 고온 산화물(HTO)이다. 차단층(1504)은 또한 전하 저장 층(1503)의 스팀 재 산화에 의해 형성될 수도 있다. 전하 저장 층(1503)의 스팀 재 산화는 스팀(H2O)이 전하 저장 층(1503)과 반응할 때 전하 저장 층(1503)의 부분을 산화층으로 변환한다. 당업자는 스팀 재산화를 이용하는 능력은 전하 저장 층(1503)용으로 선택된 재료에 좌우됨을 인식하고 있다. 예컨대, 전하 저장 층(1503)이 실리콘 질화물이면, 스팀 재산화는 차단층(1504)의 역할을 하기 위해 실리콘 다이옥사이드를 생성하는데 사용될 수 있다. 바람직한 실시예에서, 차단층(1504)은 터널 유전체 층(1502)보다 두껍고 두께가 30-100 옹스트롱이다.
터널 유전체 층(1502), 비도전성 전하 저장 층(1503) 및 차단층(1504)은 ONO (oxide-nitride-oxide) 스택(1506)을 형성한다. 또한, 비도전성 전하 저장 층(1503)은 질화물일 필요는 없으나, 통상적으로 구 "질화물"이 ONO 두문자어로 선택된다. 유사하게, "산화물"층은 산화물일 필요는 없으며 대신에 적절한 유전체가 사용될 수 있다. ONO 스택으로서의 터널 유전체 층(1502), 비도전성 전하 저장 층(1503), 및 차단층(1504)에 대한 참조는 전하 저장 층(1503)을 질화물에 또는 터널 유전체 층(1502) 및 차단층(1504)을 산화물로 한정하는 것으로 해석되어서는 안된다.
ONO 스택(1506)을 형성한 후에, 트랜지스터 또는 다른 주변 회로가 후속적으로 형성되게 되는 영역과 같은 웨이퍼의 일부 영역들에서 스택을 제거하기 위해 패터닝된다. ONO 스택(1506)의 모든 층들이 동시에 패터닝될 수 있다. 대안으로서, 효율이 떨어지고 더 복잡하지만, ONO 스택(1506)의 각각의 층이 그 형성 후 중복층들의 형성 전에 패터닝될 수 있다.
제어 게이트(1505)가 차단층(1504) 상에 형성된다. 일실시예에서, 제어 게이트(1505)는 CVD, PVD, ALD, 그 조합 등에 의해 형성된 폴리실리콘이다. 대안으로서, 금속과 같은 도전 또는 반도체 재료가 사용될 수 있다. 제어 게이트(1505)가 폴리실리콘과 같은 반도체 재료이면, 메모리 셀은 SONOS 메모리 셀이며, 제어 게이트(1505)가 금속이면, 메모리 셀은 MONOS 메모리 셀이다. 제어 게이트(1505)의 영역들은 트랜지스터들 및 다른 주변 회로가 도시되지 않은 반도체 기판(1601) 의 영역들 상에 형성될 수 있도록 제거된다. 포토레지스트 및 종래의 에칭이 제어 게이트(1505)를 패터닝하기 위해 사용될 수 있다.
일실시예에 따라, 반도체 기판은 기판(601) 내의 도펀트들을 확산 및 활성화시키기 위해 종래의 어닐링 프로세스들을 이용하여 어닐링되며, 도 13에 도시된 바와 같이 p 웰 영역(2701,2702) 및 깊은 n 웰 영역(2703)이 형성된다.
그 후, 제 2 도전층(도시되지 않음)이 도시되지 않은 기판(1601)의 영역들에 워드 라인(3071)을 형성하기 위해 원하는 대로 반도체 기판(1601) 상에 증착되고 패터닝되며 에칭된다. 워드 라인(3071)은 또한 도 3에 대해 이전에 설명된 바와 같이 메모리 셀들(311, 321)용의 제어 게이트를 형성하고 메모리 셀들(311,321)을 공통 접속한다.
도 13에 도시된 바와 같이, 워드 라인(3071)(도시되지 않음) 및 다른 워드 라인들(도시되지 않음)이 형성된 후, CVD 실리콘 산화물과 같은 레벨간 유전체(ILD) 층(1901)이 예컨대 테트라에톡실란(TEOS)을 소스 가스 또는 다른 적합한 가스로서 이용하여 ONO 스택(1506) 상에 형성된다. 도 14에 도시되지 않았지만, 반도체 디바이스들의 형성시의 후속되는 프로세스들은 어레이의 다른 소자에의 상호 접속들 및 콘택트들의 형성을 포함한다.
당업자는 트렌치들의 깊이와 같은 도 5-7에 대해 설명된 웰들과 연관된 동일한 이점들, 조건들 및 특성들이 도 12-13의 것들과 동일함을 인식해야 한다.
도 13의 단면으로부터 명백한 바와 같이, p-웰(2701)은 p-웰(2702)과 절연된다. 상기 절연으로 인해 p-웰(2701)과 연관된 메모리 셀들의 바이어스 전위들(biasing potentials)은 마찬가지로 불필요하고, p-웰(2702)과 연관된 메모리 셀들의 바이어스 전위들과 무관할 수 있음을 알아야 한다. 달리 말하면, 각각의 별개의 p-웰 열은 어레이 내의 다른 p-웰 열들과 전기적으로 절연된다. 절연된 p-웰들(2701 및 2702)은 낮은 문턱 전압 레벨과 높은 문턱 전압 레벨 모두에서 문턱 전압들의 보다 좁은 분포(narrower distribution)를 성취할 수 있도록 상기 방식으로 어레이 프로그래밍을 가능하게 한다.
도 12 및 도 13을 참조하여 기술된 SONOS 또는 MONOS 디바이스를 형성하기 위한 상기 공정은 SNOS 또는 MONOS 디바이스를 형성하기 위해 약간 수정될 수 있다. SNOS 또는 MNOS 디바이스를 형성하면, 블로킹 층(1504)을 형성하는 단계는 제거된다. 블로킹 층이 제거되고 제어 게이트(1505)가 반도체 또는 금속이면, 메모리 셀은 각각 SNOS 디바이스 또는 MNOS 디바이스이다.
대안적으로, 도 14에 예시된 양자(quantum) 또는 나노결정 디바이스(nanocrystal device)는 도 3 또는 도 11의 플로팅 게이트, SONOS, SNOS, MONOS 또는 MNOS 메모리 셀들을 대체할 수 있다. 양자 디바이스(2000)는 반도체 디바이스 기판(2601) 상에 형성된 절연 영역들(2501), p-웰들(2701 및 2702)을 포함하며, 이들은 도 12 및 도 13의 대응하는 구조들에 대한 공정들과 동일하며 그에 의해 형성된다. p-웰들(2701 및 2702) 내에는 디바이스의 소스 및 드레인 영역들(2150)이 있다. p-웰들(2701 및 2702) 위에는 터널 유전체(tunnel dielectric; 2100)가 놓여 있으며, 이는 열성장, CVD, PVD, ALD 등, 또는 상기 조합들에 의해 형성된 실리콘 다이옥사이드와 같은 임의의 적당한 유전체가 될 수 있다. 디바이스에 대한 전하들을 저장하는 반도체 구들(semiconductor spheres) 또는 반구들(hemispheres)인 나노결정들(2300)의 개별 저장 소자들(discrete storage elements)은 예를 들면 실리콘 CVD에 의한 터널 유전체(2100) 위에 형성된다. 도 14에 디바이스 당 3개의 나노결정들(2300)이 도시되어 있지만, 임의 수의 나노결정들(2300)이 사용될 수 있다.
제어 유전체(2200)는 상기 CVD, PVD, ALD 등 또는 상기 조합들에 의해 나노결정(2300) 상에 침착된다. 통상적으로, 제어 유전체(2200)는 실리콘 다이옥사이드이다; 임의의 다른 적당한 유전체 재료가 사용될 수 있다. 제어 유전체(2200) 상에는 제어 전극(2400)이 형성 및 패터닝되어 있다. 질화물 및/또는 산화물, 바람직하게 실리콘 질화물 및/또는 실리콘 다이옥사이드인 스페이서들(2500)은 CVD, PVD, ALD 등, 또는 상기 조합들에 의해 절연층을 형성하고, 상기 절연층을 후속 등방성 에칭함으로써 형성된다. 또한, 질화물 함유층들은 제어 유전체(2200) 형성 동안 나노결정들(2300)의 산화를 방지하거나 또는 나노결정들(2300) 형성을 개선하기 위하여 각각 나노결정들(2300) 위에 또는 그 아래에 형성될 수 있다.
플로팅 게이트, SONOS, MONOS, SNOS 또는 MNOS 디바이스에 사용되는 연속층에 비해 전하를 저장하기 위해 나노결정들(2300)을 사용하는 장점은 전하 저장층으로부터의 전하 누출을 야기하는 밑에 있는 터널 유전체(2100)에서의 임의의 결함이 전체 전하 저장층 대신에 단지 선택 나노결정(들)을 고갈시킨다는 점이다.
메모리 셀들이 플로팅 디바이스들인 실시예들에 관해 기술된 장점들은 메모리 셀들이 플로팅 디바이스들이 아닌 실시예들의 것과 동일하다. 그러나, SONOS, SNOS, MONOS, MNOS, 또는 기타 메모리 셀을 사용하면, 부가의 장점들이 얻어진다. 플로팅 게이트 메모리 셀들을 형성하기 위해 필요한 것보다 더 적은 패터닝(less patterning) 단계들이 요구되기 때문에, 공정 복잡성은 감소된다. 또한, SONOS, SNOS, MONOS, MNOS 및 기타 메모리 셀들에 대한 프로그래밍 및 소거 전압들은 플로팅 게이트들보다 더 쉽게 스케일링될 수 있으며, 이는 전압들이 비례적으로 감소됨을 의미한다. 메모리 셀 전압 스케일링은 주변 디바이스들에서 더 낮은 전압들이 사용되도록 하며, 따라서 주변 디바이스들의 스케일링을 허용한다.
나노결정 디바이스를 사용하는 부가의 장점들은 터널 유전체를 얇게 하는 능력을 포함하며, 이는 얇은 터널 유전체가 디바이스 누설을 증가시킬 수 있기 때문에, 플로팅 게이트 디바이스들과, SONOS, SNOS, MONOS 또는 MNOS 디바이스에 문제가 생긴다.
메모리 셀들이 플로팅 게이트가 없는 경우에 메모리 셀들(111 내지 116, 311 내지 316, 321 내지 326 및 331 내지 336)의 프로그래밍은 소스를 제외한 플로팅 게이트들에 대해 드레인과 웰 전압들이 다를 수 있는 것과 동일하다. 일반적으로, 플로팅 게이트가 없는 메모리 셀들을 프로그래밍 및 소거하기 위해 사용된 전압은 플로팅 게이트들을 구비한 메모리 셀들에 대한 것보다 더 작다. SONOS, SNOS, MONOS 및 MNOS에 대한 양호한 프로그래밍 전압 범위는 소스, 드레인 및 웰 전압에 대해 +4 내지 +7 볼트이고, 바람직하게는 +5볼트이며, 제어 게이트 전압에 대해 -4 내지 -7볼트이고, 바람직하게는 -5볼트이다. SONOS, SNOS, MONOS 및 MNOS에 대한 양호한 소거 전압 범위는 소스, 드레인 및 웰 전압에 대해 -4 내지 -7 볼트이고, 바람직하게는 -5볼트이며, 제어 게이트 전압에 대해 +4 내지 +7볼트이고, 바람직하게는 +5볼트이다. 선택된 전압에 상관없이, 소스, 드레인 및 웰 전압들에 대한 전압들의 크기는 동일해야 한다. 이것은 프로그래밍 및 소거 동안 0볼트의 소스/웰 및 드레인/웰 바이어스 차를 허용하며, 이는 채널 길이 스케일링을 적극적으로 돕는다. 그 외에도, 이러한 프로그래밍 및 소거 방식은 측면 필드 가능한 홀 주입(lateral field enabled hole injection)으로부터 교란을 실질적으로 방지하며, 채널 및 웰이 동일한 전위들에 있기 때문에 사실상 기판 전자 주입 교란이 없다.
본 발명이 특정 도전성 타입들 또는 전위들의 극성에 관하여 기술되었지만, 당업자는 도전성 타입들 및 전위들의 극성들이 반대로 될 수 있음을 인식한다. 전술한 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자는 하기 청구항들에 기재된 본 발명의 기술 범위를 벗어나지 않고 다양한 수정들 및 변형들이 이루어질 수 있음을 인식한다. 따라서, 명세서 및 도면들은 제한적이기보다는 예시적인 것으로 고려되어야 하며, 이러한 모든 수정들은 본 발명의 기술 범위 내에 포함되도록 의도되어야 한다.
이점들, 다른 장점들, 및 문제들에 대한 해결책들은 특정 실시예들에 관해 상기에 기술되었다. 그러나, 이점들, 다른 장점들, 문제들에 대한 해결책들, 및 임의의 이점, 장점 또는 해결책이 발생하거나 보다 표명화되도록 할 수 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 결정적이거나, 요구되거나, 또는 본질적인 특징 또는 요소로서 구성되어서는 안된다. 본 명세서에 사용된 바와 같이, 용어들 "포함하는(comprises, comprising)" 또는 그 파생어는 공정, 방법, 물품 또는 디바이스가 그들 요소들뿐만 아니라 그러한 공정, 방법, 물품 또는 디바이스에 명백히 나열되거나 본래 있지 않는 다른 요소들을 포함하는 것과 같이 비-배제적인 포함을 커버하도록 의도된다.

Claims (7)

  1. 메모리 셀들의 행들과 열들을 포함하는 비휘발성 메모리(NVM: non-volatile memory) 어레이를 갖는 반도체 디바이스(도 3, 13 및 14)에 있어서:
    반도체 기판 내의 제1 웰 영역(301) 및 제2 웰 영역(302)으로서, 서로 이격되어 전기적으로 절연된 상기 제1 웰 영역(301) 및 제2 웰 영역(302)과;
    상기 제1 웰 영역내에 위치되는 제1 열의 메모리 셀들(311-316)과;
    상기 제2 웰 영역내에 위치되는 제2 열의 메모리 셀들(321-326)과;
    상기 제1 열의 메모리 셀들에서의 제1 메모리 셀의 제1 터널 유전체(1502 또는 2100) 및 상기 제2 열의 메모리 셀들에서의 제2 메모리 셀의 제2 터널 유전체(1502 또는 2100)와;
    상기 제1 터널 유전체 위에 형성되는 상기 제1 메모리 셀의 제1 전하 저장층(1503 또는 2300) 및 상기 제2 터널 유전체 위에 형성되는 상기 제2 메모리 셀의 제2 전하 저장층(1503 또는 2300)과;
    상기 제1 전하 저장층 위에 형성되는 상기 제1 메모리 셀의 제1 제어 게이트(1505 또는 2400) 및 상기 제2 전하 저장층 위에 형성되는 상기 제2 메모리 셀의 제2 제어 게이트(1505 또는 2400)로서, 상기 제1 제어 게이트 및 상기 제2 제어 게이트는 동일 행에 있고 공통 워드 라인을 통하여 전기적으로 결합되는 상기 제1 및 제2 제어 게이트(1505 또는 2400)와;
    상기 제1 열의 메모리 셀들에서의 각 메모리 셀의 드레인 영역들에 전기적으로 결합되는 제1 비트 라인(3091)과;
    상기 제2 열의 메모리 셀들에서의 각 메모리 셀의 드레인 영역들에 전기적으로 결합되는 제2 비트 라인(3092)과;
    상기 제1 열의 메모리 셀들에서의 각 메모리 셀의 소스 영역들에 전기적으로 결합되는 제1 소스 라인(3051)으로서, 상기 제1 열의 메모리 셀들에서의 적어도 하나의 메모리 셀의 소스 영역과 상기 제1 소스 라인은 상기 제1 웰 영역에 전기적으로 결합되는, 상기 제1 소스 라인(3051)과;
    상기 제2 열의 메모리 셀들에서의 각 메모리 셀의 소스 영역들에 전기적으로 결합되는 제2 소스 라인(3052)으로서, 상기 제2 열의 메모리 셀들에서의 적어도 하나의 메모리 셀의 소스 영역과 상기 제2 소스 라인은 상기 제2 웰 영역에 전기적으로 결합되는, 상기 제2 소스 라인(3052)을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 및 제2 메모리 셀들은 플로팅 게이트들이 없는, 반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 메모리 셀들(311-316)의 행들과 열들을 포함하는 비휘발성 메모리(NVM) 어레이를 갖는 반도체 디바이스(도 3, 13 및 14)에 있어서:
    반도체 기판내에 형성되는 웰 영역(301)과;
    열의 메모리 셀들(301)로서, 각 메모리 셀이,
    상기 웰 영역내에 위치되는 소스 영역(3112,3122,3132,...3162) 및 드레인 영역(3111,3121,...3161)으로서, 각 소스 영역은 상기 웰 영역에 전기적으로 결합되는, 상기 소스 영역(3112,3122,3132,...3162) 및 드레인 영역(3111,3121,...3161)과,
    상기 반도체 기판 위에 형성되는 터널 유전체 층(1502 또는 2100)과,
    상기 터널 유전체 층 위에 형성되는 전하 저장층(1503 또는 2300)과,
    상기 전하 저장층 위에 형성되는 제어 게이트(1505 또는 2400)를 포함하는, 상기 열의 메모리 셀들과;
    워드 라인들(3071-3076)로서, 각 워드 라인은 상기 열의 메모리 셀들에서의 메모리 셀의 각 제어 게이트에 전기적으로 결합되는 상기 워드 라인들(3071-3076)과;
    상기 열의 메모리 셀들에서의 각 메모리 셀의 드레인 영역들에 전기적으로 결합되는 비트 라인(3091)을 포함하는, 반도체 디바이스.
  6. 반도체 디바이스(도 3, 13 및 14)에 있어서:
    제1 웰 영역(301)과 제2 웰 영역(302)을 포함하는 반도체 기판으로서, 상기 제1 웰 영역과 상기 제2 웰 영역이 서로 절연된 상기 반도체 기판과;
    상기 제1 웰 영역에 형성되는 제1 메모리 셀(311)로서,
    상기 제1 웰 영역의 것과 상이한 극성을 갖는 상기 제1 웰 영역내의 제1 소스 영역(3112) 및 제1 드레인 영역(3111)과,
    상기 제1 소스 영역 및 상기 제1 드레인 영역 위에 형성되는 제1 터널 유전체 층(1502 또는 2100)과,
    상기 제1 터널 유전체 층 위에 형성되는 제1 전하 저장층(1503 또는 2300)과,
    상기 제1 전하 저장층 위에 형성되는 제1 제어 게이트(1505 또는 2400)를 포함하는, 상기 제1 메모리 셀(311)과;
    상기 제2 웰 영역에 형성되는 제2 메모리 셀(321)로서,
    상기 제2 웰 영역의 것과 상이한 극성을 갖는 상기 제2 웰 영역내의 제2 소스 영역 및 제2 드레인 영역과,
    상기 제2 소스 영역 및 상기 제2 드레인 영역 위에 형성되는 제2 터널 유전체 층(1502 또는 2100)과,
    상기 제2 터널 유전체 층 위에 형성되는 제2 전하 저장층(1503 또는 2300)과,
    상기 제2 전하 저장층 위에 형성되는 제2 제어 게이트(1505 또는 2400)를 포함하는, 상기 제2 메모리 셀(321)을 포함하며;
    상기 제1 메모리 셀과 상기 제2 메모리 셀은 워드 라인(3071)을 통하여 전기적으로 결합되는, 반도체 디바이스.
  7. 비휘발성 메모리(NVM) 어레이를 형성하는 방법(도 3,11,13 및 14)에 있어서:
    반도체 기판에서 절연 피쳐에 의해 이격된 제1 웰 영역(301) 및 제2 웰 영역(302)을 형성하는 단계;
    상기 제1 웰 영역내에 위치되는 제1 열의 메모리 셀들(311-316)을 형성하는 단계;
    상기 제2 웰 영역내에 위치되는 제2 열의 메모리 셀들(321-326)을 형성하는 단계;
    상기 제1 열의 메모리 셀들에서의 제1 메모리 셀의 제1 터널 유전체(1502 또는 2100) 및 상기 제2 열의 메모리 셀들에서의 제2 메모리 셀의 제2 터널 유전체(1502 또는 2100)를 형성하는 단계;
    상기 제1 터널 유전체 위에 형성되는 상기 제1 메모리 셀의 제1 전하 저장층(1503 또는 2300) 및 상기 제2 터널 유전체 위에 형성되는 상기 제2 메모리 셀의 제2 전하 저장층(1503 또는 2300)을 형성하는 단계;
    상기 제1 전하 저장층 위에 형성되는 상기 제1 메모리 셀의 제1 제어 게이트(1505 또는 2400) 및 상기 제2 전하 저장층 위에 형성되는 상기 제2 메모리 셀의 제2 제어 게이트(1505 또는 2400)를 형성하는 단계로서, 상기 제1 제어 게이트 및 상기 제2 제어 게이트는 동일 행에 있고 공통 워드 라인을 통하여 전기적으로 결합되는, 상기 제1 및 제2 제어 게이트(1505 또는 2400) 형성 단계;
    상기 제1 열의 메모리 셀들에서의 각 메모리 셀의 드레인 영역들에 전기적으로 결합되는 제1 비트 라인(3091)을 형성하는 단계;
    상기 제2 열의 메모리 셀들에서의 각 메모리 셀의 드레인 영역들에 전기적으로 결합되는 제2 비트 라인(3092)을 형성하는 단계;
    상기 제1 열의 메모리 셀들에서의 각 메모리 셀의 소스 영역들에 전기적으로 결합되는 제1 소스 라인(3051)을 형성하는 단계로서, 상기 제1 열의 메모리 셀들에서의 적어도 하나의 메모리 셀의 소스 영역과 상기 제1 소스 라인은 상기 제1 웰 영역에 전기적으로 결합되는, 상기 제1 소스 라인(3051) 형성 단계;
    상기 제2 열의 메모리 셀들에서의 각 메모리 셀의 소스 영역들에 전기적으로 결합되는 제2 소스 라인(3052)을 형성하는 단계로서, 상기 제2 열의 메모리 셀들에서의 적어도 하나의 메모리 셀의 소스 영역과 상기 제2 소스 라인은 상기 제2 웰 영역에 전기적으로 결합되는, 상기 제2 소스 라인(3052) 형성 단계를 포함하는, 비휘발성 메모리 어레이 형성 방법.
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