KR100851551B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 및 그 형성 방법이 제공된다. 상기 반도체 장치는 기판 표면에 형성된 수소 주입층 및 상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 구비한 게이트 구조물을 포함한다.
수소 주입층, 문턱 전압, 댕글링 본드

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명에 따른 반도체 장치의 일 실시예를 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 반도체 장치의 형성 방법의 일 실시예를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 장치의 형성 방법의 다른 실시예를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 동작 특성을 설명하기 위한 도면이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
10, 50 : 기판 20, 25 : 수소 주입층
30 : 게이트 구조물 31 : 제1 절연막
32 : 전하 저장막 33 : 제2 절연막
34 : 도전막 40 : 불순물 영역
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수소 주입층을 포함하는 반도체 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 데이터를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
상기 비휘발성 메모리 장치의 셀 트랜지스터는 데이터 저장하기 위한 전하 저장막을 포함한다. 상기 전하 저장막과 기판 사이에 터널링 절연막이 배치되고, 상기 셀 트랜지스터의 프로그램 및 소거는 파울러-노드하임(FN:Fouler-Nodheim) 터널링에 의해 수행될 수 있다. 예컨대, 프로그램 동작시 기판의 전하들은 상기 FN 터널링에 의해 상기 터널링 절연막을 통과하여 상기 전하 저장막에 저장되고, 상기 셀 트랜지스터는 오프 상태가 될 수 있다. 소거 동작시 상기 전하 저장막의 전하들은 상기 FN 터널링에 의해 터널링 절연막을 통과하여 상기 기판으로 배출되고, 상기 셀 트랜지스터는 온 상태가 될 수 있다.
상기 프로그램 및 소거가 반복적으로 수행됨에 따라, 상기 전하들은 터널링 절연막을 반복적으로 터널링하게 되고, 이에 의해 상기 기판과 상기 터널링 절연막 사이의 계면이 손상을 입게 된다. 즉, 상기 전하들에 의해 상기 계면에 위치하는 실리콘-수소 결합이 끊어지고 댕글링 본드가 형성될 수 있다. 상기 댕글링 본드는 계면 트랩(interface trap)으로 작용하여 상기 셀 트랜지스터의 문턱 전압을 변동 시킬 수 있다. 상기 문턱 전압 변동에 의해 프로그램되어 있는 셀 트랜지스터의 특성이 변화될 수 있고, 셀 트랜지스터에 저장된 데이터가 변할 수 있다. 이에 의해 반도체 장치의 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 신뢰성이 향상된 반도체 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 장치는 기판 표면에 형성된 수소 주입층, 및 상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 구비한 게이트 구조물을 포함할 수 있다.
상기 수소 주입층은 수소 이온이 1014~1017개/㎠의 농도로 주입되어 형성될 수 있다. 일 실시예에서, 상기 전하 저장막은 도전 물질을 포함할 수 있고, 다른 실시예에서, 상기 전하 저장막은 절연 물질을 포함할 수 있다.
상기 수소 주입층은 실리콘-수소 결합 및 미결합 수소 이온을 포함할 수 있으며, 상기 미결합 수소 이온의 수는 상기 실리콘-수소 결합의 수보다 클 수 있다. 상기 수소 주입층은 상기 실리콘-수소 결합이 끊어져 생긴 댕글링 본드를 포함할 수 있으며, 상기 미결합 수소 이온은 상기 댕글링 본드와 결합할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 형성 방법은 기판에 수소 이온을 주입하여 상기 기판의 표면에 수소 주입층을 형성하는 단계 및 상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 포함하는 게이트 구조물을 형성하는 단계을 포함할 수 있다.
상기 수소 이온은 1014~1017개/㎠ 이상의 농도로 주입될 수 있다. 상기 수소 이온이 주입되는 깊이(Rp:projected range)는 1000Å 이하일 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 형성 방법은 제1 기판에 수소 이온을 주입하여 상기 제1 기판의 소정 깊이에 수소 주입층을 형성하는 단계, 상기 수소 주입층을 절단하여 표면에 상기 절단된 수소 주입층을 포함하는 서브 기판을 형성하는 단계 및 상기 절단된 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 포함하는 게이트 구조물을 형성하는 단계을 포함할 수 있다.
상기 수소 이온은 1016~1017개/㎠의 농도로 주입될 수 있다. 상기 소정 깊이는 1000~7000Å일 수 있다. 상기 서브 기판을 형성하는 단계는 상기 절단된 수소 주입층을 평탄화하는 단계를 포함할 수 있다.
상기 방법은 상기 수소 주입층을 절단하기 전에 상기 제1 기판을 제2 기판에 접합시키는 단계를 더 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
도 1을 참조하여, 본 발명에 따른 반도체 장치의 일 실시예가 설명된다. 상기 반도체 장치는 기판(10)의 표면에 형성된 수소 주입층(25)을 포함한다. 기판(10)은 예컨대, 단결정 실리콘 기판, 소이(SOI) 기판과 같은 반도체 기판일 수 있다. 수소 주입층(25)은 수소 이온이 1014~1017개/㎠의 농도로 주입되어 형성된 것일 수 있다. 수소 주입층(25)은 하기 화학식 1에 나타난 바와 같이 실리콘-수소 결합을 포함할 수 있다.
Figure 112007019908132-pat00001
수소 주입층(25)은 상기 화학식 1과 달리 실리콘과 결합하지 않은 미결합 수소 이온을 포함할 수 있다. 상기 미결합 수소 이온의 수는 상기 실리콘-수소 결합의 수보다 클 수 있다. 수소 주입층(10)은 하기 화학식 2에 나타난 바와 같이 상기 실리콘-수소 결합이 끊어져 생긴 미결합 상태의 댕글링 본드를 포함할 수 있다.
Figure 112007019908132-pat00002
상기 미결합 수소 이온은 상기 댕글링 본드와 결합할 수 있으며, 상기 결합에 의해 상기 화학식 1의 실리콘-수소 결합이 다시 형성될 수 있다.
다시 도 1을 참조하면, 수소 주입층(25) 상에 게이트 구조물(30)이 위치한다. 게이트 구조물(30)은 차례로 적층된 제1 절연막(31), 전하 저장막(32), 제2 절연막(33) 및 도전막(34)을 포함할 수 있다.
게이트 구조물(30) 양측의 기판(10)에 불순물 영역들(40)이 위치한다. 불순물 영역들(40)은 소오스 영역 및 드레인 영역일 수 있다. 게이트 구조물(30)가 불순물 영역들(40)은 비휘발성 메모리 장치의 셀 트랜지스터를 구성할 수 있다.
상기 비휘발성 메모리 장치는 부유 게이트형(floating gate type) 및 전하 트랩형(charge trap type)을 포함할 수 있다. 부유 게이트형인 경우, 전하 저장막(32)은 도전 물질을 포함할 수 있으며, 제1 절연막(31), 전하 저장막(32), 제2 절연막(33) 및 도전막(34)은 각각 게이트 절연막, 부유 게이트, 게이트간 절연막, 제어 게이트에 대응할 수 있다. 전하 트랩형인 경우, 전하 저장막(32)은 절연 물질을 포함할 수 있으며, 제1 절연막(31), 전하 저장막(32), 제2 절연막(33) 및 도전막(34)은 각각 터널링 절연막, 전하 트랩막, 블로킹 절연막, 제어 게이트에 대응할 수 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 부유 게이트형 및 전하 트랩형 이외의 비휘발성 메모리 장치에도 적용될 수 있다. 또, 상기 비휘발성 메모리 장치의 유형에 따라 게이트 구조물(30)의 패터닝된 모양이 달라질 수 있다. 따라서 본 발명의 실시예들에 따른 게이트 구조물(30)의 모양은 도 1에 도시된 모양에 한정되지 않는다.
상기 비휘발성 메모리 장치의 프로그램 및 소거는 파울러-노드하임(FN: Fouler-Nodheim) 터널링에 의해 수행될 수 있다. 예컨대, 프로그램 동작시 기판(10)의 전하들은 상기 FN 터널링에 의해 제1 절연막(31)을 통과하여 전하 저장막(32)에 저장된다. 이에 의해, 상기 셀 트랜지스터의 문턱 전압은 상승하고, 상기 셀 트랜지스터는 오프 상태가 된다. 소거 동작시 전하 저장막(32)의 전하들은 상기 FN 터널링에 의해 제1 절연막(31)을 통과하여 기판(10)으로 배출된다. 이에 의해, 상기 셀 트랜지스터의 문턱 전압은 감소하고, 상기 셀 트랜지스터는 온 상태가 된다.
상기 프로그램 및 소거가 반복적으로 수행됨에 따라, 상기 전하들은 제1 절연막(31)을 반복적으로 터널링하게 되고, 이에 의해 기판(10)과 제1 절연막(31) 사이의 계면이 손상을 입게 된다. 상술한 바와 같이, 상기 전하들에 의해 상기 계면에 위치하는 실리콘-수소 결합이 끊어져 계면 트랩으로 작용하는 댕글링 본드가 형성될 수 있다. 그러나 본 발명의 실시예들에 따른 반도체 장치는 상기 계면에 미결합 수소 이온을 많이 포함하고 있기 때문에, 상기 댕글링 본드는 미결합 수소 이온과 반응하여 다시 실리콘-수소 결합을 형성할 수 있다. 즉, 계면 트랩으로 작용하는 댕글링 본드의 수가 증가하는 것을 방지할 수 있어 셀 트랜지스터의 문턱 전압이 변동되지 않고 일정하게 유지될 수 있다.
도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 형성 방법의 일 실시예가 설명된다.
도 2a를 참조하면, 기판(10)에 수소 이온을 주입하여 기판(10) 표면에 수소 주입층(25)이 형성된다. 기판(10)으로 단결정 실리콘 기판, 소이 기판 등과 같은 반도체 기판이 사용될 수 있다. 상기 수소 이온은 1014~1017개/㎠의 농도로 주입될 수 있고, 상기 수소 이온이 주입되는 깊이(Rp)는 1000Å 이하일 수 있다. 상기 주입된 수소 이온의 일부는 기판(10) 표면의 실리콘 원자와 결합하여 실리콘-수소 결합을 형성할 수 있고, 나머지는 수소 주입층(25) 내에 실리콘 원자와 결합하지 않은 미결합 수소 이온으로 분포할 수 있다. 상기 미결합 수소 이온의 수는 상기 실리콘 수소 결합의 수보다 클 수 있다.
도 2b를 참조하면, 수소 주입층(25) 상에 제1 절연막(31), 전하 저장막(32), 제2 절연막(33) 및 도전막(34)을 포함하는 게이트 구조물(30)이 형성된다. 제1 절연막(31)은 예컨대, 열산화 공정에 의해 형성된 실리콘 산화막일 수 있다. 전하 저장막(32)은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질로 형성되거나 실리콘 질화막과 같은 절연 물질로 형성될 수 있다. 제2 절연막(33)은 ONO막(산화막/질화막/산화막)으로 형성되거나 고유전막으로 형성될 수 있다. 도전막(34)은 도핑된 폴리실리콘 및/또는 금속으로 형성될 수 있다.
다시 도 1을 참조하면, 이온주입 공정을 수행하여, 게이트 구조물(30) 양측의 기판(10)에 불순물 영역들(40)이 형성된다.
도 3a 내지 도 3e를 참조하여, 본 발명에 따른 반도체 장치의 형성 방법의 다른 실시예가 설명된다.
도 3a를 참조하면, 제1 기판(10)에 수소 이온을 주입하여 제1 기판(10)의 소정 깊이에 수소 주입층(20)이 형성된다. 상기 수소 이온은 1016~1017개/㎠의 농도로 주입될 수 있다. 상기 주입된 수소 이온의 일부는 수소 주입층(20) 내의 실리콘 원자와 결합하여 실리콘-수소 결합을 형성할 수 있고, 나머지는 수소 주입층(20) 내에 실리콘 원자와 결합하지 않은 미결합 수소 이온으로 분포할 수 있다. 상기 미결합 수소 이온의 수는 상기 실리콘 수소 결합의 수보다 클 수 있다.
도 3b 및 도 3c를 참조하면, 제1 기판(10)이 제2 기판(50)에 접합된다. 제2 기판(50)은 제1 기판(10)과의 접합면에 버퍼층(미도시)을 가질 수 있다. 상기 버퍼 층은 산화막으로 형성될 수 있다.
도 3d를 참조하면, 수소 주입층(20)을 절단함으로써 제1 기판(10)이 두 개의 서브 기판(11,12)로 분리된다. 수소 주입층(20)도 두 개의 수소 주입층(25,26)으로 분리될 수 있다. 서브 기판(11)의 분리되는 일면에 수소 주입층(25)이 형성될 수 있고, 서브 기판(12)의 분리되는 일면에 수소 주입층(26)이 형성될 수 있다. 두 서브 기판들(11,12) 모두 본 발명의 실시예들에 따른 반도체 장치의 기판으로 사용될 수 있다.
도 3e를 참조하면, 평탄화 공정을 수행하여 수소 주입층(25)의 표면이 평탄화된다. 상기 평탄화 공정에 의해 수소 주입층(20)이 절단될 때 발생할 수 있는 수소 주입층(25) 표면의 러프니스(roughness)가 제거될 수 있다. 상기 평탄화 공정의 수행에 의해 제거되는 수소 주입층(25) 표면의 두께가 1000Å 정도임을 고려할 때, 수소 주입층(25)을 형성하기 위해 주입되는 수소 이온의 깊이(Rp)는 1000~7000Å인 것이 바람직하다.
수소 주입층(25) 상에 제1 절연막(31), 전하 저장막(32), 제2 절연막(33) 및 도전막(34)을 포함하는 게이트 구조물(30)이 형성된다. 게이트 구조물(30)은 전술한 실시예와 동일한 방법으로 형성될 수 있다.
다시 도 1을 참조하면, 이온주입 공정을 수행하여, 게이트 구조물(30) 양측의 기판(10)에 불순물 영역들(40)이 형성된다.
도 4를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 동작 특성이 설명된다. 도 4는 기판이 수소 주입층을 포함하는 경우와 포함하지 않는 경우를 비 교하여 보여준다. 도 4에서 가로축은 셀 트랜지스터의 초기 문턱 전압을 나타내고, 세로축은 상기 셀 트랜지스터가 프로그램 및 수거 동작을 1200번 반복 수행한 후 250℃에서 2시간 저장되었을 때 상기 문턱 전압의 변화량을 나타낸다.
도 4에 나타난 바와 같이, 수소 주입층을 포함하는 반도체 장치가 수소 주입층을 포함하지 않는 반도체 장치보다 문턱 전압의 변화량이 작다. 즉, 본 발명의 실시예들에 따라 수소 주입층을 포함하는 반도체 장치는 오랜 기간 프로그램 및 소거 동작을 반복 수행하여도 동작 특성을 일정하게 유지할 수 있으므로 보다 향상된 신뢰성을 가질 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 반도체 장치는 프로그램 및 소거 동작을 반복 수행하여도 문턱 전압의 변화량이 작아 동작 특성을 일정하게 유지할 수 있다. 이에 의해 반도체 장치의 신뢰성이 향상될 수 있다.

Claims (14)

  1. 삭제
  2. 기판에 수소 이온을 주입하여 상기 기판의 표면에 수소 주입층을 형성하는 단계; 및
    상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 포함하는 게이트 구조물을 형성하는 단계을 포함하며,
    상기 수소 이온은 1014~1017개/㎠의 농도로 주입되는 반도체 장치의 형성 방법.
  3. 기판에 수소 이온을 주입하여 상기 기판의 표면에 수소 주입층을 형성하는 단계; 및
    상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 포함하는 게이트 구조물을 형성하는 단계을 포함하며,
    상기 수소 이온이 주입되는 깊이(Rp)는 1000Å 이하인 반도체 장치의 형성 방법.
  4. 제1 기판에 수소 이온을 주입하여 상기 제1 기판의 소정 깊이에 수소 주입층을 형성하는 단계;
    상기 수소 주입층을 절단하여 표면에 상기 절단된 수소 주입층을 포함하는 서브 기판을 형성하는 단계;
    상기 절단된 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 포함하는 게이트 구조물을 형성하는 단계을 포함하는 반도체 장치의 형성 방법.
  5. 청구항 4에서, 상기 수소 이온은 1016~1017개/㎠의 농도로 주입되는 반도체 장치의 형성 방법.
  6. 청구항 4에서, 상기 소정 깊이는 1000~7000Å인 반도체 장치의 형성 방법.
  7. 청구항 4에서, 상기 서브 기판을 형성하는 단계는,
    상기 절단된 수소 주입층을 평탄화하는 단계를 포함하는 반도체 장치의 형성 방법.
  8. 청구항 3에서, 상기 수소 주입층을 절단하기 전에 상기 제1 기판을 제2 기판에 접합시키는 단계를 더 포함하는 반도체 장치의 형성 방법.
  9. 기판 표면에 형성된 수소 주입층; 및
    상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 구비한 게이트 구조물을 포함하며,
    상기 수조 주입층은 실리콘-수소 결합 및 미결합 수소 이온을 포함하고,
    상기 미결합 수소 이온의 수는 상기 실리콘-수소 결합의 수보다 큰 반도체 장치.
  10. 기판 표면에 형성된 수소 주입층; 및
    상기 수소 주입층 상에 적층된 제1 절연막, 전하 저장막, 제2 절연막 및 도전막을 구비한 게이트 구조물을 포함하며,
    상기 수소 주입층은 수소 이온이 1014~1017개/㎠의 농도로 주입되어 형성된 반도체 장치.
  11. 청구항 9 또는 청구항 10에서, 상기 전하 저장막은 도전 물질을 포함하는 반도체 장치.
  12. 청구항 9 또는 청구항 10에서, 상기 전하 저장막은 절연 물질을 포함하는 반도체 장치.
  13. 삭제
  14. 청구항 9에서, 상기 수소 주입층은 상기 실리콘-수소 결합이 끊어져 생긴 댕글링 본드를 포함하며,
    상기 미결합 수소 이온은 상기 댕글링 본드와 결합하는 반도체 장치.
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