KR20050034884A - 소노스 메모리 장치와 그 제조 및 동작방법 - Google Patents

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이은홍
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Abstract

소노스 메모리 소자 및 그 제조 방법과 동작방법이 개시되어 있다. 여기서, 본 발명은 소오스 및 드레인 영역과 채널영역이 포함된 반도체층과, 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물과, 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치를 제공하고, 이것의 제조방법 및 동작방법을 제공한다.

Description

소노스 메모리 장치와 그 제조 및 동작방법{SONOS memory device and methods of manufacturing and operating the same}
1. 발명의 분야
본 발명은 반도체 메모리 장치와 그 제조 및 동작 방법에 관한 것으로써, 보다 자세하게는 소노스(SONOS) 메모리 장치와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
반도체 메모리 장치, 예컨대 DRAM의 경우, 단위 메모리 셀은 한 개의 트랜지스터와 한 개의 커패시터를 포함한다. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 트랜지스터의 부피나 커패시터의 부피 혹은 양자의 부피를 모두 줄일 필요가 있다.
반도체 메모리 장치의 집적도가 큰 이슈가 되지 않았던 초기의 반도체 메모리 장치의 경우, 사진 및 식각공정이 충분한 공정 마진을 갖고 실시될 수 있었다. 때문에 메모리 장치를 구성하는 요소들의 부피를 줄이는 방법을 사용하여 반도체 메모리 장치의 집적도를 어느 정도 높일 수 있었다.
그러나, 보다 높은 집적도를 갖는 반도체 메모리 장치에 대한 수요가 증가하면서 기존의 방법과 다른 새로운 방법이 필요하게 되었다.
반도체 메모리 장치의 집적도는 디자인 룰(design rule)과 밀접한 관계가 있다. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 디자인 룰이 보다 엄격해져야 하는데, 이 경우에 사진 및 식각 공정의 공정 마진은 매우 낮아질 수 있다. 이것은 상기 사진 및 식각공정이 기존보다 훨씬 정밀하게 수행되어야 함을 의미한다.
사진 및 식각 공정의 공정 마진이 낮아질 경우, 수율(yield)도 함께 낮아질 수 있기 때문에, 수율 저하를 방지하면서 반도체 메모리 장치의 집적도를 높일 수 있는 새로운 방법이 요구되고 있다.
이러한 요구에 따라, 트랜지스터 위쪽에 GMR 혹은 TMR 같은, 기존에 알려진 커패시터와 데이터 저장 작용이 다른 데이터 저장 매체를 구비하여 기존의 반도체 메모리 소자와 전혀 다른 구조를 갖는 반도체 메모리 소자들이 소개되고 있다.
소노스(SONOS) 메모리 소자도 새로이 등장한 반도체 메모리 소자 중의 하나인데, 도 1은 종래 기술에 의한 소노스 메모리 소자(이하, 종래의 메모리 소자)의 단면을 보여준다.
도 1을 참조하면, p형 반도체 기판(10)(이하, 반도체 기판이라 함)에 n형 도전성 불순물이 주입된 소오스 영역(12)과 드레인 영역(14)이 형성되어 있다. 그리고 소오스 및 드레인 영역들(12, 14)사이에 채널영역(16)이 설정되어 있다. 또한, 반도체 기판(10)의 채널영역(16) 상에는 게이트 적층물(18)이 형성되어 있다. 게이트 적층물(18)은 터널링 산화막(18a), 질화막(Si3N4)(18b), 블록킹 산화막(18c) 및 게이트 전극(18d)으로 구성된다. 터널링 산화막(18a)은 소오스 및 드레인 영역들(12, 14)과 접촉된다. 질화막(18b)은 소정 밀도의 트랩 사이트(trap site)를 갖고 있다. 따라서 게이트 전극(18d)에 소정의 전압이 인가되면서 터널링 산화막(18a)을 통과한 전자들은 질화막(18b)의 상기 트랩 사이트에 트랩(trap)된다. 블로킹 산화막(18b)은 상기 전자들이 트랩되는 과정에서 전자들이 게이트 전극(18d)으로 이동되는 것을 차단하기 위한 것이다.
상술한 종래의 메모리 소자는 질화막(18b)의 상기 트랩 사이트에 전자가 트랩되었을 때와 트랩되지 않았을 때 문턱 전압(threshold voltage)이 달라진다. 종래의 메모리 소자는 이러한 성질을 이용하여 정보를 저장하고 읽을 수 있다.
종래의 메모리 소자는 질화막 내부에 전자의 트랩 사이트가 존재하기 때문에, 채널의 문턱 전압을 제어할 수 있는 양의 전자를 저장할 수 있다. 하지만 단위 셀에 한 개의 정보만을 저장할 수 있다.
따라서 종래 기술에 의한 메모리 소자의 경우, 집적도를 높이기 위해서는 메모리 소자의 부피를 줄이는 방법외에 다른 방도가 없다. 그러나 보다 엄격해지고 있는 디자인 룰(design rule)을 고려할 때, 메모리 소자의 부피를 줄여서 집적도를 높이는데는 한계가 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 제조 공정의 디자인 룰을 엄격하게 하지 않고도 집적도는 배가시킬 수 있는 소노스 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 소노스 메모리 장치의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 소노스 메모리 장치의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 소오스 및 드레인 영역과 채널영역이 포함된 반도체층과, 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물과, 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치를 제공한다.
상기 상부 적층물은 상기 채널영역 상에 순차적으로 적층된 상부 터널링막, 상부 메모리 노드막, 상부 절연막 및 상부 게이트 전극을 포함하고, 상기 하부 적층물은 상기 채널영역의 밑면 상에 순차적으로 적층된 하부 터널링막, 하부 메모리 노드막, 하부 절연막 및 하부 게이트 전극을 포함한다.
상기 상부 및 하부 메모리 노드막은 두께, 트랩밀도 또는 구성물질이 다를 수 있다. 그리고 상기 상부 및 하부 터널링막의 두께가 다를 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 반도체 기판 상에 하부 절연막, 하부 메모리 노드막 및 하부 터널링막을 순차적으로 형성하는 제1 단계, 상기 하부 터널링막 상에 반도체층을 형성하는 제2 단계, 상기 반도체층의 소정 영역 상에 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물을 형성하는 제3 단계 및 상기 반도체층에 소오스 및 드레인 영역과 채널영역을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법을 제공한다.
상기 제2 단계는 제2 반도체 기판내에 수소 이온층을 형성하는 단계, 상기 제2 반도체 기판의 상기 수소 이온이 주입된 면을 상기 하부 터널링막에 본딩하는 단계 및 상기 수소 이온층을 중심으로 상기 제2 반도체 기판의 본딩면 반대쪽을 제거하는 단계를 포함할 수 있다.
상기 제3 단계는 상기 반도체층 상에 상부 터널링막, 상부 메모리 노드막, 상부 절연막 및 게이트 전극용 물질막을 순차적으로 형성하는 단계, 상기 게이트 전극용 물질막 상에 상기 채널영역을 한정하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각마스크로 사용하여 상기 채널영역이 형성된 반도체층 상에 적층된 물질막을 역순으로 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함할 수 있다.
상기 상부 및 하부 메모리 노드막은 다른 두께로 형성할 수 있고, 트랩밀도가 다른 물질막으로 형성할 수 있으며, 트랩밀도는 동일하되, 물질의 구성이 다른 물질막으로 형성할 수도 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 상술한 소노스 메모리 장치의 동작방법에 있어서, 상기 반도체층과 상기 하부 소노스 메모리 소자사이에 제1 쓰기 전압을 인가하여 상기 하부 소노스 메모리 소자에 제1 데이터를 기록하는 소노스 메모리 소자의 데이터 기록방법을 제공한다.
상기 하부 소노스 메모리 소자에 상기 제1 데이터를 기록한 다음, 상기 반도체층과 상기 상부 소노스 메모리 소자사이에 제2 쓰기 전압을 인가하여 상기 상부 소노스 메모리 소자에 제2 데이터를 기록할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 상술한 소노스 메모리 장치의 동작방법에 있어서, 상기 소오스 및 드레인 영역사이에 전위차를 유지하면서 상기 상부 또는 하부 소노스 메모리 소자에 읽기 전압을 인가하여 상기 상부 또는 하부 소노스 메모리 소자에 기록된 데이터를 읽는 데이터 읽기 방법을 제공한다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 상술한 소노스 메모리 장치의 동작방법에 있어서, 반도체층과 상기 상부 소노스 메모리 소자사이에 제1 소거전압을 인가하여 상기 상부 소노스 메모리 소자에 기록된 데이터를 소거하는 데이터 소거방법을 제공한다. 이때, 상기 반도체층과 상기 하부 소노스 메모리 소자사이에 제2 소거전압을 인가하여 상기 하부 소노스 메모리 소자에 기록된 데이터를 소거할 수 있다.
이러한 본 발명을 이용하면, 종래와 동일한 디자인 룰(design rule)을 적용하더라도 종래보다 훨씬 높은 집적도를 얻을 수 있다. 또한, 기존의 CMOS 공정을 그대로 이용할 수 있기 때문에, 제작이 용이하다.
이하, 본 발명의 실시예에 의한 소노스 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 소노스 메모리 소자(이하, 본 발명의 메모리 소자라 함)에 대해 설명한다.
도 2를 참조하면, 반도체 기판(40), 예를 들면 n+ 실리콘 기판 상에 하부 절연막(42), 하부 메모리 노드막(44), 하부 터널링막(46)이 순차적으로 적층되어 있다. 하부 절연막(42)은 하부 메모리 노드막(44)에 캐리어, 예컨대 전자가 트랩되는 과정에서 상기 캐리어가 반도체 기판(40)으로 이동되는 것을 방지한다. 하부 절연막(42)은 실리콘 산화막이 바람직하나, 이외에 알루미나(Al2O3)막, 탄타륨 산화막(TaO2) 또는 티타늄 산화막(TiO2) 등일 수 있다. 하부 터널링막(46)은 실리콘 산화막인 것이 바람직하나 다른 절연막일 수 있다. 하부 메모리 노드막(44)은 상기 캐리어가 트랩될 수 있는 소정의 트랩밀도, 예컨대 1012개/㎠ 이상의 트랩 밀도를 갖는 절연막으로써, 예를 들면 질화막, PZT막 등일 수 있다. 하부 터널링막(46) 상에 제1 반도체층(48)이 존재한다. 제1 반도체층(48)은 n+형 도전성 불순물이 소오스 및 드레인 영역(48a,48b)을 포함하고, 소오스 및 드레인 영역(48a, 48b)사이에 채널영역(48c)을 포함한다. 제1 반도체층(48)과 함께 반도체 기판(40), 하부 절연막(42), 하부 메모리 노드막(44) 및 하부 터널링막(46)으로 이루어진 하부 적층물은 하부 소노스 메모리 소자를 형성한다. 제1 반도체층(48)은 하기될 상부 소노스 메모리 소자에도 사용되므로, 제1 반도체층(48)의 소오스 및 드레인 영역들(48a, 48b)과 채널영역(48c)은 각각 상부 및 하부 소노스 메모리 소자의 공통 소오스 및 드레인 영역과 채널영역이 된다.
계속해서, 제1 반도체층(48) 상에 채널영역(48c)을 덮고, 소오스 및 드레인 영역(48a, 48b)과 접촉된 게이트 적층물(50)이 구비되어 있다. 게이트 적층물(50)은 상부 터널링막(50a), 상부 메모리 노드막(50b), 상부 절연막(50c) 및 게이트 전극(50d)을 포함한다. 이러한 게이트 적층물(50)은 제1 반도체층(48)과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물이다. 상부 터널링막(50a)은 실리콘 산화막이 바람직하나, 다른 절연막일 수 있다. 그리고 상부 메모리 노드막(50b)은 소정의 트랩 밀도, 예컨대 1012개/㎠ 이상의 트랩 밀도를 갖는 절연막으로써, 예를 들면 질화막, PZT막 등일 수 있다. 상부 절연막(50c)은 상부 메모리 노드막(50b)에 전자나 정공 같은 캐리어가 트랩되는 과정에서 상기 캐리어가 게이트 전극(50d)으로 이동되는 것을 차단하기 위한 수단이다. 상부 절연막(50c)은 SiO2막이 바람직하나, Al2O3막, TaO2막 또는 TiO2막일 수 있다. 게이트 전극(50d)은 도전성 불순물이 도핑된 반도체 전극 또는 금속 전극일 수 있다.
게이트 전극(50d)과 반도체 기판(40)이 제1 반도체층(48)을 중심으로 상하로 구비된 것을 고려할 때, 게이트 전극(50d)을 상부 게이트 전극으로, 반도체 기판(40)을 하부 게이트 전극이라 할 수 있다.
상기한 바와 같이 본 발명의 소노스 메모리 소자는 제1 반도체층(48)을 중심으로 그 상하에 각각 상부 및 하부 소노스 메모리 소자를 구비한다. 상기 상부 및 하부 소노스 메모리 소자에는 서로 다른 정보가 저장된다. 예를 들면, 상기 상부 메모리 소자에 데이터 "1"이 저장되는 경우, 상기 하부 메모리 소자에는 데이터 "0"이 저장될 수 있다. 반대의 경우도 물론 가능하다.
이와 같이 상기 상부 및 하부 소노스 메모리 소자에 서로 다른 정보를 저장할 수 있는 것은 상기 상부 및 하부 소노스 메모리 소자에 데이터가 저장되었을 때, 상기 상부 및 하부 소노스 메모리 소자의 문턱 전압의 쉬프트 정도가 달라지기 때문이다.
상기 상부 및 하부 소노스 메모리 소자의 문턱 전압 쉬프트를 다르게 하기 위해, 상기 상부 소노스 메모리 소자의 상부 메모리 노드막(50b)과 상기 하부 소노스 메모리 소자의 하부 메모리 노드막(44)의 트랩밀도를 다르게 하는 것이 바람직하다. 이 경우, 두 메모리 노드막들(50b, 44)의 두께는 같을 수 있다. 상부 및 하부 메모리 노드막들(50b, 44)의 트랩밀도가 같은 경우, 상기 두 메모리 노드막들(50b, 44)의 두께는 다른 것이 바람직하다.
상기 상부 및 하부 소노스 메모리 소자의 문턱 전압 쉬프트는 각 소노스 메모리 소자의 터널링 산화막의 두께가 다른 경우에도 달라질 수 있다.
다음에는 상술한 본 발명의 소노스 메모리 소자의 제조 방법을 도 3 내지 도 10을 참조하여 설명한다. 여기서, 각 부재의 기능이나 역할에 대한 설명은 상술하였으므로 생략한다.
<제1 실시예>
도 3을 참조하면, 반도체 기판(40) 상에 하부 절연막(42), 하부 메모리 노드막(44) 및 하부 터널링막(46)을 순차적으로 형성한다. 하부 절연막(42)은 SiO2막, Al2O3막, TaO2막 또는 TiO2막으로 형성할 수 있다. 하부 터널링막(46)은 SiO2막으로 형성할 수 있으나, 다른 절연막으로 형성할 수 있다. 하부 메모리 노드막(44)은 트랩 밀도가 1012개/㎠ 이상인 물질막, 예를 들면 질화막 또는 PZT막으로 형성할 수 있다. 하부 메모리 노드막(44)은 하기될 상부 메모리 노드막과 트랩밀도가 다르게 혹은 같게 형성할 수 있다.
하부 메모리 노드막(44)의 트랩밀도를 상기 상부 메모리 노드막의 트랩밀도와 다르게 형성하는 경우, 하부 메모리 노드막(44)의 두께를 상기 상부 메모리 노드막과 다르게 형성하는 것이 바람직하다. 다만, 하부 메모리 노드막(44)과 상기 상부 메모리 노드막을 서로 다른 물질로 형성하는 경우, 하부 메모리 노드막(44)과 상기 상부 메모리 노드막을 동일한 두께로 형성하더라도 두 메모리 노드막의 트랩밀도는 달라질 수 있다.
도 4를 참조하면, 제1 반도체층(48)을 준비한 다음, 제1 반도체층(48)에 수소이온(60)을 주입한다. 수소이온(60)은 제1 반도체층(48)을 이분하기 위해 주입한다. 따라서 수소이온(60)은 도 5에 도시한 바와 같이 제1 반도체층(48)의 분리하고자 하는 위치에 수소 이온층(62)이 형성되도록 일정한 에너지로 주입하는 것이 바람직하다.
도 5를 참조하면, 수소 이온층(62)을 중심으로 제1 반도체층(48)의 한쪽은 두께가 얇고, 맞은편은 두께가 두꺼운 것을 알 수 있다. 상기 두께가 두꺼운 부분이 후속 공정에서 제거된다.
도 3 및 도 4에 도시한 수소이온(60) 주입 과정은 제1 반도체층(48)을 하부 터널링막(46)에 본딩한 후에 실시할 수도 있다.
제1 반도체층(48)에 수소 이온층(62)을 형성한 후, 도 6에 도시한 바와 같이, 제1 반도체층(48)과 반도체 기판(40)을 본딩한다. 이때, 수소 이온층(62)을 중심으로 제1 반도체층(48)의 앞면, 곧 두께가 얇은 부분(A1)이 하부 터널링막(46)을 향하도록 제1 반도체층(48)을 반도체 기판(40)에 본딩한다. 제1 반도체층(48)과 반도체 기판(40)의 본딩은 양자의 압착에 의해 이루어진다. 상기 압착과 함께 압착된 결과물을 가열할 수도 있다.
이와 같이 제1 반도체층(48)과 반도체 기판(40)을 본딩한 후, 제1 반도체층(48)의 두께가 두꺼운 부분(A2)을 제거하기 위하여, 제1 반도체층(48)에 약간의 힘이나 충격을 가하면 수소이온층(62)을 중심으로 제1 반도체층(48)의 두께가 두꺼운 부분(A2)이 분리된다. 이와 같은 분리과정을 거침으로써 하부 터널링막(46) 상에는 제1 반도체층(48)의 두께가 얇은 부분(A1)만 남게 된다. 이하, 하부 터널링막(46) 상에 남아있는 제1 반도체층(48)의 두께가 얇은 부분(A1)을 제1 반도체층(48)으로 기술한다.
도 7을 참조하면, 하부 터널링막(46) 상에 형성된 제1 반도체층(48)의 소정 영역 상에 제1 감광막 패턴(P1)을 형성한다. 제1 감광막 패턴(P1)으로 덮인 영역은 채널영역이 된다. 제1 감광막 패턴(P1)이 형성된 제1 반도체층(48)에 n+형 도전성 불순물을 주입한다. 이후, 제1 감광막 패턴(P1)을 제거한다. 이렇게 해서, 제1 반도체층(48)은 상기 n+ 도전성 불순물이 주입된 소오스 및 드레인 영역(48a, 48c)과 제1 감광막 패턴(P1)으로 덮인 채널영역(48c)으로 구분된다.
계속해서, 도 8에 도시한 바와 같이, 반도체층(408) 상에 채널영역(48c)을 덮는 상부 터널링막(50a)을 형성한다. 상부 터널링막(50a)은 실리콘 산화막으로 형성한다. 상부 터널링막(50a)은 하부 터널링막(46)과 동일한 두께로 형성할 수 있으나, 그 보다 얇거나 두껍게 형성할 수도 있다. 상부 터널링막(50a)의 소정 영역 상에, 바람직하게는 채널영역(48c) 바로 위쪽에 상부 메모리 노드막(50b)을 형성한다. 상부 메모리 노드막(50b)은 소정의 트랩밀도, 예컨대 1012개/㎠ 이상의 트랩밀도를 갖는 물질막으로 형성할 수 있다. 따라서 상부 메모리 노드막(50b)은 예를 들면 질화막 또는 PZT막으로 형성할 수 있으나, 다른 트랩 물질막으로 형성할 수도 있다. 상부 메모리 노드막(50b)은 트랩밀도 또는 두께를 하부 메모리 노드막(44)과 다르게 형성할 수 있다. 상부 터널링막(50a) 상으로 이러한 상부 메모리 노드막(50b)을 덮는 상부 절연막(50c)을 형성하고, 그 표면을 평평하게 한다. 상부 절연막(50c)은 SiO2막, Al2O3막, TaO2막 또는 TiO2막으로 형성할 수 있다. 이러한 상부 절연막(50c)의 소정 영역 상에, 바람직하게는 상부 메모리 노드막(50b) 바로 위쪽에 게이트 전극(50d)을 형성한다. 게이트 전극(50d)은 도전성 불순물이 도핑된 반도체 물질로 형성하거나 금속으로 형성할 수 있다. 이후, 게이트 전극(50d) 둘레의 상부 절연막(50c)과 상부 터널링막(50a)을 제거하여 제1 반도체층(48)의 소오스 및 드레인 영역(48a, 48b)이 노출되게 한다.
이러한 과정을 거쳐서 도 2에 도시한 바와 같은 소노스 메모리 장치가 형성된다.
<제2 실시예>
도 9에 도시한 바와 같이, 반도체 기판(40) 상에 하부 절연막(42), 하부 메모리 노드막(44) 및 하부 터널링막(46)을 순차적으로 형성한다. 그리고 하부 터널링막(46)에 제2 반도체층(49)을 형성한다. 제2 반도체층(49)은 제1 실시예의 제1 반도체층(48)과 동일한 방법으로 형성하는 것이 다른 방법으로 형성할 수 있다. 예컨대, 제2 반도체층(49)은 제1 실시예의 제1 반도체층(48)과 같이 본딩 방법으로 형성하는 대신, 하부 터널링막(46) 상에 실리콘(Si)을 적층하여 형성할 수도 있다.
계속해서, 제2 반도체층(49) 상에 상부 터널링막(50a), 상부 메모리 노드막(50b), 상부 절연막(50c) 및 게이트 전극(50d)을 순차적으로 형성한다. 그리고 게이트 전극(50d)의 소정 영역 상에 제2 감광막 패턴(P2)을 형성한다. 제2 감광막 패턴(P2)은 제1 실시예의 제1 감광막 패턴(P1)과 마찬가지로 제2 반도체층(49)에서 채널영역을 한정한다. 제2 감광막 패턴(P2)을 식각 마스크로 하여 제2 감광막 패턴(P2) 둘레의 게이트 전극(50d), 상부 절연막(50c), 상부 메모리 노드막(50b) 및 상부 터널링막(50a)을 순차적으로 식각하여 제2 반도체층(49)을 노출시킨다. 이어서, 제2 반도체층(49)의 노출된 영역에 소정의 도전성 불순물을 주입한다. 이후, 제2 감광막 패턴(P2)을 제거한다. 이렇게 해서 제2 반도체층(49)은 제2 감광막 패턴(P2)으로 덮인 채널영역(49c)과 소오스 및 드레인 영역(49a, 49b)으로 구분된다. 그리고 제2 반도체층(49)의 채널영역(49c) 상에 상부 터널링막(50a), 상부 메모리 노드막(50b), 상부 절연막(50c) 및 게이트 전극(50d)을 포함하는 게이트 적층물이 형성된다.
다음에는 도 2에 도시한 본 발명의 소노스 메모리 장치의 동작 방법에 대해 간략히 설명한다.
<쓰기>
제1 반도체층(48)과 반도체 기판(40)사이에 제1 쓰기 전압을 인가하여 하부 메모리 노드막(44)에 전자를 트랩시킨다. 이와 같이 하부 메모리 노드막(44)에 전자가 트랩된 상태를 하부 소노스 메모리에 제1 데이터가 기록된 것으로 한다. 상기 제1 데이터는 "0" 또는 "1"이 될 수 있다.
다음, 제1 반도체층(48)과 게이트 전극(50d)사이에 제2 쓰기 전압을 인가하여 상부 메모리 노드막(50b)에 전자를 트랩시킨다. 이때, 상부 메모리 노드막(50b)과 하부 메모리 노드막(44)의 트랩밀도는 다를 수 있기 때문에, 상부 메모리 노드막(50b)에 트랩되는 전자들의 수는 하부 메모리 노드막(44)에 트랩된 전자들의 수와 다를 수 있다. 이와 같이 상부 메모리 노드막(50b)에 전자가 트랩된 상태를 상부 소노스 메모리에 제2 데이터가 기록된 것으로 한다. 상기 제2 데이터는 "0" 또는 "1"이 될 수 있다.
<읽기>
소오스 및 드레인 영역(48a, 48b)사이에 소정의 전압을 인가하고, 반도체 기판(40)에 제1 읽기 전압을 인가한다. 이때, 소오스 및 드레인 영역(48a, 48b)사이에 일정값 이상의 전류가 흐르는 경우, 하부 소노스 메모리 소자로부터 데이터 "1"을 읽은 것으로 하고, 전류가 흐르지 않거나 그 값이 상기 일정값보다 작은 경우, 상기 하부 소노스 메모리 소자로부터 데이터 "0"을 읽을 것으로 한다. 이 과정은 반대가 될 수 있다.
다음, 상부 소노스 메모리 소자에 기록된 데이터를 읽기 위해, 소오스 및 드레인 영역(48a, 48b)에 소정의 전압을 인가하고, 게이트 전극(50d)에 제2 읽기 전압을 인가한다. 이렇게 해서, 소오스 및 드레인 영역(48a, 48b)사이에 일정값 이상의 전류가 흐르는 경우, 상기 상부 소노스 메모리 소자로부터 데이터 "1"을 읽은 것으로 하고, 전류가 흐르지 않거나 그 값이 상기 일정값보다 작은 경우, 상기 상부 소노스 메모리 소자로부터 데이터 "0"을 읽을 것으로 한다. 이 과정은 반대가 될 수 있다.
<소거>
하부 소노스 메모리 소자에 기록된 데이터를 소거하기 위해, 제1 반도체층(48)과 반도체 기판(40)사이에 상기 제1 쓰기 전압과 극성이 반대인 제1 소거 전압을 인가한다. 상기 제1 소거 전압이 인가되면서 상기 하부 소노스 메모리 소자의 하부 메모리 노드막(44)에 트랩된 전자들이 방전되어 기록된 데이터가 소거된다.
상부 소노스 메모리 소자에 기록된 데이터를 소거하기 위해, 제1 반도체층(48)과 게이트 전극(50d)사이에 상기 제2 쓰기 전압과 극성이 반대인 제2 소거 전압을 인가한다. 상기 제2 소거 전압이 인가되면서 상기 상부 소노스 메모리 소자의 상부 메모리 노드막(50b)에 트랩된 전자들이 방전되어 기록된 데이터가 소거된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상부 및 하부 소노스 메모리 소자에 각각 대응되도록 복수의 반도체층을 구비할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 소노스 메모리 장치는 채널영역을 포함하는 공통 반도체층을 구비하고, 상기 공통 반도체층 상하에 각각 소노스 메모리 소자를 구비한다. 따라서 본 발명의 소노스 메모리 장치를 이용하면, 단위 셀에 두개의 정보를 저장할 수 있기 때문에, 종래와 동일한 디자인 룰(design rule)을 적용하더라도 집적도는 종래보다 훨씬 높일 수 있다. 또한, 기존의 CMOS 공정을 그대로 이용할 수 있기 때문에, 제작이 용이하다.
도 1은 종래 기술에 의한 소노스 메모리 소자의 단면도이다.
도 2는 본 발명의 실시예에 의한 소노스 메모리 소자의 단면도이다.
도 3 내지 도 8은 도 2에 도시한 소노스 메모리 소자를 제조하기 위한 본 발명의 제1 실시예에 의한 제조 방법을 단계별로 나타낸 단면도들이다.
도 9 및 도 10은 도 2에 도시한 소노스 메모리 소자를 제조하기 위한 본 발명의 제2 실시예에 의한 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
40:반도체 기판 42:하부 절연막
44, 50b:하부 및 상부 메모리 노드막 46:하부 터널링막
48a, 49a:소오스 영역 48b, 49b:드레인 영역
48c, 49c:채널영역 50:게이트 적층물
50a:상부 터널링막 50c:상부 절연막
50d:게이트 전극 48, 49:제1 및 제2 반도체층
P1, P2:제1 및 제2 감광막 패턴

Claims (25)

  1. 소오스 및 드레인 영역과 채널영역이 포함된 반도체층;
    상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물; 및
    상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 것을 특징으로 하는 소노스 메모리 장치.
  2. 제 1 항에 있어서, 상기 상부 적층물은 상기 채널영역 상에 순차적으로 적층된 상부 터널링막, 상부 메모리 노드막, 상부 절연막 및 상부 게이트 전극을 포함하는 것을 특징으로 하는 소노스 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 하부 적층물은 상기 채널영역의 밑면 상에 순차적으로 적층된 하부 터널링막, 하부 메모리 노드막, 하부 절연막 및 하부 게이트 전극을 포함하는 것을 특징으로 하는 소노스 메모리 장치.
  4. 제 2 항에 있어서, 상기 상부 메모리 노드막은 소정의 트랩밀도를 갖는 질화막 또는 PZT막인 것을 특징으로 하는 소노스 메모리 장치.
  5. 제 2 항에 있어서, 상기 상부 절연막은 SiO2막, Al2O3막, TaO2막 또는 TiO2막인 것을 특징으로 하는 소노스 메모리 장치.
  6. 제 3 항에 있어서, 상기 하부 메모리 노드막은 소정의 트랩밀도를 갖는 질화막 또는 PZT막인 것을 특징으로 하는 소노스 메모리 장치.
  7. 제 3 항에 있어서, 상기 하부 절연막은 SiO2막, Al2O3막, TaO2막 또는 TiO2막인 것을 특징으로 하는 소노스 메모리 장치.
  8. 제 3 항에 있어서, 상기 상부 및 하부 메모리 노드막의 두께가 다른 것을 특징으로 하는 소노스 메모리 장치.
  9. 제 3 항에 있어서, 상기 상부 및 하부 메모리 노드막의 트랩밀도가 다른 것을 특징으로 하는 소노스 메모리 장치.
  10. 제 3 항에 있어서, 상기 상부 및 하부 메모리 노드막의 구성 물질이 다른 것을 특징으로 하는 소노스 메모리 장치.
  11. 제 3 항에 있어서, 상기 상부 및 하부 터널링막의 두께가 다른 것을 특징으로 하는 소노스 메모리 장치.
  12. 제1 반도체 기판 상에 하부 절연막, 하부 메모리 노드막 및 하부 터널링막을 순차적으로 형성하는 제1 단계;
    상기 하부 터널링막 상에 반도체층을 형성하는 제2 단계;
    상기 반도체층의 소정 영역 상에 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물을 형성하는 제3 단계; 및
    상기 반도체층에 소오스 및 드레인 영역과 채널영역을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  13. 제 12 항에 있어서, 상기 제2 단계는,
    제2 반도체 기판내에 수소 이온층을 형성하는 단계;
    상기 제2 반도체 기판의 상기 수소 이온이 주입된 면을 상기 하부 터널링막에 본딩하는 단계; 및
    상기 수소 이온층을 중심으로 상기 제2 반도체 기판의 본딩면 반대쪽을 제거하는 단계를 포함하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  14. 제 12 항에 있어서, 상기 제3 단계는,
    상기 반도체층 상에 상부 터널링막, 상부 메모리 노드막, 상부 절연막 및 게이트 전극용 물질막을 순차적으로 형성하는 단계;
    상기 게이트 전극용 물질막 상에 상기 채널영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 사용하여 상기 채널영역이 형성된 반도체층 상에 적층된 물질막을 역순으로 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  15. 제 12 항에 있어서, 상기 하부 절연막은 SiO2막, Al2O3막, TaO2막 또는 TiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  16. 제 14 항에 있어서, 상기 상부 및 하부 메모리 노드막은 다른 두께로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  17. 제 14 항에 있어서, 상기 상부 및 하부 메모리 노드막은 트랩밀도가 다른 물질막으로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  18. 제 14 항에 있어서, 상기 상부 및 하부 메모리 노드막은 다른 물질막으로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  19. 제 14 항에 있어서, 상기 상부 절연막은 SiO2막, Al2O3막, TaO2막 또는 TiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  20. 제 14 항에 있어서, 상기 상부 및 하부 메모리 노드막은 소정의 트랩밀도를 갖는 질화막 또는 PZT막으로 형성하는 것을 특징으로 하는 소노스 메모리 장치의 제조방법.
  21. 소오스 및 드레인 영역과 채널영역이 포함된 반도체층; 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물; 및 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치의 동작방법에 있어서,
    상기 반도체층과 상기 하부 소노스 메모리 소자사이에 제1 쓰기 전압을 인가하여 상기 하부 소노스 메모리 소자에 제1 데이터를 기록하는 것을 특징으로 하는 소노스 메모리 소자의 데이터 기록방법.
  22. 제 21 항에 있어서, 상기 하부 소노스 메모리 소자에 상기 제1 데이터를 기록한 다음, 상기 반도체층과 상기 상부 소노스 메모리 소자사이에 제2 쓰기 전압을 인가하여 상기 상부 소노스 메모리 소자에 제2 데이터를 기록하는 것을 특징으로 하는 소노스 메모리 소자의 데이터 기록방법.
  23. 소오스 및 드레인 영역과 채널영역이 포함된 반도체층; 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물; 및 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치의 동작방법에 있어서,
    상기 소오스 및 드레인 영역사이에 전위차를 유지하면서 상기 상부 또는 하부 소노스 메모리 소자에 읽기 전압을 인가하여 상기 상부 또는 하부 소노스 메모리 소자에 기록된 데이터를 읽는 것을 특징으로 하는 소노스 메모리 장치의 데이터 읽기 방법.
  24. 소오스 및 드레인 영역과 채널영역이 포함된 반도체층; 상기 반도체층 상에 구비되어 상기 반도체층과 함께 상부 소노스 메모리 소자를 이루는 상부 적층물; 및 상기 반도체층 아래에 구비되어 상기 반도체층과 함께 하부 소노스 메모리 소자를 이루는 하부 적층물을 포함하는 소노스 메모리 장치의 동작방법에 있어서,
    반도체층과 상기 상부 소노스 메모리 소자사이에 제1 소거전압을 인가하여 상기 상부 소노스 메모리 소자에 기록된 데이터를 소거하는 것을 특징으로 하는 소노스 메모리 장치의 데이터 소거방법.
  25. 제 24 항에 있어서, 상기 반도체층과 상기 하부 소노스 메모리 소자사이에 제2 소거전압을 인가하여 상기 하부 소노스 메모리 소자에 기록된 데이터를 소거하는 것을 특징으로 하는 소노스 메모리 장치의 데이터 소거방법.
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