KR100930074B1 - 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ｄｒａｍ 셀 소자 - Google Patents

비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ｄｒａｍ 셀 소자 Download PDF

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Abstract

본 발명은 고집적/고성능 DRAM을 구현하기 위한 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 관한 것이다. 상기 DRAM 셀 소자는 상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디, 상기 플로팅 바디의 양 측면에 각각 형성된 소스와 드레인, 상기 플로팅 바디의 상부면에 형성되는 게이트 절연막, 상기 게이트 절연막의 상부면에 형성되는 게이트 전극, 상기 플로팅 바디의 하부면에 형성되며 전하를 저장하는 전하저장노드를 갖는 게이트 스택, 상기 게이트 스택의 하부면에 형성되거나 상기 게이트 스택에 의해 둘러싸이도록 형성되는 제어 전극을 구비한다. 상기 DRAM 셀 소자는 상기 소스, 드레인, 게이트 전극, 제어 전극에 인가되는 전압을 조절하여, 상기 플로팅 바디에 정보를 저장하는 ‘쓰기0’ 동작 및 ‘쓰기1’ 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 ‘읽기’ 동작을 수행하며, 상기 게이트 스택의 전하저장노드에 전하를 저장하는 ‘비휘발성 쓰기(program)’ 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 ‘비휘발성 지우기(erasing)’ 동작을 수행한다.
비휘발성, 1T-DRAM, 이중-게이트, Capacitorless, 동작방법, 고집적, 나노소자, 고성능

Description

비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디 ＤＲＡＭ 셀 소자{1T-DRAM cell device with non-volatile function}
본 발명은 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 관한 것으로서, 더욱 구체적으로는 이중 게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 대하여 비휘발성 기능을 갖는 동작 방법을 제공하여, 소자의 성능과 특성 산포를 개선하도록 하는 단일 트랜지스터 플로팅 바디 디램 셀 소자에 관한 것이다.
기존의 DRAM 셀은 하나의 MOS 트랜지스터와 하나의 셀 커패시터로 구성된다. 최근 DRAM 집적도의 증가가 계속 요구되는 상황에서 셀 소자의 크기는 줄어들어야하고 또한 셀 커패시터도 줄어들어야 한다. 그러한 이러한 셀 MOS 소자와 커패시터의 축소화는 매우 어려운 제작공정을 요구하고 있다. 최근 플로팅 바디를 갖는 MOS 소자를 DRAM 셀로 이용하는 연구발표들이 있다. 플로팅된 바디에 전하를 저장하거나 제거하여 DRAM 메모리 동작이 가능하다. 이는 하나의 MOS 셀 소자를 필요로 하기 때문에 기존의 DRAM 공정과 달리 간단한 공정으로 구현이 가능하다. 이와 같은 DRAM 셀을 단일 트랜지스터 플로팅 바디 디램 셀(이하, '단일 트랜지스터 디램 셀' 또는 1T-DRAM 셀이라 약칭한다)이라 칭한다. 이 단일 트랜지스터 디램 셀은 기존의 DRAM을 대체하여 적용될 수 있을 뿐 만 아니라 기존의 로직회로 (예: 마이크로 프로세서나 네트워크 프로세서 등)에도 내장(embed)되어 사용될 수 있으며, 이런 DRAM을 eDRAM이라 한다. 단일 트랜지스터 디램 셀은 eDRAM에서 높은 메모리 용량이이나 빠른 동작이 가능하여 그 응용이 증가하고 있다. 상기 단일 트랜지스터 디램 셀은 플로팅 바디를 구비한다. 상기 단일 트랜지스터의 바디는 인접한 바디들로부터 전기적으로 격리되어 플로팅 된다. 상기 플로팅 바디 내에 정보가 저장된다. 따라서, 상기 단일 트랜지스터 디램 셀은 종래의 디램 셀에서 셀 커패시터가 요구되지 않으며, 셀 영역이 감소되어 디램 셀의 집적도를 향상시킬 수 있다.
도 1의 (a)는 기존의 SOI (Silicon On Insulator) 기판에 구현된 단일 트랜지스터 디램 셀의 채널길이 방향의 단면도를 보여준다. SOI 기판은 기판(1)과 매몰 절연막(2), 그리고 소스(8)/드레인(9)과 플로팅 바디(3)가 형성된 실리콘 단결정 박막으로 구성된다. 상기 플로팅 바디(3)의 양측에 소스(8)/드레인(9)이 배치된다. 상기 실리콘 박막위에 게이트 절연막(10)이 형성되고 그 위에 게이트 전극(11)이 배치된다. 도 1의 (b)에는 기존의 이중-게이트 구조를 갖는 단일 트랜지스터 디램 셀 소자의 단면도가 보여진다. 상기 기판(1)위에 형성된 제5 절연막(20) 속에 하부 게이트 전극(21)이 형성되어 있다. 플로팅 바디(3)의 양쪽에 소스(8)와 드레인이 형성되어 있고, 상부에 게이트 절연막(10)과 게이트 전극(11)이 형성되어 있다.
상기 도 1에 보여진 기존의 단일 트랜지스터 디램 셀에 대한 동작 바이어스 조건을 도 2에서와 같이 알아본다. 상기 단일 트랜지스터 디램 셀에 대한 동작 방 법은 미국 특허 제 7,239,549에 발표되었다. 도 2의 (a)에서는 충돌 이온화 방법에 의한 "쓰기1" 동작을 설명하고 있으며, 도 2의 (b)에서는 상기 GIDL(Gate Induced Drain Leakage) 현상을 이용하여 "쓰기1" 동작을 수행한다.
디램 메모리에서 셀 소자의 축소화는 당연히 DRAM의 용량을 증가시킬 수 있어 매우 중요하다. 도 1의 (a)에서 보여진 단일 게이트 소자가 단일 트랜지스터 디램 셀로 축소화되면, 즉 채널 길이가 짧아지면 짧은채널효과가 발생하고 정보를 저장하는 플로팅 바디가 줄어들면서 상기 "쓰기1"과 “쓰기0"의 상태에 따른 드레인 전류 차이가 줄어들어 센싱에 어려움이 있고, 정보를 오래 저장하기도 어렵다.
상기 축소화 문제를 극복하고자 제안되어진 구조가 이중-게이트 구조의 단일 트랜지스터 디램 셀이며, 이중-게이트 구조는 소자 축소화에 매우 유리한 것으로 알려져 있다. 발표된 이중-게이트 구조 중에서 대표적인 한 가지 구조에 대해 설명한다. 도 1의 (b)의 구조는 UC Berkely에 의해 발표(Charles Kuo et al, "A Capacitorless Double Gate DRAM Technology for Sub-100-nm Embedded and Stand-Alone Memory Applications," IEEE Trans. on Electron Devices, vol. 50, no. 12, pp. 2408-2416, 2003)된 종래의 단일 트랜지스터 디램 셀의 일례이다. 이 소자는 하부 전극(21)의 바이어스를 이용하여 플로팅 바디(3)에 정공을 오래 유지하고, 센싱 마진을 높일 수 있다. 상부 게이트(11) 및 하부 게이트(21)가 플로팅 바디(3)의 위아래에 배치되어 있고 서로 전기적으로 독립되어 있다. 이 단일 트랜지스터 디램 셀은 상기 이중-게이트의 특징에 의해, 짧은채널효과의 억제, 센싱 마진의 개선 등을 기대할 수 있다. 이 셀 소자는 하부 게이트(25)에 음의 전압(예: -1 V)을 인가 하여 "쓰기1" 동작에서 플로팅 바디(3)에 정공을 오래 보전 할 수 있으며, "쓰기0" 동작을 할 때 하부 게이트(25)에 0 V를 인가하여 플로팅 바디(3)에 있는 정공을 효과적으로 드레인으로 흘러가게 하여 센싱 마진을 개선할 수 있다는 장점이 있다. 단점은 다음과 같다. 통상, 이중-게이트 구조에서 플로팅 바디(3)의 두께가 얇고 완전 공핍되는 경우 짧은채널효과를 억제할 수 있는 특징이 있어, 바디의 폭을 얇게 해야 한다. 완전 공핍된 바디를 가진 이중-게이트 소자의 문턱전압은 바디의 두께나 바디 도우핑 농도에 좌우된다. 실제 완전공핍된 소자를 제작하면 문턱전압의 산포가 많이 발생하여 소자의 실용화에 큰 장애가 되고 있다. 또한 하부 전극(25)은 셀 마다 독립적으로 존재해야 하므로 셀 소자 어레이의 레이아웃에서 집적도가 크게 저하되는 요인이 된다.
상기 문제를 해결하기 위한 구조의 일례가 한국에 출원된 특허 제 10-2007-0086516에 소개되었다. 이 소자구조는 상기 언급된 것과 같이 이중-게이트 구조를 갖고 있어 축소화에 유리하다. 주요 특징은 플로팅 바디의 양쪽 중 어느 한 쪽에 전하 저장을 위한 게이트 스택(터널링 절연막, 저장노드, 블록킹 절연막)과 제어전극을 형성하여 집적도의 저하 없이 비휘발성 기능을 갖도록 한 것이다. 이와 같은 비휘발성 기능을 활용하여 축소화에 필수적인 완전 공핍된 얇은 바디를 적용할 때 발생할 수 있는 소자의 특성 산포를 줄일 수 있도록 하였다. 상기 출원된 한국 특허에서는 구조 및 제조방법의 일례에 대해 특허를 출원한 것이다. 따라서, 본 발명은 전술한 소자를 단일 트랜지스터 디램 셀 소자로 적용할 경우의 다양한 동작 방법에 주안점을 둔 소자구조를 제공한다.
본 발명의 목적은 단일 트랜지스터 디램 셀을 동작하는데 있어서, "쓰기1"과 "쓰기0" 사이의 센싱 마진을 개선하고 유지(retention) 특성을 개선할 수 있는 비휘발성 기능을 갖는 이중-게이트 구조의 단일 트랜지스터 디램 셀을 제공하는 것이다.
또한, 본 발명의 다른 목적은 전술한 비휘발성 메모리 기능을 이용하여 셀 소자의 문턱전압의 산포를 줄일 수 있는 동작 방법을 갖는 단일 트랜지스터 디램 셀을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 전술한 단일 트랜지스터 디램 셀 소자들을 어레이로 형성하여 모듈별로 비휘발성 기능을 활용하여 동작시키는 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 이중-게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 관한 것으로서, 상기 DRAM 셀 소자는
상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디;
상기 플로팅 바디의 양 측면에 각각 형성된 소스와 드레인;
상기 플로팅 바디의 상부면에 형성되는 게이트 절연막;
상기 게이트 절연막의 상부면에 형성되는 게이트 전극;
상기 플로팅 바디의 하부면에 형성되며 전하를 저장하는 전하저장노드를 갖는 게이트 스택;
상기 게이트 스택의 하부면에 형성되거나 상기 게이트 스택에 의해 일부 또는 완전히 둘러싸이도록 형성되는 제어 전극;
을 구비하고, 상기 플로팅 바디에 정보를 저장하는 “쓰기0” 동작 및 “쓰기1” 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 “읽기” 동작을 수행하며,
상기 게이트 스택의 전하저장노드에 전하를 저장하는 비휘발성 쓰기(program) 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 비휘발성 지우기(erasing) 동작을 수행한다.
본 발명의 다른 특징에 따른 이중-게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는
상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디;
상기 플로팅 바디의 상부면과 하부면에 각각 형성된 소스와 드레인;
상기 플로팅 바디의 측면에 형성되는 게이트 절연막;
상기 게이트 절연막의 측면에 형성되는 게이트 전극;
상기 플로팅 바디의 측면에 형성되되, 상기 게이트 전극이 형성된 측면과 대향되는 측면에 형성되며, 전하를 저장하는 전하저장노드를 갖는 게이트 스택;
상기 게이트 스택의 측면에 형성되거나 상기 게이트 스택에 의해 일부 또는 완전히 둘러싸이도록 형성되는 제어 전극;
을 구비하고, 상기 플로팅 바디에 정보를 저장하는 “쓰기0” 동작 및 “쓰기1” 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 “읽기” 동작을 수행하며,
상기 게이트 스택에 전하를 저장하는 비휘발성 쓰기(program) 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 비휘발성 지우기(erasing) 동작을 수행한다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자의 상기 게이트 스택은 상기 제어전극을 일부 또는 완전히 둘러싸도록 형성하되 반도체 기판위에 형성되며, 상기 반도체 기판으로 전압을 인가하는 기판 전극을 더 구비하는 것을 특징으로 하며, 상기 게이트 스택에 대한 비휘발성 쓰기 동작이나 비휘발성 지우기 동작, 또는 플로팅 바디에 대한 “쓰기0”, “쓰기1” 및 “읽기” 동작시에 상기 기판 전극의 전압을 조절할 수 있다. 여기서, 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작은 FN (Fowler-Nordheim) 방법, hot electron 주입 방법, hot hole 주입방법 중 하나를 적용하거나 2이상을 선택적으로 조합하여 적용하여 수행되는 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 상기 플로팅 바디에 대한 “쓰기0”, “쓰기1” 및 “읽기” 동작의 전후 또는 동작 중에, 상기 제어전극의 전압을 조절하여 비휘발성 쓰기 동작 또는 비휘발성 지우기 동작을 수행할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 상기 플로 팅 바디에 저장된 “쓰기1” 및 “쓰기0”에 대한 정보를 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하여 게이트 스택의 전하저장노드에 비휘발성 정보로 저장할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는, 상기 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행한 상태에서, 디램 동작인 “쓰기” 또는 “읽기” 중에, 상기 제어 전극에 사전에 설정된 전압을 일정하게 인가하는 것을 특징으로 하며, 상기 인가되는 전압은 음(-), 0 V 또는 양(+)의 DC 전압이거나, 펄스 형태의 전압인 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 상기 제어전극에 사전에 설정된 전압을 인가하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행할 때, 상기 제어전극에 인가되는 전압의 극성, 크기, 시간을 조절하여 전하저장노드에 저장되는 전하의 극성 및 양을 조절하는 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 상기 게이트스택의 전하저장노드가 절연성 물질의 박막 또는 나노 크기 dot으로 형성되는 경우, hot 캐리어 방식으로 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행하여 상기 전하저장노드에 국소적으로 비휘발성 정보가 저장될 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는, 상기 제어전극이 플로팅 상태로 존재하는 경우, 상기 기판전극으로 인가되는 전압 또는 상기 기판에 추가적으로 형성되는 웰(well)에 인가되는 전압을 조절하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하는 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는, 상기 제어 전극과 기판 전극으로 인가되는 전압을 조절하거나, 상기 제어 전극과 상기 기판에 추가적으로 형성되는 웰(well)에 인가되는 전압을 조절하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하는 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 상기 제어전극에 전압을 인가함과 동시에, 상기 소스, 상기 드레인 및 상기 기판 중 하나 또는 둘 이상에 인가되는 전압을 조정하여, 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자의 상기 기판은 웰(well) 형태의 웰 전극을 더 구비하고, 상기 웰 전극은 상기 기판과 전기적으로 격리되어 있는 것을 특징으로 하며, 게이트 스택에 대한 비휘발성 쓰기 동작 및 비휘발성 지우기 동작 또는 상기 디램에 대한 “쓰기” 동작 및 “읽기” 동작 중에, 상기 웰 전극을 통해 상기 기판으로 전압을 인가할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 있어서, 상기 플로팅 바디에 “쓰기1”에 해당하는 정보를 저장하는 “쓰기1” 동작은, 상기 게이트 전극과 드레인 전극에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어 전극과 상기 드레인 전극에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극, 제어전극 및 드레인에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하여 수행될 수 있으며,
상기 플로팅 바디에 “쓰기0”에 해당하는 정보를 저장하는 “쓰기0” 동작 은, 상기 게이트 전극과 드레인 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어 전극과 상기 드레인 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극, 제어전극 그리고 드레인에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 소스에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하여 수행될 수 있으며,
상기 플로팅 바디에 저장된 정보에 대한 “읽기” 동작은, 상기 게이트 전극 및 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어 전극 및 상기 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극, 제어전극 및 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하여 수행할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자의 상기 게이트 전극과 상기 소스/드레인은 서로 겹치지 않도록 형성되는 것을 특징으로 하며, 상기 플로팅 바디에 대한 “쓰기1” 동작은, 소자의 채널의 바깥과 상기 드레인 사이의 영역에서 충돌이온화(impact ionization)가 일어나도록 상기 게이트 전극과 상기 드레인의 전압을 제어하여 수행되는 것이 바람직하다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자의 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작은, 소스 및 드레인 중 하나를 통해 상기 게이트 스택의 전하저장노드에 전하를 주입 또는 제거하거나, 소스 및 드레인을 통해 상기 게이트 스택의 전하저장노드에 전하를 동시에 주입 또는 제거하여 수행할 수 있다.
전술한 특징을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자의 상기 제어 전극은 상기 게이트스택에 의해 일부 또는 완전히 둘러싸이도록 형성되며, 상기 제어전극은 상기 소스나 드레인 중 하나와 겹치지 않게 형성하거나, 소스 및 드레인의 모두와 겹치지 않게 형성할 수 있다.
본 발명의 다른 특징은 전술한 단일 트랜지스터 플로팅 바디 DRAM 셀 소자들을 행과 열을 따라 반복적으로 배치하여 형성된 DRAM 셀 어레이에 관한 것으로서, 상기 DRAM 셀 어레이는
상기 DRAM 셀 소자들의 게이트 전극을 연결하는 워드 라인;
상기 DRAM 셀 소자들의 드레인 전극을 연결하는 비트 라인; 및
상기 DRAM 셀 소자들의 제어 전극들을 연결하는 제어 전극 라인;
을 구비하고, 상기 제어 전극 라인은 상기 워드 라인과 나란하게 배열되거나 상기 비트 라인에 나란하게 배열된다.
전술한 특징을 갖는 상기 DRAM 셀 어레이를 구성하는 각 DRAM 셀 소자는 기판과 전기적으로 격리된 웰(well) 형태의 웰 전극을 기판에 더 구비하고,
상기 DRAM 셀 어레이를 구성하는 각 소자의 웰 전극은 행 또는 열을 따라 연결된 DRAM 셀 소자들의 웰 전극과 연결되어 있는 것이 바람직하다.
상술한 바와 같이 구성되는 본 발명은, 이중-게이트 소자인 1T-디램 셀 소자에서 비휘발성 기능을 이용하여 동작되는 단일 트랜지스터 디램 셀 소자 및 어레이를 제공하고 있다. 상기 비휘발성 기능을 이용하는 동작방법에 의해 소자의 축소화 가 용이하고 성능이 개선된다. 제어전극 또는 기판이나 웰의 전압을 조절하여 단일 트랜지스터 디램 셀 소자의 "쓰기1" 및 "쓰기0" 상태에 따른 드레인 전류 차이를 크게 할 수 있으며, 셀 소자의 유지(retention) 특성을 개선할 수 있다. 또한 전하 저장노드의 전하량을 조절하여 문턱전압의 산포를 줄일 수 있고, 적절한 제어전극의 공유를 통해 셀 어레이의 집적도를 개선하며, 단일 트랜지스터 디램 셀 소자 동작에서 비휘발성 메모리 기능을 더함으로서 DRAM의 성능을 개선할 수 있다.
도 16은 본 발명에 따른 이중-게이트 구조를 갖는 1T-디램 셀 소자에 있어서, 3 가지의 동작전압 조건에 따른 소자의 특성을 도시한 그래프이다. 도 16에 있어서, "w/o Q, VCG=0 V"는 단순히 종래의 이중-게이트 동작만을 나타내는 것으로 별 심볼로 표시되어 있으며, "w/ Q, VCG=0 V"은 본 발명에 따른 이중-게이트 구조에서 전자가 상기 전하저장노드(5)에 저장되어, 비휘발성 기능 중 프로그램 상태에서의 동작을 나타내는 것으로서, 동그라미 심볼로 표시되어 있다. 별 심볼로 표시된 것이 단순히 완전공핍된 플로팅 바디를 갖는 종래의 이중-게이트에 대한 결과로서, “쓰기1”과 “쓰기0” 이후의 읽기 동작에서 전류차가 거의 없는 것을 알 수 있다. 따라서, 도 16을 통해 종래의 이중-게이트는 바디가 완전 공핍되는 경우 센싱 마진이 거의 없음을 쉽게 알 수 있다. 본 발명에 따른 이중-게이트 구조의 1T-디램 셀 소자에 있어서, “쓰기1” 및 “쓰기0” 동작동안 제어전극(7)에 전압을 -1 V를 걸어준 경우, 센싱 마진이 삼각형 심볼로 표시된 것과 같이 개선된다. 이 경우 제어전극(7)에 -1 V 전압을 계속 인가해야 하므로 전력소모가 증가하거나 단락 등의 문제를 일으킬 수 있다. 본 발명에 따라, 이중-게이트 구조의 1T-디램 셀 소자에 비휘발성 기능을 추가하고 제어전극(7) 전압은 0 V로 고정시킨 경우, 상기 이중-게이트에 제어전극(7)의 전압만을 제어한 경우와 유사한 센싱 마진을 보인다. 이 방식에서는 모든 셀 소자의 제어전극(7)을 전기적으로 격리시킬 필요가 없기 때문에 집적도가 상당히 향상된다. 만약 이중-게이트에 비휘발성 메모리 기능을 추가한 "w/ Q, VCG=0 V"의 결과에 제어전극의 전압을 각 동작영역에서 조절하면 더욱 개선된 센싱 마진을 확보할 수 있음을 보인다.
전술한 기술적 과제를 달성하기 위한 본 발명에서는 소스/드레인 및 플로팅 바디가 형성된 실리콘 박막 양쪽에 MOSFET 동작을 위한 게이트전극과 비휘발성 메모리동작을 위한 제어전극이 형성된 소자 및 이들을 배치한 어레이에 대한 동작방법을 제공한다.
본 발명의 동작방법의 구성을 자세히 설명하기 전에 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀의 기본적인 동작방법에 대한 구성 및 소자 심볼(symbol)에 대해 알아본다. 그리고 동작방법의 구성 설명을 위한 소자의 구조에 대해 설명한다.
도 3의 (a)는 본 발명에 따른 1T-디램 셀 소자의 동작방법을 설명하기 위하여, 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀의 소자 심볼을 보이고 있다. 영역 30 내지 33은 제어전극 단자, 게이트 전극 단자, 소스 단자, 드레인 단자를 각각 나타낸다. 점선으로 표시된 영역 안에는 비휘발성 기능을 나타내는 기호를 포함하고 있다. 도 3의 (b)는 본 발명에 따른 이중 게이트 구조를 갖는 1T-디램 셀 소자의 가장 기본적인 동작방법을 보이고 있다. 본 발명에 따른 이중-게이트 구조를 갖는 1T-DRAM 셀 소자는, 채널의 길이 방향을 따라 절단한 단면도에서 살펴보면, 플로팅 바디(3)의 4면 중에 마주보는 양쪽 면에 소스(8)와 드레인(9)이 형성되어 있고, 나머지 마주보는 양쪽 면 중에 한쪽 측면에는 게이트 절연막(10)으로 절연된 게이트 전극(11)을, 그리고 다른 한쪽 측면에는 비휘발성 전하저장이 가능한 게이트 스택(stack:4,5,6)으로 절연된 제어전극(7)이 형성되어 있다. 본 발명에 따른 상기 DRAM 셀 소자의 성능과 소자 특성의 균일도를 향상시키기 위해, 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는 제어 전극(7)의 전압을 조절하여 비휘발성 기능을 활용한다.
도 4는 도 3의 (a)에 보인 기본적인 동작을 응용한 일례를 보이고 있다. 도 4를 참조하면, 단일 트랜지스터 디램 셀의 동작 중에 비휘발성 쓰기(programing) 동작 및 비휘발성 지우기(erasing) 동작을 수행할 수 있다.
도 5의 (a) 및 (b)는 본 발명에 따른 동작방법을 설명하기 위한 비휘발성 기능을 갖는 이중-게이트 단일 트랜지스터 디램 셀들에 대한 채널길이 방향의 단면도들이다. 도 5의 (a)에서는 실리콘 기판(1) 상에 제1 절연막(2)이 형성되고 터널링 절연막(4)이 형성되어 있으며, 전하저장노드(5)와 블록킹 절연막(6)이 형성되어 있고, 제어전극(7)이 형성되어 있다. 여기서 터널링 절연막(4), 전하저장노드(5), 블록킹 절연막(6)을 게이트 스택(stack)으로 정의한다. 전술한 구조물 위에 소스(8), 드레인(9), 그리고 바디(3) 영역이 실리콘 필름에 형성되어 있고, 게이트 절연막(10)과 게이트 전극(11)이 형성되어 있다. 한편, 도 5의 (b)에서는 실리콘 기판(1)에 일종의 독립된 전극을 위한 웰(well) (35)이 형성되어 있고, 그 위에 제 1절연막(2), 터널링 절연막(4), 전하저장노드(5)가 형성되어 있으며, 전술한 구조물 위에 소스(8), 드레인(9), 그리고 바디(3) 영역이 실리콘 필름에 형성되어 있고, 게이트 절연막(10)과 게이트 전극(11)이 형성되어 있다. 도 5의 (b)에 도시된 소자에서는 웰(35)이 도 5의 (a)에 있는 제어전극(7)의 역할을 수행한다. 웰(35)이 형성되지 않은 경우에는 기판(1)이 도 5의 (a)에 있는 제어전극(7)의 역할을 할 수 있다. 도 10 내지 13에 도시된 동작전압 조건에서 전술한 내용을 반영하기 위해 기판 전압과 웰 전압을 같이 각 도면의 하단에 표시하였다. 상기 구조물은 핵심 영역을 표현한 것으로 상기 구조물 위해 추가의 절연막과 콘택, 그리고 배선이 형성될 수 있다.
도 6은 본 발명에 따른 동작방법이 적용되는 수직형 단일 트랜지스터 디램 셀에 대한 채널길이 방향의 단면도이다. 도 6을 참조하면, 본 발명에 따른 수직형 1T-디램 셀 소자는 실리콘 기판(1)에 소스 배선(12)이 형성되어 있고, 제2 절연막(13), 제3 절연막(14), 소스(8), 제어전극(7), 전술한 게이트 스택, 바디(3), 게이트 절연막(10), 게이트 전극(11), 제4 절연막(15), 드레인(9)으로 구성되어 있다. 상기 구조물은 핵심 영역을 표현한 것으로 상기 구조물 위해 추가의 절연막과 콘택, 그리고 배선이 형성될 수 있다.
상기 수직형 단일 트랜지스터 디램 셀 소자는 소스(8), 드레인(9), 플로팅 바디(3)가 수직형으로 구성되어 있고, 이중-게이트 구조를 가지고 있으며, 비휘발성 기능이 구비되어 있다. 도 6의 (a)와 (b)는 유사한 수직형 구조의 1T 디램 셀 소자에 대한 구조이다. 도 6의 (a) 및 (b)를 참조하면, 비휘발성 기능을 제공하는 게이트 스택 (터널링 절연막(4), 전하저장노드(5), 블록킹 절연막(6))과 제어전극(7)이 좌측에 형성되어 있다. 도 6의 (b)의 소자는, 도 6의 (a)의 소자와는 달리, 상기 게이트 스택 및 제어전극(7)의 수직 방향의 길이가 바디(3)의 수직 방향 길이보다 짧게 형성되어 있다. 이러한 구조를 갖는 도 6의 (b)의 소자는 제어전극(7)이나 전하저장노드(5)가 소스(8)나 드레인(9)과 겹치는 면적을 줄임으로써, GIDL을 줄일 수 있는 효과가 있다. 과도한 GIDL은 유지(retention) 특성에 나쁜 영향을 줄 수 있다.
도 5와 6에 도시된 1T-디램 셀 소자에 있어서, 전하저장노드(5)에 전하를 저장하는 비휘발성 쓰기 동작이나 전하를 제거하는 비휘발성 지우기 동작은 상기 바디(3), 소스(8) 또는 드레인(9)으로의 전압 인가를 통해 수행되거나, 상기 바디, 소스, 드레인 중 2 이상에 대한 전압 인가를 통해 수행될 수 있다.
도 7은 본 발명의 소자구조에 대해 채널폭 방향 단면의 일부를 보이고 있다. 단면을 수평으로 도시하였으나 수직 구조에도 같은 형식으로 적용된다. 채널폭 방향의 단면을 기준으로 하여 살펴보면, 플로팅 바디(3)의 4 면 위에는 게이트 절연막(10)과 게이트 스택(4,5,6)이 조합되어 형성될 수 있다. 예를 들어, 플로팅 바디(3)의 4 면 중 1 면에 게이트 절연막(10)이 형성되고, 나머지 3면에 게이트 스택이 형성될 수 있다. 게이트 전극(11)은 상기 게이트 절연막위에 형성되며, 제어 전극(7)은 상기 게이트 스택위에 형성될 수 있다. 전극간 절연막(16)이 상기 플로팅 바디(3)을 벗어난 영역에의 게이트 전극(11)과 제어전극(7) 사이에 형성되어, 게이트 전극과 제어 전극을 전기적 절연시킨다. 도 7에서 보인 것과 같이 플로팅 바디(3)의 4면에 형성된 게이트 절연막 및 게이트 스택 위에 게이트 전극, 제어 전극, 전극간 절연막이 조합되어 사용될 수 있다.
도 8은 본 발명의 일실시예에 따른 1T-디램 셀 소자에 대한 채널길이 방향의 단면도 및 소자 심볼을 도시한 것이다. 도 8을 참조하면, 본 실시예에 따른 1T-디램 셀 소자는 기판(1)을 이용하여 전하를 저장하거나 제거할 수 있는 구조로 이루어진다.
도 8의 (a)는 본 실시예의 동작방법을 설명하기 위한 단면도로서, 도 5의 (a)의 구조와 동일하며, 다만 실리콘 기판(1)에서 전하를 전하저장노드(5)에 저장하는 것이 가능하다는 것을 보이기 위해 화살표를 추가하였다. 도 8의 (b)는 도 8의 (a)의 구조를 반영한 소자의 심볼을 보이고 있다. 도 8의 (b)의 참조 부호 30은 제어전극(7)에 대한 단자를 나타낸다. 참조 부호 31은 게이트 전극(11)에 대한 단자를 나타낸다. 참조 부호 32와 33은 소스(8)와 드레인(9)에 대한 단자들을 각각 나타낸다. 참조 부호 34는 기판(1)에 연결되는 기판 전극 단자이다. 상기 기판전극단자(34)는 도 5의 (b)에 보인 것과 같이 웰(35)을 형성하여 구현할 수도 있다. 도 8의 (a)를 참조하면, 기판(1)의 전하가 기판에 표시된 화살표의 방향을 따라 전하저장노드로 이동하여 저장된다.
상기 여러 가지 구조와 개략적인 동작방법을 이용하여 좀 더 구체적인 동작 방법을 설명한다.
본 실시예에 따른 이중-게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자는, 채널길이 방향의 단면을 기준으로 하여, 플로팅 바디(3)의 4면 중에 마주보는 양쪽 면에 소스(8)와 드레인(9)이 형성되어 있고, 플로팅 바디(3)의 4면 중의 나머지 마주보는 양쪽 면 중에 한쪽 측면에는 게이트 절연막(10)으로 절연된 게이트 전극(11)이, 그리고 다른 한쪽 측면에는 비휘발성 전하저장이 가능한 게이트 스택(stack)과 제어전극(7)이 형성되어 있다. 전술한 구조를 갖는 본 발명에 따른 1T DRAM 셀 소자는, 소자 성능과 소자 특성의 균일도를 향상시키기 위해, 비휘발성 지우기 동작 및 비휘발성 쓰기 동작을 활용하여 단일 트랜지스터 플로팅 바디 DRAM 셀 소자를 동작시킨다.
본 발명에 따른 상기 이중-게이트 단일 트랜지스터 플로팅 바디 DRAM 셀은, 상기 게이트 스택이 상기 제어전극(7)을 일부 또는 완전히 둘러싸도록 형성하되 반도체 기판(1)위에 형성되도록 하여, 비휘발성 쓰기(programming) 동작시, 비휘발성 지우기(erasing) 동작시, 또는 단일 트랜지스터 DRAM 셀 소자로서의 동작시에 상기 기판(1)의 전압을 조절할 수 있도록 한다. 여기서, 상기 단일 트랜지스터 DRAM 셀 소자로서의 동작이라 함은 플로팅 바디에 정보를 저장하는 “쓰기0” (또는 "W0") 동작과 “쓰기1” (또는 "W1") 동작, 및 플로팅 바디에 저장된 정보를 읽는 “읽기” 동작을 모두 포함하는 것이다.
본 발명에 따라 전술한 동작 방법을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀은, 디램 셀 소자로서의 동작 전후나 동작 중에, 상기 제어전극(7)의 전압을 조 절하여 게이트 스택의 전하저장노드에 전하를 저장하는 비휘발성 쓰기(programming) 동작 및 전하저장노드에 저장된 전하를 제거하는 비휘발성 지우기(erasing) 동작을 수행할 수 있다.
본 발명에 따라 전술한 동작 방법을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀은, 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하기 위하여 FN (Fowler-Nordheim) 방법을 적용하거나, hot electron 주입 방법이나 hot hole 주입방법을 적용하거나, 전술한 3가지 방법을 조합하여 적용할 수 있다.
본 발명에 따라 전술한 동작 방법을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀은, 디램 셀 동작에 의해 상기 플로팅 바디에 저장되는 DRAM 셀의 저장정보인 “쓰기1”이나 “쓰기0”에 해당하는 정보를 상기 비휘발성 쓰기나 비휘발성 지우기로 대응하여, 휘발성인 DRAM 셀 정보를 비휘발성인 정보로 저장하는 것을 포함한다.
본 발명에 따라 전술한 동작 방법을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀은, 상기 제어전극(7)을 이용하여 비휘발성 기능의 쓰기나 지우기를 수행한 상태에서, DRAM 셀 소자로서의 동작 동안 상기 제어전극(7)에 음(-)이나 0 V 또는 양(+)의 전압을 일정하게 인가하거나 펄스 형태로 인가하는 것을 포함한다. 이와 같이, 비휘발성 전하저장노드(5)가 프로그램이 된 상태에서 DRAM 동작 중에 제어전극(7)의 전압을 조절하면, “읽기” 동작시에 플로팅 바디에 저장된 정보가 “쓰기 1”인 경우 흐르는 전류값과 “쓰기0”인 경우 흐르는 전류값의 차이값이 증가되어 마진(margin)이 개선될 뿐만 아니라, 유지 특성도 개성될 수 있다.
전술한 방법에 있어서, 상기 제어전극(7)에 전압을 인가하는데 있어서, 각 셀 소자의 제어전극(7)에 인가하거나, 행(row)이나 열(column)로 배열된 셀 소자들의 연결된 제어전극에 인가하거나, 또는 행과 열로 배열된 셀 소자들의 연결된 제어전극에 전압을 인가하는 것을 포함한다.
전술한 방법에 있어서, 상기 제어전극을 이용하여 비휘발성 기능인 쓰기나 지우기를 수행하는데 있어, 상기 제어전극(7)에 인가되는 전압의 극성, 크기나 시간을 조절할 수 있다. 이와 같이, 비휘발성 프로그램을 위해 제어전극(7)에 양의 큰 전압을 펄스 형태로 인가하면 전자가 전하저장노도(5)에 FN 방식으로 들어오게 된다. 반대로 제어 전극에 음의 전압을 인가하면 전자가 빠져 나가게 된다. 이때 펄스의 시간은 전자의 양을 결정하게 된다. 또한 펄스 전압의 크기가 크면 짧은 시간에 많은 전하량의 변화를 가져온다.
전술한 구조를 갖는 1T-DRAM 셀 소자는, 상기 제어전극 및 기판(1)의 전압 을 조절하거나 상기 제어 전극 및 상기 기판에 형성되는 웰(35)의 전압을 조절하여 상기 기판(1)이나 웰(35)을 통해 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행할 수도 있다.
전술한 구조를 갖는 1T-DRAM 셀 소자는, 상기 제어전극 및 소스(8)나 드레인(9)에 인가되는 전압을 조절하여 상기 전하저장노드(5)에 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행할 수도 있다.
전술한 구조를 갖는 DRAM 셀 소자의 상기 게이트 스택의 전하저장노드(5)가 절연성의 박막이나 나노 크기 dot으로 형성된 경우, 상기 제어전극(7)을 이용해 hot 캐리어 방식으로 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행하여, 상기 전하저장노드(5)에 국소적으로 비휘발성 정보를 저장할 수 있게 된다.
전술한 구조를 갖는 DRAM 셀 소자의 다른 실시예에서는, 상기 제어전극(7)이 플로팅 상태로 존재할 수도 있다. 이와 같이 제어 전극이 플로팅 상태로 존재하는 경우, 상기 기판(1)의 전압이나 기판에 형성되는 웰(35)의 전압을 조절하여 플로팅된 제어전극에 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행할 수 있다.
전술한 구조를 갖는 1T DRAM 셀 소자에 있어서, 비휘발성 동작이나 단일 트랜지스터 DRAM 셀 소자 동작 중에 상기 기판(1)에 전압을 인가하는 경우, 기판에 웰(well) 형태로 전극(웰 전극이라 함)을 형성하되 기판(1)과 전기적으로 격리되게 형성하여, 행(row)이나 열(column)로 배열된 셀 소자들의 연결된 웰 전극에 전압을 인가하거나, 또는 행과 열로 배열된 셀 소자들의 연결된 웰 전극에 전압을 인가할 수 있다. 여기서, 상기 기판(1)이나 웰(35) 전극에 인가되는 전압은 일정한 값을 갖는 전압이거나 펄스형태의 전압이 될 수 있다..
상기 단일 트랜지스터 DRAM 셀 소자의 플로팅 바디에 “쓰기 1”에 해당하는 정보를 저장하는 “쓰기1” 동작은, 상기 게이트 전극(11), 제어전극(7), 소스(8), 드레인(9), 기판(1)에 0 V를 포함하는 전압을 인가하되 상기 게이트 전극(11)과 드레인(9)에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어전극(7)과 드레인(9)에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극(11), 제어전극(7) 및 드레인(9)에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하여 상기 “쓰기1” 동작을 수행할 수 있다. 이때, 상기 “ 쓰기1” 동작을 위해 hot 캐리어 생성 방법이나 GIDL (Gate Induced Drain Leakage)를 이용할 수 있다.
상기 단일 트랜지스터 DRAM 셀 소자의 플로팅 바디에 “쓰기0”에 해당하는 정보를 저장하는 “쓰기0” 동작은, 상기 게이트 전극(11), 제어전극(7), 소스(8), 드레인(9), 기판(1)에 0 V를 포함하는 전압을 인가하되 상기 게이트 전극(11)과 드레인(9)에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어전극(7)과 드레인(9)에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극(11), 제어전극(7) 및 드레인(9)에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하여 상기 “쓰기0” 동작을 수행할 수 있다.
여기서, 단일 트랜지스터 DRAM 셀 소자에 “쓰기0” 동작을 수행하는데 있어서, 셀 소자들의 게이트 전극(11)이 묶여있는 워드라인(word-line)과 나란하게 배열된 셀 소자들의 연결된 제어전극(7)에 “쓰기0” 동작에 대응되도록 사전에 설정된 전압을 인가하거나, 또는 셀 소자들의 드레인(9)이 묶여있는 비트라인(bit-line)에 나란하게 배열된 셀 소자들의 연결된 제어전극(7)에 “쓰기0” 동작에 대응되도록 사전에 설정된 전압을 인가하는 것을 포함한다.
전술한 방법에 있어서, 단일 트랜지스터 DRAM 셀 소자에 “쓰기0” 동작을 수행하기 위해 선택되지 않은 워드라인에 음(-)의 전압을 인가하여 상기 “쓰기0” 동작을 수행하는 것을 포함한다.
상기 단일 트랜지스터 DRAM 셀 소자의 플로팅 바디에 저장된 정보를 판독하는 “읽기” 동작은, 상기 게이트 전극(11), 제어전극(7), 소스(8), 드레인(9), 기 판(1)에 0 V를 포함하는 전압을 인가하되 상기 게이트 전극(11)과 드레인(9)에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 제어전극(7)과 드레인(9)에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 상기 게이트 전극(11), 제어전극(7) 및 드레인(9)에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하여 상기 “읽기” 동작을 수행할 수 있다.
한편, 본 발명의 다른 실시형태에 따른 단일 트랜지스터 DRAM 셀 소자는 셀 소자의 소스 전압을 제어하여 상기 “쓰기0” 동작 및 “쓰기 1” 동작을 수행할 수 있다.
한편, 본 발명의 다른 실시 형태에 따른 단일 트랜지스터 DRAM　셀 소자는 게이트 전극(11)과 소스(8)/드레인(9)이 겹치지 않게 형성되는 것을 특징으로 한다. 이 경우, 소자의 채널 바깥과 드레인 사이의 영역에서 충돌이온화(impact ionization)가 주로 일어나도록 게이트 및 드레인 전압을 제어하여, 상기 단일 트랜지스터 DRAM 셀 소자에 “쓰기1” 동작을 수행하게 된다.
한편, 본 발명에 따른 단일 트랜지스터 DRAM 셀 소자는hot electron 또는 hot hole을 이용하여 소스(8) 나 드레인(9) 측의 전하저장노드에 선택적으로 전하를 주입하거나 또는 소스(8)와 드레인(9) 측의 전하저장노드(5)에 동시에 전하를 주입하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행할 수도 있다. 예를 들어 드레인 측의 전하저장노드(5)에 전하를 주입하는 경우를 설명하면, 다음과 같다. 드레인(9)과 제어전극(7)에 양의 전압을 인가하고 소스에 0 V를 인가하면, 충돌이온화가 드레인(9)과 플로팅 바디(3)의 접합 근처에서 발생한다. 충돌이온화에 의해 에너지를 얻은 전자가 상기 접합 근처에 있는 전하저장노드(5)에 들어가 프로그램이 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 해당 업자들에게 본 발명의 중요 사상을 전달하기 위해 준비한 것이다. 따라서 본 발명은 설명되는 실시예에만 국한되지 않고 다른 형태로 구현될 수 있다.
단일 트랜지스터 디램 셀의 동작방법
도 10 내지 도 14를 참조하여 본 발명의 단일 트랜지스터 디램 셀 동작방법에 대한 다양한 실시예들을 설명한다. 도 10 내지 도 14에 표시된 Vcg, Vg, Vd, Vsub는 제어전극(7) 전압, 게이트 전극(11) 전압, 드레인(9) 전압, 기판(1) 전압을 각각 나타낸다. 상기 전압은 펄스 형태로 인가되는 것이 바람직하나, DC 형태로 인가될 수 있으며, 다양한 함수 형태의 전압으로 인가될 수 있다. Vwell은 기판(1)에 웰(35)이 형성되었을 때 웰(35)에 인가될 수 있는 웰 전압을 나타낸다.
본 발명에 따른 1T 디램 셀 소자에서의 비휘발성 기능 중 프로그램(programimg) 동작은 전하저장노드(5)에 전하(N 형의 셀 소자의 경우 전자를 의미하며, P형 셀 소자의 경우 정공을 의미한다)를 저장하는 것을 의미하며, 비휘발성 기능 중 지우기(erasing) 동작은 전하저장노드(5)에서 전하를 제거하는 것을 의미한다. 상기 프로그램이나 지우기 동작을 수행하는 방법은 FN 방식이나 hot carrier 주입 방식이 적용된다. 도 10 내지 도 14에서 굵은 점선은 0 V를 나타낸다. 같은 열(column)에 굵은 점선, 파선, 실선이 함께 표시된 것은 그와 동일한 3 가지 바이어스 조건 중 하나가 적용되는 것을 의미한다. 본 발명에서 특별한 언급이 없는 한 NMOS 형태의 메모리 소자를 가정하여 설명하며, 본 발명에 기재된 모든 설명이나 기본원리는 PMOS 형태의 메모리 소자에도 그대로 적용될 수 있다.
도 10은 본 발명에 따른 단일 트랜지스터 디램 셀 소자에 있어서, 비휘발성 기능 중 프로그램 동작을 제공하기 위한 다양한 전압 조건들을 예시적으로 보이고 있다. 도 10에 예시적으로 도시된 전압 조건들 외에도 다양한 전압 조건들이 가능하지만, 도 10에 도시된 10 가지 정도만 설명한다.
1번 조건은 FN 방식으로 전자를 전하저장노드(5)에 저장하기 위한 것으로서, 다른 전극에는 0 V를 인가하고, 제어전극(7)에만 양의 전압을 인가하되 전하저장노드에 FN 터널링이 발생하도록 하여 전하저장노드(5)에 전자를 저장한다. 2번 조건은 제어전극(7)에 양의 높은 전압을 인가하고 드레인(9)에는 양(실선) 또는 음(파선)의 전압을 인가하며, 제어 전극을 제외한 다른 전극에는 0 V를 인가한다. 만약 드레인(9)과 제어전극(7)이 겹치는 영역이 있는 경우, 드레인(9)에 양의 전압이 인가되면 상기 겹치는 영역을 통한 전자의 이동은 아주 작으며, 드레인에 음의 전압이 인가되면 상기 겹치는 영역을 통한 전자의 이동은 크게 증가한다. 3번 조건에서는 2번 조건과 동일하나 다만 드레인(9)에 0 V가 인가되고 소스(8)에 양과 음의 전압이 각각 인가된다. 만약 드레인(9)과 제어전극(7)이 겹치는 영역이 있는 경우, 드레인에 양의 전압이 인가되면 상기 겹치는 영역을 통한 전자의 이동이 아주 작으 며, 드레인에 음의 전압이 인가되면 상기 겹치는 영역을 통한 전자의 이동은 크게 증가한다. 5번 조건은 제어전극(7)에 FN 터널링을 위한 전압을 인가하고 기판(1) 또는 웰(35)에 양 또는 음의 전압을 인가하되, 그 외의 다른 전극에는 0 V를 인가한다. 만약 Vsub 또는 Vwell이 양이면, 기판(1)이나 웰(35)로부터 전하저장노드(5)로의 전자의 이동이 아주 작을 것이고, 만약 음이면 기판(1)이나 웰(35)로부터 전하저장노드(5)로의 전자의 이동이 아주 크게 된다. 6번 조건은 Vsub 또는 Vwell은 음의 전압을 인가하되 FN 터널링이 일어나도록 인가하고, 그 외의 다른 전극에는 0 V를 인가한다. 7번 조건은 6번 조건과 기판(1) 또는 웰(35) 전압은 동일하되, 제어전극(7)에 양의 전압을 인가하고 제어 전극을 제외한 다른 전극에는 0 V를 인가한다. 제어전극(7)과 기판(1) 사이에 전하저장노드(5)가 형성되어 있는 경우, FN 터널링을 통한 프로그램 동작을 빨리 할 수 있게 된다. 8번 및 9번 조건은 hot 캐리어를 통한 프로그램을 수행하는 경우의 전압조건으로서, 제어전극(7)에 양의 전압을 인가하고 소스(8)나 드레인(9)에 양의 전압을 인가하며, 그 외의 다른 전극은 0 V를 인가한다. 10번 조건은 도 5 (b)에 도시된 구조의 1T 디램 셀에 적용할 수 있는 전압조건으로서, 제어전극(7)으로 정의된 영역은 없고, 기판(1)이나 웰(35)이 제어전극의 역할을 하는 것을 특징으로 한다. 따라서 10번 조건에서 Vcg 전압을 "x"로 표시하였다. 10번 조건은 기판(1) 또는 웰(35)에 FN 터널링이 일어날 수 있는 양의 전압을 인가하여 전자를 전하저장노드(5)에 저장하는 것으로서, Vg는 0 V이며, 소스(8)와 드레인(9)에는 동시에 0 V, 양의 전압, 음의 전압이 각각 인가될 수 있다.
도 11은 본 발명에 따른 단일 트랜지스터 디램 셀 소자에 있어서, 비휘발성 기능 중 지우기 동작을 제공하기 위한 다양한 전압 조건들을 예시적으로 보이고 있다. 도 11에 예시적으로 도시된 전압 조건들외에도 다양한 전압 조건들이 가능하지만, 도 11에 도시된 10 가지 정도만 설명한다.
1번 조건은 제어전극(7)에 FN 터널링을 일으킬 수 있는 음의 전압을 인가하고 나머지 단자에는 0 V를 인가하는 것으로서, 전하저장노드(5)에 저장된 전자는 제어전극에 인가된 높은 음의 전압에 의해 전하저장노드(5)에서 제거된다. 2번 조건은 제어전극(7)에 FN 터널링을 일으키는 음의 전압을 인가하고, 드레인(9)에는 양 또는 음의 전압을 인가하며, 그 외의 다른 전극은 0 V를 인가한다. 제어전극(7)과 드레인(9)이 겹치는 영역이 있는 경우, 드레인(9)에 양의 전압이 인가되면 전자는 드레인(9) 영역으로 더 빨리 빠져나간다. 반대로 드레인(9)에 음의 전압이 인가되면 드레인(9)을 제외한 영역으로 더 빨리 전자가 빠져나간다. 3번 조건은 제어전극(7)에 FN 터널링을 일으키는 음의 전압을 인가하고, 소스(8)에는 양 또는 음의 전압을 인가하며, 그 외의 다른 전극으로는 0 V를 인가한다. 이 때, 제어전극(7)과 소스(8)가 겹치는 영역이 있는 경우, 소스(9)에 양의 전압이 인가하면 전자는 소스(8) 영역으로 더 빨리 빠져나간다. 반대로 소스(8)에 음의 전압이 인가되면 소스(8)를 제외한 영역으로 더 빨리 전자가 빠져나간다. 4번 조건은 제어전극(7)에 FN 터널링을 일으키는 음의 전압을 인가하고, 소스(8)와 드레인(9)에 양 또는 음의 전압을 인가하는 경우이다. 나머지 전압은 0 V이다. 제어전극(7)과 소스(8)/드레인(9)이 겹치는 영역이 있는 경우, 소스(8)와 드레인(9)에 양의 전압이 인가하면 전자는 소스(8)와 드레인(9) 영역으로 바디(3) 영역에 비해 더 빨리 빠져나간다. 반대로 소스(8)와 드레인(9)에 음의 전압이 인가되면 소스(8)와 드레인(9)을 제외한 영역으로 더 빨리 전자가 빠져나간다. 5번 조건은 제어전극(7)에 FN 터널링을 일으키는 음의 전압을 인가하고, 기판(1) 또는 웰(35) 영역에 양 또는 음의 전압을 인가하며, 그 외의 다른 전극에는 0 V를 인가한다. 상기 기판(1) 또는 웰(35)의 전압이 양이면 기판으로 전자가 주로 빠져나가고, 음이면 기판을 제외한 나머지 영역으로 주로 빠져나간다. 6번 조건은 기판(1) 또는 웰(35) 영역에 FN 터널링을 일으킬 수 있는 양의 전압을 인가하고 나머지 영역에는 0 V를 인가한다. 이 경우 전하저장노드(5)에 저장된 전자는 기판(1) 또는 웰(35) 영역으로 빠져나오게 된다. 7번 조건은 상기 6번 조건에서 제어전극(7)에 음의 전압을 인가하는 것으로서, 이 경우 제어전극과 기판(1) 또는 웰(35) 사이의 전계가 커서 6번 조건에 비해 더 빨리 전자를 기판으로 빠져나가게 할 수 있다. 8번 및 9번 조건은 hot carrier를 이용한 지우기 동작을 위한 전압조건으로서, 제어전극(7)에 음의 전압을 인가하고 드레인(7)에 양의 전압을 인가하면 드레인(9) 근처의 바디(3)에서 hot hole이 발생하여 전하저장노드(5)로 주입되어 지우기 동작이 이루어진다. 이 동작에서 다른 영역은 0 V가 인가된다. 9번 조건은 상기 hot hole 생성을 소스(8) 근처의 바디(3)에서 발생시켜 전하저장노드(5)로 주입하여 지우기 동작을 수행한다. 10번 조건은 기판(1) 또는 웰(35) 영역에 FN 터널링이 일어날 수 있도록 음의 전압이 인가된다. 10번 조건은 도 5의 (b)의 구조를 갖는 1T 디램 셀 소자, 즉 제어전극(7)이 없고 기판(1)이나 웰(35)이 제어전극의 역할을 하는 소자에 적용될 수 있다. 즉, 따라서 10번 조건에서 Vcg 전압을 "x"로 표시하였다. 이 경우는 기판(1) 또는 웰(35)에 FN 터널링이 일어날 수 있는 음의 전압을 인가하여 전자를 전하저장노드(5)에서 제거하는 것이다. 이 동작에서 Vg는 0 V이며, 소스(8)와 드레인(9)에는 동시에 0 V, 양의 전압, 음의 전압을 각각 인가할 수 있다.
도 12는 본 발명에 따른 단일 트랜지스터 디램 셀 소자에 있어서, 디램 셀 소자의 동작 중 "쓰기1" 동작을 수행하기 위한 전압조건들의 다양한 실시예들을 도시한 그래프이다. 전술한 것과 같이 n 형 메모리소자를 가정하여 설명하며, p 형 메모리소자에도 같은 원리가 적용된다. 여기서 "쓰기1"은 플로팅 바디(3)에 과도 정공을 저장하여 소자의 문턱전압이 낮아지도록 하는 동작이다.
1번 조건에서 Vg와 Vd는 양의 전압이고 나머지 영역의 전압은 0 V를 인가한다. 즉, 소자를 on 시키되 충돌이온화(impact ionization)가 일어나도록 함으로써, 결과적으로 전자는 드레인으로 빠져 나가고 정공은 바디(3)에 저장된다. 2번 조건은 1번 조건과 동일하나 다만 제어전극(7)에 음의 전압을 인가하여 바디(3)에 더 많은 과도 정공을 저장할 수 있도록 한다. 3번 조건에서는 Vg와 Vs가 양의 전압이 되도록 하고 나머지는 0 V를 인가한다. 결과적으로 충돌이온화가 일어나고 과도 정공이 바디(3)에 저장된다. 4번 조건은 Vg와 Vs가 양의 전압이 되도록 하고, 상기 2번 조건과 유사하게 제어전극(7)에 음의 전압을 걸어 바디(3)에 더 많은 정공이 저장되도록 한다. 5번과 6번 조건은 GIDL을 이용하여 과도정공을 바디(3)에 저장할 수 있게 한다. 5번 조건에서는 음의 Vg와 양의 Vd를 인가하고 나머지 전압은 0 V로 하여 GIDL을 발생시킨다. 6번 조건에서는 음의 Vg와 양의 Vs를 인가하고 나머지 전압은 0 V로 하여 GIDL을 발생시킨다. 7번 조건은 음의 Vg와 Vcg를 인가하고 양의 Vd를 인가하여 GIDL을 발생시킨다. 다른 전압은 0 V를 유지한다. 8번 조건은 음의 Vg와 Vcg를 인가하고 양의 Vs를 인가하여 GIDL을 발생시킨다. 다른 전압은 0 V를 유지한다. 또한 상기 7번과 8번 조건에서 Vg가 0 V가 되게 하고, Vcg와 Vd 또는 Vs를 이용하여 GIDL을 발생하여 "쓰기1"을 수행할 수 있다. 9번과 10번 조건은 도 5의 (b)에서와 같이 제어전극(7)이 없는 구조에 적용되는 전압조건이다. 제어전극이 없기 때문에 Vcg에 "x" 표시를 하였다. 9번 조건은 양의 Vg와 Vd를 인가하여 충돌이온화가 발생하게 하고, 음의 Vsub 또는 Vwell을 인가하여 과도 정공을 바디(3)에 많이 저장할 수 있도록 한다. 여기서 나머지 전압은 0 V로 한다. 표시는 하지 않았지만 양의 Vg와 Vs를 인가하여 충돌이온화가 발생하게 하고, 음의 Vsub 또는 Vwell을 인가하여 과도 정공을 바디(3)에 많이 저장할 수 있도록 한다. 10번 조건은 GIDL을 발생시켜 "쓰기1"을 수행한다. 양의 Vd와 음의 Vsub (또는 Vwell)를 인가하고 Vg는 0 V 또는 음의 전압을 인가하여 "쓰기1"을 수행한다. 10번 조건에서 Vd를 0 V로 하고 양의 Vs를 대신 인가하여 같은 동작을 수행할 수 있다.
도 13은 본 발명에 따른 단일 트랜지스터 디램 셀 소자에 있어서, 디램 셀 소자의 동작 중 "읽기" 동작을 수행하기 위한 전압조건들의 다양한 실시예들을 도시한 그래프이다. 전술한 것과 같이 n 형 메모리소자를 가정하여 설명하며, p 형 메모리소자에도 같은 원리가 적용된다.
1번 조건에서 Vg와 Vd는 양의 전압이고 나머지 영역의 전압은 0 V를 인가한다. 즉, 소자를 on 시켜서 전류의 크기를 주변회로에서 감지하도록 한다. 2번 조건은, 1번 조건의 "읽기" 동작에서 "쓰기1"의 정보가 저장된 “읽기” 동작에서 선택되지 않은 셀의 disturbance를 줄이기 위해 음의 Vcg를 인가할 수 있다. 음의 Vcg는 바디(3)에 저장된 정공이 "읽기" 동작에서 유지되는 것을 돕는다. 3번 조건에서 Vg와 Vs는 양의 전압이고 나머지 영역의 전압은 0 V를 인가한다. 즉, 소자를 on 시켜서 전류의 크기를 주변회로에서 감지하도록 한다. 4번 조건의 특징은 다음과 같다. 2번 조건의 "읽기" 동작에서 "쓰기1"의 정보가 저장된 셀의 disturbance를 줄이기 위해 음의 Vcg를 인가할 수 있다. 음의 Vcg는 바디(3)에 저장된 정공이 "읽기" 동작에서 바디(3)에 유지되는 것을 돕는다. 5번 내지 8번 조건은 도 5의 (b)의 1T 디램 셀의 구조에 적용될 수 있는 전압조건이다. 즉, 제어전극(7)이 없으므로 기판(1) 또는 웰이 제어전극의 역할을 한다. 제어전극이 없기 때문에 Vcg는 "x" 표시를 하였다. 5번 조건에서는 양의 Vg와 양의 Vd, 그리고 나머지는 0 V를 인가하여 "읽기" 동작을 수행한다. 6번 조건은 5번 조건에서 음의 Vsub (또는 Vwell)를 인가하여 더 많은 정공을 바디(3)에 저장할 수 있도록 한다. 7번 조건에서는 양의 Vg와 양의 Vd, 그리고 나머지는 0 V를 인가하여 "읽기" 동작을 수행한다. 8번 조건은 6번 조건에서 음의 Vsub (또는 Vwell)를 인가하여 더 많은 정공을 바디(3)에 저장할 수 있도록 한다.
도 14는 본 발명에 따른 단일 트랜지스터 디램 셀 소자에 있어서, 디램 셀 소자의 동작 중 "쓰기0" 동작을 수행하기 위한 전압조건들의 다양한 실시예들을 도시한 그래프이다. 전술한 것과 같이 n 형 메모리소자를 가정하여 설명하며, p 형 메모리소자에도 같은 원리가 적용된다.
1번 조건은 양의 Vg와 음의 Vd를 인가하여 바디(3)에 있는 정공을 제거하여 정공결핍이 되게 하며, 그 외의 다른 전극에는 0 V를 인가한다. 2번 조건은 1번 조건에서 양의 Vcg를 인가하여 바디(3)의 정공결핍을 돕는다. 3번 조건은 1번 조건에서 음의 Vcg를 인가하여 선택되지 않은 셀에서 바디(3)에 있는 정공이 빠져나가는 것을 억제하여 disturbance를 줄인다. 4번 조건은 양의 Vg와 음의 Vs를 인가하고 다른 전극에는 0V를 인가하는 것으로, 바디(3)에 있는 정공을 제거하여 정공결핍이 되게 한다. 5번 조건은 4번 조건에서 양의 Vcg를 인가하여 바디(3)의 정공결핍을 돕는다. 6번 조건은 4번 조건에서 음의 Vcg를 인가하여 선택되지 않은 셀에서 바디(3)에 있는 정공이 빠져나가는 것을 억제하여 disturbance를 줄인다. 7번 조건은 양의 Vg를 인가하고 음의 Vd와 Vs를 인가하여 바디(3)에 있는 정공을 제거한다. 이때 정 공은 소스(8)와 드레인(9)으로 동시에 빠져나가므로 소스(8)나 드레인(9) 한쪽으로 빼 내는 경우보다 속도가 빠르다. 7번 조건에서 Vsub (또는 Vwell)은 0 V이며, Vcg는 0 V 또는 음이나 양의 전압이 될 수 있다. 양의 Vcg가 인가된 경우 바디(3)의 정공을 빼내는데 도움이 된다. 음의 Vcg가 인가된 경우에는 선택되지 않은 셀 소자의 바디(3)에 있는 정공이 빠져나가는 것을 억제하여 disturbance를 줄인다. 8번 내지 10번 조건은 도 5의 (b)의 구조를 갖는 1T디램 셀 소자에 적용될 수 있다. 즉, 제어전극(7)이 없으므로 Vcg에 대해 "x" 표시를 하였다. 8번 조건은 1번 조건과 거의 유사하며, 1번 조건과는 달리 제어전극이 없어 Vcg를 인가할 수 없다는 것이다. 9번 조건은 양의 Vg와 음의 Vd를 인가하고, 양의 Vsub (또는 Vwell)를 인가하며, Vs는 0 V이다. 양의 Vsub (또는 Vwell)은 "쓰기 0" 동작에서 바디(3)의 정공이 잘 빠져나가도록 도와준다. 이 경우 Vd는 0 V, Vs는 양의 전압으로 인가하여 같은 효과를 얻을 수 있다. 10번 조건은 양의 Vg와 음의 Vd를 인가하고, 음의 Vsub (또는 Vwell)를 인가하며, Vs는 0 V이다. 음의 Vsub (또는 Vwell)은 "쓰기0" 동작에서 선택되지 않은 셀 소자의 바디에서 정공이 빠져나가는 것을 억제하여 disturbance를 줄인다.
단일 트랜지스터 디램 소자를 이용한 셀 어레이
이하, 도 15를 참조하여 전술한 본 발명에 따른 상기 단일 트랜지스터 플로 팅 바디 디램 셀 소자들을 배치하여 셀 어레이로 구현할 경우 주요 영역의 배치에 대해 자세히 설명한다. 이 배치에 따른 동작 전압 조건을 설명한다. 이들 도면에서 소스(8)/드레인(9)이나 제어전극(7)에 표시된 콘택 (contact) 영역(14)은 같은 것이지만 공정의 필요에 따라 분리되어 각각에 대한 콘택이 형성될 수 있고, 이는 게이트 전극(11)의 콘택에도 적용된다. 도 15에서 W로 시작하는 라인(예: W0, W1...)은 게이트 전극(11)을 연결한 워드라인을 나타내며, 제어전극(7)이 연결된 라인은 C0, C1 등으로 표시되며 이를 제어전극 라인이라 한다. 도 15에서 사각형은 셀 소자를 상징적으로 표시한 것이다.
도 15에서 1T-디램 셀 소자들을 배치하여 구성된 셀 어레이에 있어서, 워드 라인과 제어전극 라인의 배치 형태에 대한 다양한 실시예들을 먼저 간단히 살펴본다.
먼저 도 15의 (a)에서는 상기 워드라인과 제어전극 라인이 교차하도록 구성되어 있다. 따라서 선택된 하나의 워드라인과 선택된 하나의 제어전극라인에 대해, 두 라인이 교차하는 지점에 있는 셀 소자에 특정 동작에 대한 Vg와 Vcg가 동시에 인가된다. 행 방향에 있는 셀 소자의 Vg는 공통으로 인가되고, 열(colum) 방향으로 배치된 소자의 제어전극에는 Vcg가 공통으로 인가된다. 도 15의 (b)에서는 상기 워드라인과 제어전극 라인이 나란히 배치되어 있다. 따라서, 하나의 행(raw)으로 배치된 셀 소자의 Vg와 Vcg는 같이 인가된다. 도 15의 (c)에서는 상기 워드라인은 행 방향으로 연결되어 있고, 상기 제어전극 라인은 각 셀 소자에서 독립적으로 형성되어 있다. 따라서 하나의 선택된 행에 Vg가 인가되면 행으로 배치된 셀 소자의 제어전극에 공통으로 인가된다. 특정 셀 소자의 제어전극(7)에 Vcg는 독립적으로 인가된다. 이외에도 다양한 배치가 가능하고, 모듈이나 라인형태로 Vg와 Vcg의 인가가 가능하다. 도면에는 표시되지 않았지만, 셀 소자들의 드레인 또는 소스를 열이나 행으로 또는 모듈형태로 연결하여 Vd나 Vs를 연결할 수 있다.
지금부터는 일례로 드레인(9)을 연결한 비트라인(예: B0, B1, ...)을 배치하여 Vd를 인가하는 경우를 살펴본다. 여기서 열(column)로 배치된 셀 소자의 드레인이 상기 비트라인에 연결되어 있다. 따라서 Vd를 인가하면 열로 배치된 소자의 드레인에 공통으로 인가된다. 이외에도 다양한 배치가 가능하고, 모듈이나 라인형태로 Vg, Vcg, Vd를 인가할 수 있다. 또한 도면에서 언급되지 않았지만 셀 소자의 소스(8)를 열이나 행 또는 모듈로 연결하여 전압을 공통으로 인가할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀 소자 및 어레이의 동작방법에 관한 것으로서, 고집적 및 고성능 DRAM을 가능하게 한다. 향후 집적도와 성능이 개선된 단일 트랜지스터 디램 셀 소자의 적용이 SoC(System on Chip)나 DRAM 분야에서 가속화될 것으로 전망된다. 따라서, 본 발명의 동작방법은 비휘발성 기능을 포함하는 단일 트랜지스터로 구성된 embedded DRAM 및 DRAM의 동작에 널리 사용될 수 있다.
도 1은 종래의 단일 트랜지스터 디램 소자와 이중-게이트 구조를 갖는 단일 트랜지스터 디램 소자들에 대한 단면도들이다.
도 2는 도 1에 도시한 종래의 단일 트랜지스터 디램 셀의 동작을 위하여 제공되는 펄스 형태의 전압파형을 보이고 있다. Vg는 게이트 전압, Vd는 드레인 전압, Vsub는 기판 전압, Vbg는 도 1의 영역 7과 같은 back-gate 전압을 나타낸다. Vsub 또는 Vbg 전압 파형의 경우 1, 2, 3으로 표시된 것과 같이 3가지 파형 조건이 적용된다.
도 3의 (a)는 본 발명의 단일 트랜지스터 셀에 대한 소자 심볼(symbol)을 나타낸다. 소자 심볼은 플로팅 바디를 사이에 두고 MOS 소자와 플래시 소자가 병렬로 연결된 것을 보인다. 도3의 (b)는 (a)의 단일 트랜지스터 디램 셀 소자의 동작을 위해 비휘발성 동작을 이용하는 것을 개략적으로 보이고 있다.
도 4는 본 발명의 단일 트랜지스터 셀의 동작 방법에 대한 응용형태로서, 비휘발성 동작인 쓰기나 지우기 동작을 단일 트랜지스터 디램 셀 동작 중에 적용하는 것을 개략적으로 보이고 있다.
도 5는 본 발명에 따라 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀을 구현한 구조의 일례를 보이고 있으며, 도 5의 소자는 평탄채널을 갖는 이중-게이트 구조의 소자이다.
도 6은 본 발명에 따른 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀을 구 현한 구조의 다른 일례를 보이고 있으며, 도 6의 소자는 수직채널을 갖는 이중-게이트 구조의 소자이다.
도 7은 본 발명에 따른 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀의 채널폭 방향 단면의 일부를 보인다.
도 8은 본 발명에 따른 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀에 있어서, 기판으로부터 전하를 저장노드에 쓰거나 지우는 경우를 보이기 위한 단일 트랜지스터 디램 셀 소자의 단면도 및 상기 소자의 소자 심볼을 (a)와 (b)에 각각 도시한다.
도 9는 본 발명에 따라 도 5와 도 6에 보인 소자 구조에서 플로팅 바디로부터 전하를 저장노드에 저장하는 경우를 보이고 있다.
도 10 내지 도 14는 본 발명의 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀 소자의 동작을 위한 바이어스 조건의 일례를 보이고 있다. Vcg는 컨트롤 게이트 전압, Vg는 게이트 전압, Vd는 드레인 전압, Vsub는 기판전압을 나타낸다. 도 10은 비휘발성 기능을 위한 프로그램(program) 바이어스 조건, 도 11은 비휘발성 기능을 위한 이레이져(erase) 바이어스 조건, 도 12는 “쓰기1”을 위한 바이어스 조건, 도13은 “읽기” 바이어스 조건, 도 14는 “쓰기0”을 위한 바이어스 조건의 예를 보인다.
도 15는 본 발명의 비휘발성 기능을 갖는 단일 트랜지스터 디램 셀 소자의 동작을 적용하는 셀 어레이에서 제어전극을 연결한 제어전극라인(예: C0, C1, C2, .....), 게이트 전극이 연결된 워드라인(예: W0, W1, W2, .....), 그리고 소자의 드레인이 연결된 비트라인(예: B0, B1, B2, .....)의 연결방향을 보이고 있다.
도 16은 본 발명에 따른 이중-게이트 구조를 갖는 1T 디램 셀 소자에 있어서, 여러 가지의 동작전압 조건에 따른 소자의 특성을 도시한 그래프이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판 2 : 제1 절연막
3 : 바디 영역 4 : 터널링 절연막
5 : 전하저장노드 6 : 블록킹 절연막
7 : 제어전극 8 : 소스 영역
9 : 드레인 영역 10 : 게이트 절연막
11 : 게이트 전극 12 : 소스 배선
13 : 제2 절연막 14 : 제3 절연막
15 : 제4 절연막 16 : 전극간 절연막
20 : 제5 절연막 21 : 하부 게이트 전극
30 : 제어전극 단자 31 : 게이트전극 단자
32 : 소스 단자 33 : 드레인 단자
34 : 기판전극 단자 35 : 웰(well)

Claims (22)

  1. 이중-게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 있어서, 상기 DRAM 셀 소자는
    상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디;
    상기 플로팅 바디의 양 측면에 각각 형성된 소스와 드레인;
    상기 플로팅 바디의 상부면에 형성되는 게이트 절연막;
    상기 게이트 절연막의 상부면에 형성되는 게이트 전극;
    상기 플로팅 바디의 하부면에 형성되며 전하를 저장하는 전하저장노드를 갖는 게이트 스택;
    상기 게이트 스택의 하부면에 형성되거나 상기 게이트 스택에 의해 일부 또는 완전히 둘러싸이도록 형성되는 제어 전극;
    을 구비하고, 상기 플로팅 바디에 정보를 저장하는 “쓰기0” 동작 및 “쓰기1” 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 “읽기” 동작을 수행하며,
    상기 게이트 스택의 전하저장노드에 전하를 저장하는 비휘발성 쓰기(program) 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 비휘발성 지우기(erasing) 동작을 수행하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  2. 이중-게이트 구조를 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 있어서, 상기 DRAM 셀 소자는
    상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디;
    상기 플로팅 바디의 상부면과 하부면에 각각 형성된 소스와 드레인;
    상기 플로팅 바디의 측면에 형성되는 게이트 절연막;
    상기 게이트 절연막의 측면에 형성되는 게이트 전극;
    상기 플로팅 바디의 측면에 형성되되, 상기 게이트 전극이 형성된 측면과 대향되는 측면에 형성되며, 전하를 저장하는 전하저장노드를 갖는 게이트 스택;
    상기 게이트 스택의 측면에 형성되거나 상기 게이트 스택에 의해 일부 또는 완전히 둘러싸이도록 형성되는 제어 전극;
    을 구비하고, 상기 플로팅 바디에 정보를 저장하는 “쓰기0” 동작 및 “쓰기1” 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 “읽기” 동작을 수행하며,
    상기 게이트 스택에 전하를 저장하는 비휘발성 쓰기(program) 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 비휘발성 지우기(erasing) 동작을 수행하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  3. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 게이트 스택은 상기 제어전극을 일부 또는 완전히 둘러싸도록 형성하되 반도체 기판위에 형성되며, 상기 반도체 기판으로 전압을 인가하는 기판 전극을 더 구비하는 것을 특징으로 하며,
    상기 게이트 스택에 대한 비휘발성 쓰기 동작이나 비휘발성 지우기 동작, 또는 플로팅 바디에 대한 “쓰기0”, “쓰기1” 및 “읽기” 동작시에 상기 기판 전극의 전압을 조절하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  4. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 플로팅 바디에 대한 “쓰기0”, “쓰기1” 및 ”읽기“ 동작의 전후 또는 동작 중에, 상기 제어전극의 전압을 조절하여 비휘발성 쓰기 동작 또는 비휘발성 지우기 동작을 수행하는 것을 포함하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  5. 제3항에 있어서, 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작은 FN (Fowler-Nordheim) 방법, hot electron 주입 방법, hot hole 주입방법 중 하나를 적용하거나 2이상을 선택적으로 조합하여 적용하여 수행되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  6. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 플로팅 바디에 저장된 “쓰기1” 및 “쓰기0”에 대한 정보를 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하여 게이트 스택의 전하저장노드에 비휘발성 정보로 저장하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  7. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행한 상태에서, 디램 동작인 “쓰기” 또는 “읽기” 중에, 상기 제어 전극에 사전에 설정된 전압을 일정하게 인가하는 것을 특징으로 하며, 상기 인가되는 전압은 음(-), 0 V 또는 양(+)의 DC 전압이거나, 펄스 형태의 전압인 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  8. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 제어전극에 사전에 설정된 전압을 인가하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행할 때, 상기 제어전극에 인가되는 전압의 극성, 크기, 시간을 조절하여 전하저장노드에 저장되는 전하의 극성 및 양을 조절하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  9. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 게이트스택의 전하저장노드가 절연성 물질의 박막 또는 나노 크기 dot으로 형성되는 경우, hot 캐리어 방식으로 비휘발성 쓰기 동작이나 비휘발성 지우기 동작을 수행하여 상기 전하저장노드에 국소적으로 비휘발성 정보가 저장되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  10. 제3항에 있어서, 상기 제어전극이 플로팅 상태로 존재하는 경우, 상기 기판전극으로 인가되는 전압 또는 상기 반도체 기판에 추가적으로 형성되는 웰(well)에 인가되는 전압을 조절하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  11. 제3항에 있어서, 상기 제어 전극과 기판 전극으로 인가되는 전압을 조절하거나, 상기 제어 전극과 상기 반도체 기판에 추가적으로 형성되는 웰(well)에 인가되는 전압을 조절하여 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하는 것을 특징으로하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  12. 제3항에 있어서, 상기 제어전극에 전압을 인가함과 동시에 상기 소스, 상기 드레인 및 상기 반도체 기판 중 하나 또는 둘 이상에 인가되는 전압을 조정하여, 비휘발성 쓰기 동작 및 비휘발성 지우기 동작을 수행하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  13. 제3항에 있어서, 상기 DRAM 셀 소자의 상기 반도체 기판은 웰(well) 형태의 웰 전극을 더 구비하고, 상기 웰 전극은 상기 반도체 기판과 전기적으로 격리되어 있는 것을 특징으로 하며,
    게이트 스택에 대한 비휘발성 쓰기 동작 및 비휘발성 지우기 동작 또는 상기 디램에 대한 “쓰기” 동작 및 “읽기” 동작 중에, 상기 웰 전극을 통해 상기 반도체 기판으로 전압을 인가하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  14. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 플로팅 바디에 “쓰기1”에 해당하는 정보를 저장하는 “쓰기1” 동작은, 게이트 전극과 드레인 전극에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 제어 전극과 드레인 전극에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하거나, 게이트 전극, 제어전극 및 드레인 전극에 “쓰기1”에 대응되도록 사전에 설정된 전압을 인가하여 수행되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  15. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 플로팅 바디에 “쓰기0”에 해당하는 정보를 저장하는 “쓰기0” 동작은, 게이트 전극과 드레인 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 제어 전극과 드레인 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 게이트 전극, 제어전극 그리고 드레인 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하거나, 소스 전극에 “쓰기0”에 대응되도록 사전에 설정된 전압을 인가하여 수행되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  16. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 플로팅 바디에 저장된 정보에 대한 “읽기” 동작은, 게이트 전극 및 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 제어 전극 및 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하거나, 게이트 전극, 제어 전극 및 드레인 전극에 “읽기”에 대응되도록 사전에 설정된 전압을 인가하여 수행하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  17. 제1항 내지 제2항 중 어느 한 항에 있어서,
    상기 플로팅 바디에 대한 “쓰기1” 동작은, 소자의 채널의 바깥과 상기 드레인 사이의 영역에서 충돌이온화(impact ionization)가 일어나도록 게이트 전극과 드레인의 전압을 제어하여 수행되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  18. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 비휘발성 쓰기 동작 및 비휘발성 지우기 동작은, 소스 및 드레인 중 하나를 통해 상기 게이트 스택의 전하저장노드에 전하를 주입 또는 제거하거나, 소스 및 드레인을 통해 상기 게이트 스택의 전하저장노드에 전하를 동시에 주입 또는 제거하여 수행되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
  19. 제1항 내지 제2항 중 어느 한 항에 따른 단일 트랜지스터 플로팅 바디 DRAM 셀 소자들을 행과 열을 따라 반복적으로 배치하여 형성된 DRAM 셀 어레이에 있어서, 상기 DRAM 셀 어레이는
    상기 DRAM 셀 소자들의 게이트 전극을 연결하는 워드 라인;
    상기 DRAM 셀 소자들의 드레인 전극을 연결하는 비트 라인; 및
    상기 DRAM 셀 소자들의 제어 전극들을 연결하는 제어 전극 라인;
    을 구비하고, 상기 제어 전극 라인은 상기 워드 라인과 나란하게 배열되거나 상기 비트 라인에 나란하게 배열되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 어레이.
  20. 제19항에 있어서, 상기 DRAM 셀 어레이를 구성하는 각 DRAM 셀 소자는 기판과 전기적으로 격리된 웰(well) 형태의 웰 전극을 기판에 더 구비하고,
    상기 DRAM 셀 어레이를 구성하는 각 소자의 웰 전극은 행 또는 열을 따라 연결된 DRAM 셀 소자들의 웰 전극과 연결되어 있는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 어레이.
  21. 삭제
  22. 제1항 내지 제2항 중 어느 한 항에 있어서, 상기 게이트 절연막과 상기 게이트 스택은, 소자의 채널폭 방향의 단면을 기준으로 하여, 플로팅 바디의 4 면 위에 형성되며, 상기 게이트 절연막 및 상기 게이트 스택 위에 게이트 전극, 제어 전극, 전극간 절연막이 조합되어 형성되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자.
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