JP6232200B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、例えばフローティングゲートに電子を注入することによりメモリトランジスタにデータの書き込みを行え得る不揮発性半導体記憶装置に適用して好適なものである。

近年、標準的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより容易に製造できる不揮発性半導体記憶装置の研究が盛んに行われている。このような不揮発性半導体記憶装置において、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）構造のメモリトランジスタにデータを書き込む主な手法としては、FN（Fowler Nordheim）トンネル注入と、チャネルホットエレクトロン注入と、ソースサイド注入とが知られている。

一方、Ｐ型ＭＯＳ構造のメモリトランジスタにデータを書き込む手法としては、バンド間トンネル電流に起因する２次電子をフローティングゲートに注入するＢＴＢＴ（band to band tunneling）が知られている。ここで、ＢＴＢＴは、比較的低電圧、低消費電力で電子をフローティングゲートに注入し得るものであり、例えば特許文献１に示すものが知られている。

実際上、この特許文献１に示す不揮発性半導体記憶装置は、メモリトランジスタにおいて、例えばフローティングゲートに４〜５[V]の正電圧を印加し、かつドレイン領域に−ＶＣＣの負電圧を印加してバンド間トンネル電流を発生させ、当該バンド間トンネル電流によりドレイン領域の電子をフローティングゲートに注入し、データを書き込み得るようになされている。

米国特許第６０４４０１８号明細書

しかしながら、特許文献１に示す不揮発性半導体記憶装置では、データ書き込み時、フローティングゲートに正電圧を印加し、かつドレイン領域に負電圧を印加してバンド間トンネル電流を発生させていることから、正電圧および負電圧を印加する分だけ電位差が大きくなってしまう。その一方で、この種の不揮発性半導体記憶装置では、データの書き込み時、フローティングゲートやドレイン領域に正電圧のみ、または負電圧のみ等の種々の電圧を印加して電子をフローティングゲートに注入することができれば、その分だけメモリトランジスタや周辺回路等の設計の自由度も向上し得る。そのため、この種の不揮発性半導体記憶装置では、種々の電圧を印加して電子をフローティングゲートに注入し得る、従来にない新規な構造を有した不揮発性半導体記憶装置の開発が望まれている。

そこで、本発明は以上の点を考慮してなされたもので、種々の電圧を印加してキャリアをフローティングゲートに注入し得る、従来にない新規な構造を有した不揮発性半導体記憶装置を提案することを目的とする。

かかる課題を解決するため本発明の不揮発性半導体記憶装置は、フローティングゲートにキャリアを注入可能なメモリトランジスタを備えたメモリセルを１または複数有する不揮発性半導体記憶装置であって、前記メモリトランジスタは、活性領域に形成されたＮ型またはＰ型の不純物拡散層と、前記活性領域に形成され、該不純物拡散層と逆極性のＰ型またはＮ型の逆極性型不純物拡散層とを備え、前記フローティングゲートとなるゲート電極が、前記不純物拡散層および前記逆極性型不純物拡散層間の前記活性領域上にゲート絶縁膜を介して配置されており、前記不純物拡散層および前記逆極性型不純物拡散層間のチャネル領域を導通状態とし、前記チャネル領域と前記逆極性型不純物拡散層との境界に発生した電位により、キャリアを前記フローティングゲートに注入することを特徴とする。

本発明によれば、メモリトランジスタにおいて、チャネル領域と逆極性型不純物拡散層との境界にてＰＮ接合を形成し、チャネル領域と同じ極性にフローティングゲートを帯電させることにより、チャネル領域および逆極性型不純物拡散層間の空乏層において加速させた一部のキャリアや、当該キャリアにより発生した2次的なキャリアを、ゲート電極に引き寄せてフローティングゲート内に注入し得、かくして従来のように正電圧および負電圧を同時に印加しなくても、フローティングゲートや、不純物拡散層、逆極性型不純物拡散層に対し種々の電圧を印加してキャリアをフローティングゲートに注入し得る、従来にない新規な構造を有した不揮発性半導体記憶装置を実現できる。

本発明の不揮発性半導体記憶装置の回路構成と、データ書き込み時における各部位の電圧値とを示す回路図である。 図１に示したメモリセルの回路構成のレイアウトを示す概略図である。 図２に示すA-A´部分の断面構造、B-B´部分の断面構造を示す側断面図である。 データ読み出し時における各部位の電圧値を示す回路図である。 データ消去時における各部位の電圧値を示す回路図である。 メモリトランジスタのデータ消去時における各部位の電圧値を示す側断面図である。

以下図面に基づいて本発明の実施の形態を詳述する。

（１）不揮発性半導体記憶装置の回路構成
図１において、1は例えば4つのメモリセル2a,2b,2c,2dが2行2列に配置された不揮発性半導体記憶装置を示し、これらメモリセル2a,2b,2c,2dのうち、例えば任意に選択されたメモリセル2aにデータを書き込み得るようになされている。この場合、不揮発性半導体記憶装置1は、2本のビット線BL1,BL2が設けられているとともに、2本のワード線WL1,WL2が設けられており、ビット線BL1,BL2およびワード線WL1,WL2が交差する位置にメモリセル2a,2b,2c,2dが配置されている。

実際上、この不揮発性半導体記憶装置1は、一方向（ここでは縦方向）に配置されたメモリセル2a,2c（2b,2d）にビット線BL1（BL2）が接続され、他方向（ここでは横方向）に配置されたメモリセル2a,2b（2c,2d）にワード線WL1（WL2）が接続され得る。また、ワード線WL1（WL2）が接続されたメモリセル2a,2b（2c,2d）には、プログラムイレース線（書き込み消去線）PL1（PL2）が接続されており、他方向に配置されたメモリセル2a,2b（2c,2d）毎に当該プログラムイレース線PL1（PL2）によって所定の電圧が印加され得るようになされている。さらに、ビット線BL1（BL2）が接続されたメモリセル2a,2c（2b,2d）には、ソース線SL1（SL2）が接続されており、一方向に配置されたメモリセル2a,2c（2b,2d）毎にソース線SL1（SL2）によって所定の電圧が印加され得るようになされている。

ここで、この実施の形態の場合、これらメモリセル2a,2b,2c,2dは全て同一構成を有していることから、説明の重複を避けるため、以下1つのメモリセル2aに着目して説明する。メモリセル2aは、Ｎチャネル型ＭＯＳ構造のリードトランジスタMGA1と、同じくＮチャネル型ＭＯＳ構造のスイッチトランジスタSGAと、ソース側およびドレイン側にて逆極性の不純物拡散層（後述する）を有した特徴的な構造でなるＮチャネル型ＭＯＳ構造のメモリトランジスタMGA2とを備えており、リードトランジスタMGA1およびメモリトランジスタMGA2で1つのフローティングゲートFGを共有している。

フローティングゲートFGは、リードトランジスタMGA1およびメモリトランジスタMGA2の各活性領域（後述する）に延在しており、リードトランジスタMGA1のゲート電極MG1と、メモリトランジスタMGA2のゲート電極MG2となり得る。また、メモリセル2aは、一方向に並ぶ他のメモリセル2cにも接続されているソース線SL1がリードトランジスタMGA1の一端に接続されているとともに、他方向に並ぶ他のメモリセル2bにも接続されているプログラムイレース線PL1がメモリトランジスタMGA2の一端に接続されている。

スイッチトランジスタSGAには、一方向に並ぶ他のメモリセル2cにも接続されたビット線BL1が一端に接続され、他方向に並ぶ他のメモリセル2bにも接続されたワード線WL1がスイッチゲート電極SGに接続されており、ワード線WL1に所定電圧が印加されオンオフ動作し得るようになされている。

また、スイッチトランジスタSGAは、他端がリードトランジスタMGA1の他端と電気的に接続されており、リードトランジスタMGA1と直列に配置されている。なお、メモリトランジスタMGA2の他端は後述する第2活性領域と短絡（ショート）している。 ここで、図２は、図１に示したメモリセル2aの回路構成を実現するレイアウトの一例を示す概略図である。この場合、メモリセル2aには、例えばＰ型の第1活性領域ER1が形成されており、フローティングゲートFGを構成するリードトランジスタMGA1のゲート電極MG1と、スイッチトランジスタSGAのスイッチゲート電極SGとが第1活性領域ER1に配置され、これらリードトランジスタMGA1およびスイッチトランジスタSGAが直列に配置されている。また、メモリセル2aには、第1活性領域ER1とは別に、例えばＰ型の第2活性領域ER2が形成されており、リードトランジスタMGA1のゲート電極MG1に接続されたメモリトランジスタMGA2のゲート電極MG2が第2活性領域ER2に配置されている。

この実施の形態では、リードトランジスタMGA1におけるゲート電極MG1と第１活性領域ER1との交差領域の面積が、メモリトランジスタMGA2におけるゲート電極MG2と第２活性領域ER2との交差領域の面積よりも大きく形成されており、リードトランジスタMGA1におけるゲート電極MG1側の交差領域の面積を大きくした分だけ、リードトランジスタMGA1において第1活性領域ER1からフローティングゲートFGへ電位が伝わり易くなり得る。

ここで、図３は、図２のA-A´部分（図３中、右側）およびB-B´部分（図３中、左側）の側断面構成を示す断面図である。スイッチトランジスタSGAは、第1活性領域ER1にＮ型のソースドレイン領域SD2,SD3が間隔を空けて形成された構成を有し、このうち一端となるソースドレイン領域SD3にビット線BL1が接続されている。また、ソースドレイン領域SD2,SD3間の第1活性領域ER1上面には、これらソースドレイン領域SD2,SD3の側面と接するようにＮ型のエクステンション領域ET3,ET4が形成され、これらエクステンション領域ET3,ET4間にチャネル領域CH3が形成されている。

スイッチトランジスタSGAは、エクステンション領域ET3,ET4間のチャネル領域CH3上にゲート絶縁膜G3を介してスイッチゲート電極SGを有しており、当該スイッチゲート電極SGにワード線WL1が接続された構成を有する。また、各エクステンション領域ET3,ET4の上面には、スイッチゲート電極SGの側面を覆うサイドウォールSWが形成されている。

一方、リードトランジスタMGA1は、ソースドレイン領域SD2をスイッチトランジスタSGAと共有しており、隣接するスイッチトランジスタSGAと直列に配置されている。また、リードトランジスタMGA1は、このソースドレイン領域SD2と所定間隔を空けて第1活性領域ER1に形成されたＮ型のソースドレイン領域SD1を有し、この一端のソースドレイン領域SD1にソース線SL1が接続された構成を有しており、当該ソース線SL1を介してソースドレイン領域SD1に書き込みソース電圧等が印加され得る。

さらに、このリードトランジスタMGA1には、一端のソースドレイン領域SD1の側面に接したＮ型のエクステンション領域ET1と、他端のソースドレイン領域SD2の側面に接したＮ型のエクステンション領域ET2とが第1活性領域ER1の上面に形成されている。リードトランジスタMGA1には、エクステンション領域ET1,ET2間の第1活性領域ER1上面にゲート絶縁膜G1を介してフローティングゲートFGとなるゲート電極MG1が形成されており、エクステンション領域ET1,ET2の各上面にゲート電極MG1の両側面を覆うサイドウォールSWが形成されている。

また、これに加えてこの実施の形態の場合、エクステンション領域ET1,ET2間の第1活性領域ER1上面には、エクステンション領域ET1の側面と接するデプリート型チャネル領域CH1と、このデプリート型チャネル領域CH1およびエクステンション領域ET2に両端が接するエンハンスメント型のチャネル領域CH2とが形成されている。デプリート型チャネル領域CH1は、例えばヒ素やリン等の不純物がドープされてデプリート状態となっている。一方、このデプリート型チャネル領域CH1と隣接するチャネル領域CH2はボロン等の不純物がドープされてエンハンスメント状態になっている。

このような構成を有するリードトランジスタMGA1は、後述するデータ書き込み時、ソース線SL1からソースドレイン領域SD1に書き込みソース電圧が印加されたとき、デプリート型チャネル領域CH1およびゲート電極MG1の電圧が相乗的に上昇してゆき、最終的にゲート電極MG1に印加される電圧値をソース線SL1に印加された電圧値近くまで上昇させ得るようになされている（詳細については後述する）。

かかる構成に加えて、本発明では、これらリードトランジスタMGA1およびスイッチトランジスタSGAとは別に設けたＮ型ＭＯＳ構造のメモリトランジスタMGA2に特徴的な構成を有しており、データ書き込み時に、当該メモリトランジスタMGA2においてフローティングゲートFGに電子を注入し得、データ消去時に、当該メモリトランジスタMGA2においてフローティングゲートFGにホールを注入してデータを消去し得るようになされている。

実際上、メモリトランジスタMGA2は、図３に示すように、第1活性領域ER1とは別に形成されたＰ型の第2活性領域ER2に、Ｎ型の不純物拡散層10と、この不純物拡散層10とは逆極性のＰ型でなる逆極性型不純物拡散層11とが形成されている点に特徴を有する。不純物拡散層10は、Ｎ型のソースドレイン領域SD4と、このソースドレイン領域SD4の側面に接するように配置されたＮ型のエクステンション領域ET5とを有し、当該ソースドレイン領域SD4にプログラムイレース線PL1が接続された構成を有する。

一方、逆極性型不純物拡散層11は、Ｐ型の逆極性型ソースドレイン領域SD5と、この逆極性型ソースドレイン領域SD5の側面に接するように配置されたＰ型の逆極性型エクステンション領域ET6とを有し、エクステンション領域ET5と所定間隔を設けて逆極性型エクステンション領域ET6が配置された構成を有する。

また、メモリトランジスタMGA2には、エクステンション領域ET5および逆極性型エクステンション領域ET6間の第2活性領域ER2上面にチャネル領域CH4が形成され、このチャネル領域CH4上にゲート絶縁膜G2を介してフローティングゲートFGとなるゲート電極MG2が形成されている。このようにメモリトランジスタMGA2は、ゲート電極MG2がリードトランジスタMGA1のゲート電極MG1と接続され、フローティングゲートFGをリードトランジスタMGA1と共有化し得るように構成されている。なお、これらエクステンション領域ET5および逆極性型エクステンション領域ET6の上面には、ゲート電極MG2の両側面を覆うようにしてサイドウォールSWが形成されている。

因みに、これらメモリセル2a,2b,2c,2dは、一般的なＣＭＯＳの製造プロセスである成膜工程や、レジスト塗布工程、露光現像工程、エッチング工程、不純物注入工程、レジスト剥離工程等の各工程を行うことにより作製できるため、ここではその製造方法について省略する。なお、メモリトランジスタMGA2は、一端にＮ型でなる不純物拡散層10が形成され、他端にＰ型でなる逆極性型不純物拡散層11が形成された特徴的構成を有するものの、製造過程において、Ｎ型領域には例えばリン等の不純物を、またＰ型領域にはボロン等の不純物をレジストパターンで打ち分けてイオン注入することにより形成し得る。

（２）データの書き込み動作
次に本発明の不揮発性半導体記憶装置1においてデータの書き込み動作について以下説明する。図１は、複数のメモリセル2a,2b,2c,2dのうち、1行1列目のメモリセル2aにのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、データの書き込みが行われるメモリセル2aを選択メモリセル3aと呼び、データの書き込みを行わないメモリセル2b,2c,2dを非選択メモリセル3bと呼ぶ。

この場合、図１に示すように、不揮発性半導体記憶装置1は、データ書き込み時、選択メモリセル3aに接続されたプログラムイレース線PL1に高電圧の6[V]の書き込み電圧が印加されるとともに、選択メモリセル3aに接続されたソース線SL1に高電圧の8[V]の書き込みソース電圧が印加され得る。

また、選択メモリセル3aのスイッチトランジスタSGAは、一端に接続されたビット線BL1がオープン状態となっており、ワード線WL1からスイッチゲート電極SGに0[V]が印加されてオフ状態となり得る。この際、スイッチトランジスタSGAと直列に配置されたリードトランジスタMGA1では、ソース線SL1から一端のソースドレイン領域SD1に高電圧の8[V]の書き込みソース電圧が印加され、チャネル電圧が上昇してゆき、チャネル領域CH2が書き込みソース電圧値近くまで上昇し得る。

すなわち、この実施の形態の場合、図３に示したように、リードトランジスタMGA1は、エクステンション領域ET1の側面と接するようにデプリート型チャネル領域CH1が形成されていることから、データ書き込み時、デプリート型チャネル領域CH1においてデプリート状態の閾値電圧Vth（Vth＜0）までチャネル電圧が上昇し得るようになされている。

例えばフローティングゲートFGとなるゲート電極MG1に電荷がなく、デプリート型チャネル領域CH1の濃度が閾値電圧Vthで‐2[V]とした場合には、データ書き込み時、ソース線SL1に8[V]が印加されると、先ずデプリート型チャネル領域CH1が2[V]まで上昇し得る。そのときゲート電極MG1の電位は、容量結合によりデプリート型チャネル領域CH1の電位に比例して上昇する。

例えば、ゲート電極MG1の全容量に対する容量比（ゲート電極MG1およびデプリート型チャネル領域CH1間の容量比）が0.5とした場合、ゲート電極MG1は、デプリート型チャネル領域CH1が電圧2[V]まで上昇することで、その電位が0[V]から1[V]に上昇する。なお、この際、容量比が大きいほどゲート電極MG1の電圧上昇の効率が良くなることからリードトランジスタMGA1のゲート電極MG1の面積を、メモリトランジスタMGA2のゲート電極MG2よりも大きく形成することが望ましい。

次いで、リードトランジスタMGA1では、ゲート電極MG1の電位が上昇して1[V]となると、デプリート型チャネル領域CH1に印加できる許容電位も上昇し、デプリート型チャネル領域CH1の電位が更に1[V]上昇して3[V]となる。これによりリードトランジスタMGA1のゲート電極MG1の電位は、容量結合によりデプリート型チャネル領域CH1の電位に比例して変化し、デプリート型チャネル領域CH1が電圧3[V]となることで、電位が1[V]から1.5[V]に上昇する。

リードトランジスタMGA1では、このようにしてデプリート型チャネル領域CH1がゲート電極MG1の電位に相乗して上昇してゆき、更にチャネル領域CH2もオン状態となればその電位も容量結合に寄与し、ゲート電極MG1の電位が更に上昇して、最終的にはチャネル領域CH2の電位がソース線SL1に印加された8[V]に近い電圧値（例えば7[V]程度）にまで到達し得る。これによりリードトランジスタMGA1は、ゲート電極MG1が高電圧になることによって当該ゲート電極MG1と電気的に接続されたメモリトランジスタMGA2のゲート電極MG2も高電圧値（例えば7[V]程度）に到達させ得る。

この際、メモリトランジスタMGA2は、プログラムイレース線PL1によって一端側のＮ型のソースドレイン領域SD4に6[V]の書き込み電圧が印加されるとともに、他端側のＰ型の逆極性型ソースドレイン領域SD5に例えば0[V]が印加され、さらにゲート電極MG2が高電圧になることでオン状態（導通状態）となり得る。これによりメモリトランジスタMGA2は、ソースドレイン領域SD4に印加された書き込み電圧がチャネル領域CH4を介して逆極性型エクステンション領域ET6まで到達し得る。このため、チャネル領域CH4と逆極性型エクステンション領域ET6との境界では、強い逆バイアスが印加された状態となり接合リーク電流が発生し得る。

これにより、メモリトランジスタMGA2では、接合リーク電流の発生源となった電位によって、逆極性型エクステンション領域ET6内の電子（キャリア）を、チャネル領域CH4および逆極性型エクステンション領域ET6間の空乏層（図示せず）において加速させ、その一部の電子や、当該電子により発生した2次的な電子が、チャネル領域CH4と同じ正の極性に帯電させたゲート電極MG2に引き寄せられフローティングゲートFG内に注入され得る。その結果、選択メモリセル3aでは、メモリトランジスタMGA2においてフローティングゲートFG中に電子が蓄積して、データが書き込まれた状態となり得る。

一方、非選択メモリセル3bだけが接続されているプログラムイレース線PL2には、0[V]の書き込み禁止電圧が印加されるとともに、同じく非選択メモリセル3bだけが接続されているワード線WL2には、0[V]の電圧が印加される。これによりプログラムイレース線PL2から0[V]の書き込み禁止電圧が印加された非選択メモリセル3b（メモリセル2c,2d）では、メモリトランジスタMGA2の一端側のソースドレイン領域SD4に0[V]が印加されることで、チャネル領域CH4がオン状態（導通状態）でもチャネル領域CH4と逆極性型エクステンション領域ET6との境界に逆バイアスが印加されず、接合リーク電流が発生することなくフローティングゲートFGへ電子が注入されることがない。

また、非選択メモリセル3bだけが接続されているソース線SL2には、例えば2[V]の書き込み禁止ソース電圧が印加される。因みに、このソース線SL2に印加される書き込み禁止ソース電圧は、リードトランジスタMGA1においてフローティングゲートFGの電圧値をデプリート型チャネル領域CH1との間で相乗的に上昇させない電圧値に選定すればよく、例えば一方のソース線SL1に印加される書き込みソース電圧の約半分の電圧値以下（この実施の形態の場合、書き込みソース電圧を8[V]としたことから4[V]以下）であれば、その他0〜VCC[V]であってもよい。なお、この際、非選択メモリセル3bだけが接続されているビット線BL2もオープン状態となっている。

これにより、ソース線SL2に接続された非選択メモリセル3bのうち、例えば6[V]の書き込み電圧が印加されるプログラムイレース線PL1に接続されたメモリセル2bでは、リードトランジスタMGA1においてフローティングゲートFGの電圧値が上昇せず、これによりメモリトランジスタMGA2においてチャネル領域CH4がオフ状態（非導通状態）となり、接合リーク電流も発生することなくフローティングゲートFGへ電子が注入されることがない。

因みに、ソース線SL2に接続された非選択メモリセル3bのうち、6[V]の書き込み電圧が印加されるプログラムイレース線PL1に接続されたメモリセル2bでは、2[V]の書き込み禁止ソース電圧が印加されることで、例えばフローティングゲートFGに電子が既に注入され、データが書き込まれた状態にあるときでも、ソースドレイン領域SD4及びフローティングゲートFG間の電圧差を小さくし、電子の注入によって負電圧になったフローティングゲートFGに対し、6[V]の書き込み電圧によるホール注入も生じることがなく、データが書き込まれた状態をそのまま維持し得る。

かくして、この不揮発性半導体記憶装置1では、非選択メモリセル3bのフローティングゲートFGに電子が注入されることがなく、所望の選択メモリセル3aにだけ接合リーク電流を発生させ、当該接合リーク電流の発生源となった電位により選択メモリセル3aのフローティングゲートFGに電子を注入してデータを書き込むことができる。

ここで、上述した実施の形態においては、リードトランジスタMGA1のチャネル層に、デプリート型チャネル領域CH1の他、エンハンスメント型のチャネル領域CH2をも形成するようにした場合について述べたが、本発明はこれに限らず、例えばリードトランジスタMGA1のチャネル層全てをデプリート型チャネル領域CH1で形成するようにしてもよい。但し、デプリート型チャネル領域CH1をチャネル層全域に亘って形成した場合には、短チャネル効果を考慮して、ゲート電極MG1のゲート長を長くする必要がある。

また、チャネル層全体をデプリート型にする場合においても、エクステンション領域ET1に近い側のチャネル濃度と、エクステンション領域ET2に近い側のチャネル濃度を変更してもよい。

なお、デプリート型チャネル領域CH1とエンハンスメント型のチャネル領域CH2とを形成する場合には、デプリート型チャネル領域CH1をチャネル領域CH2よりもチャネル長方向に長く選定することが好ましく、例えばゲート全長においてデプリート型チャネル領域CH1：チャネル領域CH2が、Ｘ：１（Ｘ＞１）が望ましい。このようにデプリート型チャネル領域CH1をチャネル領域CH2よりもチャネル長方向に長く選定した場合には、書込み動作時のフローティング電位をより上昇させることができる。

（３）データの読み出し動作
次に、不揮発性半導体記憶装置1において、データを読み出す際の電圧印加について以下説明する。図１との対応部分に同一符号を付して示す図４は、メモリセル2a,2b,2c,2dのうち、1行目のメモリセル2a,2bのデータを読み出す際の各部位の電圧値を示している。なお、ここでは、データを読み出すメモリセル2a,2bを読み出しメモリセル3cと呼び、データを読み出さないメモリセル2c,2dを非読み出しメモリセル3dと呼ぶ。また、この場合、メモリセル2a,2b,2c,2dのうちメモリセル2bにだけデータが書き込まれ、その他のメモリセル2a,2c,2dにはデータが書き込まれていないものとする。さらに、ここでは、フローティングゲートFGに電子が蓄積された状態（データが書き込まれているとき）を例えば「0」とし、フローティングゲートFGに電子が蓄積されてない状態（データが書き込まれていないとき）を「1」とする。

この場合、不揮発性半導体記憶装置1は、読み出しメモリセル3cに接続されたビット線BL1,BL2に、例えば1.5[V]の読み出し電圧を印加してプリチャージするとともに、読み出しメモリセル3cに接続されたワード線WL1に1.5[V]を印加し、スイッチトランジスタSGAをオン状態とし、これらビット線BL1,BL2の読み出し電圧の変化を基にデータの書き込み有無を判断し得る。なお、不揮発性半導体記憶装置1では、非読み出しメモリセル3dだけが接続されたワード線WL2に0[V]を印加し、非読み出しメモリセル3dの各スイッチトランジスタSGAをオフ状態とし、非読み出しメモリセル3dがビット線BL1,BL2の読み出し電圧に対し影響を与えないようにしている。

ここで例えば、フローティングゲートFGに電子が蓄積された（データが書き込まれた）読み出しメモリセル3c（メモリセル2b）では、リードトランジスタMGA1の閾値電圧（リードトランジスタMGA1がオフからオンに切り替わるときの電圧であり、以下、Vthとも呼ぶ）が高くなっており、当該リードトランジスタMGA1がオフ動作し、ビット線BL2での読み出し電圧が1.5[V]のままとなる。一方、フローティングゲートFGに電子が蓄積されていない（データが書き込まれていない）他方の読み出しメモリセル3c（メモリセル2a）では、リードトランジスタMGA1がオン動作し、これによりビット線BL1の読み出し電圧が変化し1.5[V]よりも低い電圧値（例えば0[V]）になる。不揮発性半導体記憶装置1は、ビット線BL1,BL2の読み出し電圧の変化を検知し、読み出し電圧が変化しない1.5[V]のビット線BL2を「0」とし、読み出し電圧が変化した他方のビット線BL1を「1」とし、読み出し情報を確定し得る。

（４）データの消去動作
次に、この不揮発性半導体記憶装置1において、メモリセル2a,2b,2c,2dのデータを消去する際の電圧印加について以下説明する。不揮発性半導体記憶装置1におけるデータの消去動作としては、例えばバンド間トンネル電流（ここでは、接合リーク電流とも呼ぶ）に起因するホール注入を用いた消去方法や、フローティングゲートFGとなるメモリトランジスタMGA2のゲート電極MG2エッジおよびソースドレイン領域SD4および逆極性型ソースドレイン領域SD5（図３）間のエッジトンネル放出を用いた消去方法、ＦＮトンネル放出を用いた消去方法等、フローティングゲートFGから電子を放出させるか、或いはフローティングゲートFGにホール（正孔）を注入する技術であれば種々の消去方法を用いても良い。

図１との対応部分に同一符号を付して示す図５は、このうちバンド間トンネル電流に起因するホール注入を用いた場合について各部位の電圧値を示しており、メモリセル2a,2b,2c,2dのうち、1行目のメモリセル2a,2bのデータを消去する際の各部位の電圧値を示している。なお、ここでは、データを消去するメモリセル2a,2bを消去メモリセル3eと呼び、データを消去しないメモリセル2c,2dを非消去メモリセル3fと呼ぶ。

この場合、メモリセル2a,2b,2c,2dは、データ書き込みに用いるメモリトランジスタMGA2にてデータの消去を行え得るようになされており、データの書き込み時および消去時にリードトランジスタMGA1をキャリア（電子またはホール）の移動経路に用いない構成とし得る。これによりメモリセル2a,2b,2c,2dでは、データの書き込みを繰り返し行っても、リードトランジスタMGA1にて電荷移動により生じる閾値電圧（Vth）のシフトが生じることがないため、リードトランジスタMGA1から得られる読み出し電流が低下することもなく誤動作の発生を防止し得る。

ここで実際上、データ消去時、不揮発性半導体記憶装置1では、消去メモリセル3eに接続されたプログラムイレース線PL1に正電圧の消去電圧7[V]を印加し、ソース線SL1,SL2に低電圧の0[V]を印加し、さらにビット線BL1,BL2をオープンとする。これにより消去メモリセル3eのメモリトランジスタMGA2では、図６に示すように、チャネル領域CH4がオフ状態（非導通状態）となり、一端側のソースドレイン領域SD4とチャネル領域CH4との境界にて接合リーク電流が発生し、当該接合リーク電流の発生源となった電位によってフローティングゲートFGとなるゲート電極MG2中にホールを注入し得、消去メモリセル3eのデータ消去を行い得る。

因みにここで、データが書き込まれている非消去メモリセル3fでは、フローティングゲートFGに電子が蓄積されているため電位が例えば‐4[V]の負電位となっている。そのためデータの消去初期には、チャネル領域CH4とソースドレイン領域SD4との境界に接合リーク電流が多く流れ、垂直方向の電界も強くなるためフローティングゲートFGへのホール注入も促進される。

そして、消去メモリセル3eでは、メモリトランジスタMGA2にてフローティングゲートFGにホールが注入されてゆき、フローティングゲートFGの電位が0[V]に近づくと、リードトランジスタMGA1のチャネル層がオン状態となり、0[V]のソース線SL1の電位がデプリート型チャネル領域CH1に流れ込む。これにより、消去メモリセル3eでは、フローティングゲートFGがホール注入により正に帯電する段階に移行しても、リードトランジスタMGA1のチャネル層がソース線SL1に印加した0[V]に固定されている。これにより不揮発性半導体記憶装置1では、リードトランジスタMGA1においてフローティングゲートFGとデプリート型チャネル領域CH1との容量結合によりフローティングゲートFGの電位を0[V]に近づけ、メモリトランジスタMGA2にてフローティングゲートFGにおけるホールの過剰な注入を軽減し得るように働き、無用な過剰消去を防止することができる。これにより、メモリトランジスタMGA2では、データの書換えによってフローティングFGと第２活性領域ER2（半導体基板）間を行き交う電荷の総量を低減することができ、その分、メモリセル2a,2b,2c,2dの劣化が抑制されてメモリセル2a,2b,2c,2dの信頼性を高めることができる。

なお、図５に示すように、この際、非消去メモリセル3f（メモリセル2c,2d）のみが接続されたプログラムイレース線PL2には非消去電圧として例えば0[V]が印加され得る。これにより非消去メモリセル3fでは、メモリトランジスタMGA2の一端側のソースドレイン領域SD4に0[V]が印加され、これにより一端側のソースドレイン領域SD4とチャネル領域CH4との境界にて接合リーク電流が発生することがなく、フローティングゲートFGとなるゲート電極MG2中にホールが注入されず、非消去メモリセル3fのデータ消去を防止し得る。

かくして、この不揮発性半導体記憶装置1では、非消去メモリセル3fのフローティングゲートFGにホールが注入されることがなく、所望の消去メモリセル3eにだけ接合リーク電流を発生させ、当該接合リーク電流の発生源となった電位によってホール（フローティングゲートFGに蓄積しているキャリアとは逆導電型のキャリア）をフローティングゲートFGに注入してデータを消去することができる。

なお、この実施の形態の場合、リードトランジスタMGA1のゲート電極MG1、およびメモリトランジスタMGA2のゲート電極MG2は、通常、ポリシリコンにより形成しているが、本発明はこれに限らず、例えばリードトランジスタMGA1のゲート電極MG1にリン等の不純物をドープしてＮ型のゲート電極MG1とし、その一方、バンド間トンネルを起こすメモリトランジスタMGA2のゲート電極MG2にボロン等の不純物をドープしてＰ型のゲート電極MG2としてもよい。

この場合、Ｎ型のゲート電極MG1と、Ｐ型のゲート電極MG2とでは、仕事関数の差が1[V]以上あることから、フローティングゲートFGにおいてＮ型のゲート電極MG1とＰ型のゲート電極MG2との間で約1[V]の電位降下を生むことができ、Ｎ型のゲート電極だけでフローティングゲートを構成する場合に比して、メモリトランジスタMGA2にて接合リーク電流の発生効率が向上し、フローティングゲートFGに対するホール注入を行い易くなる。

（５）動作及び効果
以上の構成において、不揮発性半導体記憶装置1では、第2活性領域ER2に形成されたＮ型の不純物拡散層10と、同じく第2活性領域ER2に形成され、不純物拡散層10と逆極性のＰ型の逆極性型不純物拡散層11と、不純物拡散層10および逆極性型不純物拡散層11間の第2活性領域ER2上にゲート絶縁膜G2を介して配置されたフローティングゲートFGとなるゲート電極MG2とを備えたメモリトランジスタMGA2を設けるようにした。

この不揮発性半導体記憶装置1では、データ書き込み時、不純物拡散層10と逆極性型不純物拡散層11とゲート電極MG2の各電圧を調整することで、不純物拡散層10および逆極性型不純物拡散層11間のチャネル領域CH4をオン状態とし、チャネル領域CH4と逆極性型不純物拡散層11との境界にてＰＮ接合を形成して、チャネル領域CH4と逆極性型不純物拡散層11との境界に接合リーク電流を発生させる。これにより、メモリトランジスタMGA2では、接合リーク電流の発生源となった電位によって、逆極性型エクステンション領域ET6内の電子（キャリア）を、チャネル領域CH4および逆極性型エクステンション領域ET6間の空乏層において加速させ、その一部の電子や、当該電子により発生した2次的な電子が、チャネル領域CH4と同じ正の極性に帯電されたゲート電極MG2に引き寄せられフローティングゲートFGに注入させることができる。

このようにメモリトランジスタMGA2では、チャネル領域CH4と逆極性型不純物拡散層11との境界にてＰＮ接合を形成し、チャネル領域CH4と同じ極性にフローティングゲートFGを帯電させることにより、チャネル領域CH4および逆極性型エクステンション領域ET6間の空乏層において加速させた一部の電子や、当該電子により発生した2次的な電子を、ゲート電極MG2に引き寄せてフローティングゲートFG内に注入し得、かくして従来のように正電圧および負電圧を同時に印加することなく、それ以外の種々の電圧をフローティングゲートFGや、不純物拡散層10、逆極性型不純物拡散層11に印加しても電子をフローティングゲートFGに注入し得る、従来にない新規な構造を有した不揮発性半導体記憶装置1を実現できる。

例えばこの実施の形態の場合、メモリトランジスタMGA2では、データを書き込む際、ソースドレイン領域SD4およびフローティングゲートFGに印加する電圧を全て正電圧に選定できることから、その分、印加する電圧差を低減し得る。

さらに、この実施の形態の場合、メモリトランジスタMGA2は、第2活性領域ER2がＰ型でなるＮ型ＭＯＳ構造としたことにより、一般的な半導体基板として用いるＰ型の半導体基板をそのまま用い、半導体基板に別途Ｎウェルを形成する必要がないので、その分、シンプルな構造となり、メモリセル2a全体を小型化し得る。

また、このメモリトランジスタMGA2は、Ｎ型ＭＯＳ構造としたことにより、データの読み出し時、Ｐ型ＭＯＳ構造に比して、メモリトランジスタのオン電流が落ちることがなく大きなオン電流を得ることができるので、メモリセル2aの素子サイズを小型化し得る。

また、メモリトランジスタMGA2では、データ書き込み時、ＢＴＢＴのように、チャネル領域CH4および逆極性型不純物拡散層11の境界に発生させた接合リーク電流によって電子をフローティングゲートFGに注入させるようにしたことにより、ＦＮトンネルや、チャネルホットエレクトロン等に比べて、低電圧、低消費電力で電子をフローティングゲートFGに注入し得る。

なお、この実施の形態の場合、リードトランジスタMGA1では、エクステンション領域ET1,ET2間にデプリート型チャネル領域CH1を形成し、データの書き込み時、一端に8[V]の書き込みソース電圧が印加されると、フローティングゲートFGとなるゲート電極MG1の電圧と、デプリート型チャネル領域CH1の電圧とが相乗的に上昇する。これによりリードトランジスタMGA1では、データ書き込み時、ソース線SL1に印加された書き込みソース電圧に近い7[V]程度の高電圧を最終的にゲート電極MG1に対し印加でき、かくして、メモリトランジスタMGA2にて接合リーク電流を発生させるために必要な電圧値までフローティングゲートFGの電圧値を確実に上昇（変化）させることができる。

（６‐１）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えばメモリセル2aが１つや２つ等その他種々の数からなる不揮発性半導体記憶装置であっても良い。また、図１〜図６において、データ書き込み時や、データ読み出し時、データ消去時における各電圧値をそれぞれ明記しているが、本発明はこれに限らず、種々の電圧値を適用してもよい。本発明では、データ書き込み時、メモリトランジスタMGA2において、チャネル領域CH4と接した逆極性型不純物拡散層11の端部にて接合リーク電流が発生可能で、またフローティングゲートFGの電位が発生したキャリアを注入するように印加されればよく、例えば、不純物拡散層10に5[V]、フローティングゲートFGたるゲート電極MG2に8[V]、逆極性型不純物拡散層11に0[V]を印加してもよい。

さらに、上述した実施の形態においては、メモリトランジスタMGA2をＰ型の第2活性領域ER2に形成し、Ｎチャネル型のＭＯＳ構造とした場合について述べたが、本発明はこれに限らず、メモリトランジスタMGA2をＮ型の第2活性領域に形成し、Ｐチャネル型のＭＯＳ構造としてもよい。この場合、メモリトランジスタMGA2は、不純物拡散層10をＰ型とし、逆極性型不純物拡散層11をＮ型とする。また、リードトランジスタMGA1およびスイッチトランジスタSGAは、例えば、Ｎ型の第1活性領域に形成し、Ｐチャネル型のＭＯＳ構造となり得る。

なお、この場合もメモリトランジスタMGA2では、データ書き込み時、リードトランジスタMGA1によって、接合リーク電流を発生させるために必要な電圧値までフローティングゲートFGの電圧値が変化され得る。例えばメモリトランジスタMGA2には、不純物拡散層10と、フローティングゲートFGたるゲート電極MG2とに対し伴に、ウエル（第２活性領域ER2）の電位を0[V]として負電圧を印加し、逆極性型不純物拡散層11に0[V]を印加することにより、上述した実施の形態と同様に、チャネル領域CH4と逆極性型不純物拡散層11との境界に接合リーク電流を発生させることができ、当該接合リーク電流の発生源となった電位によりキャリアとしてホールをフローティングゲートFGに注入し得、データを書き込むことができる。

なお、このようなメモリトランジスタMGA2では、データ消去時、チャネル領域CH4をオフ状態（非導通状態）とし、チャネル領域CH4と不純物拡散層10との境界に接合リーク電流を発生させ、当該接合リーク電流の発生源となる電位により、フローティングゲートFGに電子（フローティングゲートFGに蓄積しているキャリア（ホール）とは逆導電型のキャリア）を注入し、データを消去する。

さらに、上述した実施形態においては、プログラムイレース線PL1,PL2やソース線SL1,SL2にデータ消去のための電圧を印加してメモリセル2aのデータを消去可能な構成とした場合について述べたが、本発明はこれに限らず、例えば、プログラムイレース線PL1,PL2やソースSL1,SL2等にデータ書き込みに必要な電圧だけを印加させるようにして、メモリセル2a,2b,2c,2dに対して一回のみ書込み可能な不揮発性半導体記憶装置としてもよい。この場合、図１において不揮発性半導体記憶装置1に設けられたプログラムイレース線（書き込み消去）PL1（PL2）は、単なるプログラム線（書き込み線）となる。

さらに、上述した実施の形態においては、メモリセル2a,2b,2c,2dにそれぞれスイッチトランジスタSGAを設け、データ読み出し時、スイッチトランジスタSGAをオンオフ動作させることで1本のビット線BL1（BL2）に接続されたメモリセル2a,2c（2b,2d）のうち、ある行のメモリセル2a,2bのデータを選択的に読み出すようにした場合について述べたが、本発明はこれに限らず、ビット線BL1（BL2）に対してメモリセル2a（2b）を1つずつ設け、かつスイッチトランジスタSGAを設けずに、リードトランジスタMGA1の一端にビット線BL1（BL2）を直接接続させたメモリセル2a,2bとし、データの読み出し時、スイッチトランジスタSGAをオンオフ動作させることなく、リードトランジスタMGA1を介してデータの読み出しを行っても良い。

（６‐２）リードトランジスタの他の実施の形態について
また、上述した実施の形態においては、リードトランジスタMGA1のチャネル層にデプリート型チャネル領域CH1を形成し、フローティングゲートFGとデプリート型チャネル領域CH1との相乗効果でフローティングゲートFGの電圧を次第に上昇させてゆく場合について述べたが、本発明はこれに限らず、フローティングゲートFGを共有するカップリングキャパシタを、リードトランジスタMGA1とは別に設け、カップリングキャパシタを高電位にすることによってフローティングゲートFGの電位を強制的に上昇させ、これによりメモリトランジスタMGA2のチャネル領域CH4をオンさせるようにしても良い。

なお、この場合、リードトランジスタMGA1のチャネル層には、デプリート型チャネル領域CH1を形成することなく、単なるエンハンスメント型のチャネル領域のみとしても、カップリングキャパシタからの高電位によりメモリトランジスタMGA2のチャネル領域CH4をオン状態にし得る。

また、上述した実施の形態においては、同じ不純物濃度のエクステンション領域ET1,ET2が形成されたリードトランジスタMGA1を適用した場合について述べたが、本発明はこれに限らず、一端側にエクステンション領域ET1を形成し、スイッチトランジスタSGAと電気的に接続した他端側に、低濃度不純物エクステンション領域を形成したリードトランジスタMGA1を適用してもよい。この場合、リードトランジスタMGA1は、低濃度不純物エクステンション領域の不純物濃度をエクステンション領域ET1よりも低くして、低濃度不純物エクステンション領域の抵抗値を高くした構成となり得る。

このような構成を有したメモリセル2aでは、データ書き込み時、リードトランジスタMGA1において低濃度不純物エクステンション領域にだけ高い電圧降下が生じ、リードトランジスタMGA1に隣接したスイッチトランジスタSGAを低電圧に抑えることができ、かくしてスイッチトランジスタSGAのゲート絶縁膜G3の膜厚を薄型化し得る。なお、この場合、低濃度不純物エクステンション領域は、不純物ドープ量が1E18/cm³以下であることが好ましい。

また、このような高抵抗領域を設けたリードトランジスタMGA1としては、チャネル層とソースドレイン領域SD2との間に低濃度不純物エクステンション領域を設けずに、エンハンスメント型のチャネル領域CH2をそのままソースドレイン領域SD2まで形成し、当該チャネル領域CH2の一部を高抵抗領域としてもよく、この場合でも上述と同様に、リードトランジスタMGA1に隣接したスイッチトランジスタSGAを低電圧に抑えることができる。

因みに、他のリードトランジスタMGA1としては、上述したようにフローティングゲートFGの下部領域からソースドレイン領域SD2までチャネル領域CH2を形成した構成に加え、このような他端側と同様に、一端側にもエクステンション領域ET1を設けずにデプリート型チャネル領域CH1をそのままソースドレイン領域SD1まで形成した構成としてもよい。

また、他のリードトランジスタMGA1としては、チャネル領域CH2をエンハンス型ではなくデプリート型のチャネル領域とし、このデプリート型のチャネル領域をそのままソースドレイン領域SD2まで形成して、フローティングゲートFGの下部領域と、他端側のソースドレイン領域SD2との間にあるデプリート型のチャネル領域の一部を高抵抗領域としても良い。

このときの高抵抗領域の抵抗値は、一端側のエクステンション領域ET1が形成されている場合、当該エクステンション領域ET1の抵抗値よりも高くなるように形成され得る。また、リードトランジスタMGA1において、一端側のエクステンション領域ET1を設けずにデプリート型チャネル領域CH1をフローティングゲートFGの下部領域からそのままソースドレイン領域SD1の側面まで形成した場合でも、フローティングゲートFGの下部領域およびソースドレイン領域SD2間のデプリート型のチャネル領域の抵抗値を、一端側のデプリート型チャネル領域CH1の抵抗値よりも高くさせても良い。

1 不揮発性半導体記憶装置
2a,2b,2c,2d メモリセル
10 不純物拡散層
11 逆極性型不純物拡散層
BL1,BL2 ビット線
CH4 チャネル領域
FG フローティングゲート
MGA1 リードトランジスタ（トランジスタ）
MGA2 メモリトランジスタ
MG2 ゲート電極
PL1,PL2 プログラムイレース線（プログラム線）
SGA スイッチトランジスタ
SG スイッチゲート電極
SL ソース線
WL1,WL2 ワード線

Claims (5)

1. フローティングゲートにキャリアを注入可能なメモリトランジスタと、前記メモリトランジスタと前記フローティングゲートを共有するトランジスタと、を備えたメモリセルを１または複数有する不揮発性半導体記憶装置であって、
   前記メモリトランジスタは、
   活性領域に形成されたＮ型またはＰ型の不純物拡散層と、前記活性領域に形成され、該不純物拡散層と逆極性のＰ型またはＮ型の逆極性型不純物拡散層とを備え、前記フローティングゲートとなるゲート電極が、前記不純物拡散層および前記逆極性型不純物拡散層間の前記活性領域上にゲート絶縁膜を介して配置されており、
   前記不純物拡散層はプログラムイレース線に電気的に接続され、
   前記逆極性型不純物拡散層は、前記プログラムイレース線に電気的に接続されておらず、かつ、前記活性領域と短絡されており、
   前記不純物拡散層および前記逆極性型不純物拡散層間のチャネル領域を導通状態とし、前記チャネル領域と前記逆極性型不純物拡散層との境界に発生した電位により、キャリアを前記フローティングゲートに注入し、
   前記トランジスタは、
   前記フローティングゲートの下部領域にデプリート型チャネル領域とエンハンスメント型チャネル領域とが形成されており、
   前記フローティングゲートに前記キャリアを注入する際、前記フローティングゲートの電圧値を変化させ、前記メモリトランジスタの前記チャネル領域を導通状態とさせる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記トランジスタはリードトランジスタであり、
   前記メモリセルは、前記リードトランジスタを介して得られる読み出し電圧の変化を基に、前記フローティングゲートにキャリアが注入されているか否かを判断する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルは、スイッチゲート電極を有したスイッチトランジスタを備え、
   前記リードトランジスタの一端にはソース線が接続されているとともに、前記スイッチトランジスタの一端にはビット線が接続されており、前記リードトランジスタの他端と前記スイッチトランジスタの他端とが電気的に接続され、該リードトランジスタおよび該スイッチトランジスタが直列に配置された構成を有する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記メモリトランジスタは、
   データの消去時、前記チャネル領域を非導通状態とし、前記チャネル領域と前記不純物拡散層との境界に発生した電位により、前記フローティングゲートに蓄積している前記キャリアとは逆導電型のキャリアを該フローティングゲートに注入することで、データを消去する
   ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
5. 複数の前記メモリセルが行方向と列方向に配置されており、
   前記行方向に配置された前記メモリセルの前記メモリトランジスタの前記不純物拡散層は、同じ前記プログラムイレース線に接続されており、
   前記列方向に配置された前記メモリセルの前記トランジスタの一端は、同じソース線に接続されている
   ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。

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