KR101045635B1 - 불휘발성 반도체 메모리 장치와 그 전하 주입 방법 및 전자 장치 - Google Patents
불휘발성 반도체 메모리 장치와 그 전하 주입 방법 및 전자 장치 Download PDFInfo
- Publication number
- KR101045635B1 KR101045635B1 KR1020050015470A KR20050015470A KR101045635B1 KR 101045635 B1 KR101045635 B1 KR 101045635B1 KR 1020050015470 A KR1020050015470 A KR 1020050015470A KR 20050015470 A KR20050015470 A KR 20050015470A KR 101045635 B1 KR101045635 B1 KR 101045635B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- region
- main body
- body region
- charge
- Prior art date
Links
- 238000002347 injection Methods 0.000 title claims abstract description 55
- 239000007924 injection Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 210000000746 body region Anatomy 0.000 claims abstract description 85
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000009825 accumulation Methods 0.000 claims description 24
- 230000005684 electric field Effects 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 16
- 238000003949 trap density measurement Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 description 17
- 239000012535 impurity Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical group 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
핫 캐리어(hot carrier)의 발생 효율을 향상시키기 위한 전하 주입 방법에 있어서, 예를 들면, 메모리 트랜지스터의 전하 축적층에, 기입시에는 전자가 주입되고 소거시에는 정공이 주입된다. 소스 영역의 전압을 기준으로서 이용하여 +(포지티브)전압이 드레인 영역에 인가되고, 주입되는 전하에 따라 극성을 갖는 전압이 게이트 전극에 인가된다. N형의 소스 영역과 P형의 본체 영역으로 이루어진 다이오드를 도통시키기 위하여, 소스 전압과 드레인 전압의 사이의 전압치를 가지는 전압이 본체 영역에 인가된다. 그러면 이때 기생 바이폴러 트랜지스터가 도통하고, 결과적으로 드레인 측에서 임팩트 이온화가 일어나고 주입 전하량이 증가한다.
Description
도 1a는, 본 발명의 실시형태에 있어서, 본 발명의 전하 주입 방법을 이용하는 기입동작 예의 설명도이며, 도 1b는 소거 동작 예의 설명도이다.
도 2는, 본 발명의 실시형태와 관련되는 MONOS 트랜지스터의 단면도이다.
도 3a는, 본 발명의 실시에 적절한 패턴을 가지는 MONOS 트랜지스터의 평면도이며, 도 3b는, 채용 가능한 다른 패턴을 가지는 MONOS 트랜지스터의 평면도이다.
도 4a는, 본 발명의 실시형태와 관련되는 불휘발성 메모리 장치의 간략화한 전체 구성을 나타내는 도면이며, 도 4b는, 본 발명의 실시형태와 관련되는 전자 장치의 간략화한 구성을 나타내는 도면이다.
도 5a는, 종래의 바이어스 조건에 의해 CHE를 주입하는 동작의 설명도이며, 도 5b는, 종래의 바이어스 조건에 의해 핫 홀을 드레인단으로부터 주입하는 동작의 설명도이다.
본 발명은, 소스 영역과 드레인 영역에 다른 전압을 인가하여 행하는 불휘발성 반도체 메모리 장치(플래시 EEPROM)의 전하 주입 방법, 불휘발성 반도체 메모리, 및, 이것을 내장하고 있는 전자 장치에 관한 것이다.
불휘발성 메모리의 일종인 플래시 EEPROM은, 전하 축적층의 전하 축적 상태에 따라 데이터를 저장한다. 플래시 EEPROM은, 전하 축적층에 축적되어 있는 전하가 도전성 폴리실리콘으로 구성되는 게이트 구조를 가지는 것(FG형)과 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)로 대표되는 전하 축적층의 도전성이 지극히 낮은 게이트 구조를 가지는 것이 존재한다. FG형에서는, 예를 들면, 게이트 산화막을 통해 터널을 만들어 채널 전체면으로부터 전자가 주입되므로, 그 게이트 산화막상에 설치되어 있는 전하 축적층(FG：플로팅 게이트)에 전자가 축적된다(예를 들면, 일본 미심사 특허 공보 1999-86570번: 특허 문헌 1 참조).
특허 문헌 1에 기재되어 있는 전하 주입 방법에서는, 소스 및 드레인이 되는 불순물 확산영역을 플로팅으로 한 상태에서 게이트 전극에 약 18V의 높은 전압이 인가된다. 이때, 메모리 셀 어레이의 구조로 인해, 선택된 메모리 트랜지스터의 채널이 형성되는 웰에는 0V가 인가되고, 잘못된 전하 주입을 방지하기 위해 게이트에 18V가 인가되는 비선택의 메모리 트랜지스터의 웰에는 -전압(－1 ~ －2V)이 인가된다.
불휘발성 메모리를, MOS 혹은 BiCMOS 프로세스로 형성된 논리부와 함께 동일 칩에 혼재할 경우(이하, 논리 혼재 메모리라고 한다)에 있어서, 특히 FG형의 경우는, 전하 축적층으로서 폴리실리콘이 여분의 층으로 요구되기 때문에, 논리부와 메모리부는 게이트 구조상 상당히 다르며, 불휘발성 메모리를 형성하기 위하여 특별히 포토마스크(photomask)가 필요하고, 공정 수도 큰 폭으로 증가한다. 더욱이, FG형에서는, 게이트 산화막(터널 산화막)이 아주 얇아질 수 없거나, 혹은 게이트와 채널의 결합 용량이 크다는 등의 이유로 인해 저전압을 달성하기 어렵다.
이와는 반대로, MONOS형 게이트 구조를 논리 혼재 메모리에 적용할 경우, MONOS 트랜지스터의 전하 축적층이 산화막으로 삽입된 질화막으로 구성되어 있으므로, 메모리부의 폴리실리콘 층수가 논리부의 층수와 같아질 수 있고, 논리부와 메모리부는 게이트 구조 측면에서 공통성이 비교적 높고, 포토마스크 수와 공정 수가 아주 근소하게 증가된다.
그렇지만, 플래시 EEPROM의 경우, 데이터의 기입 전압 및 소거 전압이 높으면, 내장되어 있는 전압 발생 회로에 고내압의 MOS 트랜지스터가 필요하게 된다. 이 점은 FG형과 MONOS형에 공통된 과제이다. 그러므로, MONOS형에 있어서도 역시, 불휘발성 메모리에서 논리회로의 혼재를 실현하려고 하면, 포토마스크 수와 공정 수의 증가는 피할 수 없다. 따라서, 특히 논리회로가 불휘발성 메모리에 혼재된 LSI 등에서는, 포토마스크 수와 공정 수의 증가를 가능한 한 많이 억제하기 위해 기입 전압 및 소거 전압의 저전압화가 추구되고 있기 때문에, 고내압 트랜지스터가 불필요하게 된다(예를 들면, 일본 미심사 특허 공보 2001-102553번: 특허 문헌 2 참조).
특허 문헌 2에 기재되어 있는 전하 주입 방법에서는, 기입 전압과 소거 전압은 다른 극성을 갖도록 분리되고 게이트와 웰로 주어지며, 웰에는 정 또는 부의 전압이 인가된다. 이 전하 주입 방법은, 특허 문헌 1에서와 같은 방법으로, 소스 영역과 드레인 영역을 동일한 전위로 유지한 상태에서 채널의 전체 면으로부터 전하를 전하 축적층에 주입한다.
MONOS 트랜지스터는 전하 축적층의 도전성이 지극히 낮으므로 국소적인 전하 주입이 가능하다. 그것에 적합한 전하 주입 방법으로서, 이른바 CHE(Channel Hot Electron) 주입법이 알려져 있다.
도 5a는, CHE를 주입하는 동작의 설명도이다.
도 5a에 도시된 바와 같이, 산화막(101A), 전하 축적층으로서의 질화막(101B) 및 산화막(101C)으로 구성된 적층 절연막(101)이 P형 반도체로 이루어진 본체 영역(기판의 일부 또는 웰)(100)에 형성되어 있으며, 그 위에 게이트 전극(102)이 형성되어 있다. 2개의 N형 LDD(lightly doped drain) 영역(103s 및 103d)이, 본체 영역(100)으로부터 서로 떨어진 위치에서 게이트 전극(102)과 일부 겹쳐져 형성되어 있다. 게이트 전극(102)의 양측벽에, 절연체로 이루어진 스페이서(104s 및 104d)가 형성되어 있다. 스페이서(104s)에 의해 위치가 규정되는 본체 영역(100)의 표면측 부분에, N형 불순물 영역으로 이루어진 소스 영역(105s)이 형성되어 있다. 마찬가지로, 스페이서(104d)에 의해 위치가 규정되는 본체 영역(100)의 표면측 부분에, N형 불순물 영역으로 이루어진 드레인 영역(105d)이 형성되어 있다.
소스 영역(105s), 드레인 영역(105d), 게이트 전극(102) 및 본체 영역(100)은, 도시되지 않은 접촉부 및 배선을 통해, 각각 적합한 전압(Vs, Vd, Vg, Vb)으로 인가될 수 있다.
이러한 구조의 MONOS 트랜지스터에 있어서, 전하 축적층으로서의 질화막(101B)은, 상하의 산화막(101A 및 101C)과의 경계면 부근에서 특히 높은 전하 트랩 밀도를 가진다. 전자가 주입되고 전하 트랩에 포획되어 있는 상태와 그 전자가 소거된 상태 사이에서, MONOS 트랜지스터의 임계치 전압이 변화한다. 그러므로, 그 임계치 전압의 변화는 2치 코드의 데이터와 관계가 있으며, 데이터는 MONOS 트랜지스터에 기억될 수 있다.
삭제
전자를 주입하는 동작을 기입 동작이라고 정의할 경우, 소스 영역(105s)의 전압 Vs가 접지 전압 GND(=0 V)로 설정되고, 이것을 기준으로 하여, 기입 동작에서는 드레인 영역(105d)에 +전압 Vd(＋)가 인가되고, 게이트 전극(102)에 +전압 Vg(＋)가 인가된다. 이때 본체 영역(100)은 소스 영역(105s)과 같은 접지 전압 GND로 보관 유지된다.
이러한 바이어스 조건아래, 소스 영역(105s)으로부터 채널 CH에 공급된 전자가 드레인 영역(105d)을 향하여 흐르며, 동시에 측면 방향의 전계에 의해 가속된다. 그리고, 가장 전계가 높은 드레인측 LDD 영역(103d)의 단부 부근에서 고에너지 전자(핫 일렉트론 : hot electron)가 발생하고, 그 일부가, 산화막(101A) 등으로 이루어진 에너지 장벽을 넘어 적층 절연막(101)의 내부로 들어가게 되고, 질화막(101B)의 드레인 단부 주위의 영역 내의 전하트랩에 의해 포획된다.
기입 후에 임계치 전압은, 적층 절연막(101)에 포획된 전자와 독출시에 게이트 전극(102)에 인가되는 +전압과의 상쇄에 의해 기입 전의 임계치 전압보다 커진다.
데이터의 소거는, 포획된 전자의 전하량을 0으로 또는 충분히 작게 하여 달성될 수 있다. 전자를 전계에 의해 뽑아내는 방법 외에, 역극성을 갖는 전하(정공)를 주입하여 전자와 전기적으로 상쇄시키는 방법이 있다. 도 5b는 정공을 주입하여 소거 동작의 일례를 나타내는 도면이다.
이 경우, 상술한 기입의 경우와 마찬가지로, 소스 영역(105s) 및 본체 영역 (100)은 접지 전위 GND로 유지되며, 드레인 영역(105d)은 소정의 +전압 Vd(＋)로 인가된다. 게이트 전극(102)은 기입 시와는 역극성(inverse polarity)인 -전압 Vg(－)로 인가되는 것을 주의해야 한다.
이때, 게이트 전압(Vg(－))이 네가티브(-)이므로 채널은 형성되지 않고, 드레인 전압(Vd(＋))이 드레인 영역(105d) 및 LDD 영역(103d)에 인가된다. 그 결과, -전압 인가의 영향을 받는 게이트 전극(102)의 하부 영역 주위의 LDD영역(103d)의 표면부에 정공 축적층이 형성되고, 이 정공이 수직 방향 전계에 의해 가속되면서 측방향 전계에 의해 표류하여 고에너지 전하(HH：핫 홀)가 되어, 산화막(101A) 등으로 이루어진 에너지 장벽을 넘어 적층 절연막(101) 내로 뛰어들어, 질화막(101B)의 드레인 단부 주위의 전자 축적 영역으로 들어간다. 기입시에 포획된 전자는 소거시에 주입되는 정공과 재결합하여, MONOS 트랜지스터의 임계치 전압은 기입 동작 전의 값으로 되돌아간다.
이때, 게이트 전압(Vg(－))이 네가티브(-)이므로 채널은 형성되지 않고, 드레인 전압(Vd(＋))이 드레인 영역(105d) 및 LDD 영역(103d)에 인가된다. 그 결과, -전압 인가의 영향을 받는 게이트 전극(102)의 하부 영역 주위의 LDD영역(103d)의 표면부에 정공 축적층이 형성되고, 이 정공이 수직 방향 전계에 의해 가속되면서 측방향 전계에 의해 표류하여 고에너지 전하(HH：핫 홀)가 되어, 산화막(101A) 등으로 이루어진 에너지 장벽을 넘어 적층 절연막(101) 내로 뛰어들어, 질화막(101B)의 드레인 단부 주위의 전자 축적 영역으로 들어간다. 기입시에 포획된 전자는 소거시에 주입되는 정공과 재결합하여, MONOS 트랜지스터의 임계치 전압은 기입 동작 전의 값으로 되돌아간다.
삭제
삭제
소스 영역과 드레인 영역에 다른 전압을 인가하여 데이터를 기입 및 소거하는 이러한 방법은, MONOS형에 한정되지 않고 FG형에서도 역시 적용될 수 있다.
그렇지만, 플래시 EEPROM의 논리 혼재 메모리의 요구의 배경에 대해서는, 포토 마스크 수와 공정 수의 증가를 가능한 한 많이 억제하기 위하여 더욱더 저전압이 달성되어야 한다. 이 경우, CHE 주입과 HH주입에서와 같이 소스 영역과 드레인 영역에 다른 전압을 인가하는 상술한 전하 주입 방법은, 낮은 동작 전압과 기입 시간 및 소거 시간이 길어짐에 의한 핫 캐리어 발생의 효율의 저하를 가져오는 단점을 가지고 있다.
본 발명의 목적은, 소스 영역과 드레인 영역에 다른 전압을 인가하는 전하 주입 방법에 있어서, 동작 전압이 낮은 경우에도 핫 캐리어의 발생 효율을 개선하는 것이다.
본 발명에 따르면, 반도체 기판내에 형성되거나 또는 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 떨어져 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 전하 축적층 및 본체 영역의 전계를 제어하는 적층 절연막 위에 형성된 게이트 전극으로 이루어지는 메모리 트랜지스터의 전하 축적층에 전하를 주입하여 데이터의 기억 상태를 변화시키는 불휘발성 반도체 메모리 장치의 전하 주입 방법이 제공된다. 이 방법은, 전하의 주입시에, 소스 영역 및 드레인 영역에 다른 전압을 인가하는 단계와, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성된 다이오드를 도통시키기 위하여 소스 영역과 드레인 영역에 각각 인가된 다른 전압 사이의 전압(본체 바이어스 전압)을 본체 영역에 인가하는 단계와, 게이트 전극에 주입되는 전하에 따라 하나의 극성을 가지는 전압을 인가하는 단계로 이루어진다.
특정적으로, 전하 축적층에 정공을 주입하는 경우, 소스 영역과 드레인 영역의 한쪽을 기준으로서 사용하여, 다른 쪽에 +전압이 인가되고, 이 +전압보다 낮은 +전압이 본체 영역에 인가되며, -전압이 게이트 전극에 인가된다.
혹은, 전하 축적층에 전자를 주입하는 경우, 소스 영역과 드레인 영역의 한쪽을 기준으로서 사용하여, 다른 쪽에 +전압이 인가되고, 이 +전압보다 낮은 +전압이 본체 영역에 인가되며, +전압이 게이트 전극에 인가된다.
삭제
본 발명에 따르면, 반도체 기판내에 형성되거나 또는 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 떨어져 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 전하 축적층 및 본체 영역의 전계를 제어하는 적층 절연막 위에 형성된 게이트 전극으로 제공된 메모리 트랜지스터로 이루어지는 불휘발성 반도체 메모리 장치가 제공된다. 이 불휘발성 반도체 메모리 장치는, 전하 축적층의 전하 축적 상태를 변화시켜 메모리 트랜지스터의 동작을 기억하는 데이터를 제어하는 주변 회로를 가진다. 이 주변 회로에 의해 생성되는 전압 가운데, 소스 영역 및 드레인 영역에 다른 전압이 인가되고, 게이트 전극에 게이트 전압을 인가함으로써 전하 축적층에 전하를 주입할 경우에 본체 영역에 공급되는 전압(본체 바이어스 전압)이, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성된 다이오드를 도통시키기 위하여 소스 영역에 공급되는 소스 전압과 드레인 영역에 공급되는 드레인 전압과 사이의 전압치로 설정된다.
불휘발성 반도체 메모리 장치에서는, 되도록이면, 본체의 표면측 부분에 평면형 모양이 설정되어 있기 때문에, 소스 영역 및 드레인 영역에 다른 전압이 공급될 때에 본체 영역에서 흐르는 전류 경로는 드레인 영역측에서 좁아지게 된다.
본 발명에 따르면, 불휘발성 메모리 장치를 탑재하고 있는 전자 장치가 제공되며, 이 불휘발성 메모리 장치는, 반도체 기판내에 형성되거나 또는 기체에 지지를 받고 있는 반도체층으로 형성되는 제 1도전형의 본체 영역과, 본체 영역내에 서로 떨어져 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극으로 이루어져 있다. 이 불휘발성 메모리 장치는, 본체 영역, 소스 영역, 드레인 영역 및 게이트 전극에 각각 인가되는 전압을 발생시키는 전압공급회로를 포함하고 있으며, 이 전압공급회로가 전하 축적층에 전하를 주입할 때에 발생된 전압을 불휘발성 반도체 메모리 장치에 공급하고, 전자 장치내에 설치되어 있다. 본체 영역에 공급되는 전압치(본체 바이어스 전압)가, 소스 영역에 공급되는 소스 전압과 드레인 영역에 공급되는 드레인 전압의 사이의 전압치로 설정되고, 제 2도전형의 소스 영역과 제 1 도전형의 본체 영역에 의해 형성되는 다이오드를 도통시킨다.
본 발명의 불휘발성 반도체 메모리 장치 및 그 전하 주입 방법에 의하면, 소스 영역이 제 1도전형이고, 본체 영역이 제 2도전형이며, 양자는 접촉되어 있다. 또한, 제 2도전형의 본체 영역의 다른 부분은 제 1도전형의 드레인 영역을 접촉하고 있다. 전하 주입시에, 소스영역과 드레인 영역이 각각 다른 전압으로 유지되며, 그 둘 사이의 본체 바이어스 전압은 본체 영역에 인가된다. 이때, 본체 바이어스 전압은 소스 영역과 본체 영역과의 접촉 부분(PN 접합)에서 형성되는 다이오드를 도통시키는 범위의 전압치를 가진다. 이 때문에, 예를 들면, 메모리 트랜지스터가 N 채널형일 경우, 즉 소스 영역과 드레인 영역이 N형이고, 본체 영역이 P형일 경우, 소스 영역은 이미터, 본체 영역은 베이스, 드레인 영역은 콜렉터인 NPN형의 기생 바이폴러 트랜지스터가 동작한다. 그 결과, 본체 영역 내부에 전류가 흐르지만, 각 전압치를 적절히 설정하면, 그 전류에 기인하여 드레인 영역 근방에서 전자와 정공의 쌍이 발생한다. 이 전자-정공 쌍 중에서, 게이트 전극에 인가되어 있는 전압과는 역극성을 갖는 전하는 높은 에너지를 얻도록 게이트 전극에 끌어당겨지고, 적층 절연막내부에 주입되어 전하 축적층에 포획된다.
그러므로, 본체 바이어스 전압이 인가되어 있지 않은 종래의 경우와 같이 전하 축적층에 주입된 전하 이외에, 상술한 바와 같이 바이폴러 트랜지스터가 도통되는 결과로서 발생된 전하가, 적층 절연막에 주입된다. 따라서 전하의 주입 효율이 향상되고, 낮은 동작 전압에서도 소정의 임계치 전압 변화가 일어나기 때문에 전하 주입 시간이 짧아진다. 또한, 전하 주입 시간이 같다고 가정하면, 보다 낮은 동작전압에서 전하주입이 가능하게 된다.
본 발명과 관련되는 전자 장치에 의하면, 상술한 바와 같이 고속으로 저전압화가 가능한 전하 주입을 실현하기 위한 각종 전압 중에서 본체 바이어스 전압을 발생시키고 동일 전압을 불휘발성 반도체 메모리 장치에 공급하는 전압공급회로가 전자 장치에 내장되어 있다.
본 발명과 관련되는 전자 장치에 의하면, 본체 바이어스 전압을 발생시키는 기능이 제공되지 않게 구성된 불휘발성 반도체 메모리 장치의 경우에도, 본체 영역에 전압을 공급하기 위한 단자가 제공되는 한, 본 발명의 전하 주입 방법은, 같은 전자 장치에 내장되어 있는 본체 바이어스 전압의 공급 회로에 그 불휘발성 반도체 메모리 장치를 접속함으로써 인가될 수 있다. 따라서, 데이터 재기입 속도가 높은, 혹은 저전압 동작이 가능한 전자 장치를 실현할 수 있다.
이하, 본 발명의 실시형태를, N채널형의 MONOS 트랜지스터를 가지는 플래시 EEPROM을 일례로 들어 도면을 참조하면서 설명한다.
본 발명은, MONOS형 외에 게이트 전극 구조를 가지는 메모리 트랜지스터에도 적용될 수 있음에 주목해야 한다. 예를 들면, 본 발명은 FG형, 이른바 MNOS(Metal-Nitride-Oxide-Semiconductor)형, 도전성 미립자가 적층 절연막내에 매립된 나노크리스탈형 등과 같이 게이트 구조를 가지는 메모리 트랜지스터에 널리 적용될 수 있다. 또한, 본 발명은 N채널형에 한정되지 않고 P채널형에도 적용될 수 있다. 그 경우, 이하에서 설명되는 바와 같이 역극성을 가지는 도전형을 불순물과 채널로 설정하고 소스 영역과 드레인 영역의 전압의 극성을 교환함으로써, 이하의 설명이 유추적으로 적용될 수 있다.
도 2는, MONOS 트랜지스터의 단면도를 도시하고 있다.
도 2에 도시한 MONOS 트랜지스터(1)는, 제 1 도전형(P형)을 가지는 반도체로 이루어진 본체 영역(2)에 형성되어 있다. 여기서 본체 영역(2)의 형태는, P형 반도체 기판의 일부, 필요에 따라 다른 웰을 통해 반도체 기판에 형성되어 있는 P형 웰, 혹은, 기판에 지지되어 있는 P형 반도체층(예를 들면 SOI(Silicon-On-Insulator) 층) 등일 수 있다.
본체 영역(2)의 표면에, 제 1산화막(3A), 전하 축적층으로서의 질화막(3B) 및 제 2산화막(3C)으로 구성된 적층 절연막(3)이 형성되고, 그 위에 게이트 전극(4)이 형성되어 있다.
질화막(3B)은, 제 1 및 제 2산화막(3A, 3C)보다 높은 전하 트랩 밀도를 가지는 재료로 이루어져 있으며, 전하 주입시에 전하 축적층으로서 기능한다. 또한 제 1 및 제 2산화막(3A, 3C)에도 전하가 포획됨을 주의해야 하기는 하지만, 기술적으로 그 절대량이 질화막(3B)에 비해 적기 때문에 질화막(3B)을 전하 축적층이라고 칭하고 있다.
제 1 및 제 2산화막(3A, 3C)은, 본체 영역(2) 혹은 게이트 전극(4)으로부터 질화막(3B)을 전기적으로 분리하고, 전하 보관 유지시에 질화막(3B) 내에 전하를 가두는 기능을 한다. 만약 제 1 및 제 2산화막(3A, 3C)이 질화막(3B)과는 전하 트랩 밀도 차이를 가지고 전위 장벽으로서 기능한다면, 산화 질화막과 같은 다른 막으로 치환가능하다. 또한, 질화막(3B)은 높은 전하 트랩 밀도를 가지는 금속 산화막 등으로도 치환가능하다.
게이트 전극(4)에 일부 겹치는 2개의 N형 LDD(lightly doped drain) 영역(5s 및 5d)이, 본체 영역(2) 내에 서로 떨어져 있는 위치에 형성되어 있다. 또한, 드레인측의 LLD영역(5d)의 단부 부근에서 소스 측으로 연장되도록 P형 불순물 영역으로 이루어진 포켓 영역(pocket region)(6)이 형성되어 있다. 포켓 영역은 경사(oblique) 이온 주입 등에 의해 P형 불순물을 주입함으로써 형성된다. 이때에 이온 주입은 최적화되기 때문에, 포켓 영역(6)의 P형 불순물 농도가, 최종적으로 필요한 양만큼 정확하게 본체 영역의 P형 불순물 농도보다 높아지도록 조정된다. 포켓 영역(6) 그 자체의 존재에 의해, 드레인측의 LDD 영역(5d)의 단부에서 P형 불순물 농도가 국소적으로 높아지기 때문에, 동작 전압 인가시에 그 부분에서 공핍층의 증가가 억제되고, 공핍층 두께에 반비례하여 측방향 전계의 집중성이 높아진다. 이것은 전하 주입 효율의 향상에 기여하기 때문에, 포켓 영역(6)의 형성이 바람직한 것이기는 하지만, 본 발명에서는 포켓 영역(6)을 설치하는 것이 필수적인 것이 아니므로, 그 생략도 가능하다.
게이트 전극(4)의 양측벽에 절연체로 이루어진 스페이서(7s 및 7d)가 형성되어 있다. 스페이서(7s)에 의해 위치가 규정되는 본체 영역(2)의 표면측 부분에, N형 불순물 영역으로 이루어진 소스 영역(8s)이 형성되어 있다. 마찬가지로, 스페이서(7d)에 의해 위치가 규정되는 본체 영역(2)의 표면측 부분에, N형 불순물 영역으로 이루어진 드레인 영역(8d)이 형성되어 있다.
소스 영역(8s) 및 드레인 영역(8d)은, N형 불순물을 비교적 고농도로 이온 주입함으로써 형성되며, 이때 스페이서(7s, 7d) 및 게이트 전극(4)이 자기 정합 마스크층으로서 기능하고, 소스 영역(8s) 및 드레인 영역(8d)의 위치가 정해진다. 또한, LDD 영역(5s 및 5d)은, 스페이서(7s, 7d)를 형성하기 전에 N형 불순물을 이온주입함으로써 형성되며, 그 농도는 통상, 소스 영역(8s) 및 드레인 영역(8d)보다 낮게 설정된다. 게다가, LDD 영역(5s 및 5d)은, 각각 게이트 전극(4)의 단부와 평면 패턴으로 겹쳐 있다. 이것은, 후술하는 정공의 주입시에, 게이트의 전계가 드레인에 이르기 쉽게 하고, 낮은 드레인 전압으로 정공의 발생을 가능하도록 하기 위한 것이다.
만약 LDD 영역(5d)이 드레인 영역(8d)으로부터 게이트 전극 단부의 바로 밑으로 연장되면 충분하기 때문에, 게이트의 전계가 드레인에 쉽게 이른다는 것에 주목해야 한다. 이점에 있어서, 때때로 「연장 영역」이라고 칭해지며, 이는 농도의 정도를 제시하지 않는다. 이 경우, 연장 영역의 N형 불순물 농도가 드레인 영역(8d)의 N형 불순물 농도보다 항상 낮아야 하는 것은 아니다.
소스 영역(8s), 드레인 영역(8d), 게이트 전극(4) 및 본체 영역(2)의 각각은, 도시하지 않은 접촉부 및 배선을 통해, 각각의 동작에 적합한 전압 Vs(소스 전압), Vd(드레인 전압), Vg(게이트 전압) 및 Vb(본체 바이어스 전압)로 인가될 수 있다.
상기 구조를 갖는 다수의 MONOS 트랜지스터가 불휘발성 반도체 메모리 장치의 메모리 셀 어레이를 구성하도록 매트릭스로 배치되어 있다.
각 MONOS 트랜지스터에 있어서, 전하 축적층으로서의 질화막(3B)은, 상하의 제 1 및 제 2산화막(3A, 3C)의 경계면 부근에서 특히 높은 전하 트랩 밀도를 가진다. 전자가 주입되고 전하 트랩에 포획되어 있는 상태와 그 포획된 전자가 소거된 상태 사이에서, MONOS 트랜지스터의 임계치 전압이 변화한다. 그러므로, 그 임계치 전압의 변화는 2치 코드의 데이터와 관계가 있으며, 데이터는 MONOS 트랜지스터에 기억될 수 있다. 임계치의 상대적 변화가 검출될 때 2치 또는 다치(multi-value)의 기억 데이터의 독출이 가능하므로, 어느 상태가 기입상태로 설정되고, 어느 상태가 소거상태로 설정되는 것은 정의(definition)의 문제라는 것을 주의해야 한다.
본 실시형태는, 전하 주입시에 전압을 설정함으로써 소스 영역(8s)은 이미터가 되고, 드레인 영역(8d)은 콜렉터가 되며, 본체 영역(2)은 베이스가 되는 기생 바이폴러 트랜지스터를 동작시키는 것이다.
본 실시형태에서는, 이 바이폴러 동작을 이용하는 전하 주입은 기입과 소거의 적어도 한쪽에 이용한다. 보다 상세하게는, (1) 바이폴러 동작을 이용하는 전자 주입에 의해 기입이 수행되고, 바이폴러 동작을 이용하는 정공 주입에 의해, 축적된 전자를 상쇄함으로써 소거가 수행되는 경우, (2) 바이폴러 동작을 이용하는 전자 주입에 의해 기입이 수행되고, 전자를 추출함으로써 소거가 수행되는 경우, (3) 바이폴러 동작을 이용하는 정공 주입에 의해 기입이 수행되고, 바이폴러 동작을 이용하는 전자 주입을 수행하여 축적된 정공을 상쇄함으로써 소거가 수행되는 경우, (4) 바이폴러 동작을 이용하는 정공 주입에 의해 기입이 수행되고, 정공을 추출함으로써 소거가 수행되는 경우의 실시형태가 있다. 또한, 소거는, 메모리 트랜지스터가 매트릭스로 배치되어 있는 메모리 셀 어레이의 일괄 소거, 메모리 셀 어레이가 복수의 블록으로 구성되어 있는 경우에 블록 또는 메모리 셀 라인을 단위로 하는 소거, 및 비트를 단위로 하는 소거중 어느 것일 수 있다.
이하, 상기 (1)의 경우를 일례로 들어 전압 설정의 일례와 동작을 설명한다. 도 1a는 기입 동작의 설명도이다.
전자 주입에 의한 기입 동작에서는, 소스 영역(8s)의 소스 전압(Vs)은 접지 전압(=약 0V)으로 설정되고, 이것을 기준으로 하여, 드레인 영역(8d)은 +(positive)의 드레인 전압(Vd)으로 인가되고 게이트 전극(4)은 +의 게이트 전압(Vg)으로 인가된다.
이때, 본체 영역(2)은, 소스 영역(8s)과 본체 영역(2)과의 PN접합에서 다이오드를 도통시키도록 순방향으로 바이어스하기 위하여 소스 전압(Vs)과 드레인 전압(Vd)의 사이에서 본체 바이어스 전압(Vb)으로 인가된다. 이때, 드레인 영역(8d)과 본체 영역(2)과의 PN접합에서 다이오드가 역방향으로 바이어스되고, 공핍층이 확산된다. 드레인 전압(Vd) 및 게이트 전압(Vg)의 전압치는, 트랜지스터의 최소 치수나 사용되는 전원 전압의 변화에 따라 변화하므로, 어느 것이라도 가능하며, 일례를 든다면, 드레인 전압 Vd=4.5V이고, 게이트 전압 Vg=5V이다. 본체 바이어스 전압(Vb)의 전압치는 상기 조건을 만족하는 범위에서 어느 것이라도 가능하다. 소스측에 있는 다이오드의 턴온 전압(순방향 전압(Vf))에 의존하지만, 이 Vf가 0.7~0.8 V정도일 때에, 그것보다 약간 높은 Vb=0.8~1.0 V정도에서 다이오드가 도통하며, 그것에 의해 충분한 효과가 얻어질 수 있다.
이 바이어스 조건하에서, 통상의 CHE 주입 동작에 부가하여 바이폴러 동작이 동시에 수행된다.
CHE 주입 동작에서는, 소스 영역(8s)으로부터 채널(CH)에 공급된 전자가 측방향 전계에 의해 가속되면서 드레인 영역(8d)을 향해 흐른다. 이때, 포켓 영역(6)의 존재로 인하여, 측방향 전계의 집중성이 바람직하고, 그 포켓 영역(6) 부근에서 고에너지 전자(핫 일렉트론)가 발생되며, 그 일부가, 제 1 산화막(3A) 등으로 이루어진 에너지 장벽을 넘어 적층 절연막(3)의 내부로 들어가, 질화막(3B)(전하 축적층)의 드레인 단부 주위의 영역에 있는 전하 트랩에 의해 포획된다.
한편, 바이폴러 동작에서는, 이미터로서 소스 영역(8s)으로부터 전자가 본체 영역(2) 내부로 공급되고, 본체 영역 내부에서 가속되어 콜렉터로서 드레인 영역(8d)의 공핍층으로 공급된다. 결과적으로 임팩트 이온화가 일어나고, 따라서 고에너지의 정공과 전자의 쌍들이 발생된다. 이것에 의해 발생된 정공은, +의 드레인 전압(Vd)에 당겨져 드레인 영역(8d)에 흡수된다. 이것에 대해, 임팩트 이온화에 의해 발생된 전자의 일부는 본체 바이어스 전압(Vb)으로 인하여 본체 영역(2) 내에서 흩어지고, 나머지 전자는, 비교적 높은 +의 게이트 전압(Vg)에 이끌려, 한층 더 높은 에너지를 얻도록 가속되고 핫 일렉트론이 되어, 제 1산화막(3A) 등으로 이루어진 에너지 장벽을 넘어, 적층 절연막(3)의 내부로 들어가, 질화막 (3B)(전하 축적층)의 드레인 단부 주위의 영역에 있는 전하 트랩에 포획된다.
이와 같이, 통상의 CHE 주입에 의한 전하에 부가하여, 바이폴러 동작에 기인하는 전자도 주입되므로, 단위시간당 전자 주입량이 증가하여, 주입 효율이 높아진다. 이 고효율 전자 주입 동작으로 인하여, MONOS 트랜지스터의 임계치 전압이 상승한다. 상세하게는, 그 후에 데이터의 독출 동작이 행해질 때, MONOS 트랜지스터의 기입 후의 임계치 전압은, 적층 절연막(3)에 포획된 전자와, 독출 시에 게이트 전극(4)에 인가된 +전압과의 상호 상쇄에 의해 정해진다. 기입 후의 임계치 전압의 값은, 전자가 포획되어 있지 않은 상태에서 독출 동작에 의해 얻어진 기입 전의 임계치 전압보다 커짐을 주의해야 한다. 이 임계치 전압의 변화의 유무를 전압 또는 전류로 변환하여 감지함으로써, 데이터의 독출이 가능해진다.
바이폴러 동작에 의한 주입 효율의 향상을, 소거시에 2V의 임계치 전압으로 바이폴러 동작을 이용하지 않는 통상의 CHE 주입에 의해 기입 후의 임계치 전압이 6V가 된다는 것을 가정하여 임계치 전압에 의해 정량적으로 설명한다. 본체 바이어스 전압(Vb)을 인가하는 것을 제외하고 다른 전압들은 동일하다고 가정할 때, 동일한 기입 시간에 바이폴러 동작을 이용하는 CHE 주입 기입을 행하면 기입후의 임계치가 6.5V까지 상승한다. 따라서, 임계치 전압을 6V까지 올리는데 걸리는 시간이 짧아져, 고속 기입이 가능해진다. 또한, 기입 시간을 동일하게 하면, 보다 동작 전압을 낮게 할 수 있거나 혹은, 임계치 전압의 초기의 윈도우 폭(기입상태와 소거상태 사이의 임계치 전압 차이)을 크게 하여 필요한 전하 유지 특성과 재기입 특성을 만족하는 시간(수명)을 길게 할 수 있다.
정공 주입에 의한 데이터 소거 동작의 설명도가 도 1b에 도시되어 있다.
이 경우, 상술한 기입의 경우와 마찬가지로, 소스 영역(8s)은 접지 전위(= 약 0V)로 유지되고, 드레인 영역(8d)은 소정의 +전압 Vd로, 예를 들면 4.5 내지 5V로 인가된다. 그리고, 기입에서와 마찬가지로, 본체 바이어스 전압(Vb)으로서 본체 영역(2)은, 예를 들면 0.8 내지 1.0V 정도의 전압으로 인가된다. 이 전압치에 의해 만족될 요건은, 바이폴러 동작을 위해 요구되는 기입의 경우와 동일하다. 또한, 소거시에 게이트 전압(Vg)으로서는, 0V의 전압 또는 기입시 전압의 역극성인 - 전압, 예를 들면 0 내지 -5V가 게이트 전극(4)에 인가된다.
이때, 게이트 전압(Vg)이 0V 또는 -(네가티브)가 되므로, 채널은 형성되지 않고, 드레인 전압(Vd)이 드레인 영역(8d) 및 LDD 영역(5d)에 인가된다. 그 결과, -전압 등의 인가로 영향을 받은 게이트 전극(4)의 하부 영역 주위의 LDD 영역(5d)의 표면부에 정공 축적층이 형성되고, 이 정공이 수직 방향의 전계에 의해 가속되면서 측방향의 전계에 의해 표류하여 고에너지 전하(HH：핫 홀)가 되어, 제 1산화막(3A) 등에 의해 이루어진 에너지 장벽을 넘어, 적층 절연막(3)의 내로 뛰어들어 질화막(3B)(전하 축적층)의 드레인 단부 주위의 전자 축적 영역으로 들어간다. 기입시에 포획된 전자는 소거시에 주입되는 정공과 재결합하여, MONOS 트랜지스터의 임계치 전압은 기입 동작 전의 값으로 되돌아간다.
소거 동작에 있어서도 바이폴러 동작이 역시 수행된다. 게이트 전압(Vg)이 -전압이라는 것을 가정할 때, 임팩트 이온화로 생긴 정공이, 측방향 전계에 의해 표류하면서 게이트 전압에 의해 이끌리어 가속되면서 핫 홀이 되어, 전하 축적층의 전자 축적 영역에 주입된다. 결과적으로, 짧은 시간에 소거가 가능해지고, 또, 소거 시간이 동일할 경우, 보다 저전압에서의 동작이 가능해진다.
원래 소거 동작시에 LDD 영역 표면으로부터의 핫 홀 주입 효율은, 기입 동작시의 CHE의 주입 효율보다 낮고, 이것이 소거시에 시간을 필요로 하는 원인이 된다. 상술한 바와 같이, 기입과 소거시에 거의 같은 방법으로 임팩트 이온화에 의해 정공과 전자의 쌍들이 발생되고, 그들의 한쪽(전자)은 기입에 이용되고, 다른 한쪽(정공)은 소거에 이용된다. 이 경우, 종래의 방식에서는 주입 효율이 떨어지는 소거시에 개선 효과가 크다. 즉, 본 발명의 적용에 의한 소거시에 바이폴러 동작의 기여(효과)는, 기입시의 그것보다 크다. 실제, 소거 시간을 비교할 경우, 바이폴러 동작을 이용하면, 소거 시간이 7 자리수 이상 작아져 지극히 큰 효과가 있다는 것이 확인되고 있다.
다음에, MONOS 트랜지스터의 평면 패턴에 대해 설명한다.
도 3a는 본 실시형태에 적절한 평면 패턴을 가지는 MONOS 트랜지스터의 평면도이다.
도 3a에 도시한 평면 패턴의 특징은, 채널(CH)이 되는 본체 영역(2)의 표면측 부분의 평면 형상이 소자 분리 절연층(9)의 패턴에 의해 규정되고 드레인측에서 가늘게 되는 것이다. 즉, 드레인측의 채널폭(Wd)이 소스측의 채널폭(Ws)에 비하여 보다 좁게 되어 있다. 이로 인해, CHE 주입시에 전류 집중성이 높아져 전자 주입 효율이 개선된다고 하는 이점이 있다. 또, 전자 축적 영역이 드레인측의 채널폭(Wd)이 좁은 부분으로 한정되므로, 동일한 임계치 변화를 얻기 위해 필요한 주입 전하량은 작으며, 이것은 효율적이다. 이 점은, 소거시에 정공을 주입하는 영역이 한정되어 있기 때문에 또 하나의 장점으로 작용한다. 즉, 정공이 축적되는 LDD 영역(7d)의 면적이 작고, 그 부분에 전계가 집중하므로 주입 효율이 향상한다.
더욱이, 기입 및 소거시에 기생 바이폴러 트랜지스터의 임팩트 이온화의 위치들은, 이 드레인측의 좁은 부분에 모인다. 즉, 기생 바이폴러 트랜지스터의 전류 경로를 좁게하는 효과도 있으므로, 효율적이다.
전류 경로가 좁을 경우, 채널 저항값이 높아진다는 것을 주의해야 한다. 이것이 부정적으로 영향을 미칠 때, 도 3b에 나타내는 바와 같이, 소스측과 드레인측에서 채널폭이 동일한 통상의 평면패턴이 이용될 수 있다.
도 4a는 본 실시형태에 따른 불휘발성 메모리 장치의 간략화한 전체 구성도이다. 도 4a에서 불휘발성 메모리 장치(10)는, 상기와 같이 구성된 다수의 MONOS 트랜지스터(1)가 배치되어 있는 메모리 셀 어레이(11)로 이루어져 있다. 특별히 도시하지 않지만, 메모리 셀 어레이(11)는 MONOS 트랜지스터(1)에 전압을 공급하도록 행 및 열 방향으로 배치되어 있는 배선을 가지는 구성으로 되어 있다. 메모리 셀 어레이(11)의 주위에, 메모리 셀 어레이의 기입, 소거 및 독출을 제어하는 주변 회로(12)가 설치되어 있다. 도 4a에 있어서는, 주변 회로(12) 내에 전압 공급 회로(13)를 도시하고 있다. 이 전압 공급 회로(13)는, 본 발명의 특징인 본체 바이어스 전압(Vb)을 생성하여 공급할 수 있는 구성을 가지고 있다. 이 전압 공급 회로(13)는, 다른 전압(드레인 전압(Vd) 등)을 생성하는 회로와 공용될 수 있거나 또는 그 회로와는 따로 설치될 수도 있다는 것에 주의해야 한다.
삭제
도 4a는 본 실시형태에 따른 불휘발성 반도체 메모리 장치가 그 안에서 본체 바이어스 전압을 발생시키는 기능을 가지는 경우를 나타낸다. 그러나 이 기능은 불휘발성 반도체 메모리 장치의 외부에서 제공될 수도 있다. 또한 그 경우에 있서도, 불휘발성 반도체 메모리 장치는, 본체 바이어스 전압을 인가할 수 있도록 본체 영역과 양호한 접촉을 유지하여, 그 전위가 배선 및 리드 단자를 통해 외부로부터 제어될 수 있는 구성을 가지도록 요구된다는 것을 주의해야 한다.
도 4b는 본 발명의 전자 장치의 실시형태를 나타내는 도면이다.
이 전자 장치(30)는, 본체 바이어스 전압(Vb)을 발생시키는 기능은 없지만, 그 안에 기판 바이어스 고정 등을 위한 외부 단자(31A)를 가지는 불휘발성 메모리 장치(31)와, 이 외부 단자(31A)에 본체 바이어스 전압(Vb)을 공급하는 전압 공급 회로(32)를 구성하고 있다.
상기에서, 본체 바이어스 전압의 발생 기능이 없는 불휘발성 메모리만 이용가능할 경우라도, 그 기판 바이어스 고정용 등의 외부 단자(31A)를 이용하여 본체 바이어스 전압(Vb)의 인가가 가능하다.
본체 영역에 인가되는 본체 바이어스 전압(Vb)이 소스 전압(Vs)과 드레인 전압(Vd) 사이의 전압치를 가지므로, 기존 전압 등의 레벨 이동에 의해 생성될 수 있으며, 전압 발생 회로에서 부하의 증가는 일어나지 않는다는 것을 주의해야 한다. 이것은, 도 4a에 도시한 메모리에 내장되어 있는 전압 공급 회로(13)와 도 4b에 도시한 메모리 외부에 설치되어 있는 전압 공급 회로(32) 중의 어느 것에도 적용될 수 있다.
또한, 특히 메모리 내장형의 전압 공급 회로(13)에 있어서는 고내압 트랜지스터가 필요하지 않다는 이점이 있다. 이것은, 백 바이어스(back bias)의 인가에 의해 포토마스크 수와 공정 수의 증가가 일어나지 않는다는 것을 의미한다. 따라서, 본 실시형태에서는, 본체 바이어스 전압의 인가에 의해, 상술한 동작시간의 단축, 저전압의 달성 또는 긴 수명 등의 여러 가지 이점이, 어떤 비용적인 면에서의 단점 없이 얻어질 수 있다.
상술한 실시형태들은 본 발명을 보다 쉽게 이해할 수 있도록 하기 위한 것이며, 본 발명을 한정하는 것은 아니다. 따라서, 상기 실시형태들에서 나타내진 각각의 요소들은 본 발명의 기술분야에 속하는 동등한 내용과 설계상의 모든 수정을 포함한다.
Claims (9)
- 반도체 기판내에 형성되거나 또는 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 상기 본체 영역 내에 서로 떨어져 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과, 상기 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 상기 전하 축적층 및 상기 본체 영역의 전계를 제어하는 상기 적층 절연막 위에 형성된 게이트 전극으로 이루어지는 메모리 트랜지스터의 전하 축적층에 전하를 주입하여 데이터의 기억 상태를 변화시키는 불휘발성 반도체 메모리 장치의 전하 주입 방법은,상기 전하 축적층에 전하를 주입할 경우,상기 소스 영역 및 드레인 영역에 다른 전압을 인가하는 단계와,상기 제 2도전형의 소스 영역과 상기 제 1도전형의 본체 영역에 의해 형성된 다이오드를 도통시키기 위하여 상기 소스 영역 및 드레인 영역에 각각 인가된 다른 전압 사이의 전압을 상기 본체 영역에 인가하는 단계와,상기 게이트 전극에 주입되는 전하에 따라 하나의 극성을 갖는 전압을 인가하는 단계로 이루어져 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 제 1항에 있어서,상기 전하 축적층에 정공을 주입할 경우,상기 소스 영역 및 드레인 영역의 한쪽에 다른 쪽을 기준으로 이용하여 +전압을 인가하는 단계와,상기 +전압보다 낮은 +전압을 상기 본체 영역에 인가하는 단계와,상기 게이트 전극에 -전압을 인가하는 단계로 이루어져 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 제 1항에 있어서,상기 전하 축적층에 전자를 주입할 경우,상기 소스 영역 및 드레인 영역의 한쪽에 다른 쪽을 기준으로 이용하여 +전압을 인가하는 단계와,상기 +전압보다 낮은 +전압을 상기 본체 영역에 인가하는 단계와,상기 게이트 전극에 +전압을 인가하는 단계로 이루어져 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 반도체 기판내에 형성되거나 또는 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 상기 본체 영역 내에 서로 떨어져 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과, 상기 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 상기 전하 축적층 및 상기 본체 영역의 전계를 제어하기 위한 상기 적층 절연막 위에 형성된 게이트 전극으로 제공된 메모리 트랜지스터와,상기 전하 축적층의 전하 축적 상태를 변화시켜 상기 메모리 트랜지스터의 동작을 기억하는 데이터를 제어하는 주변 회로를 가지는 불휘발성 반도체 메모리 장치로 이루어져 있으며,상기 주변 회로에 의해 생성되는 전압들 가운데, 상기 소스 영역 및 드레인 영역에 다른 전압이 인가되고, 상기 게이트 전극에 게이트 전압을 인가함으로써 상기 전하 축적층에 전하를 주입할 경우에 상기 본체 영역에 공급되는 전압이, 상기 제 2도전형의 소스 영역과 상기 제 1도전형의 본체 영역에 의해 형성된 다이오드를 도통시키기 위하여 상기 소스 영역에 공급되는 소스 전압과 상기 드레인 영역에 공급되는 드레인 전압과 사이의 전압치로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 4항에 있어서,상기 본체 영역의 표면측 부분에 평면형 모양이 설정되어 있기 때문에, 상기 소스 영역 및 드레인 영역에 다른 전압이 공급될 때에 상기 본체 영역에서 흐르는 전류 경로는 상기 드레인 영역측에서 좁아지게 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 4항에 있어서,상기 적층 절연막은,상기 본체 영역측 상의 제 1의 절연막과,상기 게이트 전극측 상의 제 2의 절연막과,상기 제 1 및 제 2의 절연막의 사이에 형성되고 제 1 및 제 2의 절연막보다 높은 전하 트랩 밀도를 갖는 절연막으로 이루어진 전하 축적층으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 불휘발성 반도체 메모리 장치를 탑재하고 있는 전자 장치에 있어서,상기 불휘발성 메모리 장치는,반도체 기판에 형성되거나 또는, 기체에 지지를 받고 있는 반도체층으로 형성되어 있는 제 1도전형의 본체 영역과,본체 영역내에 서로 떨어져서 형성되어 있는 제 2도전형 반도체 영역으로 이루어진 소스 영역 및 드레인 영역과,본체 영역 상에 형성되어 전하 축적층을 포함하는 적층 절연막과,전하 축적층 및 본체 영역의 전계를 제어하기 위하여 적층 절연막 상에 형성된 게이트 전극으로 이루어져 있으며,상기 전하 축적층에 전하를 주입할 때에, 상기 본체 영역, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극에 각각 인가되는 전압을 발생시키고, 불휘발성 반도체 메모리 장치에 발생된 전압을 공급하기 위한 전압 공급회로가 상기 전자 장치내에 제공되어 있고,제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성된 다이오드를 도통시키기 위하여, 상기 본체 영역에 공급되는 전압치가, 상기 소스 영역에 공급되는 소스 전압과 상기 드레인 영역에 공급하는 드레인 전압의 사이의 전압으로 설정되는 것을 특징으로 하는 전자 장치.
- 제 7항에 있어서,상기 본체 영역의 표면측 부분에 평면형 모양이 설정되어 있기 때문에, 상기 소스 영역 및 드레인 영역에 다른 전압이 공급될 때에 상기 본체 영역에서 흐르는 전류 경로는 상기 드레인 영역측에서 좁아지게 되는 것을 특징으로 하는 전자 장치.
- 제 7항에 있어서,상기 적층 절연막은,상기 본체 영역측 상의 제 1의 절연막과,상기 게이트 전극측 상의 제 2의 절연막과,상기 제 1 및 제 2의 절연막의 사이에 형성되고 제 1 및 제 2의 절연막보다 높은 전하 트랩 밀도를 갖는 절연막으로 이루어진 전하 축적층으로 구성되어 있는 것을 특징으로 하는 전자 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00061269 | 2004-03-04 | ||
| JP2004061269A JP2005252034A (ja) | 2004-03-04 | 2004-03-04 | 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060042165A KR20060042165A (ko) | 2006-05-12 |
| KR101045635B1 true KR101045635B1 (ko) | 2011-07-01 |
Family
ID=34909233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050015470A KR101045635B1 (ko) | 2004-03-04 | 2005-02-24 | 불휘발성 반도체 메모리 장치와 그 전하 주입 방법 및 전자 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7092291B2 (ko) |
| JP (1) | JP2005252034A (ko) |
| KR (1) | KR101045635B1 (ko) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583731B1 (ko) * | 2004-08-03 | 2006-05-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자 및 그 제조방법 |
| US7652320B2 (en) * | 2005-03-03 | 2010-01-26 | Macronix International Co., Ltd. | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof |
| US7372098B2 (en) * | 2005-06-16 | 2008-05-13 | Micron Technology, Inc. | Low power flash memory devices |
| JP2007103764A (ja) * | 2005-10-06 | 2007-04-19 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| US7590005B2 (en) * | 2006-04-06 | 2009-09-15 | Macronix International Co., Ltd. | Program and erase methods with substrate transient hot carrier injections in a non-volatile memory |
| US7855417B2 (en) * | 2006-08-07 | 2010-12-21 | Ememory Technology Inc. | Non-volatile memory with a stable threshold voltage on SOI substrate |
| KR100800943B1 (ko) | 2006-08-29 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀의 프로그래밍 장치 |
| JP2008060466A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 不揮発性半導体記憶装置、そのデータ消去方法、その消去判定方法 |
| US7535758B2 (en) * | 2007-02-06 | 2009-05-19 | Maxim Integrated Products, Inc. | One or multiple-times programmable device |
| KR101192358B1 (ko) * | 2007-07-31 | 2012-10-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 프로그래밍 방법 |
| US7848148B2 (en) * | 2007-10-18 | 2010-12-07 | Macronix International Co., Ltd. | One-transistor cell semiconductor on insulator random access memory |
| JP5186190B2 (ja) * | 2007-12-06 | 2013-04-17 | シャープ株式会社 | 半導体記憶装置及びその製造方法と半導体記憶装置の動作方法 |
| US8080805B2 (en) * | 2010-03-09 | 2011-12-20 | International Business Machines Corporation | FET radiation monitor |
| US8614111B2 (en) | 2011-07-25 | 2013-12-24 | International Business Machines Corporation | Fully depleted silicon on insulator neutron detector |
| US8361829B1 (en) | 2011-08-31 | 2013-01-29 | International Business Machines Corporation | On-chip radiation dosimeter |
| US9660038B2 (en) | 2012-09-16 | 2017-05-23 | Sensor Electronic Technology, Inc. | Lateral/vertical semiconductor device |
| US9391189B2 (en) | 2012-09-16 | 2016-07-12 | Sensor Electronic Technology, Inc. | Lateral/vertical semiconductor device |
| US9166048B2 (en) * | 2012-09-16 | 2015-10-20 | Sensor Electronic Technology, Inc. | Lateral/vertical semiconductor device |
| JP6069054B2 (ja) * | 2013-03-19 | 2017-01-25 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| JP6232200B2 (ja) * | 2013-04-02 | 2017-11-15 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| CN114023822A (zh) * | 2021-11-01 | 2022-02-08 | 长江存储科技有限责任公司 | 半导体结构、其制作方法、存储器、存储系统与电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010006132A (ko) * | 1997-04-11 | 2001-01-26 | 프로그래머블 실리콘 솔루션즈 | 비휘발성 반도체 메모리 |
| KR20010051927A (ko) * | 1999-11-25 | 2001-06-25 | 아끼구사 나오유끼 | 비휘발성 반도체 기억 장치와 그 제어 방법 |
| JP2001237330A (ja) | 1999-12-17 | 2001-08-31 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| JP2004056089A (ja) | 2002-05-31 | 2004-02-19 | Sharp Corp | Ｉｃカード |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3951443B2 (ja) * | 1997-09-02 | 2007-08-01 | ソニー株式会社 | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2001085547A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP2001102553A (ja) | 1999-09-29 | 2001-04-13 | Sony Corp | 半導体装置、その駆動方法および製造方法 |
-
2004
- 2004-03-04 JP JP2004061269A patent/JP2005252034A/ja active Pending
-
2005
- 2005-02-22 US US11/061,623 patent/US7092291B2/en not_active Expired - Fee Related
- 2005-02-24 KR KR1020050015470A patent/KR101045635B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010006132A (ko) * | 1997-04-11 | 2001-01-26 | 프로그래머블 실리콘 솔루션즈 | 비휘발성 반도체 메모리 |
| KR20010051927A (ko) * | 1999-11-25 | 2001-06-25 | 아끼구사 나오유끼 | 비휘발성 반도체 기억 장치와 그 제어 방법 |
| JP2001237330A (ja) | 1999-12-17 | 2001-08-31 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| JP2004056089A (ja) | 2002-05-31 | 2004-02-19 | Sharp Corp | Ｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060042165A (ko) | 2006-05-12 |
| US7092291B2 (en) | 2006-08-15 |
| US20050194633A1 (en) | 2005-09-08 |
| JP2005252034A (ja) | 2005-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101045635B1 (ko) | 불휘발성 반도체 메모리 장치와 그 전하 주입 방법 및 전자 장치 | |
| US6211011B1 (en) | Method for fabricating asymmetric virtual ground P-channel flash cell | |
| KR950011025B1 (ko) | 반도체 기억 장치 | |
| US7859043B2 (en) | Three-terminal single poly NMOS non-volatile memory cell | |
| US7570521B2 (en) | Low power flash memory devices | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| EP0286121A2 (en) | Nonvolatile semiconductor memory device | |
| US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| US8344440B2 (en) | Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times | |
| US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
| US8384149B2 (en) | Memory cell having a shared programming gate | |
| US20090096013A1 (en) | Non-volatile memory devices with charge storage regions | |
| JP2006339554A (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
| JP6232200B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0997884A (ja) | 不揮発性半導体記憶装置 | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| KR101942580B1 (ko) | 반도체 기억 장치 및 반도체 기억 소자 | |
| JP4534724B2 (ja) | 不揮発性半導体メモリデバイス | |
| KR960014471B1 (ko) | 비휘발성 반도체 메모리장치 및 그 제조방법 | |
| JPH07183410A (ja) | 不揮発性半導体記憶装置 | |
| EP1437771A1 (en) | Electrically erasable programmable logic device | |
| JP4592666B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR950011027B1 (ko) | 반도체기억 장치의 제조방법 | |
| JPH0151068B2 (ko) | ||
| JP2005197328A (ja) | 不揮発性記憶装置、半導体集積回路装置、及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |