JP4534724B2 - 不揮発性半導体メモリデバイス - Google Patents

Description

本発明は、積層絶縁膜内のドレイン側部に保持された第１極性電荷の保持量がデータの書き込みまたは消去の状態を決め、このドレイン側部に第２極性電荷を注入してデータの書き込みまたは消去の状態を変化させる不揮発性半導体メモリデバイスと、その電荷注入方法とに関する。

図４に、不揮発性メモリデバイスのＮチャネルＭＯＮＯＳ型メモリトランジスタの平面図を示す。また、図５（Ａ）および図５（Ｂ）に、その動作時の断面（図４のＡ−Ａ断面）の概略的な構成を示している。
図５（Ａ）および図５（Ｂ）に示すように、Ｐ型半導体からなるボディ領域１００（半導体基板、ウェルまたはＳＯＩ半導体層など）に、第１酸化膜１０１Ａ，電荷蓄積層としての窒化膜１０１Ｂおよび第２酸化膜１０１Ｃからなる積層絶縁膜１０１が形成され、その上にゲート電極１０２が形成されている。ゲート電極１０２に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域１０３ｓおよび１０３ｄが、互いに離れてボディ領域１００に形成されている。ＬＤＤ領域１０３ｓと１０３ｄとの間のボディ領域部分が、動作時にチャネルが形成されるチャネル形成領域１００Ａである。

ゲート電極１０２の両側壁に、絶縁体からなるスペーサ１０４ｓおよび１０４ｄが形成されている。スペーサ１０４ｓにより位置が規定されるボディ領域１００の表面側部分に、Ｎ型不純物領域からなるソース１０５ｓが形成され、同様に、スペーサ１０４ｄにより位置が規定されるボディ領域１００の表面側部分に、Ｎ型不純物領域からなるドレイン１０５ｄが形成されている。
これらソース１０５ｓ、ドレイン１０５ｄ、ゲート電極１０２およびボディ領域１００のそれぞれは、不図示のコンタクト部および配線を介して、それぞれに適した電圧Ｖｓ，Ｖｄ，Ｖｇ，Ｖｂが印加可能となっている。

このような構造のＭＯＮＯＳメモリトランジスタにおいて、電荷蓄積層としての窒化膜１０１Ｂは、第２酸化膜１０１Ｃとの界面付近でとくに電荷トラップ密度が高い。その電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該ＭＯＮＯＳメモリトランジスタのしきい値電圧が変化する。このため、そのしきい値電圧の変化をデータの２値状態に対応させて、当該ＭＯＮＯＳメモリトランジスタにデータの記憶が可能となる。

電子を注入する動作を書き込みと定義する場合、書き込み動作では、ソース１０５ｓの電圧Ｖｓを接地電圧ＧＮＤ（＝０Ｖ）とし、これを基準に、ドレイン１０５ｄに正電圧Ｖｄ（＋）、ゲート電極１０２に正電圧Ｖｇ（＋）を印加する。このときボディ領域１００はソース１０５ｓと同じ接地電圧ＧＮＤで保持する。

このバイアス条件の下、ソース１０５ｓからチャネルＣＨに供給された電子がドレイン１０５ｄに向かって流れ、その最中に横方向電界により加速される。そして、最も電界が高いＬＤＤ領域１０３ｄの端部付近で高エネルギー電子（ホットエレクトロン）が発生し、その一部が、第１酸化膜１０１Ａ等によるエネルギー障壁を越えて積層絶縁膜１０１の内部に飛び込み、窒化膜１０１Ｂのドレイン端部を中心とした領域の電荷トラップに捕獲される。第１酸化膜１０１Ａと第２酸化膜１０１Ｃは、ボディ領域１００およびゲート電極１０２から窒化膜１０１Ｂを電気的に分離し、窒化膜１０１Ｂに注入電荷（電子）を閉じ込める役割を果す。
書き込み後のしきい値電圧は、積層絶縁膜１０１に捕獲された電子と、読み出し時にゲート電極１０２に印加される正電圧との相殺により、書き込み前のしきい値電圧より大きくなる。

データの消去は、捕獲されている電子の電荷量をゼロまたは十分小さくすることで達成でき、電子を電界により引き抜く方法のほかに、逆極性の電荷（正孔）を注入して電子と電気的に相殺させる方法がある。図５（Ｂ）は正孔を注入する消去動作例を示す図である。
この場合、前述した書き込みの場合と同様に、ソース１０５ｓおよびボディ領域１００を接地電位ＧＮＤで保持し、ドレイン１０５ｄに所定の正電圧Ｖｄ（＋）を印加する。ただし、ゲート電極１０２に対しては、書き込み時と逆極性の負電圧Ｖｇ（−）を印加する。

このとき、ゲート電圧Ｖｇ（−）が負であることからチャネルが形成されず、ドレイン電圧Ｖｄ（＋）がすべてドレイン１０５ｄおよびＬＤＤ領域１０３ｄに印加される。その結果、負電圧印加の影響を受けるゲート電極１０２の下方の領域を中心とするＬＤＤ領域１０３ｄの表面部に正孔の蓄積層が形成され、この正孔が横方向電界でドリフトしながら垂直方向電界により加速され高エネルギー電荷（ＨＨ：ホットホール）となり、第１酸化膜１０１Ａ等によるエネルギー障壁を越えて積層絶縁膜１０１の内部に飛び込み、窒化膜１０１Ｂのドレイン端部を中心とした電子の蓄積領域に入る。書き込み時に捕獲されていた電子は、この消去時に注入される正孔と再結合することから、当該ＭＯＮＯＳメモリトランジスタのしきい値電圧は書き込み動作を行う前の値に戻る。
この消去動作時に、ＬＤＤ領域１０３ｄはドレイン１０５ｄよりＮ型不純物濃度が低く、消去動作を行う際に低電圧で正孔を発生させる役割を果す。

この消去方法および前述した書き込み方法自体は、それぞれ既に知られている（たとえば、特許文献１参照）。
特開２００１−２３７３３０号公報

ところが、この２種類の電荷注入方法の組み合わせによるデータの書き換えにおいて、それぞれの電荷注入が積層絶縁膜に対し局部的であることから、先に注入した電子の電荷量を正孔の電荷量で相殺することが難しいという問題がある。
その原因の一つに、注入方法によって電荷注入効率が違うことが挙げられる。つまりチャネルから注入される電子は、ドレインから注入される正孔に比べ、より注入効率が高く、しかも酸化膜の電子に対するエネルギー障壁が正孔に対するエネルギー障壁より低い。したがって、積層絶縁膜内に注入された電子のピーク濃度が正孔のそれより高くなりやすい。また、ソース側からチャネルに供給されて高エネルギー化する電子と、ドレイン側で高エネルギー化する正孔とでは、注入位置にずれが生じやすい。
この２つの原因によってメモリトランジスタの動作において注入電荷の不一致が生じ、データ消去が不完全になりやすいという問題が発生していた。
このため、上記特許文献１に記載されたような２つの電荷注入方法を単に組み合わせて適用した不揮発性メモリデバイスにおいて、データの書き換え特性および保持特性を如何にして向上させるかが課題となっていた。

本発明が解決しようとする課題は、データの書き込みまたは消去の状態を決めるための注入による電荷分布と、データの書き込みまたは消去の状態を変化させるための逆極性電荷の注入時分布とを、積層絶縁膜内で位置的あるいは電荷量的に出来るだけ一致させて、不揮発性メモリデバイスのデータの書き換え特性および保持特性を向上させることである。

本発明に係る不揮発性半導体メモリデバイスは、基体に支持されている半導体層内または半導体基板内に互いに離れて形成され、その間の領域が第１導電型のチャネル形成領域である第２導電型のソースおよびドレインと、前記チャネル形成領域の上に形成され、下層から順に第１酸化膜、電荷保持窒化膜および第２酸化膜からなるＭＯＮＯＳ型膜構造、ＭＮＯＳ型膜構造、または、微細な導電粒子を絶縁膜中に埋め込んだ膜構造を有し、第１極性電荷の保持量に応じてデータの書き込みまたは消去の状態が決められる積層絶縁膜と、前記積層絶縁膜上のゲート電極と、前記ドレインの一部として、その主部のチャネル形成領域側に形成され、前記積層絶縁膜に第２極性電荷を注入して前記データの書き込みまたは消去の状態を変化させるときに第２極性電荷をその表面部に蓄積するエクステンション部と、前記積層絶縁膜および前記ゲート電極の側面に絶縁膜を介して形成され、当該絶縁膜が前記エクステンション部の上に延在することで、当該絶縁膜の延在部を介してエクステンション部と絶縁されたコントロール電極と、前記積層絶縁膜内に第１極性電荷を注入するときに、前記ソースを接地電位で保持し、前記ドレインと前記ゲート電極に第２極性の電圧を印加し、前記積層絶縁膜内に第２極性電荷を注入するときに、前記ソースを接地電位で保持し、前記ドレインに第２極性の電圧を印加し、前記ゲート電極に第１極性の電圧を印加し、前記エクステンション部の表面に第２極性電荷を蓄積して前記積層絶縁膜内に注入するとともに第２極性電荷の前記積層絶縁膜内における注入位置を制御するために前記ゲート電極に印加する第１極性の電圧とは独立に前記コントロール電極に第１極性の電圧を印加する電圧供給回路と、
を有する。
この構成では、前記コントロール電極を、いわゆるサイドウォール導電層とすることができる。そのため、ドレインの主部とエクステンション部の形成時のマスク層とコントロール電極とを兼用できる。

好適に、前記チャネル形成領域の前記エクステンション部に隣接する部分の第１導電型不純物濃度が、当該隣接する部分以外の前記チャネル形成領域の部分の第１導電型不純物濃度より高い。
好適に、前記電圧供給回路は、前記積層絶縁膜内に第１極性電荷を注入するときは、前記コントロール電極に第２極性の電圧を印加する。

以上の構成を有する不揮発性半導体メモリデバイスにおいて、第１極性電荷を積層絶縁膜内に注入してデータの書き込みまたは消去の状態を決め、逆極性の第２極性電荷を注入して、その状態を変化させる。これによりデータの書き換えが行われる。

不揮発性半導体メモリデバイスにおいて、ゲート電極のドレイン側にコントロール電極が形成されている。コントロール電極はドレインやゲート電極と電気的に絶縁されており、電圧供給回路によって独自の電圧が印加可能である。したがって、印加電圧の極性や大きさにもよるが、第１極性電荷の注入時および第２極性電荷の注入時に、当該電荷に水平方向成分が強い電界を作用させることができる。印加電圧の極性や大きさを２回の電荷注入で適正に調整した場合、第１極性電荷の注入後の分布と、第２極性電荷の注入時の分布とのピーク位置が近くなる、あるいは、一致するようになる。コントロール電極がない場合を考えると、注入箇所に対して垂直方向の電界を付与するためのゲート電極だけでは、このような水平方向の電界を付与できない。このときコントロール電極がドレイン側に形成されていることが重要である。これは、電荷注入が積層絶縁膜のドレイン側部に対して行われることから、コントロール電極がドレイン側に形成されていると、ドレインから注入される第２極性電荷の注入時分布に対してもピーク位置の調整がなされるからである。

また、コントロール電極とドレインの一部（エクステンション部）が絶縁膜を介して容量結合している。第２極性電荷の注入時にコントロール電極に印加する電圧の極性と大きさを適正化した場合、第２極性電荷がエクステンション部の表面に蓄積することを、このコントロール電極による電界が促進する作用が得られる。このため、高エネルギーの第２極性電荷の発生効率が高くなる。本発明においてコントロール電極に対し、第１の電荷注入ステップ時に第２極性の電圧を印加し、第２の電荷注入ステップ時に第１極性の電圧を印加することが望ましいのは、以上の理由による。

また、エクステンション部は第２導電型を有するが、その表面に第２極性電荷がより多く誘起されると第２導電型が強まる。この作用はドレインの主部に対しては余り期待できないが、主部から張り出したエクステンション部において当該作用がより顕著となる。ドレイン端の第２導電型が強まると第１導電型のチャネル形成領域との界面付近で電界が集中しやすくなり、この意味でも高エネルギーの第２極性電荷の発生効率が高くなる。
このときチャネル形成領域側でも不純物濃度を高めておくと、この電界集中がさらに加速される。本発明においてチャネル形成領域のエクステンション部に隣接する部分の第１導電型不純物濃度が他の部分より高くすることが望ましいのは、この理由による。

本発明によれば、コントロール電極によって、データの書き込みまたは消去の状態を決めるための注入による電荷分布と、データの書き込みまたは消去の状態を変化させるための逆極性電荷の注入時分布とを、積層絶縁膜内で位置的に出来るだけ一致させることができる。また、コントロールゲート電極がエクステンション部の第２極性電荷の蓄積を促進し、ドレイン端の電界集中を加速する結果、第２極性電荷の注入効率およびピーク濃度が上がり、第１極性電荷の分布とのつりあいが取れるようになる。
以上の結果、蓄積絶縁膜内で第１極性電荷と第２極性電荷との再結合効率、すなわち保持電荷の相殺確率が高まる。そのためデータ書き換えごとの閾値が安定し、不揮発性メモリデバイスのデータの書き換え特性および保持特性が向上する。

以下、本発明の実施の形態を、ＭＯＮＯＳ型メモリトランジスタを有する不揮発性メモリデバイスを例として図面を参照しつつ述べる。

図１に、不揮発性メモリデバイスのＮチャネルＭＯＮＯＳ型メモリトランジスタの平面図を示す。また、図２（Ａ）および図２（Ｂ）に、その動作時の断面（図１のＡ−Ａ断面）の概略的な構成を示している。
不揮発性メモリデバイスは、多数のメモリトランジスタを規則的に配置したメモリセルアレイを有する。図１は、その基本構成を示すものである。したがって、図１に示す平面図は実際のセル平面と、コンタクト部の有無を含め異なる場合がある。また、メモリセルアレイには、書き込み、消去、読み出し、電源供給、セル選択に関する様々な回路が接続されているが、図１において、メモリトランジスタＭＴと、その各部に必要な極性と大きさの電圧を供給するための電圧供給回路２０とのみを示している。電圧供給回路２０とメモリトランジスタＭＴとの接続は、図示を省略したコンタクト、配線によって達成されている。

図２（Ａ）および図２（Ｂ）に示すメモリトランジスタＭＴにおいて、Ｐ型半導体からなるボディ領域１（半導体基板、ウェル、または、基体（半導体以外も可）に支持されているＳＯＩ半導体層など）に、第１酸化膜２Ａ，電荷蓄積層としての窒化膜２Ｂおよび第２酸化膜２Ｃからなる積層絶縁膜２が形成され、その上にゲート電極３が形成されている。ゲート電極３に平面パターン上で一部重なる２つのＮ型不純物領域４Ｅと５Ｅが、互いに離れてボディ領域１内に形成されている。以下、この不純物領域をエクステンション部という。エクステンション部４Ｅと５Ｅとの間のボディ領域部分が、動作時にチャネルが形成されるチャネル形成領域１Ａである。

ゲート電極３の両側壁に、たとえばポリシリコンのサイドウォール導電層からなるコントロール電極６Ｄと６Ｓが形成されている。コントロール電極６Ｓにより位置が規定されるボディ領域１の表面側部分に、Ｎ型不純物領域からなるソースの主部５Ｍが形成され、同様に、コントロール電極６Ｄにより位置が規定されるボディ領域１の表面側部分に、Ｎ型不純物領域からなるドレインの主部４Ｍが形成されている。

前記エクステンション部４Ｅは、主部４Ｍとともにドレイン４を構成し、前記エクステンション部５Ｅは、主部５Ｍとともにソース５を構成する。エクステンション部４Ｅが主部４Ｍからコントロール電極６Ｄの下方を通ってゲート電極端の下方に伸びている。同様に、エクステンション部５Ｅが主部５Ｍからコントロール電極６Ｓの下方を通ってゲート電極端の下方に伸びている。
コントロール電極６Ｄとエクステンション部４Ｅ、コントロール電極６Ｄとゲート電極３、コントロール電極６Ｓとエクステンション部５Ｅ、コントロール電極６Ｓとゲート電極３の間に、絶縁膜７が介在している。これによってコントロール電極とゲート電極間、コントロール電極とエクステンション部とが電気的に絶縁されている。ドレイン側のコントロール電極６Ｄとソース側のコントロール電極６Ｓは、図１の平面図において接続されていることから、その接続箇所を含め、以下、「コントロール電極６」と総称することがある。

ドレイン側のエクステンション部４Ｅとチャネル形成領域１Ａとの境界付近で、チャネル形成領域のＰ型濃度が局部的に高められ、これにより、いわゆるポケット領域１Ｂが形成されている。ポケット領域１Ｂの形成は任意であるが、書き込みや消去時の電荷注入効率を高めるために効果があり、これにより動作電圧の低減が可能である。従って図示のようにポケット領域１Ｂを形成することが望ましい。

ゲート電極３、コントロール電極６、ドレイン４、ソース５およびボディ領域１に対し、図１に示す電圧供給回路２０によって、それぞれ独立した電圧が印加できる。これらの電圧を、順にゲート電圧Ｖｇ、コントロール電圧Ｖｃ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、バックバイアス電圧Ｖｂという。

つぎに、このような構成のＭＯＮＯＳメモリトランジスタＭＴの製造方法例について簡単に述べる。
用意した半導体基板に素子分離絶縁層（不図示）およびＰウェル（ボディ領域１）を形成する。また、閾値電圧調整用のイオン注入を行う。
つぎに、ボディ領域１上に積層絶縁膜２を形成する。熱酸化法により酸化シリコン膜（第１酸化膜２Ａ）を形成し、その上に、たとえばＬＰ−ＣＶＤ法などにより窒化シリコン膜（窒化膜２Ｂ）を形成する。窒化膜２Ｂの表面を熱酸化する方法などにより酸化シリコン膜（第２酸化膜２Ｃ）形成する。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が深いディープトラップが、窒化膜２Ｂと第２酸化膜２Ｃとの界面を中心として多く形成され、窒化膜２Ｂ内のバルクトラップとともに、電荷を捕獲する手段として機能する電荷トラップが高密度で形成される。

ゲート電極３となる導電膜を堆積し、この導電膜と、その下の積層絶縁膜２とからなる積層体を同一パターンに加工する。その後、斜めイオン注入法などによりＰ型不純物を導入し、ポケット領域１Ｂを形成する。続いてＮ型不純物をイオン注入しエクステンション部４Ｅと５Ｅを形成する。
つぎに、酸化シリコン膜などにより上記積層体とボディ領域１の表面を覆い、コントロール電極６となる導電膜（ポリシリコン膜）を厚く堆積する。コントロール電極６のコンタクト部６Ｃ（図１参照）の領域をマスク層で保護した後、ポリシリコン膜を異方性エッチングによりエッチバックし、コントロール電極６を形成する。このとき図１に示すコンタクト部６Ｃは矩形パターンとして残り、また、積層絶縁膜２とゲート電極３との積層体の周囲にサイドウォール導電層としてのコントロール電極６Ｄおよび６Ｓが形成される。
このコントロール電極６Ｄおよび６Ｓ、ゲート電極３および素子分離絶縁層などを自己整合マスクとして、さらにＮ型不純物をイオン注入する。これによりドレインの主部４Ｍとソースの主部５Ｍが形成される。
その後は、活性化アニールを行い、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該ＭＯＮＯＳメモリトランジスタＭＴを完成させる。

先に記述したように、このような構造のＭＯＮＯＳメモリトランジスタＭＴにおいて、電荷蓄積層としての窒化膜２Ｂは、第２酸化膜２Ｃとの界面付近でとくに電荷トラップ密度が高い。その電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該ＭＯＮＯＳメモリトランジスタのしきい値電圧が変化する。このため、そのしきい値電圧の変化をデータの２値状態に対応させて、当該ＭＯＮＯＳメモリトランジスタにデータの記憶が可能となる。

ただし、しきい値の相対的変化が検出できれば２値または多値の記憶データの読み出しは可能であることから、どのような状態を書き込み状態とし、どのような状態を消去状態とするかは定義上の問題である。本実施の形態において、第１の電荷注入ステップにおいて電子を注入することをデータ記憶の状態と設定する動作、すなわち書き込み動作と定義し、第２の電荷注入ステップにおいて正孔を注入することを、その設定したデータ記憶の状態を変化させて元の消去状態に戻す動作、すなわち消去動作と定義する。なお、電子と正孔、書き込みと消去の関係は、この逆であってもよい。

第１の電荷注入ステップにおいて電子を注入する動作を書き込みと定義する場合、書き込み動作では、ソース電圧Ｖｓを接地電圧ＧＮＤ（＝０Ｖ）とし、これを基準に、ドレイン４に正電圧Ｖｄ（＋）、ゲート電極３に正電圧Ｖｇ（＋）を印加する。また、コントロール電極６Ｄに所定の極性で所定の値の電圧（コントロール電圧Ｖｃ）を印加する。コントロール電圧Ｖｃの極性は任意であるが、一般には、電子の注入位置をドレイン側に移動させると正孔の注入位置と重なることから、コントロール電圧Ｖｃを正電圧とすることが望ましい。また、このときボディ領域１はソース５と同じ接地電圧ＧＮＤで保持する。

このバイアス条件の下、ソース５からチャネルＣＨに供給された電子がドレイン４に向かって流れ、その最中に横方向電界により加速される。そして、最も電界が高いドレインのエクステンション部４Ｅの端部付近で高エネルギー電子（ホットエレクトロン）が発生し、その一部が、第１酸化膜２Ａ等によるエネルギー障壁を越えて積層絶縁膜２の内部に飛び込み、窒化膜２Ｂのドレイン端部を中心とした領域の電荷トラップに捕獲される。第１酸化膜２Ａと第２酸化膜２Ｃは、ボディ領域１およびゲート電極３から窒化膜２Ｂを電気的に分離し、窒化膜２Ｂに注入電荷（電子）を閉じ込める役割を果す。
書き込み後のしきい値電圧は、積層絶縁膜２に捕獲された電子と、読み出し時にゲート電極３に印加される正電圧との相殺により、書き込み前のしきい値電圧より大きくなる。

データの消去は、捕獲されている電子の電荷量をゼロまたは十分小さくすることで達成でき、ここでは逆極性の電荷（正孔）を注入して電子と電気的に相殺させる（第２の電荷注入ステップ）。図２（Ｂ）に正孔を注入する消去動作例を示している。

この場合、前述した書き込みの場合と同様に、ソース５およびボディ領域１を接地電位ＧＮＤで保持し、ドレインの主部４Ｍに所定の正電圧Ｖｄ（＋）を印加する。ただし、ゲート電極３に対しては、書き込み時と逆極性の負電圧Ｖｇ（−）を印加する。なお、ソース領域５およびボディ領域１の一方または双方を電気的にフローティング状態としてもよい。また、ボディ領域１に負電圧を印加してもよい。

このときコントロール電圧Ｖｃの極性は任意であるが、負極性が望ましい。その理由はつぎの動作説明の中で述べる。

消去動作においてゲート電圧Ｖｇ（−）が負であることからチャネルが形成されず、ドレイン電圧Ｖｄ（＋）がすべてドレインの主部４Ｍおよびエクステンション部４Ｅに印加される。その結果、負電圧印加の影響を受けるゲート電極３の下方の領域を中心とするエクステンション部４Ｅの表面部に正孔の蓄積層が形成され、この正孔が横方向電界でドリフトしながら、ゲート電極３による垂直方向電界により加速され高エネルギー電荷（ＨＨ：ホットホール）となり、第１酸化膜２Ａ等によるエネルギー障壁を越えて積層絶縁膜２の内部に飛び込み、窒化膜２Ｂのドレイン端部を中心とした電子の蓄積領域に入る。書き込み時に捕獲されていた電子は、この消去時に注入される正孔と再結合することから注入電荷量が減少し、当該ＭＯＮＯＳメモリトランジスタのしきい値電圧は書き込み動作を行う前の値に戻る。

この消去動作の視点からは、エクステンション部４ＥのＮ型不純物の濃度を、ドレインの主部４Ｍの当該濃度より低くすることが望ましい。なぜなら、エクステンション部４Ｅの濃度が低いと、ここでの正孔の蓄積層が出来やすく、この蓄積層ができるとポケット領域との境界付近で電界強度が高まり、結果として、より低電圧で正孔を発生させやすくなり、同じ電圧ならより正孔の注入効率が上がるからである。また、前述したようにコントロール電極６Ｄに負電圧を印加することが望ましい理由は、このことエクステンション部４Ｅの表面部で正孔の蓄積層の形成を促進するからである。

以上の理由により正孔が高効率に注入されことと、書き込み時の電子の注入位置がコントロール電極６Ｄの制御を受けない場合よりドレイン側に移動することによって、電子注入時の分布と正孔注入時の分布とが位置的および電荷量的により近づいて消去効率が上がる利点がある。

図３（Ａ）および図３（Ｂ）に、このことを模式的な分布図で示している。図３（Ａ）がコントロール電極６Ｄによる制御を行わなかった場合、図３（Ｂ）が行った場合である。
図３（Ａ）に示すようにドレインから正孔を注入する消去においては、正孔の注入効率が低いことから正孔分布３１は、そのピーク濃度が電子分布３０のそれより低く、かつ、相対的にドレイン側に偏った位置３１Ａにある。これに対しコントロール電極６Ｄによる制御を適切に行うと、書き込み時の電子分布３０が位置３０Ａからドレイン側に移動し、また消去時の正孔分布３１も位置３１Ａからドレイン側に移動する。このとき正孔分布３１のピーク濃度を上げることができ、このことと電子分布３０の移動の程度を正孔より相対的に大きくすることとによって、図３（Ｂ）に示すように電子分布３０と正孔分布３１とを位置的および電荷量的にほぼ揃えることが可能となる。

このように、本実施の形態によれば、ゲート電極とは独立に異なる電圧を印加可能なコントロール電極を、ゲート電極のドレイン側に設けることによって、電子とホールの注入位置および注入分布を近づけ、あるいはほぼ一致させるができる。そのため、消去時間を長くして閾値電圧を必要な程度さげる長時間消去を行わなくとも、短時間で効率よく消去が可能となる。また、このことは更なる低電圧化に有利である。さらに、電子を保持していない部分に正孔が注入されることを抑制または防止し、これが熱的に動いて閾値が変化することが余りなくなることから、データの書き換え特性および電荷保持特性が安定し、かつ、向上する。

なお、本発明が適用できる不揮発性メモリデバイスはＭＯＮＯＳ型に限らず、ＭＮＯＳ型、微細な導電粒子を絶縁膜中に埋め込んだものなど、蓄積絶縁膜の局部に電荷を注入して保持できるものであればよい。

本発明は、半導体不揮発性メモリの分野に広く用途に適用できる。

本発明の実施の形態に係る不揮発性メモリデバイスのＮチャネルＭＯＮＯＳ型メモリトランジスタの平面図である。 （Ａ）および（Ｂ）は、図１のＡ−Ａ断面における概略的な構成と、その動作を示す模式図である。 （Ａ）および（Ｂ）は、コントロール電極の制御の有無による電荷分布の差を説明するための図である。 一般的なＭＯＮＯＳ型メモリトランジスタの平面図である。 （Ａ）および（Ｂ）は、背景技術に関するものであり、図４のＡ−Ａ断面における概略的な構成と、その動作を示す模式図である。

符号の説明

１…ボディ領域、１Ａ…チャネル形成領域、１Ｂ…ポケット領域、２…積層絶縁膜、２Ａ…第１酸化膜、２Ｂ…窒化膜、２Ｃ…第２酸化膜、３…ゲート電極、４…ドレイン、４Ｅ…エクステンション部、４Ｍ…主部、５…ソース、５Ｅ…エクステンション部、５Ｍ…主部、６，６Ｄ，６Ｓ…コントロール電極、７…絶縁膜、２０…電圧供給回路、ＭＴ…メモリトランジスタ

Claims (3)

1. 基体に支持されている半導体層内または半導体基板内に互いに離れて形成され、その間の領域が第１導電型のチャネル形成領域である第２導電型のソースおよびドレインと、
   前記チャネル形成領域の上に形成され、下層から順に第１酸化膜、電荷保持窒化膜および第２酸化膜からなるＭＯＮＯＳ型膜構造、ＭＮＯＳ型膜構造、または、微細な導電粒子を絶縁膜中に埋め込んだ膜構造を有し、第１極性電荷の保持量に応じてデータの書き込みまたは消去の状態が決められる積層絶縁膜と、
   前記積層絶縁膜上のゲート電極と、
   前記ドレインの一部として、その主部のチャネル形成領域側に形成され、前記積層絶縁膜に第２極性電荷を注入して前記データの書き込みまたは消去の状態を変化させるときに第２極性電荷をその表面部に蓄積するエクステンション部と、
   前記積層絶縁膜および前記ゲート電極の側面に絶縁膜を介して形成され、当該絶縁膜が前記エクステンション部の上に延在することで、当該絶縁膜の延在部を介してエクステンション部と絶縁されたコントロール電極と、
   前記積層絶縁膜内に第１極性電荷を注入するときに、前記ソースを接地電位で保持し、前記ドレインと前記ゲート電極に第２極性の電圧を印加し、前記積層絶縁膜内に第２極性電荷を注入するときに、前記ソースを接地電位で保持し、前記ドレインに第２極性の電圧を印加し、前記ゲート電極に第１極性の電圧を印加し、前記エクステンション部の表面に第２極性電荷を蓄積して前記積層絶縁膜内に注入するとともに第２極性電荷の前記積層絶縁膜内における注入位置を制御するために前記ゲート電極に印加する第１極性の電圧とは独立に前記コントロール電極に第１極性の電圧を印加する電圧供給回路と、
   を有する不揮発性半導体メモリデバイス。
2. 前記チャネル形成領域の前記エクステンション部に隣接する部分の第１導電型不純物濃度が、当該隣接する部分以外の前記チャネル形成領域の部分の第１導電型不純物濃度より高い
   請求項１に記載の不揮発性半導体メモリデバイス。
3. 前記電圧供給回路は、前記積層絶縁膜内に第１極性電荷を注入するときは、前記コントロール電極に第２極性の電圧を印加する
   請求項１または２に記載の不揮発性半導体メモリデバイス。

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