JP2008166437A - 半導体装置、その制御方法およびその製造方法 - Google Patents
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Abstract
【課題】ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加すること。
【解決手段】本発明は、分離層12上に設けられた半導体層15内に設けられた半導体領域14と、半導体領域上に設けられたONO膜20と、半導体領域の両側の半導体層内に設けられ分離層に達するビットライン16と、半導体領域のビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域18と、半導体領域に接続する第1電圧印加部34、44と、を有している。さらに、半導体領域はビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置、その制御方法およびその製造方法である。
【選択図】図1
【解決手段】本発明は、分離層12上に設けられた半導体層15内に設けられた半導体領域14と、半導体領域上に設けられたONO膜20と、半導体領域の両側の半導体層内に設けられ分離層に達するビットライン16と、半導体領域のビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域18と、半導体領域に接続する第1電圧印加部34、44と、を有している。さらに、半導体領域はビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置、その制御方法およびその製造方法である。
【選択図】図1
Description
本発明は半導体装置、その制御方法およびその製造方法に関し、特に、選択された範囲のメモリセルの半導体基板に電圧を印加する半導体装置、その制御方法およびその製造方法に関する。
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。不揮発性メモリの中には、ONO(Oxide/Nitride/Oxide)膜中のトラップ層に電荷を蓄積するSONOS(Silicon Oxide Nitride Oxide Silicon)型構造を有するフラッシュメモリがある。
特許文献1にはSONOS型フラッシュメモリのひとつとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。このフラッシュメモリは、ソースおよびドレインを兼ねるビットラインが半導体基板内に形成されており、半導体基板上に形成されたONO膜中のトラップ層に電荷を蓄積することができる。ソースとドレインを入れ替えることにより、1つのメモリセルに2つの電荷蓄積領域を形成することができる。
このメモリセルにおいては、メモリセルへのデータの書き込み(すなわちONO膜への電荷の蓄積)は以下により行う。ソースとドレインとの間に高電圧を印加しゲートに正の電荷を印加する。これにより、ソースとドレイン間で高エネルギーとなったホットエレクトロンがトラップ層に注入される。よって、データの書き込みが行われる。ソースとドレインを入れ替えることによりトラップ層中の2箇所に電荷を書き込むことができる。また、トラップ層への電荷(電子)の蓄積によりメモリセルを構成するトランジスタの閾値電圧が変化する。この閾値電圧を検知することによりデータを読み出すことができる。
一方、メモリセルのデータの消去(すなわちトラップ層からの電荷の消去)は以下により行う。その1つの方法としては、ドレインに正の電圧を印加しゲートに負の電圧を印加する。これにより、ドレイン近傍ではバント間トンネルによる電子ホール対が生成され、ゲートとドレイン間の電界で高エネルギーとなったホットホールがトラップ層に注入される。トラップ層に注入されたホールはトラップ層中に蓄積されていた電荷(電子)と結合し、トラップ層内の電荷が消滅する。もう1つの方法としては、ゲートに負の電圧を半導体基板に正の電圧を印加する。これにより、トラップ層中の電荷がFN(ファウラー・ノルドハイム)トンネル電流として放出されトラップ層内の電荷が消滅する。
上記従来例に係るフラッシュメモリにおいては、メモリセルの微細化のため、ビットライン間隔を狭くすることが求められている。また、例えばFNトンネル電子によりトラップ層の電荷を消去する際、選択された範囲のメモリセルの半導体基板に電圧を印加することが求められている。
本発明は、ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置、その制御方法およびその製造方法を提供することを目的とする。
本発明は、分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたONO膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、前記半導体領域に接続する第1電圧印加部と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、第1電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルの半導体基板に電圧を印加することができる。
本発明は、前記第1電圧印加部は、前記ONO膜に電荷を蓄積した後前記電荷の分布の裾野部分の電荷を消去するために、前記半導体領域に電圧を印加する半導体装置とすることができる。本発明によれば、ビットラインの間隔を狭くした場合に、1つのメモリセルのトラップ層の2箇所に蓄積された電荷分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
本発明は、前記第1電圧印加部は、前記ONO膜に蓄積された電荷を消去する際に前記半導体領域に電圧を印加する半導体装置とすることができる。本発明によれば、選択された範囲のメモリセルのデータを消去することができる。
本発明は、前記分離層は半導体基板上に設けられた絶縁層を含む半導体装置とすることができる。本発明によれば、分離層に絶縁層を含むことにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
本発明は、前記半導体層はP型半導体層を含み、前記分離層はN型半導体層上に形成された空乏層を含む半導体装置とすることができる。本発明によれば、分離層として半導体層を用いることにより、製造コストを削減することができる。
本発明は、前記N型半導体層に前記空乏層を形成するための電圧を印加する第2電圧印加部を具備する半導体装置とすることができる。本発明によれば、N型半導体層に電圧を印加することにより、空乏層を形成することができる。
本発明は、前記分離層は絶縁基板を含み、前記半導体層は多結晶シリコン層を含む半導体装置とすることができる。本発明によれば、分離層は絶縁基板を含むため、製造コストを削減することができる。
本発明は、前記素子分離領域は、前記絶縁基板に達する溝部を含む半導体装置とすることができる。また、前記素子分離領域は、埋め込み酸化膜層およびN型半導体層の少なくとも一方を含む半導体装置とすることができる。本発明によれば、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
本発明は、前記ONO膜上に前記ビットラインと交差するワードラインを具備し、前記ビットライン間の前記ワードライン下の前記ONO膜には複数の電荷蓄積領域が形成される半導体装置とすることができる。
本発明は、半導体領域と、該半導体領域上に設けられたONO膜と、前記半導体領域の両側に設けられたビットラインを有する半導体装置の制御方法において、前記ONO膜に電荷を蓄積するステップと、前記ONO膜内に蓄積された電荷の分布の裾野部分の電荷を消去するステップと、を具備する半導体装置の制御方法である。本発明によれば、ビットラインの間隔を狭くした場合に、1つのメモリセルのトラップ層の2箇所に蓄積された電荷分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
本発明は、前記ONO膜に電荷を蓄積するステップは、ホットエレクトロンを前記ONO膜に注入するために前記ビットライン間に電圧を印加するステップを含む半導体装置の制御方法とすることができる。また、本発明は、前記半導体装置は、前記ONO膜上に前記ビットラインと交差するワードラインを具備し、前記電荷を消去するステップは、前記半導体領域に前記ビットラインに対し電圧を印加するステップと、前記ワードラインに電圧を印加するステップを含む半導体装置の制御方法とすることができる。
本発明は、分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたONO膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置の制御方法において、前記半導体領域に電圧を印加するステップと、前記ONO膜に蓄積された電荷を消去するステップと、を具備する半導体装置の制御方法である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、半導体領域に電圧を印加することにより、選択された範囲のメモリセルのデータを消去することができる。
本発明は、分離層上に半導体層を形成する工程と、前記半導体層内に前記分離層に達するビットラインを形成する工程と、前記分離層に達する素子分離領域を形成する工程と、前記ビットラインの形成されるべき領域の間の領域である半導体領域上にONO膜を形成する工程と、前記半導体領域に接続する第1電圧印加部を形成する工程と、を有し、前記素子分離領域は、前記半導体領域の前記ビットラインが設けられるべき側部と異なる両側に前記分離層まで達するように形成される半導体装置の製造方法である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、第1電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置を製造することができる。
本発明は、前記分離層は半導体基板上に形成された絶縁層を含む半導体装置の製造方法とすることができる。本発明によれば、分離層に絶縁層を含むことにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことが可能な半導体装置を製造することができる。
また、本発明は、前記分離層は絶縁基板を含み、前記半導体層を形成する工程は、前記分離層上に多結晶シリコン層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、絶縁基板を用いるため、製造コストを削減することができる。
本発明は、前記素子分離領域を形成する工程は、前記絶縁基板に達する溝部を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことが可能な半導体装置を製造することができる。
本発明は、半導体基板内にN型半導体層を形成する工程と、前記N型半導体層内に底面および側面が前記N型半導体層に接するようにP型半導体層を形成する工程と、前記P型半導体層内にビットラインを形成する工程と、前記ビットラインの形成されるべき領域の間の領域である半導体領域上にONO膜を形成する工程と、前記半導体領域に接続する第1電圧印加部を形成する工程と、前記N型半導体層に接続する第2電圧印加部を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、第2電圧印加部に電圧を印加することにより、半導体領域とN型半導体層およびビットラインとの間の空乏層が形成される。空乏層により半導体領域は他の半導体領域から電気的に分離することができる。さらに、第1電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルのデータを消去することができる。
本発明によれば、ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置、その制御方法およびその製造方法を提供することができる。
以下、図面を参照に本発明に係る実施例を説明する。
実施例1はSOI(Semiconductor on Insulator)構造を有し、分離層としてSOI構造の絶縁層を、素子分離領域として埋め込み酸化膜を用いた例である。図1(a)は実施例1に係るフラッシュメモリのメモリセル領域の上視図(保護膜40、配線層42、44、46、層間絶縁膜30、ONO膜20は図示していない)、図1(b)、図1(c)および図1(d)はそれぞれ図1(a)のA−A、B−B、C−C断面図である。図1(b)ないし図1(c)を参照に、シリコン半導体基板10上に酸化シリコン膜からなる絶縁層12(分離層)が設けられている。絶縁層12上にはP型シリコン半導体層15が設けられている。半導体層15および絶縁層12はSOI構造を構成している。半導体層15には半導体領域14およびビットライン16が含まれる。
図1(a)を参照に、半導体層15内にはN型のソースおよびドレインを兼ねるビットライン16が設けられ、ビットライン16の間の半導体層15が半導体領域14となる。ビットライン16および半導体領域14は埋め込み酸化膜からなる素子分離領域18で囲まれている。図1(b)には、絶縁層12まで達する複数のビットライン16および絶縁層12まで達する素子分離領域18が図示されており、図1(c)には半導体領域14および半導体領域14を囲む素子分離領域18が図示され、図1(d)にはビットライン16およびビットライン16を囲む素子分離領域18が図示されている。すなわち、図1(a)ないし図1(e)より、半導体層15内に設けられた半導体領域14と、半導体領域14の両側の半導体層15内に設けられ絶縁層12に達するビットライン16と、半導体領域14の前記ビットラインが設けられた側部とは異なる両側に設けられ絶縁層まで達する素子分離領域18が設けられている。そして、半導体領域14はビットライン16および素子分離領域18により囲まれ、他の半導体領域14から電気的に分離している。
図1(b)ないし図1(d)を参照に、半導体領域14、ビットライン16および素子分離領域18上にONO膜20が設けられている。図1(a)を参照に、ONO膜20上にビットライン16と交差するワードライン24が設けられている。図1(b)ではワードライン24はONO膜20上に設けられ断面方向に延在している。図1(c)および図1(d)を参照に、ワードライン24はONO膜20上に複数設けられている。図1(b)ないし図1(c)を参照に、ワードライン24およびONO膜20上に層間絶縁膜30が設けられている。層間絶縁膜30にはワードライン24、ビットライン16および半導体領域14に接続するプラグ金属それぞれ32、34および36が設けられている。層間絶縁膜30上には、プラグ金属32、34および36に接続する配線層それぞれ42、44および46が設けられている。層間絶縁膜30および配線層42、44および46上に保護膜40が設けられている。図1(a)ないし図1(c)のように、半導体領域14はビットライン16、素子分離領域18および絶縁層12により囲まれ領域Pを構成している。半導体領域14に接続するプラグ金属36および配線層46(第1電圧印加部)により、領域P内の半導体領域14に電圧を印加することができる。
次に、図2(a)ないし図3(f)を用い、実施例1に係るフラッシュメモリの製造方法について説明する。図2(a)ないし図2(d)並びに図3(a)ないし図3(c)は図1(a)のA−A断面に相当する断面図である。図2(e)ないし図2(h)並びに図3(d)ないし図3(f)は図1(a)のB−B断面に相当する断面図である。
図2(a)および図2(e)を参照に、シリコン半導体基板10上に酸化シリコン層からなる絶縁層12、絶縁層12上にP型のシリコン半導体層15を形成する。図2(b)および図2(f)を参照に、STI(Shallow Trench Isolation)法を用い絶縁層12に達する埋め込み酸化膜からなる素子分離領域18を形成する。このとき、素子分離領域18は、半導体領域14となるべき領域のビットライン16が設けられるべき側部と異なる両側に絶縁層12まで達するように形成される。図2(c)および図2(g)を参照に、半導体層15および素子分離領域18上に酸化シリコン膜からなるトンネル酸化膜、窒化シリコン膜からなるトラップ層および酸化シリコン膜からなるトップ酸化膜を形成する。これにより半導体層15(すなわちビットライン16の形成されるべき領域の間の領域である半導体領域14となる領域)および素子分離領域18上にONO膜20が形成される。図2(d)および図2(h)を参照に、半導体層15に例えば砒素をイオン注入することにより、絶縁層12まで達するビットライン16を形成する。これにより、ビットライン16の間に半導体領域14が形成される。
図3(a)および図3(d)を参照に、ONO膜20上にビットライン16と交差するワードライン24を多結晶シリコンを用い形成する。図3(b)および図3(e)を参照に、ワードライン24およびONO膜20上に層間絶縁膜30として酸化シリコン膜を形成する。層間絶縁膜30にコンタクトホールを形成し、コンタクトホール内に例えばタングステンを埋め込む。これによりワードライン24、半導体領域14およびビットライン16に接続するプラグ金属32、34および36を形成する。図3(c)および図3(f)を参照に、層間絶縁膜30上に、プラグ金属32、34および36にそれぞれ接続する配線層42、44および46を形成する。配線層42、44および46および層間絶縁膜30上に酸化シリコン膜からなる保護膜40を形成する。以上により、実施例1に係るフラッシュメモリが完成する。
次に、実施例1に係るフラッシュメモリの制御方法について説明する。表1は、実施例1に係るフラッシュメモリにデータをプログラム、読み出し、消去する際のビットラインBL1、BL2、ワードライン24(ゲート)、半導体領域14に加える電圧それぞれVb1、Vb2,VgおよびVsubを示している。
まず、データをプログラムする際の制御について説明する。図4は特許文献1に開示された従来例の係るフラッシュメモリ課題について説明する図である。図4を参照に、半導体基板10a内にビットラインBL1、BL2が設けられている。ビットラインBL1およびBL2の間の半導体基板10aがチャネルである。半導体基板10a上に、トンネル酸化膜20a、トラップ層20bおよびトップ酸化膜20cからなるONO膜20が設けられている。ワードラインおよびその上の層間絶縁膜、配線層は図示していない。図4は、メモリセルを構成する1つのトランジスタのビットラインBL1、BL2近傍にトラップ層20bに2箇所の電荷61、62が蓄積された場合を示している。すなわち、ビットライン16間のワードライン24下のONO膜20には複数の電荷蓄積領域が形成される。ONO膜20上に示した電子分布1、電子分布2の曲線はトラップ層20b内の電子の分布を示している。縦方向が電子密度であり、電子分布はガウス分布をしている。メモリセルの微細化のため、ビットライン16間隔を狭くすると、電子分布1および2の裾野が重なってしまう。これでは、誤作動の原因となってしまう。このように、特許文献1に開示されたメモリセルは、微細化が困難である。
そこで、実施例1では上記課題を解決すべく、以下のような制御を行う。まず、ビットラインBL2近傍のトラップ層20bに電荷を蓄積させる場合について説明する。図5はその場合のフローチャートである。図6(a)ないし図6(c)はその場合のトラップ層に蓄積された電子分布の模式図である。図6(a)ないし図6(c)は図4の半導体基板10aにかわり半導体基板10と、絶縁層12が設けられている。ビットラインBL1、BL2および半導体領域14に印加される電圧をそれぞれVb1、Vb2およびVsubで表している。図4と同じ部材は同じ符号を付し説明を省略する。
図5を参照に、まず、データをプログラムする(すなわち電荷を蓄積させる)メモリセルが選択される(ステップS10)。表1の電荷注入の電圧が各端子に印加される。すなわち、BL1(ソース)、BL2(ドレイン)、ワードライン24(ゲート)および半導体領域14にそれぞれにVb1=0V、Vb2=4V、Vg=9VおよびVsub=0Vが印加される。これにより、ビットラインBL1とBL2との間で高エネルギーとなったホットエレクトロンがトラップ層20bに注入され電荷がONO膜20に蓄積される(ステップS12)。図6(a)を参照に、ビットラインBL2近傍のトラップ層20bに電荷62が蓄積され、その電子分布は電子分布2となる。
次に、表1のテールカットの電圧のうち、Vb2=8V、Vsub=6Vを印加する。このようにビットラインBL2(ドレイン)に対し半導体領域14に負の電圧を印加する(ステップS14)。図6(b)を参照に、ビットラインBL2と半導体領域14とはpn接合の逆バイアスとなるためBL2と半導体領域14との間に空乏層dep2が形成される。次に、表1のテールカットの電圧のうち、さらにVg=−3Vを印加する(ステップS16)。図6(c)を参照に、ワードライン24(ゲート:図示せず)と半導体領域14との間に9Vが印加される。空乏層dep2となっていない半導体領域14上のトラップ層20b内の電子がFNトンネル電流として半導体領域14に流れる。これにより、電子分布2の裾野部分の電子が減り電子分布2aとなる。プログラムベリファイを行いOKであれば終了する。プログラムベリファイがOKでなければステップS12に戻る(ステップS18)。
次に、さらに、ビットラインBL1近傍のトラップ層20bに電荷を蓄積させる場合について説明する。図7はその場合のフローチャートである。図8(a)ないし図8(c)はその場合のトラップ層に蓄積された電子分布の模式図である。図8(a)ないし図8(c)は図6(a)ないし図6(b)と同様の図であり、同じ部材は同じ符号を付し説明を省略する。図7を参照に、まず、データをプログラムする(すなわち電荷を蓄積させる)メモリセルが選択される(ステップS20)。表1の電荷注入の電圧を各端子に印加する。ここで、ビットラインBL1とBL2に印加する電圧を入れ替える。すなわち、ビットラインBL1(ドレイン)、BL2(ソース)、ワードライン24(ゲート)および半導体領域14にそれぞれVb1=4V、Vb2=0V、Vg=9VおよびVsub=0Vを印加する。これにより、ビットラインBL2とBL1との間で高エネルギーとなったホットエレクトロンがトラップ層20bに注入され電荷が蓄積される(ステップS22)。図8(a)を参照に、ビットラインBL1近傍のトラップ層20bに電荷61が蓄積され、その電子分布は電子分布1となる。
次に、表1のテールカットの電圧のうち、Vb1=8V、Vb2=8V、Vsub=6Vを印加する。このようにビットラインBL1(ドレイン)、BL2(ソース)に対し半導体領域14に負の電圧を印加する(ステップS24)。図8(b)を参照に、ビットラインBL1およびBL2と半導体領域14との間にはそれぞれ空乏層dep1およびdep2が形成される。次に、表1のテールカットの電圧のうち、さらにVg=−3Vを印加する(ステップS26)。図8(c)を参照に、空乏層dep1およびdep2となっていない半導体領域14上のトラップ層20b内の電子がFNトンネル電流として半導体領域14に流れる。これにより、電子分布1の裾野部分の電子が減り電子分布1aとなる。このとき、ビットラインBL2の近傍にも空乏層dep2を設けているため、電子分布2aの電子がさらに半導体領域14に抜けてしまうことを防止することができる。プログラムベリファイを行いOKであれば終了する。プログラムベリファイがOKでなければステップS22に戻る(ステップS28)。
次いで、データを消去する際の制御について説明する。図9(a)および図9(b)はホットホール注入によりデータを消去する場合のメモリセルを構成するトランジスタの模式図である。図9(a)は従来の構造を示している。ビットラインBL1およびBL2は半導体基板10a内に形成されている。ビットラインBL1とBL2との間の半導体基板10aがチャネルである。半導体基板10a上にONO膜20、ONO膜20上にワードライン24(ゲート)が設けられている。ワードライン24は実際は横方向に延びているが、ここでは理解しやすいようにチャネル上にのみ記載している。データを消去するためのホットホール注入のため、ビットラインBL1、BL2およびワードライン24にそれぞれVb1=0V、Vb2=6V、Vg=−6を印加する。そうすると、BL1およびBL2の近傍にそれぞれ空乏層dep1およびdep2が形成される。メモリセルの微細化によりビットライン間隔が狭くなると、空乏層dep1aおよびdep2bが接触しビットラインBL1とBL2との間の電流が半導体基板10a側を流れてしまうパンチスルー現象が生じてしまう。このように、メモリセルの微細化が難しいという課題がある。
図9(b)は実施例1に係るホットホール注入を用いたデータ消去時メモリセルの模式図である。図9(a)の半導体基板10aの代わりに半導体基板10および絶縁層12が設けられ、ビットラインBL1とBL2との間が半導体領域14となる。表1のように、ビットラインBL1、BL2、ワードライン24(ゲート)および半導体領域14に、それぞれVb1=2V、Vb2=6V、Vg=−6VおよびVsub=2Vが印加される。図9(b)を参照に、半導体領域14にVsub=2Vが印加されるためビットラインBL1およびBL2の近傍の空乏層dep1bおよびdep2bの伸びを抑えることができる。よって、空乏層dep1b、dep2bは接触せず、パンチスルー現象を抑制し、メモリセルの微細化を行うことができる。
次いで、FNトンネリル電流を用いた消去について説明する。表1のように、ビットラインBL1、BL2、ワードライン24(ゲート)および半導体領域14にそれぞれVb1=4V、Vb2=4V、Vg=−8VおよびVsub=4Vを印加する。これにより、トラップ層の電子はFNトンネル電流として半導体領域14に流れ、データが消去される。このとき、実施例1では、Vsubを図1(a)の領域Pに選択的に印加できるため、選択された範囲のメモリセルのデータを消去することができる。
実施例1によれば、図1(a)から図1(d)のように、ビットライン16、素子分離領域18および絶縁層12で囲まれた半導体領域14にプラグ金属34および配線層44(第1電圧印加部)が接続し、プラグ金属34および配線層44により領域Pに電圧を印加することができる。これにより、選択された範囲のメモリセルの半導体基板に電圧を印加することができる。
また、プラグ金属34および配線層44は、図5および図7のステップS12、S22並びに図6(a)および図8(a)のように、ONO膜20内のトラップ層に電荷を蓄積した後、図5および図7のステップS14、S16、S24およびS26並びに図6(b)、図6(c)、図8(b)および図8(c)のように、電荷の分布の裾野部分の電荷を消去するために、半導体領域14に電圧を印加している。これにより、ビットライン16の間隔を狭くした場合に、1つのメモリセルのトラップ層の2箇所に蓄積された電荷(電子)分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
さらに、ビットライン16間に電圧を印加し、ホットエレクトロンをONO膜20内のトラップ層に注入することにより、図5および図7のステップS12、S22のように、ONO膜20内のトラップ層20bに電荷を蓄積している。
さらに、図5および図7のステップS14およびS16並びにS24およびS26の電荷の消去は、ステップS14、S24のように、半導体領域14にビットライン16に対し電圧を印加し、ステップS16、S26のように、ワードラインに電圧を印加している。これにより、図6(b)、図6(c)、図8(b)および図8(c)のように、ビットライン16と半導体領域14の間に空乏層を形成し、蓄積された電荷(電子)分布のうち裾野の電子を消去することができる。
さらに、プラグ金属34および配線層44は、表1および図9(b)のように、ONO膜20内のトラップ層に蓄積された電荷を消去する際に半導体領域14に電圧を印加している。これにより、ホットホール注入を用い電荷を消去する場合はパンチスルー現象を抑制し、メモリセルの微細化が可能となる。また、FNトンネル電流を用い電荷を消去する場合は、選択された範囲のメモリセルのデータを消去することができる。
実施例2は、分離層としてpn接合の空乏層を用い、素子分離領域としてN型半導体層を用いた例である。図10(a)は実施例2に係るフラッシュメモリのメモリセル領域の上視図(保護膜40、配線層42、44、46、48、層間絶縁膜30、ONO膜20は図示していない)、図10(b)、図10(c)および図10(d)はそれぞれ図10(a)のA´−A´、B´−B´、C´−C´断面図である。図10(b)ないし図10(d)を参照に、図1(b)ないし図1(d)と比較し、半導体基板10上にシリコン半導体基板10上にN型半導体層50が設けられている。N型半導体層50に囲まれたP型半導体層52が設けられ、P型半導体層52内にビットライン16が設けられている。ビットライン16の下部はN型半導体層50には接していない。図10(a)および図10(d)を参照に、N型半導体層50に接続するプラグ金属38および配線層48が設けられている。その他の構成は図1(a)ないし図1(d)と同じであり、同じ部材は同じ符号を付し説明を省略する。
次に、図11(a)ないし図11(h)を用い、実施例2に係るフラッシュメモリの製造方法について説明する。図11(a)ないし図11(d)は図10のA´−A´に相当する断面図、図11(e)ないし図11(h)は図10のB´−B´に相当する断面図である。図11(a)および図11(e)を参照に、シリコン半導体基板10内に、例えば砒素をイオン注入し、その後熱処理することにより、N型半導体層50を形成する。図11(b)および図11(f)を参照に、N型半導体層50内に例えば燐をイオン注入し、その後熱処理することにより、P型半導体層52を形成する。このとき、P型半導体層52は底面および側面がN型半導体層50に囲まれ接するように形成する。
図11(c)および図11(g)を参照に、ONO膜20を実施例1と同様に形成する。P型半導体層52内に例えば砒素をイオン注入しその後熱処理することによりビットライン16を形成する。ビットライン16は底面および側面部がP型半導体層に囲まれ接するように形成する。図11(d)および図11(h)を参照に、実施例1と同様に、ワードライン24、層間絶縁膜30、プラグ金属32、34、36、38、配線層42、44、46、48および保護膜40を形成する。ここで、N型半導体層50に接続するプラグ金属32およびプラグ金属32に接続する配線層48は、プラグ金属32、34、36および配線層42、44、46と同様に形成することができる。以上により実施例2に係るフラッシュメモリが完成する。
図12は実施例2の制御方法を説明するための図である。図12は図10(a)の半導体基板10、N型半導体層50、P型半導体層52、ビットライン16、ONO膜20、ワードライン24を図示している。ワードライン24は実際は横方向に延びているが、ここでは理解しやすいようにチャネル上にのみ記載している。プラグ金属32、34、36および38並びに配線層42、44,46および48を用い、ビットラインBL1、BL2、ワードライン、半導体領域14の領域PおよびN型半導体層50にはそれぞれ電圧Vb1、Vb2、Vg、VsubおよびVnが印加される。まず、N型半導体層50に正の電圧を印加する。そうすると、P型半導体層52とN型半導体層50とのpn接合に逆バイアスが印加される。よって、図12のようにP型半導体層52とN型半導体層50との間に空乏層deppnが形成される。空乏層deppnがビットライン16の底面に接すると、P型半導体層52内にビットライン16および空乏層deppnに囲まれた領域Pに半導体領域14が形成される。半導体領域14は他の半導体領域14と電気的に分離される。このように、空乏層deppnが実施例1の絶縁層12と同様に分離層として機能する。その後、実施例1の図5ないし8および表1で説明したように、Vb1、Vb2、VgおよびVsubに電圧を印加することにより、実施例1と同様の動作を行うことができ、同様の効果を奏することができる。
実施例2によれば、分離層としてN型半導体層50上に形成された空乏層deppnを含んでいる。このように、半導体基板10に形成されたN型半導体層50およびP型半導体層52の界面の空乏層を分離層として用いることにより、高価なSOI構造の基板を用いる必要がなく、実施例1と比べ製造コストを削減することができる。
また、実施例2では、図10(a)から図10(d)のように、N型半導体層50に接続し、空乏層deppenを形成するための電圧を印加するプラグ金属38および配線層48(第2電圧印加部)が設けられている。プラグ金属38および配線層48により、N型半導体層50に電圧を印加し、P型半導体層52とN型半導体層50との間に空乏層deppenを形成することができる。
さらに、実施例1および実施例2のように、素子分離領域は、埋め込み酸化膜層およびN型半導体層の少なくとも一方を含むことができる。これにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
実施例3は、分離層として絶縁基板、素子分離領域として溝部、半導体領域として多結晶シリコン層を用いた例である。図13(a)は実施例3に係るフラッシュメモリのメモリセル領域の上視図(保護膜40、配線層42、44、46、層間絶縁膜30、ONO膜20は図示していない)、図13(b)、図13(c)および図13(d)はそれぞれ図13(a)のA´´−A´´、B´´−B´´、C´´−C´´断面図である。図13(b)ないし図13(d)を参照に、図1(b)ないし図1(d)と比較し、絶縁基板54(分離層)上に多結晶シリコン層57が設けられている。多結晶シリコン層57内にビットライン16が設けられている。ビットライン16の底面は絶縁基板54に接している。ビットライン16の間の多結晶シリコン層57が半導体領域14である。図13(a)ないし図13(d)を参照に、ビットライン16および半導体領域14の周囲の多結晶シリコン層57は絶縁基板54まで除去され溝部58が設けられている。溝部58が素子分離領域である。半導体領域14の領域Pはビットライン16、溝部58および絶縁基板54に囲まれ、他の半導体領域14から電気的に分離している。その他の構成は、図1(b)ないし図1(d)と同じであり同じ部材は同じ符号を付し説明を省略する。
次に、図14(a)ないし図15(d)を用い、実施例3に係るフラッシュメモリの製造方法について説明する。図14(a)ないし図14(d)並びに図15(a)および図15(b)は図13のA´´−A´´に相当する断面図、図14(e)ないし図14(h)ならびに図15(c)および図15(d)は図13(a)のB´´−B´´に相当する断面図である。図14(a)および図14(e)を参照に、例えば、石英基板、ガラス基板またはサファイヤ基板等の絶縁基板54に、例えばBを添加したP型多結晶シリコン層57をCVD法を用い形成する。図14(b)および図14(f)を参照に、多結晶シリコン層57を絶縁基板54まで除去し溝部58を形成する。これにより、素子分離領域が形成される。図14(c)および図14(g)を参照に、多結晶シリコン層57上に実施例1と同様にONO膜20を形成する。多結晶シリコン層57に例えば砒素をイオン注入し、その後熱処理する。これにより多結晶シリコン層57内に絶縁基板54に達するビットライン16を形成する。ビットライン16間の多結晶シリコン層57が半導体領域14である。
図15(a)および図15(c)を参照に、ONO膜20上に実施例1と同様にワードライン24を形成する。図15(b)および図15(d)を参照に、実施例1と同様に、ワードライン24、層間絶縁膜30、プラグ金属32、34、36配線層42、44、46および保護膜40を形成する。以上により実施例3に係るフラッシュメモリが完成する。
実施例3によれば、図13(a)から図13(d)のように、分離層は絶縁基板54を含み、半導体領域14は多結晶シリコン層57を含んでいる。このように、絶縁基板54を用いることにより、高価なSOI構造を用いることがなく、製造コストを低減させることができる。さらに、例えば、図13(b)ないし図13(d)の保護膜40上にさらに多結晶シリコン層を形成することにより、多層のメモリセルを形成することもできる。また、素子分離領域として、絶縁基板54に達する溝部58を含むことができる。
分離層および素子分離領域は、実施例1ないし実施例3の態様に限られず、半導体領域14を互いに電気的に分離するものであればよい。また第1電圧印加部および第2電圧印加部はそれぞれ半導体領域14およびN型半導体層に電圧が印加できるように電気的に接続していれば良い。実施例1ないし実施例3ではビットライン16の延在方向にメモリセル3個、ワードライン24の延在方向にメモリセル4個が配列する場合について図示しているが、これらの数には限られない。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10、10a 半導体基板
12 絶縁層
14 半導体領域
15 半導体層
16 ビットライン
18 素子分離領域
20 ONO膜
24 ワードライン
30 層間絶縁膜
32、34、36、38 プラグ金属
40 保護膜
42、44、46、48 配線層
50 N型半導体層
52 P型半導体層
54 絶縁基板
57 多結晶シリコン層
58 溝部
12 絶縁層
14 半導体領域
15 半導体層
16 ビットライン
18 素子分離領域
20 ONO膜
24 ワードライン
30 層間絶縁膜
32、34、36、38 プラグ金属
40 保護膜
42、44、46、48 配線層
50 N型半導体層
52 P型半導体層
54 絶縁基板
57 多結晶シリコン層
58 溝部
Claims (19)
- 分離層上に設けられた半導体層内に設けられた半導体領域と、
該半導体領域上に設けられたONO膜と、
前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、
前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、
前記半導体領域に接続する第1電圧印加部と、を具備し、
前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置。 - 前記第1電圧印加部は、前記ONO膜に電荷を蓄積した後前記電荷の分布の裾野部分の電荷を消去するために、前記半導体領域に電圧を印加する請求項1記載の半導体装置。
- 前記第1電圧印加部は、前記ONO膜に蓄積された電荷を消去する際に前記半導体領域に電圧を印加する請求項1または2記載の半導体装置。
- 前記分離層は半導体基板上に設けられた絶縁層を含む請求項1から3のいずれか一項記載の半導体装置。
- 前記半導体層はP型半導体層を含み、
前記分離層はN型半導体層上に形成された空乏層を含む請求項1から3のいずれか一項記載の半導体装置。 - 前記N型半導体層に前記空乏層を形成するための電圧を印加する第2電圧印加部を具備する請求項5記載の半導体装置。
- 前記分離層は絶縁基板を含み、前記半導体層は多結晶シリコン層を含む請求項1から3のいずれか一項記載の半導体装置。
- 前記素子分離領域は、前記絶縁基板に達する溝部を含む請求項7記載の半導体装置。
- 前記素子分離領域は、埋め込み酸化膜層およびN型半導体層の少なくとも一方を含む請求項1から6のいずれか一項記載の半導体装置。
- 前記ONO膜上に前記ビットラインと交差するワードラインを具備し、
前記ビットライン間の前記ワードライン下の前記ONO膜には複数の電荷蓄積領域が形成される請求項1から9のいずれか一項記載の半導体装置。 - 半導体領域と、該半導体領域上に設けられたONO膜と、前記半導体領域の両側に設けられたビットラインを有する半導体装置の制御方法において、
前記ONO膜に電荷を蓄積するステップと、
前記ONO膜内に蓄積された電荷の分布の裾野部分の電荷を消去するステップと、を具備する半導体装置の制御方法。 - 前記ONO膜に電荷を蓄積するステップは、ホットエレクトロンを前記ONO膜に注入するために前記ビットライン間に電圧を印加するステップを含む請求項11記載の半導体装置の制御方法。
- 前記半導体装置は前記ONO膜上に前記ビットラインと交差するワードラインを具備し、
前記電荷を消去するステップは、前記半導体領域に前記ビットラインに対し電圧を印加するステップと、
前記ワードラインに電圧を印加するステップを含む請求項11または12記載の半導体装置の制御方法。 - 分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたONO膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置の制御方法において、
前記半導体領域に電圧を印加するステップと、
前記ONO膜に蓄積された電荷を消去するステップと、を具備する半導体装置の制御方法。 - 分離層上に半導体層を形成する工程と、
前記半導体層内に前記分離層に達するビットラインを形成する工程と、
前記分離層に達する素子分離領域を形成する工程と、
前記ビットラインの形成されるべき領域の間の領域である半導体領域上にONO膜を形成する工程と、
前記半導体領域に接続する第1電圧印加部を形成する工程と、を有し、
前記素子分離領域は、前記半導体領域の前記ビットラインが設けられるべき側部と異なる両側に前記分離層まで達するように形成される半導体装置の製造方法。 - 前記分離層は半導体基板上に形成された絶縁層を含む請求項15記載の半導体装置。
- 前記分離層は絶縁基板を含み、
前記半導体層を形成する工程は、前記分離層上に多結晶シリコン層を形成する工程を含む請求項15記載の半導体装置。 - 前記素子分離領域を形成する工程は、前記絶縁基板に達する溝部を形成する工程を含む請求項17記載の半導体装置。
- 半導体基板内にN型半導体層を形成する工程と、
前記N型半導体層内に底面および側面が前記N型半導体層に接するようにP型半導体層を形成する工程と、
前記P型半導体層内にビットラインを形成する工程と、
前記ビットラインの形成されるべき領域の間の領域である半導体領域上にONO膜を形成する工程と、
前記半導体領域に接続する第1電圧印加部を形成する工程と、
前記N型半導体層に接続する第2電圧印加部を形成する工程と、を有する半導体装置の製造方法。
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