JP4927716B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特に電荷蓄積領域を複数有するトランジスタを用いた不揮発性メモリである半導体装置およびその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化、メモリを構成するトランジスタの電気的特性の揺らぎの低減を目的とした技術開発が進められている。不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積されるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。さらに、その中に、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有するフラッシュメモリが開発されている。

例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない構造を有している。さらに、ビットラインがソース領域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これにより、メモリセルの微細化を図っている。

上記従来技術について図１を用い説明する。図１は従来技術のメモリセルの上視図である。半導体基板に埋め込まれたビットライン４４が上下方向に延在している。半導体基板上にはＯＮＯ膜(図示せず)が形成されている。ワードライン４６はＯＮＯ膜上に形成され、ビットライン４４の幅方向に延在している。

ビットライン４４は例えば砒素のイオン注入による拡散層で形成されるため、比較的抵抗が高い。ビットライン４４の抵抗が高いと、書き込み消去特性が悪化する。そこで、ワードライン４６複数本毎にコンタクトホール４８を設けビットライン４４と配線層（図示せず）とが接続する。配線層は金属で形成され低抵抗なため、書き込み消去特性が悪化することを防止することができる。

ビットライン４４と配線層とを接続するコンタクトホール４８は、ビットラインコンタクト領域２８に設けられている。ビットラインコンタクト領域２８はワードライン４６の長手方向に延在している。ビットラインコンタクト領域２８の間には、複数(図では２本)のワードライン４６にわたりビットライン４４と配線層とを接続するコンタクトホール１８がないワードライン領域２６が設けられている。

ビットライン４４はトランジスタ５０のソース領域およびドレイン領域を含んでいる。またワードライン４６はトランジスタ５０のゲート電極を含んでいる。ビットライン４４（ソース領域およびドレイン領域）間のワードライン４６（ゲート電極）下のＯＮＯ膜中に電荷を蓄積することにより不揮発性メモリとして機能する。また、トランジスタ５０のＯＮＯ膜には２つの電荷蓄積領域を有する。

米国特許第６０１１７２５号明細書

しかしながら、従来技術においては、コンタクトホール４８とビットライン４４の合わせがずれコンタクトホール４８がビットライン４４から外れると、ビットライン４４と半導体基板間で接合電流が流れてしまう。これを防止するため、コンタクトホール４８とビットライン４４の合わせ余裕を確保するとメモリセルの微細化に反する。このように、メモリセルの微細化が困難であった。

本発明は、コンタクトホールとビットラインの合わせ余裕を確保し、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、基板に埋め込まれたビットラインと、前記ビットライン上を交差し、前記ビットラインの幅方向に延在したワードラインと、前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配線層と、前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したワードライン領域間に設けられたビットラインコンタクト領域と、を具備し、前記ビットラインコンタクト領域において、前記配線層は１本おきに、前記ビットラインと接続している半導体装置である。本発明によれば、ビットラインコンタクト領域において、配線層には１本おきにビットラインと接続されるため、ビットラインと接続されていない配線層の下に、配線層に接続されたビットラインを拡げることができる。これにより、コンタクトホールとビットラインの合わせ余裕を確保できる。よって、ビットラインの間隔を狭くしメモリセルを微細化することが可能な半導体装置を提供することができる。

本発明は、前記ビットラインコンタクト領域において、前記配線層と接続するビットラインは、前記ビットラインコンタクト領域内に前記ワードライン領域内の前記ビットラインの幅より幅の広いコンタクトパッドを有する半導体装置とすることができる。本発明によれば、ビットラインがビットラインコンタクト領域にコンタクトパッドを有することにより、さらにコンタクトホールとビットラインの合わせ余裕を確保できる。これより、さらにメモリセルを微細化することが可能な半導体装置を提供することができる。

本発明は、前記ビットラインの幅方向に隣接する前記コンタクトパッド間は電気的に分離されている半導体装置とすることができる。本発明は、前記電気的な分離は、トレンチ分離領域で素子分離されている半導体装置とすることができる。本発明によれば、コンタクトホールがコンタクトパッドから外れたとしても、コンタクトホールはトレンチ分離領域上に形成され接合電流が流れることはない。よって、さらにコンタクトホールとビットラインの合わせ余裕を確保できる。これより、さらにメモリセルを微細化することが可能な半導体装置を提供することができる。

本発明は、第１のビットラインコンタクト領域内で前記ビットラインと分離している前記配線層は、前記ワードライン領域を挟んで隣の第２のビットラインコンタクト領域内で、前記ビットラインと接続する半導体装置とすることができる。本発明は、前記ビットラインは、１つの前記ビットラインコンタクト領域でのみ１つの前記配線層と接続しており、前記ビットラインコンタクト領域の両側の前記ワードライン領域に延在する半導体装置とすることができる。本発明は、前記ビットライン長手方向に隣接する前記ビットラインは、前記ビットラインコンタクト領域において、電気的に分離されている半導体装置とすることができる。本発明は、前記電気的な分離は、トレンチ分離領域で素子分離されている半導体装置とすることができる。

本発明は、前記ワードライン領域内に設けられたトランジスタに接続された２つの前記ビットラインは、それぞれ、前記ワードライン領域の相対する両側に形成された前記ビットラインコンタクト領域において前記配線層に接続されている半導体装置とすることができる。本発明は、前記ビットラインは、ソース領域およびドレイン領域を兼ね、前記ワードラインは、前記半導体基板上に形成されたＯＮＯ膜上に設けられたゲート電極を兼ねる半導体装置とすることができる。

本発明は、半導体基板内に埋め込まれたビットラインを形成する工程と、前記ビットライン上を交差し、前記ビットラインの幅方向に延在するワードラインを形成する工程と、前記ワードライン上を交差し、前記ビットラインの長手方向に延在した配線層を形成する工程と、を具備し、前記配線層を形成する工程は、前記配線層を、前記ワードラインの長手方向に延在し複数の前記ワードラインを配置したワードライン領域間に設けられたビットラインコンタクト領域において、１本おきに前記ビットラインと接続する工程を含む半導体装置の製造方法である。本発明によれば、ビットラインコンタクト領域において、配線層には１本おきにビットラインと接続されるため、ビットラインと接続されていない配線層の下には、配線層に接続されたビットラインを拡げることができる。これにより、コンタクトホールとビットラインの合わせ余裕を確保できる。よって、ビットラインの間隔を狭くしメモリセルを微細化することが可能な半導体装置の製造方法を提供することができる。

本発明は、前記ビットラインを形成する工程は、コンタクトパッドを形成する工程を含み、前記コンタクトパッドは、前記ビットラインコンタクト領域において前記配線層と接続すべき前記ビットラインに含まれ、前記ビットラインコンタクト領域内に前記ワードライン領域内の前記ビットラインの幅より幅の広い半導体装置の製造方法とすることができる。本発明によれば、ビットラインがビットラインコンタクト領域にコンタクトパッドを有することにより、さらにコンタクトホールとビットラインの合わせ余裕を確保できる。これより、さらにメモリセルを微細化することが可能な半導体装置の製造方法を提供することができる。

本発明は、隣接する前記コンタクトパッド間が形成されるべき領域にトレンチ分離領域を形成する工程を具備する半導体装置の製造方法とすることができる。本発明によれば、コンタクトホールがコンタクトパッドから外れたとしても、コンタクトホールはトレンチ分離領域上に形成され接合電流が流れることはない。よって、さらにコンタクトホールとビットラインの合わせ余裕を確保できる。これより、さらにメモリセルを微細化することが可能な半導体装置の製造方法を提供することができる。

本発明は、前記ビットラインを形成する工程は、前記ビットラインと前記ビットラインに隣接する前記トレンチ分離領域にイオンを注入する工程を含む半導体装置の製造方法とすることができる。本発明によれば、トレンチ分離領域とビットラインの合わせがずれた場合も、トレンチ分離領域とビットラインは接して形成することができる。これにより、接合電流をより確実に防止することができる。これより、さらにメモリセルを微細化することが可能な半導体装置の製造方法を提供することができる。

本発明は、前記半導体基板上にＯＮＯ膜を形成する工程を具備し、前記ワードラインを形成する工程は、前記ＯＮＯ膜上にゲート電極を含む前記ワードラインを形成する工程である半導体装置の製造方法とすることができる。

本発明によれば、ビットラインコンタクト領域において、配線層は１本おきにビットラインと接続されるため、ビットラインと接続されていない配線層の下には、配線層に接続されたビットラインを拡げることができる。これにより、コンタクトホールとビットラインの合わせ余裕が大きくなる。よって、ビットラインの間隔を狭くしメモリセルを微細化することが可能な半導体装置を提供することができる。

図1は従来技術に係るフラッシュメモリのメモリセルの上視図である。 図２は実施例１に係るフラッシュメモリのメモリセルの上視図（その１）である。 図３は実施例１に係るフラッシュメモリのメモリセルの断面図である。 図４は実施例１に係るフラッシュメモリのメモリセルの上視図（その２）である。 図５は従来技術と実施例１に係るフラッシュメモリのビットラインを比較した図であり、（ａ）は従来技術のビットラインの上視図、（ｂ）は実施例１のビットラインの上視図である。 図６は実施例１に係るフラッシュメモリの製造方法を示す上視図（その１）である。 図７は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。 図８は実施例１に係るフラッシュメモリの製造方法を示す上視図（その２）である。 図９は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。 図１０は実施例１に係るフラッシュメモリの製造方法を示す上視図（その３）である。 図１１は実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。 図１２は実施例２に係るフラッシュメモリの製造方法を示す上視図（その１）である。 図１３は実施例２に係るフラッシュメモリの製造方法を示す上視図（その２）である。 図１４は実施例２に係るフラッシュメモリの製造方法を示す断面図である。 図１５は実施例２に係るフラッシュメモリの製造方法を示す上視図（その３）である。

以下、図面を参照に実施例について説明する。

図２は実施例１に係るフラッシュメモリのメモリセルの上視図（保護膜、配線層、層間絶縁膜は図示せず）である。ここで、図２はビットライン１４の配置、形状を理解しやすくするため配線層２２を図示していない。図３（ａ）は図４のビットラインコンタクト領域２８のＡ−Ａ断面図、図３（ｂ）は図４の配線層２２領域のＢ−Ｂ断面図である。図４は図２に配線層２２を図示した上視図である。半導体基板１０にビットライン１４が埋め込まれている。ＯＮＯ膜１２が半導体基板１０上に形成されている。ワードライン１６は、ＯＮＯ膜１２上に形成され、ビットライン１４上を交差しビットライン１４の長手方向に延在している。ワードライン領域２６には、複数（図２では２本）のワードライン１６が配置されている。ビットラインコンタクト領域２８は、ワードライン１６の長手方向に延在し、ワードライン領域２６間に設けられている。

ビットライン１４はトランジスタ５２のソース領域およびドレイン領域を含んでいる。またワードライン１６はトランジスタ５２のゲート電極を含んでいる。ビットライン１４（ソース領域およびドレイン領域）間のワードライン１６（ゲート電極）下のＯＮＯ膜１２中に電荷を蓄積することにより不揮発性メモリとして機能する。また、トランジスタ５２のＯＮＯ膜１２には従来技術と同様に２つの電荷蓄積領域を有することができる。

ビットラインコンタクト領域２８において、配線層２２は１本おきにコンタクトホール１８が形成されビットライン１４に接続している。そして、コンタクトホール１８を介し配線層２２に接続されたビットライン１４は、ビットラインコンタクト領域２８内にワードライン領域内２６のビットライン１４幅より幅の広いコンタクトパッド１５を有している。さらに、隣接するコンタクトパッド１５は半導体基板１０により電気的に分離されている。

図５は従来技術のビットライン４４（図５（ａ））と実施例１のビットライン１４（図５（ｂ））の上視図である。実施例１のビットライン１４はコンタクトパッド１５を有している。これは以下の理由による。図２より、ビットラインコンタクト領域２８において、配線層２２は１本おきにコンタクトホール１８が形成される。このため、コンタクトホール１８が形成されていない配線層２２下で、配線層２２に接続されたビットライン１４を拡げることができる。よって、ビットラインコンタクト領域２８において、コンタクトホール１８を介し配線層２２と接続されたビットライン１４は、幅の広いコンタクトパッド１５を有することができる。

これより、コンタクトホール１８とビットライン１４の合わせが図５中の矢印のようにずれたとしても、コンタクトホール１８がビットライン１４（コンタクトパッド１５）から外れることを防止している。これにより、ビットライン１４間隔を従来技術より小さいくすることができる。例えば、ビットライン１４の間隔のみ考えると、従来技術に比べ、約１／２のビットライン間隔とすることができる。よって、メモリセルの微細化が図れる。

このように、ビットラインコンタクト領域２８に、コンタクトパッド１５を設けることができたのは、さらに、以下のような理由による。ビットラインコンタクト領域内２８ａ（第１のビットラインコンタクト領域）でビットライン１４と分離している配線層２２は、ワードライン領域２６を挟んで隣のビットラインコンタクト領域２８ｂ（第２のビットラインコンタクト領域）内で、ビットライン１４と接続している。さらに、ビットライン１４は、１つのビットラインコンタクト領域２８でのみ１つの配線層２２と接続しており、ビットラインコンタクト領域２８の両側のワードライン領域２６に延在している。

これらより、ビットライン１４は配線層２２と接続していないビットラインコンタクト領域２８まで延在する必要がない。すなわち、ビットライン１４長手方向に隣接するビットライン１４は、ビットラインコンタクト領域２８において、電気的に分離されている。図５（ｂ）のように、実施例１のビットライン１４は長さを短くできる。以上より、ビットラインコンタクト領域２８において、配線層２２と接続するビットライン１４は、その領域２８内で、配線層２２の下まで、コンタクトパッド１５を拡げることができた。

別の観点では、従来技術においては、トランジスタ５０を流れる電流は、ビットラインコンタクト領域２８ａおよび２８ｂより供給される。トランジスタはビットラインコンタクト領域２８ａよりにあるため、その電流は主に図１の矢印のように、ビットラインコンタクト領域２８ａから供給され、２８ａに至る。これに対し、実施例１においては、トランジスタ５２を流れる電流は、図２の矢印のように、ビットラインコンタクト領域２８ａから供給され、ビットラインコンタクト領域２８ｂに至る。すなわち、ワードライン領域２６内に設けられたトランジスタ５２に接続された２つのビットライン１４は、それぞれ、前記ワードライン領域２６の相対する両側に形成されたビットラインコンタクト領域２８において配線層２２に接続されている。

これにより、ビットライン１４は配線層２２と接続していないビットラインコンタクト領域２８まで延在する必要がない。そこで、ビットラインコンタクト領域２８において、配線層２２と接続するビットライン１４は、その領域２８内で、配線層２２の下まで、コンタクトパッド１５を拡げることができた。

次に、実施例１に係るフラッシュメモリの製造方法について図６から１１を用い説明する。まず、Ｐ型シリコン半導体基板１０（または、半導体基板に形成されたＰ型領域）上にＯＮＯ膜１２として、酸化シリコン膜からなるトンネル酸化膜、窒化シリコン膜からなるトラップ層、酸化シリコン膜からなるトップ酸化膜を、例えばＣＶＤ法を用い形成する。ＯＮＯ膜１２上に、フォトレジスト２４を塗布し、通常の露光技術を用い所定の領域を開口する。フォトレジスト２４をマスクに例えば砒素をイオン注入し、熱処理することにより半導体基板１０に埋め込まれたビットライン１４を形成する。

図６および図７はこのときの図であり、図６は上視図、図７（ａ）はビットラインコンタクト領域２８のＡ−Ａ断面図、図７（ｂ）は配線層２２が形成される領域のＢ−Ｂ断面図である。ビットライン１４の形成と同時に、コンタクトパッド１５を形成する。コンタクトパッド１５は、ビットラインコンタクト領域２８において配線層２２と接続すべきビットライン１４に含まれており、さらに、ビットラインコンタクト領域２８内にワードライン領域２６内のビットライン１４の幅より幅が広い。また、隣接するコンタクトパッド１５間が形成されるべき領域は半導体基板１０により素子分離されている。

次に、図８および図９を用い説明する。図８は上視図、図９（ａ）はビットラインコンタクト領域２８のＡ−Ａ断面図、図９（ｂ）はワードライン１６の領域のＢ−Ｂ断面図、図９（ｃ）は配線層２２が形成される領域のＣ−Ｃ断面図である。フォトレジスト２４を除去する。その後、ＯＮＯ膜１２上に多結晶シリコン膜を形成し、所定領域を通常の露光技術、エッチング技術を用い除去する。これによりビットライン１４上を交差するワードライン１６が形成される。図９（ｂ）において、ワードライン１６下のビットライン１４間の半導体基板１０がチャネルとなる。ワードライン１６下のビットライン１４がソース領域およびドレイン領域となる。チャネル上のワードライン１6がゲート電極となる。ワードライン領域２６には複数（図１０では２本）のワードライン１６が配置されている。

次に、図１０および図１１を用い説明する。図１０は上視図（層間絶縁膜は図示せず）、図１１（ａ）はビットラインコンタクト領域２８のＡ−Ａ断面図、図１１（ｂ）は配線層２２が形成される領域のＢ−Ｂ断面図である。ＯＮＯ膜１２およびワードライン１６上に層間絶縁膜２０として、例えばＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜をＣＶＤ法により形成する。層間絶縁膜２０の所定領域に、通常の露光技術およびエッチング技術を用い、コンタクトホール１８を形成する。

次に、コンタクトホール１８内を、例えばＴｉ／ＷＮまたはＴｉ／ＴｉＮ並びにＷで埋込む。ワードライン１６上を交差する配線層２２を例えばＡｌを用い形成する。これにより、配線層２２を、ワードライン１６の長手方向に延在し複数のワードライン１６を配置したワードライン領域２６間に設けられたビットラインコンタクト領域２８において、１本おきにビットライン１４と接続する。層間絶縁膜２０および配線層２２上に保護膜３４を形成する。以上により実施例１に係るフラッシュメモリのメモリセルが完成する。

図１２から１５は実施例２に係るフラッシュメモリのメモリセルおよびその製造方法を示す図である。図１２、図１３および図１５は上視図、図１４は図１３のＡ−Ａ断面図である。図１２において、Ｐ型シリコン半導体基板１０の所定の領域に通常のＳＴＩ（Shallow Trench Isolation）法を用い、半導体基板１０にトレンチ分離領域３０を形成する。トレンチ分離領域３０は半導体基板１０に溝（トレンチ）部を形成し、溝部に酸化シリコン膜を形成し埋め込んだ領域である。半導体を除去し酸化シリコン膜を形成しているため、リーク電流を抑えることが出来る。

トレンチ分離領域３０は例えば以下の方法で形成する。所定領域の半導体基板１０をドライエッチング法によりエッチングし、溝部を形成する。その後、全面に熱酸化法又はＣＶＤ法により酸化シリコン膜を形成する。ＣＭＰ（Chemical Mechanical Polish）法又は選択的なエッチングにより平坦化する。これにより、溝部に酸化シリコン膜が埋め込まれ、トレンチ分離領域３０が形成される。ビットラインコンタクト領域２８であって、配線層２２にコンタクトホール１８が形成されない領域にトレンチ分離領域３０が形成されている。すなわち、隣接するコンタクトパッド３５間が形成されるべき領域にトレンチ分離領域を形成する。

図１３において、半導体基板１０上に実施例１と同様にＯＮＯ膜１２を形成する。ＯＮＯ膜１２上にフォトレジスト３２を形成する。このとき、フォトレジスト３２の開口部は、ビットラインコンタクト領域２８にワードライン１６の延在方向に連続して形成され、配線層２２を形成する領域に配線層２２の延在方向に連続して形成される。このように、フォトレジスト３２の開口部は格子状となっている。半導体基板１０に、例えば砒素をイオン注入しビットライン３４を形成する。図１４のように、トレンチ分離領域３０に注入された砒素は活性化することはない。よって、ビットライン３４はトレンチ分離領域３０に接して形成することができる。

その後、実施例１と同じ製造方法により実施例２に係るフラッシュメモリが完成する。図１５は完成したフラッシュメモリのメモリセルの上視図であり、保護膜、配線層、層間絶縁膜、ワードラインは図示いていない。実施例１と同様にビットライン３４はコンタクトパッド３５を有している。隣接するコンタクトパッド３５間にトレンチ分離領域３０が設けられている以外は実施例１と同様である。すなわち、前記ビットラインの幅方向に隣接するコンタクトパッド３５間およびビットライン３４長手方向に隣接するビットライン３４間はトレンチ分離領域３０で電気的に素子分離されている。これにより、コンタクトホール１８とビットライン３４の合わせがずれて、コンタクトホール１８がコンタクトパッド３５から外れたとしても、ビットライン３４と半導体基板１０の間に接合リークが流れることはない。これにより、実施例１よりさらにビットライン３４間隔を小さくでき、メモリセルの微細化が可能となる。

また、図１３および図１４のように、ビットライン３４を形成する工程は、ビットライン３４とビットライン３４に隣接するトレンチ分離領域３０に例えば砒素イオンを注入することによりビットライン３４を形成している。これにより、ビットライン３４とトレンチ分離領域３０を接して形成することができる。よって、トレンチ分離領域３０とビットライン３４の合わせがずれたとえしても、ビットライン３４と半導体基板１０の間に接合電流が流れることを防止することができる。実施例２においては、フォトレジスト３２の開口部は格子状であったが、開口部は少なくともビットライン３４とビットライン３４に隣接するトレンチ分離領域３０を含んでいることが好ましい。ここで、ビットライン３４に隣接するトレンチ分離領域３０とは、例えばトレンチ分離領域３０とビットライン３４の合わせ余裕程度の範囲のことである。

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (3)

1. 半導体基板に埋め込まれたビットラインと、
   前記ビットラインの上方において前記ビットラインと交差するように、前記ビットラインの幅方向に延在したワードラインと、
   前記ワードラインの上方において前記ワードラインと交差するように、前記ビットラインの長手方向に延在した配線層と、
   前記ワードラインの長手方向に延在し、複数の前記ワードラインを配置したワードライン領域間に設けられたビットラインコンタクト領域と、を具備し、
   前記ビットラインコンタクト領域において、前記配線層は１本おきに、前記ビットラインと接続しており、
   前記ビットラインコンタクト領域において、前記配線層と接続するビットラインは、前記ビットラインコンタクト領域内に前記ワードライン領域内の前記ビットラインの幅より幅の広いコンタクトパッドを有し、
   前記ビットラインの幅方向に隣接する前記コンタクトパッド間は電気的に分離されており、
   前記ビットラインコンタクト領域は、第１のビットラインコンタクト領域と第２のビットラインコンタクト領域とを含み、
   前記第１のビットラインコンタクト領域内で前記ビットラインから分離している前記配線層は、前記ワードライン領域を挟んで前記第１のビットラインコンタクト領域の隣にある前記第２のビットラインコンタクト領域内で、前記ビットラインと接続し、
   前記ビットラインは、１つの前記ビットラインコンタクト領域でのみ１つの前記配線層と接続しており、前記ビットラインコンタクト領域の両側の前記ワードライン領域に延在し、
   前記ビットライン長手方向に隣接する前記ビットラインは、前記ビットラインコンタクト領域において、電気的に分離されており、
   前記ワードライン領域内に設けられたトランジスタに接続された２つの前記ビットラインは、それぞれ、前記ワードライン領域の相対する両側に形成された前記ビットラインコンタクト領域において前記配線層に接続しており、
   前記ビットラインは、ソース領域およびドレイン領域を兼ね、前記ワードラインは、前記半導体基板上に形成されたＯＮＯ膜上に設けられたゲート電極を兼ねる、半導体装置。
2. 前記コンタクトパッド同士の電気的な分離は、トレンチ分離領域で素子分離されている
   、請求項１記載の半導体装置。
3. 前記ビットライン同士の電気的な分離は、トレンチ分離領域で素子分離されている、請求項１記載の半導体装置。

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