JP4965445B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特に不揮発性メモリを有する半導体装置およびその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化を目的とした技術開発が進められている。不揮発性メモリルとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積されるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といった構造を有するフラッシュメモリがある。さらに、その中に、メモリセスの微細化を目的に、ビットラインが半導体基板に埋め込まれておりソース領域とドレイン領域を兼ねているフラッシュメモリがある（特許文献１）。

従来例に係るフラッシュメモリについて、図１（ａ）ないし図３（ｃ）を用い説明する。なお、図１（ａ）、図２（ａ）および図３（ａ）では、ＯＮＯ膜１４、層間絶縁膜３０、配線層３４および保護膜３６は図示していない。図１（ａ）ないし図１（ｃ）を参照に、Ｐ型シリコン半導体基板１０内にイオン注入によりＮ型のビットライン１２を形成する。ビットラインは図１（ａ）のＢ−Ｂ方向に延在している。半導体基板１０上にＯＮＯ膜１４を形成する。ＯＮＯ膜１４上にワードライン１６を形成する。ワードライン１６の形成は、全面にわたり多結晶シリコン膜を形成し、通常の露光法およびエッチング法を用いることで形成する。ワードライン１６数本置きに後に説明するビットラインコンタクト領域４０が設けられている。

図２（ａ）および図２（ｃ）を参照に、ワードライン１６の両側に窒化シリコン膜からなる側壁層２０を形成する。このとき、ワードライン１６間は側壁層２０で埋め込まれる。一方、図２（ａ）および図２（ｃ）のように、ビットラインコンタクト領域４０は側壁層２０では埋め込まれず、ビットラインコンタクト領域４０の両側のワードライン１６ａの側部に、それぞれ側壁層２０ａが形成される。

図３（ａ）ないし図３（ｃ）を参照に、ワードライン１６、側壁層２０、ＯＮＯ膜１４上に層間絶縁膜３０を形成する。層間絶縁膜３０およびＯＮＯ膜１４に、ビットラインコンタクト領域４０内のビットライン１２に接続するコンタクトホール３２を形成する。コンタクトホール３２内はプラグ金属で埋め込む。層間絶縁膜３０上に、ビットライン１２の長手方向に延在し、コンタクトホール３２を介しビットライン１２に接続する配線層３４を形成する。配線層３４および層間絶縁膜３０上に保護膜３６を形成する。以上により、実施例１に係るフラッシュメモリが完成する。

ここで、ビットライン１２はイオン注入を用いた拡散層で形成されている。そのため、配線層３４等の金属に比べ抵抗が高い。このため、ビットライン１２のみではメモリセルへの書き込み、消去特性が劣化してしまう。そこで、ワードライン１６を複数本超える毎に、ビットライン１２とより抵抗の低い金属で構成された配線層３４をコンタクトホール３２を介し接続させる。これにより、メモリセルへの書き込み、消去特性を劣化させることを抑制している。メモリセル領域の面積を縮小させるため、ワードライン１６複数本毎に、ワードライン１６の長手方向に伸びるビットラインコンタクト領域４０を設け、この領域にコンタクトホール３２を配置する。

米国特許６０１１７２５号明細書

従来技術においては以下のような課題が生じている。まず、図３（ａ）を参照に、ワードライン１６を形成する際、ビットラインコンタクト領域４０の両側のワードライン１６ａの幅ＷＬ２はワードライン１６同士が隣接するワードライン１６の幅ＷＬ１に対し広くなる。例えば、ＷＬ１が１５０ｎｍの場合、ＷＬ２は１７０ｎｍとなってしまう。これは、ワードライン１６のレジストパターンを露光する際の近接効果によるものである。このようにワードライン１６の幅の分布が大きい。ワードライン１６はコントロールゲートも兼ねている。よって、近接効果に起因したワードライン１６の幅の分布により、メモリセルの電気的特性分布も大きくなってしまう。

また、ワードライン１６間の側壁層２０は両側をワードライン１６に接しているのに対し、ビットラインコンタクト領域４０に面する側壁層２０ａは片側がワードライン１６ａに接している。このため、図３（ｃ）のように、ワードライン１６間の側壁層２０と、その形状はビットラインコンタクト領域４０に面する側壁層２０ａではその断面形状が異なる。また、ワードライン１６間の側壁層２０の幅ＳＷ１に対し、ビットラインコンタクト領域４０に面する側壁層２０ａの幅ＳＷ２は異なる。例えば、ＳＷ１が８０ｎｍの場合、ＳＷ２は９０ｎｍとなってしまう。このように、側壁層２０の幅や形状の分布が大きい。側壁層２０は窒化シリコン膜等の応力が大きい絶縁膜が使用される。これにより、ビットラインコンタクト領域４０の両側のメモリセルとその他のメモリセルでは、側壁層２０から加わる応力が異なる。このため、メモリセルの電気的特性分布が大きくなってしまう。

また、コンタクトホール３２のビットライン１２に対する露光の合わせがずれた場合、コンタクトホール３２は半導体基板１０上に形成される。そうすると、コンタクトホール３２内のプラグ金属と半導体基板１０間で接合電流が流れる、よってビットライン１２と半導体基板１０間にリーク電流が流れてしまう。

本発明は、上記課題に鑑み、ワードライン幅の分布の抑制、側壁層の幅および形状の分布の抑制、または、ビットラインと半導体基板間のリーク電流の抑制が可能な半導体装置およびその製造法を提供することを目的とする。

本発明は、半導体基板中に設けられたビットラインと、前記半導体基板上に設けられたＯＮＯ膜と、前記ＯＮＯ膜上に設けられ、前記ビットラインの幅方向に延在するワードラインと、前記ビットラインの幅方向に延在し、前記ビットラインと配線層を接続するコンタクトホールが形成されたビットラインコンタクト領域内に設けられたダミー層と、を具備する半導体装置とすることができる。本発明によれば、ダミー層により、ワードライン形成時の近接効果を抑制し、ワードラインの幅の分布を抑制することができる。

本発明は、前記ダミー層の膜厚は前記ワードラインの膜厚と実質的に同じである半導体装置とすることができる。本発明によれば、ワードラインの幅の分布をより抑制することができる。

本発明は、前記ダミー層と隣接するワードラインとの距離は、前記ワードラインの間距離と実質的に同じである半導体装置とすることができる。本発明によれば、ワードラインの幅の分布をより抑制することができる。

本発明は、前記ダミー層は、前記ビットラインの間の半導体基板上に形成された半導体装置とすることができる。本発明によれば、ビットラインに接続するコンタクトホールを形成することができる。

本発明は、前記ダミー層は、前記ワードラインの長手方向に連続的に形成され、前記コンタクトホールを含む開口部を有する半導体装置とすることができる。本発明によれば、ワードライン形成時の近接効果によるワードライン幅の分布を抑制することができる。また側壁層を形成した場合は、側壁層の幅および形状の分布の抑制、ビットラインと半導体基板間のリーク電流の抑制が可能となる。

本発明は、前記ワードラインおよび前記ダミー層の両側に側壁層を有する半導体装置とすることができる。本発明によれば、ダミー層により、側壁層の幅および形状の分布を抑制することができる。また、コンタクトホールがビットラインからずれた場合もビットラインと半導体基板間のリーク電流を抑制することができる。

本発明は、前記側壁層は前記ビットラインと重なる半導体装置とすることができる。本発明によれば、ビットラインと半導体基板間のリーク電流をより抑制することができる。

本発明は、半導体基板内にビットラインを形成する工程と、前記半導体基板上にＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上に、前記ビットラインの幅方向に延在するワードラインを形成する工程と、前記ビットラインの長手方向に延在し、前記ビットラインと配線層を接続するコンタクトホールが形成されるべきビットラインコンタクト領域内の前記ＯＮＯ膜上にダミー層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ダミー層により、ワードライン形成時の近接効果を抑制し、ワードラインの幅の分布を抑制することができる。

本発明は、前記ダミー層を形成する工程は前記ワードラインを形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、ダミー層を形成する工程を削減することができる

本発明は、前記ダミー層を形成する工程は、前記ワードラインを形成する工程と同時に前記ビットラインコンタクト領域内に、前記ワードラインの長手方向に延在するダミー層になるべき層を形成する工程と、前記ビットライン上の前記ダミー層になるべき層を除去する工程と、を含む半導体装置の製造方法とすることができる。本発明によれば、ワードラインの幅の分布をより抑制することができる。

本発明は、前記ワードラインおよび前記ダミー層の両側に側壁層を形成する工程を有する半導体装置の製造方法とすることができる。ダミー層により、側壁層の幅および形状の分布を抑制することができる。また、コンタクトホールがビットラインからずれた場合もビットラインと半導体基板間のリーク電流を抑制することができる。

本発明によれば、ワードライン幅の分布の抑制、側壁層の幅および形状の分布の抑制、または、ビットラインと半導体基板間のリーク電流の抑制が可能な半導体装置およびその製造法を提供することができる。

図１は従来例に係るフラッシュメモリの製造工程を示す図（その１）であり、図１（ａ）は上視図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。 図２は従来例に係るフラッシュメモリの製造工程を示す図（その２）であり、図２（ａ）は上視図、図２（ｂ）は図２（ａ）のＡ−Ａ断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ断面図である。 図３は従来例に係るフラッシュメモリの製造工程を示す図（その３）であり、図３（ａ）は上視図、図３（ｂ）は図３（ａ）のＡ−Ａ断面図、図３（ｃ）は図３（ａ）のＢ−Ｂ断面図である。 図４は実施例１に係るフラッシュメモリの製造工程を示す図（その１）であり、図４（ａ）は上視図、図４（ｂ）は図４（ａ）のＡ−Ａ断面図、図４（ｃ）は図４（ａ）のＢ−Ｂ断面図である。 図５は実施例１に係るフラッシュメモリの製造工程を示す図（その２）であり、図５（ａ）は上視図、図５（ｂ）は図５（ａ）のＡ−Ａ断面図、図５（ｃ）は図５（ａ）のＢ−Ｂ断面図である。 図６は実施例１に係るフラッシュメモリの製造工程を示す図（その３）であり、図６（ａ）は上視図、図６（ｂ）は図６（ａ）のＡ−Ａ断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ断面図である。 図７は実施例１に係るフラッシュメモリの製造工程を示す図（その４）であり、図７（ａ）は上視図、図７（ｂ）は図７（ａ）のＡ−Ａ断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ断面図である。 図８は実施例１に係るフラッシュメモリの製造工程を示す図（その５）であり、図８（ａ）は上視図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図、図８（ｃ）は図８（ａ）のＢ−Ｂ断面図である。 図９は実施例１に係るフラッシュメモリの製造工程を示す図（その６）であり、図９（ａ）は上視図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ断面図である。 図１０は実施例１に係るフラッシュメモリの製造工程を示す図（その７）であり、図１０（ａ）は上視図、図１０（ｂ）は図１０（ａ）のＡ−Ａ断面図、図１０（ｃ）は図１０（ａ）のＢ−Ｂ断面図である。 図１１（ａ）および図１１（ｂ）は実施例１に係るフラッシュメモリのコンタクトホール周辺の断面図である。 図１２は実施例２に係るフラッシュメモリの製造工程を示す図であり、図１２（ａ）は上視図、図１２（ｂ）は図１２（ａ）のＡ−Ａ断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ断面図である。 図１３は実施例３に係るフラッシュメモリの製造工程を示す図（その１）であり、図１３（ａ）は上視図、図１３（ｂ）は図１３（ａ）のＡ−Ａ断面図、図１３（ｃ）は図１３（ａ）のＢ−Ｂ断面図である。 図１４は実施例３に係るフラッシュメモリの製造工程を示す図（その２）であり、図１４（ａ）は上視図、図１４（ｂ）は図１４（ａ）のＡ−Ａ断面図、図１４（ｃ）は図１４（ａ）のＢ−Ｂ断面図である。 図１５は実施例３に係るフラッシュメモリの製造工程を示す図（その３）であり、図１５（ａ）は上視図、図１５（ｂ）は図１５（ａ）のＡ−Ａ断面図、図１５（ｃ）は図１５（ａ）のＢ−Ｂ断面図である。

以下、図面を用い本発明の実施例につき説明する。

図４（ａ）ないし図１０（ｃ）を用い、実施例１に係るフラッシュメモリの製造方法について説明する。なお、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）および図１０（ａ）では、ＯＮＯ膜１４、層間絶縁膜３０、配線層３４および保護膜３６は図示していない。

図４（ａ）ないし図４（ｃ）を参照に、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）内に砒素をイオン注入し、ビットライン１２を形成する。ビットライン１２は図４（ａ）のＢ−Ｂ方向に延在している。半導体基板１０上にＯＮＯ膜１４を以下のように形成する。トンネル酸化膜として酸化シリコン膜を例えば熱酸化膜法で、トラップ層として窒化シリコン膜を例えばＣＶＤ法で、トップ酸化膜として酸化シリコン膜を例えばＣＶＤ法を用い順次形成する。

図５（ａ）ないし図５（ｃ）を参照に、全面にわたり多結晶シリコン膜１５（ワードラインとなるべき膜）を形成する。多結晶シリコン膜１５は例えばＣＶＤ法を用い形成し、２００ｎｍの膜厚を有する。

図６（ａ）ないし図６（ｃ）を参照に、多結晶シリコン膜１５上にフォトレジスト（図示せず）を塗布し、露光技術を用い、所定領域に開口部を設ける。エンチッグ法により多結晶シリコン膜１５を除去しワードライン１６およびダミー層となるべき層４２を形成する。このとき、ダミー層となるべき層４２はビットラインコンタクト領域４０に形成され、ワードライン１６のワードライン１６の長手方向に延在する。このとき、例えばワードライン１６の幅は１４０ｎｍ、ワードライン間隔は８０ｎｍ、ダミー層となるべき層４２の幅は４３０ｎｍ、ダミー層となるべき層４２と隣接するワードライン１６との間隔は
８０ｎｍとする。

このように、ダミー層となるべき層４２と隣接するワードライン１６ｂの間隔は、ワードライン１６間隔と実質的に同じとすることができる。これにより、ワードライン１６およびダミー層となるべき層４２を形成するためのフォトレジストを露光する際、ダミー層となるべき層４２に隣接するワードライン１６ｂの両側には、その他のワードライン１６と実質的に同じ間隔でパターンが存在する。そのため、近接効果に起因しビットラインコンタクト領域４０に隣接するワードライン１６ｂの幅が異なることを抑制できる。なお、ダミー層となるべき層４２と隣接するワードライン１６ｂの間隔がワードライン１６間隔と実質的に同じとは、近接効果起因のワードライン１６幅の分布がメモリセルの電気的特性分布に影響を及ぼさない程度に同じであればよい。

図７（ａ）ないし図７（ｂ）を参照に、通常の露光技術およびエッチング技術を用い、ダミー層となるべき層４２をエッチングし、ビットラインコンタクト領域４０内のビットライン１２間にダミー層４４を形成する。

図８（ａ）ないし図８（ｂ）を参照に、ワードライン１６およびダミー層４４を覆うように窒化シリコン膜２０をＣＶＤ法により形成する。窒化シリコン膜２０の膜厚は例えば６０ｎｍとする。なお、ワードライン１６およびダミー層となるべき層４２形成時にエッチングされるトップ酸化膜の補充、ストレス緩和を目的に、酸化シリコン膜を形成後窒化シリコン膜を形成しても良い。

図９（ａ）ないし図９（ｃ）を参照に、窒化シリコン膜２０を全面にわたりエッチングする。これにより、ワードライン１６の間に側壁層２０、ダミー層４４とワードライン１６ｂの間に側壁層２０ｂ、ダミー層４４のビットライン側に窒化シリコン膜からなる側壁層２０ｃがそれぞれ形成される。このとき側壁層２０ｃの幅は例えば６０ｎｍとなる。ダミー層４４とワードライン１６ｂの間に形成される側壁層２０ｂの幅および形状はワードライン１６間の側壁層の幅および形状とほぼ同じとなる。このため、ダミー層４４とワードライン１６ｂの間に形成される側壁層２０ｂに起因する応力はワードライン１６間の側壁層２０とほぼ同じとなる。このように、側壁層２０の幅および形状の分布を抑制することができる。

実施例１においては、ダミー層４４間の領域では、ビットラインコンタクト領域４０に隣接するワードライン１６ｂの側部の側壁層２０ｂは従来例とほぼ同じ幅と形状を有している。よって、この領域の側壁層２０ｂに起因する応力はワードライン１６間の側壁層２０に起因する応力とは異なる。しかし、メモリセルのチャネルはダミー層４４に隣接している。よって、ダミー層４４とワードライン１６ｂの間に形成される側壁層２０ｂに起因する応力の方が、メモリセルの電気的特性により支配的に影響する。よって、メモリセルの電気的特性分布は従来例より抑制することができる。

図１０（ａ）ないし図１０（ｃ）を参照に、ワードライン１６、ダミー層４４、側壁層２０、ＯＮＯ膜１４上に、層間絶縁膜３０として酸化シリコン膜を例えばＴＥＯＳ法を用い形成する。層間絶縁膜３０およびＯＮＯ膜１４に、ビットラインコンタクト領域４０内のビットライン１２に接続するコンタクトホール３２を形成する。コンタクトホール３２内をタングステン（Ｗ）等のプラグ金属で埋め込む。層間絶縁膜３０上に、ビットライン１２の長手方向に延在し、コンタクトホール３２を介しビットライン１２に接続する配線層３４を例えばアルミニウム（Ａｌ）等を用い形成する。配線層３４および層間絶縁膜３０上に保護膜３６として酸化シリコン膜を形成する。以上により、実施例１に係るフラッシュメモリが完成する。

図１１（ａ）および図１１（ｂ）は図１０（ｂ）のコンタクトホール３２周辺の図である。同じ構成の部材は同じ符号を付し説明を省略する。図１１（ａ）のように、露光の際、コンタクトホール３２が左方向にずれた場合を考える。ビットライン１２横の半導体基板１０上には窒化シリコン膜２０からなる側壁層２０ｃが設けられている。層間絶縁膜３０を側壁層２０ｃに対し選択的にエッチングすることにより、コンタクトホール３２が半導体基板１０に接することを防止することができる。これにより、ビットライン１２と半導体基板１０間のリーク電流を抑制することができる。また、図１１（ｂ）のように、側壁層２０ｃをビットライン１２と重なるように形成する（図中符号２１）。これにより、ダミー層４４が左方向にずれて形成された場合であっても、半導体基板１０上に側壁層２０ｃを残存させることができる。これにより、コンタクトホール３２が半導体基板１０に接することを防止することができる。これにより、ビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

実施例１に係るフラッシュメモリは、半導体基板１０中に設けられたビットライン１２と、半導体基板１０上に設けられたＯＮＯ膜１４と、ＯＮＯ膜１４上に設けられ、ビットライン１２の幅方向に延在するワードライン１６と、ビットライン１２の長手方向に延在し、ビットライン１２と配線層３４を接続するコンタクトホール３２が形成されたビットラインコンタクト領域４０内に設けられたダミー層４４と、を有している。ビットラインコンタクト領域４０に隣接するワードライン１６ｂのビットラインコンタクト領域４０側にダミー層４４が設けてあるため、ワードライン１６形成時の近接効果を抑制し、ワードライン１６の幅の分布を抑制することができる。また、実施例１のように側壁層２０を形成した場合、ワードライン１６ｂとダミー層４４との間にワードライン１６の間の側壁層２０と同じ幅および形状を有する側壁層２０ｂを設けることができる。よって、側壁層２０の幅および形状の分布を抑制することができる。また、コンタクトホール３２がビットライン１２からずれた場合も側壁層２０ｃによりビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

また、ダミー層４４はワードライン１６と同じ多結晶シリコン膜１５より形成しており膜厚を意図的には変えていない。つまり、ダミー層４４の膜厚はワードライン１６の膜厚と実質的に同じである。これにより、ワードライン１６の幅の分布をより抑制することができる。実施例１のように側壁層２０を形成した場合、側壁層２０ｂの幅および形状の分布を抑制することができる。

また、ダミー層４４と隣接するワードライン１６ｂとの距離は、ワードライン１６間の距離と実質的に同じである。これにより、ワードライン１６形成時の近接効果をより抑制することができる。よって、ワードライン１６の幅の分布をより抑制することができる。また、実施例１のように側壁層２０ｃを形成した場合、側壁層２０の幅および形状の分布をより抑制することができる。

さらに、ダミー層４４は、ビットライン１２の間の半導体基板１０上に形成されている。これにより、ビットライン１２に接続するコンタクトホール３２を形成することができる。また、実施例１のように側壁層２０を形成した場合、コンタクトホール３２がビットライン１２からずれた場合も側壁層２０ｃによりビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

さらに、ワードライン１６およびダミー層４４の両側に側壁層２０を有する。これにより、ダミー層４４とワードライン１６ｂの間に形成される側壁層２０ｂに起因する応力をワードライン１６間の側壁層２０とほぼ同じとすることができる。また、コンタクトホール３２がビットライン１２からずれた場合も側壁層２０ｃによりビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

さらに、側壁層２０ｃはビットライン１２と重なっている。これにより、コンタクトホール３２がビットライン１２からずれて形成された場合も、ビットライン１２と半導体基板１０間にリーク電流が流れることを抑制することができる。

実施例１に係るフラッシュメモリの製造工程は、半導体基板１０内にビットライン１２を形成する工程、半導体基板１０上にＯＮＯ膜１４を形成する工程と、ＯＮＯ膜１４上に、ビットライン１２の幅方向に延在するワードライン１６を形成する工程、ビットライン１２の長手方向に延在し、ビットライン１２と配線層３４を接続するコンタクトホール３２が形成されるべきビットラインコンタクト領域４０内のＯＮＯ膜１４上にダミー層４４を形成する工程と、を有している。これにより、ワードライン１６の幅の分布を抑制することができる。また、実施例１のように側壁層２０を形成した場合、側壁層２０の幅および形状の分布を抑制することができる。また、ビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

また、ダミー層４４を形成する工程はワードライン１６を形成する工程を含んでいる。これにより、ダミー層４４を形成する工程を削減することができる。

さらに、ダミー層４４を形成する工程は、ワードライン１６を形成する工程と同時にビットラインコンタクト領域４０内に、ワードライン１６の長手方向に延在するダミー層４４になるべき層４２を形成する工程と、ビットライン１２上のダミー層４４となるべき層４２を除去する工程と、を含んでいる。これにより、ワードライン１２を形成する場合はダミー層４４となるべき層４２が隣接するワードライン１６ｂに沿って連続して形成されているため、ワードライン１６形成時の近接効果をより抑制することができる。よって、ワードライン１６の幅の分布をより抑制することができる。

さらに、ワードライン１６およびダミー層４４の両側に側壁層２０を形成する工程を有する。これにより、ダミー層４４とワードライン１６ｂの間に形成される側壁層２０ｂに起因する応力をワードライン１６間の側壁層２０とほぼ同じとすることができる。また、ビットライン１２と半導体基板１０間のリーク電流を抑制することができる。

図１２（ａ）ないし図１２（ｃ）を用い、実施例２に係るフラッシュメモリの製造方法について説明する。なお、図１２（ａ）では、ＯＮＯ膜１４は図示していない。また、実施例１と同じ部材は同じ符号を付し説明を省略する。

実施例１の図４（ａ）ないし図５（ｃ）と同じ製造工程を行う。これにより、全面に多結晶シリコン膜１５が形成されている。次に、図１２（ａ）ないし図１２（ｃ）を参照に、多結晶シリコン膜１５上にフォトレジスト（図示せず）を塗布し、露光技術を用い、所定領域に開口部を設ける。エンチング法により多結晶シリコン膜１５を除去しワードライン１６およびダミー層４４を形成する。その後、実施例１の図８（ａ）ないし図１０（ｃ）と同じ製造工程を行う。これにより、実施例２に係るフラッシュメモリが完成する。

実施例２によれば、実施例１のようにダミー層となるべき層４２を形成せず多結晶シリコン膜１５からダミー層４４を形成している。このため、製造工程を削減することができる。しかし、ワードライン１６を形成する際、ビットラインコンタクト領域４０に隣接するワードライン１６ｂのビットラインコンタクト領域４０側には部分的にダミー層４４が配置されているため近接効果の抑制は実施例１ほど十分ではない。よって、ワードライン１６の幅の分布は実施例１より大きくなる。そこで、近接効果の抑制を重視する際は実施例１を用い、製造工程の削減を重視する際は実施例２を用いることが好ましい。

図１３（ａ）ないし図１５（ｃ）を用い、実施例３に係るフラッシュメモリの製造方法について説明する。なお、図１３（ａ）、図１４（ａ）および図１５（ａ）では、ＯＮＯ膜１４、層間絶縁膜３０、配線層３４および保護膜３６は図示していない。また、実施例１と同じ部材は同じ符号を付し説明を省略する。

実施例１の図４（ａ）ないし図６（ｃ）と同じ製造工程を行う。これにより、ワードライン１６と、ビットラインコンタクト領域に４０ダミー層となるべき層４２が形成される。この際、実施例１と同様に、ダミー層となるべき層４２と隣接するワードライン１６ｂの間隔は、ワードライン１６同士が隣接する間隔と実質的に同じとする。これにより、実施例１と同様に、ワードライン１６の幅の分布を抑制できる。次に、図１３（ａ）ないし図１３（ｃ）を参照に、通常の露光法およびエッチング法を用い、ダミー層となるべき層４２のコンタクトホール３２が形成されるべき領域の周辺に例えば直径１８０ｎｍの開口部を設けダミー層４６を形成する。

図１４（ａ）ないし図１４（ｃ）を参照に、ワードライン１６およびダミー層４６を覆うように窒化シリコン膜２０をＣＶＤ法により形成する。窒化シリコン膜２０全面をエッチングする。これにより、ワードライン１６の間の側壁層２０、ダミー層４６とワードライン１６ｂの間の側壁層２０ｄ、ダミー層４６の開口部内に窒化シリコン膜からなる側壁層２０ｅが形成される。側壁層２０ｅの幅は例えば６０ｎｍとなる。ここで、ダミー層４６の開口部内に形成された側壁層２０ｅ内にはコンタクトホール３２を形成できる程度の開口が残存するように開口部の大きさ側壁層２０ｅの幅を決めることが好ましい。

ダミー層４６がワードライン１６の長手方向に延在しているため、ダミー層４６とワードライン１６ｂの間に形成される側壁層２０ｄの幅および形状と、ワードライン１６間の側壁層２０の幅および形状とは、ワードライン１６長手方向にわたりほぼ同じとなる。このため、ダミー層４６とワードライン１６ｂの間に形成される側壁層２０ｄに起因する応力はワードライン１６間の側壁層２０とほぼ同じとなる。このように、ダミー層４４がワードライン１６の長手方向に分割している実施例１および実施例２と比べ、よりメモリセルの電気的特性の分布を抑制することができる。

次に、図１５（ａ）ないし図１５（ｃ）を参照に、実施例１の図１０（ａ）ないし図１０（ｃ）と同様に、ワードライン１６、ダミー層４６、側壁層２０上に層間絶縁膜３０を形成する。層間絶縁膜３０に、ダミー層４６の開口部の中心領域を通過するようにコンタクトホール３２を形成する。その後、実施例１と同様に、配線層３４、保護膜３６を形成する。これにより、実施例３に係るフラッシュメモリが完成する。

実施例３においては、コンタクトホール３２の周囲が側壁層２０ｃで囲まれている。そのため、コンタクトホール３２がワードライン１６の長手方向にずれた場合、ビットライン１２と半導体基板１０の間にリーク電流が流れることを抑制できる。

実施例３は、ダミー層４６が、ワードライン１６の長手方向に連続的に形成されており、コンタクトホール３２を含む開口部を有している。これにより、ワードライン１６形成時の近接効果によるワードライン幅の分布を抑制することができる。また側壁層２０を形成した場合、側壁層２０の幅および形状の分布の抑制、ビットラインと半導体基板１０間のリーク電流の抑制が可能となる。

実施例１ないし実施例３においては、ワードライン１６とダミー層４４、４６の膜厚は実質的に同じである。しかし、例えばダミー層４４、４６の膜厚を変えることにより、ダミー層４４、４６の側部に形成される側壁層２０ｃ、２０ｅの幅を変えることができる。また、ワードライン１４およびダミー層４４、４６として多結晶シリコン膜を用いたが、ワードラインとして機能する金属であればよい。側壁層２０として窒化シリコン膜を使用したが、絶縁膜であればよい。ただし、層間絶縁膜３０とのエッチング選択性を有することが好ましい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (10)

1. 半導体基板中に設けられたビットラインと、
   前記半導体基板上に設けられたＯＮＯ膜と、
   前記ＯＮＯ膜上に設けられ、前記ビットラインの幅方向に延在するワードラインと、
   前記ビットラインの幅方向に延在し、前記ビットラインと配線層を接続するコンタクトホールが形成されたビットラインコンタクト領域内に設けられたダミー層と、を具備し、
   前記ダミー層は、前記ワードラインの長手方向に連続的に形成され、前記コンタクトホールを含む開口部を有する半導体装置。
2. 前記ダミー層の膜厚は前記ワードラインの膜厚と実質的に同じである請求項１記載の半導体装置。
3. 前記ダミー層と隣接するワードラインとの距離は、前記ワードライン間の距離と実質的に同じである請求項１記載の半導体装置。
4. 前記ダミー層は、前記ビットラインの間の半導体基板上に形成された請求項１から３のいずれか一項記載の半導体装置。
5. 前記ワードラインおよび前記ダミー層の両側に側壁層を有する請求項１から４のいずれか一項記載の半導体装置。
6. 前記側壁層は前記ビットラインと重なる請求項５記載の半導体装置。
7. 半導体基板内にビットラインを形成する工程と、
   前記半導体基板上にＯＮＯ膜を形成する工程と、
   前記ＯＮＯ膜上に、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
   前記ビットラインの長手方向に延在し、前記ビットラインと配線層を接続するコンタクトホールが形成されるべきビットラインコンタクト領域内の前記ＯＮＯ膜上にダミー層を形成する工程と、を有し、
   前記ダミー層は、前記ワードラインの長手方向に連続的に形成され、前記コンタクトホールを含む開口部を有する、半導体装置の製造方法。
8. 前記ダミー層を形成する工程は前記ワードラインを形成する工程を含む請求項７記載の半導体装置の製造方法。
9. 前記ダミー層を形成する工程は、前記ワードラインを形成する工程と同時に前記ビットラインコンタクト領域内に、前記ワードラインの長手方向に延在するダミー層になるべき層を形成する工程と、前記ビットライン上の前記ダミー層をなるべき層を除去する工程と、を含む請求項８記載の半導体装置の製造方法。
10. 前記ワードラインおよび前記ダミー層の両側に側壁層を形成する工程を有する請求項８または９記載の半導体装置の製造方法。

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