KR20080009310A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20080009310A
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Abstract

본 발명은 반도체 기판(1O)에 매립된 비트 라인(14)과, 비트 라인 상에 설치되고 비트 라인과 접속하는 제1 배선(24)과, 제1 배선 상에 설치되고 제1 배선과 주변 회로 영역의 트랜지스터를 접속하는 제2 배선(30)을 구비하고, 제1 배선은 제2 배선을 통해서만 주변 회로 영역의 트랜지스터와 접속하는 반도체 디바이스 및 그 제조 방법이다. 또한, 비트 라인과 주변 회로 영역의 트랜지스터와 접속하는 제1 배선과, 그 사이에 더미 컨택 홀(44)을 갖는 반도체 디바이스 및 그 제조 방법이다. 본 발명에 의하면, ONO막(12)으로부터의 전하의 손실을 억제하고, 신뢰성이 높은 플래시 메모리를 제공할 수 있다.
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반도체 디바이스, 비트 라인, 더미 컨택 홀, 플래시 메모리 셀

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로서, 특히 ONO막을 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근에 데이터의 재기입이 가능한 반도체 디바이스인 비휘발성 메모리가 넓게 이용되고 있다. 비휘발성 메모리로서는 플로팅 게이트에 전하를 축적하는 플로팅 게이트형 플래시 메모리가 널리 사용되어 왔다. 그러나, 높은 메모리 밀도를 실현하기 위하여 메모리의 미세화가 진행되면, 플로팅 게이트형 플래시 메모리를 설계하는 것이 곤란하게 된다. 플로팅형 플래시 메모리의 메모리 셀의 미세화에 따라서, 터널 산화막의 박막화가 필요하다. 그러나, 터널 산화막의 박막화에 의해, 터널 산화막을 흐르는 누설 전류가 증대되고, 또한 터널 산화막에 대한 결함의 도입에 의해, 플로팅 게이트에 축적된 전하가 소실된다는 신뢰성 장해가 발생하기 때문이다.
이를 해결하기 위하여, MONOS(Metal Oxide Nitride Oxide Silicon)형이나 SONOS(Silicon Oxide Nitride Oxide Silicon)형과 같은 ONO(Oxide/Nitride/Oxide)막을 갖는 플래시 메모리가 있다. 이것은 산화 실리콘막층에 끼워진 트랩층이라 불 리는 질화 실리콘막층에 전하를 축적하는 플래시 메모리이다. 이 플래시 메모리는 절연막인 질화 실리콘막층에 전하를 축적하기 때문에, 터널 산화막에 결함이 있어도, 플로팅 게이트형과 같이 전하는 소실되지 않는다. 또한, 동일한 메모리 셀의 트랩층에 다수 비트의 데이터를 저장하는 것이 가능하고, 비휘발성 메모리의 메모리 용량의 개선에 유리하다.
예를 들어, 특허 문헌 1에는 게이트 전극과 반도체 기판의 사이에 2개의 전하 축적 영역을 갖는 트랜지스터가 개시되어 있다. 이 트랜지스터는 소스와 드레인을 바꾸어 넣어 대칭적으로 동작시킨다. 이로써, 소스 영역과 드레인 영역을 구별하지 않는 구조를 갖는다. 또한, 비트 라인이 소스 영역 및 드레인 영역을 겸하고 있고, 반도체 기판에 매립된 구조로 되어 있다. 이것에 의해, 메모리의 미세화를 도모하고 있다.
특허 문헌 1: 미국 특허 제 6011725호
그러나, 종래 기술에 있어서, 더욱 메모리의 미세화가 진행되면, ONO막 내의 트랩층에 축적된 전하의 손실이 발생한다. ONO막으로부터 일정한 전하가 없어지면, 저장된 데이터가 소실된다. 이것은 비휘발성 메모리로서 신뢰성에 대한 과제가 된다.
본 발명은 ONO막으로부터의 전하의 손실을 억제하고, 신뢰성이 높은 반도체 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명은 반도체 기판에 매립된 비트 라인과, 상기 비트 라인 상에 설치되어, 상기 비트 라인과 접속하는 제1 배선과, 상기 제1 배선 상에 설치되고, 상기 제1 배선과 상기 주변 회로 영역의 트랜지스터를 접속하는 제2 배선을 구비하고, 상기 제1 배선은 상기 제2 배선을 통해서만 상기 트랜지스터와 접속하는 반도체 디바이스이다. 본 발명에 의하면, 제1 배선이 주변 회로 영역의 트랜지스터에 직접 접속되어 있지 않고, 제2 배선에 의해 주변 회로 영역의 트랜지스터와 제1 배선을 접속하고 있다. 이로써, 배선을 형성할 때의 차지 업에 기인한 ONO막(12)의 손상을 억제할 수 있다. 따라서, ONO막(12)으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 반도체 디바이스를 제공할 수 있다.
본 발명은, 상기 제1 배선이 코어 영역 또는 상기 코어 영역 및 상기 주변 회로 영역의 사이의 영역에만 뻗어서 존재하는 반도체 디바이스로 할 수 있다. 본 발명에 의하면, 더 확실하게 ONO막의 손상을 억제할 수 있고, ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 상기 제2 배선과 상기 트랜지스터에 접속하는 제3 배선을 구비하고, 상기 제2 배선은 상기 제3 배선을 통해서만 상기 트랜지스터와 접속하는 반도체로 할 수 있다. 본 발명에 따르면, 컨택 홀을 형성할 때에 제1 배선 표면이 오버 에칭되는 경우가 없다. 이것으로 컨택 홀과 제1 배선의 접촉 저항을 낮게 할 수 있다. 또한 제1 배선에 모이는 차지 업된 전하를 억제할 수 있다.
본 발명은 상기 비트 라인 상에 상기 비트 라인과 상기 제1 배선을 접속하는 컨택 홀을 갖는 ONO막을 구비하는 반도체 디바이스로 할 수 있다. 본 발명에 의하면, ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 반도체 기판에 매립된 비트 라인과, 상기 비트 라인 상에 설치된 층간 절연막과, 상기 층간 절연막 상에 설치되고, 상기 비트 라인과 상기 층간 절연막에 형성된 컨택 홀을 통해 접속된 제1 배선을 구비하고, 상기 층간 절연막은 상기 제1 배선과 상기 반도체 기판에 접속하는 더미 컨택 홀을 가지고, 더미 컨택 홀은 제1 배선의 상기 트랜지스터와 상기 비트 라인 사이의 부분에 접속하는 반도체 디바이스이다. 본 발명에 의하면, 제1 배선에 더미 컨택 홀이 접속되어 있다. 이것에 의해, 배선을 형성할 경우에 차지 업한 전하를 더미 컨택 홀을 통하여 반도체 기판에 흘릴 수 있다. 이로써, ONO막의 손상을 억제할 수 있다. 따라서, ONO막으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 반도체 디바이스를 제공할 수 있다.
본 발명은 상기 더미 컨택 홀, 코어 영역 또는 상기 코어 영역 및 상기 주변 회로 영역 사이의 영역에 접속하는 반도체 디바이스로 할 수 있다. 본 발명에 의하면, 차지 업한 전하를 더 확실하게 반도체 기판에 흘릴 수 있다. 이로써, ONO막의 손상을 더 확실하게 억제할 수 있다.
본 발명은 상기 더미 컨택 홀은 상기 반도체 기판에 매립된 더미 확산 영역에 접하는 반도체 디바이스로 할 수 있다. 본 발명에 의하면, 차지 업한 전하를 보다 확실하게 반도체 기판에 흘릴 수 있다. 이것에 의해, ONO막의 손상을 보다 확실하게 억제할 수 있다.
본 발명은 상기 비트 라인과 상기 층간 절연막의 사이에 ONO막을 구비하고, 상기 ONO 막에 상기 컨택 홀이 형성되어 있는 반도체 디바이스로 할 수 있다. 본 발명에 의하면, ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 상기 주변 회로 영역이 선택 셀 영역(select cell area)인 반도체 디바이스로 할 수 있다. 본 발명에 의하면, 선택 셀 영역의 트랜지스터와 접속되는 코어 영역의 ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 반도체 기판에 매립된 비트 라인을 형성하는 단계와, 상기 비트 라인 상에, 상기 비트 라인과 접속하는 제1 배선을 형성하는 단계와, 상기 제1 배선 상에 설치되고, 상기 제1 배선과 주변 회로 영역의 트랜지스터를 접속하는 제2 배선을 형성하는 단계를 구비하고, 상기 제1 배선은 상기 제2 배선을 통해서만 상기 트랜지스터와 접속하는 반도체 디바이스의 제조 방법이다. 본 발명에 의하면, 제1 배선은 그 형성시에는 주변 회로 영역의 트랜지스터에 직접 접속되어 있지 않고, 이후 제2 배선에 의해 주변 회로 영역의 트랜지스터와 제1 배선을 접속하고 있다. 이것에 의해, 배선을 형성할 때의 차지 업에 기인한 ONO막(12)의 손상을 억제할 수 있다. 따라서, ONO막으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 반도체 디바이스의 제조 방법을 제공할 수 있다.
본 발명은 상기 제1 배선을 형성하는 단계는 상기 트랜지스터와 접속하여, 상기 제2 배선에 접속하여야 할 제3 배선을 형성하는 단계를 구비한 반도체 디바이스의 제조 방법으로 할 수 있다. 본 발명에 의하면, 주변 회로 영역에 컨택 홀을 형성할 때에, 제1 배선이 오버 에칭되지 않는다. 이로써, 컨택 홀과 제1 배선의 접촉 저항을 낮게 할 수 있다. 또한, 제1 배선에 모이는 차지 업한 전하를 억제할 수 있다.
본 발명은 상기 반도체 기판 상에 ONO막을 형성하는 단계를 구비하고, 상기 제1 배선은 상기 ONO막에 형성된 컨택 홀을 통하여, 상기 비트 라인에 접속된 반도체 디바이스의 제조 방법으로 할 수 있다. 본 발명에 의하면, ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 반도체 기판에 매립된 비트 라인을 형성하는 단계와, 상기 비트 라인 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 상기 비트 라인과 접속하는 컨택 홀을 형성하는 단계와, 상기 층간 절연막 상에, 주변 회로 영역의 트랜지스터 및 비트 라인과 접속하는 제1 배선을 형성하는 단계를 구비하고, 상기 컨택 홀을 형성하는 단계는 상기 반도체 기판과 접속하고, 상기 트랜지스터와 상기 비트 라인 사이의 상기 제1 배선에 접속하기 위한 더미 컨택 홀을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법이다. 본 발명에 따르면, 제1 배선에 더미 컨택트 홀이 접속되어 있다. 이것에 의해 배선을 형성할 때에 차지 업된 전하를 더미 컨택 홀을 통하여 반도체 기판에 흘릴 수 있다. 이로써, ONO막의 손상을 억제할 수 있다. 따라서, ONO막으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 반도체 디바이스의 제조 방법을 제공할 수 있다.
본 발명은 상기 비트 라인을 형성하는 단계는 상기 더미 컨택 홀에 접속하기 위한 상기 반도체 기판에 매립된 더미 확산 영역을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법으로 할 수 있다. 본 발명에 의하면, 차지 업한 전하를 더 확실하게 반도체 기판에 흘릴 수 있다. 이것에 의해, ONO막의 손상을 더 확실하게 억제할 수 있다.
본 발명은 상기 반도체 기판 상에 ONO막을 형성하는 단계를 구비하고, 상기 컨택 홀을 형성하는 단계는 상기 ONO막에 컨택 홀을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법으로 할 수 있다. 본 발명에 의하면, ONO막으로부터의 전하 손실을 억제할 수 있다.
본 발명은 상기 주변 회로 영역은 선택 셀 영역인 반도체 디바이스의 제조 방법으로 할 수 있다. 본 발명에 의하면, 선택 셀 영역의 트랜지스터와 접속되는 코어 영역의 ONO막으로부터의 전하 손실을 억제할 수 있다.
발명의 효과
본 발명에 의하면, ONO막으로부터의 전하의 손실을 억제하고, 신뢰성이 높은 반도체 디바이스 및 그 제조 방법을 제공할 수 있다.
도 1은 트랩층으로부터의 전하 손실의 원인을 설명하기 위한 도면이고, 도 1a는 플래시 메모리를 위에서 바라본 도이고, 도 1b는 도 1a의 A-A 단면도이다.
도 2는 실시예 1의 플래시 메모리의 구성을 나타내는 도면이고, 도 2a는 플래시 메모리를 위에서 바라본 도이고, 도 2b는 도 2a의 A-A 단면도이다.
도 3은 실시예 1의 플래시 메모리의 제조 방법을 나타내는 단면도이다.
도 4는 실시예 2의 플래시 메모리의 구성을 나타내는 도면이고, 도 4a는 플래시 메모리를 위에서 바라본 도이고, 도 4b는 도 4a의 A-A 단면도이다.
도 5는 실시예 2의 플래시 메모리의 제조 방법을 나타내는 단면도이다.
도 6은 실시예 3의 플래시 메모리의 구성을 나타내는 도면이고, 도 6a는 플 래시 메모리를 위에서 바라본 도이고, 도 6b는 도 6a의 A-A 단면도이다.
도 7은 실시예 3의 플래시 메모리의 제조 방법을 나타내는 단면도이다.
도 8은 실시예 3의 변형예에 관한 플래시 메모리의 구성을 나타내는, 위에서 바라본 도이다.
본 발명자가 밝혀낸 ONO막으로부터의 전하 손실의 원인을 도 1을 참조하여 설명한다. 도 1a는 ONO막을 갖는 플래시 메모리를 위에서 바라본 도면(보호막, 층간 절연막은 도시하고 있지 않다)이고, 도 1b는 A-A 단면도이다. 플래시 메모리에는 메모리 셀이 형성된 코어 영역(50)과 선택 셀 영역이나 입출력 회로 등이 형성된 주변 회로 영역(52) 등이 있다. 코어 영역(50)에 있어서, 반도체 기판(10)에 비트 라인(14)이 매립되어 있다. 반도체 기판(10) 상에는 트랩층을 포함하는 ONO막(12)이 형성되어 있다. ONO막(12) 상에 워드 라인(16)이 형성되어 있다. 주변 회로 영역(52)에 있어서, 반도체 기판(10)에 트랜지스터가 형성되어 있고, 트랜지스터의 확산 영역(40)이 반도체 기판(10)에 매립되어 있다. 워드 라인(16) 상에는 산화 실리콘막(20)이 형성되고, 반도체 기판(10) 상에 층간 절연막(22)이 형성되어 있다. 층간 절연막(22)에는 컨택 홀(18a, 18b)이 형성되어 있다. 컨택 홀(18a, 18b)을 통하여, 비트 라인(14) 또는 확산 영역(40)과 제1 배선(24a, 24b)이 접속되어 있다. 제1 배선(24a, 24b) 상에 보호막(26)이 형성되어 있다.
제1 배선(24a, 24b)은 코어 영역(50) 내에서는 비트 라인(14) 상에 뻗어 있고, 워드 라인(16)을 복수 라인 넘을 때마다 컨택 홀(18a)을 통하여, 비트 라 인(14)과 접속하고 있다. 이것은 코어 영역(50)의 트랜지스터에 대하여, 비트 라인의 저항의 영향을 내리기 위한 것이다. 제1 배선(24)은 1개 걸러 주변 회로 영역(52)인 선택 셀 영역까지 뻗어 있고, 그 트랜지스터의 확산 영역(40)에 컨택 홀(18b)을 통하여 접속되어 있다. 도 1a에서 선택 셀 영역까지 뻗어 있지 않은 제1 배선(24b)은 코어 영역(50)의 반대측에서 선택 셀 영역까지 뻗어 있고, (섹터 선택 트랜지스터가 될 수 있는) 트랜지스터의 확산 영역(40)에 접속되어 있다. 이때, 선택 셀 영역은 코어 영역의 셀을 선택하는 기능을 갖는 주변 회로이고, 선택 셀 영역은 코어 영역의 셀을 선택하는 기능을 하는 트랜지스터이다.
본 발명자가 전하 손실이 발생하는 메모리 셀을 조사한 바, 전하 손실이 발생하는 셀은 선택 셀 영역에 접속하는 제1 배선(24a)의 코어 영역(50)의 단부에 배치된 셀인 것을 알게 되었다. 또한, 조사한 결과, 그 원인을 아래와 같이 추측하였다.
일반적으로, 플라즈마를 사용한 드라이 에칭시, 기판 표면은 차지 업된다. 제1 배선(24)을 형성할 때에, 전면이 제1 배선인 금속층(알루미늄)으로 덮여 있으면, 차지 업한 전하가 특정 컨택 홀에만 흐르는 경우는 없다. 그러나, 에칭이 진행되고, 제1 배선(24a)의 패턴이 형성되면, 확산 영역(40)에 접속한 컨택 홀(18b)과 비트 라인(14)에 접속한 컨택 홀(18a) 사이의 제1 배선(24a)에 차지 업한 전하가 모인다. 또한, 비트 라인(14)과 확산 영역(40) 사이의 거리는 일반적으로 1.5 내지 9.5 ㎛ 이상으로 길기 때문에, 제1 배선에 많은 전하가 모이게 된다. 또한, 이 사이에는 반도체 기판(10)에 접속된 컨택 홀이 없다. 이때문에, 이 전하가 가장 가까 운 컨택 홀(18a)을 통하여 반도체 기판(10)에 흐른다. 이때, 컨택 홀(18a) 가까이의 영역(60)의 ONO막(12)에 손상을 준다. ONO막(12)에의 손상으로서는, 예를 들어 ONO막(12)에의 금속이나 수소에 의한 오염 등을 들 수 있다. 이 ONO막(12)의 손상에 의해, ONO막(12)으로부터 전하가 손실된다. 또한, 주변 회로 영역(52)의 트랜지스터에도 차지 업한 전하가 흐르지만, ONO막(12)과 비교하여 전하에 대하여 강하기 때문에, 문제가 되기 어렵다.
아래에서 상기 원인을 해결하고, ONO막(12)으로부터의 전하의 손실을 억제하는 것을 목적으로 한 본 발명의 실시예에 대하여, 도면을 사용하여 설명한다.
실시예 1
실시예 1은 주변 회로 영역의 트랜지스터와 비트 라인의 접속에 제1 배선을 사용하지 않고, 제1 배선 상에 설치된 제2 배선을 사용하는 예이다. 도 2a는 실시예 1을 위에서 바라본 도면(보호막(26), 층간 절연막(22), 28은 도시하지 않는다. 제2 배선(30)은 파선으로 나타내었다)이고, 도 2b는 도 2a의 A-A 단면도이다. 도 3은 실시예 1의 제조 방법을 나타내고, 도 2a의 A-A 단면에 상당하는 도면이다. 먼저, 실시예 1의 반도체 디바이스의 제조 방법에 대하여 설명한다.
도 3a를 참조하여, P형 실리콘 반도체 기판(10)(또는 반도체 기판 내의 P형 영역) 상에, ONO막(12)을 형성한다. ONO막(12)은 터널 산화막(산화 실리콘막)을 열산화법으로 형성하고, 트랩층(질화 실리콘막), 상부 산화막(top oxide film)(산화 실리콘막)을 CVD법을 사용하여 형성한다. 주변 회로 영역(52)의 ONO막(12)은 그 후에 제거된다. 코어 영역(50)의 반도체 기판(10) 내의 소정 영역에, 예를 들어 비소 를 주입함으로써, 반도체 기판(10)에 매립된 소스 영역과 드레인 영역을 겸하는 비트 라인(14)을 형성한다. 코어 영역 내의 ONO막(12) 상의 소정 영역에, 예를 들어 다결정 실리콘막으로 이루어지는 워드 라인(16)을 비트 라인(14)의 폭 방향으로 뻗도록 형성한다. 주변 회로 영역(52)의 트랜지스터를 형성한다. 도 3a에는 이 트랜지스터의 확산 영역(40)을 나타내고 있다.
도 3b를 참조하여, 워드 라인(16)을 덮도록 산화 실리콘막(20)을 형성한다. 이는 워드 라인(16)간을 절연막으로 매립하기 위한 것으로, 전면에 산화 실리콘막을 형성한다. 제1 층간 절연막(22)으로서, 예를 들어 BPSG(Boro-Phospho Silicated Glass) 등의 산화 실리콘막을 CVD법을 사용하여 형성한다. 제1 층간 절연막(22) 및 ONO막(12)에 비트 라인(14)에 접속하는 컨택 홀(18a)을 형성한다. 컨택 홀(18a) 내에, 예를 들어 Ti/WN 또는 Ti/TiN 및 W 등의 금속을 매립한다. 제1 층간 절연막(22)(즉, 비트 라인(14)) 상의 소정 영역에, 예를 들어 알루미늄을 이용하여 제1 배선(24)을 형성한다. 제1 배선(24)은 비트 라인(14)의 길이 방향으로 뻗어있고, 제1 층간 절연막(22) 및 ONO막(12)에 형성된 컨택 홀(18a)을 통하여 비트 라인(14)에만 접속되어 있다. 즉, 제1 배선(24)은 제1 층간 절연막(22)에 형성된 컨택 홀(18)을 거쳐 주변 회로 영역(52)의 트랜지스터와 직접 접속하고 있지 않다. 이때, 주변 회로 영역(52)은 선택 셀 영역이고, 트랜지스터는 섹터 선택 트랜지스터이다.
제1 배선(24)의 형성은 제1 층간 절연막(22) 상의 전면에 금속층으로서, 예를 들어 알루미늄을 스퍼터링하고, 통상의 노광 기술을 사용하여 포토레지스트 패 턴을 형성한다. 염소계의 가스를 사용하고, 고밀도 플라즈마 타입의 RIE 장치를 사용하여, 알루미늄을 에칭한다. 즉, 비트 라인(14)에만 접속한 금속층(알루미늄)을 에칭하고, 제1 배선(24)을 형성한다. 이때, 제1 배선(24)은 주변 회로 영역(52)의 트랜지스터에 직접 접속하고 있지 않다. 이 때문에, 도 1의 플래시 메모리에 비하여, 제1 배선(24)이 뻗어있는 거리를 짧게 할 수 있다. 이로써, 제1 배선(24)에 모이는 차지 업한 전하는 적고, 컨택 홀(18a)에 흐르는 전하는 적다. 따라서, 컨택 홀(18a) 가까이의 ONO막(12)에 주는 손상이 적다.
도 3c를 참조하여, 제1 층간 절연막(22) 및 제1 배선(24) 상에 제2 층간 절연막(28)으로서 제1 층간 절연막(22)과 동일한 산화 실리콘막을 형성한다. 제2 층간 절연막(28)과 제1 층간 절연막(22)에 주변 회로 영역(52)의 트랜지스터의 확산 영역(40)에 접속하는 컨택 홀(19)과 제2 층간 절연막(28)에 제1 배선(24)에 접속하는 컨택 홀(l9a)을 동시에 형성한다. 컨택 홀(19, 19a) 내에, 예를 들어 Ti/WN 및 Ti/TiN 및 W를 매립한다.
도 3d를 참조하여, 제2 층간 절연막(28) 상의 전면에, 예를 들어 알루미늄(금속층)을 스퍼터링하고, 통상의 노광 기술을 사용하여, 포토레지스트 패턴을 형성한다. 염소계의 가스를 사용하여, 고밀도 플라즈마 타입의 RIE 장치를 사용하고, 알루미늄을 에칭한다. 이것에 의해, 제1 배선(24)과 주변 회로 영역(52)의 트랜지스터의 확산 영역(40)에 접속하는 제2 배선(26)이 형성된다. 이 에칭 시에, 차지 업한 전하는 제2 배선(30)을 통하여 컨택 홀(19a)로 흐른다. 그러나, 컨택 홀(19a)에는 제1 배선(24)이 접속되어 있기 때문에, 이 전하는 컨택 홀(18a)과 제1 배 선(24)에 분산된다. 이것에 의해, 컨택 홀(18a)에 흐르는 전하가 적어지고, 컨택 홀(18a) 가까이의 ONO막(12)의 손상은 작아진다. 따라서, ONO막(12)으로부터의 전하 손실을 억제할 수 있다.
마지막으로, 제2 층간 절연막(28) 및 제2 배선(30) 상에 보호막(26)을 형성하고, 도 2에 나타내는 실시예 1의 플래시 메모리가 완성된다.
도 2를 참조하여, 실시예 1의 플래시 메모리는 반도체 기판(10)에 매립된 비트 라인(l4)을 가지며, 이 비트 라인(14) 상에 설치되고, 비트 라인(14)과 접속하는 제1 배선(24)을 갖는다. 또한, 제1 배선(24) 상에 설치되며, 제1 배선(24)과 주변 회로 영역(52)의 트랜지스터의 확산 영역(40)을 접속하는 제2 배선(30)을 갖는다. 또한, 제1 배선(24)은 제2 배선(30)을 통해서만 확산 영역(40)과 접속하고 있다. 이때, 실시예 1과 마찬가지로, 주변 회로 영역(52)은 선택 셀 영역이며, 트랜지스터는 섹터 선택 트랜지스터이다.
제2 배선(30)은 제1 배선(24) 한 개 건너 주변 회로 영역(52)까지 뻗어 트랜지스터와 접속된다. 제2 배선(30)에 접속되어 있지 않은 제1 배선(24)은 코어 영역(50)의 또 다른 한쪽에서 제2 배선(30)에 의해, 주변 회로 영역(52)의 트랜지스터에 접속된다. 이와 같이, 코어 영역(50)의 양측에 선택 셀 영역을 만들며, 이에 의해 효율적으로 주변 회로를 배치할 수 있다.
제1 배선(24)은 주변 회로 영역(52)까지 뻗게 하지 않고, 코어 영역(50) 또는 코어 영역(50)과 주변 회로 영역(52) 사이의 영역에만 뻗어 있게 하는 것이 바람직하다. 이로써, 제1 배선(24)이 뻗어 있는 거리를 더 짧게 할 수 있기 때문에, 제1 배선(24) 형성시에 제1 배선(24)에 모이는 차지 업한 전하를 더 줄일 수 있다. 이로써, 더 확실하게 ONO막(12)의 손상을 작게 할 수 있고, ONO막(12)으로부터의 전하 손실을 더욱 억제할 수 있다.
또한, 실시예 1에 있어서는 제1 배선(24)은 코어 영역(50)에만 뻗어 있게 하고, 코어 영역(50)의 단부에 있어서, 대략 동일한 직선 B-B 상에 그 종단부를 갖는다. 이로써, 제1 배선(24)의 거리는 더욱 짧아지고, 제1 배선(24) 형성 시에 제1 배선(24)에 모이는 차지 업한 전하를 더욱 줄일 수 있다. 이로써, 더욱 확실하게 ONO막(12)의 손상을 작게 할 수 있고, ONO막(12)으로부터의 전하 손실을 더욱 억제할 수 있다.
이상과 같이, 실시예 1에 관한 플래시 메모리에 의하면, 제1 배선(24)이 주변 회로 영역(52)의 트랜지스터에 직접 접속되어 있지 않고, 제2 배선(30)에 의해 주변 회로 영역(52)의 트랜지스터와 제1 배선(24)을 접속하고 있다. 이로써, 제1 배선(24)이 코어 영역 밖으로 뻗어 있는 거리를 짧게 할 수 있다. 이때문에, 배선을 형성할 때의 차지 업에 기인한 ONO막(12)의 손상을 억제할 수 있다. 따라서, ONO막(12)으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 반도체 디바이스를 제공할 수 있다.
실시예 2
실시예 2는 제2 배선(30)과 확산 영역(40) 사이에 제3 배선(32)을 설치한 예이다. 도 4a는 실시예 2를 위에서 바라본 도면(보호막(26), 층간 절연막(22, 28)은 도시하지 않고 제2 배선(30)은 파선으로 나타내었다)이고, 도 4b는 도 4a의 A-A 단 면도이다. 도 5는 실시예 2의 제조 방법을 나타내고, 도 4a의 A-A 단면에 상당하는 도면이다. 먼저, 실시예 2의 반도체 디바이스의 제조 방법에 대하여 설명한다.
도 5a를 참조하여, 제1 층간 절연막(22)의 형성까지는 실시예 1의 도 3b까지와 마찬가지로 실시한다. 제1 층간 절연막(22)에 비트 라인(14) 및 확산 영역(40)에 접속하도록 컨택 홀(18a, 18b)을 형성한다. 제1 층간 절연막(22) 상에, 비트 라인(14)하고만 접속하는 제1 배선(24)과, 주변 영역(52)의 트랜지스터의 확산 영역(40)과 접속하는 제3 배선(32)을 실시예 1과 동일한 방법으로 동시에 형성한다. 이와 같이, 제1 배선(24)을 형성하는 단계는 제3 배선(32)을 형성하는 단계를 구비하고 있다. 이로써, 단계를 삭감할 수 있다.
도 5b를 참조하여, 실시예 1과 마찬가지로, 제2 층간 절연막(28)을 형성한다. 제2 층간 절연막(28)에 제1 배선(24) 및 제3 배선(32)에 접속하는 컨택 홀(19a 및 19b)을 형성한다. 실시예 1과 마찬가지로 제2 배선(30)을 형성한다. 이후, 보호막(26)을 형성하여 실시예 2의 플래시 메모리가 완성된다.
실시예 2에 있어서도, 실시예 1과 마찬가지로 ONO막(12)으로부터의 전하 손실을 억제하는 효과를 얻을 수 있다. 또한, 이하의 과제를 해결하는 효과도 얻을 수 있다. 실시예 1에서는 컨택 홀(19a)과 컨택 홀(19)을 동시에 형성할 때, 에칭하는 층간 절연막의 두께가 다르고, 컨택 홀(18a)은 오버 에칭된다. 그 때문에 제1 배선(24) 표면에 손상이 발생하고, 컨택 홀(19a)과 제1 배선(24) 표면의 접촉 저항이 높아진다는 과제가 있었다. 실시예 2에 있어서는 제3 배선(32)을 설치함으로써, 컨택 홀 (19a)을 형성할 때, 오버 에칭되지 않는다. 이로써, 컨택 홀(19a)과 제1 배선(24)의 접촉 저항을 낮게 할 수 있다. 또한, 제1 배선(24)에 모이는 차지 업된 전하를 적게 할 수 있다.
실시예 1 및 실시예 2에서는 제2 배선(30)으로서 제1 배선(24)의 바로 윗쪽의 배선을 사용하였지만, 제1 배선(30)보다 위에 있는 배선이면, 바로 윗쪽의 배선을 사용하지 않아도 동일한 효과를 나타낼 수 있다.
실시예 3
제3 실시예는 주변 회로 영역(52)의 트랜지스터와 비트 라인(14) 사이에 더미 컨택 홀(44)을 설치한 예이다. 도 6a는 실시예 3을 위에서 바라본 도면(보호막(26), 층간 절연막(22)은 미도시)이고, 도 6b는 도 6a의 A-A 단면도이다. 도 7은 실시예 3의 제조 방법을 나타내고, 도 6a의 A-A 단면에 상당하는 도면이다. 먼저, 실시예 3의 반도체 디바이스의 제조 방법에 대하여 설명한다.
도 7a를 참조하여, P형 실리콘 반도체 기판(10) 상에 실시예 1과 마찬가지로 ONO막(12)을 형성한다. 코어 영역(50)의 반도체 기판(10) 내의 소정 영역에, 예를 들어 비소를 주입함으로써, 반도체 기판(10)에 매립된 소스 영역과 드레인 영역을 겸하는 비트 라인(14)을 형성한다. 이때 동시에, 반도체 기판(10)에 매립된 더미 확산 영역(42)을 형성한다. 더미 확산 영역(42)은 나중에 더미 컨택 홀(44)이 접속된다.
도 7b를 참조하여, 실시예 1과 마찬가지로, 워드 라인(16), 산화 실리콘막(20) 및 비트 라인(14) 상에 층간 절연막(22)을 형성한다. 층간 절연막(22)에 비트 라인(14)과 접속하는 컨택 홀(18a)을 형성한다. 이때, 동시에 더미 확산 영 역(42)(즉, 반도체 기판(10))과 접하는 더미 컨택 홀(44)을 형성한다. 더미 컨택 홀(44)은 반도체 기판(10)에 접속하고, 나중에 트랜지스터의 확산 영역(40)과 비트 라인(14)간의 제1 배선(24)에 접속한다. 또한, 동시에 트랜지스터의 확산 영역(40)에 접속하는 컨택 홀(18b)도 형성한다. 이와 같이, 컨택 홀(18a, 18b) 및 더미 컨택 홀(44)을 동시에 형성함으로써 제조 단계를 삭감할 수 있다.
이후, 층간 절연막(22) 상에 컨택 홀(18b)을 통하여 주변 회로 영역(52)의 트랜지스터의 확산 영역(40) 및 컨택 홀(18a)을 통하여 비트 라인(14)과 접속하는 제1 배선(24)을 형성한다. 또한, 제1 배선(24)은 트랜지스터의 확산 영역(40)과 비트 라인(14) 사이의 부분에서 더미 컨택 홀(44)을 통하여 더미 확산 영역(42)에 접속되어 있다. 이로써, 금속층(예를 들어, 알루미늄)을 에칭하고, 제1 배선(24)을 형성할 때에, 웨이퍼 표면에 차지 업한 전하는 더미 컨택 홀(44) 및 더미 확산 영역(42)을 통하여, 반도체 기판(10)에 흐른다. 그 때문에, 컨택 홀(18a)을 통하여, 비트 라인(14)에 흐르는 전하를 감소시킬 수 있다. 이로써, 컨택 홀(18a) 가까이의 ONO막(12)에 손상이 미치는 것을 억제할 수 있다.
보호막(26)을 형성하고, 실시예 3의 플래시 메모리가 완성된다.
도 6을 참조하여, 실시예 3의 플래시 메모리는 반도체 기판(10)에 매립된 비트 라인(14)과, 비트 라인(14) 상에 설치된 층간 절연막(22)과, 층간 절연막(22) 상에 설치되고, 비트 라인(14)과, 층간 절연막(22)에 형성된 컨택 홀(l8a)을 통하여 접속된 제1 배선(24)을 갖는다. 층간 절연막(22)은 제1 배선(24)과 반도체 기판(10)에 접속하는 더미 컨택 홀(44)을 가지고, 더미 컨택 홀(44)은 제1 배선(24) 의 확산 영역(40)과 비트 라인(14) 사이의 부분에서 제1 배선(24)에 접속되어 있다. 또한, 비트 라인(14)과 절연막(22) 사이에 ONO막(12)을 가지고, ONO막(12)은 컨택 홀(18a)을 갖는다.
또한, 실시예 3에서는 더미 컨택 홀(44)을 코어 영역(50)과 주변 회로 영역(52) 사이의 영역에 형성하고 있다. 이와 같이, 더미 컨택 홀(44)은 컨택 홀(18a)에의 전하의 유입 억제라는 목적에서 컨택 홀(18a) 가까이에 두는 것이 바람직하다. 이로써, 제1 배선(24) 형성 시에, 컨택 홀(18a)로의 전하의 유입을 더욱 억제할 수 있다. 또한, 더미 컨택 홀(44)을 코어 영역(50)에 형성함으로써, 제1 배선(24) 형성 시에 컨택 홀(18a)로의 전하의 유입을 더욱 억제할 수 있다.
또한, 더미 컨택 홀(44)은 반도체 기판(10)에 매립된 더미 확산 영역(42)에 접속하고 있다. 더미 확산 영역(42)은 필수는 아니지만, 웨이퍼 표면에 차지 업한 전하를 반도체 기판(10)에 더 효과적으로 흘려보내기 위하여 설치하는 것이 바람직하다.
이와 같이, 실시예 3의 플래시 메모리에 의하면, 제1 배선(24)에 더미 컨택 홀(44)이 접속되어 있다. 이것에 의해, 제1 배선(24)을 형성할 때, 차지 업한 전하를 더미 컨택 홀(44)을 통하여 반도체 기판(10)에 흘릴 수 있다. 이로써, ONO막(12)의 손상을 억제할 수 있다. 따라서, ONO막(12)으로부터의 전하 손실을 억제할 수 있고, 신뢰성이 높은 플래시 메모리를 제공할 수 있다.
도 8은 실시예 3의 변형예를 위에서 바라본 도면이다. 변형예에서는 더미 컨택 홀(44) 및 더미 확산 영역(42)은 주변 회로 영역(52)의 트랜지스터에 접속한 제 1 배선(24a)에만 형성할 수도 있다. 변형예에 있어서도 실시예 3과 동일한 효과를 얻을 수 있다. 또한, 더미 컨택 홀(44)의 수를 줄이기 위하여, 메모리를 미세화할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명은 관계되는 특정의 실시예로 한정되지 않고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지의 변형 및 변경이 가능하다. 예를 들어, 실시예 1 내지 실시예 3은 배선에 사용하는 금속층으로서, 예를 들어 알루미늄을 에칭하는 경우에 대하여 기재하였다. 그러나, 드라이 에칭시, 웨이퍼 표면의 차지 업은 피할 수 없다. 따라서, 다른 금속에 의해 구성되는 배선이나 다른 에칭 장치, 조건을 사용하여, 배선을 형성하는 경우에도, 본 발명을 적용할 수 있다.

Claims (16)

  1. 반도체 기판에 매립된 비트 라인과;
    상기 비트 라인 상에 설치되고, 상기 비트 라인과 접속하는 제1 배선과; 그리고
    상기 제1 배선 상에 설치되고, 상기 제1 배선과 상기 주변 회로 영역의 트랜지스터를 접속하는 제2 배선을 포함하고,
    여기서, 상기 제1 배선은 상기 제2 배선을 통해서만 상기 트랜지스터와 접속하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제1 배선은 코어 영역, 또는 상기 코어 영역과 상기 주변 회로 영역 사이의 영역에만 뻗어 있는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 배선과 상기 트랜지스터에 접속하는 제3 배선을 더 구비하고,
    상기 제2 배선은 상기 제3 배선을 통해서만 상기 트랜지스터와 접속하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 비트 라인 상에 상기 비트 라인과 상기 제1 배선을 접속하는 컨택 홀을 갖는 ONO막을 더 구비하는 것을 특징으로 하는 반도체 디바이스.
  5. 반도체 기판에 매립된 비트 라인과;
    상기 비트 라인 상에 설치된 층간 절연막과; 그리고
    상기 층간 절연막 상에 설치되고, 상기 비트 라인과 상기 층간 절연막에 형성된 컨택 홀을 통하여 접속된 제1 배선을 포함하고,
    여기서, 상기 층간 절연막은 상기 제1 배선과 상기 반도체 기판에 접속하는 더미 컨택 홀을 갖고, 상기 더미 컨택 홀은 제1 배선의 상기 트랜지스터와 상기 비트 라인 사이의 부분에 접속하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 더미 컨택 홀은 코어 영역, 또는 상기 코어 영역과 상기 주변 회로 영역 사이의 영역에 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 더미 컨택 홀은 상기 반도체 기판에 매립된 더미 확산 영역에 접속하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 5 항 내지 제 7 항 중의 어느 한 항에 있어서,
    상기 비트 라인과 상기 층간 절연막 사이에 ONO막을 더 구비하고,
    상기 ONO막에 상기 컨택 홀이 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항 내지 제 8 항 중의 어느 한 항에 있어서,
    상기 주변 회로 영역은 선택 셀 영역인 것을 특징으로 하는 반도체 디바이스.
  10. 반도체 기판에 매립된 비트 라인을 형성하는 단계와;
    상기 비트 라인 상에 상기 비트 라인과 접속하는 제1 배선을 형성하는 단계와; 그리고
    상기 제1 배선 상에 설치되고, 상기 제1 배선과 주변 회로 영역의 트랜지스터를 접속하는 제2 배선을 형성하는 단계를 포함하고,
    여기서, 상기 제1 배선은 상기 제2 배선을 통해서만 상기 트랜지스터와 접속하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1 배선을 형성하는 단계는, 상기 트랜지스터와 접속하고, 상기 제2 배선에 접속되어야 하는 제3 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 기판 상에 ONO막을 형성하는 단계를 더 포함하고,
    상기 제1 배선은 상기 ONO막에 형성된 컨택 홀을 통해 상기 비트 라인에 접속되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 반도체 기판에 매립된 비트 라인을 형성하는 단계와;
    상기 비트 라인 상에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막에 상기 비트 라인과 접속하는 컨택 홀을 형성하는 단계와; 그리고
    상기 층간 절연막 상에 주변 회로 영역의 트랜지스터 및 비트 라인과 접속하는 제1 배선을 형성하는 단계를 포함하고,
    여기서, 상기 컨택 홀을 형성하는 단계는, 상기 반도체 기판과 접속하고, 상기 트랜지스터와 상기 비트 라인 간의 상기 제1 배선에 접속하기 위한 더미 컨택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 비트 라인을 형성하는 단계는 상기 더미 컨택 홀에 접속하기 위한 상기 반도체 기판에 매립된 더미 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 반도체 기판 상에 ONO막을 형성하는 단계를 더 포함하고,
    상기 컨택 홀을 형성하는 단계는 상기 ONO막에 컨택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  16. 제 11 항 내지 제 15 항 중의 어느 한 항에 있어서,
    상기 주변 회로 영역은 선택 셀 영역인 것을 특징으로 하는 반도체 디바이스 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN112310105A (zh) * 2020-10-30 2021-02-02 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7951704B2 (en) * 2008-05-06 2011-05-31 Spansion Llc Memory device peripheral interconnects and method of manufacturing
US8669597B2 (en) 2008-05-06 2014-03-11 Spansion Llc Memory device interconnects and method of manufacturing
KR102376504B1 (ko) 2015-07-02 2022-03-18 삼성전자주식회사 반도체 소자
KR102695463B1 (ko) 2016-07-11 2024-08-14 삼성전자주식회사 수직형 메모리 장치
KR102451725B1 (ko) 2017-12-20 2022-10-07 삼성디스플레이 주식회사 디스플레이 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3221369B2 (ja) * 1997-09-19 2001-10-22 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
KR100267108B1 (ko) 1998-09-16 2000-10-02 윤종용 다층배선을구비한반도체소자및그제조방법
JP2000124311A (ja) * 1998-10-20 2000-04-28 Kawasaki Steel Corp 半導体装置および半導体装置のレイアウト方法
KR100332105B1 (ko) 1999-06-23 2002-04-10 박종섭 플래쉬 메모리 소자 및 그 프로그램 방법
JP3228272B2 (ja) * 1999-07-14 2001-11-12 日本電気株式会社 半導体装置のレイアウト設計方法及び装置並びに記録媒体
KR100363841B1 (ko) * 1999-12-28 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
JP2001267437A (ja) * 2000-03-22 2001-09-28 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP4051175B2 (ja) * 2000-11-17 2008-02-20 スパンション エルエルシー 不揮発性半導体メモリ装置および製造方法
JP2003115490A (ja) * 2001-10-03 2003-04-18 Seiko Epson Corp 半導体装置及びその設計方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
JP2004193178A (ja) * 2002-12-06 2004-07-08 Ｆａｓｌ Ｊａｐａｎ 株式会社 半導体記憶装置及びその製造方法
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN112310105A (zh) * 2020-10-30 2021-02-02 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件

Also Published As

Publication number Publication date
KR101008371B1 (ko) 2011-01-19
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