KR100550191B1 - 다층 게이트 구조물을 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있는데, 이 반도체 메모리 장치는, 제1 선택 트랜지스터, 제1 단차부, 및 제1 컨택트 플러그를 포함한다. 제1 선택 트랜지스터는 기판의 상면의 일측에 형성되고 제1 다층 게이트를 갖는다. 제1 단차부는 제1 선택 트랜지스터의 제1 다층 게이트에 인접하여 기판을 에칭함으로써 형성되며, 제1 단차부는 기판의 상면 내에 공동을 형성하게 된다. 제1 컨택트 플러그는 제1 단차부 내에 형성된다.
반도체 메모리, 선택 트랜지스터, 단차부, 컨택트 플러그, 메모리 카드, 접속 장치, 제어기, 기억 매체

Description

다층 게이트 구조물을 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING MULTI-LAYER GATE STRUCTURE}
도 1은 종래의 NAND형 플래시 메모리의 단면도.
도 2a는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 평면도.
도 2b는 도 2a의 라인 2B-2B를 따른 단면도.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 제조 단계를 순차적으로 나타낸 단면도.
도 3d는 도 3c의 일부분에 대한 확대도.
도 3e 내지 도 3f는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 제조 단계를 순차적으로 나타낸 단면도.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 단면도.
도 6a 및 도 6b는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 제조 단계를 순차적으로 나타낸 단면도.
도 6c는 도 6b의 일부분에 대한 확대도.
도 6d 및 도 6e는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 제조 단계를 순차적으로 나타낸 단면도.
도 7a는 본 발명의 제3 실시예에 따른 반도체 메모리 장치 내에 포함된 메모리 셀의 단면도, 및 게이트 절연막 부근에서의 전계 분포를 나타낸 도면.
도 7b는 종래의 반도체 메모리 장치 내에 포함된 메모리 셀의 단면도, 및 게이트 절연막 부근에서의 전계 분포를 나타낸 도면.
도 8a 내지 도 8c는 본 발명의 제3 실시예의 수정예에 따른 반도체 메모리 장치의 제조 단계를 순차적으로 나타낸 단면도.
도 9는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 단면도.
도 10a는 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 평면도.
도 10b는 도 10a의 라인 10B-10B를 따른 단면도.
도 11은 본 발명의 제6 실시예에 따른 반도체 메모리 장치의 단면도.
도 12는 본 발명의 제7 실시예에 따른 반도체 메모리 장치의 단면도.
도 13은 본 발명의 제8 실시예에 따른 반도체 메모리 장치의 단면도.
도 14는 본 발명의 일 실시예에 따른 메모리 카드의 예시적인 내부 구조를 나타낸 블럭도.
도 15는 본 발명의 일 실시예에 따른 메모리 카드의 예시적인 내부 구조를 나타낸 블럭도.
도 16은 본 발명의 일 실시예에 따른 카드 홀더 및 메모리 카드의 예를 나타낸 도면.
도 17은 메모리 카드 또는 카드 홀더를 수용하도록 동작 가능한 접속 장치를 나타낸 도면.
도 18은 접속 배선을 통해 퍼스널 컴퓨터에 접속되고 또한 메모리 카드가 삽입되어 있는 접속 장치의 예를 나타낸 도면.
도 19는 본 발명의 일 실시예에 따른 IC 카드를 나타낸 도면.
도 20은 본 발명의 일 실시예에 따른 IC 카드의 블럭도.
<도면 부호의 설명>
10 : 실리콘 기판
11 : 게이트 절연막
12 : 전하 축적층
13 : 제어 게이트
14 : 게이트간 절연막
15 : 게이트 캡막
16 : 불순물 확산층
17 : 절연막
18 : 컨택트 배리어막
19, 23 : 층간 절연막
20 : 비트 라인 컨택트 플러그
21 : 소스 라인 컨택트 플러그
22, 24 : 금속 배선층
25 : 컨택트 플러그
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 메모리셀 트랜지스터 및 선택 트랜지스터를 포함하는 반도체 집적 회로에 관한 것이다. 또한, 이 장치는 NAND형 메모리 어레이를 포함하는 반도체 메모리 또는 메모리 매립형 장치에서 이용된다.
본 출원은 2001년 11월 16일에 출원된 일본 특허 출원 제2001-352020호 및 2002년 5월 30일에 출원된 일본 특허 출원 제2002-156982호에 의한 우선권을 주장하며, 이들의 전체 내용은 본 명세서에 참고로서 포함된다.
최근, 전기적으로 기입 가능/소거 가능한 전기적 소거 가능/프로그래밍 가능 판독 전용 메모리(EEPROM)가 널리 보급되고 있다. 이하, 도 1을 참조하여 종래의 EEPROM의 구조를 설명하기로 한다. 도 1은 NAND형 플래시 메모리의 메모리셀 어레이 영역 내의 비트선 방향을 따른 단면도이다.
도시된 바와 같이, 2개의 선택 트랜지스터 ST1 및 ST2와, 상기 선택 트랜지스터 ST1와 ST2 사이에 직렬로 접속된 n개의 메모리셀 트랜지스터 MC1 내지 MCn이 메모리셀 어레이 내에 형성되어 있다. 트랜지스터 ST1, ST2, MC1 내지 MCn 각각은 게이트 절연막(터널 절연막)(110)을 개재하여 실리콘 기판(100) 상에 형성된 다층 게이트를 포함한다. 게이트 절연막(110)은 터널 전류가 흐를 수 있을 정도로 얇다. 다층 게이트는 각 메모리셀에 대해 전기적으로 분리된 전하 축적층(120); 제 어 게이트(130); 전하 축적층(120)과 제어 게이트(130) 사이에 형성된 게이트간 절연막(140); 및 제어 게이트(130) 상에 배치된 게이트 캡막(150)을 포함한다. 다층 게이트의 양측에 있는 실리콘 기판(100)에는, 채널 영역이 형성되어 있는 실리콘 기판(100)에 상반되는 도전형을 갖는 n형 불순물 확산층(160)이 형성되어 있다. 불순물 확산층(160)은 소스 및 드레인 영역으로서 기능한다. 선택 및 메모리셀 트랜지스터는 다층 게이트 및 불순물 확산층(160)을 포함하여 형성된다. 또한, 전술한 바와 같이 구성된 2개의 선택 트랜지스터 ST1 및 ST2와 n개의 메모리셀 트랜지스터 MC1 내지 MCn은 직렬로 접속되는 한편, 불순물 확산층(160)이 공유되도록 구성된다.
절연막(170)이 다층 게이트 상에 형성되고, 컨택트 배리어막(180)이 절연막(170) 상에 형성된다. 또한, 층간 절연막(190)이 컨택트 배리어막(180) 상에 형성된다. 또한, 층간 절연막(190) 내에는, 비트선 컨택트 플러그(200) 및 공통 소스선 컨택트 플러그(210)가 선택 트랜지스터 ST1 및 ST2의 드레인 및 소스 영역에 도달하도록 형성된다. 그리고, 금속 배선층(220)이 층간 절연막(190) 상에 형성된다. 금속 배선층(220)의 일부분은 공통 소스선 컨택트 플러그(210)에 접속되어 공통 소스선으로서 기능한다. 그리고, 층간 절연막(230)이 층간 절연막(190) 상에 형성되고, 금속 배선층(240)이 층간 절연막(230) 상에 형성된다. 금속 배선층(240)은 컨택트 플러그(250)를 통해 비트선 컨택트 플러그(200)에 접속되어 비트선으로서 기능한다. 또한, 전하 축적층(120) 및 선택 트랜지스터의 제어 게이트(130)는 한 영역(도시되지 않음)에서 전기적으로 접속된다.
전술한 바와 같이 구성된 플래시 메모리에서는, 전하 축적층과 반도체 기판이 게이트 절연막을 통해 서로 전하를 주고 받음으로써 데이터가 재기입된다.
그러나, 종래의 반도체 메모리 장치에서, 데이터 재기입의 횟수가 증가하면, 게이트 절연막 내에 전하가 트랩된다. 그러면, 트랩된 전하를 디트랩(detrap)함으로써 데이터가 역전되고, 메모리셀의 신뢰도가 저하된다. 특히, 반도체 기판이 전하 축적층에 대하여 포지티브로 바이어스되어 데이터가 재기입되는 유형의 플래시 메모리에서, 이러한 경향이 현저하다. 이러한 유형의 플래시 메모리에서, 전자는 파울러-노르트하임(FN) 터널 전류를 이용하여 전하 축적층으로부터 방전된다. 그 결과로서, 데이터가 재기입된다. 이 경우, 특히 전하 축적층의 에지에 전계가 집중된다. 그러므로, 전하 축적층의 에지 부근에 있는 게이트 절연막에는, 채널 영역 상의 게이트 절연막에 비해 전하가 쉽게 트랩된다. 또한, 반도체 장치의 소형화에 따라 게이트 길이가 짧아지면, 채널 영역에 대해 전하 축적층 에지 부근에서의 영향이 커지는 경향이 있다. 그 결과, 메모리셀의 신뢰도가 더 현저하게 열화된다.
또한, 도 1에 도시된 바와 같이, 비트선 컨택트 플러그(200) 및 공통 소스선 컨택트 플러그(210)는 선택 트랜지스터 ST1 및 ST2의 게이트 전극에 대해 자기 정렬 방식으로 형성된다. 이 경우, 게이트 전극(120)과 선택 트랜지스터 ST1의 비트선 컨택트 플러그(200), 또는 게이트 전극(120)과 선택 트랜지스터 ST2의 공통 소스선 컨택트 플러그(210) 사이에서 단락 회로가 쉽게 발생하게 된다.
본 발명의 제1 국면에 따른 반도체 메모리 장치는,
기판의 상면의 일측에 형성되고 제1 다층 게이트를 갖는 제1 선택 트랜지스터;
상기 제1 선택 트랜지스터의 상기 제1 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제1 단차부 -상기 제1 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨-; 및
상기 제1 단차부 내에 형성된 제1 컨택트 플러그
를 포함한다.
본 발명의 제2 국면에 따른 메모리 카드는, 상기 본 발명의 제1 국면에 따른 반도체 메모리 장치를 포함한다.
본 발명의 제3 국면에 따른 카드 홀더에는, 상기 본 발명의 제2 국면에 따른 메모리 카드가 삽입된다.
본 발명의 제4 국면에 따른 접속 장치에는, 상기 본 발명의 제2 국면에 따른 메모리 카드가 삽입된다.
본 발명의 제5 국면에 따른 정보 기억 장치는,
반도체 메모리를 포함하는 메모리 카드를 포함하되,
상기 반도체 메모리는,
기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터의 상기 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 단차부 내에 형성된 컨택트 플러그를 포함한다.
본 발명의 제6 국면에 따른 기억 매체 액세스 시스템은,
반도체 메모리를 포함하는 메모리 카드를 포함하되,
상기 반도체 메모리는,
기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터의 상기 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 단차부 내에 형성된 컨택트 플러그를 포함한다.
본 발명의 제7 국면에 따른 정보 기억 장치는,
메모리 카드 내에 통합되어 정보를 기억하는 메모리 수단을 포함하되, 상기 메모리 수단은, 기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터의 상기 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 단차부 내에 형성된 컨택트 플러그를 포함하고;
상기 메모리 수단에 기억될 정보를 입력하는 입력 수단; 및
상기 메모리 카드의 상기 메모리 수단에 기억된 정보를 판독하는 메모리 판독 수단
을 포함한다.
<제1 실시예>
도 2a 및 도 2b를 참조하여, 본 발명의 일 실시에에 따른 반도체 메모리 장치를 설명하기로 한다. 도 2a는 제1 실시예에 따른 NAND형 플래시 메모리의 평면도이고, 도 2b는 도 2a의 라인 2B-2B를 따른 단면도이다.
도시된 바와 같이, 복수의 소자 분리 영역 STI은, p형 실리콘 기판(p형 웰 영역)(10) 내에 스트립 형태로 형성된다. 각각의 소자 분리 영역 STI는 실리콘 기판(10) 내에 설치된 트렌치, 및 상기 트렌치를 매립시키는 실리콘 산화막(SiO2) 등의 절연막을 포함한다. 또한, 서로 인접하여 형성된 소자 분리 영역 STI들 간의 영역은 소자 영역 AA를 형성하며, 그 소자 영역 AA 내에 반도체 장치가 형성되게 된다. 터널 전류가 관통하여 흐를 수 있는 얇은 절연막(터널 절연막)(11)이 소자 영역 AA의 표면 전체에 형성된다.
복수의 NAND 셀이 소자 영역 AA 상에 형성된다. 각각의 NAND 셀은 2개의 선택 트랜지스터 ST1 및 ST2와, 상기 선택 트랜지스터들 사이에 직렬 접속된 전류 경로(소스/드레인)를 갖는 n개의 메모리셀 트랜지스터 MC1 내지 MCn을 갖는다. 각각의 트랜지스터 ST1, ST2 및 MC1 내지 MCn은 게이트 절연막(11)을 개재하여 실리콘 기판(10) 상에 설치된 다층 게이트를 포함한다.
다층 게이트는 다음과 같이 형성된다. 즉, 각 메모리셀마다 분리된 전하 축적층(FG)(12)이 게이트 절연막(11) 상에 형성되고, 제어 게이트(13)가 게이트간 절연막(14)을 개재하여 전하 축적층(12) 상에 형성된다. 그리고, 게이트 캡막(15)이 제어 게이트(13) 상에 형성되어, 다층 게이트가 형성된다. 예를 들어, 전하 축적 층(12) 및 제어 게이트를 형성하는데에는 다결정 실리콘막이 이용되고, 게이트 절연막(11)을 형성하는데에는 실리콘 산화막(SiO2)이 이용되며, 게이트간 절연막(14)을 형성하는데에는 다층 구조화된 실리콘 산화막 및 실리콘 질화막(ON, NO, ONO막)이 이용되며, 게이트 캡막(15)을 형성하는데에는 실리콘 질화막(SiN)이 이용된다.
다층 게이트 바로 아래의 실리콘 기판(10)은 채널 영역을 형성하며, 그 채널 영역 내에 각 트랜지스터의 채널이 형성된다. 또한, 실리콘 기판(10)에 상반되는 도전형의 n형 불순물 확산층(제2 반도체 영역)(16)이 채널 영역의 양측에 위치한 실리콘 기판(10)의 표면에 형성된다. 불순물 확산층(16)은 각 트랜지스터의 소스, 드레인 영역(S, D)으로 기능한다. 전술한 것과 같은 다층 게이트 및 불순물 확산층(16)이 설치되어, 각 선택 트랜지스터 및 메모리셀 트랜지스터가 형성된다.
메모리셀 트랜지스터 MC1 내지 MCn은, 서로 인접하여 배치된 트랜지스터들이 불순물 확산층을 공유하도록 배치되고, 그에 따라 메모리셀 유닛이 형성된다. 선택 트랜지스터 ST1, ST2는, 선택 트랜지스터와 메모리셀 유닛의 단부에 있는 메모리셀 트랜지스터 MC1, MCn이 불순물 확산층을 공유하도록 형성된다. 전술한 바와 같이, NAND 셀은 하나의 메모리셀 유닛 및 2개의 선택 트랜지스터 ST1, ST2를 포함하여 형성되고, 메모리셀 어레이는 복수의 NAND 셀을 포함하여 형성된다.
실리콘 산화막 등의 절연막(17)이 다층 게이트 및 불순물 확산층(16) 상에 형성되고, 또한 실리콘 질화막 등의 컨택트 배리어막(18)이 절연막(17) 상에 형성된다. BPSG막 등의 층간 절연막(19)이 컨택트 배리어막(18) 상에 형성되어, 선택 트랜지스터 ST1, ST2 및 n개의 메모리셀 트랜지스터 MC1 내지 MCn이 코팅된다.
NAND 셀에 직렬로 접속된 트랜지스터들의 말단 부분에 배치된 선택 트랜지스터 ST1, ST2 의 드레인 및 소스 영역에 도달하도록, 층간 절연막(19)내에 컨택트 홀 C1, C2가 형성된다. 컨택트 홀 C1,C2 내에 비트 라인 컨택트 플러그(20) 및 공통 소스 라인 컨택트 플러그(21)가 형성된다. 비트 라인 컨택트 플러그(20) 및 공통 소스 라인 컨택트 플러그(21)는 저저항 다결정 실리콘 막 및 금속 재료와 같은 도전막에 의해 형성된다.
더나아가, 금속 배선층(22)이 층간 절연막(19) 상에 형성된다. 금속 배선층(22)의 일부분이 공통 소스 라인 컨택트 플러그(21)에 접속되고, 공통 소스 라인(SL)으로서 기능한다. 층간 절연막(23)이 층간 절연막(19) 상에 추가로 형성되고, 금속 배선층(24)이 층간 절연막(23) 상에 형성된다. 금속 배선층(24)은 컨택트 플러그(25)를 통해서 비트 라인 컨택트 플러그(20)에 접속되고, 비트라인(BL)으로서 기능한다.
제어 게이트(13)는 소자 분리 영역 STI와 교차하는 방향을 따라 서로 인접하여 배치된 NAND 셀 사이에서 공통으로 접속된다. 한 영역(도시되지 않음)에서, 선택 트랜지스터 ST1, ST2의 제어 게이트(13)는 게이트 라인 SGS1,SGD1을 선택하기 위해 접속되고, 메모리 셀 트랜지스터 MC1에서 MCn 까지의 제어 게이트(13)는 게이트 라인 CG1에서 CGn까지를 제어하기 위해 접속된다. 한 영역(도시되지 않음)에서 선택 트랜지스터의 전하 축적층(12)과 제어 게이트(13)는 서로 전기적으로 접속되고, 게이트 라인 SGS 및 SGD를 선택하기 위해 부여진 신호는 전하 축적층(12)에 직 접 가해진다. 공통 소스 라인 SL은 서로 인접하여 배치된 NAND 셀 사이에 공통으로 접속된다.
더나아가, 비트라인 BL은 칼럼 선택기(도시되지 않음)에 접속되고, 선택 게이트 라인 SGD, SGS 및 제어 게이트 라인 CG1에서 CGn까지는 로우 디코더(도시되지 않음)에 접속되고, 공통 소스 라인 SL은 삭제 제어 회로(도시되지 않음)에 접속된다.
NAND 셀에서, 서로 인접하여 배치된 선택 트랜지스터의 다층 게이트들 사이의 n형 불순물 확산층(16)의 표면의 일부분은 도2b에 도시된 대로 제거된다. 불순물 확산층(16)은 자신의 바닥이 게이트 절연막의 바로 아래에 있는 실리콘 기판(10)의 표면 레벨 아래에 있는 리세스를 갖고 있다. 리세스는 게이트 절연막(11) 바로 아래의 실리콘 기판(10)의 표면과 불순물 확산층(16)의 일부분의 표면 사이의 레벨의 차이를 일으키는데, 이를 이후 "단차부(stepped portion)"라 칭한다. 특히, 메모리 셀 어레이 영역에 있는 단차부는 "제1 단차부"라 정의된다. 환언하면, 이는 그 내에 채널이 형성되는 실리콘 기판(10)과 게이트 절연막(11)의 인터페이스가 선택 트랜지스터 ST1에서 제1 단차부의 높이만큼 컨택트 플러그(20)와 드레인 영역(16)의 인터페이스보다 더 높게 배치된다. 또한, 선택 트랜지스터 ST1에서 그 내에 채널이 형성되는 실리콘 기판(10)의 표면과 게이트 절연막(11)의 인터페이스가 소스 영역(16)과 게이트 절연막(11)의 인터페이스의 평면과 동일한 평면에 존재한다. 선택 트랜지스터 ST2에서, 그 내에 채널이 형성된 실리콘 기판(10) 표면과 게이트 절연막(11)의 인터페이스가 제1 단차부의 높이 만큼 컨택 트 영역(21)과 소스 영역(16)의 인터페이스보다 더 높게 유사하게 배치된다. 더나아가. 선택 트랜지스터 ST2에서도 그내에 채널이 형성되는 실리콘 기판(10)의 표면과 게이트 절연막(11)의 인터페이스가 드레인 영역(16) 및 게이트 절연막(11)의 인터페이스의 평면과 동일한 평면에 존재한다. 상기에서 설명한 대로, 단차부는 선택 트랜지스터 ST1 및 ST2에만 형성되고, 메모리 셀 트랜지스터에는 형성되지 않는다.
상기에서 설명한 대로 구성된 NAND형 플래시 메모리의 제조 방법이 도3a에서 도3f까지를 참조하여 설명된다. 도3d를 제외하고 도3a에서 도3f까지는 본 발명에 따른 플래시 메모리의 제조 단계를 연속적으로 보여주는 단면도이고, 도3d는 도3c의 일부 영역의 확대도이다.
먼저, 도3a에 도시된 대로 소자 분리 영역(도시되지 않음)이 p형 실리콘 기판(또는 p형 웰)(10) 내에 선택적으로 형성된다. 이후에 게이트 절연막(11)은 소자 영역 AA의 채널 영역의 표면 상에 형성된다. 더나아가, 전하 축적층(12), 게이트간 절연막(14), 제어 게이트(13), 및 게이트 캡 막(15)이 게이트 절연막(11) 상에 연속하여 형성된다. 더나아가, 전하 축적층(12), 게이트간 절연막(14), 제어 게이트(13), 및 게이트 캡 막(15)이 자기 정렬 방식으로 패턴화되어 측벽 부분이 정렬되도록 하여, 다층 게이트가 도3a에 도시된 대로 형성된다.
다음으로, 도3b에 도시된 대로 실리콘 기판(10)의 표면이 레지스트(40)로 코팅된다. 더나아가, 포토리소그래피 기법이 사용되어 서로 인접하고 (서로 대향하여) 배치된 선택 트랜지스터의 다층 게이트 사이의 레지스트(40)를 제거하게 된다. 즉, 게이트 절연막(11)이 그 내에서 드레인 측의 선택 트랜지스터 ST1의 드레인 영역과 소스측의 선택 트랜지스터 ST2의 소스 영역이 형성될 영역 상에서 노출된다. 다음으로, 다층 게이트 사이에서 노출된 게이트 절연막(11)이 에칭되고, 다층 게이트 사이의 실리콘 기판(10)이 추가로 에칭된다. 그 결과, 리세스가 선택 트랜지스터의 다층 게이트 사이의 실리콘 기판(10)의 표면 내에 형성된다. 이 단계에서 에칭 선택비가 최적화된 상태로 있으면서, 게이트 절연막(11)과 실리콘 기판(10)의 에칭이 실리콘 산화물막 기반을 에칭 처리할 때에 연속적으로 실행될 수 있다. 대안으로, 게이트 절연막(11)이 실리콘 산화물막 기반의 에칭 처리에에칭된 후에, 실리콘 기판(10)이 실리콘 기반 에칭 처리에 의해 또한 에칭될 수 있다. 이 경우에 본 에칭은 선택 트랜지스터의 다층 게이트 사이의 게이트 절연막(11)과 실리콘 기판(10)의 일부분이 제거될 때까지 충분히 실행되어, 선택 트랜지스터의 다층 게이트의 측면이 실리콘 기판(10)의 표면에 대해 수직이 되도록 한다.
다음으로, 레지스트(40)가 애싱(ashing)에 의해 제거된다. 이후에 도3c에 도시된 대로 열산화법에 의해 실리콘 산화물막(17)이 다층 게이트의 상부 표면 과 측벽 상에 및 다중충 게이트 사이의 실리콘 기판(10) 상에 형성된다. 더나아가, 필요하다면, 실리콘 기판(10)의 표면은 레지스트로 코팅되고, 레지스트 개구 영역은 포토리소그래피 과정에 의해 메모리 셀 어레이 영역 내에만 형성된다. 더나아가, n형 불순물이 다층 게이트 사이의 실리콘 기판(10)내에 주입되어 소스 및 드레인 영역을 구성하는 n형 불순물 확산층(16)을 형성하게 된다. 본 단계에 의해 선택 트랜지스터 ST1과 ST2 및 n형 메모리 셀 트랜지스터 MC1에서 MCn까지가 완성된다.
상기 설명한 단계에 의해, 서로 인접하여 배치된 선택 트랜지스터들의 다층 게이트들 사이의 n형 불순물 확산층(16)과 절연막(17)의 인터페이스의 일부분이 단차부의 높이만큼 채널 영역의 p형 실리콘 기판(10) 및 게이트 절연막(11)의 인터페이스보다 낮게 배치되는 구조가 획득된다.
상기에서 설명한 대로 형성된 도3c의 일부 영역의 확대도가 도3d에 도시되었다. 도면에 도시된 대로 단차부의 높이 d1, 즉 게이트 절연막(11)과 접속하는 실리콘 기판(10) 표면과 다층 게이트들 사이의 불순물 확산층(16) 표면 사이의 깊이는 게이트 절연막(11)의 막 두께 d2 보다 크다(d1〉d2). 즉, 바람직하게는, 실리콘 기판(10)이 에칭되어 다층 게이트들 사이의 불순물 확산층(16)의 적어도 일부분의 표면이 게이트 절연막(11)과 접속하는 실리콘 기판(10) 표면보다 d2 또는 그 이상으로 깊게 되도록 한다. 이는 선택 트랜지스터의 다층 게이트의 측면이 실리콘 기판(10)의 표면에 수직이 되도록 한다. 또한, 단차부의 높이가 과대할 때, 단채널(short channel) 효과로부터 귀결되는 역 현상이 심대하게 된다. 따라서, 이 높이는 역 현상이 일어나지 않을 정도의 값에 설정될 필요가 있다. 더나아가, 단차부가 전하 축적층(선택 트랜지스터의 게이트 전극)(12)의 바로 밑에 형성되었을 때, 즉 단차부의 에지가 전하 축적층(12) 바로 밑에 배치되었을 때에, 게이트 절연막(11)의 막 두께는 실질적으로 증가하고 선택 트랜지스터의 특성은 나빠진다. 따라서, 단차부는 바람직하게는 게이트 전극(12)의 에지 바깥에 배치된다. 다시 말하면, 게이트 전극(12)의 중심으로부터 단차부까지의 거리(I1)는 바람직하게는 게이트 전극(12)의 중심으로부터 에지까지의 거리(I2)보다 더 커야 한다.
다음으로, 도3e에 도시된 대로 컨택트 배리어(contact barrier) 막(18)은 실리콘 산화막(17) 상의 실리콘 질화막에 의해 형성되고, 다음으로 층간 절연막(19)이 다층 게이트를 코팅하기 위해 컨택트 배리어 막(18) 상의 BPSG막에 의해 형성된다.
다음으로, 도3f에 도시된 대로 포토리소그래피 및 에칭이 사용되어 선택 트랜지스터 ST1의 드레인 영역까지 도달하는 컨택트 홀 C1과 선택 트랜지스터 ST2의 소스 영역까지 도달하는 컨택트 홀 C2를 형성하게 된다. 더나아가, 각각의 컨택트 홀 C1및 C2 내에, 저저항 다결정 실리콘 막 또는 텅스텐 금속막과 같은 컨택트 재료가 매립되고 평탄화되어 비트라인 컨택트 플러그(20) 및 소스 라인 컨택트 플러그(21)가 형성된다.
이후에, 금속 배선층(22)이 층간 절연막(19) 상에 형성된다. 금속 배선층(22)의 일부분은 공통 소스 라인 SL을 형성한다. 더나아가, 층간 절연막(23)은 층간 절연막(19) 상에 형성되고 비트 라인 컨택트 플러그(20)에 전기적으로 접속된 컨택트 플러그(25)는 층간 절연막(23) 내에 형성된다. 다나아가, 금속 배선층(24)은 비트 라인 BL을 구성하기 위해 층간 절연막(23) 상에 형성되어 도2a 및 도2b에 도시된 NAND 형 플래시 메모리의 메모리 셀 어레이 영역이 완성되도록 한다.
본 실시예에 따른 NAND형 플래시 메모리에서, 비트 라인 컨택트 플러그(20)와 소스 라인 컨택트 플러그(21)와 접속하는 n 형 불순물 확산층(드레인 및 소스 영역)(16,16)의 표면의 일부분(중앙부)은 선택 트랜지스터 ST1, ST2 에서 제거된다. 결과적으로, 제1 단차부인 리세스는 불순물 확산층(16) 내에 형성된다. 따라서, 비트 라인 컨택트 플러그(20) 및 불순물 확산층(16)의 인터페이스 또는 소스 라인 컨택트 플러그(21) 및 불순물 확산층(16)의 인터페이스의 일부분은 선택 트랜지스터의 채널 영역 및 게이트 절연막(11)의 인터페이스보다 제1 단차부의 높이만큼 낮게 배치된다.
다음으로, 이 구성을 획득하기 위해, 에칭이 실행되어 서로 인접하여 배치된 선택 트랜지스터 사이의 게이트 절연막(11) 및 실리콘 기판(10)의 일부분이 에칭된다. 그 결과, 선택 트랜지스터의 다층 게이트의 측면은 실리콘 기판(10) 표면에 실질적으로 수직하게 된다.
따라서, 실리콘 기판(10)의 에칭된 영역에서조차도 절연막(17) 및 컨택트 배리어막(18)을 형성하는 것이 가능하다. 즉, 컨택트 플러그(20,21)가 형성될 때, 절연막(17) 및 컨택트 배리어막(18)은 선택 트랜지스터 ST1, ST2 및 컨택트 플러그(20,21)의 다층 게이트 사이에 형성된 채로 남겨진다. 그 결과 선택 트랜지스터 ST1, ST2의 다층 게이트와 컨택트 플러그(20,21)는 전기적 단락을 피하게 된다. 따라서, 선택 트랜지스터의 신뢰성이 향상되고, 추가적으로 NAND형 플래시 메모리의 신뢰성 및 수율의 향상에 기여하게 된다.
더나아가, 제1 실시예의 구성에 따라서, 단차부는 선택 트랜지스터 ST1, ST2의 컨택트 플러그 (20,21)에 접속된 불순물 확산층(16,16)에만 형성된다. 즉, 어떤 단차부도 선택 트랜지스터 ST1, ST2의 메모리 셀 유닛에 접속된 불순물 확산층(16) 내에 형성되지 않는다. 따라서, n형 불순물 확산층(16)의 표면이 채널 영역 표면보다 더 깊게 형성됨으로 인한 단채널 효과가 야기하는 선택 트랜지스터의 특성 열화가 최소화된다. 더나아가, 어떤 단차부도 메모리 셀 트랜지스터 MC의 n형 불순물 확산층(16) 내에 형성되지 않는다. 따라서, 메모리 셀 트랜지스터 MC에 대해서 그 특성이 상기 설명한 원인으로 인해 나빠지는 것이 방지된다. 더나아가 단채널 효과로 인한 역 영향은 억제될 수 있다. 그 결과, 선택 트랜지스터 및 메모리 셀 트랜지스터의 추가적 소형화가 가능하다.
더나아가, 상기 설명한 이유로, 단차부의 높이는 게이트 절연막(11)의 두께보다 크고, 단차부는 다층 게이트의 에지의 바깥쪽에 배치되는 것이 바람직하다. 더나아가 메모리 셀 트랜지스터의 게이트 절연막(11)및 선택 트랜지스터의 게이트 절연막(11)은 동시에 형성되는 동일한 절연막이 된다. 따라서, 동일한 형성 단계가 이런 절연막에 대해 실행되어 제조 원가가 절감된다.
상기에서 설명한 대로 본 발명의 구성에 따라서, 비트 라인 컨택트 플러그 및 공통 소스 라인 컨택트 플러그 중 적어도 하나는 자기 정렬 방식으로 선택 트랜지스터의 다층 게이트 내에 형성된다. 그 결과, 선택 트랜지스터의 다층 게이트와 컨택트 플러그의 단락이 방지된다. 더나아가 선택 트랜지스터와 메모리 셀 트래지스터의 단채널 효과로 인한 열화가 억제되기 때문에 각 트랜지스터는 추가로 소형화될 수 있다.
<제2 실시예>
이하, 도 4a 내지 도 4b를 참조하여 본 발명의 제2 실시예에 따른 반도체 메 모리 장치를 설명한다. 도 4a는 비트선 방향에 따른 NAND형 플래시 메모리의 부분도이다. 또한, 도 4b는 주변 회로 영역의 단면도이다. 주변 회로 영역은 컬럼 셀렉터와 디코더 회로와 같은 메모리 셀 이외의 회로 등이 형성되는 영역, 또는 인가되는 기록 전압에 따라 높은 내 전압 시스템으로서의 MOS 트랜지스터가 형성되는 영역이다. 또한, 제2 실시예에서는, 제1 실시예에서 설명되고 있는 구조가 주변 회로 영역의 MOS 트랜지스터에 적용된다. 또한, 메모리셀 어레이 영역의 구조는 제1 실시예의 도 2a와 도 2b를 참조하여 설명되는 구조와 유사하므로 그 설명은 생략한다.
주변 회로 영역은 실리콘 기판(10)에 배치된 소자 분리 영역(30)에 의해 메모리 셀 어레이 영역과 전기적으로 분리된다. 또한, MOS 트랜지스터는 실리콘 기판상에 형성된다. MOS 트랜지스터는 실리콘 기판(10) 상에 형성되며 그 사이에 게이트 절연막(31)이 삽입된 게이트 전극과 실리콘 기판(10)에 형성된 불순물 확산층(34)을 포함하고 있다. 게이트 전극은 게이트 절연막(31)상에 형성된 반도체층(32)과, 반도체층(32)상에 형성된 게이트간 절연막(40), 및 게이트간 절연막(40)상에 형성된 반도체층(41)을 포함하는 다층 게이트 구조를 갖고 있다. 또한, 반도체층(41)상에는 게이트캡 막(15)이 형성된다. 또한, 영역(도시되지 않음)에서, 반도체층(32,41)은 전기적으로 접속되고, 통상의 MOS 트랜지스터로서 동작한다. 즉, 주변회로를 이루는 MOS 트랜지스터의 게이트 전극은 메모리셀 어레이 영역의 선택 트랜지스터와 유사한 구조를 갖는다.
불순물 확산층(34)은 리세스(recess)를 가지고 있으며, 그 리세스의 바닥은 실리콘 기판(10)의 표면 레벨의 하부에 위치하고 있다. 즉, 주변 회로에서 MOS 트랜지스터의 표면인 불순물 확산층(34)의 적어도 일부는 에칭에 의해 실리콘 기판(10)의 표면으로부터 에칭된다. 게이트 절연막(31) 바로 아래의 실리콘 기판(10)의 표면과 불순물 확산층(34) 사이에 레벨의 기준을 야기시킨 리세스를 이후, "단차부"라고 한다. 특히, 주변 회로의 단차부는 "제2 단차부"로 정의된다. 제2 단차부의 높이 즉, 게이트 절연막(11)와 접촉하는 실리콘 기판(10)의 표면과 다층 게이트들간의 불순물 확산층(34)의 표면 사이의 깊이는 제1 단차부의 높이와 동일하다.
또한, 절연막(43, 44)은 불순물 확산층(34)과 다층 게이트상에 형성되며, 절연막(44)상에는 층간 절연막(19,23)이 형성된다. 또한, MOS 트랜지스터의 소스/드레인 영역(34)에 도달하는 컨택트 플러그(36, 39)와, 플러그들에 전기적으로 접속되는 금속 배선층(37, 38)이 배치되어 주변 회로 영역을 형성한다.
제2 실시예의 반도체 메모리 장치에 따르면, 단차부는 메모리셀 어레이 영역내 선택 트랜지스터에만 형성되는 것이 아니라 주변 회로 영역내 MOS 트랜지스터에도 형성된다. 즉, 주변 회로 영역내 MOS 트랜지스터에서는, 컨택트 플러그(36,36)의 인터페이스와 불순물 확산층(34, 34)의 인터페이스들은 채널 영역 표면과 게이트 절연막(31)의 인터페이스보다 제2 단차부의 높이 만큼 낮게 형성된다. 또한, 제2 단차부는 제1 단차부와 동일한 정도로 설정된다.
상술한 구조는 제1 실시예에 설명된 단계에 의해 메모리셀 어레이의 형성과 동시에 형성될 수 있다. 즉, 도 3b를 참조하여 설명되는 RIE 처리는 메모리셀 어 레이 영역에서 뿐만아니라 주변 회로 영역에서도 동시에 수행되므로, 메모리셀과 선택 트랜지스터의 단차부는 동시에 형성될 수 있다. 또한, 도 3f를 참조하여 설명되는 컨택트 플러그 형성 단계는 메모리셀 어레이 영역에서 뿐만 아니라 주변 회로 영역에서도 형성되므로, 컨택트 플러그(20,21,36,36)는 동시에 형성될 수 있다.
즉, 주변 회로 영역의 MOS 트랜지스터는 메모리 셀 어레이 영역내 트랜지스터와 동일한 단계로 형성된다. 따라서, 제1 단차부와 동일한 정도의 제2 단차부는 메모리셀 어레이 영역에 뿐만 아니라 주변 회로 영역에도 형성된다. 따라서, 주변 회로 영역에 마스크를 형성하는 추가 단계를 수행하지 않으면서, 제1 실시예에 설명된 구조가 통상적인 단계와 유사한 단계로 실현될 수 있다.
또한, 선택 트랜지스터의 컨택트 플러그(20,21)와 유사한 저저항 폴리실리콘에 의해, 예를 들어 컨택트 플러그(36)를 형성하는 경우에도, 특별한 문제가 야기되지 않으며, 이 경우 주변 회로 영역내 MOS 트랜지스터는 예를 들어, 기록 전압이 인가되는 고 내압 시스템 트랜지스터이다. 즉, 이점이 컨택트 플러그(36)가 전압을 전송하는 역할을 주로 수행하는 충분한 이유이다.
즉, 상술한 NAND형 플래시 메모리의 제조 방법에 따르면, 컨택트 홀 개구와 주변 트랜지스터의 드레인 및 소스 영역상에 컨택트 플러그를 형성하는 단계는 컨택트 홀 개구 및 선택 트랜지스터의 컨택트 플러그의 형성 단계와 동시에 수행될 수 있다. 따라서, NAND형 플래시 메모리의 제조 비용이 감소될 수 있다.
<제3 실시예>
본 발명의 제3 실시예에 따른 반도체 메모리 장치를 도 5를 참조하여 설명한 다. 도 5는 제3 실시예에 따른 NAND형 플래시 메모리의 부분도이며, 도 2a의 라인 2B-2B 방향을 따라 취해진 단면에 대응한다.
도면에 도시된 바와 같이, 제3 실시예에 따른 구조의 경우, 메모리셀 트랜지스터 MC1 내지 MCn의 불순물 확산층(16)은 리세스, 즉, 제1 단차부를 가지며, 그 저부는 제1 실시예에 설명된 구조에서의 실리콘 표면 레벨의 하부에 위치하고 있다. 즉, 소스/드레인 영역(16)의 인터페이스와 각각의 메모리셀 트랜지스터 MC1 내지 MCn의 절연막(17)의 적어도 일부는 채널 영역(전하 축적층(12) 바로 아래의 실리콘 기판(10))의 표면과 게이트 절연막(11)의 계면보다 제1 단차부의 높이 만큼 낮게 형성된다.
상술한 구조의 NAND형 플래시 메모리의 제조 방법을 도 6a 내지 도 6e를 참조하여 설명한다. 도 6c를 제외한 도 6a 내지 도 6e는 제3 실시예에 따른 플래시 메모리의 제조 단계를 연속적으로 나타내는 부분도이며, 도 6c는 도 6b의 부분 영역에 대한 확대도이다.
먼저, 제1 실시예에서 설명되는 단계에 의해 도 3a에 도시된 구조가 얻어진다.
이어서, 도 6a에 도시된 바와 같이, 다층 게이트들간에 위치한 게이트 절연막(11)이 에칭되고, 다층 게이트들간의 실리콘 기판(10)이 추가로 에칭되며, 리세스(제1 단차부)가 실리콘 기판(10)에 형성된다. 이러한 단계는 리세스가 인접 선택 트랜지스터의 다층 게이트 사이 뿐만 아니라 인접 메모리셀 트랜지스터의 다층 사이에 그리고 선택 트랜지스터의 다층 게이트와 서로 인접하여 배치되는 메모리셀 트랜지스터의 사이에도 형성된다는 점에서 제1 실시예의 도 3b의 단계와는 상이하다. 현재의 단계에 의해, 선택 트랜지스터와 메모리셀 트랜지스터의 다층 게이트들간의 실리콘 기판의 일부가 제거되고, 선택 트랜지스터와 메모리셀 트랜지스터의 다층 게이트들간의 측벽들은 실리콘 기판(10)의 표면에 거의 수직이 된다.
이어서, 도 6b에 도시한 바와 같이, 다층 게이트의 상부면과 측벽상에 그리고 다층 게이트들 사이의 실리콘 표면(10)상에는 열산화법에 의해 절연막(17)이 형성된다. 또한, 다층 게이트들 사이의 실리콘 기판(10)에는 n형 불순물이 주입되며, 소스/드레인 영역을 구성하는 n형 불순물 확산층(16)이 형성된다. 현재의 단계에 의해, 선택 트랜지스터 ST1, ST2 및 n개의 메모리셀 트랜지스터 MC1 내지 MCn이 완성된다.
상술한 바와 같이 형성된 도 6b의 부분 영역에 대한 확대도가 도 6c에 도시되어 있다. 도 6c는 메모리셀 트랜지스터를 나타낸다. 선택 트랜지스터의 구조는 제1 실시예에서 설명한 도 3D의 구조와 유사하다.
도시된 바와 같이, 단차부의 높이 d1, 즉, 게이트 절연막(11)과 접촉하는 실리콘 기판(10)의 표면과 다층 게이트 사이의 불순물 확산층(16)의 표면 사이의 깊이는 게이트 절연막(11)의 막두께 d2보다 큰 것이 바람직하다 (d1 > d2). 즉, 실리콘 기판(10)은, 다층 게이트들간의 불순물 확산층(16)의 표면의 적어도 일부가 게이트 절연막(11)과 접촉하는 실리콘 기판(10)의 표면보다 d2 이상 깊도록 에칭되는 것이 바람직하다. 또한, 단차부가 전하 축적층(12) 바로 아래에 형성되는 경우, 게이트 절연막(11)의 막두께와 메모리셀의 특성이 열화된다. 따라서, 단차부 는 전하 축적층(12)( 13 >14 )의 외측에 배치되는 것이 바람직하다. 즉, 메모리 셀 트랜지스터에 의해서도, 제1 실시예에서 설명한 선택 트랜지스터와 동일한 조건이 충족된다.
다음으로, 도 3e를 참조하여 제1 실시예에서 설명한 바와 같이, 컨택트 배리어 막(18) 및 층간 절연막(19)을 도 6d에 도시한 구조가 되도록 형성한다.
다음으로, 도 3d를 참조하여 제1 실시예에서 설명한 바와 같이, 비트라인 컨택트 플러그(20) 및 소스라인 컨택트 플러그(21)를 도 6e에 도시한 구조가 되도록 형성한다.
그 후, 제1 실시예에서 설명한 바와 같이, 공통 소스라인(SL) 및 비트라인(BL)을 형성하여, 도 5에 도시한 NAND형 플래시 메모리의 메모리 셀 어레이 영역을 완성한다.
제3 실시예의 NAND형 플래시 메모리에 따르면, 선택 트랜지스터의 다층 게이트의 측면이 실리콘 기판(10)의 표면에 대해 실질적으로 연직하게 된다. 따라서, 제1 실시예와 마찬가지로, 컨택트 플러그(20, 21)와 선택 트랜지스터(ST1, ST2)의 다층 게이트가 전기적으로 단락되는 것이 방지된다. 따라서, 선택 트랜지스터의 신뢰도가 향상되며, NAND형 플래시 메모리의 신뢰도 및 수율이 향상된다.
또한, 제3 실시예의 구조에 따르면, 전하 축적층(12) 에지에서의 전계의 집중이 억제되며, 메모리 셀 트랜지스터의 신뢰도가 향상된다. 이 점에 대해서는 도 7a 및 도 7b를 참조하여 설명하기로 한다. 도 7a 및 도 7b는 전하 축적층(12)에 대해 포지티브 바이어스를 갖는 실리콘 기판(10) 내의 게이트 절연막(11)의 주변에 서의 전계 분포를 나타낸 것이다. 도 7a는 제3 실시예에 따른 메모리 셀 트랜지스터의 구조를 나타낸 단면도이며; 도 7b는 통상의 메모리 셀 트랜지스터의 구조를 나타낸 단면도이다. 도면에서, 전하 축적층의 에지로부터의 복수의 선들은 전계 강도의 윤곽을 나타내며, 외측으로 갈수록 전계가 약해진다.
도 7a에 나타낸 바와 같이, 제3 실시예의 구조에 따르면, 다층 게이트들 사이의 실리콘 기판(10)(불순물 확산층(16))은 깊이가 깊기 때문에, 다층 게이트의 외측으로 전계가 확장되기는 어렵다. 도 7b에 나타낸 통상의 구조에서는, 제3 실시예의 구조에 비해, 전계가 다층 게이트의 외측으로 넓게 확장된다. 다층 게이트의 외측으로 전계가 넓게 확장된다는 것은, 전하 축적층의 채널 길이 방향에 있는 전하 축적층의 에지 부분으로 전계가 특히 집중되는 것을 의미한다. 그러나, 제3 실시예의 구조에서는, 전계의 확장이 억제된다. 즉, 전하 축적층의 채널 길이 방향에서 전계 분포가 거의 균일하게 된다. 따라서, 전하 축적층의 에지에서의 전계의 집중을 방지할 수 있다. 그 결과, 터널 전류에 의해 게이트 절연막(11)에 전자가 트랩되는 것이 방지되며, 메모리 셀의 신뢰도가 향상된다.
또한, 전하 축적층(12)의 외측에 딘차부가 형성된다. 따라서, 트랜지스터의 게이트 절연막(11)의 막 두께가 채널 방향을 따라 균일하다. 따라서, 메모리 셀의 특성 열화없이 전술한 효과를 얻을 수 있다. 열산화에 의해 다층 게이트들 사이의 불순물 확산층(16)과 다층 게이트 측벽 상에 절연막(17)을 형성함으로써 이를 실현할 수 있다. 왜냐하면, 열산화는 불순물 확산층(16)이 아니라 다층 게이트의 측벽부에서 신속하게 진행되기 때문이다. 이는 제1 실시예와 마찬가지이다.
또한, 제1 실시예에서는 메모리 셀 트랜지스터에 딘차부를 형성하지 않기 때문에, 도 3b의 단계에서 메모리 셀 트랜지스터 상에 레지스트를 형성할 필요가 있다. 그러나, 제3 실시예에서는 메모리 셀 트랜지스터에도 딘차부가 형성되므로 레지스트는 불필요하다. 즉, 제1 실시예의 제조 방법에 비해 1회의 포토리소그래피 공정이 불필요하므로 제조 공정을 단순화할 수 있다.
도 8a 내지 도 8c는 제3 실시예의 수정예에 따른 플래시 메모리 제조 방법의 일부 공정을 연속하여 나타낸 단면 사시도이다. 특히, 도 6a를 참조하여 설명한 다층 게이트들 사이의 실리콘 기판을 에칭하는 공정을 나타내고 있다. 이 공정은, 일본 특허 공개 제2002-057230호(미국 특허 출원 제09/925,418호)에서 제안하고 있는 자기 정렬 컨택트 구조의 제조 방법을 적용하여 실리콘 기판을 에칭한다(본 명세서에서 상기 특허의 전체 내용을 참조를 위해 기재한다).
먼저, 도 8a는 도 3a에 대응하는 단면 사시도이다. 도시한 바와 같이, 소자 분리 영역(STI)들은 실리콘 기판(10) 내에 형성된 트렌치(27)와 이 트렌치(27) 내에 충진되는 실리콘 산화막 등의 절연막(26)을 포함한다. 또한, 소자 분리 영역(STI) 의 상면의 높이는 통상적으로 실리콘 기판(10)에 비해 높게 형성된다. 따라서, 비트라인 컨택트 및 공통 소스라인은 자기 정렬 컨택트와 함께 형성되는 경우, 컨택트 배리어막(18)은 소자 분리 영역(STI)의 측면에 잔존하게 된다. 이를 해결하기 위해, 전술한 특허 출원에서는, 도 8a에 나타낸 상태에서 절연막(26)을 에칭하여 소자 분리 영역(STI)의 상면의 높이 내리는 기술이 기재되어 있다.
이 기술을 이용하여, 도 8b에 도시한 바와 같이, 실리콘 산화막의 베이스를 에칭함으로써 먼저 소자 분리 영역(STI)을 구성하는 절연막(26)의 상면을 에칭하고, 다층 게이트들 사이의 게이트 절연막(11)을 에칭 및 제거한다.
여기서, 게이트 절연막(11)이 에칭된 후에도 에칭이 계속하여 진행된다. 따라서, 절연막(26)뿐만 아니라 다층 게이트들 사이의 실리콘 기판(10)이 에칭될 수도 있다. 그 결과, 도 8c에 도시한 바와 같이, 다층 게이트들 사이의 실리콘 기판면의 높이가 다층 게이트 바로 아래의 실리콘 기판면보다 낮아질 수 있다. 또한, 다층 게이트들 사이의 절연막(26)의 상면의 높이도 다층 게이트 바로 아래의 절연막(26)보다 낮아질 수 있다. 물론, 다층 게이트 아래의 절연막(26)은 에칭되지 않으므로, 제어 게이트라인(CG)의 방향으로 서로 인접하여 배치된 전하 축적층(12)들은 전기적으로 분리되어 있다.
전술한 제조 방법을 이용하는 경우, 다층 게이트가 마스크로서 작용하므로, 예컨대 포토리소그래피 공정 및 실리콘 기판(10)의 에칭을 위한 새로운 공정이 불필요하다. 즉, 절연막(26)의 에칭 시간을 단순히 연장하는 것만으로 실리콘 기판(10)을 에칭할 수 있다. 따라서, 복잡하거나 정교한 제조 공정을 이용하지 않고도 제3 실시예에 따른 플래시 메모리를 제조할 수 있다. 또한, 제3 실시예에서의 효과뿐만 아니라 전술한 특허 출원과 관련하여 설명한 효과를 얻을 수 있다.
도 8a 내지 도 8c를 참조하여 설명한 단계들은 제1 실시예에 따른 방법을 통해서도 수행될 수 있다. 먼저, 도 8a에 나타낸 구조를 형성한다. 그리고, 도 3b에 나타낸 레지스트(40)와 동일한 형태의 레지스트를 메모리 셀들에 도포한다. 그리고, 실리콘 산화물을 이용한 에칭 처리를 수행한다. 그러면, 선택 트랜지스터들 의 게이트 전극들 사이에 위치하는 절연막(27)의 상면 영역과 실리콘 기판(10) 부분이 제거된다. 그 결과, 제1 실시예에 따른 구조를 얻을 수 있다. 이 구조는 제1 실시예의 설명부에서 밝힌 장점들뿐만 아니라 전술한 특허 출원에 기재된 장점들도 제공한다.
<제4 실시예>
이하, 도 9를 참조하여 본 발명의 제4 실시예에 따른 반도체 메모리 장치에 대해 설명한다. 도 9는 NAND형 플래시 메모리를 비트라인 방향에서 본 단면도로서, 메모리 셀 어레이 영역과 주변 회로 영역의 단면 구조를 나타내고 있다. 제 4실시예는 제2 실시예 및 제4 실시예를 결합한 것으로서, 주변 회로 영역 내의 MOS 트랜지스터에 대해 제3 실시예에 기재한 구조를 채용하였다. 또한, 메모리 셀 어레이 영역의 구조는 제3 실시예에 기재한 도 5의 구조와 유사하므로 이에 대한 설명은 생략한다. 또한, 주변 회로 영역의 구조는 제2 실시예와 실질적으로 동일하므로, 이에 대한 설명은 간략히 후술하기로 한다.
도시한 바와 같이, 주변 회로 영역에는, 게이트 절연막(31)이 개재된 실리콘 기판(10) 상에 형성된 게이트 전극(32), 절연막(33) 및 실리콘 기판(10)에 형성된 불순물 확산층(34)을 포함하는 MOS 트랜지스터가 형성된다.
제2 실시예와 마찬가지로, MOS 트랜지스터의 불순물 확산층(34)은 리세스, 즉 제2 단차부를 가지며, 그 저면의 레벨은 실리콘 기판(10)의 표면보다 아래에 위치한다. 제2 단차부의 높이는 제2 실시예의 단차부와 동일하다.
제4 실시예의 플래시 메모리에 따르면, 제3 실시예에 기재한 메모리 셀 어레 이 영역 내의 트랜지스터와 주변 회로 내의 MOS 트랜지스터는 동일한 공정에 의해 형성된다. 즉, 통상의 공정과 동일한 공정을 통해 제3 실시예에 기재한 구조를 얻을 수 있다.
<제5 실시예>
이하, 도 10a 및 도 10b를 참조하여 본 발명의 제5 실시예에 따른 반도체 메모리 장치에 대해 설명한다.
제5 실시예에서는, 제1 또는 제3 실시예와 같이 NOR형 플래쉬 메모리가 적용된다. 도 10a는 제5 실시예에 따른 NOR형 플래쉬 메모리의 평면도이고, 도 10b는 라인 10B-10B를 따라 절단한 단면도이다.
도시된 바와 같이, 제1 및 제3 실시예와 유사하게, 복수의 소자 절연 영역들 STI은 p형 실리콘 기판(또는 p형 웰 영역)(10)내에 스트라이프 형태로 형성된다. 게다가, 인접한 소자 절연 영역들 STI사이의 영역은 소자 영역 AA을 구성한다.
소자 영역 AA에는, 복수의 메모리 셀 트랜지스터들 MC이 형성된다. 각 메모리 셀 트랜지스터 MC는 사이에 개재된 게이트 절연막(터널 절연막)(11)을 갖는, 실리콘 기판 상에 형성된 다층 게이트를 포함한다. 다층 게이트는 게이트 절연막(11) 상에 형성되며 각 메모리 셀마다 전기적으로 분리된 전하 축적층(FG)(12); 이 전하 축적층(12) 상에 형성된 제어 게이트(13); 전하 축적층(12)과 제어 게이트(13) 사이에 형성된 게이트간 절연막(14); 및 제어 게이트(13) 상에 형성된 게이트 캡막(15)을 포함한다. 채널이 형성되는 실리콘 기판(10)의 도전형과 상반되는 n형인 불순물 확산층(16)은 다층 게이트의 양측에 있는 실리콘 기판(10)내에 형성된다. 불순물 확산층(16)은 소스 및 드레인 영역(S, D)으로서 기능한다. 각 메모리 셀 트랜지스터는 다층 게이트와 불순물 확산층(16)을 포함하여 형성된다.
서로 인접하여 배치된 메모리 셀 트랜지스터 MC는 소스 또는 드레인 영역(16)을 공유하도록 구성된다. 다층 게이트 및 불순물 확산층(16) 상에는 절연막(17)이 형성되고, 이 절연막(17) 상에는 컨택트 배리어막(18)이 더 형성된다. 부가적으로, 인접한 다층 게이트 사이의 불순물 확산층(16)은 리세스, 즉 채널 영역의 표면 레벨보다 낮게 위치하는 하부의 제1 단차부를 갖는다. 즉, 채널이 형성된 실리콘 기판(10)과 게이트 절연막(11)의 인터페이스는 불순물 확산층(16)의 일부와 절연막(17)의 인터페이스보다 더 높게 위치한다.
게다가, 컨택트 배리어막(18) 상에는 층간 절연막(19)이 형성된다. 또한, 층간 절연막(19)에서, 컨택트 홀들 C1, C2은 메모리 셀 트랜지스터 MC의 드레인 영역(16), 소스 영역(16)에 도달하도록 형성되고, 컨택트 홀 C1, C2 내에는 비트 라인 컨택트 플러그(20)와 공통 소스 라인 컨택트 플러그(21)가 형성된다.
또한, 금속 배선층(22)은 층간 절연막(19) 상에 형성된다. 금속 배선층(22)의 일부는 공통 소스 라인 컨택트 플러그(21)에 접속되어 공통 소스 라인(SL)으로서 기능한다. 층간 절연막(19) 상에는 층간 절연막(23)이 더 형성되며 이 층간 절연막(23) 상에는 금속 배선층(24)이 형성된다. 금속 배선층(24)은 컨택트 플러그(25)를 통해 비트 라인 컨택트 플러그(20)에 접속되어 비트 라인(BL)으로서 기능한다.
게다가, 제어 게이트(13)는 소자 절연 영역 STI과 교차하는 방향으로 서로 인접하여 배치된 소자 영역 AA에 공통으로 접속되고, 한 영역(도시되지 않음)의 제어 게이트 라인들 CG1 내지 CGn에 접속된다.
또한, 비트 라인 BL은 컬럼 선택기(도시되지 않음)에 접속되고, 제어 게이트 라인들 CG1 내지 CGn은 로우 디코더(도시되지 않음)에 접속되며, 컬럼 소스 라인 SL은 소거 제어 회로(도시되지 않음)에 접속된다.
상술한 바와 같이 구성된 NOR형 플래쉬 메모리의 제조 방법은 제1 또는 제3 실시예와 유사하기 때문에, 그 설명은 생략된다. 제3 실시예의 변형예에서 기술된 방법을 사용 가능한 것은 물론이다.
상술한 바와 같이, 제5 실시예의 NOR형 플래쉬 메모리에 따르면, 제1 실시예에 기술된 바와 같이, 전하 축적층(12)과 비트 라인 컨택트 플러그(20)간의 단락 회로의 발생이 방지될 수 있다.
또한, 실리콘 기판(10)과 게이트 절연막(11)간의 인터페이스는 플러그(21)와 소스 영역(16)사이 및 플러그(20)와 드레인 영역(16) 사이의 인터페이스보다 더 높다. 따라서, 전하 축적층(12) 에지내의 전계 집중이 방지되어, 메모리 셀의 신뢰도가 향상될 수 있다. NOR형 플래쉬 메모리에서, 전하 축적층(12)으로부터 소스 영역(16) 또는 실리콘 기판(10)쪽으로 전자들이 방전되어 데이타가 재기입된다. 즉, 전하 축적층(12)에 대해 포지티브인 바이어스가 실리콘 기판(10)에 인가되어 전자들이 실리콘 기판(10)으로 방전된다. 이 경우 제5 실시예에 따른 게이트 절연막(11)의 근방에서의 전계 분포는 제3 실시예에서 상술한 도 7a에 나타난 바와 같 이 구해진다. 즉, 다층 게이트들 사이의 실리콘 기판(10)(불순물 확산층(16))이 깊기 때문에, 전계는 다층 게이트의 바깥쪽으로 쉽게 연장되지 않는다. 따라서, 전하 축적층 에지에서의 전계 집중이 방지되고, 전자들이 터널 전류에 의해 게이트 절연막(11)에 트랩되는 것을 방지할 수 있다. 또한, 전하 축적층(12)에 대해 포지티브인 바이어스가 소스 영역(16)에 인가됨으로써, 소스 영역(16)으로 전자들을 방전할 시 게이트 절연막(11)의 근방에서의 전계 분포는 전하 축적층(12)의 일측 에지만이 도 7a에 표시되어 있는 분포이다. 종래 구조와 유사하게, 도 7b의 전하 축적층의 일측 에지만이 표시될 수도 있다. 이 경우에도, 전계가 강한 영역은 다층 게이트의 바깥쪽으로 연장되는 것을 방지할 수 있으며 전자들이 터널 전류에 의해 게이트 절연막(11)에 트랩되는 것을 방지할 수 있다.
상술한 바와 같이, NOR형 플래쉬 메모리에서도 제3 실시예의 것과 유사한 효과가 획득될 수 있다.
<제6 실시예>
본 발명의 제6 실시예에 따른 반도체 메모리 장치는 도 11을 참조하여 다음에 기술될 것이다. 도 11은 비트 라인 방향을 따라 절단한 NAND형 플래쉬 메모리의 단면도이다.
제6 실시예에 따른 NAND형 플래쉬 메모리의 경우, 제3 실시예에서 상술한 도 5의 구조에서, 단차부를 형성하는 것 대신에, 절연막(17)보다 더 큰 막 두께를 갖는 절연막(18)이 다층 게이트들 사이의 n형 불순물 확산층(16) 상에 형성된다. 이 불순물 확산층(16) 내에 그리고 그 하부에 절연막(28)이 형성되기 때문에, 실리콘 기판(10)과 게이트 절연막(11)의 인터페이스는 불순물 확산층(16)의 일부와 절연막(28)의 인터페이스보다 더 높게 위치한다.
상술한 바와 같이 구성된 플래쉬 메모리의 제조 방법이 다음에 기술될 것이다.
우선, 제1 실시예에서 기술된 도 3의 구조가 형성된다. 그 다음에, 실리콘 기판(10)을 에칭하는 것 대신에, 열산화를 행하여 절연막(실리콘 산화막)(17)을 형성한다. 이 경우, 절연막(17)의 막 두께는 다층 게이트의 상부 및 측면보다 실리콘 기판(10) 상에서 더 크게 되도록 제어된다. 이는 불소와 같은, 산화율을 증가시키기 위한 불순물이 도 3a의 구조에서 다층 게이트들 간의 실리콘 기판(10)내로 주입될 때 구현될 수 있다. 다음으로, 다른 영역들에 비해 다층 게이트들 사이의 영역내에서 산화가 빠르게 진행한다. 따라서, 이 영역내의 절연막(17)은 큰 막 두께를 가지고, 절연막(17)은 실리콘 기판(10)의 깊은 부분내에 형성된다(절연막(28)으로서 참조됨).
이후, 다층 게이트들 사이의 실리콘 기판(10)내로 n형 불순물이 주입되고, 이로써 소스, 드레인 영역을 형성하는 n형 불순물층(16)이 형성되고, 도 11의 구조가 제3 실시예의 것과 유사한 단계에 의해 획득된다.
제6 실시예에 따른 구조에서도, 다층 게이트들 사이의 불순물 확산층(16)의 표면이 다층 게이트 우측 하부의 실리콘 기판(10)보다 더 낮게 되도록 단차부가 형성되기 때문에, 제3 실시예의 것과 유사한 효과가 획득된다.
물론, 불순물 확산층(16)의 막 두께가 게이트 절연막(11)의 막 두께보다 더 크게 되도록 절연막(28)을 형성하는 것이 바람직하다. 게다가, 절연막(28)의 단부는 전하 축적층(12)의 외측에 배치되는 것이 바람직하다.
<제7 실시예>
본 발명의 제7 실시예에 따른 반도체 메모리 장치는 도 12를 참조하여 다음에 기술될 것이다. 도 12는 비트 라인 방향을 따라 절단한 NAND형 플래쉬 메모리의 단면도이다. 제7 실시예는 제5 및 제6 실시예의 조합이다.
도시된 바와 같이, 제7 실시예에서 상술한 도 11의 구성에서, 절연막(28)은 인접한 선택 트랜지스터들 사이의 n형 불순물 확산층(16) 상에만 형성된다.
본 발의 구성에서도 제1 실시예의 것과 유사한 효과가 구해질 수 있다.
<제8 실시예>
본 발명의 제8 실시예에 따른 반도체 메모리 장치는 도 13을 참조하여 이하에 기술될 것이다. 도 13은 비트 라인 방향을 따라 절단한 NOR형 플래쉬 메모리의 단면도이다. 제8 실시예는 제5 및 제6 실시예의 조합이다.
도 10b의 구성에서, 불순물 확산층(16)내에 단차부를 형성하는 것 대신에, 절연막(28)이 형성된다.
본 구조와 더불어, 제5 실시예와 유사한 효과가 획득될 수 있다. 상술한 바와 같이, 본 발명의 제1 실시예 내지 제5 실시예에 따른 반도체 메모리 장치에 있어서, 적어도 하나의 소스 및 드레인 영역이 컨택트 플러그에 접속되어 있는 MOS 트랜지스터에서, 단차부(stepped portion)가 불순물 확산층에 형성된다. 단차부는 불순물 확산층의 표면과 채널이 형성되는 실리콘 기판의 표면간의 레벨 차를 유발 한다. 따라서, 불순물 확산층의 표면 부분은 채널 영역 표면보다 낮게 위치된다. 또한, 컨택트 플러그는 채널 영역 표면보다 낮게 위치된 불순물 확산층(상)에 형성된다. 그리고 나서, 불순물 영역 표면 부분이 제거될 때, 게이트 전극 측 표면은 반도체 기판 표면에 실질적으로 수직이 된다. 결과적으로, 컨택트 플러그가 게이트 전극과 단락되는 것이 방지될 수 있고, 반도체 메모리 장치의 신뢰성이 향상된다.
또한, 제1 및 제2 실시예에 반도체 메모리 장치에 따른 NAND형 플래시 메모리에서, 단차부는 선택 트랜지스터에만 형성되고, 메모리 셀 트랜지스터에는 형성되지 않는다. 결과적으로, 메모리 셀 트랜지스터에서 단채널 효과에 의해 야기되는 특성 저하가 방지될 수 있다.
또한, 제3 및 제4 실시예의 반도체 메모리 장치에 따라서, 소오스 및 드레인 영역 양자 모두가 컨택트 플러그에 접속되어 있지 않은 MOS 트랜지스터에도, 단차부가 형성된다. 결과적으로, 메모리 셀 트랜지스터의 전하 축적 층의 채널 길이 방향으로의 전기장 분포가 거의 균일하게 된다. 따라서, 전자가 터널 전류에 의해 게이트 절연막에 억류되는 것이 방지될 수 있고, 메모리 셀 트랜지스터의 신뢰성이 향상될 수 있다. 메모리 셀 트랜지스터에 형성된 단차부는 단채널 효과에 의해 야기되는 바람직하지 않는 영향이 미치지 않는 크기(넓이)로 형성될 필요가 있다.
또한, 제2 및 제4 실시예의 반도체 메모리 장치에 따라서, 단차부는 메모리 셀 어레이 영역뿐만 아니라 주변 회로 영역의 MOS 트랜지스터에도 형성된다. 따라서, 주변 회로 영역의 MOS 트랜지스터 및 메모리 셀 영역은 동일 단계에서 동시에 형성될 수 있다. 따라서, 제조 단계가 단순해지고, 제조 비용이 감소할 수 있다.
또한, 제6 내지 제8 실시예의 반도체 메모리 장치에 따라서, 제1 내지 제5 실시예에서의 단차부를 형성하는 대신에, 절연막이 불순물 확산층에 잠기도록 형성된다. 이러한 실시예에서도, 제1 내지 제5실시예와 유사한 효과가 획득될 수 있다. 부가적으로, 제6 내지 제8 실시예에 기술된 바와 같이 절연막(28)이 형성되는 구성은 메모리 셀 어레이 영역뿐만 아니라 제2 및 제4 실시예에 기술된 주변 회로 영역에도 적용될 수 있다.
게다가, 상기 실시예들은 단차부의 높이가 게이트 절연막의 높이보다 낮지 않다고 기술 되었다. 그러나, 게이트 절연막의 높이보다 작은 경우에도, 유사한 효과가 획득된다. 전계 효과의 집중 방지의 관점에서, 바람직하게는 단차부의 높이가 높다. 그러나, 단차부가 과도하게 높은 경우, 단채널 효과가 두드러지게 나타날 것이다. 그러므로, 바람직하지 않은 영향이 발생하지 않는 크기로 깊이를 설정할 필요성이 있다. 부가적으로 본 발명의 실시예들은 상술된 NAND형 및 NOR형 플래시 메모리에 국한되지 않고, AND형 플래시 메모리 및 통상의 EEPROM에도 적용될 수 있다. 또한, 본 발명의 실시예는, 데이터를 재기록하기 위해서 전자가 인가된 고 전압에 의해 절연막을 통하여 송신되는/수신되는 일반적인 반도체 메모리 장치에 적용될 수 있고, 또한 비휘발성 메모리 셀 트랜지스터 및 선택 트랜지스터를 포함하는 일반적인 반도체 메모리와 메모리 장착 장치들에도 적용될 수 있다.
도 2 내지 13에 도시된 바와 같이 본 발명의 실시예는 매우 다른 구현들을 갖는다. 이러한 구현들의 일부는 도 14 내지 20에 도시된다.
도 14에 도시된 일례에서와 같이, 메모리 카드(60)는 도 2 내지 13 중 하나에 개시된 바와 같은 반도체 메모리 장치(50)를 포함한다. 도 14에 도시된 바와 같이, 메모리 카드(60)는 외부 장치(도시되지 않음)에/로부터 소정 신호 및 데이터를 수신/출력하는 것이 가능하다.
신호 라인(DAT), 커맨드 라인 인에이블 신호(CLE), 어드레스 라인 인에이블 신호 라인(ALE) 및 대기/통화(ready/busy) 신호 라인(R/B)은 반도체 메모리 장치(50)를 갖는 메모리 카드(60)에 접속된다. 신호 라인(DAT)은 데이터, 어드레스 또는 커맨드 신호를 전송한다. 커맨드 라인 인에이블 신호 라인(CLE)은 커맨드 신호가 신호 라인(DAT) 상에서 전송되는 것을 나타내는 신호를 전송한다. 어드레스 라인 인에이블 신호 라인(ALE)은 어드레스 신호가 신호 라인(DAT) 상에서 전송되는 것을 나타내는 신호를 전송한다. 대기/통화 신호 라인(R/B)은 메모리 장치(50)가 대기하고 있는지 아니면 그렇지 않은지를 나타내는 신호를 전송한다.
다른 예시적 구현이 도 15에 도시되어 있다. 도 15에 도시된 메모리 카드는 도 14에 도시된 메모리 카드와는 다르며, 도 15의 메모리 카드(60)는 메모리 장치에 부가적으로 반도체 메모리 장치(50)를 제어하고 외부 장치(도시되지 않음)에/로부터 소정 신호를 수신/전송하는 제어기(70)를 포함한다.
제어기(70)는 인터페이스 유닛(I/F)(71 및 72), 마이크로프로세서 유닛(MPU)(73), 버퍼 램(74) 및 에러 정정 코드 유닛(ECC)(75)을 포함한다. 인터페이스 유닛(I/F)(71 및 72)은 외부 장치(도시되지 않음) 및 반도체 메모리 장치(50)에/로부터 소정 신호를 각각 수신/출력한다. 마이크로프로세서 유닛(73) 은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(74)은 일시적으로 데이터를 저장한다. 에러 정정 코드 유닛(75)은 에러 정정 코드를 생성한다. 커맨드 신호 라인(CMD), 클럭 신호 라인(CLK) 및 신호 라인(DAT)은 메모리 카드(60)에 접속된다. 제어 신호 라인, 신호 라인(DAT)의 비트 폭 및 제어기(70)의 회로 구성은 적합하게 변경될 수 있다는 점에 유의하여야 한다.
다른 예시적인 구현이 도 16에 도시되어 있다. 도 16에 도시된 바와 같이, 메모리 카드 홀더(80)는 도 2 내지 13과 관련하여 기술되는 메모리 장치(50)를 갖는 메모리 카드(60)를 수신하기 위해 제공된다. 카드 홀더(80)는 전자 장치(도시되지 않음)에 접속되고, 카드(60)와 전자 장치간의 인터페이스로서 실시가능하다. 카드 홀더(80)는 도 15와 관련하여 기술되는 제어기(70)의 기능들 중 하나 이상을 수행할 수 있다.
다른 예시적인 구현을 도 17을 참조하여 설명한다. 도 17은 메모리 카드 또는 카드 홀더를 수신가능한 접속 장치를 나타내고, 메모리 카드 또는 카드 홀더 중 어느 하나는 메모리 장치를 포함한다. 메모리 카드 또는 카드 홀더는 접속 장치(90)에 삽입될 수 있고, 장치에 전기적으로 접속가능하다. 접속 장치(90)는 접속 배선(92) 및 인터페이스 회로(93)를 통해 보드(91)에 접속된다. 보드(91)는 CPU(central processing unit)(94) 및 버스(95)를 포함한다.
다른 예시적인 구현이 도 18에 도시된다. 도 18에 도시된 바와 같이, 메모리 카드(60) 또는 카드 홀더(80) 중 어느 하나는 메모리 장치를 포함하고, 접속장치에 삽입되어 전기적으로 접속가능하다. 접속 장치(90)는 접속 배선(92)을 통해 PC(personal computer)에 접속된다.
다른 예시적인 구현이 도 19 및 20에 도시된다. 도 19 및 20에 도시된 바와 같이, 도 2 내지 13과 관련하여 기술되는 반도체 메모리 장치 및 ROM(read only memory)(410), RAM(random access memory)(420) CPU(central processing unit)(430)과 같은 여러 회로들이 IC(integrated circuit) 카드(500)에 포함된다. IC 카드(500)는 카드9450)의 MPU(microprocessing unit) 부분(400)에 커플링되는 평면 단자(600)를 통해 외부 장치에 접속가능하다. CPU(430)는 계산부(431) 및 제어부(432)를 포함하고, 제어부(432)는 메모리 장치(50), ROM(410) 및 RAM(420)에 커플링된다. 바람직하게는, MPU(400)는 카드(500)의 한 표면상에 몰딩되고, 평면 접속 단자(600)는 다른 표면에 형성된다.
다른 구현들은, 본 기술분야에서 통상적인 기술을 가진 자가 참조로서 본 발명에 포함되는 US 특허 제6,002,605호를 고려하여 본 명세서를 정독할 때 쉽게 인식될 수 있다.
부가적인 장점 및 변경은 본 기술분야의 숙련된 기술자들에게 쉽게 발생할 것이다. 따라서 보다 넓은 특징들을 가진 본 발명은 본 발명에 기술되고 도시된 대표적인 실시예와 특정 상세들에 국한되지는 않는다. 따라서, 첨부된 특허청구범위와 그 균등물들에 의해 정의된 바와 같이 일반적인 발명 개념의 범위 또는 취지로부터 벗어나지 않는 다양한 변경들이 이루어질 수 있다.
본 발명의 구성에 따르면, 비트 라인 컨택트 플러그 및 공통 소스 라인 컨택 트 플러그 중 적어도 하나는 자기 정렬 방식으로 선택 트랜지스터의 다층 게이트 내에 형성된다. 그 결과, 선택 트랜지스터의 다층 게이트와 컨택트 플러그의 단락이 방지된다. 더나아가 선택 트랜지스터와 메모리 셀 트래지스터의 단채널 효과로 인한 열화가 억제되기 때문에 각 트랜지스터는 추가로 소형화될 수 있다.
또한, 본 발명에 따른 NAND형 플래시 메모리의 제조 방법에 따르면, 컨택트 홀 개구와 주변 트랜지스터의 드레인 및 소스 영역상에 컨택트 플러그를 형성하는 단계는 컨택트 홀 개구 및 선택 트랜지스터의 컨택트 플러그의 형성 단계와 동시에 수행될 수 있다. 따라서, NAND형 플래시 메모리의 제조 비용이 감소될 수 있다.

Claims (71)

  1. 기판의 상면에 형성되고 제1 다층 게이트를 갖는 제1 선택 트랜지스터;
    상기 제1 선택 트랜지스터의 상기 제1 다층 게이트에 인접한 상기 기판을 에칭함으로써 형성되며, 상기 기판의 상면 내에 공동을 형성하는 제1 단차부;
    상기 제1 단차부의 영역에 형성되며, 상기 제1 단차부와 부분적으로 접촉하는 제1 컨택트 플러그; 및
    상기 제1 컨택트 플러그와 상기 제1 다층 게이트 사이에 형성되며, 상기 제1 단차부와 부분적으로 접촉하는 제1 절연막
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 기판의 상면에 형성되고 제2 다층 게이트를 갖는 제2 선택 트랜지스터;
    상기 제2 선택 트랜지스터의 상기 제2 다층 게이트에 인접한 상기 기판을 에칭함으로써 형성되며, 상기 기판의 상면 내에 공동을 형성하는 제2 단차부;
    상기 제2 단차부의 영역에 형성되며, 상기 제2 단차부와 부분적으로 접촉하는 제2 컨택트 플러그; 및
    상기 제2 컨택트 플러그와 상기 제2 다층 게이트 사이에 형성되며, 상기 제2 단차부와 부분적으로 접촉하는 제2 절연막
    을 더 포함하는 반도체 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 반도체 메모리 장치는 NAND형 플래시 메모리인 반도체 메모리 장치.
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  12. 반도체 메모리 장치로서,
    적어도 하나의 메모리 셀 트랜지스터
    - 상기 메모리 셀 트랜지스터는, 제1 도전형의 제1 반도체 영역과, 상기 제1 도전형의 반대인 제2 도전형을 가지며, 상기 제1 반도체 영역과 반도체층 표면에서 서로 떨어져 형성되어 있는 제2 반도체 영역; 상기 제1 및 제2 반도체 영역 사이의 상기 반도체층 상에 제1 게이트 절연막을 사이에 두고 형성되어 있고, 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극; 및 상기 제1 및 제2 반도체 영역 상에 형성된 제1 절연막을 포함함 -
    를 포함하는 메모리 셀 유닛;
    상기 메모리 셀 유닛을 선택하는 선택 트랜지스터
    - 상기 선택 트랜지스터는, 제1 도전형을 갖고, 상기 반도체층의 표면에 서로 떨어져서 형성되어 있는 제3 및 제4 반도체 영역; 상기 제3 및 제4 반도체 영역 사이의 상기 반도체층 상에 제2 게이트 절연막을 사이에 두고 형성되어 있는 제1 게이트 전극; 상기 제3 반도체 영역 상에 형성된 제2 절연막으로서, 상기 제3 반도체 영역과 상기 제2 절연막 사이의 계면은 상기 반도체층과 상기 제2 게이트 절연막 사이의 계면의 평면과 동일 평면 상에 있도록 형성된 제2 절연막; 및 상기 제4 반도체 영역 상에 형성된 제3 절연막으로서, 상기 제1 반도체 영역과 상기 제3 절연막 사이의 계면 중 적어도 일부는 상기 반도체층과 상기 제2 게이트 절연막과의 계면에 대하여 제1 단차부를 갖도록 낮게 형성되며, 상기 제3 절연막의 일부는 상기 제1 단차부와 부분적으로 접촉하도록 형성되는 제3 절연막을 포함함 -; 및
    상기 제1 단차부의 영역에 형성된 제1 컨택트 플러그 - 상기 제1 컨택트 플러그는 상기 제1 단차부와 부분적으로 접촉하고, 비트라인 및 소스라인 중 하나와 전기적으로 연결됨 -
    를 포함하여,
    복수의 메모리 셀 유닛 및 선택 트랜지스터들이 형성되어 있는 메모리 셀 어레이로 구성되는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제3 반도체층과 제1 게이트 절연막 사이, 상기 제1 반도체 영역과 제1 절연막 사이, 및 상기 제2 반도체 영역과 제1 절연막 사이의 계면들은 상기 반도체층과 제2 게이트 절연막 사이의 계면의 평면과 동일 평면 상에 있는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 제1 단차부의 높이는 상기 제2 게이트 절연막의 두께보다 큰 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 제1 단차부는 상기 제1 게이트 전극의 에지 바깥에 위치하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 제1 및 제2 게이트 절연막은 동시에 형성된 동일한 게이트 절연막인 반도체 메모리 장치.
  17. 제12항에 있어서, 상기 제1 컨택트 플러그는 상기 제1 게이트 전극에 대하여 자기 정렬 방식으로 형성되어 있는 반도체 메모리 장치.
  18. 제12항에 있어서,
    상기 제1 단차부의 높이는 상기 제2 게이트 절연막의 높이 보다 큰 반도체 메모리 장치.
  19. 제12항에 있어서,
    상기 제1 단차부는 상기 제1 게이트 전극의 엣지의 바깥쪽에 위치하는 반도체 메모리 장치.
  20. 제12항에 있어서, 상기 메모리 셀 유닛은 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 있는 NAND 셀 유닛인 반도체 메모리 장치.
  21. 제12항에 있어서,
    상기 전하 축적층은 상기 제1 게이트 절연막을 통해 상기 제1, 제2, 및 제3 반도체 영역 중 적어도 하나와 전자를 주고 받아 데이터를 기입하는 반도체 메모리 장치.
  22. 반도체 메모리 장치로서,
    적어도 하나의 메모리 셀 트랜지스터
    - 상기 메모리 셀 트랜지스터는,
    제1 도전형의 제1 반도체 영역과, 상기 제1 도전형의 반대인 제2 도전형을 가지며, 상기 제1 반도체 영역과 반도체층 표면에서 서로 떨어져 형성되어 있는 제2 반도체 영역; 상기 제1 및 제2 반도체 영역 사이의 상기 반도체층 상에 제1 게이트 절연막을 사이에 두고 형성되어 있고, 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극; 및 상기 제1 및 제2 반도체 영역 상에 형성된 제1 절연막을 포함함 -
    를 포함하는 메모리 셀 유닛;
    상기 메모리 셀 유닛을 선택하는 선택 트랜지스터
    - 상기 선택 트랜지스터는, 제1 도전형을 갖고, 상기 반도체층의 표면에 서로 떨어져서 형성되어 있는 제3 및 제4 반도체 영역; 상기 제3 및 제4 반도체 영역 사이의 상기 반도체층 상에 제2 게이트 절연막을 사이에 두고 형성되어 있는 제1 게이트 전극; 및 상기 제3 반도체 영역 상에 형성된 제2 절연막 - 상기 제3 반도체 영역과 제2 절연막 사이의 계면 중 적어도 일부는 상기 반도체층과 제2 게이트 절연막 사이의 계면에 대하여 제1 단차부를 갖도록 낮게 위치하고, 상기 제2 절연막의 일부는 상기 제1 단차부와 부분적으로 접촉함 - 을 포함함 -; 및
    제2 단차부의 영역에 형성된 제1 컨택트 플러그 - 상기 제1 컨택트 플러그는 상기 제1 단차부와 부분적으로 접촉하고, 비트라인과 소스라인 중 하나에 전기적으로 연결됨 -
    를 포함하여,
    복수의 메모리 셀 유닛 및 선택 트랜지스터들이 형성되어 있는 메모리 셀 어레이로 구성되는 반도체 메모리 장치.
  23. 삭제
  24. 제22항에 있어서, 상기 제1 단차부의 높이는 상기 제2 게이트 절연막의 두께보다 큰 반도체 메모리 장치.
  25. 삭제
  26. 제22항에 있어서, 상기 제1 단차부는 상기 제1 게이트 전극의 에지 바깥에 위치하는 반도체 메모리 장치.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제22항에 있어서, 상기 전하 축적층은 상기 제1 게이트 절연막을 경유하여 상기 제1 및 제2 반도체 영역 및 상기 반도체층 중 적어도 하나와 전자를 주고받아 데이터를 기록하는 반도체 메모리 장치.
  31. 제22항에 있어서, 상기 메모리 셀 유닛은 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 있는 NAND 셀 유닛인 반도체 메모리 장치.
  32. 삭제
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  36. 반도체 메모리 장치로서,
    반도체 기판의 표면에 형성된 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판 상에 형성되고 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극을 포함하는 메모리 셀 트랜지스터;
    상기 반도체층의 표면에 형성되어 있는 제2 소스/드레인 영역 및 상기 제2 소스/드레인 영역 사이의 상기 반도체 기판 상에 형성된 게이트 전극을 포함하는 선택 트랜지스터;
    상기 소스/드레인 영역 상에 형성된 절연막 - 상기 소스/드레인 영역과 상기 절연막 사이의 계면의 적어도 일부는 상기 반도체 기판과 상기 게이트 절연막 사이의 계면에 대하여 단차부를 갖도록 낮게 됨 -; 및
    상기 단차부의 영역에 형성되며, 상기 단차부와 부분적으로 접촉하는 컨택트 플러그를 포함하며,
    상기 절연막의 일부는 상기 단차부와 부분적으로 접촉하는 반도체 메모리 장치.
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  53. 반도체 메모리를 포함하는 메모리 카드를 포함하는 정보 기억 장치로서,
    상기 반도체 메모리는,
    기판의 상면에 형성되고 다층 게이트를 갖는 선택 트랜지스터;
    상기 선택 트랜지스터의 다층 게이트에 인접한 상기 기판을 에칭함으로써 형성되며, 상기 기판의 상면 내에 공동을 형성하는 단차부;
    상기 단차부의 영역에 형성되며, 상기 단차부와 부분적으로 접촉하는 컨택트 플러그; 및
    상기 컨택트 플러그와 상기 다층 게이트 사이에 형성되며, 상기 단차부와 부분적으로 접촉하는 절연막
    을 포함하는 정보 기억 장치.
  54. 제53항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 정보 기억 장치.
  55. 반도체 메모리를 포함하는 메모리 카드를 포함하는 기억매체 액세스 시스템으로서,
    상기 반도체 메모리는,
    기판의 상면에 형성되고 다층 게이트를 갖는 선택 트랜지스터;
    상기 선택 트랜지스터의 다층 게이트에 인접한 상기 기판을 에칭함으로써 형성되며, 상기 기판의 상면 내에 공동을 형성하는 단차부;
    상기 단차부의 영역에 형성되며, 상기 단차부와 부분적으로 접촉하는 컨택트 플러그; 및
    상기 컨택트 플러그와 상기 다층 게이트 사이에 형성되며, 상기 단차부와 부분적으로 접촉하는 절연막
    을 포함하는 기억매체 액세스 시스템.
  56. 제55항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
  57. 제56항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
  58. 제55항에 있어서, 상기 반도체 메모리 장치를 제어하는 제어기를 더 포함하는 기억 매체 액세스 시스템.
  59. 제58항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 기억 매체 액세스 시스템.
  60. 제58항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
  61. 제60항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
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  71. 메모리 카드 상에 정보를 기억시키는 장치로서,
    상기 메모리 카드 내에 통합되어 정보를 기억하는 메모리 수단 - 상기 메모리 수단은, 기판의 상면에 형성되고 다층 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터의 상기 다층 게이트에 인접한 상기 기판을 에칭함으로써 형성되며, 상기 기판의 상면 내에 공동을 형성하는 단차부와, 상기 단차부의 영역에 형성되며, 상기 단차부와 부분적으로 접촉하는 컨택트 플러그와, 상기 컨택트 플러그와 상기 다층 게이트 사이에 형성되며, 상기 단차부와 부분적으로 접촉하는 절연막을 포함함 -;
    상기 메모리 수단에 기억될 정보를 입력하는 입력 수단; 및
    상기 메모리 카드의 상기 메모리 수단에 기억된 정보를 판독하는 메모리 판독 수단
    을 포함하는 정보 기억 장치.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995414B2 (en) 2001-11-16 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device including multi-layer gate structure
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR100496259B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 다마신 공정을 이용한 배선 및 그 형성 방법, 이를포함하는 반도체 소자 및 그 제조 방법
US7023045B2 (en) * 2003-08-20 2006-04-04 Macronix International Co., Ltd. Layout of a flash memory having symmetric select transistors
KR100732305B1 (ko) * 2004-02-23 2007-06-25 주식회사 하이닉스반도체 디램 셀 및 그 제조 방법
KR100583968B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그형성방법들
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
JP4653533B2 (ja) 2005-03-24 2011-03-16 株式会社東芝 半導体装置及びその製造方法
KR100678478B1 (ko) * 2005-06-29 2007-02-02 삼성전자주식회사 낸드형 불휘발성 메모리 장치 및 그 제조 방법
KR100669353B1 (ko) * 2005-10-14 2007-01-16 삼성전자주식회사 비휘발성 기억소자 및 그 형성방법
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
JP4664813B2 (ja) * 2005-12-21 2011-04-06 株式会社東芝 半導体記憶装置
US7365018B2 (en) * 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
KR100796642B1 (ko) * 2006-01-27 2008-01-22 삼성전자주식회사 고집적 반도체 장치 및 그 제조 방법
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008010537A (ja) * 2006-06-28 2008-01-17 Toshiba Corp Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
JP2008103561A (ja) * 2006-10-19 2008-05-01 Toshiba Corp 半導体装置及びその製造方法
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US8114736B2 (en) * 2006-12-21 2012-02-14 Globalfoundries Inc. Integrated circuit system with memory system
US7879718B2 (en) * 2006-12-27 2011-02-01 Spansion Llc Local interconnect having increased misalignment tolerance
JP4557999B2 (ja) * 2007-04-06 2010-10-06 株式会社東芝 不揮発性半導体記憶装置
US7636260B2 (en) * 2007-06-25 2009-12-22 Sandisk Corporation Method for operating non-volatile storage with individually controllable shield plates between storage elements
US7808826B2 (en) * 2007-06-25 2010-10-05 Sandisk Corporation Non-volatile storage with individually controllable shield plates between storage elements
US7781286B2 (en) * 2007-06-25 2010-08-24 Sandisk Corporation Method for fabricating non-volatile storage with individually controllable shield plates between storage elements
TWI343644B (en) * 2007-08-02 2011-06-11 Nanya Technology Corp Layout and structure of memory
TWI349363B (en) * 2007-11-15 2011-09-21 Nanya Technology Corp Non-volatile memory and the manufacturing method thereof
JP2009277847A (ja) * 2008-05-14 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置
JP2009289949A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 不揮発性半導体記憶装置
JP5361335B2 (ja) 2008-11-06 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2010114380A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置
JP2010141004A (ja) * 2008-12-10 2010-06-24 Toshiba Corp フラッシュメモリ、およびその製造方法
JP2010153481A (ja) * 2008-12-24 2010-07-08 Toshiba Corp 半導体記憶装置
KR101774508B1 (ko) * 2010-10-18 2017-09-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101774506B1 (ko) * 2010-10-11 2017-09-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20120139023A1 (en) * 2010-12-03 2012-06-07 Spansion Llc Method and apparatus for nand memory with recessed source/drain region
JP2013191680A (ja) * 2012-03-13 2013-09-26 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US20140015031A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Memory Device
US8928060B2 (en) * 2013-03-14 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell
CN103250829B (zh) * 2013-06-15 2015-03-25 郭志福 莲子芯茶饮料
KR20150035198A (ko) * 2013-09-27 2015-04-06 삼성전자주식회사 반도체 소자 및 그 제조방법
US9117695B1 (en) * 2014-07-10 2015-08-25 United Mircoelectronics Corp. Method for fabricating semiconductor device
US9269718B1 (en) * 2014-09-05 2016-02-23 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor memory device
TW201624622A (zh) * 2014-12-17 2016-07-01 力晶科技股份有限公司 非揮發性記憶胞、ｎａｎｄ型非揮發性記憶體及其製造方法
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
KR102662190B1 (ko) * 2018-12-17 2024-05-02 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치의 제조방법
JP2021150508A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057416A (ko) * 1997-12-29 1999-07-15 김영환 플래쉬 메모리 셀의 제조 방법
KR20000038240A (ko) * 1998-12-04 2000-07-05 김영환 플래쉬 메모리 셀
JP2002298592A (ja) * 2001-04-02 2002-10-11 Ememory Technology Inc 分割されたビット線を有する不揮発性半導体記憶装置
JP2002313969A (ja) * 2001-02-20 2002-10-25 Ememory Technology Inc コンタクトレス・チャネル書き込み／消去を実行するフラッシュメモリセル及びその製造方法
JP2003197780A (ja) * 2001-12-27 2003-07-11 Ememory Technology Inc トレンチソースラインを具えるフラッシュメモリ
JP2003273253A (ja) * 2002-03-12 2003-09-26 Ememory Technology Inc ランダムプログラミングが可能な不揮発性半導体メモリ

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150768A (ja) 1985-12-24 1987-07-04 Rohm Co Ltd 電極の接続構造
JPH02299271A (ja) 1989-05-15 1990-12-11 Matsushita Electron Corp 半導体装置
JP2765976B2 (ja) 1989-08-18 1998-06-18 沖電気工業株式会社 半導体装置の製造方法
KR970007746B1 (ko) 1992-12-31 1997-05-16 대우전자 주식회사 광디스크 응용기기의 트랙 억세스방법 및 그 장치
JPH08130309A (ja) 1994-10-31 1996-05-21 Ricoh Co Ltd 半導体装置及びその製造方法
JPH08250722A (ja) 1995-03-14 1996-09-27 Hitachi Ltd 半導体装置及びその製造方法
KR0171831B1 (ko) 1995-07-19 1999-03-30 김광호 버스방식을 이용한 집합주택 관리 시스템에서 자동차 도난 경보장치 및 방법
KR100194325B1 (ko) 1996-05-27 1999-06-15 정문술 수평식핸들러의 소자이송방법
KR980005314A (ko) 1996-06-26 1998-03-30 김광호 스핀 스크루버와 브러쉬와의 간격 제어 장치
KR19980053149A (ko) 1996-12-26 1998-09-25 문정환 다중 실린더형 커패시터의 제조방법
JPH10302030A (ja) * 1997-02-28 1998-11-13 Toshiba Corp 接続装置、および情報処理装置
JP3512976B2 (ja) 1997-03-21 2004-03-31 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JPH1167937A (ja) 1997-08-12 1999-03-09 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JPH11163325A (ja) 1997-11-27 1999-06-18 Matsushita Electron Corp 半導体装置及びその製造方法
US6281131B1 (en) * 1998-02-27 2001-08-28 Micron Technology, Inc. Methods of forming electrical contacts
US6248629B1 (en) * 1998-03-18 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a flash memory device
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
KR100356471B1 (ko) 1999-12-29 2002-10-18 주식회사 하이닉스반도체 플래쉬 이이피롬 셀의 제조 방법
JP2001274365A (ja) 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4149644B2 (ja) 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
JP2002164448A (ja) * 2000-11-29 2002-06-07 Sony Corp 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US6995414B2 (en) * 2001-11-16 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device including multi-layer gate structure
US6812103B2 (en) * 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US7214579B2 (en) * 2002-10-24 2007-05-08 Nxp Bv. Self-aligned 2-bit “double poly CMP” flash memory cell
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057416A (ko) * 1997-12-29 1999-07-15 김영환 플래쉬 메모리 셀의 제조 방법
KR20000038240A (ko) * 1998-12-04 2000-07-05 김영환 플래쉬 메모리 셀
JP2002313969A (ja) * 2001-02-20 2002-10-25 Ememory Technology Inc コンタクトレス・チャネル書き込み／消去を実行するフラッシュメモリセル及びその製造方法
JP2002298592A (ja) * 2001-04-02 2002-10-11 Ememory Technology Inc 分割されたビット線を有する不揮発性半導体記憶装置
JP2003197780A (ja) * 2001-12-27 2003-07-11 Ememory Technology Inc トレンチソースラインを具えるフラッシュメモリ
JP2003273253A (ja) * 2002-03-12 2003-09-26 Ememory Technology Inc ランダムプログラミングが可能な不揮発性半導体メモリ

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