KR100732305B1 - 디램 셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 측벽의 구조를 개선시킴으로써 동작 특성을 개선시킨 디램 셀 및 그 제조 방법을 개시한다.
본 발명은 소스/드레인이 형성되는 반도체 기판 상부에 게이트가 형성되고, 상기 소스/드레인 예정 영역의 상기 반도체 기판이 식각되어 단차를 가지며, 상기 게이트 측벽의 스페이서가 상기 식각된 반도체 기판의 기저면까지 연장되어 형성됨으로써 상기 게이트와 상기 소스/드레인 간의 전기적 경로가 상기 스페이서의 하부 연장된 단부를 우회하여 형성됨을 특징으로 한다.
따라서, 디램 셀은 스페이서가 반도체 기판의 식각된 기저면까지 연장되고, 그에 따라 소스/드레인 영역과 게이트 간의 전기적 경로가 멀어지므로, 그만큼 GIDL 전류가 감소되며, 결과적으로 디램 셀의 동작 특성이 향상되는 효과가 있다.
Description
도 1은 일반적인 디램 셀 제조 방법에서 랜딩 플러그용 폴리실리콘을 증착한 후 평탄화한 상태 단면도.
도 2 내지 도 9는 본 발명에 따른 디램 셀 제조 방법의 실시예를 설명하는 공정도.
본 발명은 디램 셀 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 측벽의 구조를 개선시킴으로써 동작 특성을 개선시킨 디램 셀 및 그 제조 방법에 관한 것이다.
디램(DRAM) 셀은 '도 1'과 같이 웰(10) 영역에 소스/드레인 영역(12)이 형성되고, 그 상부에 다층 구조의 게이트(14)가 소스/드레인 영역(12) 간의 채널 형성 영역에 구성되며, 게이트(14)의 측벽에는 스페이서(16)가 형성되며, 게이트(14) 간에는 소스/드레인 영역(12)과 콘택을 이루는 폴리실리콘(18)이 증착된다.
도 1은 폴리실리콘(18)을 증착한 후 화학물리적 연마 방법으로 평탄화시켜서 소스/드레인 영역(12)과 콘택을 이루는 랜딩 플러그(Landing plug)를 형성한 상태를 나타내는 단면도이며, 디램 셀을 완성시키기 위하여 이후 캐패시터 형성 및 비트라인 형성 등의 공정이 진행될 수 있다.
도 1과 같이 구성되는 종래의 디램 셀에서 스페이서(16)는 게이트(14)와 같이 웰(10)과 소스/드레인 영역(12)이 반도체 기판상에 형성된다. 즉 수직적으로 소스/드레인 영역(12)의 표면에 스페이서(16)의 저면이 접하는 구성을 갖는다. 여기에서 스페이서(16)는 질화막을 증착한 후 에치백함으로써 게이트의 측벽에 질화막을 잔류시키는 공정을 수행하여 형성된다.
일반적으로 디램 셀은 다양한 성분의 누설 전류가 존재한다. 그러나, GIDL(Gate reduced drain leakage)은 상기한 누설 전류의 성분 중 중요한 것으로 인식되는 것들 중 하나이다.
누설전류는 디램 셀의 동작 특성을 열화시키며, 상기 GIDL은 스페이서(16)의 두께를 증가시킴으로써 감소될 수 있다. 즉, 게이트(14)와 소스/드레인 영역(12) 간의 거리를 이격시킴으로써 GIDL의 감소를 도모한다.
그러나, 점차적으로 디램 셀이 고집적화됨에 따라 셀의 트랜지스터를 형성하기 위하여 구성되는 게이트(14) 간의 거리가 가까워진다. 그러므로, 스페이서(16)의 두께를 증가시키는 방법은 한계가 있으며, 종래와 같이 스페이서(16)의 두께 조절로 GIDL을 감소시키는 것은 점차 어려워지는 문제점이 있다.
또한, 스페이서(16)의 두께 증가는 폴리실리콘(18)을 증착하는 공간이 감소되기 때문에 소스/드레인 영역의 콘택 저항이 증가되고 동작 전류가 감소되는 문제점이 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소스/드레인 영역에 해당하는 반도체 기판을 식각하여 단차를 형성한 상태에서 기저면까지 연장되는 게이트의 스페이서를 형성함으로써 게이트와 소스/드레인 영역 간의 경로를 연장시켜 디램 셀의 GIDL을 감소시킴에 있다.
본 발명에 따른 디램 셀은,
반도체 기판 상부에 구비된 게이트와,
상기 반도체 기판이 식각되어 단차가 구비된 소스/드레인 영역과,
상기 게이트 측벽에 형성된 제 1 절연막과,
상기 제 1 절연막 상부 및 상기 반도체 기판의 식각된 기저면까지 연장되어 형성된 제 2 절연막을 포함하는 것을 특징으로 하며,
상기 소스/드레인 영역에 구비된 단차는 50Å 내지 200Å 임을 특징으로 한다.
본 발명에 따른 디램 셀 제조 방법은,
반도체 기판 상부에 다층 구조의 게이트를 형성하는 제 1 단계와,
상기 게이트를 포함하는 반도체 기판 상부에 제 1 절연막을 증착한 후 소스/드레인 영역 상의 상기 제 1 절연막을 제거하는 제 2 단계와,
상기 제 1 절연막이 제거된 상기 소스/드레인 영역 상의 상기 반도체 기판을 식각하여 단차를 형성하는 제 3 단계와,
상기 게이트 및 제 1 절연막을 포함하는 반도체 기판 상부에 제 2 절연막을 증착한 후 상기 소스/드레인 영역 상의 제 2 절연막을 제거하는 제 4 단계와,
상기 게이트 사이에 상기 소스/드레인 영역과 콘택을 이루는 랜딩 플러그를 형성하는 공정을 포함하는 후속 공정을 진행하는 제 5 단계를 포함하는 것을 특징으로 하며,
상기 제 2 단계는 상기 제 1 절연막을 이루는 질화막을 증착하는 제 6 단계와,
상기 질화막 상부에 주변회로 영역의 트랜지스터 게이트 스페이서 형성을 위한 산화막을 증착하는 제 7 단계와,
상기 산화막을 제거하는 제 8 단계와,
상기 반도체 기판 내에 소스/드레인 영역 상의 상기 질화막을 제거하는 제 9 단계를 더 포함하는 것과,
상기 제 7 단계 수행 후 소스/드레인 영역의 정션(Junction)을 형성하기 위한 n형 불순물을 이온 주입하는 제 10 단계를 더 포함하는 것과,
상기 제 9 단계는 비대칭 건식 식각으로 상기 질화막을 제거함을 특징으로 하는 것과,
상기 제 1 절연막과 상기 제 2 절연막은 질화막을 포함하는 것과,
상기 제 3 단계에서 상기 반도체 기판을 식각하는 공정은 건식 식각으로 진행하는 것을 특징으로 한다.
반도체 기판 상부에 구비된 게이트와,
상기 반도체 기판이 식각되어 단차가 구비된 소스/드레인 영역과,
상기 게이트 측벽에 형성된 제 1 절연막과,
상기 제 1 절연막 상부 및 상기 반도체 기판의 식각된 기저면까지 연장되어 형성된 제 2 절연막을 포함하는 것을 특징으로 하며,
상기 소스/드레인 영역에 구비된 단차는 50Å 내지 200Å 임을 특징으로 한다.
본 발명에 따른 디램 셀 제조 방법은,
반도체 기판 상부에 다층 구조의 게이트를 형성하는 제 1 단계와,
상기 게이트를 포함하는 반도체 기판 상부에 제 1 절연막을 증착한 후 소스/드레인 영역 상의 상기 제 1 절연막을 제거하는 제 2 단계와,
상기 제 1 절연막이 제거된 상기 소스/드레인 영역 상의 상기 반도체 기판을 식각하여 단차를 형성하는 제 3 단계와,
상기 게이트 및 제 1 절연막을 포함하는 반도체 기판 상부에 제 2 절연막을 증착한 후 상기 소스/드레인 영역 상의 제 2 절연막을 제거하는 제 4 단계와,
상기 게이트 사이에 상기 소스/드레인 영역과 콘택을 이루는 랜딩 플러그를 형성하는 공정을 포함하는 후속 공정을 진행하는 제 5 단계를 포함하는 것을 특징으로 하며,
상기 제 2 단계는 상기 제 1 절연막을 이루는 질화막을 증착하는 제 6 단계와,
상기 질화막 상부에 주변회로 영역의 트랜지스터 게이트 스페이서 형성을 위한 산화막을 증착하는 제 7 단계와,
상기 산화막을 제거하는 제 8 단계와,
상기 반도체 기판 내에 소스/드레인 영역 상의 상기 질화막을 제거하는 제 9 단계를 더 포함하는 것과,
상기 제 7 단계 수행 후 소스/드레인 영역의 정션(Junction)을 형성하기 위한 n형 불순물을 이온 주입하는 제 10 단계를 더 포함하는 것과,
상기 제 9 단계는 비대칭 건식 식각으로 상기 질화막을 제거함을 특징으로 하는 것과,
상기 제 1 절연막과 상기 제 2 절연막은 질화막을 포함하는 것과,
상기 제 3 단계에서 상기 반도체 기판을 식각하는 공정은 건식 식각으로 진행하는 것을 특징으로 한다.
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이하, 본 발명에 따른 디램 셀 및 디램 셀 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명에 따른 디램 셀은 소스/드레인 예정 영역의 반도체 기판을 식각하여 단차가 구비되도록 하며, 게이트의 측벽에 형성된 제 1 및 제 2 절연막이 상기 반도체 기판의 식각된 기저면까지 연장되도록 한다.
상기와 같이 제 1 및 제 2 절연막으로 형성된 측벽 스페이서가 게이트와 소스/드레인 영역 간을 수직 방향으로 깊게 분리하고, 게이트와 소스/드레인 간의 전기적 연결 경로는 상기 스페이서가 수직 방향으로 연장된 길이에 상응하게 되므로, 종래에 비해 그 길이가 길어진다.
그러므로 본 발명은 상기한 스페이서의 구조적 특성으로 인하여 GIDL이 감소되는 효과를 얻을 수 있다.
상기한 구조로 디램 셀을 형성하기 위하여 도 2 내지 도 9의 공정이 진행된다.
'도 1'과 같이 디램 셀을 형성하기 위한 액티브 영역이 웰(20) 영역으로 정의되고, 웰(20) 영역은 소자분리막(22) 사이에 형성된다. 참고로 디램은 셀(Cell) 영역과 주변회로(Peri) 영역으로 구분되며, 셀 영역의 트랜지스터와 주변회로 영역의 트랜지스터가 동일 공정의 진행에 의하여 구성된다.
'도 2' 내지 '도 9'에서 셀 영역의 공정 단면도가 도시되고, 주변회로 영역의 공정 단면도는 도시되지 않는다.
'도 2' 내지 '도 9'에서 셀 영역의 공정 단면도가 도시되고, 주변회로 영역의 공정 단면도는 도시되지 않는다.
상기한 바와 같이 형성된 웰(20) 영역 상에 '도 3'과 같이 다층 구조의 게이트(24)가 형성되고, 그 상부에 제 1 질화막(SiN)(26a)이 적층되고, 그 상부에 산화막(SiO2)(28)이 형성된다.
다층 구조의 게이트(24)는 게이트 산화막(30), 게이트 전극용 폴리실리콘(32), 텅스텐 질화막(34), 게이트 전극용 금속막(텅스텐 재질)(36), 및 게이트 하드 마스크(38)가 순차적으로 적층된 후 게이트 패턴으로 패터닝되어 구성된다.
여기에서 제 1 질화막(26a)과 산화막(28)은 절연막이며, 제 1 질화막(26a) 은 셀 영역 트랜지스터의 게이트 스페이서를 형성하기 위한 것이고, 산화막(28)은 주변회로 영역 트랜지스터의 게이트 스페이서를 형성하기 위한 것이다.
그러므로, 산화막(28)은 주변회로 영역의 트랜지스터의 게이트 스페이서를 형성하기 위하여 '도 4'와 같이 제거된다.
여기서, 산화막(28)은 주변회로 영역에 마스크를 형성한 상태에서 습식 식각을 진행하여 제거하는 것이 바람직하다.
여기서, 산화막(28)은 주변회로 영역에 마스크를 형성한 상태에서 습식 식각을 진행하여 제거하는 것이 바람직하다.
'도 4'와 같이 산화막(28)이 제거된 상태에서, 소스/드레인 정션(Junction) 형성을 위하여 n형 불순물을 이온주입하는 공정을 진행하고, 그 후 소스/드레인 영역이 형성될 게이트(24) 사이의 제 1 질화막(26a)이 비대칭 건식 식각 공정에 의하여 '도 5'와 같이 제거된다. 이때 불순물 주입에 의하여 형성되는 소스/드레인 영역은 '도 9'에 도시한다.
상기 '도 5'와 같이 비대칭 건식 식각 공정에 의하여 게이트(24) 사이의 저면을 이루는 제 1 질화막(26a)이 제거되면, 반도체 기판의 웰(20) 영역이 드러나고, 드러난 반도체 기판의 웰(20) 영역은 다시 비대칭 건식 식각 공정에 의하여 식각되어 단차가 구비된다.
이때 웰(20) 영역에 형성되는 단차의 깊이는 50Å 내지 200Å 정도인 것이 바람직하다.
이때 웰(20) 영역에 형성되는 단차의 깊이는 50Å 내지 200Å 정도인 것이 바람직하다.
상기와 같이 게이트(24) 사이의 웰(20) 영역을 식각하여 단차가 구비되도록 하면 '도 6'과 같이 게이트(24) 사이에 기저면이 형성되고, 이 상태에서 측벽 형성을 위한 제 2 질화막(26b)이 '도 7'과 같이 추가로 증착된다.
추가 증착된 제 2 질화막(26b) 중 게이트(24) 사이의 기저면을 이루는 부분은 다시 '도 8'과 같이 랜딩 플러그 콘택 형성을 위하여 비대칭 건식 식각에 의하여 제거된다.
상기 추가 증착된 제 2 질화막(26b) 및 식각 공정에 의하여 게이트(24)의 측벽을 이루는 제 2 질화막(26b)은 스페이서를 형성하고, 수직으로 연장된 단부는 웰(20) 영역이 식각된 기저면까지 형성된다.
그 후 폴리실리콘(40)이 증착되고 화학기계적연마에 의한 평탄화 공정이 진행됨으로써 '도 9'와 같이 게이트(24)와 게이트(24) 사이에 폴리실리콘(40)이 격리되도록 분리된 형상을 갖는다. 상기와 같이 형성된 폴리실리콘(40)은 랜딩 플러그로 이용된다.
'도 9'와 같이 게이트(24), 소스/드레인 영역(42) 및 랜딩 플러그로 이용되는 폴리실리콘(40)가 형성된 후 후속 공정이 진행되어 디램 셀이 제조된다.
상기와 같은 공정에 의하여 본 발명에 따른 구조의 디램 셀이 제조되며, 디램 셀에서 스페이서를 이루는 제 2 질화막(26b)이 반도체 기판의 웰(20) 영역에 구비된 단차의 기저면까지 연장된 형태를 갖는다.
그러므로, 전압 인가시 소스/드레인과 게이트 간의 전기적인 경로가 멀어지게되며, 종래와 대비하여 같은 전압이 인가되는 환경에서 전계가 감소함에 따라 GIDL 전류도 감소된다.
따라서, 본 발명에 의하면 스페이서가 반도체 기판에 형성된 단차의 기저면까지 연장되며, 이에 따라 소스/드레인 영역과 게이트 간의 전기적 경로가 멀어지며, 이로 인해 GIDL 전류가 감소되고, 결과적으로 디램 셀의 동작 특성이 향상되는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 구비된 게이트;상기 반도체 기판이 식각되어 단차가 구비된 소스/드레인 영역;상기 게이트 측벽에 형성된 제 1 절연막; 및상기 제 1 절연막 상부 및 상기 반도체 기판의 식각된 기저면까지 연장되어 형성된 제 2 절연막를 포함하는 것을 특징으로 하는 디램 셀.
- 제 1 항에 있어서,상기 소스/드레인 영역에 구비된 단차는 50Å 내지 200Å 임을 특징으로 하는 디램 셀.
- 반도체 기판 상부에 다층 구조의 게이트를 형성하는 제 1 단계;상기 게이트를 포함하는 상기 반도체 기판 상부에 제 1 절연막을 증착한 후 소스/드레인 영역 상의 상기 제 1 절연막을 제거하는 제 2 단계;상기 제 1 절연막이 제거된 상기 소스/드레인 영역 상의 상기 반도체 기판을 식각하여 단차를 형성하는 제 3 단계;상기 게이트 및 제 1 절연막을 포함하는 상기 반도체 기판 상부에 제 2 절연막을 증착한 후 상기 소스/드레인 영역 상의 상기 제 2 절연막을 제거하는 제 4 단계; 및상기 게이트 사이에 상기 소스/드레인 영역과 컨택을 이루는 랜딩 플러그를 형성하는 공정을 포함하는 후속 공정을 진행하는 제 5 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
- 제 3 항에 있어서, 상기 제 2 단계는,상기 제 1 절연막을 이루는 질화막을 증착하는 제 6 단계;상기 질화막 상부에 주변회로 영역의 트랜지스터 게이트 스페이서 형성을 위한 산화막을 증착하는 제 7 단계;상기 산화막을 제거하는 제 8 단계; 및상기 반도체 기판 내에 소스/드레인 영역 상의 상기 질화막을 제거하는 제 9 단계를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
- 제 4 항에 있어서,상기 제 7 단계 수행 후 상기 소스/드레인 영역의 정션(Junction)을 형성하기 위한 n형 불순물을 이온 주입하는 제 10 단계를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
- 제 4 항에 있어서, 상기 제 9 단계는,비대칭 건식 식각으로 상기 질화막을 제거함을 특징으로 하는 디램 셀 제조 방법.
- 제 3 항에 있어서,상기 제 1 절연막과 상기 제 2 절연막은 질화막을 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
- 제 3 항에 있어서,상기 제 3 단계에서 상기 반도체 기판을 식각하는 공정은 건식 식각으로 진행하는 것을 특징으로 하는 디램 셀 제조 방법.
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| KR20050083424A KR20050083424A (ko) | 2005-08-26 |
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| KR (1) | KR100732305B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653436A (ja) * | 1992-02-03 | 1994-02-25 | Micron Semiconductor Inc | アクセストランジスタチャネル領域へのリン拡散の問題を解決する改良されたスタックド−トレンチ型ｄｒａｍセル |
| KR950011640A (ko) * | 1993-10-20 | 1995-05-15 | 양관석 | 은선(silver line)의 표피에 금피막층을 용융착시키는 성형방법 |
| JP2000243929A (ja) * | 1999-02-19 | 2000-09-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR20030040182A (ko) * | 2001-11-16 | 2003-05-22 | 가부시끼가이샤 도시바 | 다층 게이트 구조물을 포함하는 반도체 메모리 장치 |
| JP2004006449A (ja) * | 2002-05-30 | 2004-01-08 | Toshiba Corp | 半導体集積回路装置 |
-
2004
- 2004-02-23 KR KR1020040011937A patent/KR100732305B1/ko not_active IP Right Cessation
Patent Citations (5)
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| JP2004006449A (ja) * | 2002-05-30 | 2004-01-08 | Toshiba Corp | 半導体集積回路装置 |
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