JP2000243929A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000243929A JP2000243929A JP11042108A JP4210899A JP2000243929A JP 2000243929 A JP2000243929 A JP 2000243929A JP 11042108 A JP11042108 A JP 11042108A JP 4210899 A JP4210899 A JP 4210899A JP 2000243929 A JP2000243929 A JP 2000243929A
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Abstract
(57)【要約】
【課題】 メモリセル選択用トランジスタの半導体領域
における電界を緩和する。 【解決手段】 キャパシタが接続される接続孔１４Ａの
下部の半導体基板１に溝１５を形成し、かつ、溝１５の
側面に絶縁膜１６を形成し、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのｎ+ 型の半導体領域９ｂを半導体基板１の深
い位置に形成することにより、素子の占有面積の増大を
招くことなく、ゲート電極７Ａとそのｎ+型の半導体領
域９ｂとを離間させた。
における電界を緩和する。 【解決手段】 キャパシタが接続される接続孔１４Ａの
下部の半導体基板１に溝１５を形成し、かつ、溝１５の
側面に絶縁膜１６を形成し、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのｎ+ 型の半導体領域９ｂを半導体基板１の深
い位置に形成することにより、素子の占有面積の増大を
招くことなく、ゲート電極７Ａとそのｎ+型の半導体領
域９ｂとを離間させた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、情報蓄積用の容量素子を有
する半導体装置およびその製造技術に適用して有効な技
術に関するものである。
その製造技術に関し、特に、情報蓄積用の容量素子を有
する半導体装置およびその製造技術に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】情報蓄積用の容量素子を有する半導体装
置として、例えばＤＲＡＭ（DynamicRandom Access Mem
ory）がある。ＤＲＡＭは、そのメモリセルが、１つの
メモリセル選択用ＭＩＳ（Metal Insulator Semiconduc
tor ）トランジスタと、それに直列に接続されたキャパ
シタ（情報蓄積用の容量素子）とから構成されているた
め、集積度が高く、ビット当たりの単価を安くすること
ができる等の理由から大容量のメモリを必要とする各種
コンピュータのメイン・メモリや通信機器等に広く使用
されている。
置として、例えばＤＲＡＭ（DynamicRandom Access Mem
ory）がある。ＤＲＡＭは、そのメモリセルが、１つの
メモリセル選択用ＭＩＳ（Metal Insulator Semiconduc
tor ）トランジスタと、それに直列に接続されたキャパ
シタ（情報蓄積用の容量素子）とから構成されているた
め、集積度が高く、ビット当たりの単価を安くすること
ができる等の理由から大容量のメモリを必要とする各種
コンピュータのメイン・メモリや通信機器等に広く使用
されている。
【０００３】しかし、ＤＲＡＭにおいては、情報を記憶
する素子としてキャパシタを用いているので、そのまま
放置しておくと情報の記憶に用いられる信号電荷が時間
の経過とともにリークしてしまい記憶内容が失われてし
まう。そこで、ＤＲＡＭにおいては、メモリセルの情報
を記憶し続けるために、記憶内容を定期的に再生する、
いわゆるリフレッシュ動作が必要である。このため、Ｄ
ＲＡＭを有する半導体集積回路装置においては、ＤＲＡ
Ｍ全体の動作速度の向上を図り、かつ、そのリフレッシ
ュ特性の向上を図るべく、種々の構造上および回路上の
研究および技術開発が行われている。
する素子としてキャパシタを用いているので、そのまま
放置しておくと情報の記憶に用いられる信号電荷が時間
の経過とともにリークしてしまい記憶内容が失われてし
まう。そこで、ＤＲＡＭにおいては、メモリセルの情報
を記憶し続けるために、記憶内容を定期的に再生する、
いわゆるリフレッシュ動作が必要である。このため、Ｄ
ＲＡＭを有する半導体集積回路装置においては、ＤＲＡ
Ｍ全体の動作速度の向上を図り、かつ、そのリフレッシ
ュ特性の向上を図るべく、種々の構造上および回路上の
研究および技術開発が行われている。
【０００４】そのリフレッシュ特性を向上させる技術と
して、リフレッシュ特性が、メモリセル選択用ＭＩＳト
ランジスタの半導体領域における接合電界に逆比例する
ことから、ＤＲＡＭのメモリセルにおけるメモリセル選
択用ＭＩＳトランジスタのソース・ドレイン領域の下方
に、ソース・ドレイン領域形成用の不純物と同一導電形
の不純物を導入することで形成される電界緩和用の半導
体領域を設ける技術がある。この種の技術については、
例えば特開平６−６１４８６号公報に記載があり、この
文献には、ＤＲＡＭのメモリセルにおけるメモリセル選
択用ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タを覆う層間絶縁膜に、メモリセル選択用ＭＯＳトラン
ジスタのソース・ドレイン領域が露出するような接続孔
を開口した後に、その接続孔を通じて、すなわち、メモ
リセル選択用ＭＯＳトランジスタのゲート電極の側面に
形成されたサイドウォールをマスクとして、そのソース
・ドレイン領域の下方に電界緩和用の不純物を導入する
技術等が開示されている。
して、リフレッシュ特性が、メモリセル選択用ＭＩＳト
ランジスタの半導体領域における接合電界に逆比例する
ことから、ＤＲＡＭのメモリセルにおけるメモリセル選
択用ＭＩＳトランジスタのソース・ドレイン領域の下方
に、ソース・ドレイン領域形成用の不純物と同一導電形
の不純物を導入することで形成される電界緩和用の半導
体領域を設ける技術がある。この種の技術については、
例えば特開平６−６１４８６号公報に記載があり、この
文献には、ＤＲＡＭのメモリセルにおけるメモリセル選
択用ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タを覆う層間絶縁膜に、メモリセル選択用ＭＯＳトラン
ジスタのソース・ドレイン領域が露出するような接続孔
を開口した後に、その接続孔を通じて、すなわち、メモ
リセル選択用ＭＯＳトランジスタのゲート電極の側面に
形成されたサイドウォールをマスクとして、そのソース
・ドレイン領域の下方に電界緩和用の不純物を導入する
技術等が開示されている。
【０００５】
【発明が解決しようとする課題】ところが、上記電界緩
和用の不純物を導入する技術だけでは、以下の課題があ
ることを本発明者は見出した。
和用の不純物を導入する技術だけでは、以下の課題があ
ることを本発明者は見出した。
【０００６】すなわち、素子の微細化に伴いリフレッシ
ュ特性の劣化が避けられないという課題である。特に、
近年、半導体装置においては素子の微細化（高集積化）
要求に伴い、フィールド絶縁膜による分離構造から浅溝
型の分離構造を採用している。しかし、浅溝型の分離構
造を採用すると、メモリセル選択用ＭＩＳトランジスタ
の半導体領域における強電界領域が、フィールド絶縁膜
による分離構造の場合にはその分離部の端部であったの
が、ゲート電極の端部に移動する。ここで、微細化に伴
いゲート長を縮小すると、半導体基板の不純物濃度を高
くするため電界が大きくなり、ゲート電極の端部の電界
緩和が難しくなってきている。そのため、微細化を進め
るとＤＲＡＭのリフレッシュ特性の劣化が避けられなく
なってしまう。
ュ特性の劣化が避けられないという課題である。特に、
近年、半導体装置においては素子の微細化（高集積化）
要求に伴い、フィールド絶縁膜による分離構造から浅溝
型の分離構造を採用している。しかし、浅溝型の分離構
造を採用すると、メモリセル選択用ＭＩＳトランジスタ
の半導体領域における強電界領域が、フィールド絶縁膜
による分離構造の場合にはその分離部の端部であったの
が、ゲート電極の端部に移動する。ここで、微細化に伴
いゲート長を縮小すると、半導体基板の不純物濃度を高
くするため電界が大きくなり、ゲート電極の端部の電界
緩和が難しくなってきている。そのため、微細化を進め
るとＤＲＡＭのリフレッシュ特性の劣化が避けられなく
なってしまう。
【０００７】このような課題の対策として、本発明者が
本発明の結果に基づいて検討した技術によれば、メモリ
セル選択用ＭＩＳトランジスタのしきい値電圧を確保し
ながらゲート電極端部の電界を低減するために、メモリ
セル選択用ＭＩＳトランジスタのゲート絶縁膜の厚さを
周辺回路のＭＩＳトランジスタのゲート絶縁膜よりも厚
くしながら半導体基板の主面の不純物濃度を高くする技
術がある。ゲート絶縁膜を厚くすることにより半導体基
板自体の不純物濃度を低くすることができるが、これに
より短チャネル効果が顕著になるため、微細化を進める
ためにゲート長を短くするとしきい値電圧を確保するこ
とが難しくなる。これを回避するために、半導体基板の
主面の不純物濃度を高くすると、情報蓄積用の容量素子
用の多結晶シリコンからなるプラグからの不純物拡散に
よって形成される高不純物濃度領域とで構成される接合
の電界強度が高くなってしまう。素子の微細化を進める
と半導体基板の主面の高不純物濃度化をさらに推進する
必要があるため、電界強度はますます高くなってしま
う。
本発明の結果に基づいて検討した技術によれば、メモリ
セル選択用ＭＩＳトランジスタのしきい値電圧を確保し
ながらゲート電極端部の電界を低減するために、メモリ
セル選択用ＭＩＳトランジスタのゲート絶縁膜の厚さを
周辺回路のＭＩＳトランジスタのゲート絶縁膜よりも厚
くしながら半導体基板の主面の不純物濃度を高くする技
術がある。ゲート絶縁膜を厚くすることにより半導体基
板自体の不純物濃度を低くすることができるが、これに
より短チャネル効果が顕著になるため、微細化を進める
ためにゲート長を短くするとしきい値電圧を確保するこ
とが難しくなる。これを回避するために、半導体基板の
主面の不純物濃度を高くすると、情報蓄積用の容量素子
用の多結晶シリコンからなるプラグからの不純物拡散に
よって形成される高不純物濃度領域とで構成される接合
の電界強度が高くなってしまう。素子の微細化を進める
と半導体基板の主面の高不純物濃度化をさらに推進する
必要があるため、電界強度はますます高くなってしま
う。
【０００８】また、本発明者が検討した他の技術によれ
ば、ゲート電極の側面に形成されたサイドウォールスペ
ーサの厚さを、周辺回路のＭＩＳトランジスタにおける
ゲート電極の側面のサイドウォールスペーサよりも厚く
する技術がある。しかし、素子の微細化を進めると隣接
するゲート電極間の距離を短くする必要があるため、ゲ
ート電極の側面のサイドウォールスペーサを厚くすると
上記容量素子用の接続孔の加工が困難になる。したがっ
て、サイドウォールスペーサの厚膜化には限界がある。
ば、ゲート電極の側面に形成されたサイドウォールスペ
ーサの厚さを、周辺回路のＭＩＳトランジスタにおける
ゲート電極の側面のサイドウォールスペーサよりも厚く
する技術がある。しかし、素子の微細化を進めると隣接
するゲート電極間の距離を短くする必要があるため、ゲ
ート電極の側面のサイドウォールスペーサを厚くすると
上記容量素子用の接続孔の加工が困難になる。したがっ
て、サイドウォールスペーサの厚膜化には限界がある。
【０００９】本発明の目的は、メモリセル選択用トラン
ジスタの半導体領域における電界を緩和することのでき
る技術を提供することにある。
ジスタの半導体領域における電界を緩和することのでき
る技術を提供することにある。
【００１０】また、本発明の目的は、メモリセル選択用
トランジスタの半導体領域に印加される電界の強度を制
御することのできる技術を提供することにある。
トランジスタの半導体領域に印加される電界の強度を制
御することのできる技術を提供することにある。
【００１１】また、本発明の目的は、メモリセル選択用
トランジスタの半導体領域においてゲート電極の端部近
傍に印加される電界を緩和することのできる技術を提供
することにある。
トランジスタの半導体領域においてゲート電極の端部近
傍に印加される電界を緩和することのできる技術を提供
することにある。
【００１２】また、本発明の目的は、メモリセル選択用
トランジスタのゲート電極の側面に形成される側壁膜を
厚膜化させることなく、メモリセル選択用トランジスタ
の半導体領域においてゲート電極の端部近傍に印加され
る電界を緩和することのできる技術を提供することにあ
る。
トランジスタのゲート電極の側面に形成される側壁膜を
厚膜化させることなく、メモリセル選択用トランジスタ
の半導体領域においてゲート電極の端部近傍に印加され
る電界を緩和することのできる技術を提供することにあ
る。
【００１３】また、本発明の目的は、情報蓄積用の容量
素子を有する半導体装置のリフレッシュ特性を向上させ
ることのできる技術を提供することにある。
素子を有する半導体装置のリフレッシュ特性を向上させ
ることのできる技術を提供することにある。
【００１４】さらに、本発明の目的は、情報蓄積用の容
量素子を有する半導体装置の小型化を推進し、かつ、リ
フレッシュ特性を向上させることのできる技術を提供す
ることにある。
量素子を有する半導体装置の小型化を推進し、かつ、リ
フレッシュ特性を向上させることのできる技術を提供す
ることにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】すなわち、本発明の半導体装置は、半導体
基板に形成された第１の電界効果トランジスタと、前記
半導体基板において、前記第１の電界効果トランジスタ
の一対の半導体領域のうちの少なくとも情報蓄積用の容
量素子が電気的に接続される半導体領域の形成領域に、
前記半導体基板の厚さ方向に窪むように形成された溝
と、前記溝の側面に形成された第１の絶縁膜とを有する
ものである。
基板に形成された第１の電界効果トランジスタと、前記
半導体基板において、前記第１の電界効果トランジスタ
の一対の半導体領域のうちの少なくとも情報蓄積用の容
量素子が電気的に接続される半導体領域の形成領域に、
前記半導体基板の厚さ方向に窪むように形成された溝
と、前記溝の側面に形成された第１の絶縁膜とを有する
ものである。
【００１８】また、本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面に第１の電界効果トランジスタ
を形成する工程と、（ｂ）前記第１の電界効果トランジ
スタのゲート電極の側面に側壁膜を形成する工程と、
（ｃ）前記半導体基板の主面上に前記第１の電界効果ト
ランジスタおよび側壁膜を覆う絶縁膜を形成する工程
と、（ｄ）前記絶縁膜に前記第１の電界効果トランジス
タの一対の半導体領域のうちの少なくとも一方の半導体
領域が露出する接続孔を形成する工程と、（ｅ）前記接
続孔から露出する半導体基板に溝を形成する工程と、
（ｆ）前記溝の側面に第１の絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記接続孔および溝内に接続
部を形成する工程と、（ｈ）前記接続部に電気的に接続
されるように情報蓄積用の容量素子を形成する工程とを
有するものである。
（ａ）半導体基板の主面に第１の電界効果トランジスタ
を形成する工程と、（ｂ）前記第１の電界効果トランジ
スタのゲート電極の側面に側壁膜を形成する工程と、
（ｃ）前記半導体基板の主面上に前記第１の電界効果ト
ランジスタおよび側壁膜を覆う絶縁膜を形成する工程
と、（ｄ）前記絶縁膜に前記第１の電界効果トランジス
タの一対の半導体領域のうちの少なくとも一方の半導体
領域が露出する接続孔を形成する工程と、（ｅ）前記接
続孔から露出する半導体基板に溝を形成する工程と、
（ｆ）前記溝の側面に第１の絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記接続孔および溝内に接続
部を形成する工程と、（ｈ）前記接続部に電気的に接続
されるように情報蓄積用の容量素子を形成する工程とを
有するものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。
【００２０】（実施の形態１）本実施の形態１において
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
または強誘電体メモリ（ＦｅＲＡＭ；Ferro-electric R
AM）に、本発明を適用した場合について説明する。
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
または強誘電体メモリ（ＦｅＲＡＭ；Ferro-electric R
AM）に、本発明を適用した場合について説明する。
【００２１】図１には本実施の形態１の半導体装置にお
ける半導体基板（半導体装置の製造工程においては半導
体ウエハと称する略平面円形状の薄板）１の要部断面図
が示されている。半導体基板１は、例えばｐ- 型の単結
晶シリコンからなる。メモリ領域Ｍにおける半導体基板
１の主面には、ｐウエル２ａが形成されている。このｐ
ウエル２ａは、半導体領域３によって取り囲まれて半導
体基板１とは電気的に分離されている。これにより、半
導体基板１の他の領域に形成された入出力回路などから
メモリ領域Ｍにノイズが侵入するのを防ぐことができ
る。このｐウエル２ａは、例えばホウ素が導入されて形
成されている。ｐウエル２ａは、例えば次のような条件
で形成されている。すなわち、ホウ素を、２５０ｋｅＶ
程度、１×１０13／ｃｍ2 程度で打ち込む処理と、１３
０ｋｅＶ程度、１×１０12／ｃｍ2程度で打ち込む処理
と、４０ｋｅＶ、５×１０11／ｃｍ2 程度で打ち込む処
理との３回のイオン打ち込みで形成されている。また、
半導体領域３は、例えばリンが導入されてｎ型に設定さ
れている。半導体領域３を形成するためのイオン打ち込
みエネルギーは、例えば１. ５ＭｅＶ程度、ドーズ量
は、例えば１×１０13／ｃｍ2 程度である。一方、周辺
回路領域Ｐにおける半導体基板１の主面には、ｐウエル
２ｂおよびｎウエル４が形成されている。ｐウエル２ｂ
には、例えばホウ素が導入されている。また、ｎウエル
４には、例えばリンまたはヒ素が導入されている。ｎウ
エル４は、例えば次のような条件で形成されている。す
なわち、リンを、７００ｋｅＶ程度、２×１０13／ｃｍ
2 程度で打ち込む処理と、２５０ｋｅＶ程度、５×１０
12／ｃｍ2 程度で打ち込む処理との２回のイオン打ち込
みで形成されている。また、半導体基板１の分離領域に
は、例えば溝型の分離部（トレンチアイソレーション）
５が形成されている。この分離部５は、半導体基板１の
厚さ方向に掘られた分離溝内に、例えば酸化シリコン等
のような分離膜が埋め込まれて形成されている。その分
離溝に埋め込まれた分離膜は、その主面が活性領域にお
ける半導体基板１の主面とほぼ同じ高さになるように平
坦化されている。半導体基板１の主面において上記分離
部５に囲まれた領域には活性領域が形成されている。メ
モリ領域Ｍに形成された活性領域は、例えば図１の横方
向に真っ直ぐに延びる平面的に細長い島状のパターンで
構成されている。
ける半導体基板（半導体装置の製造工程においては半導
体ウエハと称する略平面円形状の薄板）１の要部断面図
が示されている。半導体基板１は、例えばｐ- 型の単結
晶シリコンからなる。メモリ領域Ｍにおける半導体基板
１の主面には、ｐウエル２ａが形成されている。このｐ
ウエル２ａは、半導体領域３によって取り囲まれて半導
体基板１とは電気的に分離されている。これにより、半
導体基板１の他の領域に形成された入出力回路などから
メモリ領域Ｍにノイズが侵入するのを防ぐことができ
る。このｐウエル２ａは、例えばホウ素が導入されて形
成されている。ｐウエル２ａは、例えば次のような条件
で形成されている。すなわち、ホウ素を、２５０ｋｅＶ
程度、１×１０13／ｃｍ2 程度で打ち込む処理と、１３
０ｋｅＶ程度、１×１０12／ｃｍ2程度で打ち込む処理
と、４０ｋｅＶ、５×１０11／ｃｍ2 程度で打ち込む処
理との３回のイオン打ち込みで形成されている。また、
半導体領域３は、例えばリンが導入されてｎ型に設定さ
れている。半導体領域３を形成するためのイオン打ち込
みエネルギーは、例えば１. ５ＭｅＶ程度、ドーズ量
は、例えば１×１０13／ｃｍ2 程度である。一方、周辺
回路領域Ｐにおける半導体基板１の主面には、ｐウエル
２ｂおよびｎウエル４が形成されている。ｐウエル２ｂ
には、例えばホウ素が導入されている。また、ｎウエル
４には、例えばリンまたはヒ素が導入されている。ｎウ
エル４は、例えば次のような条件で形成されている。す
なわち、リンを、７００ｋｅＶ程度、２×１０13／ｃｍ
2 程度で打ち込む処理と、２５０ｋｅＶ程度、５×１０
12／ｃｍ2 程度で打ち込む処理との２回のイオン打ち込
みで形成されている。また、半導体基板１の分離領域に
は、例えば溝型の分離部（トレンチアイソレーション）
５が形成されている。この分離部５は、半導体基板１の
厚さ方向に掘られた分離溝内に、例えば酸化シリコン等
のような分離膜が埋め込まれて形成されている。その分
離溝に埋め込まれた分離膜は、その主面が活性領域にお
ける半導体基板１の主面とほぼ同じ高さになるように平
坦化されている。半導体基板１の主面において上記分離
部５に囲まれた領域には活性領域が形成されている。メ
モリ領域Ｍに形成された活性領域は、例えば図１の横方
向に真っ直ぐに延びる平面的に細長い島状のパターンで
構成されている。
【００２２】このような半導体基板１に、図２に示すよ
うに、しきい値電圧調整用の不純物を、メモリ領域Ｍ、
ｎＭＩＳ形成領域ＱＡおよびｐＭＩＳ形成領域ＱＢごと
に別々のマスクを用いて選択的に導入する。メモリ領域
Ｍには、例えばホウ素を、１０ＫｅＶ程度、１×１０13
／ｃｍ2 程度でイオン打ち込みする。ｎＭＩＳ形成領域
ＱＡには、例えばホウ素を、１０ｋｅＶ程度、７×１０
11／ｃｍ2 程度でイオン打ち込みする。さらに、ｐＭＩ
Ｓ形成領域ＱＢには、例えば２フッ化ホウ素（ＢＦ2 ）
を、２５ｋｅＶ程度、１×１０13／ｃｍ2 程度でイオン
打ち込みする。続いて、図３に示すように、半導体基板
１の主面上にゲート絶縁膜６を形成する。このゲート絶
縁膜６は、例えば酸化シリコンからなる。このゲート絶
縁膜６を形成した後に、例えば半導体基板１に対して、
ＮＯ（酸化窒素）あるいはＮ2 Ｏ（亜酸化窒素）等の雰
囲気中で熱処理を施すことによって、ゲート絶縁膜６と
半導体基板１との界面に窒素を偏析させることもできる
（酸窒化処理）。ゲート絶縁膜６が８nm程度まで薄くな
ると、半導体基板１との熱膨張係数差に起因して両者の
界面に生じる歪みが顕在化し、ホットキャリアの発生を
誘発する。半導体基板１との界面に偏析した窒素はこの
歪みを緩和するので、上記の酸窒化処理は、極薄のゲー
ト絶縁膜６の信頼性を向上させ、かつ、ホットキャリア
を抑制することができ、メモリセル選択用ＭＩＳＦＥＴ
の信頼性を向上させることができる。その後、ゲート絶
縁膜６上に、ゲート電極７Ａ、７Ｂ、７Ｃおよびキャッ
プ絶縁膜８を同一パターニング工程時に形成する。
うに、しきい値電圧調整用の不純物を、メモリ領域Ｍ、
ｎＭＩＳ形成領域ＱＡおよびｐＭＩＳ形成領域ＱＢごと
に別々のマスクを用いて選択的に導入する。メモリ領域
Ｍには、例えばホウ素を、１０ＫｅＶ程度、１×１０13
／ｃｍ2 程度でイオン打ち込みする。ｎＭＩＳ形成領域
ＱＡには、例えばホウ素を、１０ｋｅＶ程度、７×１０
11／ｃｍ2 程度でイオン打ち込みする。さらに、ｐＭＩ
Ｓ形成領域ＱＢには、例えば２フッ化ホウ素（ＢＦ2 ）
を、２５ｋｅＶ程度、１×１０13／ｃｍ2 程度でイオン
打ち込みする。続いて、図３に示すように、半導体基板
１の主面上にゲート絶縁膜６を形成する。このゲート絶
縁膜６は、例えば酸化シリコンからなる。このゲート絶
縁膜６を形成した後に、例えば半導体基板１に対して、
ＮＯ（酸化窒素）あるいはＮ2 Ｏ（亜酸化窒素）等の雰
囲気中で熱処理を施すことによって、ゲート絶縁膜６と
半導体基板１との界面に窒素を偏析させることもできる
（酸窒化処理）。ゲート絶縁膜６が８nm程度まで薄くな
ると、半導体基板１との熱膨張係数差に起因して両者の
界面に生じる歪みが顕在化し、ホットキャリアの発生を
誘発する。半導体基板１との界面に偏析した窒素はこの
歪みを緩和するので、上記の酸窒化処理は、極薄のゲー
ト絶縁膜６の信頼性を向上させ、かつ、ホットキャリア
を抑制することができ、メモリセル選択用ＭＩＳＦＥＴ
の信頼性を向上させることができる。その後、ゲート絶
縁膜６上に、ゲート電極７Ａ、７Ｂ、７Ｃおよびキャッ
プ絶縁膜８を同一パターニング工程時に形成する。
【００２３】メモリ領域Ｍのゲート電極７Ａは、ワード
線ＷＬと一体に構成されており、同一の幅、同一のスペ
ースで所定方向に沿って直線的に延在して形成されてい
る。ゲート電極７Ａ、７Ｂ、７Ｃは、例えばリン（Ｐ）
などの不純物がドープされた低抵抗多結晶シリコン膜
と、その上部に形成されたタングステンナイトライド
（ＷＮ）膜などからなるバリアメタル層と、その上部に
形成されたタングステン（Ｗ）膜などの高融点金属膜と
で構成された、いわゆるポリメタル構造となっている。
ポリメタル構造のゲート電極７Ａは、多結晶シリコン膜
やポリサイド膜で構成されたゲート電極に比べて電気抵
抗が低いので、ワード線の信号遅延を低減することがで
きる。このゲート電極７Ａは、例えば低抵抗多結晶シリ
コンの単体膜構造とすることもできるし、また、例えば
低抵抗多結晶シリコン膜上にタングステンシリサイド等
のようなシリサイド層を設ける、いわゆるポリサイド構
造とすることもできる。キャップ絶縁膜８は、例えば窒
化シリコン膜からなる。
線ＷＬと一体に構成されており、同一の幅、同一のスペ
ースで所定方向に沿って直線的に延在して形成されてい
る。ゲート電極７Ａ、７Ｂ、７Ｃは、例えばリン（Ｐ）
などの不純物がドープされた低抵抗多結晶シリコン膜
と、その上部に形成されたタングステンナイトライド
（ＷＮ）膜などからなるバリアメタル層と、その上部に
形成されたタングステン（Ｗ）膜などの高融点金属膜と
で構成された、いわゆるポリメタル構造となっている。
ポリメタル構造のゲート電極７Ａは、多結晶シリコン膜
やポリサイド膜で構成されたゲート電極に比べて電気抵
抗が低いので、ワード線の信号遅延を低減することがで
きる。このゲート電極７Ａは、例えば低抵抗多結晶シリ
コンの単体膜構造とすることもできるし、また、例えば
低抵抗多結晶シリコン膜上にタングステンシリサイド等
のようなシリサイド層を設ける、いわゆるポリサイド構
造とすることもできる。キャップ絶縁膜８は、例えば窒
化シリコン膜からなる。
【００２４】その後、半導体基板１の主面上に、メモリ
領域ＭおよびｎＭＩＳ形成領域ＱＡが開口され、それ以
外が被覆されるようなフォトレジスト膜Ｒ1 を形成した
後、そのフォトレジスト膜Ｒ1 をマスクとして、メモリ
セルを構成するメモリセル選択用ＭＩＳＦＥＴおよびｎ
ＭＩＳのソース・ドレイン用の低不純物濃度の半導体領
域を形成するための不純物を半導体基板１にイオン打ち
込みする。この際のイオン打ち込み条件は、例えばリン
を、２０ｋｅＶ程度、２×１０13／ｃｍ2 程度でイオン
打ち込みする。これにより、図４に示すように、メモリ
領域Ｍにメモリセル選択用ＭＩＳＦＥＴのソースおよび
ドレイン用のｎ- 型の半導体領域９ａを形成し、かつ、
ｎＭＩＳ形成領域ＱＡにｎＭＩＳのソースおよびドレイ
ン用のｎ- 型の半導体領域１０ａを形成する。その後、
ｐＭＩＳ形成領域ＱＢが開口され、かつ、それ以外の領
域が被覆されるようなフォトレジスト膜を形成した後、
そのフォトレジスト膜をマスクとして、半導体基板１
に、例えばフッ化ホウ素（ＢＦ2 ）を、２５ｋｅＶ程
度、３×１０13／ｃｍ2 程度の条件でイオン打ち込みす
ることにより、ｐＭＩＳのｐ- 型の半導体領域１１ａを
形成する。
領域ＭおよびｎＭＩＳ形成領域ＱＡが開口され、それ以
外が被覆されるようなフォトレジスト膜Ｒ1 を形成した
後、そのフォトレジスト膜Ｒ1 をマスクとして、メモリ
セルを構成するメモリセル選択用ＭＩＳＦＥＴおよびｎ
ＭＩＳのソース・ドレイン用の低不純物濃度の半導体領
域を形成するための不純物を半導体基板１にイオン打ち
込みする。この際のイオン打ち込み条件は、例えばリン
を、２０ｋｅＶ程度、２×１０13／ｃｍ2 程度でイオン
打ち込みする。これにより、図４に示すように、メモリ
領域Ｍにメモリセル選択用ＭＩＳＦＥＴのソースおよび
ドレイン用のｎ- 型の半導体領域９ａを形成し、かつ、
ｎＭＩＳ形成領域ＱＡにｎＭＩＳのソースおよびドレイ
ン用のｎ- 型の半導体領域１０ａを形成する。その後、
ｐＭＩＳ形成領域ＱＢが開口され、かつ、それ以外の領
域が被覆されるようなフォトレジスト膜を形成した後、
そのフォトレジスト膜をマスクとして、半導体基板１
に、例えばフッ化ホウ素（ＢＦ2 ）を、２５ｋｅＶ程
度、３×１０13／ｃｍ2 程度の条件でイオン打ち込みす
ることにより、ｐＭＩＳのｐ- 型の半導体領域１１ａを
形成する。
【００２５】次いで、半導体基板１の主面上に、例えば
窒化シリコン膜からなる絶縁膜をＣＶＤ法等によって形
成した後、これを異方性のドライエッチング法等によっ
てエッチバックすることにより、ゲート電極７Ａ（ワー
ド線ＷＬ）、７Ｂ、７Ｃおよびキャップ絶縁膜８の側面
に、例えば厚さ５０ｎｍ程度のサイドウォールスペーサ
（側壁膜）１２を形成する。続いて、半導体基板１の主
面上に、ｎＭＩＳ形成領域ＱＡが開口され、かつ、それ
以外の領域が被覆されるようなフォトレジスト膜を形成
した後、そのフォトレジスト膜をマスクとして、半導体
基板１に、例えばヒ素を、８０ｋｅＶ程度、３×１０15
／ｃｍ2 程度の条件でイオン打ち込みすることにより、
ｎＭＩＳのｎ+ 型の半導体領域１０ｂを形成する。ま
た、ｐＭＩＳ形成領域ＱＢが開口され、かつ、それ以外
の領域が被覆されるようなフォトレジスト膜を形成した
後、そのフォトレジスト膜をマスクとして、半導体基板
１に、例えばフッ化ホウ素（ＢＦ2 ）を、２５ｋｅＶ程
度、３×１０15／ｃｍ2 程度の条件でイオン打ち込みす
ることにより、ｐＭＩＳのｐ+ 型の半導体領域１１ｂを
形成する。このようにして、半導体基板１に、ｎＭＩＳ
ＱｎおよびｐＭＩＳＱｐを形成する。その後、半導体基
板１の主面上に、例えば酸化シリコン膜からなる層間絶
縁膜１３ａをＣＶＤ法等によって形成した後、その上
に、メモリセルのキャパシタ用の接続孔およびビット線
用の接続孔の形成領域が開口され、それ以外が被覆され
るようなフォトレジスト膜Ｒ2 を形成し、これをエッチ
ングマスクとして、キャパシタ用の接続孔１４Ａおよび
ビット線用の接続孔１４Ｂを形成する。この際、本実施
の形態１においては、例えば次のようにする。まず、酸
化シリコン膜の方が窒化シリコン膜よりもエッチング除
去され易い条件でエッチング処理することにより、窒化
シリコン膜からなるサイドウォール１２をエッチングマ
クスとして接続孔１４Ａ、１４Ｂをゲート電極７Ａ（ワ
ード線ＷＬ）に対して自己整合的に形成する。続いて、
サイドウォールスペーサ１２をエッチングマクスとし
て、接続孔１４Ａ、１４Ｂの底部から露出されるＳｉが
選択的に削られるような条件（例えばＮＨ4 ＯＨ＋Ｈ2
Ｏ2 を用いたウエットエッチング処理）で半導体基板１
に対してエッチング処理を施すことにより、半導体基板
１を、例えば３０〜５０ｎｍ程度削り、溝１５をゲート
電極７Ｃ（ワード線ＷＬ）に対して自己整合的に形成す
る。この工程後のメモリ領域Ｍの要部拡大平面図を図６
に示す。また、図６のＡ−Ａ線およびＢ−Ｂ線の断面図
をそれぞれ図７および図８に示す。
窒化シリコン膜からなる絶縁膜をＣＶＤ法等によって形
成した後、これを異方性のドライエッチング法等によっ
てエッチバックすることにより、ゲート電極７Ａ（ワー
ド線ＷＬ）、７Ｂ、７Ｃおよびキャップ絶縁膜８の側面
に、例えば厚さ５０ｎｍ程度のサイドウォールスペーサ
（側壁膜）１２を形成する。続いて、半導体基板１の主
面上に、ｎＭＩＳ形成領域ＱＡが開口され、かつ、それ
以外の領域が被覆されるようなフォトレジスト膜を形成
した後、そのフォトレジスト膜をマスクとして、半導体
基板１に、例えばヒ素を、８０ｋｅＶ程度、３×１０15
／ｃｍ2 程度の条件でイオン打ち込みすることにより、
ｎＭＩＳのｎ+ 型の半導体領域１０ｂを形成する。ま
た、ｐＭＩＳ形成領域ＱＢが開口され、かつ、それ以外
の領域が被覆されるようなフォトレジスト膜を形成した
後、そのフォトレジスト膜をマスクとして、半導体基板
１に、例えばフッ化ホウ素（ＢＦ2 ）を、２５ｋｅＶ程
度、３×１０15／ｃｍ2 程度の条件でイオン打ち込みす
ることにより、ｐＭＩＳのｐ+ 型の半導体領域１１ｂを
形成する。このようにして、半導体基板１に、ｎＭＩＳ
ＱｎおよびｐＭＩＳＱｐを形成する。その後、半導体基
板１の主面上に、例えば酸化シリコン膜からなる層間絶
縁膜１３ａをＣＶＤ法等によって形成した後、その上
に、メモリセルのキャパシタ用の接続孔およびビット線
用の接続孔の形成領域が開口され、それ以外が被覆され
るようなフォトレジスト膜Ｒ2 を形成し、これをエッチ
ングマスクとして、キャパシタ用の接続孔１４Ａおよび
ビット線用の接続孔１４Ｂを形成する。この際、本実施
の形態１においては、例えば次のようにする。まず、酸
化シリコン膜の方が窒化シリコン膜よりもエッチング除
去され易い条件でエッチング処理することにより、窒化
シリコン膜からなるサイドウォール１２をエッチングマ
クスとして接続孔１４Ａ、１４Ｂをゲート電極７Ａ（ワ
ード線ＷＬ）に対して自己整合的に形成する。続いて、
サイドウォールスペーサ１２をエッチングマクスとし
て、接続孔１４Ａ、１４Ｂの底部から露出されるＳｉが
選択的に削られるような条件（例えばＮＨ4 ＯＨ＋Ｈ2
Ｏ2 を用いたウエットエッチング処理）で半導体基板１
に対してエッチング処理を施すことにより、半導体基板
１を、例えば３０〜５０ｎｍ程度削り、溝１５をゲート
電極７Ｃ（ワード線ＷＬ）に対して自己整合的に形成す
る。この工程後のメモリ領域Ｍの要部拡大平面図を図６
に示す。また、図６のＡ−Ａ線およびＢ−Ｂ線の断面図
をそれぞれ図７および図８に示す。
【００２６】ワード線ＷＬは、活性領域Ｌに対して交差
するように延在されている。１つの活性領域Ｌには、２
本のワード線ＷＬが平面的に交差している。ワード線Ｗ
Ｌの交差領域がメモリセル選択用ＭＩＳＦＥＴのゲート
電極７Ａとなっている。その活性領域Ｌの両端にキャパ
シタ用の接続孔１４Ａが配置されている。すなわち、１
つの活性領域Ｌには２つのメモリセルが形成されるよう
になっている。この接続孔１４Ａの平面形状は、例えば
円形状である。また、活性領域Ｌのほぼ中央、上記２本
のワード線ＷＬの間にビット線用の接続孔１４Ｂが配置
されている。すなわち、１つのビット線用の接続孔１４
Ｂは２つのメモリセルに共有となっている。この接続孔
１４Ｂの平面形状は、キャパシタ用の接続孔１４Ａに比
べてワード線ＷＬの延在方向に長くなるように形成され
ており、その長手方向の寸法は接続孔１４Ａの直径の２
倍程度となっている。したがって、接続孔１４Ａは、そ
の一部が活性領域Ｌに平面的に重なり、かつ、その一部
が分離部５の領域に平面的に重なるようになっている。
なお、図８に示すように、接続孔１４Ｂから露出する分
離部５は残されており、そこから半導体基板１が露出さ
れてはいない。
するように延在されている。１つの活性領域Ｌには、２
本のワード線ＷＬが平面的に交差している。ワード線Ｗ
Ｌの交差領域がメモリセル選択用ＭＩＳＦＥＴのゲート
電極７Ａとなっている。その活性領域Ｌの両端にキャパ
シタ用の接続孔１４Ａが配置されている。すなわち、１
つの活性領域Ｌには２つのメモリセルが形成されるよう
になっている。この接続孔１４Ａの平面形状は、例えば
円形状である。また、活性領域Ｌのほぼ中央、上記２本
のワード線ＷＬの間にビット線用の接続孔１４Ｂが配置
されている。すなわち、１つのビット線用の接続孔１４
Ｂは２つのメモリセルに共有となっている。この接続孔
１４Ｂの平面形状は、キャパシタ用の接続孔１４Ａに比
べてワード線ＷＬの延在方向に長くなるように形成され
ており、その長手方向の寸法は接続孔１４Ａの直径の２
倍程度となっている。したがって、接続孔１４Ａは、そ
の一部が活性領域Ｌに平面的に重なり、かつ、その一部
が分離部５の領域に平面的に重なるようになっている。
なお、図８に示すように、接続孔１４Ｂから露出する分
離部５は残されており、そこから半導体基板１が露出さ
れてはいない。
【００２７】本実施の形態１においては、上記溝１５が
キャパシタ用の接続孔１４Ａおよびビット線用の接続孔
１４Ｂの両方の孔から露出する半導体基板１部分に形成
されている。この溝１５は、メモリセル選択用ＭＩＳＦ
ＥＴにおいてゲート電極７Ａの端部近傍の半導体領域に
印加される電界強度を緩和するためのもので、その深さ
を調節することにより、その電界強度を制御することが
できる。ただし、ｎ-型の半導体領域９ａと溝１５の底
部に形成されるｎ+ 型の半導体領域とが電気的に接続さ
れるようにすることを考慮すると、溝１５の深さは、ｎ
- 型の半導体領域９ａの深さと同じか若干浅い位置まで
が好ましい。
キャパシタ用の接続孔１４Ａおよびビット線用の接続孔
１４Ｂの両方の孔から露出する半導体基板１部分に形成
されている。この溝１５は、メモリセル選択用ＭＩＳＦ
ＥＴにおいてゲート電極７Ａの端部近傍の半導体領域に
印加される電界強度を緩和するためのもので、その深さ
を調節することにより、その電界強度を制御することが
できる。ただし、ｎ-型の半導体領域９ａと溝１５の底
部に形成されるｎ+ 型の半導体領域とが電気的に接続さ
れるようにすることを考慮すると、溝１５の深さは、ｎ
- 型の半導体領域９ａの深さと同じか若干浅い位置まで
が好ましい。
【００２８】次いで、フォトレジスト膜Ｒ2 を除去した
後、溝１５の側面に絶縁膜を形成する。その方法は、例
えば次の通りである。なお、この溝形成工程および後述
のプラグ形成工程までの説明においては、メモリ領域Ｍ
において処理が施され、周辺回路領域Ｐにおいては特に
処理が施されないので、メモリ領域Ｍの拡大断面図を用
いて説明する。
後、溝１５の側面に絶縁膜を形成する。その方法は、例
えば次の通りである。なお、この溝形成工程および後述
のプラグ形成工程までの説明においては、メモリ領域Ｍ
において処理が施され、周辺回路領域Ｐにおいては特に
処理が施されないので、メモリ領域Ｍの拡大断面図を用
いて説明する。
【００２９】まず、図９に示すように、半導体基板１に
対して酸化処理を施すことにより、溝１５の内側表面
（側面および底面）に、例えば厚さ１０ｎｍ程度の酸化
シリコン膜または窒化シリコン膜からなる絶縁膜１６を
形成する。続いて、半導体基板１の主面に対して、例え
ば異方性のドライエッチング処理を施すことにより、溝
１５の底部に形成された絶縁膜１６を除去することによ
り、図１０に示すように、溝１５の側面のみに絶縁膜１
６を形成する。
対して酸化処理を施すことにより、溝１５の内側表面
（側面および底面）に、例えば厚さ１０ｎｍ程度の酸化
シリコン膜または窒化シリコン膜からなる絶縁膜１６を
形成する。続いて、半導体基板１の主面に対して、例え
ば異方性のドライエッチング処理を施すことにより、溝
１５の底部に形成された絶縁膜１６を除去することによ
り、図１０に示すように、溝１５の側面のみに絶縁膜１
６を形成する。
【００３０】また、例えば次のようにしても良い。ま
ず、図１１に示すように、半導体基板１の主面上に、例
えば厚さ１０ｎｍ程度の酸化シリコン膜または窒化シリ
コン膜からなる絶縁膜１６をＣＶＤ法等によって形成す
る。これにより、溝１５の内側表面が絶縁膜１６によっ
て覆われる。続いて、半導体基板１の主面に対して、例
えば異方性のドライエッチング処理を施すことにより、
溝１５の底面を覆う絶縁膜１６を除去することにより、
図１２に示すように、溝１５の側面に絶縁膜１６を形成
する。
ず、図１１に示すように、半導体基板１の主面上に、例
えば厚さ１０ｎｍ程度の酸化シリコン膜または窒化シリ
コン膜からなる絶縁膜１６をＣＶＤ法等によって形成す
る。これにより、溝１５の内側表面が絶縁膜１６によっ
て覆われる。続いて、半導体基板１の主面に対して、例
えば異方性のドライエッチング処理を施すことにより、
溝１５の底面を覆う絶縁膜１６を除去することにより、
図１２に示すように、溝１５の側面に絶縁膜１６を形成
する。
【００３１】このように溝１５の側面に絶縁膜１６を形
成した後、接続孔１４Ａ、１４Ｂ内の半導体基板１に、
例えばリンを、５０ｋｅＶ程度、１×１０13／ｃｍ2 程
度、イオン注入することにより、ｎ+ 型の半導体領域９
ｂを形成する。このようにして、半導体基板１にメモリ
領域Ｍにメモリセル選択用ＭＩＳＦＥＴＱｓを形成す
る。このｎ+ 型の半導体領域９ｂと、それよりも不純物
濃度が相対的に低いｎ-型の半導体領域９ａとによって
メモリセル選択用ＭＩＳＦＥＴＱｓのソース・ドレイン
領域が形成される。続いて、半導体基板１上に、例えば
リンが１×１０20cm3 程度含有された多結晶シリコン膜
からなる導体膜をＣＶＤ法等によって形成した後、その
導体膜をＣＭＰ（Chemical Mechanical Polishing ）法
等によって削ることにより、図１３に示すように、接続
孔１４Ａ、１４Ｂ内にプラグ（接続部）１７を形成す
る。その後、図１４に示すように、層間絶縁膜１３ａ上
に、例えば酸化シリコン膜からなる層間絶縁膜１３ｂを
ＣＶＤ法等によって形成した後、層間絶縁膜１３ａ、１
３ｂに接続孔１８Ａ、１８Ｂを形成し、さらに、ビット
線ＢＬおよび第１層配線１９Ａを形成する。ビット線Ｂ
Ｌおよび第１層配線１９Ａは、同一配線層に形成されて
おり、例えばアルミニウム、アルミニウム合金または銅
からなる。第１層配線１９Ａは、接続孔１８Ｂを通じて
周辺回路領域ＰのｎＭＩＳＱｎおよびｐＭＩＳＱｐの一
対の半導体領域１０（１０ａ、１０ｂ）、１１（１１
ａ、１１ｂ）と電気的に接続されている。
成した後、接続孔１４Ａ、１４Ｂ内の半導体基板１に、
例えばリンを、５０ｋｅＶ程度、１×１０13／ｃｍ2 程
度、イオン注入することにより、ｎ+ 型の半導体領域９
ｂを形成する。このようにして、半導体基板１にメモリ
領域Ｍにメモリセル選択用ＭＩＳＦＥＴＱｓを形成す
る。このｎ+ 型の半導体領域９ｂと、それよりも不純物
濃度が相対的に低いｎ-型の半導体領域９ａとによって
メモリセル選択用ＭＩＳＦＥＴＱｓのソース・ドレイン
領域が形成される。続いて、半導体基板１上に、例えば
リンが１×１０20cm3 程度含有された多結晶シリコン膜
からなる導体膜をＣＶＤ法等によって形成した後、その
導体膜をＣＭＰ（Chemical Mechanical Polishing ）法
等によって削ることにより、図１３に示すように、接続
孔１４Ａ、１４Ｂ内にプラグ（接続部）１７を形成す
る。その後、図１４に示すように、層間絶縁膜１３ａ上
に、例えば酸化シリコン膜からなる層間絶縁膜１３ｂを
ＣＶＤ法等によって形成した後、層間絶縁膜１３ａ、１
３ｂに接続孔１８Ａ、１８Ｂを形成し、さらに、ビット
線ＢＬおよび第１層配線１９Ａを形成する。ビット線Ｂ
Ｌおよび第１層配線１９Ａは、同一配線層に形成されて
おり、例えばアルミニウム、アルミニウム合金または銅
からなる。第１層配線１９Ａは、接続孔１８Ｂを通じて
周辺回路領域ＰのｎＭＩＳＱｎおよびｐＭＩＳＱｐの一
対の半導体領域１０（１０ａ、１０ｂ）、１１（１１
ａ、１１ｂ）と電気的に接続されている。
【００３２】次いで、半導体基板１の主面上に、例えば
酸化シリコン膜からなる層間絶縁膜１３ｃをＣＶＤ法等
によって形成した後、キャパシタＣを形成する。キャパ
シタＣは、例えばクラウン形状に形成されており、下部
電極２０ａと、上部電極２０ｂとの間に容量絶縁膜２０
ｃが挟まれて形成されている。下部電極２０ａは、例え
ば多結晶シリコンからなり、層間絶縁膜１３ｃ，１３ｂ
に穿孔された接続孔２１を通じてプラグ１７と電気的に
接続されている。これにより、キャパシタＣは、メモリ
セル選択用ＭＩＳＦＥＴＱｓの半導体領域と電気的に接
続されている。下部電極材料は、多結晶シリコン膜に限
定されるものではなく、例えばタングステン、プラチナ
（Ｐｔ）、ルテニウム（Ｒｕ）などの高融点金属や酸化
ルテニウム（ＲｕＯ）、酸化イリジウム（ＩｒＯ）など
の導電性金属酸化物で構成することもできる。容量絶縁
膜２０ｃは、例えば酸化シリコン膜と窒化シリコン膜と
の積層膜、五酸化タンタル膜が使用されている。ただ
し、これらに限定されるものではなく、例えば（Ｂａ,
Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと称す）、ＳＴＯ、Ｂａ
ＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン
酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ
（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化
物からなる高（強）誘電体膜で構成することもできる。
このような高誘電体膜を用いる場合には、下部電極材料
を、上記化学的安定性の高いプラチナ（Ｐｔ）、加工性
が容易なルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ
Ｏ）または酸化イリジウム（ＩｒＯ）等を用いることが
好ましい。また、これらの強誘電体材料を用いることに
より、ＦｅＲＡＭを構成しても良い。このようなキャパ
シタＣを形成した後、第２層配線および表面保護膜を形
成し、ＤＲＡＭを製造する。
酸化シリコン膜からなる層間絶縁膜１３ｃをＣＶＤ法等
によって形成した後、キャパシタＣを形成する。キャパ
シタＣは、例えばクラウン形状に形成されており、下部
電極２０ａと、上部電極２０ｂとの間に容量絶縁膜２０
ｃが挟まれて形成されている。下部電極２０ａは、例え
ば多結晶シリコンからなり、層間絶縁膜１３ｃ，１３ｂ
に穿孔された接続孔２１を通じてプラグ１７と電気的に
接続されている。これにより、キャパシタＣは、メモリ
セル選択用ＭＩＳＦＥＴＱｓの半導体領域と電気的に接
続されている。下部電極材料は、多結晶シリコン膜に限
定されるものではなく、例えばタングステン、プラチナ
（Ｐｔ）、ルテニウム（Ｒｕ）などの高融点金属や酸化
ルテニウム（ＲｕＯ）、酸化イリジウム（ＩｒＯ）など
の導電性金属酸化物で構成することもできる。容量絶縁
膜２０ｃは、例えば酸化シリコン膜と窒化シリコン膜と
の積層膜、五酸化タンタル膜が使用されている。ただ
し、これらに限定されるものではなく、例えば（Ｂａ,
Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと称す）、ＳＴＯ、Ｂａ
ＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン
酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ
（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化
物からなる高（強）誘電体膜で構成することもできる。
このような高誘電体膜を用いる場合には、下部電極材料
を、上記化学的安定性の高いプラチナ（Ｐｔ）、加工性
が容易なルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ
Ｏ）または酸化イリジウム（ＩｒＯ）等を用いることが
好ましい。また、これらの強誘電体材料を用いることに
より、ＦｅＲＡＭを構成しても良い。このようなキャパ
シタＣを形成した後、第２層配線および表面保護膜を形
成し、ＤＲＡＭを製造する。
【００３３】次に、本実施の形態１の半導体装置の作用
および効果を図１６〜図１８によって説明する。図１６
（ａ）は、本発明が適用されていない通常のＭＩＳＦＥ
Ｔの断面を模式的に示す図である。半導体基板５０に形
成された高不純物濃度の半導体領域５１の端部とゲート
電極５２の端部との間の距離をＤ1 とする。この場合、
距離Ｄ1 は短いので、ゲート電極５２の端部の半導体領
域５０に高い電界が印加される。特に、分離部を溝型で
構成した場合には、強電界領域が、分離部端からゲート
電極５２の端部近傍の半導体領域に移動することを本発
明者は見出した。図１６（ｂ）はゲート電極５２の側面
にサイドウォールスペーサ５３を形成した場合の断面図
を模式的に示す図である。この場合は、サイドウォール
スペーサ５３を形成した分、半導体領域５１の端部とゲ
ート電極５２の端部との間の距離Ｄ2 を距離Ｄ1 よりも
大きくすることができるので、上記電界強度を緩和する
ことができる。しかし、電界強度を緩和するにはサイド
ウォールスペーサ５３をさらに厚くしなけれればならな
いので、素子の微細化要求に反する。
および効果を図１６〜図１８によって説明する。図１６
（ａ）は、本発明が適用されていない通常のＭＩＳＦＥ
Ｔの断面を模式的に示す図である。半導体基板５０に形
成された高不純物濃度の半導体領域５１の端部とゲート
電極５２の端部との間の距離をＤ1 とする。この場合、
距離Ｄ1 は短いので、ゲート電極５２の端部の半導体領
域５０に高い電界が印加される。特に、分離部を溝型で
構成した場合には、強電界領域が、分離部端からゲート
電極５２の端部近傍の半導体領域に移動することを本発
明者は見出した。図１６（ｂ）はゲート電極５２の側面
にサイドウォールスペーサ５３を形成した場合の断面図
を模式的に示す図である。この場合は、サイドウォール
スペーサ５３を形成した分、半導体領域５１の端部とゲ
ート電極５２の端部との間の距離Ｄ2 を距離Ｄ1 よりも
大きくすることができるので、上記電界強度を緩和する
ことができる。しかし、電界強度を緩和するにはサイド
ウォールスペーサ５３をさらに厚くしなけれればならな
いので、素子の微細化要求に反する。
【００３４】図１７は本実施の形態の半導体装置の半導
体基板における要部断面図を模式的に示している。本実
施の形態１においては、溝１５を設け、ｎ+ 型の半導体
領域９ｂ（上高不純物濃度の半導体領域５１に対応）を
半導体基板１の深い位置に形成している。このため、ゲ
ート電極７Ａ（ＷＬ）の端部と半導体領域９ｂの端部と
の間の距離Ｄ3 を前記図１６（ｂ）の場合の距離Ｄ2 よ
りも大きくすることができる。このため、半導体基板１
の主面にはｎ- 型の半導体領域９ａだけになるため、ゲ
ート電極７Ａの端部の電界を低減できる。この場合、ゲ
ート電極７Ａと半導体領域９ｂとを半導体基板１の主面
に対して平行な方向に離間させるのではなく、半導体基
板１の深さ方向に離間させるので、素子の占有面積は増
大せず、素子の微細化要求に反することもない。したが
って、本実施の形態１によれば、素子の微細化要求に反
することなく、上記サイドウォールスペーサ５３を厚く
したのと同等の効果が得られ、上記電界強度を緩和する
ことが可能となる。しかも、溝１５の深さを変えること
で上記電界の強度を制御することも可能である。
体基板における要部断面図を模式的に示している。本実
施の形態１においては、溝１５を設け、ｎ+ 型の半導体
領域９ｂ（上高不純物濃度の半導体領域５１に対応）を
半導体基板１の深い位置に形成している。このため、ゲ
ート電極７Ａ（ＷＬ）の端部と半導体領域９ｂの端部と
の間の距離Ｄ3 を前記図１６（ｂ）の場合の距離Ｄ2 よ
りも大きくすることができる。このため、半導体基板１
の主面にはｎ- 型の半導体領域９ａだけになるため、ゲ
ート電極７Ａの端部の電界を低減できる。この場合、ゲ
ート電極７Ａと半導体領域９ｂとを半導体基板１の主面
に対して平行な方向に離間させるのではなく、半導体基
板１の深さ方向に離間させるので、素子の占有面積は増
大せず、素子の微細化要求に反することもない。したが
って、本実施の形態１によれば、素子の微細化要求に反
することなく、上記サイドウォールスペーサ５３を厚く
したのと同等の効果が得られ、上記電界強度を緩和する
ことが可能となる。しかも、溝１５の深さを変えること
で上記電界の強度を制御することも可能である。
【００３５】本発明者の検討結果によれば、サイドウォ
ールスペーサ５３を設けただけの技術では上記電界が0.
47ＭＶ／ｃｍ程度であったものを、例えば0.35ＭＶ／ｃ
ｍ程度に低減できる。図１８はその電界強度とリフレッ
シュ時間との関係を示すグラフ図である。本実施の形態
１においては、上記のように電界を低減できるので、図
１８から分かるように、１００ｍｓ程度であったリフレ
ッシュ時間（半導体チップ内の最短ビットの時間）を、
上記の２倍の２００ｍｓ程度に長くできる。ＤＲＡＭの
待機時の消費電力は、リフレッシュ動作に伴う充・放電
によるものであることからリフレッシュ時間を長くでき
れば充・放電のサイクルを長くできるため、消費電力を
低減することが可能となる。
ールスペーサ５３を設けただけの技術では上記電界が0.
47ＭＶ／ｃｍ程度であったものを、例えば0.35ＭＶ／ｃ
ｍ程度に低減できる。図１８はその電界強度とリフレッ
シュ時間との関係を示すグラフ図である。本実施の形態
１においては、上記のように電界を低減できるので、図
１８から分かるように、１００ｍｓ程度であったリフレ
ッシュ時間（半導体チップ内の最短ビットの時間）を、
上記の２倍の２００ｍｓ程度に長くできる。ＤＲＡＭの
待機時の消費電力は、リフレッシュ動作に伴う充・放電
によるものであることからリフレッシュ時間を長くでき
れば充・放電のサイクルを長くできるため、消費電力を
低減することが可能となる。
【００３６】（実施の形態２）本実施の形態２において
は、前記溝１５（図７参照）をキャパシタ用の接続孔の
下部に設け、ビット線用の接続孔の下部には設けない構
造とするものである。これを図１９〜図２２によって説
明する。
は、前記溝１５（図７参照）をキャパシタ用の接続孔の
下部に設け、ビット線用の接続孔の下部には設けない構
造とするものである。これを図１９〜図２２によって説
明する。
【００３７】まず、図１９に示すように、キャパシタ用
の接続孔の形成領域が開口され、それ以外のビット線用
の接続孔の形成領域を含む領域が覆われるようなフォト
レジスト膜Ｒ3 を層間絶縁膜１３ａ上に形成する。続い
て、前記実施の形態１と同様に、キャパシタ用の接続孔
１４Ａおよびその下部の半導体基板１に溝１５を形成す
る。その後、図２０に示すように、前記実施の形態１と
同様に、溝１５の内側面に絶縁膜１６を形成した後、前
記実施の形態１と同様に、ｎ+ 型の半導体領域９ｂを形
成し、接続孔１４Ａ内にプラグ１７を形成する。
の接続孔の形成領域が開口され、それ以外のビット線用
の接続孔の形成領域を含む領域が覆われるようなフォト
レジスト膜Ｒ3 を層間絶縁膜１３ａ上に形成する。続い
て、前記実施の形態１と同様に、キャパシタ用の接続孔
１４Ａおよびその下部の半導体基板１に溝１５を形成す
る。その後、図２０に示すように、前記実施の形態１と
同様に、溝１５の内側面に絶縁膜１６を形成した後、前
記実施の形態１と同様に、ｎ+ 型の半導体領域９ｂを形
成し、接続孔１４Ａ内にプラグ１７を形成する。
【００３８】次いで、図２１に示すように、層間絶縁膜
１３ａ上に、層間絶縁膜１３ｄを形成した後、層間絶縁
膜１３ｄ、１３ａに、ビット線用の接続孔１４Ｂを、前
記実施の形態１の選択的なエッチング法により穿孔す
る。この際、ビット線用の接続孔１４Ｂの底部の半導体
基板１には溝を形成せず、通常の構造とする。続いて、
その接続孔１４Ｂの底部の半導体基板１に不純物（例え
ばリン）を導入することにより、ｎ+ 型の半導体領域９
ｂを形成した後、その接続孔１４Ｂ内にプラグ２２を形
成する。その後、ビット線ＢＬを第１層配線と同時にパ
ターニングする。ビット線用の接続孔１４Ｂでの接続構
造は上述のプラグを用いる構造に限定されるものではな
く、図２２に示すように、ビット線ＢＬを接続孔１４Ｂ
内に被着させ、ビット線ＢＬとｎ+ 型の半導体領域９ａ
とを直接接続する構造としても良い。
１３ａ上に、層間絶縁膜１３ｄを形成した後、層間絶縁
膜１３ｄ、１３ａに、ビット線用の接続孔１４Ｂを、前
記実施の形態１の選択的なエッチング法により穿孔す
る。この際、ビット線用の接続孔１４Ｂの底部の半導体
基板１には溝を形成せず、通常の構造とする。続いて、
その接続孔１４Ｂの底部の半導体基板１に不純物（例え
ばリン）を導入することにより、ｎ+ 型の半導体領域９
ｂを形成した後、その接続孔１４Ｂ内にプラグ２２を形
成する。その後、ビット線ＢＬを第１層配線と同時にパ
ターニングする。ビット線用の接続孔１４Ｂでの接続構
造は上述のプラグを用いる構造に限定されるものではな
く、図２２に示すように、ビット線ＢＬを接続孔１４Ｂ
内に被着させ、ビット線ＢＬとｎ+ 型の半導体領域９ａ
とを直接接続する構造としても良い。
【００３９】このような本実施の形態１によれば、前記
実施の形態１で得られた効果の他に、以下の効果が得ら
れる。
実施の形態１で得られた効果の他に、以下の効果が得ら
れる。
【００４０】すなわち、ビット線ＢＬの接続孔１４Ｂの
底部には溝を形成しない通常の構造としたことにより、
ビット線ＢＬが電気的に接続されるｎ- 型の半導体領域
９ａとｎ+ 型の半導体領域９ｂとの電気的な接続性を向
上させることができるので、ｎ- 型の半導体領域９ａと
ｎ+ 型の半導体領域９ｂとの間の接続抵抗を低減させる
ことができる。これにより、データの読み出し特性を向
上させることが可能となる。
底部には溝を形成しない通常の構造としたことにより、
ビット線ＢＬが電気的に接続されるｎ- 型の半導体領域
９ａとｎ+ 型の半導体領域９ｂとの電気的な接続性を向
上させることができるので、ｎ- 型の半導体領域９ａと
ｎ+ 型の半導体領域９ｂとの間の接続抵抗を低減させる
ことができる。これにより、データの読み出し特性を向
上させることが可能となる。
【００４１】（実施の形態３）本実施の形態３において
は、まず、図２３および図２４に示すように、ゲート電
極７Ａおよびキャップ絶縁膜８を形成した後、それを覆
うように半導体基板１上に、例えば窒化シリコン膜から
なる絶縁膜２３をＣＶＤ法等によって形成する。続い
て、絶縁膜２３上に、層間絶縁膜１３ａを形成した後、
図２５および図２６に示すように、フォトレジスト膜Ｒ
3 をエッチングマクスとして、絶縁膜２３がエッチング
ストッパとなるように酸化シリコン膜の方が窒化シリコ
ン膜よりもエッチング除去され易い条件でエッチング処
理を施すことによって接続孔１４Ａの途中位置まで穿孔
する。さらに、今度は、窒化シリコン膜の方が酸化シリ
コン膜よりもエッチング除去され易い条件でエッチング
処理を施すことにより、絶縁膜２３を除去し接続孔１４
Ａを完全に穿孔する。これにより、接続孔１４Ａの平面
的な位置がずれ分離部５に平面的に重なった場合でも、
その重なり領域の分離部５の酸化シリコン膜がエッチン
グ除去されてしまうのを抑制できる。
は、まず、図２３および図２４に示すように、ゲート電
極７Ａおよびキャップ絶縁膜８を形成した後、それを覆
うように半導体基板１上に、例えば窒化シリコン膜から
なる絶縁膜２３をＣＶＤ法等によって形成する。続い
て、絶縁膜２３上に、層間絶縁膜１３ａを形成した後、
図２５および図２６に示すように、フォトレジスト膜Ｒ
3 をエッチングマクスとして、絶縁膜２３がエッチング
ストッパとなるように酸化シリコン膜の方が窒化シリコ
ン膜よりもエッチング除去され易い条件でエッチング処
理を施すことによって接続孔１４Ａの途中位置まで穿孔
する。さらに、今度は、窒化シリコン膜の方が酸化シリ
コン膜よりもエッチング除去され易い条件でエッチング
処理を施すことにより、絶縁膜２３を除去し接続孔１４
Ａを完全に穿孔する。これにより、接続孔１４Ａの平面
的な位置がずれ分離部５に平面的に重なった場合でも、
その重なり領域の分離部５の酸化シリコン膜がエッチン
グ除去されてしまうのを抑制できる。
【００４２】次いで、図２７に示すように、溝１５、そ
の内側面の絶縁膜１６およびｎ+ 型の半導体領域９ｂを
前記実施の形態１、２と同様に形成した後、ビット線用
の接続孔１４Ｂをキャパシタ用の接続孔１４Ａと同様に
穿孔する。この場合、例えばビット線用の接続孔１４Ｂ
の平面形状が前記実施の形態１で説明したように長方形
状でありその一部が分離部５に平面的に重なるようで
も、接続孔１４Ｂの形成時に、その重なり領域の分離部
５の上部がエッチング除去されてしまうのを抑制でき
る。
の内側面の絶縁膜１６およびｎ+ 型の半導体領域９ｂを
前記実施の形態１、２と同様に形成した後、ビット線用
の接続孔１４Ｂをキャパシタ用の接続孔１４Ａと同様に
穿孔する。この場合、例えばビット線用の接続孔１４Ｂ
の平面形状が前記実施の形態１で説明したように長方形
状でありその一部が分離部５に平面的に重なるようで
も、接続孔１４Ｂの形成時に、その重なり領域の分離部
５の上部がエッチング除去されてしまうのを抑制でき
る。
【００４３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４４】例えば前記実施の形態１、２、３において
は、分離部を溝型とした場合について説明したが、これ
に限定されるものではなく、例えば図２８に示すよう
に、分離部５を、例えばＬＯＣＯＳ（選択酸化）法によ
り形成されるフィールド酸化膜によって形成することも
できる。
は、分離部を溝型とした場合について説明したが、これ
に限定されるものではなく、例えば図２８に示すよう
に、分離部５を、例えばＬＯＣＯＳ（選択酸化）法によ
り形成されるフィールド酸化膜によって形成することも
できる。
【００４５】また、前記実施の形態１、２、３において
は、ビット線用の接続孔の平面形状を長方形状とした場
合について説明したが、これに限定されるものではな
く、例えば図２９に示すように、ビット線用の接続孔１
４Ｂの平面形状を円形状とすることもできる。この場
合、例えば図３０に示すように、ビット線ＢＬに、その
延在方向に対して垂直な方向（図３０の下方向）に接続
孔１４Ｂに平面的に重なる突出部を設け、その突出部を
通じてビット線ＢＬとメモリセル選択用ＭＩＳＦＥＴの
ソース・ドレイン用の半導体領域とを電気的に接続する
ようにする。
は、ビット線用の接続孔の平面形状を長方形状とした場
合について説明したが、これに限定されるものではな
く、例えば図２９に示すように、ビット線用の接続孔１
４Ｂの平面形状を円形状とすることもできる。この場
合、例えば図３０に示すように、ビット線ＢＬに、その
延在方向に対して垂直な方向（図３０の下方向）に接続
孔１４Ｂに平面的に重なる突出部を設け、その突出部を
通じてビット線ＢＬとメモリセル選択用ＭＩＳＦＥＴの
ソース・ドレイン用の半導体領域とを電気的に接続する
ようにする。
【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
ＭまたはＦｅＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭま
たはＦｅＲＡＭと論理回路とを同一半導体基板に設けて
いる半導体装置にも適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
ＭまたはＦｅＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭま
たはＦｅＲＡＭと論理回路とを同一半導体基板に設けて
いる半導体装置にも適用できる。
【００４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４８】(1).本発明によれば、第１の電界効果トラ
ンジスタの半導体領域における電界を緩和することが可
能となる。
ンジスタの半導体領域における電界を緩和することが可
能となる。
【００４９】(2).上記(1) により、情報蓄積用の容量素
子を有する半導体装置のリフレッシュ特性を向上させる
ことが可能となる。
子を有する半導体装置のリフレッシュ特性を向上させる
ことが可能となる。
【００５０】(3).上記(2) により、情報蓄積用の容量素
子を有する半導体装置の消費電力を低減することが可能
となる。
子を有する半導体装置の消費電力を低減することが可能
となる。
【００５１】(4).本発明によれば、溝の深さを調節する
ことにより、第１の電界効果トランジスタの半導体領域
に印加される電界の強度を制御することが可能となる。
ことにより、第１の電界効果トランジスタの半導体領域
に印加される電界の強度を制御することが可能となる。
【００５２】(5).本発明によれば、第１の電界効果トラ
ンジスタの半導体領域においてゲート電極の端部近傍に
印加される電界を緩和することが可能となる。
ンジスタの半導体領域においてゲート電極の端部近傍に
印加される電界を緩和することが可能となる。
【００５３】(6).本発明によれば、ゲート電極と第１の
電界効果トランジスタの半導体領域との相対的距離を半
導体基板の主面に平行な方向に離間させるのではなく、
半導体基板の厚さ方向に離間させることにより、ゲート
電極の側面に形成される側壁膜を厚膜化させることな
く、第１の電界効果トランジスタの半導体領域において
ゲート電極の端部近傍に印加される電界を緩和すること
が可能となる。
電界効果トランジスタの半導体領域との相対的距離を半
導体基板の主面に平行な方向に離間させるのではなく、
半導体基板の厚さ方向に離間させることにより、ゲート
電極の側面に形成される側壁膜を厚膜化させることな
く、第１の電界効果トランジスタの半導体領域において
ゲート電極の端部近傍に印加される電界を緩和すること
が可能となる。
【００５４】(7).上記(6) により、情報蓄積用の容量素
子を有する半導体装置の小型化を推進し、かつ、リフレ
ッシュ特性を向上させることが可能となる。
子を有する半導体装置の小型化を推進し、かつ、リフレ
ッシュ特性を向上させることが可能となる。
【００５５】(8).上記(7) により、情報蓄積用の容量素
子を有する半導体装置を小型で、低消費電力とすること
が可能となる。
子を有する半導体装置を小型で、低消費電力とすること
が可能となる。
【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。
工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図３】図２に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図４】図３に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図５】図４に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図６】図５の工程後のメモリ領域の要部拡大平面図で
ある。
ある。
【図７】図６のＡ−Ａ線の断面図である。
【図８】図６のＢ−Ｂ線の断面図である。
【図９】図７に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図１１】溝の内側面に絶縁膜を形成する方法の変形例
を説明するための半導体装置の製造工程中における要部
断面図である。
を説明するための半導体装置の製造工程中における要部
断面図である。
【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１３】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１６】（ａ）、（ｂ）は本発明の作用効果を説明す
るための電界効果トランジスタの模式図である。
るための電界効果トランジスタの模式図である。
【図１７】本発明の作用効果を説明するためのメモリセ
ル選択用電界効果トランジスタの模式図である。
ル選択用電界効果トランジスタの模式図である。
【図１８】本発明の半導体装置におけるメモリセル選択
用電界効果トランジスタの半導体領域における電界強度
とリフレッシュ時間との関係を示すグラフ図である。
用電界効果トランジスタの半導体領域における電界強度
とリフレッシュ時間との関係を示すグラフ図である。
【図１９】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中におけ
る要部断面図であって、図２１の変形例を図示した半導
体装置の要部断面図である。
る要部断面図であって、図２１の変形例を図示した半導
体装置の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２４】図２３の工程時における図６のＢ−Ｂ線に対
応する断面位置の半導体装置の断面図である。
応する断面位置の半導体装置の断面図である。
【図２５】図２３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２６】図２５の工程時における図６のＢ−Ｂ線に対
応する断面位置の半導体装置の断面図である。
応する断面位置の半導体装置の断面図である。
【図２７】図２５に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２８】本発明の他の実施の形態である半導体装置の
要部断面図である。
要部断面図である。
【図２９】本発明の他の実施の形態である半導体装置の
要部平面図である。
要部平面図である。
【図３０】図２９の半導体装置に図２９の上層のビット
線を加えた図を示した半導体装置の要部平面図である。
線を加えた図を示した半導体装置の要部平面図である。
１ 半導体基板 ２ａ、２ｂ ｐウエル ３ 半導体領域 ４ ｎウエル ５ 分離部 ６ ゲート絶縁膜 ７ ゲート絶縁膜 ７Ａ、７Ｂ、７Ｃ ゲート電極 ８ キャップ絶縁膜 ９ａ ｎ- 型の半導体領域 ９ｂ ｎ+ 型の半導体領域 １０ 半導体領域 １０ａ ｎ- 型の半導体領域 １０ｂ ｎ+ 型の半導体領域 １１ 半導体領域 １１ａ ｐ- 型の半導体領域 １１ｂ ｐ+ 型の半導体領域 １２ サイドウォールスペーサ（側壁膜） １３ａ〜１３ｄ 層間絶縁膜 １４Ａ キャパシタ用の接続孔 １４Ｂ ビット線用の接続孔 １５ 溝 １６ 絶縁膜（第１の絶縁膜） １７ プラグ（接続部） １８Ａ、１８Ｂ 接続孔 １９ 第１層配線 ２０ａ 下部電極 ２０ｂ 上部電極 ２０ｃ 容量絶縁膜 ２１ 接続孔 ２２ プラグ ２３ 絶縁膜 ５０ 半導体領域 ５１ 半導体領域 ５２ ゲート電極 ５３ サイドウォールスペーサ ＷＬ ワード線 ＢＬ ビット線 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｃ キャパシタ
フロントページの続き (72)発明者 三浦 真史 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD01 AD10 AD24 JA06 JA13 JA14 JA15 JA36 JA37 JA38 JA39 JA43 MA06 MA17 MA20 PR10 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA01 ZA04
Claims (9)
- 【請求項１】 半導体基板に形成された第１の電界効果
トランジスタと、前記半導体基板において、前記第１の
電界効果トランジスタの一対の半導体領域のうちの少な
くとも情報蓄積用の容量素子が電気的に接続される半導
体領域の形成領域に、前記半導体基板の厚さ方向に窪む
ように形成された溝と、前記溝の側面に形成された第１
の絶縁膜とを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第１の電界効果トランジスタのゲート電極の側面に側
壁膜を設けたことを特徴とする半導体装置。 - 【請求項３】 メモリセル選択用の電界効果トランジス
タと、これに直列に接続された情報蓄積用の容量素子と
で構成されるメモリセルを半導体基板に複数設けている
半導体装置であって、前記半導体基板において、前記メ
モリセル選択用の電界効果トランジスタの一対の半導体
領域のうちの少なくとも一方の半導体領域の形成領域
に、前記半導体基板の厚さ方向に窪むように形成された
溝と、前記溝の側面に形成された第１の絶縁膜と、前記
情報蓄積用の容量素子が電気的に接続され、かつ、前記
溝の底面を通じて前記一方の半導体領域が電気的に接続
される接続部とを有することを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記メモリセル選択用の電界効果トランジスタのゲート電
極の側面に形成された側壁膜と、前記メモリセル選択用
の電界効果トランジスタおよび側壁膜を被覆する絶縁膜
と、前記絶縁膜に穿孔された接続孔と、前記接続孔およ
び溝を通じて前記一方の半導体領域と電気的に接続され
た前記接続部とを有することを特徴とする半導体装置。 - 【請求項５】 請求項２または４記載の半導体装置にお
いて、前記溝は、前記側壁膜をエッチングストッパとし
て前記ゲート電極に対して自己整合的に形成されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体装置において、前記半導体基板に溝型の分離部を設
けたことを特徴とする半導体装置。 - 【請求項７】 （ａ）半導体基板の主面に第１の電界効
果トランジスタを形成する工程と、（ｂ）前記第１の電
界効果トランジスタのゲート電極の側面に側壁膜を形成
する工程と、（ｃ）前記半導体基板の主面上に前記第１
の電界効果トランジスタおよび側壁膜を覆う絶縁膜を形
成する工程と、（ｄ）前記絶縁膜に前記第１の電界効果
トランジスタの一対の半導体領域のうちの少なくとも一
方の半導体領域が露出する接続孔を形成する工程と、
（ｅ）前記接続孔から露出する半導体基板に溝を形成す
る工程と、（ｆ）前記溝の側面に第１の絶縁膜を形成す
る工程と、（ｇ）前記（ｆ）工程後、前記接続孔および
溝内に接続部を形成する工程と、（ｈ）前記接続部に電
気的に接続されるように情報蓄積用の容量素子を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、前記（ｄ）工程に際して、前記側壁膜がエッチ
ングストッパとして機能するようなエッチング条件とす
ることにより、前記接続孔および溝を、前記ゲート電極
に対して自己整合的に形成することを特徴とする半導体
装置の製造方法。 - 【請求項９】 請求項７または８記載の半導体装置の製
造方法において、前記（ａ）工程に先立って、前記半導
体基板に分離溝を形成した後、前記分離溝内に分離膜を
埋め込み、溝型の分離部を形成する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042108A JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042108A JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243929A true JP2000243929A (ja) | 2000-09-08 |
Family
ID=12626776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042108A Withdrawn JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726146B1 (ko) * | 2004-07-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 단채널효과를 억제한 반도체소자의 제조 방법 |
| KR100732305B1 (ko) * | 2004-02-23 | 2007-06-25 | 주식회사 하이닉스반도체 | 디램 셀 및 그 제조 방법 |
-
1999
- 1999-02-19 JP JP11042108A patent/JP2000243929A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732305B1 (ko) * | 2004-02-23 | 2007-06-25 | 주식회사 하이닉스반도체 | 디램 셀 및 그 제조 방법 |
| KR100726146B1 (ko) * | 2004-07-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 단채널효과를 억제한 반도체소자의 제조 방법 |
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