JP2000243929A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000243929A JP2000243929A JP11042108A JP4210899A JP2000243929A JP 2000243929 A JP2000243929 A JP 2000243929A JP 11042108 A JP11042108 A JP 11042108A JP 4210899 A JP4210899 A JP 4210899A JP 2000243929 A JP2000243929 A JP 2000243929A
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Abstract
(57)【要約】
【課題】 メモリセル選択用トランジスタの半導体領域
における電界を緩和する。 【解決手段】 キャパシタが接続される接続孔14Aの
下部の半導体基板1に溝15を形成し、かつ、溝15の
側面に絶縁膜16を形成し、メモリセル選択用MISF
ETQsのn+ 型の半導体領域9bを半導体基板1の深
い位置に形成することにより、素子の占有面積の増大を
招くことなく、ゲート電極7Aとそのn+型の半導体領
域9bとを離間させた。
における電界を緩和する。 【解決手段】 キャパシタが接続される接続孔14Aの
下部の半導体基板1に溝15を形成し、かつ、溝15の
側面に絶縁膜16を形成し、メモリセル選択用MISF
ETQsのn+ 型の半導体領域9bを半導体基板1の深
い位置に形成することにより、素子の占有面積の増大を
招くことなく、ゲート電極7Aとそのn+型の半導体領
域9bとを離間させた。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、情報蓄積用の容量素子を有
する半導体装置およびその製造技術に適用して有効な技
術に関するものである。
その製造技術に関し、特に、情報蓄積用の容量素子を有
する半導体装置およびその製造技術に適用して有効な技
術に関するものである。
【0002】
【従来の技術】情報蓄積用の容量素子を有する半導体装
置として、例えばDRAM(DynamicRandom Access Mem
ory)がある。DRAMは、そのメモリセルが、1つの
メモリセル選択用MIS(Metal Insulator Semiconduc
tor )トランジスタと、それに直列に接続されたキャパ
シタ(情報蓄積用の容量素子)とから構成されているた
め、集積度が高く、ビット当たりの単価を安くすること
ができる等の理由から大容量のメモリを必要とする各種
コンピュータのメイン・メモリや通信機器等に広く使用
されている。
置として、例えばDRAM(DynamicRandom Access Mem
ory)がある。DRAMは、そのメモリセルが、1つの
メモリセル選択用MIS(Metal Insulator Semiconduc
tor )トランジスタと、それに直列に接続されたキャパ
シタ(情報蓄積用の容量素子)とから構成されているた
め、集積度が高く、ビット当たりの単価を安くすること
ができる等の理由から大容量のメモリを必要とする各種
コンピュータのメイン・メモリや通信機器等に広く使用
されている。
【0003】しかし、DRAMにおいては、情報を記憶
する素子としてキャパシタを用いているので、そのまま
放置しておくと情報の記憶に用いられる信号電荷が時間
の経過とともにリークしてしまい記憶内容が失われてし
まう。そこで、DRAMにおいては、メモリセルの情報
を記憶し続けるために、記憶内容を定期的に再生する、
いわゆるリフレッシュ動作が必要である。このため、D
RAMを有する半導体集積回路装置においては、DRA
M全体の動作速度の向上を図り、かつ、そのリフレッシ
ュ特性の向上を図るべく、種々の構造上および回路上の
研究および技術開発が行われている。
する素子としてキャパシタを用いているので、そのまま
放置しておくと情報の記憶に用いられる信号電荷が時間
の経過とともにリークしてしまい記憶内容が失われてし
まう。そこで、DRAMにおいては、メモリセルの情報
を記憶し続けるために、記憶内容を定期的に再生する、
いわゆるリフレッシュ動作が必要である。このため、D
RAMを有する半導体集積回路装置においては、DRA
M全体の動作速度の向上を図り、かつ、そのリフレッシ
ュ特性の向上を図るべく、種々の構造上および回路上の
研究および技術開発が行われている。
【0004】そのリフレッシュ特性を向上させる技術と
して、リフレッシュ特性が、メモリセル選択用MISト
ランジスタの半導体領域における接合電界に逆比例する
ことから、DRAMのメモリセルにおけるメモリセル選
択用MISトランジスタのソース・ドレイン領域の下方
に、ソース・ドレイン領域形成用の不純物と同一導電形
の不純物を導入することで形成される電界緩和用の半導
体領域を設ける技術がある。この種の技術については、
例えば特開平6−61486号公報に記載があり、この
文献には、DRAMのメモリセルにおけるメモリセル選
択用MOS(Metal Oxide Semiconductor )トランジス
タを覆う層間絶縁膜に、メモリセル選択用MOSトラン
ジスタのソース・ドレイン領域が露出するような接続孔
を開口した後に、その接続孔を通じて、すなわち、メモ
リセル選択用MOSトランジスタのゲート電極の側面に
形成されたサイドウォールをマスクとして、そのソース
・ドレイン領域の下方に電界緩和用の不純物を導入する
技術等が開示されている。
して、リフレッシュ特性が、メモリセル選択用MISト
ランジスタの半導体領域における接合電界に逆比例する
ことから、DRAMのメモリセルにおけるメモリセル選
択用MISトランジスタのソース・ドレイン領域の下方
に、ソース・ドレイン領域形成用の不純物と同一導電形
の不純物を導入することで形成される電界緩和用の半導
体領域を設ける技術がある。この種の技術については、
例えば特開平6−61486号公報に記載があり、この
文献には、DRAMのメモリセルにおけるメモリセル選
択用MOS(Metal Oxide Semiconductor )トランジス
タを覆う層間絶縁膜に、メモリセル選択用MOSトラン
ジスタのソース・ドレイン領域が露出するような接続孔
を開口した後に、その接続孔を通じて、すなわち、メモ
リセル選択用MOSトランジスタのゲート電極の側面に
形成されたサイドウォールをマスクとして、そのソース
・ドレイン領域の下方に電界緩和用の不純物を導入する
技術等が開示されている。
【0005】
【発明が解決しようとする課題】ところが、上記電界緩
和用の不純物を導入する技術だけでは、以下の課題があ
ることを本発明者は見出した。
和用の不純物を導入する技術だけでは、以下の課題があ
ることを本発明者は見出した。
【0006】すなわち、素子の微細化に伴いリフレッシ
ュ特性の劣化が避けられないという課題である。特に、
近年、半導体装置においては素子の微細化(高集積化)
要求に伴い、フィールド絶縁膜による分離構造から浅溝
型の分離構造を採用している。しかし、浅溝型の分離構
造を採用すると、メモリセル選択用MISトランジスタ
の半導体領域における強電界領域が、フィールド絶縁膜
による分離構造の場合にはその分離部の端部であったの
が、ゲート電極の端部に移動する。ここで、微細化に伴
いゲート長を縮小すると、半導体基板の不純物濃度を高
くするため電界が大きくなり、ゲート電極の端部の電界
緩和が難しくなってきている。そのため、微細化を進め
るとDRAMのリフレッシュ特性の劣化が避けられなく
なってしまう。
ュ特性の劣化が避けられないという課題である。特に、
近年、半導体装置においては素子の微細化(高集積化)
要求に伴い、フィールド絶縁膜による分離構造から浅溝
型の分離構造を採用している。しかし、浅溝型の分離構
造を採用すると、メモリセル選択用MISトランジスタ
の半導体領域における強電界領域が、フィールド絶縁膜
による分離構造の場合にはその分離部の端部であったの
が、ゲート電極の端部に移動する。ここで、微細化に伴
いゲート長を縮小すると、半導体基板の不純物濃度を高
くするため電界が大きくなり、ゲート電極の端部の電界
緩和が難しくなってきている。そのため、微細化を進め
るとDRAMのリフレッシュ特性の劣化が避けられなく
なってしまう。
【0007】このような課題の対策として、本発明者が
本発明の結果に基づいて検討した技術によれば、メモリ
セル選択用MISトランジスタのしきい値電圧を確保し
ながらゲート電極端部の電界を低減するために、メモリ
セル選択用MISトランジスタのゲート絶縁膜の厚さを
周辺回路のMISトランジスタのゲート絶縁膜よりも厚
くしながら半導体基板の主面の不純物濃度を高くする技
術がある。ゲート絶縁膜を厚くすることにより半導体基
板自体の不純物濃度を低くすることができるが、これに
より短チャネル効果が顕著になるため、微細化を進める
ためにゲート長を短くするとしきい値電圧を確保するこ
とが難しくなる。これを回避するために、半導体基板の
主面の不純物濃度を高くすると、情報蓄積用の容量素子
用の多結晶シリコンからなるプラグからの不純物拡散に
よって形成される高不純物濃度領域とで構成される接合
の電界強度が高くなってしまう。素子の微細化を進める
と半導体基板の主面の高不純物濃度化をさらに推進する
必要があるため、電界強度はますます高くなってしま
う。
本発明の結果に基づいて検討した技術によれば、メモリ
セル選択用MISトランジスタのしきい値電圧を確保し
ながらゲート電極端部の電界を低減するために、メモリ
セル選択用MISトランジスタのゲート絶縁膜の厚さを
周辺回路のMISトランジスタのゲート絶縁膜よりも厚
くしながら半導体基板の主面の不純物濃度を高くする技
術がある。ゲート絶縁膜を厚くすることにより半導体基
板自体の不純物濃度を低くすることができるが、これに
より短チャネル効果が顕著になるため、微細化を進める
ためにゲート長を短くするとしきい値電圧を確保するこ
とが難しくなる。これを回避するために、半導体基板の
主面の不純物濃度を高くすると、情報蓄積用の容量素子
用の多結晶シリコンからなるプラグからの不純物拡散に
よって形成される高不純物濃度領域とで構成される接合
の電界強度が高くなってしまう。素子の微細化を進める
と半導体基板の主面の高不純物濃度化をさらに推進する
必要があるため、電界強度はますます高くなってしま
う。
【0008】また、本発明者が検討した他の技術によれ
ば、ゲート電極の側面に形成されたサイドウォールスペ
ーサの厚さを、周辺回路のMISトランジスタにおける
ゲート電極の側面のサイドウォールスペーサよりも厚く
する技術がある。しかし、素子の微細化を進めると隣接
するゲート電極間の距離を短くする必要があるため、ゲ
ート電極の側面のサイドウォールスペーサを厚くすると
上記容量素子用の接続孔の加工が困難になる。したがっ
て、サイドウォールスペーサの厚膜化には限界がある。
ば、ゲート電極の側面に形成されたサイドウォールスペ
ーサの厚さを、周辺回路のMISトランジスタにおける
ゲート電極の側面のサイドウォールスペーサよりも厚く
する技術がある。しかし、素子の微細化を進めると隣接
するゲート電極間の距離を短くする必要があるため、ゲ
ート電極の側面のサイドウォールスペーサを厚くすると
上記容量素子用の接続孔の加工が困難になる。したがっ
て、サイドウォールスペーサの厚膜化には限界がある。
【0009】本発明の目的は、メモリセル選択用トラン
ジスタの半導体領域における電界を緩和することのでき
る技術を提供することにある。
ジスタの半導体領域における電界を緩和することのでき
る技術を提供することにある。
【0010】また、本発明の目的は、メモリセル選択用
トランジスタの半導体領域に印加される電界の強度を制
御することのできる技術を提供することにある。
トランジスタの半導体領域に印加される電界の強度を制
御することのできる技術を提供することにある。
【0011】また、本発明の目的は、メモリセル選択用
トランジスタの半導体領域においてゲート電極の端部近
傍に印加される電界を緩和することのできる技術を提供
することにある。
トランジスタの半導体領域においてゲート電極の端部近
傍に印加される電界を緩和することのできる技術を提供
することにある。
【0012】また、本発明の目的は、メモリセル選択用
トランジスタのゲート電極の側面に形成される側壁膜を
厚膜化させることなく、メモリセル選択用トランジスタ
の半導体領域においてゲート電極の端部近傍に印加され
る電界を緩和することのできる技術を提供することにあ
る。
トランジスタのゲート電極の側面に形成される側壁膜を
厚膜化させることなく、メモリセル選択用トランジスタ
の半導体領域においてゲート電極の端部近傍に印加され
る電界を緩和することのできる技術を提供することにあ
る。
【0013】また、本発明の目的は、情報蓄積用の容量
素子を有する半導体装置のリフレッシュ特性を向上させ
ることのできる技術を提供することにある。
素子を有する半導体装置のリフレッシュ特性を向上させ
ることのできる技術を提供することにある。
【0014】さらに、本発明の目的は、情報蓄積用の容
量素子を有する半導体装置の小型化を推進し、かつ、リ
フレッシュ特性を向上させることのできる技術を提供す
ることにある。
量素子を有する半導体装置の小型化を推進し、かつ、リ
フレッシュ特性を向上させることのできる技術を提供す
ることにある。
【0015】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0016】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0017】すなわち、本発明の半導体装置は、半導体
基板に形成された第1の電界効果トランジスタと、前記
半導体基板において、前記第1の電界効果トランジスタ
の一対の半導体領域のうちの少なくとも情報蓄積用の容
量素子が電気的に接続される半導体領域の形成領域に、
前記半導体基板の厚さ方向に窪むように形成された溝
と、前記溝の側面に形成された第1の絶縁膜とを有する
ものである。
基板に形成された第1の電界効果トランジスタと、前記
半導体基板において、前記第1の電界効果トランジスタ
の一対の半導体領域のうちの少なくとも情報蓄積用の容
量素子が電気的に接続される半導体領域の形成領域に、
前記半導体基板の厚さ方向に窪むように形成された溝
と、前記溝の側面に形成された第1の絶縁膜とを有する
ものである。
【0018】また、本発明の半導体装置の製造方法は、
(a)半導体基板の主面に第1の電界効果トランジスタ
を形成する工程と、(b)前記第1の電界効果トランジ
スタのゲート電極の側面に側壁膜を形成する工程と、
(c)前記半導体基板の主面上に前記第1の電界効果ト
ランジスタおよび側壁膜を覆う絶縁膜を形成する工程
と、(d)前記絶縁膜に前記第1の電界効果トランジス
タの一対の半導体領域のうちの少なくとも一方の半導体
領域が露出する接続孔を形成する工程と、(e)前記接
続孔から露出する半導体基板に溝を形成する工程と、
(f)前記溝の側面に第1の絶縁膜を形成する工程と、
(g)前記(f)工程後、前記接続孔および溝内に接続
部を形成する工程と、(h)前記接続部に電気的に接続
されるように情報蓄積用の容量素子を形成する工程とを
有するものである。
(a)半導体基板の主面に第1の電界効果トランジスタ
を形成する工程と、(b)前記第1の電界効果トランジ
スタのゲート電極の側面に側壁膜を形成する工程と、
(c)前記半導体基板の主面上に前記第1の電界効果ト
ランジスタおよび側壁膜を覆う絶縁膜を形成する工程
と、(d)前記絶縁膜に前記第1の電界効果トランジス
タの一対の半導体領域のうちの少なくとも一方の半導体
領域が露出する接続孔を形成する工程と、(e)前記接
続孔から露出する半導体基板に溝を形成する工程と、
(f)前記溝の側面に第1の絶縁膜を形成する工程と、
(g)前記(f)工程後、前記接続孔および溝内に接続
部を形成する工程と、(h)前記接続部に電気的に接続
されるように情報蓄積用の容量素子を形成する工程とを
有するものである。
【0019】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、pチャネル型のMISFET(Me
tal Insulator Semiconductor Field Effect Transisto
r )をpMISと略し、nチャネル型のMISFETを
nMISと略す。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、pチャネル型のMISFET(Me
tal Insulator Semiconductor Field Effect Transisto
r )をpMISと略し、nチャネル型のMISFETを
nMISと略す。
【0020】(実施の形態1)本実施の形態1において
は、例えばDRAM(Dynamic Random Access Memory)
または強誘電体メモリ(FeRAM;Ferro-electric R
AM)に、本発明を適用した場合について説明する。
は、例えばDRAM(Dynamic Random Access Memory)
または強誘電体メモリ(FeRAM;Ferro-electric R
AM)に、本発明を適用した場合について説明する。
【0021】図1には本実施の形態1の半導体装置にお
ける半導体基板(半導体装置の製造工程においては半導
体ウエハと称する略平面円形状の薄板)1の要部断面図
が示されている。半導体基板1は、例えばp- 型の単結
晶シリコンからなる。メモリ領域Mにおける半導体基板
1の主面には、pウエル2aが形成されている。このp
ウエル2aは、半導体領域3によって取り囲まれて半導
体基板1とは電気的に分離されている。これにより、半
導体基板1の他の領域に形成された入出力回路などから
メモリ領域Mにノイズが侵入するのを防ぐことができ
る。このpウエル2aは、例えばホウ素が導入されて形
成されている。pウエル2aは、例えば次のような条件
で形成されている。すなわち、ホウ素を、250keV
程度、1×1013/cm2 程度で打ち込む処理と、13
0keV程度、1×1012/cm2程度で打ち込む処理
と、40keV、5×1011/cm2 程度で打ち込む処
理との3回のイオン打ち込みで形成されている。また、
半導体領域3は、例えばリンが導入されてn型に設定さ
れている。半導体領域3を形成するためのイオン打ち込
みエネルギーは、例えば1. 5MeV程度、ドーズ量
は、例えば1×1013/cm2 程度である。一方、周辺
回路領域Pにおける半導体基板1の主面には、pウエル
2bおよびnウエル4が形成されている。pウエル2b
には、例えばホウ素が導入されている。また、nウエル
4には、例えばリンまたはヒ素が導入されている。nウ
エル4は、例えば次のような条件で形成されている。す
なわち、リンを、700keV程度、2×1013/cm
2 程度で打ち込む処理と、250keV程度、5×10
12/cm2 程度で打ち込む処理との2回のイオン打ち込
みで形成されている。また、半導体基板1の分離領域に
は、例えば溝型の分離部(トレンチアイソレーション)
5が形成されている。この分離部5は、半導体基板1の
厚さ方向に掘られた分離溝内に、例えば酸化シリコン等
のような分離膜が埋め込まれて形成されている。その分
離溝に埋め込まれた分離膜は、その主面が活性領域にお
ける半導体基板1の主面とほぼ同じ高さになるように平
坦化されている。半導体基板1の主面において上記分離
部5に囲まれた領域には活性領域が形成されている。メ
モリ領域Mに形成された活性領域は、例えば図1の横方
向に真っ直ぐに延びる平面的に細長い島状のパターンで
構成されている。
ける半導体基板(半導体装置の製造工程においては半導
体ウエハと称する略平面円形状の薄板)1の要部断面図
が示されている。半導体基板1は、例えばp- 型の単結
晶シリコンからなる。メモリ領域Mにおける半導体基板
1の主面には、pウエル2aが形成されている。このp
ウエル2aは、半導体領域3によって取り囲まれて半導
体基板1とは電気的に分離されている。これにより、半
導体基板1の他の領域に形成された入出力回路などから
メモリ領域Mにノイズが侵入するのを防ぐことができ
る。このpウエル2aは、例えばホウ素が導入されて形
成されている。pウエル2aは、例えば次のような条件
で形成されている。すなわち、ホウ素を、250keV
程度、1×1013/cm2 程度で打ち込む処理と、13
0keV程度、1×1012/cm2程度で打ち込む処理
と、40keV、5×1011/cm2 程度で打ち込む処
理との3回のイオン打ち込みで形成されている。また、
半導体領域3は、例えばリンが導入されてn型に設定さ
れている。半導体領域3を形成するためのイオン打ち込
みエネルギーは、例えば1. 5MeV程度、ドーズ量
は、例えば1×1013/cm2 程度である。一方、周辺
回路領域Pにおける半導体基板1の主面には、pウエル
2bおよびnウエル4が形成されている。pウエル2b
には、例えばホウ素が導入されている。また、nウエル
4には、例えばリンまたはヒ素が導入されている。nウ
エル4は、例えば次のような条件で形成されている。す
なわち、リンを、700keV程度、2×1013/cm
2 程度で打ち込む処理と、250keV程度、5×10
12/cm2 程度で打ち込む処理との2回のイオン打ち込
みで形成されている。また、半導体基板1の分離領域に
は、例えば溝型の分離部(トレンチアイソレーション)
5が形成されている。この分離部5は、半導体基板1の
厚さ方向に掘られた分離溝内に、例えば酸化シリコン等
のような分離膜が埋め込まれて形成されている。その分
離溝に埋め込まれた分離膜は、その主面が活性領域にお
ける半導体基板1の主面とほぼ同じ高さになるように平
坦化されている。半導体基板1の主面において上記分離
部5に囲まれた領域には活性領域が形成されている。メ
モリ領域Mに形成された活性領域は、例えば図1の横方
向に真っ直ぐに延びる平面的に細長い島状のパターンで
構成されている。
【0022】このような半導体基板1に、図2に示すよ
うに、しきい値電圧調整用の不純物を、メモリ領域M、
nMIS形成領域QAおよびpMIS形成領域QBごと
に別々のマスクを用いて選択的に導入する。メモリ領域
Mには、例えばホウ素を、10KeV程度、1×1013
/cm2 程度でイオン打ち込みする。nMIS形成領域
QAには、例えばホウ素を、10keV程度、7×10
11/cm2 程度でイオン打ち込みする。さらに、pMI
S形成領域QBには、例えば2フッ化ホウ素(BF2 )
を、25keV程度、1×1013/cm2 程度でイオン
打ち込みする。続いて、図3に示すように、半導体基板
1の主面上にゲート絶縁膜6を形成する。このゲート絶
縁膜6は、例えば酸化シリコンからなる。このゲート絶
縁膜6を形成した後に、例えば半導体基板1に対して、
NO(酸化窒素)あるいはN2 O(亜酸化窒素)等の雰
囲気中で熱処理を施すことによって、ゲート絶縁膜6と
半導体基板1との界面に窒素を偏析させることもできる
(酸窒化処理)。ゲート絶縁膜6が8nm程度まで薄くな
ると、半導体基板1との熱膨張係数差に起因して両者の
界面に生じる歪みが顕在化し、ホットキャリアの発生を
誘発する。半導体基板1との界面に偏析した窒素はこの
歪みを緩和するので、上記の酸窒化処理は、極薄のゲー
ト絶縁膜6の信頼性を向上させ、かつ、ホットキャリア
を抑制することができ、メモリセル選択用MISFET
の信頼性を向上させることができる。その後、ゲート絶
縁膜6上に、ゲート電極7A、7B、7Cおよびキャッ
プ絶縁膜8を同一パターニング工程時に形成する。
うに、しきい値電圧調整用の不純物を、メモリ領域M、
nMIS形成領域QAおよびpMIS形成領域QBごと
に別々のマスクを用いて選択的に導入する。メモリ領域
Mには、例えばホウ素を、10KeV程度、1×1013
/cm2 程度でイオン打ち込みする。nMIS形成領域
QAには、例えばホウ素を、10keV程度、7×10
11/cm2 程度でイオン打ち込みする。さらに、pMI
S形成領域QBには、例えば2フッ化ホウ素(BF2 )
を、25keV程度、1×1013/cm2 程度でイオン
打ち込みする。続いて、図3に示すように、半導体基板
1の主面上にゲート絶縁膜6を形成する。このゲート絶
縁膜6は、例えば酸化シリコンからなる。このゲート絶
縁膜6を形成した後に、例えば半導体基板1に対して、
NO(酸化窒素)あるいはN2 O(亜酸化窒素)等の雰
囲気中で熱処理を施すことによって、ゲート絶縁膜6と
半導体基板1との界面に窒素を偏析させることもできる
(酸窒化処理)。ゲート絶縁膜6が8nm程度まで薄くな
ると、半導体基板1との熱膨張係数差に起因して両者の
界面に生じる歪みが顕在化し、ホットキャリアの発生を
誘発する。半導体基板1との界面に偏析した窒素はこの
歪みを緩和するので、上記の酸窒化処理は、極薄のゲー
ト絶縁膜6の信頼性を向上させ、かつ、ホットキャリア
を抑制することができ、メモリセル選択用MISFET
の信頼性を向上させることができる。その後、ゲート絶
縁膜6上に、ゲート電極7A、7B、7Cおよびキャッ
プ絶縁膜8を同一パターニング工程時に形成する。
【0023】メモリ領域Mのゲート電極7Aは、ワード
線WLと一体に構成されており、同一の幅、同一のスペ
ースで所定方向に沿って直線的に延在して形成されてい
る。ゲート電極7A、7B、7Cは、例えばリン(P)
などの不純物がドープされた低抵抗多結晶シリコン膜
と、その上部に形成されたタングステンナイトライド
(WN)膜などからなるバリアメタル層と、その上部に
形成されたタングステン(W)膜などの高融点金属膜と
で構成された、いわゆるポリメタル構造となっている。
ポリメタル構造のゲート電極7Aは、多結晶シリコン膜
やポリサイド膜で構成されたゲート電極に比べて電気抵
抗が低いので、ワード線の信号遅延を低減することがで
きる。このゲート電極7Aは、例えば低抵抗多結晶シリ
コンの単体膜構造とすることもできるし、また、例えば
低抵抗多結晶シリコン膜上にタングステンシリサイド等
のようなシリサイド層を設ける、いわゆるポリサイド構
造とすることもできる。キャップ絶縁膜8は、例えば窒
化シリコン膜からなる。
線WLと一体に構成されており、同一の幅、同一のスペ
ースで所定方向に沿って直線的に延在して形成されてい
る。ゲート電極7A、7B、7Cは、例えばリン(P)
などの不純物がドープされた低抵抗多結晶シリコン膜
と、その上部に形成されたタングステンナイトライド
(WN)膜などからなるバリアメタル層と、その上部に
形成されたタングステン(W)膜などの高融点金属膜と
で構成された、いわゆるポリメタル構造となっている。
ポリメタル構造のゲート電極7Aは、多結晶シリコン膜
やポリサイド膜で構成されたゲート電極に比べて電気抵
抗が低いので、ワード線の信号遅延を低減することがで
きる。このゲート電極7Aは、例えば低抵抗多結晶シリ
コンの単体膜構造とすることもできるし、また、例えば
低抵抗多結晶シリコン膜上にタングステンシリサイド等
のようなシリサイド層を設ける、いわゆるポリサイド構
造とすることもできる。キャップ絶縁膜8は、例えば窒
化シリコン膜からなる。
【0024】その後、半導体基板1の主面上に、メモリ
領域MおよびnMIS形成領域QAが開口され、それ以
外が被覆されるようなフォトレジスト膜R1 を形成した
後、そのフォトレジスト膜R1 をマスクとして、メモリ
セルを構成するメモリセル選択用MISFETおよびn
MISのソース・ドレイン用の低不純物濃度の半導体領
域を形成するための不純物を半導体基板1にイオン打ち
込みする。この際のイオン打ち込み条件は、例えばリン
を、20keV程度、2×1013/cm2 程度でイオン
打ち込みする。これにより、図4に示すように、メモリ
領域Mにメモリセル選択用MISFETのソースおよび
ドレイン用のn- 型の半導体領域9aを形成し、かつ、
nMIS形成領域QAにnMISのソースおよびドレイ
ン用のn- 型の半導体領域10aを形成する。その後、
pMIS形成領域QBが開口され、かつ、それ以外の領
域が被覆されるようなフォトレジスト膜を形成した後、
そのフォトレジスト膜をマスクとして、半導体基板1
に、例えばフッ化ホウ素(BF2 )を、25keV程
度、3×1013/cm2 程度の条件でイオン打ち込みす
ることにより、pMISのp- 型の半導体領域11aを
形成する。
領域MおよびnMIS形成領域QAが開口され、それ以
外が被覆されるようなフォトレジスト膜R1 を形成した
後、そのフォトレジスト膜R1 をマスクとして、メモリ
セルを構成するメモリセル選択用MISFETおよびn
MISのソース・ドレイン用の低不純物濃度の半導体領
域を形成するための不純物を半導体基板1にイオン打ち
込みする。この際のイオン打ち込み条件は、例えばリン
を、20keV程度、2×1013/cm2 程度でイオン
打ち込みする。これにより、図4に示すように、メモリ
領域Mにメモリセル選択用MISFETのソースおよび
ドレイン用のn- 型の半導体領域9aを形成し、かつ、
nMIS形成領域QAにnMISのソースおよびドレイ
ン用のn- 型の半導体領域10aを形成する。その後、
pMIS形成領域QBが開口され、かつ、それ以外の領
域が被覆されるようなフォトレジスト膜を形成した後、
そのフォトレジスト膜をマスクとして、半導体基板1
に、例えばフッ化ホウ素(BF2 )を、25keV程
度、3×1013/cm2 程度の条件でイオン打ち込みす
ることにより、pMISのp- 型の半導体領域11aを
形成する。
【0025】次いで、半導体基板1の主面上に、例えば
窒化シリコン膜からなる絶縁膜をCVD法等によって形
成した後、これを異方性のドライエッチング法等によっ
てエッチバックすることにより、ゲート電極7A(ワー
ド線WL)、7B、7Cおよびキャップ絶縁膜8の側面
に、例えば厚さ50nm程度のサイドウォールスペーサ
(側壁膜)12を形成する。続いて、半導体基板1の主
面上に、nMIS形成領域QAが開口され、かつ、それ
以外の領域が被覆されるようなフォトレジスト膜を形成
した後、そのフォトレジスト膜をマスクとして、半導体
基板1に、例えばヒ素を、80keV程度、3×1015
/cm2 程度の条件でイオン打ち込みすることにより、
nMISのn+ 型の半導体領域10bを形成する。ま
た、pMIS形成領域QBが開口され、かつ、それ以外
の領域が被覆されるようなフォトレジスト膜を形成した
後、そのフォトレジスト膜をマスクとして、半導体基板
1に、例えばフッ化ホウ素(BF2 )を、25keV程
度、3×1015/cm2 程度の条件でイオン打ち込みす
ることにより、pMISのp+ 型の半導体領域11bを
形成する。このようにして、半導体基板1に、nMIS
QnおよびpMISQpを形成する。その後、半導体基
板1の主面上に、例えば酸化シリコン膜からなる層間絶
縁膜13aをCVD法等によって形成した後、その上
に、メモリセルのキャパシタ用の接続孔およびビット線
用の接続孔の形成領域が開口され、それ以外が被覆され
るようなフォトレジスト膜R2 を形成し、これをエッチ
ングマスクとして、キャパシタ用の接続孔14Aおよび
ビット線用の接続孔14Bを形成する。この際、本実施
の形態1においては、例えば次のようにする。まず、酸
化シリコン膜の方が窒化シリコン膜よりもエッチング除
去され易い条件でエッチング処理することにより、窒化
シリコン膜からなるサイドウォール12をエッチングマ
クスとして接続孔14A、14Bをゲート電極7A(ワ
ード線WL)に対して自己整合的に形成する。続いて、
サイドウォールスペーサ12をエッチングマクスとし
て、接続孔14A、14Bの底部から露出されるSiが
選択的に削られるような条件(例えばNH4 OH+H2
O2 を用いたウエットエッチング処理)で半導体基板1
に対してエッチング処理を施すことにより、半導体基板
1を、例えば30〜50nm程度削り、溝15をゲート
電極7C(ワード線WL)に対して自己整合的に形成す
る。この工程後のメモリ領域Mの要部拡大平面図を図6
に示す。また、図6のA−A線およびB−B線の断面図
をそれぞれ図7および図8に示す。
窒化シリコン膜からなる絶縁膜をCVD法等によって形
成した後、これを異方性のドライエッチング法等によっ
てエッチバックすることにより、ゲート電極7A(ワー
ド線WL)、7B、7Cおよびキャップ絶縁膜8の側面
に、例えば厚さ50nm程度のサイドウォールスペーサ
(側壁膜)12を形成する。続いて、半導体基板1の主
面上に、nMIS形成領域QAが開口され、かつ、それ
以外の領域が被覆されるようなフォトレジスト膜を形成
した後、そのフォトレジスト膜をマスクとして、半導体
基板1に、例えばヒ素を、80keV程度、3×1015
/cm2 程度の条件でイオン打ち込みすることにより、
nMISのn+ 型の半導体領域10bを形成する。ま
た、pMIS形成領域QBが開口され、かつ、それ以外
の領域が被覆されるようなフォトレジスト膜を形成した
後、そのフォトレジスト膜をマスクとして、半導体基板
1に、例えばフッ化ホウ素(BF2 )を、25keV程
度、3×1015/cm2 程度の条件でイオン打ち込みす
ることにより、pMISのp+ 型の半導体領域11bを
形成する。このようにして、半導体基板1に、nMIS
QnおよびpMISQpを形成する。その後、半導体基
板1の主面上に、例えば酸化シリコン膜からなる層間絶
縁膜13aをCVD法等によって形成した後、その上
に、メモリセルのキャパシタ用の接続孔およびビット線
用の接続孔の形成領域が開口され、それ以外が被覆され
るようなフォトレジスト膜R2 を形成し、これをエッチ
ングマスクとして、キャパシタ用の接続孔14Aおよび
ビット線用の接続孔14Bを形成する。この際、本実施
の形態1においては、例えば次のようにする。まず、酸
化シリコン膜の方が窒化シリコン膜よりもエッチング除
去され易い条件でエッチング処理することにより、窒化
シリコン膜からなるサイドウォール12をエッチングマ
クスとして接続孔14A、14Bをゲート電極7A(ワ
ード線WL)に対して自己整合的に形成する。続いて、
サイドウォールスペーサ12をエッチングマクスとし
て、接続孔14A、14Bの底部から露出されるSiが
選択的に削られるような条件(例えばNH4 OH+H2
O2 を用いたウエットエッチング処理)で半導体基板1
に対してエッチング処理を施すことにより、半導体基板
1を、例えば30〜50nm程度削り、溝15をゲート
電極7C(ワード線WL)に対して自己整合的に形成す
る。この工程後のメモリ領域Mの要部拡大平面図を図6
に示す。また、図6のA−A線およびB−B線の断面図
をそれぞれ図7および図8に示す。
【0026】ワード線WLは、活性領域Lに対して交差
するように延在されている。1つの活性領域Lには、2
本のワード線WLが平面的に交差している。ワード線W
Lの交差領域がメモリセル選択用MISFETのゲート
電極7Aとなっている。その活性領域Lの両端にキャパ
シタ用の接続孔14Aが配置されている。すなわち、1
つの活性領域Lには2つのメモリセルが形成されるよう
になっている。この接続孔14Aの平面形状は、例えば
円形状である。また、活性領域Lのほぼ中央、上記2本
のワード線WLの間にビット線用の接続孔14Bが配置
されている。すなわち、1つのビット線用の接続孔14
Bは2つのメモリセルに共有となっている。この接続孔
14Bの平面形状は、キャパシタ用の接続孔14Aに比
べてワード線WLの延在方向に長くなるように形成され
ており、その長手方向の寸法は接続孔14Aの直径の2
倍程度となっている。したがって、接続孔14Aは、そ
の一部が活性領域Lに平面的に重なり、かつ、その一部
が分離部5の領域に平面的に重なるようになっている。
なお、図8に示すように、接続孔14Bから露出する分
離部5は残されており、そこから半導体基板1が露出さ
れてはいない。
するように延在されている。1つの活性領域Lには、2
本のワード線WLが平面的に交差している。ワード線W
Lの交差領域がメモリセル選択用MISFETのゲート
電極7Aとなっている。その活性領域Lの両端にキャパ
シタ用の接続孔14Aが配置されている。すなわち、1
つの活性領域Lには2つのメモリセルが形成されるよう
になっている。この接続孔14Aの平面形状は、例えば
円形状である。また、活性領域Lのほぼ中央、上記2本
のワード線WLの間にビット線用の接続孔14Bが配置
されている。すなわち、1つのビット線用の接続孔14
Bは2つのメモリセルに共有となっている。この接続孔
14Bの平面形状は、キャパシタ用の接続孔14Aに比
べてワード線WLの延在方向に長くなるように形成され
ており、その長手方向の寸法は接続孔14Aの直径の2
倍程度となっている。したがって、接続孔14Aは、そ
の一部が活性領域Lに平面的に重なり、かつ、その一部
が分離部5の領域に平面的に重なるようになっている。
なお、図8に示すように、接続孔14Bから露出する分
離部5は残されており、そこから半導体基板1が露出さ
れてはいない。
【0027】本実施の形態1においては、上記溝15が
キャパシタ用の接続孔14Aおよびビット線用の接続孔
14Bの両方の孔から露出する半導体基板1部分に形成
されている。この溝15は、メモリセル選択用MISF
ETにおいてゲート電極7Aの端部近傍の半導体領域に
印加される電界強度を緩和するためのもので、その深さ
を調節することにより、その電界強度を制御することが
できる。ただし、n-型の半導体領域9aと溝15の底
部に形成されるn+ 型の半導体領域とが電気的に接続さ
れるようにすることを考慮すると、溝15の深さは、n
- 型の半導体領域9aの深さと同じか若干浅い位置まで
が好ましい。
キャパシタ用の接続孔14Aおよびビット線用の接続孔
14Bの両方の孔から露出する半導体基板1部分に形成
されている。この溝15は、メモリセル選択用MISF
ETにおいてゲート電極7Aの端部近傍の半導体領域に
印加される電界強度を緩和するためのもので、その深さ
を調節することにより、その電界強度を制御することが
できる。ただし、n-型の半導体領域9aと溝15の底
部に形成されるn+ 型の半導体領域とが電気的に接続さ
れるようにすることを考慮すると、溝15の深さは、n
- 型の半導体領域9aの深さと同じか若干浅い位置まで
が好ましい。
【0028】次いで、フォトレジスト膜R2 を除去した
後、溝15の側面に絶縁膜を形成する。その方法は、例
えば次の通りである。なお、この溝形成工程および後述
のプラグ形成工程までの説明においては、メモリ領域M
において処理が施され、周辺回路領域Pにおいては特に
処理が施されないので、メモリ領域Mの拡大断面図を用
いて説明する。
後、溝15の側面に絶縁膜を形成する。その方法は、例
えば次の通りである。なお、この溝形成工程および後述
のプラグ形成工程までの説明においては、メモリ領域M
において処理が施され、周辺回路領域Pにおいては特に
処理が施されないので、メモリ領域Mの拡大断面図を用
いて説明する。
【0029】まず、図9に示すように、半導体基板1に
対して酸化処理を施すことにより、溝15の内側表面
(側面および底面)に、例えば厚さ10nm程度の酸化
シリコン膜または窒化シリコン膜からなる絶縁膜16を
形成する。続いて、半導体基板1の主面に対して、例え
ば異方性のドライエッチング処理を施すことにより、溝
15の底部に形成された絶縁膜16を除去することによ
り、図10に示すように、溝15の側面のみに絶縁膜1
6を形成する。
対して酸化処理を施すことにより、溝15の内側表面
(側面および底面)に、例えば厚さ10nm程度の酸化
シリコン膜または窒化シリコン膜からなる絶縁膜16を
形成する。続いて、半導体基板1の主面に対して、例え
ば異方性のドライエッチング処理を施すことにより、溝
15の底部に形成された絶縁膜16を除去することによ
り、図10に示すように、溝15の側面のみに絶縁膜1
6を形成する。
【0030】また、例えば次のようにしても良い。ま
ず、図11に示すように、半導体基板1の主面上に、例
えば厚さ10nm程度の酸化シリコン膜または窒化シリ
コン膜からなる絶縁膜16をCVD法等によって形成す
る。これにより、溝15の内側表面が絶縁膜16によっ
て覆われる。続いて、半導体基板1の主面に対して、例
えば異方性のドライエッチング処理を施すことにより、
溝15の底面を覆う絶縁膜16を除去することにより、
図12に示すように、溝15の側面に絶縁膜16を形成
する。
ず、図11に示すように、半導体基板1の主面上に、例
えば厚さ10nm程度の酸化シリコン膜または窒化シリ
コン膜からなる絶縁膜16をCVD法等によって形成す
る。これにより、溝15の内側表面が絶縁膜16によっ
て覆われる。続いて、半導体基板1の主面に対して、例
えば異方性のドライエッチング処理を施すことにより、
溝15の底面を覆う絶縁膜16を除去することにより、
図12に示すように、溝15の側面に絶縁膜16を形成
する。
【0031】このように溝15の側面に絶縁膜16を形
成した後、接続孔14A、14B内の半導体基板1に、
例えばリンを、50keV程度、1×1013/cm2 程
度、イオン注入することにより、n+ 型の半導体領域9
bを形成する。このようにして、半導体基板1にメモリ
領域Mにメモリセル選択用MISFETQsを形成す
る。このn+ 型の半導体領域9bと、それよりも不純物
濃度が相対的に低いn-型の半導体領域9aとによって
メモリセル選択用MISFETQsのソース・ドレイン
領域が形成される。続いて、半導体基板1上に、例えば
リンが1×1020cm3 程度含有された多結晶シリコン膜
からなる導体膜をCVD法等によって形成した後、その
導体膜をCMP(Chemical Mechanical Polishing )法
等によって削ることにより、図13に示すように、接続
孔14A、14B内にプラグ(接続部)17を形成す
る。その後、図14に示すように、層間絶縁膜13a上
に、例えば酸化シリコン膜からなる層間絶縁膜13bを
CVD法等によって形成した後、層間絶縁膜13a、1
3bに接続孔18A、18Bを形成し、さらに、ビット
線BLおよび第1層配線19Aを形成する。ビット線B
Lおよび第1層配線19Aは、同一配線層に形成されて
おり、例えばアルミニウム、アルミニウム合金または銅
からなる。第1層配線19Aは、接続孔18Bを通じて
周辺回路領域PのnMISQnおよびpMISQpの一
対の半導体領域10(10a、10b)、11(11
a、11b)と電気的に接続されている。
成した後、接続孔14A、14B内の半導体基板1に、
例えばリンを、50keV程度、1×1013/cm2 程
度、イオン注入することにより、n+ 型の半導体領域9
bを形成する。このようにして、半導体基板1にメモリ
領域Mにメモリセル選択用MISFETQsを形成す
る。このn+ 型の半導体領域9bと、それよりも不純物
濃度が相対的に低いn-型の半導体領域9aとによって
メモリセル選択用MISFETQsのソース・ドレイン
領域が形成される。続いて、半導体基板1上に、例えば
リンが1×1020cm3 程度含有された多結晶シリコン膜
からなる導体膜をCVD法等によって形成した後、その
導体膜をCMP(Chemical Mechanical Polishing )法
等によって削ることにより、図13に示すように、接続
孔14A、14B内にプラグ(接続部)17を形成す
る。その後、図14に示すように、層間絶縁膜13a上
に、例えば酸化シリコン膜からなる層間絶縁膜13bを
CVD法等によって形成した後、層間絶縁膜13a、1
3bに接続孔18A、18Bを形成し、さらに、ビット
線BLおよび第1層配線19Aを形成する。ビット線B
Lおよび第1層配線19Aは、同一配線層に形成されて
おり、例えばアルミニウム、アルミニウム合金または銅
からなる。第1層配線19Aは、接続孔18Bを通じて
周辺回路領域PのnMISQnおよびpMISQpの一
対の半導体領域10(10a、10b)、11(11
a、11b)と電気的に接続されている。
【0032】次いで、半導体基板1の主面上に、例えば
酸化シリコン膜からなる層間絶縁膜13cをCVD法等
によって形成した後、キャパシタCを形成する。キャパ
シタCは、例えばクラウン形状に形成されており、下部
電極20aと、上部電極20bとの間に容量絶縁膜20
cが挟まれて形成されている。下部電極20aは、例え
ば多結晶シリコンからなり、層間絶縁膜13c,13b
に穿孔された接続孔21を通じてプラグ17と電気的に
接続されている。これにより、キャパシタCは、メモリ
セル選択用MISFETQsの半導体領域と電気的に接
続されている。下部電極材料は、多結晶シリコン膜に限
定されるものではなく、例えばタングステン、プラチナ
(Pt)、ルテニウム(Ru)などの高融点金属や酸化
ルテニウム(RuO)、酸化イリジウム(IrO)など
の導電性金属酸化物で構成することもできる。容量絶縁
膜20cは、例えば酸化シリコン膜と窒化シリコン膜と
の積層膜、五酸化タンタル膜が使用されている。ただ
し、これらに限定されるものではなく、例えば(Ba,
Sr)TiO3 (以下、BSTと称す)、STO、Ba
TiO3 (チタン酸バリウム)、PbTiO3 (チタン
酸鉛)、PZT(PbZrX Ti1-X O3 )、PLT
(PbLaX Ti1-X O3 )、PLZTなどの金属酸化
物からなる高(強)誘電体膜で構成することもできる。
このような高誘電体膜を用いる場合には、下部電極材料
を、上記化学的安定性の高いプラチナ(Pt)、加工性
が容易なルテニウム(Ru)、酸化ルテニウム(Ru
O)または酸化イリジウム(IrO)等を用いることが
好ましい。また、これらの強誘電体材料を用いることに
より、FeRAMを構成しても良い。このようなキャパ
シタCを形成した後、第2層配線および表面保護膜を形
成し、DRAMを製造する。
酸化シリコン膜からなる層間絶縁膜13cをCVD法等
によって形成した後、キャパシタCを形成する。キャパ
シタCは、例えばクラウン形状に形成されており、下部
電極20aと、上部電極20bとの間に容量絶縁膜20
cが挟まれて形成されている。下部電極20aは、例え
ば多結晶シリコンからなり、層間絶縁膜13c,13b
に穿孔された接続孔21を通じてプラグ17と電気的に
接続されている。これにより、キャパシタCは、メモリ
セル選択用MISFETQsの半導体領域と電気的に接
続されている。下部電極材料は、多結晶シリコン膜に限
定されるものではなく、例えばタングステン、プラチナ
(Pt)、ルテニウム(Ru)などの高融点金属や酸化
ルテニウム(RuO)、酸化イリジウム(IrO)など
の導電性金属酸化物で構成することもできる。容量絶縁
膜20cは、例えば酸化シリコン膜と窒化シリコン膜と
の積層膜、五酸化タンタル膜が使用されている。ただ
し、これらに限定されるものではなく、例えば(Ba,
Sr)TiO3 (以下、BSTと称す)、STO、Ba
TiO3 (チタン酸バリウム)、PbTiO3 (チタン
酸鉛)、PZT(PbZrX Ti1-X O3 )、PLT
(PbLaX Ti1-X O3 )、PLZTなどの金属酸化
物からなる高(強)誘電体膜で構成することもできる。
このような高誘電体膜を用いる場合には、下部電極材料
を、上記化学的安定性の高いプラチナ(Pt)、加工性
が容易なルテニウム(Ru)、酸化ルテニウム(Ru
O)または酸化イリジウム(IrO)等を用いることが
好ましい。また、これらの強誘電体材料を用いることに
より、FeRAMを構成しても良い。このようなキャパ
シタCを形成した後、第2層配線および表面保護膜を形
成し、DRAMを製造する。
【0033】次に、本実施の形態1の半導体装置の作用
および効果を図16〜図18によって説明する。図16
(a)は、本発明が適用されていない通常のMISFE
Tの断面を模式的に示す図である。半導体基板50に形
成された高不純物濃度の半導体領域51の端部とゲート
電極52の端部との間の距離をD1 とする。この場合、
距離D1 は短いので、ゲート電極52の端部の半導体領
域50に高い電界が印加される。特に、分離部を溝型で
構成した場合には、強電界領域が、分離部端からゲート
電極52の端部近傍の半導体領域に移動することを本発
明者は見出した。図16(b)はゲート電極52の側面
にサイドウォールスペーサ53を形成した場合の断面図
を模式的に示す図である。この場合は、サイドウォール
スペーサ53を形成した分、半導体領域51の端部とゲ
ート電極52の端部との間の距離D2 を距離D1 よりも
大きくすることができるので、上記電界強度を緩和する
ことができる。しかし、電界強度を緩和するにはサイド
ウォールスペーサ53をさらに厚くしなけれればならな
いので、素子の微細化要求に反する。
および効果を図16〜図18によって説明する。図16
(a)は、本発明が適用されていない通常のMISFE
Tの断面を模式的に示す図である。半導体基板50に形
成された高不純物濃度の半導体領域51の端部とゲート
電極52の端部との間の距離をD1 とする。この場合、
距離D1 は短いので、ゲート電極52の端部の半導体領
域50に高い電界が印加される。特に、分離部を溝型で
構成した場合には、強電界領域が、分離部端からゲート
電極52の端部近傍の半導体領域に移動することを本発
明者は見出した。図16(b)はゲート電極52の側面
にサイドウォールスペーサ53を形成した場合の断面図
を模式的に示す図である。この場合は、サイドウォール
スペーサ53を形成した分、半導体領域51の端部とゲ
ート電極52の端部との間の距離D2 を距離D1 よりも
大きくすることができるので、上記電界強度を緩和する
ことができる。しかし、電界強度を緩和するにはサイド
ウォールスペーサ53をさらに厚くしなけれればならな
いので、素子の微細化要求に反する。
【0034】図17は本実施の形態の半導体装置の半導
体基板における要部断面図を模式的に示している。本実
施の形態1においては、溝15を設け、n+ 型の半導体
領域9b(上高不純物濃度の半導体領域51に対応)を
半導体基板1の深い位置に形成している。このため、ゲ
ート電極7A(WL)の端部と半導体領域9bの端部と
の間の距離D3 を前記図16(b)の場合の距離D2 よ
りも大きくすることができる。このため、半導体基板1
の主面にはn- 型の半導体領域9aだけになるため、ゲ
ート電極7Aの端部の電界を低減できる。この場合、ゲ
ート電極7Aと半導体領域9bとを半導体基板1の主面
に対して平行な方向に離間させるのではなく、半導体基
板1の深さ方向に離間させるので、素子の占有面積は増
大せず、素子の微細化要求に反することもない。したが
って、本実施の形態1によれば、素子の微細化要求に反
することなく、上記サイドウォールスペーサ53を厚く
したのと同等の効果が得られ、上記電界強度を緩和する
ことが可能となる。しかも、溝15の深さを変えること
で上記電界の強度を制御することも可能である。
体基板における要部断面図を模式的に示している。本実
施の形態1においては、溝15を設け、n+ 型の半導体
領域9b(上高不純物濃度の半導体領域51に対応)を
半導体基板1の深い位置に形成している。このため、ゲ
ート電極7A(WL)の端部と半導体領域9bの端部と
の間の距離D3 を前記図16(b)の場合の距離D2 よ
りも大きくすることができる。このため、半導体基板1
の主面にはn- 型の半導体領域9aだけになるため、ゲ
ート電極7Aの端部の電界を低減できる。この場合、ゲ
ート電極7Aと半導体領域9bとを半導体基板1の主面
に対して平行な方向に離間させるのではなく、半導体基
板1の深さ方向に離間させるので、素子の占有面積は増
大せず、素子の微細化要求に反することもない。したが
って、本実施の形態1によれば、素子の微細化要求に反
することなく、上記サイドウォールスペーサ53を厚く
したのと同等の効果が得られ、上記電界強度を緩和する
ことが可能となる。しかも、溝15の深さを変えること
で上記電界の強度を制御することも可能である。
【0035】本発明者の検討結果によれば、サイドウォ
ールスペーサ53を設けただけの技術では上記電界が0.
47MV/cm程度であったものを、例えば0.35MV/c
m程度に低減できる。図18はその電界強度とリフレッ
シュ時間との関係を示すグラフ図である。本実施の形態
1においては、上記のように電界を低減できるので、図
18から分かるように、100ms程度であったリフレ
ッシュ時間(半導体チップ内の最短ビットの時間)を、
上記の2倍の200ms程度に長くできる。DRAMの
待機時の消費電力は、リフレッシュ動作に伴う充・放電
によるものであることからリフレッシュ時間を長くでき
れば充・放電のサイクルを長くできるため、消費電力を
低減することが可能となる。
ールスペーサ53を設けただけの技術では上記電界が0.
47MV/cm程度であったものを、例えば0.35MV/c
m程度に低減できる。図18はその電界強度とリフレッ
シュ時間との関係を示すグラフ図である。本実施の形態
1においては、上記のように電界を低減できるので、図
18から分かるように、100ms程度であったリフレ
ッシュ時間(半導体チップ内の最短ビットの時間)を、
上記の2倍の200ms程度に長くできる。DRAMの
待機時の消費電力は、リフレッシュ動作に伴う充・放電
によるものであることからリフレッシュ時間を長くでき
れば充・放電のサイクルを長くできるため、消費電力を
低減することが可能となる。
【0036】(実施の形態2)本実施の形態2において
は、前記溝15(図7参照)をキャパシタ用の接続孔の
下部に設け、ビット線用の接続孔の下部には設けない構
造とするものである。これを図19〜図22によって説
明する。
は、前記溝15(図7参照)をキャパシタ用の接続孔の
下部に設け、ビット線用の接続孔の下部には設けない構
造とするものである。これを図19〜図22によって説
明する。
【0037】まず、図19に示すように、キャパシタ用
の接続孔の形成領域が開口され、それ以外のビット線用
の接続孔の形成領域を含む領域が覆われるようなフォト
レジスト膜R3 を層間絶縁膜13a上に形成する。続い
て、前記実施の形態1と同様に、キャパシタ用の接続孔
14Aおよびその下部の半導体基板1に溝15を形成す
る。その後、図20に示すように、前記実施の形態1と
同様に、溝15の内側面に絶縁膜16を形成した後、前
記実施の形態1と同様に、n+ 型の半導体領域9bを形
成し、接続孔14A内にプラグ17を形成する。
の接続孔の形成領域が開口され、それ以外のビット線用
の接続孔の形成領域を含む領域が覆われるようなフォト
レジスト膜R3 を層間絶縁膜13a上に形成する。続い
て、前記実施の形態1と同様に、キャパシタ用の接続孔
14Aおよびその下部の半導体基板1に溝15を形成す
る。その後、図20に示すように、前記実施の形態1と
同様に、溝15の内側面に絶縁膜16を形成した後、前
記実施の形態1と同様に、n+ 型の半導体領域9bを形
成し、接続孔14A内にプラグ17を形成する。
【0038】次いで、図21に示すように、層間絶縁膜
13a上に、層間絶縁膜13dを形成した後、層間絶縁
膜13d、13aに、ビット線用の接続孔14Bを、前
記実施の形態1の選択的なエッチング法により穿孔す
る。この際、ビット線用の接続孔14Bの底部の半導体
基板1には溝を形成せず、通常の構造とする。続いて、
その接続孔14Bの底部の半導体基板1に不純物(例え
ばリン)を導入することにより、n+ 型の半導体領域9
bを形成した後、その接続孔14B内にプラグ22を形
成する。その後、ビット線BLを第1層配線と同時にパ
ターニングする。ビット線用の接続孔14Bでの接続構
造は上述のプラグを用いる構造に限定されるものではな
く、図22に示すように、ビット線BLを接続孔14B
内に被着させ、ビット線BLとn+ 型の半導体領域9a
とを直接接続する構造としても良い。
13a上に、層間絶縁膜13dを形成した後、層間絶縁
膜13d、13aに、ビット線用の接続孔14Bを、前
記実施の形態1の選択的なエッチング法により穿孔す
る。この際、ビット線用の接続孔14Bの底部の半導体
基板1には溝を形成せず、通常の構造とする。続いて、
その接続孔14Bの底部の半導体基板1に不純物(例え
ばリン)を導入することにより、n+ 型の半導体領域9
bを形成した後、その接続孔14B内にプラグ22を形
成する。その後、ビット線BLを第1層配線と同時にパ
ターニングする。ビット線用の接続孔14Bでの接続構
造は上述のプラグを用いる構造に限定されるものではな
く、図22に示すように、ビット線BLを接続孔14B
内に被着させ、ビット線BLとn+ 型の半導体領域9a
とを直接接続する構造としても良い。
【0039】このような本実施の形態1によれば、前記
実施の形態1で得られた効果の他に、以下の効果が得ら
れる。
実施の形態1で得られた効果の他に、以下の効果が得ら
れる。
【0040】すなわち、ビット線BLの接続孔14Bの
底部には溝を形成しない通常の構造としたことにより、
ビット線BLが電気的に接続されるn- 型の半導体領域
9aとn+ 型の半導体領域9bとの電気的な接続性を向
上させることができるので、n- 型の半導体領域9aと
n+ 型の半導体領域9bとの間の接続抵抗を低減させる
ことができる。これにより、データの読み出し特性を向
上させることが可能となる。
底部には溝を形成しない通常の構造としたことにより、
ビット線BLが電気的に接続されるn- 型の半導体領域
9aとn+ 型の半導体領域9bとの電気的な接続性を向
上させることができるので、n- 型の半導体領域9aと
n+ 型の半導体領域9bとの間の接続抵抗を低減させる
ことができる。これにより、データの読み出し特性を向
上させることが可能となる。
【0041】(実施の形態3)本実施の形態3において
は、まず、図23および図24に示すように、ゲート電
極7Aおよびキャップ絶縁膜8を形成した後、それを覆
うように半導体基板1上に、例えば窒化シリコン膜から
なる絶縁膜23をCVD法等によって形成する。続い
て、絶縁膜23上に、層間絶縁膜13aを形成した後、
図25および図26に示すように、フォトレジスト膜R
3 をエッチングマクスとして、絶縁膜23がエッチング
ストッパとなるように酸化シリコン膜の方が窒化シリコ
ン膜よりもエッチング除去され易い条件でエッチング処
理を施すことによって接続孔14Aの途中位置まで穿孔
する。さらに、今度は、窒化シリコン膜の方が酸化シリ
コン膜よりもエッチング除去され易い条件でエッチング
処理を施すことにより、絶縁膜23を除去し接続孔14
Aを完全に穿孔する。これにより、接続孔14Aの平面
的な位置がずれ分離部5に平面的に重なった場合でも、
その重なり領域の分離部5の酸化シリコン膜がエッチン
グ除去されてしまうのを抑制できる。
は、まず、図23および図24に示すように、ゲート電
極7Aおよびキャップ絶縁膜8を形成した後、それを覆
うように半導体基板1上に、例えば窒化シリコン膜から
なる絶縁膜23をCVD法等によって形成する。続い
て、絶縁膜23上に、層間絶縁膜13aを形成した後、
図25および図26に示すように、フォトレジスト膜R
3 をエッチングマクスとして、絶縁膜23がエッチング
ストッパとなるように酸化シリコン膜の方が窒化シリコ
ン膜よりもエッチング除去され易い条件でエッチング処
理を施すことによって接続孔14Aの途中位置まで穿孔
する。さらに、今度は、窒化シリコン膜の方が酸化シリ
コン膜よりもエッチング除去され易い条件でエッチング
処理を施すことにより、絶縁膜23を除去し接続孔14
Aを完全に穿孔する。これにより、接続孔14Aの平面
的な位置がずれ分離部5に平面的に重なった場合でも、
その重なり領域の分離部5の酸化シリコン膜がエッチン
グ除去されてしまうのを抑制できる。
【0042】次いで、図27に示すように、溝15、そ
の内側面の絶縁膜16およびn+ 型の半導体領域9bを
前記実施の形態1、2と同様に形成した後、ビット線用
の接続孔14Bをキャパシタ用の接続孔14Aと同様に
穿孔する。この場合、例えばビット線用の接続孔14B
の平面形状が前記実施の形態1で説明したように長方形
状でありその一部が分離部5に平面的に重なるようで
も、接続孔14Bの形成時に、その重なり領域の分離部
5の上部がエッチング除去されてしまうのを抑制でき
る。
の内側面の絶縁膜16およびn+ 型の半導体領域9bを
前記実施の形態1、2と同様に形成した後、ビット線用
の接続孔14Bをキャパシタ用の接続孔14Aと同様に
穿孔する。この場合、例えばビット線用の接続孔14B
の平面形状が前記実施の形態1で説明したように長方形
状でありその一部が分離部5に平面的に重なるようで
も、接続孔14Bの形成時に、その重なり領域の分離部
5の上部がエッチング除去されてしまうのを抑制でき
る。
【0043】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0044】例えば前記実施の形態1、2、3において
は、分離部を溝型とした場合について説明したが、これ
に限定されるものではなく、例えば図28に示すよう
に、分離部5を、例えばLOCOS(選択酸化)法によ
り形成されるフィールド酸化膜によって形成することも
できる。
は、分離部を溝型とした場合について説明したが、これ
に限定されるものではなく、例えば図28に示すよう
に、分離部5を、例えばLOCOS(選択酸化)法によ
り形成されるフィールド酸化膜によって形成することも
できる。
【0045】また、前記実施の形態1、2、3において
は、ビット線用の接続孔の平面形状を長方形状とした場
合について説明したが、これに限定されるものではな
く、例えば図29に示すように、ビット線用の接続孔1
4Bの平面形状を円形状とすることもできる。この場
合、例えば図30に示すように、ビット線BLに、その
延在方向に対して垂直な方向(図30の下方向)に接続
孔14Bに平面的に重なる突出部を設け、その突出部を
通じてビット線BLとメモリセル選択用MISFETの
ソース・ドレイン用の半導体領域とを電気的に接続する
ようにする。
は、ビット線用の接続孔の平面形状を長方形状とした場
合について説明したが、これに限定されるものではな
く、例えば図29に示すように、ビット線用の接続孔1
4Bの平面形状を円形状とすることもできる。この場
合、例えば図30に示すように、ビット線BLに、その
延在方向に対して垂直な方向(図30の下方向)に接続
孔14Bに平面的に重なる突出部を設け、その突出部を
通じてビット線BLとメモリセル選択用MISFETの
ソース・ドレイン用の半導体領域とを電気的に接続する
ようにする。
【0046】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるDRA
MまたはFeRAMに適用した場合について説明した
が、それに限定されるものではなく、例えばDRAMま
たはFeRAMと論理回路とを同一半導体基板に設けて
いる半導体装置にも適用できる。
なされた発明をその背景となった利用分野であるDRA
MまたはFeRAMに適用した場合について説明した
が、それに限定されるものではなく、例えばDRAMま
たはFeRAMと論理回路とを同一半導体基板に設けて
いる半導体装置にも適用できる。
【0047】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0048】(1).本発明によれば、第1の電界効果トラ
ンジスタの半導体領域における電界を緩和することが可
能となる。
ンジスタの半導体領域における電界を緩和することが可
能となる。
【0049】(2).上記(1) により、情報蓄積用の容量素
子を有する半導体装置のリフレッシュ特性を向上させる
ことが可能となる。
子を有する半導体装置のリフレッシュ特性を向上させる
ことが可能となる。
【0050】(3).上記(2) により、情報蓄積用の容量素
子を有する半導体装置の消費電力を低減することが可能
となる。
子を有する半導体装置の消費電力を低減することが可能
となる。
【0051】(4).本発明によれば、溝の深さを調節する
ことにより、第1の電界効果トランジスタの半導体領域
に印加される電界の強度を制御することが可能となる。
ことにより、第1の電界効果トランジスタの半導体領域
に印加される電界の強度を制御することが可能となる。
【0052】(5).本発明によれば、第1の電界効果トラ
ンジスタの半導体領域においてゲート電極の端部近傍に
印加される電界を緩和することが可能となる。
ンジスタの半導体領域においてゲート電極の端部近傍に
印加される電界を緩和することが可能となる。
【0053】(6).本発明によれば、ゲート電極と第1の
電界効果トランジスタの半導体領域との相対的距離を半
導体基板の主面に平行な方向に離間させるのではなく、
半導体基板の厚さ方向に離間させることにより、ゲート
電極の側面に形成される側壁膜を厚膜化させることな
く、第1の電界効果トランジスタの半導体領域において
ゲート電極の端部近傍に印加される電界を緩和すること
が可能となる。
電界効果トランジスタの半導体領域との相対的距離を半
導体基板の主面に平行な方向に離間させるのではなく、
半導体基板の厚さ方向に離間させることにより、ゲート
電極の側面に形成される側壁膜を厚膜化させることな
く、第1の電界効果トランジスタの半導体領域において
ゲート電極の端部近傍に印加される電界を緩和すること
が可能となる。
【0054】(7).上記(6) により、情報蓄積用の容量素
子を有する半導体装置の小型化を推進し、かつ、リフレ
ッシュ特性を向上させることが可能となる。
子を有する半導体装置の小型化を推進し、かつ、リフレ
ッシュ特性を向上させることが可能となる。
【0055】(8).上記(7) により、情報蓄積用の容量素
子を有する半導体装置を小型で、低消費電力とすること
が可能となる。
子を有する半導体装置を小型で、低消費電力とすること
が可能となる。
【図1】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。
工程中における要部断面図である。
【図2】図1に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図3】図2に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図4】図3に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図5】図4に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図6】図5の工程後のメモリ領域の要部拡大平面図で
ある。
ある。
【図7】図6のA−A線の断面図である。
【図8】図6のB−B線の断面図である。
【図9】図7に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図10】図9に続く半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図11】溝の内側面に絶縁膜を形成する方法の変形例
を説明するための半導体装置の製造工程中における要部
断面図である。
を説明するための半導体装置の製造工程中における要部
断面図である。
【図12】図11に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図13】図10に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図14】図13に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図15】図14に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図16】(a)、(b)は本発明の作用効果を説明す
るための電界効果トランジスタの模式図である。
るための電界効果トランジスタの模式図である。
【図17】本発明の作用効果を説明するためのメモリセ
ル選択用電界効果トランジスタの模式図である。
ル選択用電界効果トランジスタの模式図である。
【図18】本発明の半導体装置におけるメモリセル選択
用電界効果トランジスタの半導体領域における電界強度
とリフレッシュ時間との関係を示すグラフ図である。
用電界効果トランジスタの半導体領域における電界強度
とリフレッシュ時間との関係を示すグラフ図である。
【図19】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図20】図19に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図21】図20に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図22】図20に続く半導体装置の製造工程中におけ
る要部断面図であって、図21の変形例を図示した半導
体装置の要部断面図である。
る要部断面図であって、図21の変形例を図示した半導
体装置の要部断面図である。
【図23】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図24】図23の工程時における図6のB−B線に対
応する断面位置の半導体装置の断面図である。
応する断面位置の半導体装置の断面図である。
【図25】図23に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図26】図25の工程時における図6のB−B線に対
応する断面位置の半導体装置の断面図である。
応する断面位置の半導体装置の断面図である。
【図27】図25に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図28】本発明の他の実施の形態である半導体装置の
要部断面図である。
要部断面図である。
【図29】本発明の他の実施の形態である半導体装置の
要部平面図である。
要部平面図である。
【図30】図29の半導体装置に図29の上層のビット
線を加えた図を示した半導体装置の要部平面図である。
線を加えた図を示した半導体装置の要部平面図である。
1 半導体基板 2a、2b pウエル 3 半導体領域 4 nウエル 5 分離部 6 ゲート絶縁膜 7 ゲート絶縁膜 7A、7B、7C ゲート電極 8 キャップ絶縁膜 9a n- 型の半導体領域 9b n+ 型の半導体領域 10 半導体領域 10a n- 型の半導体領域 10b n+ 型の半導体領域 11 半導体領域 11a p- 型の半導体領域 11b p+ 型の半導体領域 12 サイドウォールスペーサ(側壁膜) 13a〜13d 層間絶縁膜 14A キャパシタ用の接続孔 14B ビット線用の接続孔 15 溝 16 絶縁膜(第1の絶縁膜) 17 プラグ(接続部) 18A、18B 接続孔 19 第1層配線 20a 下部電極 20b 上部電極 20c 容量絶縁膜 21 接続孔 22 プラグ 23 絶縁膜 50 半導体領域 51 半導体領域 52 ゲート電極 53 サイドウォールスペーサ WL ワード線 BL ビット線 Qs メモリセル選択用MISFET C キャパシタ
フロントページの続き (72)発明者 三浦 真史 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 5F083 AD01 AD10 AD24 JA06 JA13 JA14 JA15 JA36 JA37 JA38 JA39 JA43 MA06 MA17 MA20 PR10 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA01 ZA04
Claims (9)
- 【請求項1】 半導体基板に形成された第1の電界効果
トランジスタと、前記半導体基板において、前記第1の
電界効果トランジスタの一対の半導体領域のうちの少な
くとも情報蓄積用の容量素子が電気的に接続される半導
体領域の形成領域に、前記半導体基板の厚さ方向に窪む
ように形成された溝と、前記溝の側面に形成された第1
の絶縁膜とを有することを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記第1の電界効果トランジスタのゲート電極の側面に側
壁膜を設けたことを特徴とする半導体装置。 - 【請求項3】 メモリセル選択用の電界効果トランジス
タと、これに直列に接続された情報蓄積用の容量素子と
で構成されるメモリセルを半導体基板に複数設けている
半導体装置であって、前記半導体基板において、前記メ
モリセル選択用の電界効果トランジスタの一対の半導体
領域のうちの少なくとも一方の半導体領域の形成領域
に、前記半導体基板の厚さ方向に窪むように形成された
溝と、前記溝の側面に形成された第1の絶縁膜と、前記
情報蓄積用の容量素子が電気的に接続され、かつ、前記
溝の底面を通じて前記一方の半導体領域が電気的に接続
される接続部とを有することを特徴とする半導体装置。 - 【請求項4】 請求項3記載の半導体装置において、前
記メモリセル選択用の電界効果トランジスタのゲート電
極の側面に形成された側壁膜と、前記メモリセル選択用
の電界効果トランジスタおよび側壁膜を被覆する絶縁膜
と、前記絶縁膜に穿孔された接続孔と、前記接続孔およ
び溝を通じて前記一方の半導体領域と電気的に接続され
た前記接続部とを有することを特徴とする半導体装置。 - 【請求項5】 請求項2または4記載の半導体装置にお
いて、前記溝は、前記側壁膜をエッチングストッパとし
て前記ゲート電極に対して自己整合的に形成されている
ことを特徴とする半導体装置。 - 【請求項6】 請求項1〜5のいずれか1項に記載の半
導体装置において、前記半導体基板に溝型の分離部を設
けたことを特徴とする半導体装置。 - 【請求項7】 (a)半導体基板の主面に第1の電界効
果トランジスタを形成する工程と、(b)前記第1の電
界効果トランジスタのゲート電極の側面に側壁膜を形成
する工程と、(c)前記半導体基板の主面上に前記第1
の電界効果トランジスタおよび側壁膜を覆う絶縁膜を形
成する工程と、(d)前記絶縁膜に前記第1の電界効果
トランジスタの一対の半導体領域のうちの少なくとも一
方の半導体領域が露出する接続孔を形成する工程と、
(e)前記接続孔から露出する半導体基板に溝を形成す
る工程と、(f)前記溝の側面に第1の絶縁膜を形成す
る工程と、(g)前記(f)工程後、前記接続孔および
溝内に接続部を形成する工程と、(h)前記接続部に電
気的に接続されるように情報蓄積用の容量素子を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項8】 請求項7記載の半導体装置の製造方法に
おいて、前記(d)工程に際して、前記側壁膜がエッチ
ングストッパとして機能するようなエッチング条件とす
ることにより、前記接続孔および溝を、前記ゲート電極
に対して自己整合的に形成することを特徴とする半導体
装置の製造方法。 - 【請求項9】 請求項7または8記載の半導体装置の製
造方法において、前記(a)工程に先立って、前記半導
体基板に分離溝を形成した後、前記分離溝内に分離膜を
埋め込み、溝型の分離部を形成する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11042108A JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11042108A JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000243929A true JP2000243929A (ja) | 2000-09-08 |
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ID=12626776
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JP11042108A Withdrawn JP2000243929A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置およびその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100726146B1 (ko) * | 2004-07-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 단채널효과를 억제한 반도체소자의 제조 방법 |
KR100732305B1 (ko) * | 2004-02-23 | 2007-06-25 | 주식회사 하이닉스반도체 | 디램 셀 및 그 제조 방법 |
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1999
- 1999-02-19 JP JP11042108A patent/JP2000243929A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100732305B1 (ko) * | 2004-02-23 | 2007-06-25 | 주식회사 하이닉스반도체 | 디램 셀 및 그 제조 방법 |
KR100726146B1 (ko) * | 2004-07-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 단채널효과를 억제한 반도체소자의 제조 방법 |
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