JPH1168041A - 半導体装置の構造およびその製造方法 - Google Patents
半導体装置の構造およびその製造方法Info
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- JPH1168041A JPH1168041A JP9224950A JP22495097A JPH1168041A JP H1168041 A JPH1168041 A JP H1168041A JP 9224950 A JP9224950 A JP 9224950A JP 22495097 A JP22495097 A JP 22495097A JP H1168041 A JPH1168041 A JP H1168041A
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Abstract
(57)【要約】
【課題】 金属酸化膜を容量素子とした半導体記憶装置
において、水素を含んだ雰囲気での熱処理においても容
量膜が劣化しない装置を提供する。 【解決手段】 全容量素子の上面、側面、下面にシリコ
ン窒化膜を配置し、基板と接続するコンタクト孔内面に
もシリコン窒化膜を配置し、さらに外部配線とのコンタ
クト孔を容量素子と離れた位置に配置する。
において、水素を含んだ雰囲気での熱処理においても容
量膜が劣化しない装置を提供する。 【解決手段】 全容量素子の上面、側面、下面にシリコ
ン窒化膜を配置し、基板と接続するコンタクト孔内面に
もシリコン窒化膜を配置し、さらに外部配線とのコンタ
クト孔を容量素子と離れた位置に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法および半導体記憶装置に関する。
体装置の製造方法および半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置には高速化、記憶
の大容量化、そして、低消費電力化の要求が著しい。そ
れに対して、これまで最も需要が大きいＤＲＡＭ（Dyna
mic Random Access Memory）においては、回路中の各記
憶セルの微細化に対し、記憶ノードである容量素子の容
量（絶縁）膜にシリコン酸化膜より誘電率の高い金属酸
化物を用いることが提案されている。この金属酸化物に
は、強誘電性を示すものもあり、その強誘電性を利用し
た不揮発性メモリも提案されている。
の大容量化、そして、低消費電力化の要求が著しい。そ
れに対して、これまで最も需要が大きいＤＲＡＭ（Dyna
mic Random Access Memory）においては、回路中の各記
憶セルの微細化に対し、記憶ノードである容量素子の容
量（絶縁）膜にシリコン酸化膜より誘電率の高い金属酸
化物を用いることが提案されている。この金属酸化物に
は、強誘電性を示すものもあり、その強誘電性を利用し
た不揮発性メモリも提案されている。
【０００３】高誘電体を容量膜とした記憶装置の例を図
１０を用いて説明する。シリコン基板８０１の表面に
は、ソース・ドレイン領域８０２が形成されている。ま
た、シリコン基板８０１の表面上にはソース／ドレイン
領域８０２の一部表面を露出するコンタクトホール８０
９を有する層間絶縁膜８０７，８０８が形成されてい
る。このコンタクトホール８０９にはプラグ８１０が充
填されている。このプラグ８１０を通じてソース／ドレ
イン領域８０２と電気的に接続されるように高誘電体を
有する容量素子が形成されている。層間絶縁膜はシリコ
ン酸化膜８０７とシリコン窒化膜８０８との２層からな
っている。またシリコン窒化膜８０８とプラグ層８１０
の上部表面は同一平面をなすように形成されている。図
において８１１は下部電極（蓄積電極）８１２は容量絶
縁膜、８１３は上部電極（プレート電極、対向電極）で
ある。
１０を用いて説明する。シリコン基板８０１の表面に
は、ソース・ドレイン領域８０２が形成されている。ま
た、シリコン基板８０１の表面上にはソース／ドレイン
領域８０２の一部表面を露出するコンタクトホール８０
９を有する層間絶縁膜８０７，８０８が形成されてい
る。このコンタクトホール８０９にはプラグ８１０が充
填されている。このプラグ８１０を通じてソース／ドレ
イン領域８０２と電気的に接続されるように高誘電体を
有する容量素子が形成されている。層間絶縁膜はシリコ
ン酸化膜８０７とシリコン窒化膜８０８との２層からな
っている。またシリコン窒化膜８０８とプラグ層８１０
の上部表面は同一平面をなすように形成されている。図
において８１１は下部電極（蓄積電極）８１２は容量絶
縁膜、８１３は上部電極（プレート電極、対向電極）で
ある。
【０００４】半導体記憶装置とするには、この容量素子
の上層に金属配線と、その金属配線と絶縁するための配
線層間絶縁膜８１４が配置される。
の上層に金属配線と、その金属配線と絶縁するための配
線層間絶縁膜８１４が配置される。
【０００５】半導体基板の表面に配置されたトランジス
タのしきい値電圧や駆動電流のばらつきを低減し性能を
向上させるために、金属配線後に水素雰囲気で熱処理を
行う。この熱処理により、半導体とそれに接する絶縁膜
との界面に形成される欠陥（準位等）が補償される。
タのしきい値電圧や駆動電流のばらつきを低減し性能を
向上させるために、金属配線後に水素雰囲気で熱処理を
行う。この熱処理により、半導体とそれに接する絶縁膜
との界面に形成される欠陥（準位等）が補償される。
【０００６】
【発明が解決しようとする課題】従来の技術の第１の問
題点は、容量素子形成より後の工程で水素を含む雰囲気
で熱処理を行った場合、金属酸化物である容量膜が還元
されて、容量特性の劣化につながることである。
題点は、容量素子形成より後の工程で水素を含む雰囲気
で熱処理を行った場合、金属酸化物である容量膜が還元
されて、容量特性の劣化につながることである。
【０００７】第２の問題点は、容量素子の配置されてい
る層より下方の層に配置されているトランジスタの特性
劣化または信頼性の減少である。つまり、図に示すとお
りシリコン窒化膜８０８はプラグ層８１０以外の領域を
覆っているため、容量形成後、前述の水素を含んだ雰囲
気での熱処理を行った場合、シリコン窒化膜が障壁とな
り水素がトランジスタが配置されている層に到達するこ
とが困難になり、トランジスタの特性および信頼性が劣
化したり、特性がばらついたりする。
る層より下方の層に配置されているトランジスタの特性
劣化または信頼性の減少である。つまり、図に示すとお
りシリコン窒化膜８０８はプラグ層８１０以外の領域を
覆っているため、容量形成後、前述の水素を含んだ雰囲
気での熱処理を行った場合、シリコン窒化膜が障壁とな
り水素がトランジスタが配置されている層に到達するこ
とが困難になり、トランジスタの特性および信頼性が劣
化したり、特性がばらついたりする。
【０００８】本発明の目的は、上記従来例の問題点を解
決できる半導体装置およびその製造方法ならびに半導体
記憶装置を提供することである。
決できる半導体装置およびその製造方法ならびに半導体
記憶装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明は次のようである。 １．半導体基板上に設けられた容量素子を具備する半導
体装置において、半導体基板と容量素子とを絶縁する層
間膜にコンタクト孔が配置され、前記コンタクト孔内側
面、容量素子と層間膜との間、容量素子上面および側面
にシリコン窒化膜が配置され、コンタクト孔内には、金
属または多結晶シリコンのプラグが形成され、コンタク
ト孔上面に容量素子を形成する容量蓄積電極、容量膜お
よび対向電極が配置されることを特徴とする半導体装
置。 ２．容量膜が、タンタル酸化物であることを特徴とする
上記１記載の半導体装置。 ３．容量膜が高誘電体膜または強誘電体膜で構成される
ことを特徴とする上記１記載の半導体装置。 ４．コンタクト孔が、基板上のソースまたはドレイン領
域と接続されていることを特徴とする上記１記載の半導
体装置。
明は次のようである。 １．半導体基板上に設けられた容量素子を具備する半導
体装置において、半導体基板と容量素子とを絶縁する層
間膜にコンタクト孔が配置され、前記コンタクト孔内側
面、容量素子と層間膜との間、容量素子上面および側面
にシリコン窒化膜が配置され、コンタクト孔内には、金
属または多結晶シリコンのプラグが形成され、コンタク
ト孔上面に容量素子を形成する容量蓄積電極、容量膜お
よび対向電極が配置されることを特徴とする半導体装
置。 ２．容量膜が、タンタル酸化物であることを特徴とする
上記１記載の半導体装置。 ３．容量膜が高誘電体膜または強誘電体膜で構成される
ことを特徴とする上記１記載の半導体装置。 ４．コンタクト孔が、基板上のソースまたはドレイン領
域と接続されていることを特徴とする上記１記載の半導
体装置。
【００１０】５．半導体基板上に、上層を第１のシリコ
ン窒化膜とし、下層をシリコン酸化膜または他の絶縁膜
とする多層構造の層間膜層を形成する工程と、層間膜層
に半導体基板に達し層間膜層を貫くコンタクト孔を形成
する工程と、コンタクト孔の形成された層間膜層に第２
のシリコン窒化膜を成膜してコンタクト孔内表面も該シ
リコン窒化膜で覆う工程と、第２のシリコン窒化膜をエ
ッチバックして層間膜層上のシリコン窒化膜のみを除去
する工程と、第２のシリコン窒化膜で被膜されたコンタ
クト孔内部に多結晶シリコンまたは金属を埋め込みプラ
グ層とする工程と、プラグ層上にプラグ層上面より広い
面積を有する容量素子下部電極を形成する工程と、容量
素子下部電極を覆い、前記第１のシリコン膜と接する容
量膜を形成する工程と、容量膜上に容量素子上部電極を
形成する工程と、上部電極膜の上に第３のシリコン窒化
膜を形成する工程と、第３のシリコン窒化膜をマスクし
てエッチング処理し、第３のシリコン窒化膜の上面およ
び側面、容量素子上部電極の側面、容量膜の側面および
第１のシリコン膜を露出させる工程と、上記露出部分を
第４のシリコン窒化膜で被覆する工程と、上記各側面の
被覆のみを残して第４のシリコン窒化膜および第１のシ
リコン窒化膜をエッチバックする工程を含むことを特徴
とする半導体装置の製造方法。
ン窒化膜とし、下層をシリコン酸化膜または他の絶縁膜
とする多層構造の層間膜層を形成する工程と、層間膜層
に半導体基板に達し層間膜層を貫くコンタクト孔を形成
する工程と、コンタクト孔の形成された層間膜層に第２
のシリコン窒化膜を成膜してコンタクト孔内表面も該シ
リコン窒化膜で覆う工程と、第２のシリコン窒化膜をエ
ッチバックして層間膜層上のシリコン窒化膜のみを除去
する工程と、第２のシリコン窒化膜で被膜されたコンタ
クト孔内部に多結晶シリコンまたは金属を埋め込みプラ
グ層とする工程と、プラグ層上にプラグ層上面より広い
面積を有する容量素子下部電極を形成する工程と、容量
素子下部電極を覆い、前記第１のシリコン膜と接する容
量膜を形成する工程と、容量膜上に容量素子上部電極を
形成する工程と、上部電極膜の上に第３のシリコン窒化
膜を形成する工程と、第３のシリコン窒化膜をマスクし
てエッチング処理し、第３のシリコン窒化膜の上面およ
び側面、容量素子上部電極の側面、容量膜の側面および
第１のシリコン膜を露出させる工程と、上記露出部分を
第４のシリコン窒化膜で被覆する工程と、上記各側面の
被覆のみを残して第４のシリコン窒化膜および第１のシ
リコン窒化膜をエッチバックする工程を含むことを特徴
とする半導体装置の製造方法。
【００１１】６．半導体基板上に、上層を第１のシリコ
ン窒化膜とし、下層をシリコン酸化膜または他の絶縁膜
とする多層構造の層間膜厚を形成する工程と、層間膜層
に半導体基板に達し、層間膜層を貫くコンタクト孔を多
数かつ直線的に列状に形成する工程と、コンタクト孔の
形成された層間膜層に第２のシリコン窒化膜を成膜して
各コンタクト孔内表面も該シリコン窒化膜で覆う工程
と、第２のシリコン窒化膜をエッチバックして層間膜層
上のシリコン窒化膜のみを除去する工程と、第２のシリ
コン窒化膜で被覆されたコンタクト孔内部に多結晶シリ
コンまたは金属を埋め込みプラグ層とする工程と、プラ
グ層上に、プラグ層より広い面積を有する容量素子下部
電極を形成する工程と、容量下部電極を覆い前記第１の
シリコン膜と接する容量膜を成膜する工程と、容量膜上
に容量素子上部電極を形成する工程と、上部電極膜上に
第３のシリコン窒化膜を形成する工程と、第３のシリコ
ン窒化膜をマスクして第３のシリコン膜の上面および側
面、容量素子上部電極の側面、容量膜の側面および第１
のシリコン膜を露出させるように直線形状にエッチング
加工し、複数の下部電極に上部電極が共有されるように
する工程と、上記露出部分を第４のシリコン窒化膜で被
覆する工程と、上記各側面の被覆のみを残して第４のシ
リコン膜および第１のシリコン膜をエッチングバックす
る工程を含むことを特徴とする半導体装置の製造方法。
ン窒化膜とし、下層をシリコン酸化膜または他の絶縁膜
とする多層構造の層間膜厚を形成する工程と、層間膜層
に半導体基板に達し、層間膜層を貫くコンタクト孔を多
数かつ直線的に列状に形成する工程と、コンタクト孔の
形成された層間膜層に第２のシリコン窒化膜を成膜して
各コンタクト孔内表面も該シリコン窒化膜で覆う工程
と、第２のシリコン窒化膜をエッチバックして層間膜層
上のシリコン窒化膜のみを除去する工程と、第２のシリ
コン窒化膜で被覆されたコンタクト孔内部に多結晶シリ
コンまたは金属を埋め込みプラグ層とする工程と、プラ
グ層上に、プラグ層より広い面積を有する容量素子下部
電極を形成する工程と、容量下部電極を覆い前記第１の
シリコン膜と接する容量膜を成膜する工程と、容量膜上
に容量素子上部電極を形成する工程と、上部電極膜上に
第３のシリコン窒化膜を形成する工程と、第３のシリコ
ン窒化膜をマスクして第３のシリコン膜の上面および側
面、容量素子上部電極の側面、容量膜の側面および第１
のシリコン膜を露出させるように直線形状にエッチング
加工し、複数の下部電極に上部電極が共有されるように
する工程と、上記露出部分を第４のシリコン窒化膜で被
覆する工程と、上記各側面の被覆のみを残して第４のシ
リコン膜および第１のシリコン膜をエッチングバックす
る工程を含むことを特徴とする半導体装置の製造方法。
【００１２】７．上記５に記載の製造方法で製造されト
ランジスタと容量素子により構成される半導体装置を多
数配置した半導体記憶装置。 ８．半導体装置が格子状に規則的に配置されることを特
徴とする上記７に記載の半導体記憶装置。 ９．外部配線と接続するためのコンタクト孔を、容量素
子または容量素子とトランジスタで構成される半導体装
置が配置される領域の外に配置することを特徴とする上
記７または８に記載の半導体記憶装置。
ランジスタと容量素子により構成される半導体装置を多
数配置した半導体記憶装置。 ８．半導体装置が格子状に規則的に配置されることを特
徴とする上記７に記載の半導体記憶装置。 ９．外部配線と接続するためのコンタクト孔を、容量素
子または容量素子とトランジスタで構成される半導体装
置が配置される領域の外に配置することを特徴とする上
記７または８に記載の半導体記憶装置。
【００１３】本発明の半導体装置の構造は、Ｔａ2 Ｏ5
（Ｂａ，Ｓｒ）ＴｉＯ3 （以降ＢＳＴと呼ぶ。）等の金
属酸化物を容量膜とする容量素子と半導体基板とを接続
するコンタクト孔またはプラグ孔の内壁にシリコン窒化
膜を設置した構造でありかつ、シリコン窒化膜で容量素
子を包み込むようにした構造でもある。
（Ｂａ，Ｓｒ）ＴｉＯ3 （以降ＢＳＴと呼ぶ。）等の金
属酸化物を容量膜とする容量素子と半導体基板とを接続
するコンタクト孔またはプラグ孔の内壁にシリコン窒化
膜を設置した構造でありかつ、シリコン窒化膜で容量素
子を包み込むようにした構造でもある。
【００１４】容量素子において、その上面と側面にシリ
コン窒化膜が配置され、かつ蓄積電極に接してその蓄積
電極と下層とを接続するコンタクト孔を囲んでシリコン
窒化膜が配置され、その上、そのコンタクト孔内壁にも
シリコン窒化膜が配置されるため、容量膜までに水素が
到達することが困難になっている。
コン窒化膜が配置され、かつ蓄積電極に接してその蓄積
電極と下層とを接続するコンタクト孔を囲んでシリコン
窒化膜が配置され、その上、そのコンタクト孔内壁にも
シリコン窒化膜が配置されるため、容量膜までに水素が
到達することが困難になっている。
【００１５】上記発明５において上部電極上にシリコン
窒化膜を成膜後にマスクでシリコン窒化膜、上部電極
膜、容量膜を下地のシリコン窒化膜が露出するまでエッ
チング加工し、再度、シリコン窒化膜を成膜しエッチバ
ックすることで、従来と同数のマスク数で容量素子をシ
リコン窒化膜で包み込むことが可能になる。
窒化膜を成膜後にマスクでシリコン窒化膜、上部電極
膜、容量膜を下地のシリコン窒化膜が露出するまでエッ
チング加工し、再度、シリコン窒化膜を成膜しエッチバ
ックすることで、従来と同数のマスク数で容量素子をシ
リコン窒化膜で包み込むことが可能になる。
【００１６】上記発明９の半導体記憶装置の構造によれ
ば、まず２次元平面上に配置される各々の容量素子また
は、トランジスタに接続された容量素子の上部電極から
外部配線へ接続するコンタクト孔をその容量素子近傍に
配置する必要がなくなる。つまり、容量素子近傍に上部
電極から外部配線へのコンタクト孔を配置した場合、水
素雰囲気での熱処理時に水素がそのコンタクト孔を通じ
て容量素子に拡散到達することは容易であるが、外部配
線へのコンタクト孔を容量素子から離して配置すること
で、水素による劣化を抑制することが可能になる。
ば、まず２次元平面上に配置される各々の容量素子また
は、トランジスタに接続された容量素子の上部電極から
外部配線へ接続するコンタクト孔をその容量素子近傍に
配置する必要がなくなる。つまり、容量素子近傍に上部
電極から外部配線へのコンタクト孔を配置した場合、水
素雰囲気での熱処理時に水素がそのコンタクト孔を通じ
て容量素子に拡散到達することは容易であるが、外部配
線へのコンタクト孔を容量素子から離して配置すること
で、水素による劣化を抑制することが可能になる。
【００１７】
【発明の実施の形態】次に、本発明の半導体装置の構造
について図面を参照して説明する。本発明の実施形態の
概要は、半導体基板または、配線層と層間膜によって隔
てられ、コンタクト孔を介してそれらと接続される構造
をとる容量素子、およびその容量素子と半導体基板上に
形成されたトランジスタがそのソースまたはドレイン領
域とコンタクト孔を介して接続された半導体記憶装置
で、そのコンタクト孔内壁にシリコン窒化膜が形成さ
れ、かつ容量素子下面に接してシリコン窒化膜が配置さ
れ、かつ、容量素子上面側面ともにシリコン窒化膜が配
置された半導体記憶装置である。そして、この半導体記
憶装置を複数個配置した場合に、各々の半導体記憶装置
間をシリコン窒化膜で埋めないようにした構造の半導体
記憶装置である。コンタクト孔に接続される容量素子の
電極と対向するもう一つの容量素子の電極には、前記コ
ンタクト孔とは別のコンタクト孔が配置され、上層配線
層と接続される。
について図面を参照して説明する。本発明の実施形態の
概要は、半導体基板または、配線層と層間膜によって隔
てられ、コンタクト孔を介してそれらと接続される構造
をとる容量素子、およびその容量素子と半導体基板上に
形成されたトランジスタがそのソースまたはドレイン領
域とコンタクト孔を介して接続された半導体記憶装置
で、そのコンタクト孔内壁にシリコン窒化膜が形成さ
れ、かつ容量素子下面に接してシリコン窒化膜が配置さ
れ、かつ、容量素子上面側面ともにシリコン窒化膜が配
置された半導体記憶装置である。そして、この半導体記
憶装置を複数個配置した場合に、各々の半導体記憶装置
間をシリコン窒化膜で埋めないようにした構造の半導体
記憶装置である。コンタクト孔に接続される容量素子の
電極と対向するもう一つの容量素子の電極には、前記コ
ンタクト孔とは別のコンタクト孔が配置され、上層配線
層と接続される。
【００１８】図１を用いて構造について詳細に説明す
る。図１は本発明の半導体装置の一例を示す断面図であ
る。まず、容量素子は、上層を第１のシリコン窒化膜１
０４として下層をシリコン酸化膜１０３とした２層構造
の層間絶縁膜によって基板半導体１０１と隔てられ、コ
ンタクト孔１０５を介して半導体基板１０１と電気的に
接続されている。この第１のシリコン窒化膜１０４が容
量素子の下面を覆うことで、水素が下部電極１１０を通
過して容量膜を劣化させることを抑制する。また、電極
が金属酸化物で構成される場合には、還元反応により酸
素が発生することを抑制することができる。還元反応に
より酸素が気体として発生した場合には、膜はがれの原
因ともなる。ここで半導体基板１０１のコンタクト孔１
０５と接する領域は、接続抵抗低減のために高濃度に不
純物を導入した領域１０２とすることが望ましい。ま
た、コンタクト孔１０５に接するのは、半導体基板１０
１でなくとも金属配線層でもよい。コンタクト孔内側面
には、第２のシリコン窒化膜１０６が配置される。第２
のシリコン窒化膜１０６をコンタクト孔１０５内に配置
することで、容量素子の側方を拡散通過した水素がコン
タクト孔１０５の側面から侵入するのを抑制している。
る。図１は本発明の半導体装置の一例を示す断面図であ
る。まず、容量素子は、上層を第１のシリコン窒化膜１
０４として下層をシリコン酸化膜１０３とした２層構造
の層間絶縁膜によって基板半導体１０１と隔てられ、コ
ンタクト孔１０５を介して半導体基板１０１と電気的に
接続されている。この第１のシリコン窒化膜１０４が容
量素子の下面を覆うことで、水素が下部電極１１０を通
過して容量膜を劣化させることを抑制する。また、電極
が金属酸化物で構成される場合には、還元反応により酸
素が発生することを抑制することができる。還元反応に
より酸素が気体として発生した場合には、膜はがれの原
因ともなる。ここで半導体基板１０１のコンタクト孔１
０５と接する領域は、接続抵抗低減のために高濃度に不
純物を導入した領域１０２とすることが望ましい。ま
た、コンタクト孔１０５に接するのは、半導体基板１０
１でなくとも金属配線層でもよい。コンタクト孔内側面
には、第２のシリコン窒化膜１０６が配置される。第２
のシリコン窒化膜１０６をコンタクト孔１０５内に配置
することで、容量素子の側方を拡散通過した水素がコン
タクト孔１０５の側面から侵入するのを抑制している。
【００１９】コンタクト孔１０５内側には、多結晶シリ
コンまたは、タングステン等の金属のプラグ１０７が配
置される。コンタクト孔１０５の接するのが半導体基板
１０１の場合、コンタクト孔底面に金属シリサイドおよ
び半導体元素の拡散障壁となる材料を配置することもよ
い。例えば、チタンシリサイドと窒化チタンの２層構造
膜がある。
コンまたは、タングステン等の金属のプラグ１０７が配
置される。コンタクト孔１０５の接するのが半導体基板
１０１の場合、コンタクト孔底面に金属シリサイドおよ
び半導体元素の拡散障壁となる材料を配置することもよ
い。例えば、チタンシリサイドと窒化チタンの２層構造
膜がある。
【００２０】コンタクト孔に接してその上に容量素子の
下部電極１１０が配置される。容量素子の下部電極蓄積
電極の構成は、次のようである。前記コンタクト孔１０
５に埋め込まれている材料がシリコンの場合、そのシリ
コンの上層への拡散障壁として、窒化チタン膜１０９お
よび接合抵抗を低減するためにＴｉＳｉ2 １０８をその
シリコンに接して配置する。容量膜１１１と接する電極
１１０の材料として、Ｐｔ，Ｒｕ，Ｉｒを用いるとよ
い。または、ＲｕＯ2 ，ＩｒＯ2 のように金属酸化物で
電気抵抗の低い材料またはそれとの積層膜でもよい。
下部電極１１０が配置される。容量素子の下部電極蓄積
電極の構成は、次のようである。前記コンタクト孔１０
５に埋め込まれている材料がシリコンの場合、そのシリ
コンの上層への拡散障壁として、窒化チタン膜１０９お
よび接合抵抗を低減するためにＴｉＳｉ2 １０８をその
シリコンに接して配置する。容量膜１１１と接する電極
１１０の材料として、Ｐｔ，Ｒｕ，Ｉｒを用いるとよ
い。または、ＲｕＯ2 ，ＩｒＯ2 のように金属酸化物で
電気抵抗の低い材料またはそれとの積層膜でもよい。
【００２１】下部電極１１０を覆うように容量膜１１１
と上部電極膜１１２が成膜される。容量膜は、例えばＴ
ａ2 Ｏ5 が用いられる。他の例として高誘電体または強
誘電体である（Ｂａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 等
がある。上部電極１１２は、Ｐｔ，Ａｕ，Ｒｕ，ＴｉＮ
等が用いられる。
と上部電極膜１１２が成膜される。容量膜は、例えばＴ
ａ2 Ｏ5 が用いられる。他の例として高誘電体または強
誘電体である（Ｂａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 等
がある。上部電極１１２は、Ｐｔ，Ａｕ，Ｒｕ，ＴｉＮ
等が用いられる。
【００２２】上部電極１１２の上面と、容量膜１１１お
よび上部電極１１２の側面にそれぞれ第３のシリコン窒
化膜１１３と第４のシリコン窒化膜１１４が配置され
る。
よび上部電極１１２の側面にそれぞれ第３のシリコン窒
化膜１１３と第４のシリコン窒化膜１１４が配置され
る。
【００２３】次に上部電極と外部配線との接続について
図２を用いて説明する。図２に示すように上部電極２０
２と外部配線２０３は、容量素子の直接の上面に配置せ
ず、上部電極を容量素子単体またはその多数個を配置し
た容量集団から離れた位置に配置するのがよい。上部電
極２０２との接続部ではシリコン窒化膜に孔が設けられ
るため、水素処理の場合水素が容量素子に進入する。容
量素子の側面と上面がシリコン窒化膜に覆われ、侵入経
路または侵入口を容量素子から離れた位置にすることで
容量素子の劣化を低減することが可能になる。
図２を用いて説明する。図２に示すように上部電極２０
２と外部配線２０３は、容量素子の直接の上面に配置せ
ず、上部電極を容量素子単体またはその多数個を配置し
た容量集団から離れた位置に配置するのがよい。上部電
極２０２との接続部ではシリコン窒化膜に孔が設けられ
るため、水素処理の場合水素が容量素子に進入する。容
量素子の側面と上面がシリコン窒化膜に覆われ、侵入経
路または侵入口を容量素子から離れた位置にすることで
容量素子の劣化を低減することが可能になる。
【００２４】上記のように、容量素子が、その側面と上
面および一部を除いた下面、そして、下面に接続されて
いるコンタクト孔内にシリコン窒化膜を配置して、水素
による特性劣化を抑制することが本発明の特徴の一つで
ある。
面および一部を除いた下面、そして、下面に接続されて
いるコンタクト孔内にシリコン窒化膜を配置して、水素
による特性劣化を抑制することが本発明の特徴の一つで
ある。
【００２５】図３は本発明の半導体装置の製造方法を示
す図である。まず、下地として半導体基板３０１を用意
する。ここではｐ型シリコン基板３０１を用いて説明す
る。この基板は、半導体３０１に絶縁膜と金属配線がな
されたものでもよい。また、基板表面に絶縁膜を選択的
に配置することで素子分離を行うこともできる。その場
合、素子分離により、高濃度不純物領域は、それぞれ、
分離される。
す図である。まず、下地として半導体基板３０１を用意
する。ここではｐ型シリコン基板３０１を用いて説明す
る。この基板は、半導体３０１に絶縁膜と金属配線がな
されたものでもよい。また、基板表面に絶縁膜を選択的
に配置することで素子分離を行うこともできる。その場
合、素子分離により、高濃度不純物領域は、それぞれ、
分離される。
【００２６】次に、少なくとも最上層を第１のシリコン
窒化膜として、多層層間絶縁膜を成膜する。例えば、シ
リコン酸化膜３０２とシリコン窒化膜３０３との２層構
造がある。次に、レジストマスクとドライエッチング法
を用いて選択的に層間膜にコンタクト孔３０４を設ける
（図３（ａ））。
窒化膜として、多層層間絶縁膜を成膜する。例えば、シ
リコン酸化膜３０２とシリコン窒化膜３０３との２層構
造がある。次に、レジストマスクとドライエッチング法
を用いて選択的に層間膜にコンタクト孔３０４を設ける
（図３（ａ））。
【００２７】第２のシリコン窒化膜３０５をＣＶＤ法で
成膜し（図３（ｂ））、エッチバックすることでコンタ
クト孔３０４内にシリコン窒化膜の側壁を形成する（図
３（ｃ））。
成膜し（図３（ｂ））、エッチバックすることでコンタ
クト孔３０４内にシリコン窒化膜の側壁を形成する（図
３（ｃ））。
【００２８】コンタクト孔３０４内を電気的に接続する
ためのプラグ３０６を形成する（図３（ｄ））。具体的
には多結晶シリコンをＣＶＤ法等で成膜し、コンタクト
孔に埋め込み、エッチバックする。マスクにより選択的
に不要部分を除去してもよい。また、多結晶シリコンを
ＣＶＤ法で成膜するときに同時に不純物を導入して、あ
らかじめ下地基板に設けた高濃度不純物領域と同じ導電
型にすることでコンタクト部の寄生抵抗を低減できる。
一方、成膜後に、イオン注入法を用いて不純物導入する
ことも可能である。下地が、コンタクト孔底面に金属層
が露出している場合には、シリコンとその金属配線との
反応を防ぐために窒化チタンＴｉＮまたはチタンシリサ
イド３０７／窒化チタン３０８（ＴｉＳｉ2 ／ＴｉＮ）
のようなシリコン拡散障壁層を挟むことも可能である
（図３（ｅ））。この場合、Ｔｉ／ＴｉＮを成膜し熱処
理によりコンタクト孔３０４の上面のみシリサイド化す
るのも可能である。
ためのプラグ３０６を形成する（図３（ｄ））。具体的
には多結晶シリコンをＣＶＤ法等で成膜し、コンタクト
孔に埋め込み、エッチバックする。マスクにより選択的
に不要部分を除去してもよい。また、多結晶シリコンを
ＣＶＤ法で成膜するときに同時に不純物を導入して、あ
らかじめ下地基板に設けた高濃度不純物領域と同じ導電
型にすることでコンタクト部の寄生抵抗を低減できる。
一方、成膜後に、イオン注入法を用いて不純物導入する
ことも可能である。下地が、コンタクト孔底面に金属層
が露出している場合には、シリコンとその金属配線との
反応を防ぐために窒化チタンＴｉＮまたはチタンシリサ
イド３０７／窒化チタン３０８（ＴｉＳｉ2 ／ＴｉＮ）
のようなシリコン拡散障壁層を挟むことも可能である
（図３（ｅ））。この場合、Ｔｉ／ＴｉＮを成膜し熱処
理によりコンタクト孔３０４の上面のみシリサイド化す
るのも可能である。
【００２９】このコンタクト孔３０４に埋め込む材料を
タングステンのような金属としてもよい。コンタクト孔
底面の露出した下地がシリコンの場合、シリコンと埋め
込んだ金属との反応を抑制するためにＴｉ／ＴｉＮのよ
うな障壁層を基板との間に設けるとよい。
タングステンのような金属としてもよい。コンタクト孔
底面の露出した下地がシリコンの場合、シリコンと埋め
込んだ金属との反応を抑制するためにＴｉ／ＴｉＮのよ
うな障壁層を基板との間に設けるとよい。
【００３０】プラグ３０６は、図４にあるようにプラグ
材料の多結晶シリコンをマスクにより選択的に不要部分
を除去して第１のシリコン窒化膜４０３の表面にプラグ
４０５表面が突出した構造をとることも可能である。図
中４０１〜４０６は上記図３の３０１〜３０６にそれぞ
れ対応する。
材料の多結晶シリコンをマスクにより選択的に不要部分
を除去して第１のシリコン窒化膜４０３の表面にプラグ
４０５表面が突出した構造をとることも可能である。図
中４０１〜４０６は上記図３の３０１〜３０６にそれぞ
れ対応する。
【００３１】次に、下部電極３０９を形成する（図３
（ｅ），（ｆ））。下部電極材料は前述のＲｕ等を使用
する。容量絶縁膜３１０と上部電極３１１と第３のシリ
コン窒化膜３１２を連続して成膜した後、不要部分をマ
スクを用いて、選択的に少なくとも容量下のシリコン窒
化膜層が露出するまでエッチング除去する（図３
（ｇ），（ｈ））。この加工には、反応性ドライエッチ
ングのみならず、不活性ガスを用いたイオンミリング法
でもよい。
（ｅ），（ｆ））。下部電極材料は前述のＲｕ等を使用
する。容量絶縁膜３１０と上部電極３１１と第３のシリ
コン窒化膜３１２を連続して成膜した後、不要部分をマ
スクを用いて、選択的に少なくとも容量下のシリコン窒
化膜層が露出するまでエッチング除去する（図３
（ｇ），（ｈ））。この加工には、反応性ドライエッチ
ングのみならず、不活性ガスを用いたイオンミリング法
でもよい。
【００３２】第４のシリコン窒化膜３１３を成膜し（図
３（ｉ））、エチバックして容量の側面に側壁膜とする
（図３（ｊ））。
３（ｉ））、エチバックして容量の側面に側壁膜とする
（図３（ｊ））。
【００３３】外部配線と絶縁するための絶縁膜を成膜
し、第２のコンタクト孔を形成して、配線する。
し、第２のコンタクト孔を形成して、配線する。
【００３４】図５に本発明の半導体装置の実施形態の第
２の例を示す。半導体基板５０１の表面に形成された電
界効果トランジスタのゲート電極５０５が適当な間隔で
配置されている下地にソース・ドレイン領域５０２を介
して上述の容量素子が形成されている。素子分離絶縁膜
５０３上に配置されているものは、紙面奥行き方向に、
他の素子領域があることを示す。
２の例を示す。半導体基板５０１の表面に形成された電
界効果トランジスタのゲート電極５０５が適当な間隔で
配置されている下地にソース・ドレイン領域５０２を介
して上述の容量素子が形成されている。素子分離絶縁膜
５０３上に配置されているものは、紙面奥行き方向に、
他の素子領域があることを示す。
【００３５】半導体基板５０１材料は、シリコンでＰ型
またはＮ型を用いる。必要なら適当な導電型のウェルを
イオン注入を利用して形成する。絶縁膜による素子分離
が配置形成されている。電界効果トランジスタとして、
ゲート電極５０５およびそのゲート電極５０５と半導体
基板との間にゲート絶縁膜が配置され、ゲート電極５０
５を挟んでソース、またはドレイン領域５０２が配置さ
れている。ここで、ゲート電極５０５は、不純物が導入
された多結晶シリコン（ポリシリコン）または、それと
金属シリサイド膜と多結晶シリコンとの積層膜でもよ
い。トランジスタ層の上層に第１のシリコン窒化膜５０
８を最上層とした層間絶縁膜が配置され、その層間絶縁
膜にトランジスタのソース（ドレイン）と容量素子とを
接続するコンタクト孔（第１のコンタクト孔）５０９が
配置されている。
またはＮ型を用いる。必要なら適当な導電型のウェルを
イオン注入を利用して形成する。絶縁膜による素子分離
が配置形成されている。電界効果トランジスタとして、
ゲート電極５０５およびそのゲート電極５０５と半導体
基板との間にゲート絶縁膜が配置され、ゲート電極５０
５を挟んでソース、またはドレイン領域５０２が配置さ
れている。ここで、ゲート電極５０５は、不純物が導入
された多結晶シリコン（ポリシリコン）または、それと
金属シリサイド膜と多結晶シリコンとの積層膜でもよ
い。トランジスタ層の上層に第１のシリコン窒化膜５０
８を最上層とした層間絶縁膜が配置され、その層間絶縁
膜にトランジスタのソース（ドレイン）と容量素子とを
接続するコンタクト孔（第１のコンタクト孔）５０９が
配置されている。
【００３６】コンタクト孔５０９の内側には、多結晶シ
リコンまたはタングステン等の金属プラグ５１１が配置
される。コンタクト孔５０９の接するのが半導体基板５
０１の場合、コンタクト底面に金属シリサイドおよび半
導体元素の拡散障壁となる材料、例えばチタンシリサイ
ドと窒化チタンの二層構造膜を配置することがよいの
は、第一の例と同様である。
リコンまたはタングステン等の金属プラグ５１１が配置
される。コンタクト孔５０９の接するのが半導体基板５
０１の場合、コンタクト底面に金属シリサイドおよび半
導体元素の拡散障壁となる材料、例えばチタンシリサイ
ドと窒化チタンの二層構造膜を配置することがよいの
は、第一の例と同様である。
【００３７】コンタクト孔５０９に接して、その上に容
量素子の下部電極（蓄積電極）５１４が配置される。下
部電極の構成は次のようである。すなわち前記コンタク
ト孔５０９に埋め込まれている材料がシリコンの場合、
そのシリコンの上層への拡散障壁として窒化チタン膜５
１３および接合抵抗を低減するためにＴｉＳｉ2 （チタ
ンシリサイド）５１２をそのシリコンに接して配置す
る。容量絶縁膜５１５と接する電極５１４の材料として
は、Ｐｔ，Ｒｕ，Ｉｒを用いるとよい。または、ＲｕＯ
2 、ＩｒＯ2 のように金属酸化物で電気抵抗の低い材料
またはそれらとの積層膜でもよい。
量素子の下部電極（蓄積電極）５１４が配置される。下
部電極の構成は次のようである。すなわち前記コンタク
ト孔５０９に埋め込まれている材料がシリコンの場合、
そのシリコンの上層への拡散障壁として窒化チタン膜５
１３および接合抵抗を低減するためにＴｉＳｉ2 （チタ
ンシリサイド）５１２をそのシリコンに接して配置す
る。容量絶縁膜５１５と接する電極５１４の材料として
は、Ｐｔ，Ｒｕ，Ｉｒを用いるとよい。または、ＲｕＯ
2 、ＩｒＯ2 のように金属酸化物で電気抵抗の低い材料
またはそれらとの積層膜でもよい。
【００３８】下部電極５１４を覆うように容量（絶縁）
膜５１５と上部電極（対向電極、プレート電極）５１６
が成膜される。容量膜５１５は例えばタンタル酸化物
（Ｔａ 2 Ｏ5 ）がりあり、高誘電体または強誘電体とし
て（Ｂａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 等が挙げられ
る。上部電極５１６は、Ｐｔ，Ａｕ，Ｒｕ，ＴｉＮ等が
用いられる。
膜５１５と上部電極（対向電極、プレート電極）５１６
が成膜される。容量膜５１５は例えばタンタル酸化物
（Ｔａ 2 Ｏ5 ）がりあり、高誘電体または強誘電体とし
て（Ｂａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 等が挙げられ
る。上部電極５１６は、Ｐｔ，Ａｕ，Ｒｕ，ＴｉＮ等が
用いられる。
【００３９】上部電極５１６の上面と、容量膜５１５お
よび上部電極５１６の側面にそれぞれ第３のシリコン窒
化膜５１７と、第４のシリコン窒化膜５１８が配置され
る。
よび上部電極５１６の側面にそれぞれ第３のシリコン窒
化膜５１７と、第４のシリコン窒化膜５１８が配置され
る。
【００４０】外部配線と絶縁するため配線層間絶縁膜５
１９と、外部配線との接続孔（第２のコンタクト孔）
（図示せず）で配置されるがその位置については先に図
２で説明したことと同様であり、また、この第２の例の
半導体装置の製造方法については先に図３を用いて説明
した方法とほぼ同様であるが、具体的数値等を挙げて実
施例として詳細に説明する。
１９と、外部配線との接続孔（第２のコンタクト孔）
（図示せず）で配置されるがその位置については先に図
２で説明したことと同様であり、また、この第２の例の
半導体装置の製造方法については先に図３を用いて説明
した方法とほぼ同様であるが、具体的数値等を挙げて実
施例として詳細に説明する。
【００４１】
実施例１ 図６、図７を用いて前記発明の実施形態の第２の例で示
した半導体装置の実施例を説明する。
した半導体装置の実施例を説明する。
【００４２】図６（ａ）では、半導体基板上に電界効果
トランジスタを形成している。まず、Ｐ型シリコン基板
上６０１にＬＯＣＯＳ（Local Oxide of Silicon) 法、
改良ＬＯＣＯＳ法または溝分離法を用いて選択的にシリ
コン酸化膜を配置して素子分離絶縁膜６０２を形成す
る。酸化膜厚は、３５０ｎｍとする。ゲート酸化膜とし
てシリコン酸化膜を１０ｎｍ成長する。ゲート電極６０
５材料として多結晶シリコンを２００ｎｍ成膜し、レジ
ストマスクで加工する。ここで、ゲート電極６０５材料
として金属膜と多結晶シリコンとの積層膜や、金属シリ
コン膜と多結晶シリコン膜との積層膜にすることでゲー
ト電極６０５の層抵抗低減が可能になり回路性能を向上
させることができる。
トランジスタを形成している。まず、Ｐ型シリコン基板
上６０１にＬＯＣＯＳ（Local Oxide of Silicon) 法、
改良ＬＯＣＯＳ法または溝分離法を用いて選択的にシリ
コン酸化膜を配置して素子分離絶縁膜６０２を形成す
る。酸化膜厚は、３５０ｎｍとする。ゲート酸化膜とし
てシリコン酸化膜を１０ｎｍ成長する。ゲート電極６０
５材料として多結晶シリコンを２００ｎｍ成膜し、レジ
ストマスクで加工する。ここで、ゲート電極６０５材料
として金属膜と多結晶シリコンとの積層膜や、金属シリ
コン膜と多結晶シリコン膜との積層膜にすることでゲー
ト電極６０５の層抵抗低減が可能になり回路性能を向上
させることができる。
【００４３】イオン注入によりリンイオンまたはヒ素イ
オンを注入しソース・ドレイン領域６０４を形成する。
その上面にビット線６０７を形成する。ビット線（デー
タ線）６０７の材料としては、多結晶シリコンや金属シ
リサイドがある。
オンを注入しソース・ドレイン領域６０４を形成する。
その上面にビット線６０７を形成する。ビット線（デー
タ線）６０７の材料としては、多結晶シリコンや金属シ
リサイドがある。
【００４４】図６（ｂ）では、層間膜形成からコンタク
ト孔形成までを説明している。まず、シリコン酸化膜６
０８／第１のシリコン窒化膜６０９の層間絶縁層を形成
する。シリコン酸化膜６０８は、ＣＶＤ法でシランまた
はＴＥＯＳを原料として成膜する。シリコン窒化膜６０
９の２００ｎｍをＣＶＢＤ法で成膜する。レジストマス
クで層間絶縁膜を選択的にドライエッチングしてコンタ
クト孔６１０を形成する。
ト孔形成までを説明している。まず、シリコン酸化膜６
０８／第１のシリコン窒化膜６０９の層間絶縁層を形成
する。シリコン酸化膜６０８は、ＣＶＤ法でシランまた
はＴＥＯＳを原料として成膜する。シリコン窒化膜６０
９の２００ｎｍをＣＶＢＤ法で成膜する。レジストマス
クで層間絶縁膜を選択的にドライエッチングしてコンタ
クト孔６１０を形成する。
【００４５】図６（ｃ）では、コンタクト孔内の側面に
シリコン窒化膜の側壁膜の形成を行なっている。前述の
レジストを除去後、全面に第２のシリコン窒化膜６１１
を５０ｎｍ成膜し、引き続き異方性ドライエッチングで
全面をエッチバックすることでコンタクト孔内壁にシリ
コン窒化膜の壁を形成する。
シリコン窒化膜の側壁膜の形成を行なっている。前述の
レジストを除去後、全面に第２のシリコン窒化膜６１１
を５０ｎｍ成膜し、引き続き異方性ドライエッチングで
全面をエッチバックすることでコンタクト孔内壁にシリ
コン窒化膜の壁を形成する。
【００４６】図７（ｄ）では、コンタクト孔６１０にプ
ラグ６１２を埋め込み容量素子の下部電極６１５形成ま
で行っている。まず、全面に多結晶シリコンを成膜して
エッチバックすることで、コンタクト孔６１０内にプラ
グ層６１２を形成する。ここで、多結晶シリコン成膜を
ＣＶＤで行い、ホスフィンガス等の不純物ガスを同時に
導入して、リン等の不純物を多結晶シリコンに導入して
プラグ抵抗を低減するとよい。シリコンの拡散障壁層と
してチタンシリサイド６１３／窒化チタン６１４を形成
する。Ｒｕ下部電極６１５を２００ｎｍの膜厚で形成す
る。下部電極６１５は、Ｒｕ等の酸化されても導電性が
ある金属がよいが、プラグ材料との反応性を考慮する必
要がある。プラグ材がシリコンの場合、シリコンと電極
材が反応してシリサイドを形成するのみならず、下部電
極中を通過して、容量膜と反応して容量膜特性を劣化さ
せることがある。
ラグ６１２を埋め込み容量素子の下部電極６１５形成ま
で行っている。まず、全面に多結晶シリコンを成膜して
エッチバックすることで、コンタクト孔６１０内にプラ
グ層６１２を形成する。ここで、多結晶シリコン成膜を
ＣＶＤで行い、ホスフィンガス等の不純物ガスを同時に
導入して、リン等の不純物を多結晶シリコンに導入して
プラグ抵抗を低減するとよい。シリコンの拡散障壁層と
してチタンシリサイド６１３／窒化チタン６１４を形成
する。Ｒｕ下部電極６１５を２００ｎｍの膜厚で形成す
る。下部電極６１５は、Ｒｕ等の酸化されても導電性が
ある金属がよいが、プラグ材料との反応性を考慮する必
要がある。プラグ材がシリコンの場合、シリコンと電極
材が反応してシリサイドを形成するのみならず、下部電
極中を通過して、容量膜と反応して容量膜特性を劣化さ
せることがある。
【００４７】成膜された下部電極６１５膜をレジストマ
スクでドライエッチングまたはイオンミリングで加工
し、下部電極６１５構造を形成する。
スクでドライエッチングまたはイオンミリングで加工
し、下部電極６１５構造を形成する。
【００４８】図７（ｅ）は、容量膜成膜から第３のシリ
コン窒化膜６１８を成膜し、加工する工程を説明する図
である。容量膜６１６として、ＢＳＴを３０ｎｍ成膜す
る。成膜方法は、ＭＯ−ＣＶＤや熱ＣＶＤ法がよい。ま
た、下地が平坦な場合は、スパッタ法やＳｏｌ−Ｇｅｌ
法でもよい。起き続き、上部電極６１７としてＰｔをス
パッタ法で１０ｎｍ成膜する。上部電極の材料として
は、このほかに、Ｒｕ，Ｗ，ＴｉＮ等がある。
コン窒化膜６１８を成膜し、加工する工程を説明する図
である。容量膜６１６として、ＢＳＴを３０ｎｍ成膜す
る。成膜方法は、ＭＯ−ＣＶＤや熱ＣＶＤ法がよい。ま
た、下地が平坦な場合は、スパッタ法やＳｏｌ−Ｇｅｌ
法でもよい。起き続き、上部電極６１７としてＰｔをス
パッタ法で１０ｎｍ成膜する。上部電極の材料として
は、このほかに、Ｒｕ，Ｗ，ＴｉＮ等がある。
【００４９】この上部電極６１７上に第３のシリコン窒
化膜６１８を、ＣＶＤ法等で１００ｎｍ成膜する。レジ
ストマスクにより、前記誘電体からなる容量膜６１６、
上部電極６１７、および第３のシリコン窒化膜６１８を
加工する。
化膜６１８を、ＣＶＤ法等で１００ｎｍ成膜する。レジ
ストマスクにより、前記誘電体からなる容量膜６１６、
上部電極６１７、および第３のシリコン窒化膜６１８を
加工する。
【００５０】図７（ｆ）は、配線層間膜形成工程までを
説明する図である。第４のシリコン窒化膜６１９を１０
０ｎｍ成膜し、層間膜６０８が露出するまでエッチバッ
クすることで容量素子の側壁とする。配線層間絶縁膜６
２０としてＢＰＳＧ、またはオゾンＴＥＯＳ原料のＳｉ
Ｏ2 の膜を５００ｎｍ成膜する。
説明する図である。第４のシリコン窒化膜６１９を１０
０ｎｍ成膜し、層間膜６０８が露出するまでエッチバッ
クすることで容量素子の側壁とする。配線層間絶縁膜６
２０としてＢＰＳＧ、またはオゾンＴＥＯＳ原料のＳｉ
Ｏ2 の膜を５００ｎｍ成膜する。
【００５１】次に、外部配線と容量素子上部電極を結合
するためにコンタクト孔を層間膜に形成するが、その位
置は、前記図２を用いて説明したようにするよい。
するためにコンタクト孔を層間膜に形成するが、その位
置は、前記図２を用いて説明したようにするよい。
【００５２】実施例２ 図８，９を用いて半導体基板上に多数の容量素子を配置
した例について説明する。まず、下地は、半導体基板、
または、半導体基板上に設けられた配線層とする。上部
電極７０８とその上層の第３のシリコン窒化膜７１１の
成膜までは、図６，７を用いて述べた方法と同様にして
形成する。ここで、容量素子の下部電極７０８は、複数
個、層間絶縁膜の上に規則正しく配置されるようにす
る。しかし、容量膜７０９、上部電極膜７１０、そし
て、第３のシリコン窒化膜７１１は、共通になっている
（図８（ａ））。次に、レジストマスク等によりある一
方向に沿って、第３のシリコン窒化膜７１１、上部電極
７１０、容量層７０９、そして、第１のシリコン窒化膜
７０２までをドライエッチング等の方法で選択的に除去
する（図８（ｂ））。ここで、第１のシリコン窒化膜７
０２は、完全に除去する必要はない。少なくとも、その
表面が露出するまでで十分である。次に、第４のシリコ
ン窒化膜７１２を成膜する（図９（ｃ））。その後層間
膜であるシリコン酸化膜７０１が露出するまでエッチバ
ックすることで、容量素子列にシリコン窒化膜の側壁膜
とする（図９（ｄ））。
した例について説明する。まず、下地は、半導体基板、
または、半導体基板上に設けられた配線層とする。上部
電極７０８とその上層の第３のシリコン窒化膜７１１の
成膜までは、図６，７を用いて述べた方法と同様にして
形成する。ここで、容量素子の下部電極７０８は、複数
個、層間絶縁膜の上に規則正しく配置されるようにす
る。しかし、容量膜７０９、上部電極膜７１０、そし
て、第３のシリコン窒化膜７１１は、共通になっている
（図８（ａ））。次に、レジストマスク等によりある一
方向に沿って、第３のシリコン窒化膜７１１、上部電極
７１０、容量層７０９、そして、第１のシリコン窒化膜
７０２までをドライエッチング等の方法で選択的に除去
する（図８（ｂ））。ここで、第１のシリコン窒化膜７
０２は、完全に除去する必要はない。少なくとも、その
表面が露出するまでで十分である。次に、第４のシリコ
ン窒化膜７１２を成膜する（図９（ｃ））。その後層間
膜であるシリコン酸化膜７０１が露出するまでエッチバ
ックすることで、容量素子列にシリコン窒化膜の側壁膜
とする（図９（ｄ））。
【００５３】
【発明の効果】本発明の半導体装置の構造によれば、容
易に水素に還元され得る金属酸化膜を容量膜として容量
素子周囲をＳｉＮで囲むことで、水素がその容量膜を還
元し、特性劣化するのを防ぐため低漏れ電流でかつ大容
量の高性能容量素子が形成される。
易に水素に還元され得る金属酸化膜を容量膜として容量
素子周囲をＳｉＮで囲むことで、水素がその容量膜を還
元し、特性劣化するのを防ぐため低漏れ電流でかつ大容
量の高性能容量素子が形成される。
【００５４】また、本発明の半導体装置の製造方法によ
り、自己整合的に容量素子と下層とを接続するコンタク
ト孔内側面にシリコン窒化膜壁を形成することが可能に
なる。
り、自己整合的に容量素子と下層とを接続するコンタク
ト孔内側面にシリコン窒化膜壁を形成することが可能に
なる。
【００５５】さらに本発明の半導体装置の製造方法を適
用すれば、高い保持特性を有し、かつ低電源電圧で操作
可能な半導体記憶装置の作製が可能になる。
用すれば、高い保持特性を有し、かつ低電源電圧で操作
可能な半導体記憶装置の作製が可能になる。
【図１】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２】本発明の容量素子の上部電極と外部配線との接
続の一例を示す平面図である。
続の一例を示す平面図である。
【図３】本発明の半導体装置の製造方法の一例を示す断
面図である。
面図である。
【図４】本発明の半導体装置の一部であるプラグの形状
の一例を示す断面図である。
の一例を示す断面図である。
【図５】本発明の半導体装置の第二の例を示す断面図で
ある。
ある。
【図６】図５に示した半導体装置に製造方法の前半を示
す模式図である。
す模式図である。
【図７】図５に示した半導体装置の製造方法の後半を示
す模式図である。
す模式図である。
【図８】容量素子を多数配置した本発明の半導体装置に
製造方法の前半を説明する斜視図である。
製造方法の前半を説明する斜視図である。
【図９】図８に続く後半を説明する斜視図である。
【図１０】従来の半導体装置の一例を示す断面図であ
る。
る。
１０１ 半導体基板 １０２ 高濃度不純物層 １０３ 層間絶縁層 １０４ 第１のシリコン窒化膜 １０５ コンタクト孔 １０６ 第２のシリコン窒化膜 １０７ プラグ（多結晶シリコンまたは金属） １０８ チタンシリサイド（下部電極） １０９ 窒化チタン（ＴｉＮ、下部電極） １１０ 下部電極（蓄積電極、容量膜と接する） １１１ 容量絶縁膜 １１２ 上部電極（対向電極、プレート電極） １１３ 第３のシリコン窒化膜 １１４ 第４のシリコン窒化膜 ２０１ 下部電極 ２０２ 容量膜、上部電極、第３のシリコン窒化膜 ２０３ 外部配線接続孔 ３０１ 半導体基板（例、ｐ型シリコン基板） ３０２ シリコン酸化膜（層間膜、下層） ３０３ 第１のシリコン窒化膜 ３０４ コンタクト孔 ３０５ 第２のシリコン窒化膜 ３０６ プラグ ３０７ チタンシリサイド ３０８ 窒化チタン ３０９ 下部電極（蓄積電極） ３１０ 容量絶縁膜 ３１１ 上部電極膜（対向電極、プレート電極） ３１２ 第３のシリコン窒化膜 ３１３ 第４のシリコン窒化膜 ４０１ 半導体基板 ４０２ シリコン酸化膜（層間膜） ４０３ 第１のシリコン窒化膜 ４０４ 第２のシリコン窒化膜 ４０５ プラグ ４０６ コンタクト孔 ５０１ 半導体基板（ｐ型シリコン基板） ５０２ ソース・ドレイン領域 ５０３ 素子分離絶縁膜 ５０４ チャネルストップ領域 ５０５ ゲート電極（ワード線） ５０６ ビット線（データ線、信号線） ５０７ シリコン酸化膜（層間膜） ５０８ 第１のシリコン窒化膜（層間膜） ５０９ コンタクト孔 ５１０ 第２のシリコン窒化膜 ５１１ プラグ ５１２ チタンシリサイドＴｉＳｉ2 ５１３ 窒化チタンＴｉＮ ５１４ 下部電極（蓄積電極） ５１５ 容量絶縁膜 ５１６ 上部電極（対向電極、プレート電極） ５１７ 第３のシリコン窒化膜 ５１８ 第４シリコン窒化膜 ５１９ 配線層間絶縁膜 ６０１ 半導体基板（ｐ型シリコン基板） ６０２ 素子分離絶縁膜 ６０３ チャネルストップ領域 ６０４ ソース・ドレイン領域 ６０５ ゲート電極（ワード線） ６０６ ゲート側壁膜 ６０７ ビット線（データ線） ６０８ シリコン酸化膜（層間膜） ６０９ 第１のシリコン窒化膜（層間膜） ６１０ コンタクト孔 ６１１ 第２のシリコン窒化膜 ６１２ プラグ ６１３ チタンシリサイドＴｉＳｉ2 ６１４ 窒化チタンＴｉＮ ６１５ 下部電極（蓄積電極） ６１６ 容量絶縁膜 ６１７ 上部電極（対向電極、プレート電極） ６１８ 第３のシリコン窒化膜 ６１９ 第４のシリコン窒化膜 ６２０ 配線層間膜 ７０１ シリコン酸化膜（層間膜） ７０２ 第１のシリコン窒化膜（層間膜） ７０３ コンタクト孔 ７０４ 第２のシリコン窒化膜 ７０５ プラグ ７０６ チタンシリサイドＴｉＳｉ2 ７０７ 窒化チタンＴｉＮ ７０８ 下部電極（蓄積電極） ７０９ 容量絶縁膜 ７１０ 上部電極（対向電極、プレート電極） ７１１ 第３のシリコン窒化膜 ７１２ 第４シリコン窒化膜 ７１３ 第４のシリコン窒化膜から得られる側壁膜 ８０１ シリコン基板 ８０２ ソース・ドレイン領域 ８０３ 素子分離絶縁膜（例、ＬＯＣＯＳ酸化膜） ８０４ チャネルストップ領域 ８０５ ゲート電極（ワード線） ８０６ ビット線（信号線） ８０７ シリコン酸化膜（層間膜） ８０８ シリコン窒化膜（層間膜） ８０９ コンタクト孔 ８１０ プラグ ８１１ 下部電極（蓄積電極） ８１２ 容量絶縁膜 ８１３ 上部電極（プレート電極、対向電極） ８１４ 配線層間絶縁膜
Claims (9)
- 【請求項１】 半導体基板上に設けられた容量素子を具
備する半導体装置において、半導体基板と容量素子とを
絶縁する層間膜にコンタクト孔が配置され、前記コンタ
クト孔内側面、容量素子と層間膜との間、容量素子上面
および側面にシリコン窒化膜が配置され、コンタクト孔
内には、金属または多結晶シリコンのプラグが形成さ
れ、コンタクト孔上面に容量素子を形成する容量蓄積電
極、容量膜および対向電極が配置されることを特徴とす
る半導体装置。 - 【請求項２】 容量膜が、タンタル酸化物であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 容量膜が高誘電体膜または強誘電体膜で
構成されることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 コンタクト孔が、基板上のソースまたは
ドレイン領域と接続されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項５】 半導体基板上に、上層を第１のシリコン
窒化膜とし、下層をシリコン酸化膜または他の絶縁膜と
する多層構造の層間膜層を形成する工程と、層間膜層に
半導体基板に達し層間膜層を貫くコンタクト孔を形成す
る工程と、コンタクト孔の形成された層間膜層に第２の
シリコン窒化膜を成膜してコンタクト孔内表面も該シリ
コン窒化膜で覆う工程と、第２のシリコン窒化膜をエッ
チバックして層間膜層上のシリコン窒化膜のみを除去す
る工程と、第２のシリコン窒化膜で被膜されたコンタク
ト孔内部に多結晶シリコンまたは金属を埋め込みプラグ
層とする工程と、プラグ層上にプラグ層上面より広い面
積を有する容量素子下部電極を形成する工程と、容量素
子下部電極を覆い、前記第１のシリコン膜と接する容量
膜を形成する工程と、容量膜上に容量素子上部電極を形
成する工程と、上部電極膜の上に第３のシリコン窒化膜
を形成する工程と、第３のシリコン窒化膜をマスクして
エッチング処理し、第３のシリコン窒化膜の上面および
側面、容量素子上部電極の側面、容量膜の側面および第
１のシリコン膜を露出させる工程と、上記露出部分を第
４のシリコン窒化膜で被覆する工程と、上記各側面の被
覆のみを残して第４のシリコン窒化膜および第１のシリ
コン窒化膜をエッチバックする工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 半導体基板上に、上層を第１のシリコン
窒化膜とし、下層をシリコン酸化膜または他の絶縁膜と
する多層構造の層間膜厚を形成する工程と、層間膜層に
半導体基板に達し、層間膜層を貫くコンタクト孔を多数
かつ直線的に列状に形成する工程と、コンタクト孔の形
成された層間膜層に第２のシリコン窒化膜を成膜して各
コンタクト孔内表面も該シリコン窒化膜で覆う工程と、
第２のシリコン窒化膜をエッチバックして層間膜層上の
シリコン窒化膜のみを除去する工程と、第２のシリコン
窒化膜で被覆されたコンタクト孔内部に多結晶シリコン
または金属を埋め込みプラグ層とする工程と、プラグ層
上に、プラグ層より広い面積を有する容量素子下部電極
を形成する工程と、容量下部電極を覆い前記第１のシリ
コン膜と接する容量膜を成膜する工程と、容量膜上に容
量素子上部電極を形成する工程と、上部電極膜上に第３
のシリコン窒化膜を形成する工程と、第３のシリコン窒
化膜をマスクして第３のシリコン膜の上面および側面、
容量素子上部電極の側面、容量膜の側面および第１のシ
リコン膜を露出させるように直線形状にエッチング加工
し、複数の下部電極に上部電極が共有されるようにする
工程と、上記露出部分を第４のシリコン窒化膜で被覆す
る工程と、上記各側面の被覆のみを残して第４のシリコ
ン膜および第１のシリコン膜をエッチングバックする工
程を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５に記載の製造方法で製造されト
ランジスタと容量素子により構成される半導体装置を多
数配置した半導体記憶装置。 - 【請求項８】 半導体装置が格子状に規則的に配置され
ることを特徴とする請求項７に記載の半導体記憶装置。 - 【請求項９】 外部配線と接続するためのコンタクト孔
を、容量素子または容量素子とトランジスタで構成され
る半導体装置が配置される領域の外に配置することを特
徴とする請求項７または８に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113493A1 (de) * | 2000-01-03 | 2001-07-04 | Infineon Technologies AG | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
| JP2003152104A (ja) * | 2001-11-14 | 2003-05-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006108152A (ja) * | 2004-09-30 | 2006-04-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006186346A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPWO2004097939A1 (ja) * | 2003-04-25 | 2006-07-13 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
| JP2007049192A (ja) * | 2002-11-13 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7531863B2 (en) | 1999-05-26 | 2009-05-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7745868B2 (en) | 2006-11-24 | 2010-06-29 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
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Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| EP0996160A1 (en) * | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Contact structure for a semiconductor device |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| US6190963B1 (en) * | 1999-05-21 | 2001-02-20 | Sharp Laboratories Of America, Inc. | Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same |
| JP2001044386A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| IT1314025B1 (it) | 1999-11-10 | 2002-12-03 | St Microelectronics Srl | Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su |
| US20050009209A1 (en) * | 1999-11-10 | 2005-01-13 | Stmicroelectronics S.R.L. | Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells |
| JP4938921B2 (ja) * | 2000-03-16 | 2012-05-23 | 康夫 垂井 | トランジスタ型強誘電体不揮発性記憶素子 |
| EP1207558A1 (en) * | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| WO2002086965A1 (en) * | 2001-04-19 | 2002-10-31 | Stmicroelectronics S.R.L. | Contact structure for an integrated semiconductor device |
| DE10121657B4 (de) * | 2001-05-03 | 2010-02-11 | Qimonda Ag | Mikroelektronische Struktur mit Wasserstoffbarrierenschicht |
| CN1287587C (zh) * | 2001-05-15 | 2006-11-29 | 株式会社荏原制作所 | Tdi检测装置、应用该装置的电子束设备以及应用该电子束设备的半导体器件制造方法 |
| US6730951B2 (en) * | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| EP1302441B1 (en) * | 2001-10-10 | 2007-01-03 | Rohm And Haas Company | An improved method for making lithium borohydride |
| KR100442103B1 (ko) * | 2001-10-18 | 2004-07-27 | 삼성전자주식회사 | 강유전성 메모리 장치 및 그 형성 방법 |
| US7687917B2 (en) * | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
| US7727777B2 (en) * | 2002-05-31 | 2010-06-01 | Ebrahim Andideh | Forming ferroelectric polymer memories |
| US6916722B2 (en) | 2002-12-02 | 2005-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to fabricate high reliable metal capacitor within copper back-end process |
| JP3940063B2 (ja) * | 2002-11-20 | 2007-07-04 | 松下電器産業株式会社 | 可変容量素子および可変容量素子内蔵集積回路 |
| US7042705B2 (en) * | 2003-01-30 | 2006-05-09 | Infineon Technologies Ag | Sidewall structure and method of fabrication for reducing oxygen diffusion to contact plugs during CW hole reactive ion etch processing |
| US6858442B2 (en) * | 2003-02-25 | 2005-02-22 | Infineon Technologies Aktiengesellschaft | Ferroelectric memory integrated circuit with improved reliability |
| US7109089B2 (en) * | 2004-02-27 | 2006-09-19 | Micron Technology, Inc. | Semiconductor fabrication using a collar |
| JP4049119B2 (ja) * | 2004-03-26 | 2008-02-20 | セイコーエプソン株式会社 | 強誘電体メモリ素子の製造方法 |
| JP2006005234A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| CA2581764A1 (en) * | 2004-09-27 | 2006-04-06 | Sigmoid Biotechnologies Limited | Minicapsule formulations |
| US8106438B2 (en) * | 2005-08-22 | 2012-01-31 | Micron Technology, Inc. | Stud capacitor device and fabrication method |
| JP5117740B2 (ja) * | 2007-03-01 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| WO2008122967A2 (en) | 2007-04-04 | 2008-10-16 | Sigmoid Pharma Limited | An oral pharmaceutical composition |
| WO2008132707A1 (en) | 2007-04-26 | 2008-11-06 | Sigmoid Pharma Limited | Manufacture of multiple minicapsules |
| WO2008132710A2 (en) * | 2007-05-01 | 2008-11-06 | Sigmoid Pharma Limited | Pharmaceutical nimodipine compositions |
| US9278070B2 (en) | 2009-05-18 | 2016-03-08 | Sigmoid Pharma Limited | Composition comprising oil drops |
| EP2464341B1 (en) | 2009-08-12 | 2022-07-06 | Sublimity Therapeutics Limited | Immunomodulatory compositions comprising a polymer matrix and an oil phase |
| GB201020032D0 (en) | 2010-11-25 | 2011-01-12 | Sigmoid Pharma Ltd | Composition |
| CN103000623B (zh) * | 2011-09-16 | 2015-06-17 | 北大方正集团有限公司 | 一种铝栅半导体器件及其制造方法 |
| GB201212010D0 (en) | 2012-07-05 | 2012-08-22 | Sigmoid Pharma Ltd | Formulations |
| GB201319791D0 (en) | 2013-11-08 | 2013-12-25 | Sigmoid Pharma Ltd | Formulations |
| EA036036B1 (ru) | 2014-11-07 | 2020-09-16 | Сигмойд Фарма Лимитед | Композиции, содержащие циклоспорин |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665426A (en) * | 1985-02-01 | 1987-05-12 | Advanced Micro Devices, Inc. | EPROM with ultraviolet radiation transparent silicon nitride passivation layer |
| JP2830019B2 (ja) * | 1989-03-07 | 1998-12-02 | セイコーエプソン株式会社 | 半導体装置 |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| TW214610B (en) * | 1992-08-31 | 1993-10-11 | Siemens Ag | Method of making contact for semiconductor device |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| JPH0738068A (ja) * | 1993-06-28 | 1995-02-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| EP0736905B1 (en) * | 1993-08-05 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor and manufacturing method thereof |
| US5364813A (en) * | 1993-09-01 | 1994-11-15 | Industrial Technology Research Institute | Stacked DRAM poly plate capacitor |
| KR0144921B1 (ko) * | 1995-02-17 | 1998-07-01 | 김광호 | 반도체 메모리소자의 커패시터 구조 및 그 제조방법 |
| US5567636A (en) * | 1995-02-27 | 1996-10-22 | Motorola Inc. | Process for forming a nonvolatile random access memory array |
| US5654222A (en) * | 1995-05-17 | 1997-08-05 | Micron Technology, Inc. | Method for forming a capacitor with electrically interconnected construction |
| US5612574A (en) * | 1995-06-06 | 1997-03-18 | Texas Instruments Incorporated | Semiconductor structures using high-dielectric-constant materials and an adhesion layer |
| US5654589A (en) * | 1995-06-06 | 1997-08-05 | Advanced Micro Devices, Incorporated | Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application |
| JP2802262B2 (ja) * | 1995-06-26 | 1998-09-24 | 現代電子産業株式会社 | 半導体素子のキャパシター製造方法 |
| JPH09116123A (ja) * | 1995-10-20 | 1997-05-02 | Sony Corp | 強誘電体不揮発性半導体記憶装置 |
| JPH09191088A (ja) * | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR100189982B1 (ko) * | 1995-11-29 | 1999-06-01 | 윤종용 | 고유전체 캐패시터의 제조방법 |
| JP3388089B2 (ja) * | 1996-04-25 | 2003-03-17 | シャープ株式会社 | 不揮発性半導体メモリ素子の製造方法 |
| US5843830A (en) * | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
| US5780339A (en) * | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| KR100437353B1 (ko) * | 1997-07-16 | 2004-07-16 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| US6064085A (en) * | 1998-06-03 | 2000-05-16 | Texas Instruments-Acer Incorporated | DRAM cell with a multiple fin-shaped structure capacitor |
-
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531863B2 (en) | 1999-05-26 | 2009-05-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| USRE41625E1 (en) | 1999-05-26 | 2010-09-07 | Panasonic Corporation | Semiconductor device and method of fabricating the same |
| EP1113493A1 (de) * | 2000-01-03 | 2001-07-04 | Infineon Technologies AG | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
| JP2003152104A (ja) * | 2001-11-14 | 2003-05-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007049192A (ja) * | 2002-11-13 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPWO2004097939A1 (ja) * | 2003-04-25 | 2006-07-13 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
| JP4614882B2 (ja) * | 2003-04-25 | 2011-01-19 | パナソニック株式会社 | 強誘電体メモリ装置 |
| JP2006108152A (ja) * | 2004-09-30 | 2006-04-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006186346A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8507902B2 (en) | 2004-12-03 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7745868B2 (en) | 2006-11-24 | 2010-06-29 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
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