JP2002198494A - 強誘電体メモリ及びその製造方法 - Google Patents

強誘電体メモリ及びその製造方法

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JP2002198494A
JP2002198494A JP2001288468A JP2001288468A JP2002198494A JP 2002198494 A JP2002198494 A JP 2002198494A JP 2001288468 A JP2001288468 A JP 2001288468A JP 2001288468 A JP2001288468 A JP 2001288468A JP 2002198494 A JP2002198494 A JP 2002198494A
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Abstract

(57)【要約】 【課題】 容量絶縁膜を構成する強誘電体膜の特性の劣
化を防止することによって、強誘電体メモリの信頼性を
向上させる。 【解決手段】 メモリセルトランジスタと不純物拡散層
１１１とが形成された半導体基板１００の上に、メモリ
セルトランジスタと接続する第１のプラグ１１３及び不
純物拡散層１１１と接続する第２のプラグ１１４を有す
る第１の層間絶縁膜１１２を形成する。第１の層間絶縁
膜１１２の上に、第１のプラグ１１３と接続する容量下
部電極１１５、強誘電体膜よりなる容量絶縁膜１１８、
及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ
１１４と電気的に接続する容量上部電極１１９を順次形
成する。容量上部電極１１９の上に第２の層間絶縁膜１
２０を形成した後、各層間絶縁膜に、不純物拡散層１１
１と上層配線１２２とを接続する第３のプラグ１２１を
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、容量絶縁膜として
強誘電体膜が用いられている容量素子を備えた強誘電体
メモリ及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリを実現するための最重要
課題は、容量素子の特性を劣化させることなく集積化を
実現するための構造及びその製造方法を開発することで
ある。
【０００３】特に、強誘電体膜は酸素原子を持つ層状の
酸化物膜であるので、水素雰囲気中では容易に還元さ
れ、それによって分極率又は耐圧の低下等といった強誘
電体膜の特性の劣化が引き起こされる。一方、半導体メ
モリの製造工程においては、水素雰囲気中又は還元性雰
囲気中での集積化工程が多く用いられている。従って、
容量素子の容量絶縁膜として強誘電体膜を使用する場
合、耐還元性の強いプロセスを構築することが重要であ
る。
【０００４】そこで、従来、強誘電体メモリの製造工程
中における容量素子の特性劣化を防ぐために、容量素子
を形成した後の工程での、水素の発生量の低減若しくは
還元性雰囲気の抑制が図られたり、又は、絶縁性水素バ
リア膜により容量素子部を被覆する等の工夫がなされて
きた。
【０００５】以下、第１の従来例に係る強誘電体メモリ
について図３６を参照しながら説明する。
【０００６】図３６に示すように、半導体基板１０の表
面部には、ＳＴＩ（shallow trenchisolation）構造を
有する素子分離領域１１が形成されていると共に、半導
体基板１０における素子分離領域１１により囲まれた領
域の表面部には、下層となる低濃度不純物拡散層１２及
び上層となる高濃度不純物拡散層１３が形成されてい
る。低濃度不純物拡散層１２及び高濃度不純物拡散層１
３は、メモリセルを構成するトランジスタ（以下、メモ
リセルトランジスタと称する）のソース領域又はドレイ
ン領域となる。
【０００７】また、メモリセルトランジスタが形成され
ている半導体基板１０上には第１の層間絶縁膜１４が形
成されていると共に、第１の層間絶縁膜１４には、高濃
度不純物拡散層１３と接続し且つタングステンよりなる
第１のプラグ１５が形成されている。第１の層間絶縁膜
１４の上には、酸素バリア性を有する導電性膜よりなり
且つ第１のプラグ１５の上面を覆う容量下部電極１６が
形成されている。容量下部電極１６同士の間の領域に
は、絶縁膜１７が、その上面と容量下部電極１６の上面
とが面一になるように形成されている。
【０００８】また、容量下部電極１６の上には、強誘電
体膜よりなる容量絶縁膜１８が容量下部電極１６の上面
を覆うように形成されていると共に、容量絶縁膜１８の
上には、Ｐｔ（白金）よりなる容量上部電極１９が容量
絶縁膜１８の上面を覆うように形成されている。これに
より、容量下部電極１６、容量絶縁膜１８及び容量上部
電極１９よりなる容量素子が形成される。
【０００９】また、容量素子を含む第１の層間絶縁膜１
４の上には、第２の層間絶縁膜２０が形成されていると
共に、第２の層間絶縁膜２０には、容量上部電極１９と
接続し且つタングステンよりなる第２のプラグ２１が形
成されている。
【００１０】また、第２の層間絶縁膜２０の上には、第
２のプラグ２１と接続し且つアルミニウム等よりなる配
線２２が形成されていると共に、配線２２を含む第２の
層間絶縁膜２０の上には、第３の層間絶縁膜２３が形成
されている。第３の層間絶縁膜２３には、配線２２と接
続する第３のプラグ２４が形成されている。
【００１１】図示は省略しているが、第３の層間絶縁膜
２３の上には、さらに上層の層間絶縁膜、配線又は表面
保護膜等が形成されており、それによって強誘電体メモ
リが完成する。
【００１２】第１の従来例に係る強誘電体メモリの構造
によると、集積化を実現できる。
【００１３】以下、第２の従来例に係る強誘電体メモリ
について図３７を参照しながら説明する。
【００１４】第２の従来例に係る強誘電体メモリが第１
の従来例と異なっている点は、図３７に示すように、容
量下部電極１６、容量絶縁膜１８及び容量上部電極１９
により構成される容量素子部を絶縁性水素バリア膜２５
が被覆していることである（特開平11-121704 参照）。
尚、絶縁性水素バリア膜２５としては、ＳｉＮ膜、Ｓｉ
ＯＮ膜、ＴｉＯ2 膜、又はＴａＯX （但しｘ＞０）膜等
が用いられる。
【００１５】第２の従来例に係る強誘電体メモリの構造
によると、製造工程中における容量素子の特性劣化を防
止できる。
【００１６】
【発明が解決しようとする課題】しかしながら、第１の
従来例においては、容量上部電極１９と配線２２とを接
続する第２のプラグ２１を形成するためのコンタクトホ
ールを第２の層間絶縁膜２０に形成したときに、容量上
部電極１９の一部が露出する結果、エッチングガス又は
レジストに含まれる水素が容量上部電極１９つまりＰｔ
膜に吸収されてしまう。また、前記のコンタクトホール
に第２のプラグ２１を埋め込むために、ＷＦ6 （６フッ
化タングステン）ガスを水素ガス又はシランガス（とも
にＷＦ6 ガスを還元してＷ（タングステン）を生成す
る）等と共に用いたときにも、水素（シランガスが分解
されて生成した水素も含む）が容量上部電極１９を構成
するＰｔ膜に吸収されてしまう。さらに、Ｐｔ膜に吸収
された水素は、後の工程で活性の高い水素（以下、活性
水素と称する）としてＰｔ膜から吐き出される。すなわ
ち、Ｐｔ膜は触媒作用を有している。その結果、Ｐｔ膜
の触媒作用に起因して生じた活性水素によって、容量絶
縁膜１８を構成する強誘電体膜における第２のプラグ２
１の近傍部分が還元されて該近傍部分から酸素が失われ
るので、強誘電体膜の特性が劣化し、それによって強誘
電体メモリにビット不良等が発生することがあった。
【００１７】それに対して、第２の従来例においては、
図３７に示すように、容量素子部を絶縁性水素バリア膜
２５が被覆している一方、第２のプラグ２１を形成する
ためのコンタクトホールの下部を絶縁性水素バリア膜２
５に形成したときに、容量上部電極１９の一部が露出す
るので、結局、第１の従来例と同様の問題が生じる可能
性が高い。
【００１８】また、第１又は第２の従来例において、容
量上部電極１９の材料として、強誘電体膜の結晶を成長
させるとき（通常、容量上部電極１９の形成後に行なわ
れる）に有利なＰｔ膜を使用しない場合でも、容量絶縁
膜１８を構成する強誘電体膜における第２のプラグ２１
の近傍部分が水素によってダメージを受ける事態を完全
に防止することは難しい。
【００１９】前記に鑑み、本発明は、容量絶縁膜を構成
する強誘電体膜の特性の劣化を防止することによって、
強誘電体メモリの信頼性を向上させることを目的とす
る。
【００２０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る第１の強誘電体メモリは、半導体基
板上における一の領域に形成されたトランジスタと、半
導体基板上における他の領域に形成された導電層と、ト
ランジスタ及び導電層を含む半導体基板の上に形成され
た第１の層間絶縁膜と、第１の層間絶縁膜の上に形成さ
れた容量下部電極と、容量下部電極の上に形成された強
誘電体膜よりなる容量絶縁膜と、容量絶縁膜の上に容量
絶縁膜の外側まで延びるように形成された容量上部電極
と、容量上部電極を含む第１の層間絶縁膜の上に形成さ
れた第２の層間絶縁膜と、第２の層間絶縁膜の上に形成
された配線と、第１の層間絶縁膜に形成され、トランジ
スタと容量下部電極とを接続する第１のプラグと、第１
の層間絶縁膜に形成され、導電層と容量上部電極とを電
気的に接続する第２のプラグと、第１の層間絶縁膜及び
第２の層間絶縁膜に形成され、導電層と配線とを接続す
る第３のプラグとを備えている。
【００２１】第１の強誘電体メモリによると、半導体基
板上に形成されたトランジスタが、該トランジスタ上の
第１の層間絶縁膜に形成された第１のプラグを介して、
第１の層間絶縁膜上の容量下部電極と接続されている。
また、容量絶縁膜の上に容量絶縁膜の外側まで延びるよ
うに形成された容量上部電極が、第１の層間絶縁膜に形
成された第２のプラグを介して、半導体基板上に形成さ
れた導電層と電気的に接続されている。さらに、容量上
部電極上に第２の層間絶縁膜を介して形成された配線
が、第１の層間絶縁膜及び第２の層間絶縁膜に形成され
た第３のプラグを介して導電層と接続されている。この
ため、容量上部電極の形成前に、具体的には、トランジ
スタと容量下部電極とを接続する第１のプラグの形成と
同時に、容量上部電極と導電層とを電気的に接続する第
２のプラグを第１の層間絶縁膜に形成できる。これによ
り、第２のプラグ、導電層及び第３のプラグを介して容
量上部電極と配線とを電気的に接続することができる。
すなわち、予め容量素子よりも下側に形成されている第
２のプラグ及び導電層を用いて、容量上部電極と配線と
を電気的に接続することができる。従って、容量上部電
極の形成後に、容量上部電極と配線とを直接接続するプ
ラグを形成するためのコンタクトホールを形成する必要
がないので、容量上部電極が露出して水素雰囲気又は還
元性雰囲気にさらされる事態を回避できる。その結果、
容量上部電極として強い触媒作用を有するＰｔ膜を用い
る場合にも、容量絶縁膜を構成する強誘電体膜の特性の
劣化を防止して、強誘電体メモリの信頼性を向上させる
ことができる。
【００２２】本発明に係る第２の強誘電体メモリは、半
導体基板上における一の領域に形成されたトランジスタ
と、半導体基板上における他の領域に形成された導電層
と、トランジスタ及び導電層を含む半導体基板の上に形
成された第１の層間絶縁膜と、第１の層間絶縁膜の上に
形成された容量下部電極と、容量下部電極の上に容量下
部電極の外側まで延びるように形成された強誘電体膜よ
りなる容量絶縁膜と、容量絶縁膜における容量下部電極
の外側に形成されている部分に設けられた開口部と、開
口部を含む容量絶縁膜の上に形成された容量上部電極
と、容量上部電極を含む第１の層間絶縁膜の上に形成さ
れた第２の層間絶縁膜と、第２の層間絶縁膜の上に形成
された配線と、第１の層間絶縁膜に形成され、トランジ
スタと容量下部電極とを接続する第１のプラグと、第１
の層間絶縁膜に形成され、導電層と容量上部電極とを開
口部を介して電気的に接続する第２のプラグと、第１の
層間絶縁膜及び第２の層間絶縁膜に形成され、導電層と
配線とを接続する第３のプラグとを備えている。
【００２３】第２の強誘電体メモリによると、半導体基
板上に形成されたトランジスタが、該トランジスタ上の
第１の層間絶縁膜に形成された第１のプラグを介して、
第１の層間絶縁膜上の容量下部電極と接続されている。
また、容量下部電極の外側まで延び且つ該外側に開口部
を有する容量絶縁膜の上に形成された容量上部電極が、
第１の層間絶縁膜に形成された第２のプラグを介して、
半導体基板上に形成された導電層と電気的に接続されて
いる。さらに、容量上部電極上に第２の層間絶縁膜を介
して形成された配線が、第１の層間絶縁膜及び第２の層
間絶縁膜に形成された第３のプラグを介して導電層と接
続されている。このため、容量上部電極の形成前に、具
体的には、トランジスタと容量下部電極とを接続する第
１のプラグの形成と同時に、容量上部電極と導電層とを
電気的に接続する第２のプラグを第１の層間絶縁膜に形
成できる。これにより、第２のプラグ、導電層及び第３
のプラグを介して容量上部電極と配線とを電気的に接続
することができる。すなわち、予め容量素子よりも下側
に形成されている第２のプラグ及び導電層を用いて、容
量上部電極と配線とを電気的に接続することができる。
従って、容量上部電極の形成後に、容量上部電極と配線
とを直接接続するプラグを形成するためのコンタクトホ
ールを形成する必要がないので、容量上部電極が露出し
て水素雰囲気又は還元性雰囲気にさらされる事態を回避
できる。その結果、容量上部電極として強い触媒作用を
有するＰｔ膜を用いる場合にも、容量絶縁膜を構成する
強誘電体膜の特性の劣化を防止して、強誘電体メモリの
信頼性を向上させることができる。
【００２４】また、第２の強誘電体メモリによると、容
量絶縁膜に設けた開口部を介して容量上部電極と第２の
プラグとを接続するため、容量上部電極の段差は開口部
の周縁部に沿って形成される。具体的には、開口部の形
状を例えば方形にすると、容量上部電極の段差は開口部
の周縁部である４辺に沿って４方向に形成される。この
ため、容量上部電極形成材料の段差部における被覆率に
方向依存性があっても、容量上部電極の段差が容量絶縁
膜の１端辺に沿って１方向に形成されている場合（例え
ば第１の強誘電体メモリ）と比べて、容量上部電極と第
２のプラグとの間の電流パスが確実に確保される。ま
た、容量絶縁膜となる絶縁性膜に開口部を設けた後、該
絶縁性膜と容量上部電極となる導電性膜とを同時にパタ
ーン化することによって、容量絶縁膜形成用のマスクパ
ターンと容量上部電極形成用のマスクパターンとの間で
マスク合わせマージンを考慮する必要がなくなる。その
結果、強誘電体メモリのセルサイズを小さくでき、それ
によってメモリセルアレイ全体の占有面積を縮小するこ
とができる。
【００２５】本発明に係る第３の強誘電体メモリは、半
導体基板上に形成されたトランジスタと、トランジスタ
を含む半導体基板の上に形成された第１の層間絶縁膜
と、第１の層間絶縁膜の上に形成された容量下部電極
と、容量下部電極の上に形成された強誘電体膜よりなる
容量絶縁膜と、容量絶縁膜の上に形成された容量上部電
極と、容量上部電極の上に形成された導電性水素バリア
膜と、導電性水素バリア膜を含む第１の層間絶縁膜の上
に形成された第２の層間絶縁膜と、第２の層間絶縁膜の
上に形成された配線と、第１の層間絶縁膜に形成され、
トランジスタと容量下部電極とを接続する第１のプラグ
と、第２の層間絶縁膜に形成され、導電性水素バリア膜
と配線とを接続する第２のプラグとを備えている。
【００２６】第３の強誘電体メモリによると、半導体基
板上に形成されたトランジスタが、該トランジスタ上の
第１の層間絶縁膜に形成された第１のプラグを介して、
第１の層間絶縁膜上の容量下部電極と接続されている。
また、容量下部電極の上に容量絶縁膜を介して形成され
た容量上部電極が導電性水素バリア膜によって覆われて
いる。さらに、導電性水素バリア膜上に第２の層間絶縁
膜を介して形成された配線が、第２の層間絶縁膜に形成
された第２のプラグを介して導電性水素バリア膜と接続
されている。このため、導電性水素バリア膜及び第２の
プラグ（導電性水素バリア膜と配線とを接続する）を介
して容量上部電極と配線とを電気的に接続することがで
きる。従って、容量上部電極の形成後に、容量上部電極
と配線とを直接接続するプラグを形成するためのコンタ
クトホールを形成する必要がないので、容量上部電極が
露出して水素雰囲気又は還元性雰囲気にさらされる事態
を回避できる。その結果、容量上部電極として強い触媒
作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を構
成する強誘電体膜の特性の劣化を防止して、強誘電体メ
モリの信頼性を向上させることができる。
【００２７】また、第３の強誘電体メモリによると、導
電性水素バリア膜によって容量素子が覆われているた
め、容量素子の耐還元性を向上させることができる。
【００２８】本発明に係る第４の強誘電体メモリは、半
導体基板上における一の領域に形成されたトランジスタ
と、半導体基板上における他の領域に形成された導電層
と、トランジスタ及び導電層を含む半導体基板の上に形
成された第１の層間絶縁膜と、第１の層間絶縁膜の上に
形成された容量下部電極と、容量下部電極の上に形成さ
れた強誘電体膜よりなる容量絶縁膜と、容量絶縁膜の上
に形成された容量上部電極と、容量上部電極の上に容量
上部電極の外側まで延びるように形成された導電性水素
バリア膜と、導電性水素バリア膜を含む第１の層間絶縁
膜の上に形成された第２の層間絶縁膜と、第２の層間絶
縁膜の上に形成された配線と、第１の層間絶縁膜に形成
され、トランジスタと容量下部電極とを接続する第１の
プラグと、第１の層間絶縁膜に形成され、導電層と導電
性水素バリア膜とを電気的に接続する第２のプラグと、
第１の層間絶縁膜及び第２の層間絶縁膜に形成され、導
電層と配線とを接続する第３のプラグとを備えている。
【００２９】第４の強誘電体メモリによると、半導体基
板上に形成されたトランジスタが、トランジスタ上の第
１の層間絶縁膜に形成された第１のプラグを介して、第
１の層間絶縁膜上の容量下部電極と接続されている。ま
た、容量下部電極の上に容量絶縁膜を介して形成された
容量上部電極が導電性水素バリア膜によって覆われてい
ると共に、該導電性水素バリア膜が、第１の層間絶縁膜
に形成された第２のプラグを介して、半導体基板上に形
成された導電層と電気的に接続されている。さらに、導
電性水素バリア膜上に第２の層間絶縁膜を介して形成さ
れた配線が、第１の層間絶縁膜及び第２の層間絶縁膜に
形成された第３のプラグを介して導電層と接続されてい
る。このため、容量上部電極の形成前に、具体的には、
トランジスタと容量下部電極とを接続する第１のプラグ
の形成と同時に、導電性水素バリア膜と導電層とを接続
する第２のプラグを第１の層間絶縁膜に形成できる。こ
れにより、導電性水素バリア膜、第２のプラグ、導電層
及び第３のプラグを介して容量上部電極と配線とを電気
的に接続することができる。すなわち、予め容量素子よ
りも下側に形成されている第２のプラグ及び導電層を用
いて、容量上部電極と配線とを電気的に接続することが
できる。従って、容量上部電極の形成後に、容量上部電
極と配線とを直接接続するプラグを形成するためのコン
タクトホールを形成する必要がないので、容量上部電極
が露出して水素雰囲気又は還元性雰囲気にさらされる事
態を回避できる。その結果、容量上部電極として強い触
媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を
構成する強誘電体膜の特性の劣化を防止して、強誘電体
メモリの信頼性を向上させることができる。
【００３０】また、第４の強誘電体メモリによると、導
電性水素バリア膜によって容量素子が覆われているた
め、容量素子の耐還元性を向上させることができる。
【００３１】第１、第２又は第４の強誘電体メモリにお
いて、導電層は、半導体基板の表面部に形成された不純
物拡散層、又は前記不純物拡散層の表面部がシリサイド
化された層であることが好ましい。
【００３２】このようにすると、導電層として、半導体
基板上に形成されたポリシリコン層等を用いる場合と比
べて、導電層を低抵抗化できる。
【００３３】第１、第２又は第４の強誘電体メモリにお
いて、第１の層間絶縁膜は下層膜とその上に形成された
上層膜とを有しており、導電層は下層膜と上層膜との間
に形成されていることが好ましい。
【００３４】このようにすると、導電層として、半導体
基板の表面部に形成された不純物拡散層を用いる場合と
比べて、基板電位を簡単に設定できると共に強誘電体メ
モリのセルサイズを小さくできる。また、導電層と接続
する第２又は第３のプラグが埋め込まれるホールのアス
ペクト比が小さくなるので、各プラグの形成不良や高抵
抗化を防止できる。
【００３５】第１、第２、第３又は第４の強誘電体メモ
リにおいて、容量上部電極の少なくとも一部は、Ｐｔ膜
又はＰｔを含む合金膜よりなることが好ましい。
【００３６】このようにすると、容量絶縁膜を構成する
強誘電体膜の結晶を、整合性の良いＰｔ結晶面から十分
に成長させることができる。
【００３７】第３又は第４の強誘電体メモリにおいて、
導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、
ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、
又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡ
ｌＮ若しくはＴｉＡｌＯＮを含む合金膜よりなることが
好ましい。
【００３８】このようにすると、容量素子の耐還元性を
確実に向上させることができると共に、導電性水素バリ
ア膜を介して容量上部電極とプラグ等とを電気的に確実
に接続することができる。
【００３９】本発明に係る第１の強誘電体メモリの製造
方法は、半導体基板上における一の領域にトランジスタ
を形成する工程と、半導体基板上における他の領域に導
電層を形成する工程と、トランジスタ及び導電層を含む
半導体基板の上に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜に、トランジスタと接続する第１のプ
ラグと、導電層と接続する第２のプラグとを形成する工
程と、第１の層間絶縁膜の上に第１のプラグと接続する
ように容量下部電極を形成する工程と、容量下部電極の
上に、強誘電体膜よりなる容量絶縁膜を形成する工程
と、容量絶縁膜の上に、容量絶縁膜の外側まで延び且つ
第２のプラグと電気的に接続するように容量上部電極を
形成する工程と、容量上部電極を含む第１の層間絶縁膜
の上に第２の層間絶縁膜を形成する工程と、第１の層間
絶縁膜及び第２の層間絶縁膜に、導電層と接続する第３
のプラグを形成する工程と、第２の層間絶縁膜の上に第
３のプラグと接続するように配線を形成する工程とを備
えている。
【００４０】第１の強誘電体メモリの製造方法による
と、トランジスタ及び導電層が形成された半導体基板上
に第１の層間絶縁膜を形成した後、第１の層間絶縁膜
に、トランジスタと接続する第１のプラグと、導電層と
接続する第２のプラグとを形成する。その後、第１の層
間絶縁膜の上に第１のプラグと接続する容量下部電極を
形成した後、容量下部電極の上に、強誘電体膜よりなる
容量絶縁膜、及び容量絶縁膜の外側まで延び且つ第２の
プラグと電気的に接続する容量上部電極を順次形成す
る。その後、容量上部電極を含む第１の層間絶縁膜の上
に第２の層間絶縁膜を形成した後、第１の層間絶縁膜及
び第２の層間絶縁膜に、導電層と第２の層間絶縁膜上の
配線とを接続する第３のプラグを形成する。このため、
容量上部電極の形成前に、具体的には、トランジスタと
容量下部電極とを接続する第１のプラグの形成と同時
に、容量上部電極と導電層とを電気的に接続する第２の
プラグを第１の層間絶縁膜に形成できる。これにより、
第２のプラグ、導電層及び第３のプラグを介して容量上
部電極と配線とを電気的に接続することができる。すな
わち、予め容量素子よりも下側に形成されている第２の
プラグ及び導電層を用いて、容量上部電極と配線とを電
気的に接続することができる。従って、容量上部電極の
形成後に、容量上部電極と配線とを直接接続するプラグ
を形成するためのコンタクトホールを形成する必要がな
いので、容量上部電極が露出して水素雰囲気又は還元性
雰囲気にさらされる事態を回避できる。その結果、容量
上部電極として強い触媒作用を有するＰｔ膜を用いる場
合にも、容量絶縁膜を構成する強誘電体膜の特性の劣化
を防止して、強誘電体メモリの信頼性を向上させること
ができる。
【００４１】第１の強誘電体メモリの製造方法におい
て、容量下部電極を形成する工程は、第１の層間絶縁膜
の上に第２のプラグと接続するように接続パッドを形成
する工程を含み、容量上部電極を形成する工程は、容量
上部電極を接続パッドと接続するように形成する工程を
含むことが好ましい。
【００４２】このようにすると、容量下部電極の材料と
して用いられ且つ酸素バリア性を有する導電性膜を第２
のプラグの上面全体を覆うようにパターン化することに
よって、容量下部電極の形成と同時に接続パッドを形成
できる。このため、工程の増加を招くことなく、第２の
プラグの酸化を防止でき且つ容量上部電極と第２のプラ
グとを接続パッドを介して接続できる。
【００４３】容量下部電極を形成する工程が接続パッド
を形成する工程を含む場合、容量絶縁膜を形成する工程
は、容量絶縁膜を、その端部が接続パッドの上に位置す
るように形成する工程を含むことが好ましい。
【００４４】このようにすると、容量絶縁膜となる絶縁
性膜に対して大きなエッチング選択比を有する導電性膜
を接続パッドの材料として用いると共に、該接続パッド
をエッチングストッパーとして前記の絶縁性膜をパター
ン化することによって、オーバーエッチングに起因する
段差形成を防止しながら容量絶縁膜を形成できる。
【００４５】第１の強誘電体メモリの製造方法におい
て、容量上部電極を形成する工程は、容量絶縁膜となる
絶縁性膜をパターン化するために用いられたマスクパタ
ーンを用いて、容量上部電極となる導電性膜をパターン
化した後、容量上部電極の側面に第２のプラグと電気的
に接続するように導電性のサイドウォールを形成する工
程を含むことが好ましい。
【００４６】このようにすると、製造工程で用いられる
マスクパターンの数を低減できると共に、容量上部電極
と第２のプラグとをサイドウォールを介して電気的に接
続できる。
【００４７】容量上部電極を形成する工程がサイドウォ
ールを形成する工程を含む場合、容量下部電極を形成す
る工程は、第１の層間絶縁膜の上に第２のプラグと接続
するように接続パッドを形成する工程を含み、容量上部
電極を形成する工程は、サイドウォールを接続パッドと
接続するように形成する工程を含むことが好ましい。
【００４８】このようにすると、容量下部電極の材料と
して用いられ且つ酸素バリア性を有する導電性膜を第２
のプラグの上面全体を覆うようにパターン化することに
よって、容量下部電極の形成と同時に接続パッドを形成
できる。このため、工程の増加を招くことなく、第２の
プラグの酸化を防止でき且つサイドウォールと第２のプ
ラグとを接続パッドを介して接続できる。
【００４９】容量上部電極を形成する工程がサイドウォ
ールを形成する工程を含み、且つ容量下部電極を形成す
る工程が接続パッドを形成する工程を含む場合、容量絶
縁膜を形成する工程は、容量絶縁膜を、その端部が接続
パッドの上に位置するように形成する工程を含むことが
好ましい。
【００５０】このようにすると、容量絶縁膜となる絶縁
性膜に対して大きなエッチング選択比を有する導電性膜
を接続パッドの材料として用いると共に、該接続パッド
をエッチングストッパーとして前記の絶縁性膜をパター
ン化することによって、オーバーエッチングに起因する
段差形成を防止しながら容量絶縁膜を形成できる。
【００５１】本発明に係る第２の強誘電体メモリの製造
方法は、半導体基板上における一の領域にトランジスタ
を形成する工程と、半導体基板上における他の領域に導
電層を形成する工程と、トランジスタ及び導電層を含む
半導体基板の上に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜に、トランジスタと接続する第１のプ
ラグと、導電層と接続する第２のプラグとを形成する工
程と、第１の層間絶縁膜の上に第１のプラグと接続する
ように容量下部電極を形成する工程と、容量下部電極の
上に、少なくとも第２のプラグの上側まで延び且つ強誘
電体膜よりなる容量絶縁膜を形成する工程と、容量絶縁
膜における第２のプラグの上側に形成されている部分に
開口部を形成する工程と、開口部を含む容量絶縁膜の上
に、開口部を介して第２のプラグと電気的に接続するよ
うに容量上部電極を形成する工程と、容量上部電極を含
む第１の層間絶縁膜の上に第２の層間絶縁膜を形成する
工程と、第１の層間絶縁膜及び第２の層間絶縁膜に、導
電層と接続する第３のプラグを形成する工程と、第２の
層間絶縁膜の上に第３のプラグと接続するように配線を
形成する工程とを備えている。
【００５２】第２の強誘電体メモリの製造方法による
と、トランジスタ及び導電層が形成された半導体基板上
に第１の層間絶縁膜を形成した後、第１の層間絶縁膜
に、トランジスタと接続する第１のプラグと、導電層と
接続する第２のプラグとを形成する。その後、第１の層
間絶縁膜の上に第１のプラグと接続する容量下部電極を
形成した後、容量下部電極の上に、第２のプラグの上側
まで延び且つ強誘電体膜よりなる容量絶縁膜を形成す
る。その後、容量絶縁膜における第２のプラグの上側に
形成されている部分に開口部を形成した後、該開口部を
介して第２のプラグと電気的に接続するように容量上部
電極を形成する。その後、容量上部電極を含む第１の層
間絶縁膜の上に第２の層間絶縁膜を形成した後、第１の
層間絶縁膜及び第２の層間絶縁膜に、導電層と第２の層
間絶縁膜上の配線とを接続する第３のプラグを形成す
る。このため、容量上部電極の形成前に、具体的には、
トランジスタと容量下部電極とを接続する第１のプラグ
の形成と同時に、容量上部電極と導電層とを電気的に接
続する第２のプラグを第１の層間絶縁膜に形成できる。
これにより、第２のプラグ、導電層及び第３のプラグを
介して容量上部電極と配線とを電気的に接続することが
できる。すなわち、予め容量素子よりも下側に形成され
ている第２のプラグ及び導電層を用いて、容量上部電極
と配線とを電気的に接続することができる。従って、容
量上部電極の形成後に、容量上部電極と配線とを直接接
続するプラグを形成するためのコンタクトホールを形成
する必要がないので、容量上部電極が露出して水素雰囲
気又は還元性雰囲気にさらされる事態を回避できる。そ
の結果、容量上部電極として強い触媒作用を有するＰｔ
膜を用いる場合にも、容量絶縁膜を構成する強誘電体膜
の特性の劣化を防止して、強誘電体メモリの信頼性を向
上させることができる。
【００５３】また、第２の強誘電体メモリの製造方法に
よると、容量絶縁膜に設けた開口部を介して容量上部電
極と第２のプラグとを接続するため、容量上部電極の段
差は開口部の周縁部に沿って形成される。具体的には、
開口部の形状を例えば方形にすると、容量上部電極の段
差は開口部の周縁部である４辺に沿って４方向に形成さ
れる。このため、容量上部電極形成材料の段差部におけ
る被覆率に方向依存性があっても、容量上部電極の段差
が容量絶縁膜の１端辺に沿って１方向に形成される場合
（例えば第１の強誘電体メモリの製造方法）と比べて、
容量上部電極と第２のプラグとの間の電流パスが確実に
確保される。
【００５４】第２の強誘電体メモリの製造方法におい
て、容量下部電極を形成する工程は、第１の層間絶縁膜
の上に第２のプラグと接続するように接続パッドを形成
する工程を含み、容量上部電極を形成する工程は、容量
上部電極を接続パッドと接続するように形成する工程を
含むことが好ましい。
【００５５】このようにすると、容量下部電極の材料と
して用いられ且つ酸素バリア性を有する導電性膜を第２
のプラグの上面全体を覆うようにパターン化することに
よって、容量下部電極の形成と同時に接続パッドを形成
できる。このため、工程の増加を招くことなく、第２の
プラグの酸化を防止でき且つ容量上部電極と第２のプラ
グとを接続パッドを介して接続できる。
【００５６】第２の強誘電体メモリの製造方法におい
て、開口部を形成する工程は容量絶縁膜となる絶縁性膜
をパターン化する前に行なわれ、容量上部電極を形成す
る工程は、容量絶縁膜となる絶縁性膜と、容量上部電極
となる導電性膜とを同時にパターン化する工程を含むこ
とが好ましい。
【００５７】このようにすると、容量絶縁膜形成用のマ
スクパターンと容量上部電極形成用のマスクパターンと
の間でマスク合わせマージンを考慮する必要がなくなる
結果、強誘電体メモリのセルサイズを小さくでき、それ
によってメモリセルアレイ全体の占有面積を縮小するこ
とができる。
【００５８】本発明に係る第３の強誘電体メモリの製造
方法は、半導体基板上にトランジスタを形成する工程
と、トランジスタを含む半導体基板の上に第１の層間絶
縁膜を形成する工程と、第１の層間絶縁膜に、トランジ
スタと接続する第１のプラグを形成する工程と、第１の
層間絶縁膜の上に第１のプラグと接続するように容量下
部電極を形成する工程と、容量下部電極の上に、強誘電
体膜よりなる容量絶縁膜を形成する工程と、容量絶縁膜
の上に容量上部電極を形成する工程と、容量上部電極の
上に導電性水素バリア膜を形成する工程と、導電性水素
バリア膜を含む第１の層間絶縁膜の上に第２の層間絶縁
膜を形成する工程と、第２の層間絶縁膜に、導電性水素
バリア膜と接続する第２のプラグを形成する工程と、第
２の層間絶縁膜の上に第２のプラグと接続するように配
線を形成する工程とを備えている。
【００５９】第３の強誘電体メモリの製造方法による
と、トランジスタが形成された半導体基板上に第１の層
間絶縁膜を形成した後、第１の層間絶縁膜に、トランジ
スタと接続する第１のプラグを形成し、その後、第１の
層間絶縁膜の上に第１のプラグと接続する容量下部電極
を形成する。その後、容量下部電極の上に、強誘電体膜
よりなる容量絶縁膜、及び容量上部電極を順次形成した
後、容量上部電極の上に導電性水素バリア膜を形成す
る。その後、導電性水素バリア膜を含む第１の層間絶縁
膜の上に第２の層間絶縁膜を形成した後、第２の層間絶
縁膜に、導電性水素バリア膜と第２の層間絶縁膜上の配
線とを接続する第２のプラグを形成する。このため、導
電性水素バリア膜及び第２のプラグを介して容量上部電
極と配線とを電気的に接続することができる。従って、
容量上部電極の形成後に、容量上部電極と配線とを直接
接続するプラグを形成するためのコンタクトホールを形
成する必要がないので、容量上部電極が露出して水素雰
囲気又は還元性雰囲気にさらされる事態を回避できる。
その結果、容量上部電極として強い触媒作用を有するＰ
ｔ膜を用いる場合にも、容量絶縁膜を構成する強誘電体
膜の特性の劣化を防止して、強誘電体メモリの信頼性を
向上させることができる。
【００６０】また、第３の強誘電体メモリの製造方法に
よると、導電性水素バリア膜によって容量素子を常に覆
っているため、容量素子の耐還元性を向上させることが
できる。
【００６１】本発明に係る第４の強誘電体メモリの製造
方法は、半導体基板上における一の領域にトランジスタ
を形成する工程と、半導体基板上における他の領域に導
電層を形成する工程と、トランジスタ及び導電層を含む
半導体基板の上に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜に、トランジスタと接続する第１のプ
ラグと、導電層と接続する第２のプラグとを形成する工
程と、第１の層間絶縁膜の上に第１のプラグと接続する
ように容量下部電極を形成する工程と、容量下部電極の
上に、強誘電体膜よりなる容量絶縁膜を形成する工程
と、容量絶縁膜の上に容量上部電極を形成する工程と、
容量上部電極の上に、容量上部電極の外側まで延び且つ
第２のプラグと電気的に接続するように導電性水素バリ
ア膜を形成する工程と、導電性水素バリア膜を含む第１
の層間絶縁膜の上に第２の層間絶縁膜を形成する工程
と、第１の層間絶縁膜及び第２の層間絶縁膜に、導電層
と接続する第３のプラグを形成する工程と、第２の層間
絶縁膜の上に第３のプラグと接続するように配線を形成
する工程とを備えている。
【００６２】第４の強誘電体メモリの製造方法による
と、トランジスタ及び導電層が形成された半導体基板上
に第１の層間絶縁膜を形成した後、第１の層間絶縁膜
に、トランジスタと接続する第１のプラグと、導電層と
接続する第２のプラグとを形成する。その後、第１の層
間絶縁膜の上に第１のプラグと接続する容量下部電極を
形成した後、容量下部電極の上に、強誘電体膜よりなる
容量絶縁膜、及び容量上部電極を順次形成し、その後、
容量上部電極の上に、容量上部電極の外側まで延び且つ
第２のプラグと電気的に接続する導電性水素バリア膜を
形成する。その後、導電性水素バリア膜を含む第１の層
間絶縁膜の上に第２の層間絶縁膜を形成した後、第１の
層間絶縁膜及び第２の層間絶縁膜に、導電層と第２の層
間絶縁膜上の配線とを接続する第３のプラグを形成す
る。このため、容量上部電極の形成前に、具体的には、
トランジスタと容量下部電極とを接続する第１のプラグ
の形成と同時に、導電性水素バリア膜と導電層とを接続
する第２のプラグを第１の層間絶縁膜に形成できる。こ
れにより、導電性水素バリア膜、第２のプラグ、導電層
及び第３のプラグを介して容量上部電極と配線とを電気
的に接続することができる。すなわち、予め容量素子よ
りも下側に形成されている第２のプラグ及び導電層を用
いて、容量上部電極と配線とを電気的に接続することが
できる。従って、容量上部電極の形成後に、容量上部電
極と配線とを直接接続するプラグを形成するためのコン
タクトホールを形成する必要がないので、容量上部電極
が露出して水素雰囲気又は還元性雰囲気にさらされる事
態を回避できる。その結果、容量上部電極として強い触
媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜を
構成する強誘電体膜の特性の劣化を防止して、強誘電体
メモリの信頼性を向上させることができる。
【００６３】また、第４の強誘電体メモリの製造方法に
よると、導電性水素バリア膜によって容量素子を常に覆
っているため、容量素子の耐還元性を向上させることが
できる。
【００６４】第４の強誘電体メモリの製造方法におい
て、容量下部電極を形成する工程は、第１の層間絶縁膜
の上に第２のプラグと接続するように接続パッドを形成
する工程を含み、導電性水素バリア膜を形成する工程
は、導電性水素バリア膜を接続パッドと接続するように
形成する工程を含むことが好ましい。
【００６５】このようにすると、容量下部電極の材料と
して用いられ且つ酸素バリア性を有する導電性膜を第２
のプラグの上面全体を覆うようにパターン化することに
よって、容量下部電極の形成と同時に接続パッドを形成
できる。このため、工程の増加を招くことなく、第２の
プラグの酸化を防止でき且つ導電性水素バリア膜と第２
のプラグとを接続パッドを介して接続できる。
【００６６】容量下部電極を形成する工程が接続パッド
を形成する工程を含む場合、容量絶縁膜を形成する工程
は、容量絶縁膜を、その端部が接続パッドの上に位置す
るように形成する工程を含むことが好ましい。
【００６７】このようにすると、容量絶縁膜となる絶縁
性膜に対して大きなエッチング選択比を有する導電性膜
を接続パッドの材料として用いると共に、該接続パッド
をエッチングストッパーとして前記の絶縁性膜をパター
ン化することによって、オーバーエッチングに起因する
段差形成を防止しながら容量絶縁膜を形成できる。
【００６８】第４の強誘電体メモリの製造方法におい
て、導電性水素バリア膜を形成する工程は、容量絶縁膜
となる絶縁性膜及び容量上部電極となる第１の導電性膜
をパターン化するために用いられたマスクパターンを用
いて、導電性水素バリア膜となる第２の導電性膜をパタ
ーン化した後、導電性水素バリア膜の側面に第２のプラ
グと電気的に接続するように導電性のサイドウォールを
形成する工程を含むことが好ましい。
【００６９】このようにすると、製造工程で用いられる
マスクパターンの数を低減できると共に、導電性水素バ
リア膜と第２のプラグとをサイドウォールを介して電気
的に接続できる。
【００７０】導電性水素バリア膜を形成する工程がサイ
ドウォールを形成する工程を含む場合、サイドウォール
は水素バリア性を有することが好ましい。
【００７１】このようにすると、水素バリア膜によって
容量素子全体を確実に覆うことができるため、容量素子
の耐還元性を向上させることができる。
【００７２】また、導電性水素バリア膜を形成する工程
がサイドウォールを形成する工程を含む場合、容量下部
電極を形成する工程は、第１の層間絶縁膜の上に第２の
プラグと接続するように接続パッドを形成する工程を含
み、導電性水素バリア膜を形成する工程は、サイドウォ
ールを接続パッドと接続するように形成する工程を含む
ことが好ましい。
【００７３】このようにすると、容量下部電極の材料と
して用いられ且つ酸素バリア性を有する導電性膜を第２
のプラグの上面全体を覆うようにパターン化することに
よって、容量下部電極の形成と同時に接続パッドを形成
できる。このため、工程の増加を招くことなく、第２の
プラグの酸化を防止でき且つサイドウォールと第２のプ
ラグとを接続パッドを介して接続できる。
【００７４】導電性水素バリア膜を形成する工程がサイ
ドウォールを形成する工程を含み、且つ容量下部電極を
形成する工程が接続パッドを形成する工程を含む場合、
容量絶縁膜を形成する工程は、容量絶縁膜を、その端部
が接続パッドの上に位置するように形成する工程を含む
ことが好ましい。
【００７５】このようにすると、容量絶縁膜となる絶縁
性膜に対して大きなエッチング選択比を有する導電性膜
を接続パッドの材料として用いると共に、該接続パッド
をエッチングストッパーとして前記の絶縁性膜をパター
ン化することによって、オーバーエッチングに起因する
段差形成を防止しながら容量絶縁膜を形成できる。
【００７６】第１、第２又は第４の強誘電体メモリの製
造方法において、導電層は、半導体基板の表面部に形成
された不純物拡散層、又は前記不純物拡散層の表面部が
シリサイド化された層であることが好ましい。
【００７７】このようにすると、導電層として、半導体
基板上に形成されたポリシリコン層等を用いる場合と比
べて、導電層を低抵抗化できる。
【００７８】第１、第２又は第４の強誘電体メモリの製
造方法において、第１の層間絶縁膜は下層膜とその上に
形成された上層膜とを有しており、導電層は下層膜と上
層膜との間に形成されていることが好ましい。
【００７９】このようにすると、導電層として、半導体
基板の表面部に形成された不純物拡散層を用いる場合と
比べて、基板電位を簡単に設定できると共に強誘電体メ
モリのセルサイズを小さくできる。また、導電層と接続
する第２又は第３のプラグが埋め込まれるホールのアス
ペクト比が小さくなるので、各プラグの形成不良や高抵
抗化を防止できる。
【００８０】第１、第２、第３又は第４の強誘電体メモ
リの製造方法において、容量上部電極の少なくとも一部
は、Ｐｔ膜又はＰｔを含む合金膜よりなることが好まし
い。
【００８１】このようにすると、容量絶縁膜を構成する
強誘電体膜の結晶を、整合性の良いＰｔ結晶面から十分
に成長させることができる。
【００８２】第３又は第４の強誘電体メモリの製造方法
において、導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、Ｔ
ｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡ
ｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、Ｔａ
Ｎ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜より
なることが好ましい。
【００８３】このようにすると、容量素子の耐還元性を
確実に向上させることができると共に、導電性水素バリ
ア膜を介して容量上部電極とプラグ等とを電気的に確実
に接続することができる。
【００８４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る強誘電体メモリ及びその製造方
法について図面を参照しながら説明する。
【００８５】図１（ａ）、（ｂ）、図２（ａ）、
（ｂ）、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）
は、第１の実施形態に係る強誘電体メモリの製造方法の
各工程を示す断面図である。尚、図１（ｂ）は図１
（ａ）におけるＩ−Ｉ線の断面図であり、図４（ｂ）は
図４（ａ）におけるIV−IV線の断面図である。
【００８６】まず、図１（ａ）及び（ｂ）に示すよう
に、半導体基板１００の表面に、ＳＴＩ構造を有する素
子分離領域１０１を形成する。その後、半導体基板１０
０における素子分離領域１０１により囲まれた領域のう
ち、メモリセルが形成される各領域（以下、メモリセル
領域と称する）の上に、第１のゲート絶縁膜１０２を介
して、メモリセルトランジスタを構成する第１のゲート
電極１０３を形成する。その後、第１のゲート電極１０
３の側面に絶縁性の第１のサイドウォール１０４を形成
すると共に、半導体基板１００における各メモリセル領
域の表面部に、下層となる第１の低濃度不純物拡散層１
０５及び上層となる第１の高濃度不純物拡散層１０６を
形成する。第１の低濃度不純物拡散層１０５及び第１の
高濃度不純物拡散層１０６は、メモリセルトランジスタ
のソース領域又はドレイン領域となる。
【００８７】また、図１（ａ）に示すように、半導体基
板１００における素子分離領域１０１により囲まれた領
域のうち、メモリセル領域以外の他の領域（以下、非メ
モリセル領域と称する）の上に、第２のゲート絶縁膜１
０７を介して、制御トランジスタを構成する第２のゲー
ト電極１０８を形成する。その後、第２のゲート電極１
０８の側面に絶縁性の第２のサイドウォール１０９を形
成すると共に、半導体基板１００における非メモリセル
領域の表面部に、下層となる第２の低濃度不純物拡散層
１１０及び上層となる第２の高濃度不純物拡散層１１１
を形成する。第２の低濃度不純物拡散層１１０及び第２
の高濃度不純物拡散層１１１は、制御トランジスタのソ
ース領域又はドレイン領域となる。
【００８８】尚、第１の実施形態において、メモリセル
トランジスタ及び制御トランジスタのそれぞれを構成す
るゲート電極等の各要素を要素毎に同時に形成してもよ
い。
【００８９】次に、図１（ａ）及び（ｂ）に示すよう
に、メモリセルトランジスタ及び制御トランジスタが形
成されている半導体基板１００上に第１の層間絶縁膜１
１２を形成する。その後、第１の層間絶縁膜１１２に、
第１の高濃度不純物拡散層１０６（ソース領域となる部
分）と接続し且つタングステンよりなる第１のプラグ１
１３、及び、第２の高濃度不純物拡散層１１１（ソース
領域となる部分及びドレイン領域となる部分のうちのい
ずれか一方）と接続し且つタングステンよりなる第２の
プラグ１１４を形成する。
【００９０】次に、第１の層間絶縁膜１１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図２（ａ）に示すよう
に、酸素バリア性を有する導電性膜よりなり且つ第１の
プラグ１１３の上面を覆う容量下部電極１１５、及び酸
素バリア性を有する導電性膜よりなり且つ第２のプラグ
１１４の上面を覆う接続パッド１１６を形成する。これ
により、メモリセルトランジスタと容量下部電極１１５
とが第１のプラグ１１３を介して接続される。その後、
容量下部電極１１５同士の間の領域又は容量下部電極１
１５と接続パッド１１６との間の領域に、絶縁膜１１７
を、その上面と容量下部電極１１５及び接続パッド１１
６のそれぞれの上面とが面一になるように埋め込む。
【００９１】次に、絶縁膜１１７が形成された第１の層
間絶縁膜１１２の上に全面に亘って、ＰＺＴ（ＰｂＺｒ
XＴｉ1-XＯ3 （但し０≦ｘ≦１））系又はＳＢＴ（Ｓｒ
Ｂｉ 2 Ｔａ2Ｏ9）系の材料よりなる強誘電体膜を成膜し
た後、該強誘電体膜をパターン化することによって、図
２（ｂ）に示すように、容量下部電極１１５の上面を覆
う容量絶縁膜１１８を形成する。
【００９２】次に、容量絶縁膜１１８が形成された第１
の層間絶縁膜１１２の上に全面に亘って、Ｐｔ又はＰｔ
を含む合金よりなる導電性膜を成膜した後、該導電性膜
をパターン化することによって、図３（ａ）に示すよう
に、容量絶縁膜１１８の上面を覆い且つ容量絶縁膜１１
８の外側まで延びる容量上部電極１１９を形成する。具
体的には、容量上部電極１１９は、接続パッド１１６の
上面の少なくとも一部分を覆う張り出し部１１９ａを有
しており、該張り出し部１１９ａは、容量上部電極１１
９となる導電性膜をパターン化するときに形成される。
これにより、容量上部電極１１９と第２のプラグ１１４
とが接続パッド１１６を介して接続されるので、容量上
部電極１１９と第２の高濃度不純物拡散層１１１とが第
２のプラグ１１４を介して電気的に接続される。尚、容
量下部電極１１５、容量絶縁膜１１８及び容量上部電極
１１９により容量素子が構成されている。
【００９３】次に、図３（ｂ）に示すように、容量素子
が形成された第１の層間絶縁膜１１２の上に第２の層間
絶縁膜１２０を形成する。その後、第１の層間絶縁膜１
１２、絶縁膜１１７及び第２の層間絶縁膜１２０に、タ
ングステンよりなる第３のプラグ１２１を、第２の高濃
度不純物拡散層１１１（ソース領域となる部分及びドレ
イン領域となる部分のうち第２のプラグ１１４が接続さ
れていない方）と接続するように形成する。
【００９４】次に、図３（ｃ）に示すように、第２の層
間絶縁膜１２０の上に、アルミニウム等よりなる配線１
２２を第３のプラグ１２１と接続するように形成する。
これにより、配線１２２と第２の高濃度不純物拡散層１
１１とが第３のプラグ１２１を介して接続される。その
後、図４（ａ）及び（ｂ）に示すように、配線１２２を
含む第２の層間絶縁膜１２０の上に第３の層間絶縁膜１
２３を形成した後、第３の層間絶縁膜１２３に、タング
ステンよりなる第４のプラグ１２４を、配線１２２と接
続するように形成する。尚、図４（ｂ）に示すように、
第１の層間絶縁膜１１２、絶縁膜１１７及び第２の層間
絶縁膜１２０には第５のプラグ１２５が形成されてお
り、それによって第１の高濃度不純物拡散層１０６（ド
レイン領域となる部分）と配線１２２とが接続されてい
る。その後、図示は省略しているが、第３の層間絶縁膜
１２３の上に、さらに上層の層間絶縁膜、配線又は表面
保護膜等を形成することによって、強誘電体メモリを完
成させる。
【００９５】以上に説明したように、第１の実施形態に
よると、メモリセルトランジスタ、及び第２の高濃度不
純物拡散層１１１を含む制御トランジスタが形成された
半導体基板１００上に第１の層間絶縁膜１１２を形成し
た後、第１の層間絶縁膜１１２に、メモリセルトランジ
スタと接続する第１のプラグ１１３、及び第２の高濃度
不純物拡散層１１１と接続する第２のプラグ１１４を形
成する。その後、第１の層間絶縁膜１１２の上に第１の
プラグ１１３と接続する容量下部電極１１５を形成した
後、容量下部電極１１５の上に、強誘電体膜よりなる容
量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び
且つ第２のプラグ１１４と電気的に接続する容量上部電
極１１９を順次形成する。その後、容量上部電極１１９
を含む第１の層間絶縁膜１１２の上に第２の層間絶縁膜
１２０を形成した後、第１の層間絶縁膜１１２及び第２
の層間絶縁膜１２０に、第２の高濃度不純物拡散層１１
１と第２の層間絶縁膜１２０上の配線１２２とを接続す
る第３のプラグ１２１を形成する。このため、容量上部
電極１１９の形成前に、具体的には、メモリセルトラン
ジスタと容量下部電極１１５とを接続する第１のプラグ
１１３の形成と同時に、容量上部電極１１９と第２の高
濃度不純物拡散層１１１とを接続する第２のプラグ１１
４を第１の層間絶縁膜１１２に形成できる。これによ
り、第２のプラグ１１４、第２の高濃度不純物拡散層１
１１及び第３のプラグ１２１を介して容量上部電極１１
９と配線１２２とを電気的に接続することができる。す
なわち、予め容量素子よりも下側に形成されている第２
のプラグ１１４及び第２の高濃度不純物拡散層１１１を
用いて、容量上部電極１１９と配線１２２とを電気的に
接続することができる。従って、容量上部電極１１９の
形成後に、容量上部電極１１９と配線１２２とを直接接
続するプラグを形成するためのコンタクトホールを形成
する必要がないので、容量上部電極１１９が露出して水
素雰囲気又は還元性雰囲気にさらされる事態を回避でき
る。その結果、容量上部電極１１９として強い触媒作用
を有するＰｔ膜を用いる場合にも、容量絶縁膜１１８を
構成する強誘電体膜の特性の劣化を防止して強誘電体メ
モリの信頼性を向上させることができる。
【００９６】また、第１の実施形態によると、酸素バリ
ア性を有する容量下部電極１１５が第１のプラグ１１３
の上面を覆っていると共に、酸素バリア性を有する接続
パッド１１６が第２のプラグ１１４の上面を覆ってい
る。このため、容量絶縁膜１１８を構成する強誘電体膜
を酸素雰囲気中で焼結するときに、第１のプラグ１１３
及び第２のプラグ１１４が酸化されることを防止でき
る。
【００９７】また、第１の実施形態によると、容量下部
電極１１５の材料として用いられ且つ酸素バリア性を有
する導電性膜を第２のプラグ１１４の上面全体を覆うよ
うにパターン化することによって、容量下部電極１１５
の形成と同時に接続パッド１１６を形成するため、工程
の増加を招くことなく第２のプラグ１１４の酸化を防止
できる。また、容量上部電極１１９を接続パッド１１６
と接続するように形成するため、容量上部電極１１９と
第２のプラグ１１４とを接続パッド１１６を介して接続
できる。
【００９８】また、第１の実施形態によると、容量下部
電極１１５同士の間の領域又は容量下部電極１１５と接
続パッド１１６との間の領域に、絶縁膜１１７を、その
上面と容量下部電極１１５及び接続パッド１１６のそれ
ぞれの上面とが面一になるように埋め込む。このため、
容量絶縁膜１１８等の堆積工程を平坦な下地上で行なえ
るので、容量素子の信頼性つまり強誘電体メモリの信頼
性を向上させることができる。
【００９９】また、第１の実施形態によると、第２の高
濃度不純物拡散層１１１の表面部をシリサイド化してシ
リサイド層を形成しておき、該シリサイド層を、第２の
プラグ１１４と第３のプラグ１２１とを接続する導電層
として用いた場合、次のような効果が得られる。すなわ
ち、第２のプラグ１１４と第３のプラグ１２１とを接続
する導電層として、半導体基板１００上に形成されたポ
リシリコン層等を用いる場合と比べて、該導電層を低抵
抗化できる。
【０１００】尚、第１の実施形態において、第１のプラ
グ１１３、第２のプラグ１１４、又は第３のプラグ１２
１等の材料として、タングステンを用いたが、これに代
えて、ポリシリコン等を用いてもよい。
【０１０１】また、第１の実施形態において、容量下部
電極１１５としては、酸素含有率の少ないＴｉＯＮ膜若
しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密
着層として機能する）とし、且つ耐酸化性の強いＰｔ膜
若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び
導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2膜
若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いるこ
とが好ましい。
【０１０２】また、第１の実施形態において、容量下部
電極１１５同士の間に埋め込まれる絶縁膜１１７として
は、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用い
ることが好ましい。
【０１０３】また、第１の実施形態において、容量絶縁
膜１１８を構成する強誘電体膜の材料としては、ＰＺＴ
系の材料又はＳＢＴ系の材料等を用いることが好まし
い。
【０１０４】また、第１の実施形態において、容量上部
電極１１９としては、耐酸化性の強いＰｔ膜若しくはＰ
ｔを含む合金膜、酸化物が酸素バリア性及び導電性を有
するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩ
ｒＯ2 膜等を少なくとも一部分に用いることが好まし
い。このようにすると、容量絶縁膜１１８を構成する強
誘電体膜の結晶を十分に成長させることができる。
【０１０５】また、第１の実施形態において、半導体基
板１００上における非メモリセル領域に、第２のゲート
電極１０８等により構成される制御トランジスタ（容量
上部電極１１９つまりメモリセルプレートをＯＮ／ＯＦ
Ｆするドライバーとしての機能を有している）を形成し
た。すなわち、第１の実施形態においては、制御トラン
ジスタがＯＮになっている場合のみ、容量上部電極１１
９と配線１２２とは、第２のプラグ１１４、第２の高濃
度不純物拡散層１１１（つまり制御トランジスタのソー
ス領域又はドレイン領域）及び第３のプラグ１２１を介
して電気的に接続される。それに対して回路構成上、制
御トランジスタを必要としない強誘電体メモリにおいて
は、例えば図５に示すように、半導体基板１００上にお
ける非メモリセル領域に第２の高濃度不純物拡散層１１
１のみを形成してもよい。この場合、容量上部電極１１
９と配線１２２とは、第２のプラグ１１４、第２の高濃
度不純物拡散層１１１及び第３のプラグ１２１を介して
常に電気的に接続される。また、この場合、第２の高濃
度不純物拡散層１１１の表面部をシリサイド化してもよ
い。
【０１０６】また、第１の実施形態において、第２のプ
ラグ１１４の上面を酸素バリア性を有する接続パッド１
１６により覆ったが、これに代えて、例えば第２のプラ
グ１１４が酸素バリア性を有する材料よりなる場合に
は、接続パッド１１６を形成しなくてもよい。このよう
にすると、強誘電体メモリの集積度を向上させることが
できる。また、このとき、容量上部電極１１９の張り出
し部１１９ａは、第２のプラグ１１４の上面の少なくと
も一部分を覆うことが好ましい。
【０１０７】また、第１の実施形態において、容量下部
電極１１５同士の間の領域又は容量下部電極１１５と接
続パッド１１６との間の領域に、絶縁膜１１７を埋め込
んだが、これに代えて、絶縁膜１１７を形成しなくても
よい。
【０１０８】また、第１の実施形態において、容量上部
電極１１９を形成する前に、容量絶縁膜１１８の側面に
サイドウォールを形成しておくことが好ましい。このよ
うにすると、容量上部電極１１９となる導電性膜の段差
被覆性が向上して、容量上部電極１１９の張り出し部１
１９ａに断線が生じる事態を防止できるので、強誘電体
メモリの信頼性を向上させることができる。
【０１０９】また、第１の実施形態において、第２の層
間絶縁膜１２０の上に第３のプラグ１２１と接続するよ
うに配線１２２を形成したが、これに代えて、第２の層
間絶縁膜１２０に第３のプラグ１２１と接続するように
配線１２２を埋め込んでもよい。
【０１１０】（第１の実施形態の第１変形例）以下、本
発明の第１の実施形態の第１変形例に係る強誘電体メモ
リ及びその製造方法について図面を参照しながら説明す
る。
【０１１１】図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）
及び図８（ａ）、（ｂ）は、第１の実施形態の第１変形
例に係る強誘電体メモリの製造方法の各工程を示す断面
図である。
【０１１２】まず、図６（ａ）に示すように、半導体基
板１００の表面に、ＳＴＩ構造を有する素子分離領域１
０１を形成する。その後、半導体基板１００における素
子分離領域１０１により囲まれた領域のうち各メモリセ
ル領域の表面部に、下層となる第１の低濃度不純物拡散
層１０５及び上層となる第１の高濃度不純物拡散層１０
６を形成する。第１の低濃度不純物拡散層１０５及び第
１の高濃度不純物拡散層１０６は、メモリセルトランジ
スタ（ゲート電極等の図示省略）のソース領域又はドレ
イン領域となる。
【０１１３】また、図６（ａ）に示すように、半導体基
板１００における非メモリセル領域の上に、第２のゲー
ト絶縁膜１０７を介して、制御トランジスタを構成する
第２のゲート電極１０８を形成する。その後、第２のゲ
ート電極１０８の側面に絶縁性の第２のサイドウォール
１０９を形成すると共に、半導体基板１００における非
メモリセル領域の表面部に、下層となる第２の低濃度不
純物拡散層１１０及び上層となる第２の高濃度不純物拡
散層１１１を形成する。第２の低濃度不純物拡散層１１
０及び第２の高濃度不純物拡散層１１１は、制御トラン
ジスタのソース領域又はドレイン領域となる。
【０１１４】尚、第１の実施形態の第１変形例におい
て、メモリセルトランジスタ及び制御トランジスタのそ
れぞれを構成するゲート電極等の各要素を要素毎に同時
に形成してもよい。
【０１１５】次に、図６（ａ）に示すように、メモリセ
ルトランジスタ及び制御トランジスタが形成されている
半導体基板１００上に第１の層間絶縁膜１１２を形成す
る。その後、第１の層間絶縁膜１１２に、第１の高濃度
不純物拡散層１０６（ソース領域となる部分）と接続し
且つタングステンよりなる第１のプラグ１１３、及び、
第２の高濃度不純物拡散層１１１（ソース領域となる部
分及びドレイン領域となる部分のうちのいずれか一方）
と接続し且つタングステンよりなる第２のプラグ１１４
を形成する。
【０１１６】次に、第１の層間絶縁膜１１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図６（ｂ）に示すよう
に、酸素バリア性を有する導電性膜よりなり且つ第１の
プラグ１１３の上面を覆う容量下部電極１１５、及び酸
素バリア性を有する導電性膜よりなり且つ第２のプラグ
１１４の上面を覆う接続パッド１１６を形成する。これ
により、メモリセルトランジスタと容量下部電極１１５
とが第１のプラグ１１３を介して接続される。その後、
容量下部電極１１５同士の間の領域又は容量下部電極１
１５と接続パッド１１６との間の領域に、絶縁膜１１７
を、その上面と容量下部電極１１５及び接続パッド１１
６のそれぞれの上面とが面一になるように埋め込む。
【０１１７】次に、絶縁膜１１７が形成された第１の層
間絶縁膜１１２の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含
む合金よりなる導電性膜を順次成膜した後、該導電性膜
及び強誘電体膜を同一のマスクパターン（図示省略）を
用いてパターン化する。これにより、図６（ｃ）に示す
ように、容量下部電極１１５の上面を覆う容量絶縁膜１
１８、及び容量絶縁膜１１８の上面を覆う容量上部電極
１１９を形成する。このとき、容量絶縁膜１１８及び容
量上部電極１１９を、それぞれの端部が接続パッド１１
６の上に位置するように形成する。尚、容量下部電極１
１５、容量絶縁膜１１８及び容量上部電極１１９により
容量素子が構成されている。
【０１１８】次に、容量素子が形成された第１の層間絶
縁膜１１２の上に全面に亘って、導電性膜（図示省略）
を堆積した後、該導電性膜に対してエッチバックを行な
うことによって、図７（ａ）に示すように、容量上部電
極１１９の側面に導電性の第３のサイドウォール１１９
ｂを接続パッド１１６と接続するように形成する。これ
により、容量上部電極１１９と第２の高濃度不純物拡散
層１１１とが第２のプラグ１１４を介して電気的に接続
される。
【０１１９】次に、図７（ｂ）に示すように、容量素子
が形成された第１の層間絶縁膜１１２の上に第２の層間
絶縁膜１２０を形成する。その後、第１の層間絶縁膜１
１２、絶縁膜１１７及び第２の層間絶縁膜１２０に、タ
ングステンよりなる第３のプラグ１２１を、第２の高濃
度不純物拡散層１１１（ソース領域となる部分及びドレ
イン領域となる部分のうち第２のプラグ１１４が接続さ
れていない方）と接続するように形成する。
【０１２０】次に、図８（ａ）に示すように、第２の層
間絶縁膜１２０の上に、アルミニウム等よりなる配線１
２２を第３のプラグ１２１と接続するように形成する。
これにより、配線１２２と第２の高濃度不純物拡散層１
１１とが第３のプラグ１２１を介して接続される。その
後、図８（ｂ）に示すように、配線１２２を含む第２の
層間絶縁膜１２０の上に第３の層間絶縁膜１２３を形成
した後、第３の層間絶縁膜１２３に、タングステンより
なる第４のプラグ１２４を、配線１２２と接続するよう
に形成する。その後、図示は省略しているが、第３の層
間絶縁膜１２３の上に、さらに上層の層間絶縁膜、配線
又は表面保護膜等を形成することによって、強誘電体メ
モリを完成させる。
【０１２１】以上に説明したように、第１の実施形態の
第１変形例によると、メモリセルトランジスタ、及び第
２の高濃度不純物拡散層１１１を含む制御トランジスタ
が形成された半導体基板１００上に第１の層間絶縁膜１
１２を形成した後、第１の層間絶縁膜１１２に、メモリ
セルトランジスタと接続する第１のプラグ１１３、及び
第２の高濃度不純物拡散層１１１と接続する第２のプラ
グ１１４を形成する。その後、第１の層間絶縁膜１１２
の上に第１のプラグ１１３と接続する容量下部電極１１
５を形成した後、容量絶縁膜１１８となる強誘電体膜及
び容量上部電極１１９となる導電性膜を同一のマスクパ
ターンを用いてパターン化することにより、容量下部電
極１１５の上面を覆う容量絶縁膜１１８、及び容量絶縁
膜１１８の上面を覆う容量上部電極１１９を形成する。
その後、容量上部電極１１９の側面に導電性の第３のサ
イドウォール１１９ｂを第２のプラグ１１４と電気的に
接続するように形成する。その後、容量上部電極１１９
を含む第１の層間絶縁膜１１２の上に第２の層間絶縁膜
１２０を形成した後、第１の層間絶縁膜１１２及び第２
の層間絶縁膜１２０に、第２の高濃度不純物拡散層１１
１と第２の層間絶縁膜１２０上の配線１２２とを接続す
る第３のプラグ１２１を形成する。このため、容量上部
電極１１９の形成前に、具体的には、メモリセルトラン
ジスタと容量下部電極１１５とを接続する第１のプラグ
１１３の形成と同時に、第３のサイドウォール１１９ｂ
を介して容量上部電極１１９と第２の高濃度不純物拡散
層１１１とを接続する第２のプラグ１１４を第１の層間
絶縁膜１１２に形成できる。これにより、第２のプラグ
１１４、第２の高濃度不純物拡散層１１１及び第３のプ
ラグ１２１を介して容量上部電極１１９と配線１２２と
を電気的に接続することができる。すなわち、予め容量
素子よりも下側に形成されている第２のプラグ１１４及
び第２の高濃度不純物拡散層１１１を用いて、容量上部
電極１１９と配線１２２とを電気的に接続することがで
きる。従って、容量上部電極１１９の形成後に、容量上
部電極１１９と配線１２２とを直接接続するプラグを形
成するためのコンタクトホールを形成する必要がないの
で、容量上部電極１１９が露出して水素雰囲気又は還元
性雰囲気にさらされる事態を回避できる。その結果、容
量上部電極１１９として強い触媒作用を有するＰｔ膜を
用いる場合にも、容量絶縁膜１１８を構成する強誘電体
膜の特性の劣化を防止して強誘電体メモリの信頼性を向
上させることができる。
【０１２２】また、第１の実施形態の第１変形例による
と、酸素バリア性を有する容量下部電極１１５が第１の
プラグ１１３の上面を覆っていると共に、酸素バリア性
を有する接続パッド１１６が第２のプラグ１１４の上面
を覆っている。このため、容量絶縁膜１１８を構成する
強誘電体膜を酸素雰囲気中で焼結するときに、第１のプ
ラグ１１３及び第２のプラグ１１４が酸化されることを
防止できる。
【０１２３】また、第１の実施形態の第１変形例による
と、容量下部電極１１５の材料として用いられ且つ酸素
バリア性を有する導電性膜を第２のプラグ１１４の上面
全体を覆うようにパターン化することによって、容量下
部電極１１５の形成と同時に接続パッド１１６を形成す
るため、工程の増加を招くことなく第２のプラグ１１４
の酸化を防止できる。また、容量上部電極１１９の側面
に導電性の第３のサイドウォール１１９ｂを接続パッド
１１６と接続するように形成するため、容量上部電極１
１９と第２のプラグ１１４とを第３のサイドウォール１
１９ｂ及び接続パッド１１６を介して接続できる。
【０１２４】また、第１の実施形態の第１変形例による
と、容量絶縁膜１１８を、その端部が接続パッド１１６
の上に位置するように形成する。このため、容量絶縁膜
１１８となる絶縁性膜に対して大きなエッチング選択比
を有する導電性膜を接続パッド１１６の材料として用い
ると共に、該接続パッド１１６をエッチングストッパー
として前記の絶縁性膜をパターン化することによって、
オーバーエッチングに起因する段差形成を防止しながら
容量絶縁膜１１８を形成できる。
【０１２５】また、第１の実施形態の第１変形例による
と、容量絶縁膜１１８となる絶縁性膜をパターン化する
ために用いられたマスクパターンを用いて、容量上部電
極１１９となる導電性膜をパターン化するため、製造工
程で用いられるマスクパターンの数を低減できる。
【０１２６】また、第１の実施形態の第１変形例による
と、容量下部電極１１５同士の間の領域又は容量下部電
極１１５と接続パッド１１６との間の領域に、絶縁膜１
１７を、その上面と容量下部電極１１５及び接続パッド
１１６のそれぞれの上面とが面一になるように埋め込
む。このため、容量絶縁膜１１８等の堆積工程を平坦な
下地上で行なえるので、容量素子の信頼性つまり強誘電
体メモリの信頼性を向上させることができる。
【０１２７】また、第１の実施形態の第１変形例による
と、第２の高濃度不純物拡散層１１１の表面部をシリサ
イド化してシリサイド層を形成しておき、該シリサイド
層を、第２のプラグ１１４と第３のプラグ１２１とを接
続する導電層として用いた場合、次のような効果が得ら
れる。すなわち、第２のプラグ１１４と第３のプラグ１
２１とを接続する導電層として、半導体基板１００上に
形成されたポリシリコン層等を用いる場合と比べて、該
導電層を低抵抗化できる。
【０１２８】尚、第１の実施形態の第１変形例におい
て、第３のサイドウォール１１９ｂを構成する導電性膜
としては、容量上部電極１１９又は容量下部電極１１５
を構成する導電性膜に対して大きなエッチング選択比を
有する導電性膜、例えばＴｉＮ膜又はＴａＮ膜等を用い
ることが好ましい。このようにすると、第３のサイドウ
ォール１１９ｂの形成時に容量上部電極１１９又は容量
下部電極１１５が受ける損傷を抑制することができる。
【０１２９】また、第１の実施形態の第１変形例におい
て、第１のプラグ１１３、第２のプラグ１１４、又は第
３のプラグ１２１等の材料として、タングステンを用い
たが、これに代えて、ポリシリコン等を用いてもよい。
【０１３０】また、第１の実施形態の第１変形例におい
て、容量下部電極１１５としては、酸素含有率の少ない
ＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等
を下層膜（密着層として機能する）とし、且つ耐酸化性
の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素
バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又
はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層
膜を用いることが好ましい。
【０１３１】また、第１の実施形態の第１変形例におい
て、容量下部電極１１５同士の間に埋め込まれる絶縁膜
１１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯ
Ｎ膜等を用いることが好ましい。
【０１３２】また、第１の実施形態の第１変形例におい
て、容量絶縁膜１１８を構成する強誘電体膜の材料とし
ては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いるこ
とが好ましい。
【０１３３】また、第１の実施形態の第１変形例におい
て、容量上部電極１１９としては、耐酸化性の強いＰｔ
膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及
び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2
膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いるこ
とが好ましい。このようにすると、容量絶縁膜１１８を
構成する強誘電体膜の結晶を十分に成長させることがで
きる。
【０１３４】また、第１の実施形態の第１変形例におい
て、半導体基板１００上における非メモリセル領域に、
第２のゲート電極１０８等により構成される制御トラン
ジスタを形成したが、回路構成上、制御トランジスタを
必要としない強誘電体メモリにおいては、半導体基板１
００上における非メモリセル領域に第２の高濃度不純物
拡散層１１１のみを形成してもよい。この場合、第２の
高濃度不純物拡散層１１１の表面部をシリサイド化して
もよい。
【０１３５】また、第１の実施形態の第１変形例におい
て、第２のプラグ１１４の上面を酸素バリア性を有する
接続パッド１１６により覆ったが、これに代えて、例え
ば第２のプラグ１１４が酸素バリア性を有する材料より
なる場合には、接続パッド１１６を形成しなくてもよ
い。このようにすると、強誘電体メモリの集積度を向上
させることができる。また、このとき、第３のサイドウ
ォール１１９ｂは、第２のプラグ１１４の上面の少なく
とも一部分を覆うことが好ましい。
【０１３６】また、第１の実施形態の第１変形例におい
て、容量下部電極１１５同士の間の領域又は容量下部電
極１１５と接続パッド１１６との間の領域に、絶縁膜１
１７を埋め込んだが、これに代えて、絶縁膜１１７を形
成しなくてもよい。
【０１３７】また、第１の実施形態の第１変形例におい
て、第２の層間絶縁膜１２０の上に第３のプラグ１２１
と接続するように配線１２２を形成したが、これに代え
て、第２の層間絶縁膜１２０に第３のプラグ１２１と接
続するように配線１２２を埋め込んでもよい。
【０１３８】（第１の実施形態の第２変形例）以下、本
発明の第１の実施形態の第２変形例に係る強誘電体メモ
リ及びその製造方法について図面を参照しながら説明す
る。
【０１３９】図９（ａ）〜（ｃ）、図１０（ａ）〜
（ｃ）及び図１１（ａ）〜（ｃ）は、第１の実施形態の
第２変形例に係る強誘電体メモリの製造方法の各工程を
示す断面図である。
【０１４０】まず、図９（ａ）に示すように、半導体基
板１００の表面に、ＳＴＩ構造を有する素子分離領域１
０１を形成する。その後、半導体基板１００における素
子分離領域１０１により囲まれた領域のうち各メモリセ
ル領域の表面部に、下層となる第１の低濃度不純物拡散
層１０５及び上層となる第１の高濃度不純物拡散層１０
６を形成する。第１の低濃度不純物拡散層１０５及び第
１の高濃度不純物拡散層１０６は、メモリセルトランジ
スタ（ゲート電極等の図示省略）のソース領域又はドレ
イン領域となる。このとき、半導体基板１００における
非メモリセル領域の表面部に第１の低濃度不純物拡散層
１０５又は第１の高濃度不純物拡散層１０６が形成され
ていてもよい。その後、メモリセルトランジスタが形成
されている半導体基板１００上に第１の層間絶縁膜１１
２の下層膜１１２ａを形成する。
【０１４１】次に、図９（ｂ）に示すように、下層膜１
１２ａが形成された半導体基板１００における非メモリ
セル領域の上に、例えばポリシリコンよりなる導電層１
３０を形成した後、導電層１３０の上及び下層膜１１２
ａの上に、第１の層間絶縁膜１１２の上層膜１１２ｂを
形成する。
【０１４２】次に、図９（ｃ）に示すように、第１の層
間絶縁膜１１２の上層膜１１２ｂ及び下層膜１１２ａ
に、第１の高濃度不純物拡散層１０６（ソース領域とな
る部分）と接続し且つタングステンよりなる第１のプラ
グ１１３を形成すると共に、第１の層間絶縁膜１１２の
上層膜１１２ｂに、導電層１３０と接続し且つタングス
テンよりなる第２のプラグ１１４を形成する。
【０１４３】次に、第１の層間絶縁膜１１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図１０（ａ）に示すよ
うに、酸素バリア性を有する導電性膜よりなり且つ第１
のプラグ１１３の上面を覆う容量下部電極１１５、及び
酸素バリア性を有する導電性膜よりなり且つ第２のプラ
グ１１４の上面を覆う接続パッド１１６を形成する。こ
れにより、メモリセルトランジスタと容量下部電極１１
５とが第１のプラグ１１３を介して接続される。その
後、容量下部電極１１５同士の間の領域又は容量下部電
極１１５と接続パッド１１６との間の領域に、絶縁膜１
１７を、その上面と容量下部電極１１５及び接続パッド
１１６のそれぞれの上面とが面一になるように埋め込
む。
【０１４４】次に、絶縁膜１１７が形成された第１の層
間絶縁膜１１２の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜を成膜した後、該強誘電
体膜をパターン化することによって、図１０（ｂ）に示
すように、容量下部電極１１５の上面を覆う容量絶縁膜
１１８を形成する。
【０１４５】次に、容量絶縁膜１１８が形成された第１
の層間絶縁膜１１２の上に全面に亘って、Ｐｔ又はＰｔ
を含む合金よりなる導電性膜を成膜した後、該導電性膜
をパターン化することによって、図１０（ｃ）に示すよ
うに、容量絶縁膜１１８の上面を覆い且つ容量絶縁膜１
１８の外側まで延びる容量上部電極１１９を形成する。
具体的には、容量上部電極１１９は、接続パッド１１６
の上面の少なくとも一部分を覆う張り出し部１１９ａを
有しており、該張り出し部１１９ａは、容量上部電極１
１９となる導電性膜をパターン化するときに形成され
る。これにより、容量上部電極１１９と第２のプラグ１
１４とが接続パッド１１６を介して接続されるので、容
量上部電極１１９と導電層層１３０とが第２のプラグ１
１４を介して電気的に接続される。尚、容量下部電極１
１５、容量絶縁膜１１８及び容量上部電極１１９により
容量素子が構成されている。
【０１４６】次に、図１１（ａ）に示すように、容量素
子が形成された第１の層間絶縁膜１１２の上に第２の層
間絶縁膜１２０を形成する。その後、第１の層間絶縁膜
１１２の上層膜１１２ｂ、絶縁膜１１７、及び第２の層
間絶縁膜１２０に、タングステンよりなる第３のプラグ
１２１を導電層１３０と接続するように形成する。
【０１４７】次に、図１１（ｂ）に示すように、第２の
層間絶縁膜１２０の上に、アルミニウム等よりなる配線
１２２を第３のプラグ１２１と接続するように形成す
る。これにより、配線１２２と導電層１３０とが第３の
プラグ１２１を介して接続される。その後、図１１
（ｃ）に示すように、配線１２２を含む第２の層間絶縁
膜１２０の上に第３の層間絶縁膜１２３を形成した後、
第３の層間絶縁膜１２３に、タングステンよりなる第４
のプラグ１２４を、配線１２２と接続するように形成す
る。その後、図示は省略しているが、第３の層間絶縁膜
１２３の上に、さらに上層の層間絶縁膜、配線又は表面
保護膜等を形成することによって、強誘電体メモリを完
成させる。
【０１４８】以上に説明したように、第１の実施形態の
第２変形例によると、メモリセルトランジスタが形成さ
れた半導体基板１００上に第１の層間絶縁膜１１２の下
層膜１１２ａを形成した後、非メモリセル領域の下層膜
１１２ａの上に導電層１３０を形成し、その後、第１の
層間絶縁膜１１２の上層膜１１２ｂを形成する。その
後、第１の層間絶縁膜１１２に、メモリセルトランジス
タと接続する第１のプラグ１１３、及び導電層１３０と
接続する第２のプラグ１１４を形成する。その後、第１
の層間絶縁膜１１２の上に第１のプラグ１１３と接続す
る容量下部電極１１５を形成した後、容量下部電極１１
５の上に、強誘電体膜よりなる容量絶縁膜１１８、及び
容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１
４と電気的に接続する容量上部電極１１９を順次形成す
る。その後、容量上部電極１１９を含む第１の層間絶縁
膜１１２の上に第２の層間絶縁膜１２０を形成した後、
第１の層間絶縁膜１１２及び第２の層間絶縁膜１２０
に、導電層１３０と第２の層間絶縁膜１２０上の配線１
２２とを接続する第３のプラグ１２１を形成する。この
ため、容量上部電極１１９の形成前に、具体的には、メ
モリセルトランジスタと容量下部電極１１５とを接続す
る第１のプラグ１１３の形成と同時に、容量上部電極１
１９と導電層１３０とを接続する第２のプラグ１１４を
第１の層間絶縁膜１１２に形成できる。これにより、第
２のプラグ１１４、導電層１３０及び第３のプラグ１２
１を介して容量上部電極１１９と配線１２２とを電気的
に接続することができる。すなわち、予め容量素子より
も下側に形成されている第２のプラグ１１４及び導電層
１３０を用いて、容量上部電極１１９と配線１２２とを
電気的に接続することができる。従って、容量上部電極
１１９の形成後に、容量上部電極１１９と配線１２２と
を直接接続するプラグを形成するためのコンタクトホー
ルを形成する必要がないので、容量上部電極１１９が露
出して水素雰囲気又は還元性雰囲気にさらされる事態を
回避できる。その結果、容量上部電極１１９として強い
触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜
１１８を構成する強誘電体膜の特性の劣化を防止して強
誘電体メモリの信頼性を向上させることができる。
【０１４９】また、第１の実施形態の第２変形例による
と、酸素バリア性を有する容量下部電極１１５が第１の
プラグ１１３の上面を覆っていると共に、酸素バリア性
を有する接続パッド１１６が第２のプラグ１１４の上面
を覆っている。このため、容量絶縁膜１１８を構成する
強誘電体膜を酸素雰囲気中で焼結するときに、第１のプ
ラグ１１３及び第２のプラグ１１４が酸化されることを
防止できる。
【０１５０】また、第１の実施形態の第２変形例による
と、容量下部電極１１５の材料として用いられ且つ酸素
バリア性を有する導電性膜を第２のプラグ１１４の上面
全体を覆うようにパターン化することによって、容量下
部電極１１５の形成と同時に接続パッド１１６を形成す
るため、工程の増加を招くことなく第２のプラグ１１４
の酸化を防止できる。また、容量上部電極１１９を接続
パッド１１６と接続するように形成するため、容量上部
電極１１９と第２のプラグ１１４とを接続パッド１１６
を介して接続できる。
【０１５１】また、第１の実施形態の第２変形例による
と、容量下部電極１１５同士の間の領域又は容量下部電
極１１５と接続パッド１１６との間の領域に、絶縁膜１
１７を、その上面と容量下部電極１１５及び接続パッド
１１６のそれぞれの上面とが面一になるように埋め込
む。このため、容量絶縁膜１１８等の堆積工程を平坦な
下地上で行なえるので、容量素子の信頼性つまり強誘電
体メモリの信頼性を向上させることができる。
【０１５２】また、第１の実施形態の第２変形例による
と、第２のプラグ１１４と第３のプラグ１２１とを接続
する導電層１３０が、第１の層間絶縁膜１１２の下層膜
１１２ａと上層膜１１２ｂとの間に形成されている。こ
のため、第２のプラグ１１４と第３のプラグ１２１とを
接続する導電層として、半導体基板１００の表面部に形
成された不純物拡散層を用いる場合と比べて、基板電位
を簡単に設定できると共に強誘電体メモリのセルサイズ
を小さくできる。また、導電層１３０と接続する第２の
プラグ１１４又は第３のプラグ１２１が埋め込まれるホ
ールのアスペクト比が小さくなるので、各プラグの形成
不良や高抵抗化を防止できる。
【０１５３】尚、第１の実施形態の第２変形例におい
て、導電層１３０の材料は特に限定されるものではない
が、導電層１３０が本変形例のように容量上部電極１１
９の引き出し配線に使用されることを考慮して、導電層
１３０の材料として低抵抗材料、例えばポリシリコン若
しくはそれをシリサイド化したもの又はタングステン等
を用いることが好ましい。
【０１５４】また、第１の実施形態の第２変形例におい
て、導電層１３０として、強誘電体キャパシタ（容量下
部電極１１５、容量絶縁膜１１８及び容量上部電極１１
９により構成される容量素子）よりも下側の配線層、例
えばビット線に使用される配線層を利用してもよい。或
いは、導電層１３０として、例えば図１２に示すよう
に、半導体基板１００上に層間絶縁膜を介さずに形成さ
れた配線層、例えばメモリセルトランジスタ又は制御ト
ランジスタのゲート電極と同時に形成された配線層を用
いてもよい。このとき、該配線層は、素子分離領域１０
１の上に形成されていてもよいし、半導体基板１００に
おける素子分離領域１０１が形成されていない領域の上
に形成されていてもよい。
【０１５５】また、第１の実施形態の第２変形例におい
て、第１のプラグ１１３、第２のプラグ１１４、又は第
３のプラグ１２１等の材料として、タングステンを用い
たが、これに代えて、ポリシリコン等を用いてもよい。
【０１５６】また、第１の実施形態の第２変形例におい
て、容量下部電極１１５としては、酸素含有率の少ない
ＴｉＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等
を下層膜（密着層として機能する）とし、且つ耐酸化性
の強いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素
バリア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又
はＲｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層
膜を用いることが好ましい。
【０１５７】また、第１の実施形態の第２変形例におい
て、容量下部電極１１５同士の間に埋め込まれる絶縁膜
１１７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯ
Ｎ膜等を用いることが好ましい。
【０１５８】また、第１の実施形態の第２変形例におい
て、容量絶縁膜１１８を構成する強誘電体膜の材料とし
ては、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いるこ
とが好ましい。
【０１５９】また、第１の実施形態の第２変形例におい
て、容量上部電極１１９としては、耐酸化性の強いＰｔ
膜若しくはＰｔを含む合金膜、酸化物が酸素バリア性及
び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2
膜若しくはＩｒＯ2 膜等を少なくとも一部分に用いるこ
とが好ましい。このようにすると、容量絶縁膜１１８を
構成する強誘電体膜の結晶を十分に成長させることがで
きる。
【０１６０】また、第１の実施形態の第２変形例におい
て、第２のプラグ１１４の上面を酸素バリア性を有する
接続パッド１１６により覆ったが、これに代えて、例え
ば第２のプラグ１１４が酸素バリア性を有する材料より
なる場合には、接続パッド１１６を形成しなくてもよ
い。このようにすると、強誘電体メモリの集積度を向上
させることができる。また、このとき、容量上部電極１
１９の張り出し部１１９ａは、第２のプラグ１１４の上
面の少なくとも一部分を覆うことが好ましい。
【０１６１】また、第１の実施形態の第２変形例におい
て、容量下部電極１１５同士の間の領域又は容量下部電
極１１５と接続パッド１１６との間の領域に、絶縁膜１
１７を埋め込んだが、これに代えて、絶縁膜１１７を形
成しなくてもよい。
【０１６２】また、第１の実施形態の第２変形例におい
て、容量上部電極１１９を形成する前に、容量絶縁膜１
１８の側面にサイドウォールを形成しておくことが好ま
しい。このようにすると、容量上部電極１１９となる導
電性膜の段差被覆性が向上して、容量上部電極１１９の
張り出し部１１９ａに断線が生じる事態を防止できるの
で、強誘電体メモリの信頼性を向上させることができ
る。
【０１６３】また、第１の実施形態の第２変形例におい
て、第２の層間絶縁膜１２０の上に第３のプラグ１２１
と接続するように配線１２２を形成したが、これに代え
て、第２の層間絶縁膜１２０に第３のプラグ１２１と接
続するように配線１２２を埋め込んでもよい。
【０１６４】（第２の実施形態）以下、本発明の第２の
実施形態に係る強誘電体メモリ及びその製造方法につい
て図面を参照しながら説明する。
【０１６５】図１３（ａ）、（ｂ）、図１４（ａ）、
（ｂ）、図１５（ａ）〜（ｃ）及び図１６（ａ）、
（ｂ）は、第２の実施形態に係る強誘電体メモリの製造
方法の各工程を示す断面図である。尚、図１３（ｂ）は
図１３（ａ）におけるXIII−XIII線の断面図であり、図
１６（ｂ）は図１６（ａ）におけるXVI−XVI線の断面図
である。
【０１６６】まず、図１３（ａ）及び（ｂ）に示すよう
に、半導体基板２００の表面に、ＳＴＩ構造を有する素
子分離領域２０１を形成する。その後、半導体基板２０
０における素子分離領域２０１により囲まれた領域のう
ち各メモリセル領域の上に、第１のゲート絶縁膜２０２
を介して、メモリセルトランジスタを構成する第１のゲ
ート電極２０３を形成する。その後、第１のゲート電極
２０３の側面に絶縁性の第１のサイドウォール２０４を
形成すると共に、半導体基板２００における各メモリセ
ル領域の表面部に、下層となる第１の低濃度不純物拡散
層２０５及び上層となる第１の高濃度不純物拡散層２０
６を形成する。第１の低濃度不純物拡散層２０５及び第
１の高濃度不純物拡散層２０６は、メモリセルトランジ
スタのソース領域又はドレイン領域となる。
【０１６７】また、図１３（ａ）に示すように、半導体
基板２００における非メモリセル領域の上に、第２のゲ
ート絶縁膜２０７を介して、制御トランジスタを構成す
る第２のゲート電極２０８を形成する。その後、第２の
ゲート電極２０８の側面に絶縁性の第２のサイドウォー
ル２０９を形成すると共に、半導体基板２００における
非メモリセル領域の表面部に、下層となる第２の低濃度
不純物拡散層２１０及び上層となる第２の高濃度不純物
拡散層２１１を形成する。第２の低濃度不純物拡散層２
１０及び第２の高濃度不純物拡散層２１１は、制御トラ
ンジスタのソース領域又はドレイン領域となる。
【０１６８】尚、第２の実施形態において、メモリセル
トランジスタ及び制御トランジスタのそれぞれを構成す
るゲート電極等の各要素を要素毎に同時に形成してもよ
い。
【０１６９】次に、図１３（ａ）及び（ｂ）に示すよう
に、メモリセルトランジスタ及び制御トランジスタが形
成されている半導体基板２００上に第１の層間絶縁膜２
１２を形成する。その後、第１の層間絶縁膜２１２に、
第１の高濃度不純物拡散層２０６（ソース領域となる部
分）と接続し且つタングステンよりなる第１のプラグ２
１３、及び、第２の高濃度不純物拡散層２１１（ソース
領域となる部分及びドレイン領域となる部分のうちのい
ずれか一方）と接続し且つタングステンよりなる第２の
プラグ２１４を形成する。
【０１７０】次に、第１の層間絶縁膜２１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図１４（ａ）に示すよ
うに、酸素バリア性を有する導電性膜よりなり且つ第１
のプラグ２１３の上面を覆う容量下部電極２１５、及び
酸素バリア性を有する導電性膜よりなり且つ第２のプラ
グ２１４の上面を覆う接続パッド２１６を形成する。こ
れにより、メモリセルトランジスタと容量下部電極２１
５とが第１のプラグ２１３を介して接続される。その
後、容量下部電極２１５同士の間の領域又は容量下部電
極２１５と接続パッド２１６との間の領域に、絶縁膜２
１７を、その上面と容量下部電極２１５及び接続パッド
２１６のそれぞれの上面とが面一になるように埋め込
む。
【０１７１】次に、絶縁膜２１７が形成された第１の層
間絶縁膜２１２の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜を成膜した後、該強誘電
体膜をパターン化することによって、図１４（ｂ）に示
すように、容量下部電極２１５の上面を覆う容量絶縁膜
２１８を形成する。このとき、容量絶縁膜２１８を接続
パッド２１６つまり第２のプラグ２１４の上側まで延び
るように形成しておくと共に、容量絶縁膜２１８となる
強誘電体膜における接続パッド２１６の上側に形成され
ている部分に開口部２１８ａを形成しておく。
【０１７２】次に、開口部２１８ａを有する容量絶縁膜
２１８が形成された第１の層間絶縁膜２１２の上に全面
に亘って、Ｐｔ又はＰｔを含む合金よりなる導電性膜を
成膜した後、該導電性膜をパターン化することによっ
て、図１５（ａ）に示すように、容量絶縁膜２１８の上
面を覆い且つ開口部２１８ａを介して接続パッド２１６
と接続する容量上部電極２１９を形成する。具体的に
は、容量上部電極２１９は、接続パッド２１６の上面の
少なくとも一部分を覆う接続部２１９ｃを開口部２１８
ａ内に有しており、これによって容量上部電極２１９と
第２のプラグ２１４とが接続パッド２１６を介して電気
的に接続される結果、容量上部電極２１９と第２の高濃
度不純物拡散層２１１とが第２のプラグ２１４を介して
電気的に接続される。尚、容量下部電極２１５、容量絶
縁膜２１８及び容量上部電極２１９により容量素子が構
成されている。
【０１７３】次に、図１５（ｂ）に示すように、容量素
子が形成された第１の層間絶縁膜２１２の上に第２の層
間絶縁膜２２０を形成する。その後、第１の層間絶縁膜
２１２、絶縁膜２１７及び第２の層間絶縁膜２２０に、
タングステンよりなる第３のプラグ２２１を、第２の高
濃度不純物拡散層２１１（ソース領域となる部分及びド
レイン領域となる部分のうち第２のプラグ２１４が接続
されていない方）と接続するように形成する。
【０１７４】次に、図１５（ｃ）に示すように、第２の
層間絶縁膜２２０の上に、アルミニウム等よりなる配線
２２２を第３のプラグ２２１と接続するように形成す
る。これにより、配線２２２と第２の高濃度不純物拡散
層２１１とが第３のプラグ２２１を介して接続される。
その後、図１６（ａ）及び（ｂ）に示すように、配線２
２２を含む第２の層間絶縁膜２２０の上に第３の層間絶
縁膜２２３を形成した後、第３の層間絶縁膜２２３に、
タングステンよりなる第４のプラグ２２４を、配線２２
２と接続するように形成する。尚、図１６（ｂ）に示す
ように、第１の層間絶縁膜２１２、絶縁膜２１７及び第
２の層間絶縁膜２２０には第５のプラグ２２５が形成さ
れており、それによって第１の高濃度不純物拡散層２０
６（ドレイン領域となる部分）と配線２２２とが接続さ
れている。その後、図示は省略しているが、第３の層間
絶縁膜２２３の上に、さらに上層の層間絶縁膜、配線又
は表面保護膜等を形成することによって、強誘電体メモ
リを完成させる。
【０１７５】以上に説明したように、第２の実施形態に
よると、メモリセルトランジスタ、及び第２の高濃度不
純物拡散層２１１を含む制御トランジスタが形成された
半導体基板２００上に第１の層間絶縁膜２１２を形成し
た後、第１の層間絶縁膜２１２に、メモリセルトランジ
スタと接続する第１のプラグ２１３、及び第２の高濃度
不純物拡散層２１１と接続する第２のプラグ２１４を形
成する。その後、第１の層間絶縁膜２１２の上に第１の
プラグ２１３と接続する容量下部電極２１５を形成した
後、容量下部電極２１５の上に、第２のプラグ２１４の
上側まで延び且つ強誘電体膜よりなる容量絶縁膜２１８
を形成する。その後、容量絶縁膜２１８における第２の
プラグ２１４の上側に形成されている部分に開口部２１
８ａを形成した後、該開口部２１８ａを介して第２のプ
ラグ２１４と電気的に接続するように容量上部電極２１
９を形成する。その後、容量上部電極２１９を含む第１
の層間絶縁膜２１２の上に第２の層間絶縁膜２２０を形
成した後、第１の層間絶縁膜２１２及び第２の層間絶縁
膜２２０に、第２の高濃度不純物拡散層２１１と第２の
層間絶縁膜２２０上の配線２２２とを接続する第３のプ
ラグ２２１を形成する。このため、容量上部電極２１９
の形成前に、具体的には、メモリセルトランジスタと容
量下部電極２１５とを接続する第１のプラグ２１３の形
成と同時に、容量上部電極２１９と第２の高濃度不純物
拡散層２１１とを接続する第２のプラグ２１４を第１の
層間絶縁膜２１２に形成できる。これにより、第２のプ
ラグ２１４、第２の高濃度不純物拡散層２１１及び第３
のプラグ２２１を介して容量上部電極２１９と配線２２
２とを電気的に接続することができる。すなわち、予め
容量素子よりも下側に形成されている第２のプラグ２１
４及び第２の高濃度不純物拡散層２１１を用いて、容量
上部電極２１９と配線２２２とを電気的に接続すること
ができる。従って、容量上部電極２１９の形成後に、容
量上部電極２１９と配線２２２とを直接接続するプラグ
を形成するためのコンタクトホールを形成する必要がな
いので、容量上部電極２１９が露出して水素雰囲気又は
還元性雰囲気にさらされる事態を回避できる。その結
果、容量上部電極２１９として強い触媒作用を有するＰ
ｔ膜を用いる場合にも、容量絶縁膜２１８を構成する強
誘電体膜の特性の劣化を防止して強誘電体メモリの信頼
性を向上させることができる。
【０１７６】また、第２の実施形態によると、酸素バリ
ア性を有する容量下部電極２１５が第１のプラグ２１３
の上面を覆っていると共に、酸素バリア性を有する接続
パッド２１６が第２のプラグ２１４の上面を覆ってい
る。このため、容量絶縁膜２１８を構成する強誘電体膜
を酸素雰囲気中で焼結するときに、第１のプラグ２１３
及び第２のプラグ２１４が酸化されることを防止でき
る。
【０１７７】また、第２の実施形態によると、容量下部
電極２１５の材料として用いられ且つ酸素バリア性を有
する導電性膜を第２のプラグ２１４の上面全体を覆うよ
うにパターン化することによって、容量下部電極２１５
の形成と同時に接続パッド２１６を形成するため、工程
の増加を招くことなく第２のプラグ２１４の酸化を防止
できる。また、容量上部電極２１９を接続パッド２１６
と接続するように形成するため、容量上部電極２１９と
第２のプラグ２１４とを接続パッド２１６を介して接続
できる。
【０１７８】また、第２の実施形態によると、容量下部
電極２１５同士の間の領域又は容量下部電極２１５と接
続パッド２１６との間の領域に、絶縁膜２１７を、その
上面と容量下部電極２１５及び接続パッド２１６のそれ
ぞれの上面とが面一になるように埋め込む。このため、
容量絶縁膜２１８等の堆積工程を平坦な下地上で行なえ
るので、容量素子の信頼性つまり強誘電体メモリの信頼
性を向上させることができる。
【０１７９】また、第２の実施形態によると、第２の高
濃度不純物拡散層２１１の表面部をシリサイド化してシ
リサイド層を形成しておき、該シリサイド層を、第２の
プラグ２１４と第３のプラグ２２１とを接続する導電層
として用いた場合、次のような効果が得られる。すなわ
ち、第２のプラグ２１４と第３のプラグ２２１とを接続
する導電層として、半導体基板２００上に形成されたポ
リシリコン層等を用いる場合と比べて、該導電層を低抵
抗化できる。
【０１８０】さらに、第２の実施形態によると、以下に
説明するような効果が得られる。
【０１８１】図１７（ａ）は、第１の比較例としての第
１の実施形態に係る強誘電体メモリにおける、第２のプ
ラグ１１４、接続パッド１１６、容量絶縁膜１１８及び
容量上部電極１１９の積層部分の断面図と該断面図と対
応する平面図を示している。
【０１８２】図１７（ｂ）は、第２の実施形態に係る強
誘電体メモリにおける、第２のプラグ２１４、接続パッ
ド２１６、容量絶縁膜２１８及び容量上部電極２１９の
積層部分の断面図と該断面図と対応する平面図を示して
いる。
【０１８３】第１の比較例においては、図１７（ａ）に
示すように、容量上部電極１１９の段差が容量絶縁膜１
１８の１端辺に沿って１方向に形成されている（領域Ｒ
１参照）。また、容量絶縁膜１１８となる絶縁性膜と容
量上部電極１１９となる導電性膜とが別々にパターン化
されるため、容量絶縁膜形成用のマスクパターンと容量
上部電極形成用のマスクパターンとの間でマスク合わせ
マージンＤ１を考慮する必要がある。
【０１８４】一方、第２の実施形態においては、図１７
（ｂ）に示すように、容量絶縁膜２１８に設けた開口部
２１８ａを介して容量上部電極２１９と接続パッド２１
６つまり第２のプラグ２１４とを接続するため、容量上
部電極２１９の段差は開口部２１８ａの周縁部に沿って
形成される（領域Ｒ２参照）。具体的には、開口部２１
８ａの形状を例えば方形にすると、容量上部電極２１９
の段差は開口部２１８ａの周縁部となる４辺に沿って４
方向に形成される。このため、容量上部電極形成材料の
段差部における被覆率に方向依存性があっても、第１の
比較例（容量上部電極１１９の段差が容量絶縁膜１１８
の１端辺に沿って１方向に形成されている）と比べて、
容量上部電極２１９と第２のプラグ２１４との間の電流
パスが確実に確保される。
【０１８５】尚、第２の実施形態において、図１４
（ｂ）及び図１５（ａ）に示す工程で、容量絶縁膜２１
８となる絶縁性膜をパターン化する前に、該絶縁性膜に
開口部２１８ａを設けた後、該絶縁性膜と容量上部電極
２１９となる導電性膜とを同時にパターン化することが
好ましい。このようにすると、容量絶縁膜形成用のマス
クパターンと容量上部電極形成用のマスクパターンとの
間でマスク合わせマージンを考慮する必要がなくなる。
その結果、強誘電体メモリのセルサイズを小さくでき、
それによってメモリセルアレイ全体の占有面積を縮小す
ることができる。
【０１８６】また、第２の実施形態において、第１のプ
ラグ２１３、第２のプラグ２１４、又は第３のプラグ２
２１等の材料として、タングステンを用いたが、これに
代えて、ポリシリコン等を用いてもよい。
【０１８７】また、第２の実施形態において、容量下部
電極２１５としては、酸素含有率の少ないＴｉＯＮ膜若
しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密
着層として機能する）とし、且つ耐酸化性の強いＰｔ膜
若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び
導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2膜
若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いるこ
とが好ましい。
【０１８８】また、第２の実施形態において、容量下部
電極２１５同士の間に埋め込まれる絶縁膜２１７として
は、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用い
ることが好ましい。
【０１８９】また、第２の実施形態において、容量絶縁
膜２１８を構成する強誘電体膜の材料としては、ＰＺＴ
系の材料又はＳＢＴ系の材料等を用いることが好まし
い。
【０１９０】また、第２の実施形態において、容量上部
電極２１９としては、耐酸化性の強いＰｔ膜若しくはＰ
ｔを含む合金膜、酸化物が酸素バリア性及び導電性を有
するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩ
ｒＯ2 膜等を少なくとも一部分に用いることが好まし
い。このようにすると、容量絶縁膜２１８を構成する強
誘電体膜の結晶を十分に成長させることができる。
【０１９１】また、第２の実施形態において、半導体基
板２００上における非メモリセル領域に、第２のゲート
電極２０８等により構成される制御トランジスタ（容量
上部電極２１９つまりメモリセルプレートをＯＮ／ＯＦ
Ｆするドライバーとしての機能を有している）を形成し
た。すなわち、第２の実施形態においては、制御トラン
ジスタがＯＮになっている場合のみ、容量上部電極２１
９と配線２２２とは、第２のプラグ２１４、第２の高濃
度不純物拡散層２１１（つまり制御トランジスタのソー
ス領域又はドレイン領域）及び第３のプラグ２２１を介
して電気的に接続される。それに対して、回路構成上、
制御トランジスタを必要としない強誘電体メモリにおい
ては、例えば図１８に示すように、半導体基板２００上
における非メモリセル領域に第２の高濃度不純物拡散層
２１１のみを形成してもよい。この場合、容量上部電極
２１９と配線２２２とは、第２のプラグ２１４、第２の
高濃度不純物拡散層２１１及び第３のプラグ２２１を介
して常に電気的に接続される。また、この場合、第２の
高濃度不純物拡散層２１１の表面部をシリサイド化して
もよい。
【０１９２】また、第２の実施形態において、第２のプ
ラグ２１４と第３のプラグ２２１とを接続する導電層と
して第２の高濃度不純物拡散層２１１を用いたが、これ
に代えて、例えば図１９に示すように、第１の層間絶縁
膜２１２の下層膜２１２ａと上層膜２１２ｂとの間に形
成された導電層２３０を用いてもよい。図１９に示す構
造の形成方法（詳しくは第１の実施形態の第２変形例を
参照）のうち、本実施形態の方法と大きく異なる点は次
の通りである。すなわち、メモリセルトランジスタが形
成された半導体基板２００上に第１の層間絶縁膜２１２
の下層膜２１２ａを形成した後、非メモリセル領域の下
層膜２１２ａの上に導電層２３０を形成し、その後、第
１の層間絶縁膜２１２の上層膜２１２ｂを形成する。そ
の後、第１の層間絶縁膜２１２に、メモリセルトランジ
スタと接続する第１のプラグ２１３、及び導電層２３０
と接続する第２のプラグ２１４を形成する。ここで、導
電層２３０の材料は特に限定されるものではないが、導
電層２３０が容量上部電極２１９の引き出し配線に使用
されることを考慮して、導電層２３０の材料として低抵
抗材料、例えばポリシリコン若しくはそれをシリサイド
化したもの又はタングステン等を用いることが好まし
い。また、導電層２３０として、強誘電体キャパシタ
（容量下部電極２１５、容量絶縁膜２１８及び容量上部
電極２１９により構成される容量素子）よりも下側の配
線層、例えばビット線に使用される配線層を利用しても
よい。或いは、導電層２３０として、例えば図２０に示
すように、半導体基板２００上に層間絶縁膜を介さずに
形成された配線層、例えばメモリセルトランジスタ又は
制御トランジスタのゲート電極と同時に形成された配線
層を用いてもよい。このとき、該配線層は、素子分離領
域２０１の上に形成されていてもよいし、半導体基板２
００における素子分離領域２０１が形成されていない領
域の上に形成されていてもよい。
【０１９３】また、第２の実施形態において、第２のプ
ラグ２１４の上面を酸素バリア性を有する接続パッド２
１６により覆ったが、これに代えて、例えば第２のプラ
グ２１４が酸素バリア性を有する材料よりなる場合に
は、接続パッド２１６を形成しなくてもよい。このよう
にすると、強誘電体メモリの集積度を向上させることが
できる。また、このとき、容量上部電極２１９の接続部
２１９ｃは、第２のプラグ２１４の上面の少なくとも一
部分を覆うことが好ましい。
【０１９４】また、第２の実施形態において、容量下部
電極２１５同士の間の領域又は容量下部電極２１５と接
続パッド２１６との間の領域に、絶縁膜２１７を埋め込
んだが、これに代えて、絶縁膜２１７を形成しなくても
よい。
【０１９５】また、第２の実施形態において、容量上部
電極２１９を形成する前に、開口部２１８ａの壁面にサ
イドウォールを形成しておくことが好ましい。このよう
にすると、容量上部電極２１９となる導電性膜の段差被
覆性が向上して、容量上部電極２１９の接続部２１９ｃ
に断線が生じる事態を防止できるので、強誘電体メモリ
の信頼性を向上させることができる。
【０１９６】また、第２の実施形態において、第２の層
間絶縁膜２２０の上に第３のプラグ２２１と接続するよ
うに配線２２２を形成したが、これに代えて、第２の層
間絶縁膜２２０に第３のプラグ２２１と接続するように
配線２２２を埋め込んでもよい。
【０１９７】（第３の実施形態）以下、本発明の第３の
実施形態に係る強誘電体メモリ及びその製造方法につい
て図面を参照しながら説明する。
【０１９８】図２１（ａ）、（ｂ）、図２２（ａ）、
（ｂ）、図２３（ａ）〜（ｃ）及び図２４（ａ）、
（ｂ）は、第３の実施形態に係る強誘電体メモリの製造
方法の各工程を示す断面図である。尚、図２１（ｂ）は
図２１（ａ）におけるXXI−XXI線の断面図であり、図２
４（ｂ）は図２４（ａ）におけるXXIV−XXIV線の断面図
である。
【０１９９】まず、図２１（ａ）及び（ｂ）に示すよう
に、半導体基板３００の表面に、ＳＴＩ構造を有する素
子分離領域３０１を形成する。その後、半導体基板３０
０における素子分離領域３０１により囲まれた領域のう
ち各メモリセル領域の上に、ゲート絶縁膜３０２を介し
て、メモリセルトランジスタを構成するゲート電極３０
３を形成する。その後、ゲート電極３０３の側面に絶縁
性のサイドウォール３０４を形成すると共に、半導体基
板３００における各メモリセル領域の表面部に、下層と
なる低濃度不純物拡散層３０５及び上層となる高濃度不
純物拡散層３０６を形成する。低濃度不純物拡散層３０
５及び高濃度不純物拡散層３０６は、メモリセルトラン
ジスタのソース領域又はドレイン領域となる。その後、
メモリセルトランジスタが形成されている半導体基板３
００上に第１の層間絶縁膜３０７を形成した後、第１の
層間絶縁膜３０７に、高濃度不純物拡散層３０６（ソー
ス領域となる部分）と接続し且つタングステンよりなる
第１のプラグ３０８を形成する。
【０２００】次に、第１の層間絶縁膜３０７の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図２２（ａ）に示すよ
うに、酸素バリア性を有する導電性膜よりなり且つ第１
のプラグ３０８の上面を覆う容量下部電極３０９を形成
する。これにより、メモリセルトランジスタと容量下部
電極３０９とが第１のプラグ３０８を介して接続され
る。その後、容量下部電極３０９同士の間の領域に、絶
縁膜３１０を、その上面と容量下部電極３０９の上面と
が面一になるように埋め込む。
【０２０１】次に、絶縁膜３１０が形成された第１の層
間絶縁膜３０７の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含
む合金よりなる導電性膜を順次成膜した後、該導電性膜
及び強誘電体膜を同一のマスクパターン（図示省略）を
用いてパターン化することによって、図２２（ｂ）に示
すように、容量下部電極３０９の上面を覆う容量絶縁膜
３１１、及び容量絶縁膜３１１の上面を覆う容量上部電
極３１２を形成する。尚、容量下部電極３０９、容量絶
縁膜３１１及び容量上部電極３１２により容量素子が構
成されている。
【０２０２】次に、容量素子が形成された第１の層間絶
縁膜３０７の上に全面に亘って、水素バリア性を有する
導電性膜、例えばＴｉ膜若しくはＴａ膜又はＴｉ若しく
はＴａを含む合金膜を成膜した後、該導電性膜をパター
ン化することによって、図２３（ａ）に示すように、容
量素子を覆う導電性水素バリア膜３１３を形成する。こ
のとき、導電性水素バリア膜３１３を容量上部電極３１
２の外側まで延びるように形成する。すなわち、導電性
水素バリア膜３１３は、絶縁膜３１０における容量上部
電極３１２が形成されていない領域の上側を覆う張り出
し部３１３ａを有している。
【０２０３】次に、図２３（ｂ）に示すように、導電性
水素バリア膜３１３が形成された第１の層間絶縁膜３０
７の上に第２の層間絶縁膜３１４を形成する。その後、
第２の層間絶縁膜３１４に、タングステンよりなる第２
のプラグ３１５を、導電性水素バリア膜３１３の張り出
し部３１３ａ、つまり導電性水素バリア膜３１３におけ
る容量上部電極３１２にオーバーラップしていない部分
と接続するように形成する。
【０２０４】次に、図２３（ｃ）に示すように、第２の
層間絶縁膜３１４の上に、アルミニウム等よりなる配線
３１６を第２のプラグ３１５と接続するように形成す
る。これにより、容量上部電極３１２と配線３１６とが
導電性水素バリア膜３１３及び第２のプラグ３１５を介
して接続される。その後、図２４（ａ）及び（ｂ）に示
すように、配線３１６を含む第２の層間絶縁膜３１４の
上に第３の層間絶縁膜３１７を形成した後、第３の層間
絶縁膜３１７に、タングステンよりなる第３のプラグ３
１８を、配線３１６と接続するように形成する。尚、図
２４（ｂ）に示すように、第１の層間絶縁膜３０７、絶
縁膜３１０及び第２の層間絶縁膜３１４には第４のプラ
グ３１９が形成されており、それによって高濃度不純物
拡散層３０６（ドレイン領域となる部分）と配線３１６
とが接続されている。その後、図示は省略しているが、
第３の層間絶縁膜３１７の上に、さらに上層の層間絶縁
膜、配線又は表面保護膜等を形成することによって、強
誘電体メモリを完成させる。
【０２０５】以上に説明したように、第３の実施形態に
よると、メモリセルトランジスタが形成された半導体基
板３００上に第１の層間絶縁膜３０７を形成した後、第
１の層間絶縁膜３０７に、メモリセルトランジスタと接
続する第１のプラグ３０８を形成し、その後、第１の層
間絶縁膜３０７の上に第１のプラグ３０８と接続する容
量下部電極３０９を形成する。その後、容量下部電極３
０９の上に、強誘電体膜よりなる容量絶縁膜３１１、及
び容量上部電極３１２を順次形成した後、容量上部電極
３１２の上に導電性水素バリア膜３１３を形成する。そ
の後、導電性水素バリア膜３１３を含む第１の層間絶縁
膜３０７の上に第２の層間絶縁膜３１４を形成した後、
第２の層間絶縁膜３１４に、導電性水素バリア膜３１３
と第２の層間絶縁膜３１４上の配線３１６とを接続する
第２のプラグ３１５を形成する。このため、導電性水素
バリア膜３１３及び第２のプラグ３１５を介して容量上
部電極３１２と配線３１６とを電気的に接続することが
できる。従って、容量上部電極３１２の形成後に、容量
上部電極３１２と配線３１６とを直接接続するプラグを
形成するためのコンタクトホールを形成する必要がない
ので、容量上部電極３１２が露出して水素雰囲気又は還
元性雰囲気にさらされる事態を回避できる。その結果、
容量上部電極３１２として強い触媒作用を有するＰｔ膜
を用いる場合にも、容量絶縁膜３１１を構成する強誘電
体膜の特性の劣化を防止して、強誘電体メモリの信頼性
を向上させることができる。
【０２０６】また、第３の実施形態によると、導電性水
素バリア膜３１３を容量上部電極３１２の外側まで延び
るように形成することによって、導電性水素バリア膜３
１３における容量上部電極３１２にオーバーラップして
いない部分（張り出し部３１３ａ）の上に第２のプラグ
３１５を形成する。このため、第２のプラグ３１５を形
成するためのコンタクトホールを第２の層間絶縁膜３１
４に形成するときに、オーバーエッチングに起因して導
電性水素バリア膜３１３が除去されて容量上部電極３１
２が露出する事態を確実に回避することができる。
【０２０７】また、第３の実施形態によると、容量下部
電極３０９、容量絶縁膜３１１及び容量上部電極３１２
より構成される容量素子の全体を導電性水素バリア膜３
１３によって常に覆っているため、容量素子の耐還元性
を向上させることができる。
【０２０８】また、第３の実施形態によると、酸素バリ
ア性を有する容量下部電極３０９によって第１のプラグ
３０８の上面を覆うため、容量絶縁膜３１１を構成する
強誘電体膜を酸素雰囲気中で焼結するときに、第１のプ
ラグ３０８が酸化されることを防止できる。
【０２０９】また、第３の実施形態によると、容量下部
電極３０９同士の間の領域に、絶縁膜３１０を、その上
面と容量下部電極３０９の上面とが面一になるように埋
め込む。このため、容量絶縁膜３１１等の堆積工程を平
坦な下地上で行なえるので、容量素子の信頼性つまり強
誘電体メモリの信頼性を向上させることができる。
【０２１０】尚、第３の実施形態において、第１のプラ
グ３０８又は第２のプラグ３１５等の材料として、タン
グステンを用いたが、これに代えて、ポリシリコン等を
用いてもよい。
【０２１１】また、第３の実施形態において、容量下部
電極３０９としては、酸素含有率の少ないＴｉＯＮ膜若
しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密
着層として機能する）とし、且つ耐酸化性の強いＰｔ膜
若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び
導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2膜
若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いるこ
とが好ましい。
【０２１２】また、第３の実施形態において、容量下部
電極３０９同士の間に埋め込まれる絶縁膜３１０として
は、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用い
ることが好ましい。
【０２１３】また、第３の実施形態において、容量絶縁
膜３１１を構成する強誘電体膜の材料としては、ＰＺＴ
系の材料又はＳＢＴ系の材料等を用いることが好まし
い。
【０２１４】また、第３の実施形態において、容量上部
電極３１２としては、耐酸化性の強いＰｔ膜若しくはＰ
ｔを含む合金膜、酸化物が酸素バリア性及び導電性を有
するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩ
ｒＯ2 膜等を少なくとも一部分に用いることが好まし
い。このようにすると、容量絶縁膜３１１を構成する強
誘電体膜の結晶を十分に成長させることができる。
【０２１５】また、第３の実施形態において、導電性水
素バリア膜３１３としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ
膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ
膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、Ｔ
ｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を用いるこ
とが好ましい。このようにすると、ＴｉやＴａの水素を
吸蔵する性質を利用して、容量上部電極３１２まで水素
が拡散することを防止し、それによって容量素子の耐還
元性を確実に向上させることができる。また、導電性水
素バリア膜３１３の導電性が確実に保たれるので、導電
性水素バリア膜３１３を介して容量上部電極３１２と第
２のプラグ３１５とを電気的に確実に接続することがで
きる。
【０２１６】また、第３の実施形態において、容量下部
電極３０９同士の間の領域に、絶縁膜３１０を埋め込ん
だが、これに代えて、絶縁膜３１０を形成しなくてもよ
い。
【０２１７】また、第３の実施形態において、容量絶縁
膜３１１となる強誘電体膜及び容量上部電極３１２とな
る導電性膜を同一のマスクパターンを用いてパターン化
したが、これに代えて、該導電性膜及び強誘電体膜を互
いに異なるマスクパターンを用いてパターン化してもよ
い。
【０２１８】また、第３の実施形態において、導電性水
素バリア膜３１３を形成する前に、容量上部電極３１２
及び容量絶縁膜３１１のそれぞれの側面にサイドウォー
ルを形成しておくことが好ましい。このようにすると、
導電性水素バリア膜３１３となる導電性膜の段差被覆性
が向上して、導電性水素バリア膜３１３の張り出し部３
１３ａに断線が生じる事態を防止できるので、強誘電体
メモリの信頼性を向上させることができる。
【０２１９】また、第３の実施形態において、導電性水
素バリア膜３１３を容量上部電極３１２の外側まで延び
るように形成することによって、導電性水素バリア膜３
１３の張り出し部３１３ａの上に第２のプラグ３１５を
形成したが、これに代えて、例えば図２５に示すよう
に、張り出し部３１３ａを形成せずに、導電性水素バリ
ア膜３１３における容量上部電極３１２にオーバーラッ
プしている部分の上に第２のプラグ３１５を形成しても
よい。この場合、第２のプラグ３１５を形成するための
コンタクトホールを第２の層間絶縁膜３１４に形成する
ときに、導電性水素バリア膜３１３と第２の層間絶縁膜
３１４との間のエッチング選択比が高くなるようなエッ
チング条件を使用することが好ましい。このようにする
と、オーバーエッチングを行なっても導電性水素バリア
膜３１３が除去されることがないので、容量上部電極３
１２が露出する事態を防止できる。
【０２２０】また、第３の実施形態において、第２の層
間絶縁膜３１４の上に第２のプラグ３１５と接続するよ
うに配線３１６を形成したが、これに代えて、第２の層
間絶縁膜３１４に第２のプラグ３１５と接続するように
配線３１６を埋め込んでもよい。
【０２２１】（第４の実施形態）以下、本発明の第４の
実施形態に係る強誘電体メモリ及びその製造方法につい
て図面を参照しながら説明する。
【０２２２】図２６（ａ）、（ｂ）、図２７（ａ）、
（ｂ）、図２８（ａ）〜（ｃ）及び図２９（ａ）、
（ｂ）は、第４の実施形態に係る強誘電体メモリの製造
方法の各工程を示す断面図である。尚、図２６（ｂ）は
図２６（ａ）におけるXXVI−XXVI線の断面図であり、図
２９（ｂ）は図２９（ａ）におけるXXIX−XXIX線の断面
図である。
【０２２３】まず、図２６（ａ）及び（ｂ）に示すよう
に、半導体基板４００の表面に、ＳＴＩ構造を有する素
子分離領域４０１を形成する。その後、半導体基板４０
０における素子分離領域４０１により囲まれた領域のう
ち各メモリセル領域の上に、第１のゲート絶縁膜４０２
を介して、メモリセルトランジスタを構成する第１のゲ
ート電極４０３を形成する。その後、第１のゲート電極
４０３の側面に絶縁性の第１のサイドウォール４０４を
形成すると共に、半導体基板４００における各メモリセ
ル領域の表面部に、下層となる第１の低濃度不純物拡散
層４０５及び上層となる第１の高濃度不純物拡散層４０
６を形成する。第１の低濃度不純物拡散層４０５及び第
１の高濃度不純物拡散層４０６は、メモリセルトランジ
スタのソース領域又はドレイン領域となる。
【０２２４】また、図２６（ａ）に示すように、半導体
基板４００における非メモリセル領の上に、第２のゲー
ト絶縁膜４０７を介して、制御トランジスタを構成する
第２のゲート電極４０８を形成する。その後、第２のゲ
ート電極４０８の側面に絶縁性の第２のサイドウォール
４０９を形成すると共に、半導体基板４００における非
メモリセル領域の表面部に、下層となる第２の低濃度不
純物拡散層４１０及び上層となる第２の高濃度不純物拡
散層４１１を形成する。第２の低濃度不純物拡散層４１
０及び第２の高濃度不純物拡散層４１１は、制御トラン
ジスタのソース領域又はドレイン領域となる。
【０２２５】尚、第４の実施形態において、メモリセル
トランジスタ及び制御トランジスタのそれぞれを構成す
るゲート電極等の各要素を要素毎に同時に形成してもよ
い。
【０２２６】次に、図２６（ａ）及び（ｂ）に示すよう
に、メモリセルトランジスタ及び制御トランジスタが形
成されている半導体基板４００上に第１の層間絶縁膜４
１２を形成する。その後、第１の層間絶縁膜４１２に、
第１の高濃度不純物拡散層４０６（ソース領域となる部
分）と接続し且つタングステンよりなる第１のプラグ４
１３、及び、第２の高濃度不純物拡散層４１１（ソース
領域となる部分及びドレイン領域となる部分のうちのい
ずれか一方）と接続し且つタングステンよりなる第２の
プラグ４１４を形成する。
【０２２７】次に、第１の層間絶縁膜４１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図２７（ａ）に示すよ
うに、酸素バリア性を有する導電性膜よりなり且つ第１
のプラグ４１３の上面を覆う容量下部電極４１５、及び
酸素バリア性を有する導電性膜よりなり且つ第２のプラ
グ４１４の上面を覆う接続パッド４１６を形成する。こ
れにより、メモリセルトランジスタと容量下部電極４１
５とが第１のプラグ４１３を介して接続される。その
後、容量下部電極４１５同士の間の領域又は容量下部電
極４１５と接続パッド４１６との間の領域に、絶縁膜４
１７を、その上面と容量下部電極４１５及び接続パッド
４１６のそれぞれの上面とが面一になるように埋め込
む。
【０２２８】次に、絶縁膜４１７が形成された第１の層
間絶縁膜４１２の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜、及びＰｔ又はＰｔを含
む合金よりなる導電性膜を順次成膜した後、該導電性膜
及び強誘電体膜を同一のマスクパターン（図示省略）を
用いてパターン化することによって、図２７（ｂ）に示
すように、容量下部電極４１５の上面を覆う容量絶縁膜
４１８、及び容量絶縁膜４１８の上面を覆う容量上部電
極４１９を形成する。尚、容量下部電極４１５、容量絶
縁膜４１８及び容量上部電極４１９により容量素子が構
成されている。
【０２２９】次に、容量素子が形成された第１の層間絶
縁膜４１２の上に全面に亘って、水素バリア性を有する
導電性膜、例えばＴｉ膜若しくはＴａ膜又はＴｉ若しく
はＴａを含む合金膜を成膜した後、該導電性膜をパター
ン化することによって、図２８（ａ）に示すように、容
量素子を覆い且つ容量上部電極４１９の外側まで延びる
ように導電性水素バリア膜４２０を形成する。具体的に
は、導電性水素バリア膜４２０は、接続パッド４１６の
上面の少なくとも一部分を覆う張り出し部４２０ａを有
しており、該張り出し部４２０ａは、導電性水素バリア
膜４２０となる導電性膜をパターン化するときに形成さ
れている。これにより、導電性水素バリア膜４２０と第
２のプラグ４１４とが接続パッド４１６を介して接続さ
れるので、導電性水素バリア膜４２０と第２の高濃度不
純物拡散層４１１とが第２のプラグ４１４を介して電気
的に接続される。
【０２３０】次に、図２８（ｂ）に示すように、導電性
水素バリア膜４２０が形成された第１の層間絶縁膜４１
２の上に第２の層間絶縁膜４２１を形成する。その後、
第１の層間絶縁膜４１２、絶縁膜４１７及び第２の層間
絶縁膜４２１に、タングステンよりなる第３のプラグ４
２２を、第２の高濃度不純物拡散層４１１（ソース領域
となる部分及びドレイン領域となる部分のうち第２のプ
ラグ４１４が接続されていない方）と接続するように形
成する。
【０２３１】次に、図２８（ｃ）に示すように、第２の
層間絶縁膜４２１の上に、アルミニウム等よりなる配線
４２３を第３のプラグ４２２と接続するように形成す
る。これにより、配線４２３と第２の高濃度不純物拡散
層４１１とが第３のプラグ４２２を介して接続される。
その後、図２９（ａ）及び（ｂ）に示すように、配線４
２３を含む第２の層間絶縁膜４２１の上に第３の層間絶
縁膜４２４を形成した後、第３の層間絶縁膜４２４に、
タングステンよりなる第４のプラグ４２５を、配線４２
３と接続するように形成する。尚、図２９（ｂ）に示す
ように、第１の層間絶縁膜４１２、絶縁膜４１７及び第
２の層間絶縁膜４２１には第５のプラグ４２６が形成さ
れており、それによって第１の高濃度不純物拡散層４０
６（ドレイン領域となる部分）と配線４２３とが接続さ
れている。その後、図示は省略しているが、第３の層間
絶縁膜４２４の上に、さらに上層の層間絶縁膜、配線又
は表面保護膜等を形成することによって、強誘電体メモ
リを完成させる。
【０２３２】以上に説明したように、第４の実施形態に
よると、メモリセルトランジスタ、及び第２の高濃度不
純物拡散層４１１を含む制御トランジスタが形成された
半導体基板４００上に第１の層間絶縁膜４１２を形成し
た後、第１の層間絶縁膜４１２に、メモリセルトランジ
スタと接続する第１のプラグ４１３と、第２の高濃度不
純物拡散層４１１と接続する第２のプラグ４１４とを形
成する。その後、第１の層間絶縁膜４１２の上に第１の
プラグ４１３と接続する容量下部電極４１５を形成した
後、容量下部電極４１５の上に、強誘電体膜よりなる容
量絶縁膜４１８、及び容量上部電極４１９を順次形成
し、その後、容量上部電極４１９の上に、容量上部電極
４１９の外側まで延び且つ第２のプラグ４１４と電気的
に接続する導電性水素バリア膜４２０を形成する。その
後、導電性水素バリア膜４２０を含む第１の層間絶縁膜
４１２の上に第２の層間絶縁膜４２１を形成した後、第
１の層間絶縁膜４１２及び第２の層間絶縁膜４２１に、
第２の高濃度不純物拡散層４１１と第２の層間絶縁膜４
２１上の配線４２３とを接続する第３のプラグ４２２を
形成する。このため、容量上部電極４１９の形成前に、
具体的には、メモリセルトランジスタと容量下部電極４
１５とを接続する第１のプラグ４１３の形成と同時に、
導電性水素バリア膜４２０と第２の高濃度不純物拡散層
４１１とを接続する第２のプラグ４１４を第１の層間絶
縁膜４１２に形成できる。これにより、導電性水素バリ
ア膜４２０、第２のプラグ４１４、第２の高濃度不純物
拡散層４１１及び第３のプラグ４２２を介して容量上部
電極４１９と配線４２３とを電気的に接続することがで
きる。すなわち、予め容量素子よりも下側に形成されて
いる第２のプラグ４１４及び第２の高濃度不純物拡散層
４１１を用いて、容量上部電極４１９と配線４２３とを
電気的に接続することができる。従って、容量上部電極
４１９の形成後に、容量上部電極４１９と配線４２３と
を直接接続するプラグを形成するためのコンタクトホー
ルを形成する必要がないので、容量上部電極４１９が露
出して水素雰囲気又は還元性雰囲気にさらされる事態を
回避できる。その結果、容量上部電極４１９として強い
触媒作用を有するＰｔ膜を用いる場合にも、容量絶縁膜
４１８を構成する強誘電体膜の特性の劣化を防止して、
強誘電体メモリの信頼性を向上させることができる。
【０２３３】また、第４の実施形態によると、容量下部
電極４１５、容量絶縁膜４１８及び容量上部電極４１９
より構成される容量素子の全体を導電性水素バリア膜４
２０によって常に覆っているため、容量素子の耐還元性
を向上させることができる。
【０２３４】また、第４の実施形態によると、酸素バリ
ア性を有する容量下部電極４１５が第１のプラグ４１３
の上面を覆っていると共に、酸素バリア性を有する接続
パッド４１６が第２のプラグ４１４の上面を覆ってい
る。このため、容量絶縁膜４１８を構成する強誘電体膜
を酸素雰囲気中で焼結するときに、第１のプラグ４１３
及び第２のプラグ４１４が酸化されることを防止でき
る。
【０２３５】また、第４の実施形態によると、容量下部
電極４１５の材料として用いられ且つ酸素バリア性を有
する導電性膜を第２のプラグ４１４の上面全体を覆うよ
うにパターン化することによって、容量下部電極４１５
の形成と同時に接続パッド４１６を形成するため、工程
の増加を招くことなく第２のプラグ４１４の酸化を防止
できる。また、導電性水素バリア膜４２０を接続パッド
４１６と接続するように形成するため、導電性水素バリ
ア膜４２０と第２のプラグ４１４とを接続パッド４１６
を介して接続できる。
【０２３６】また、第４の実施形態によると、容量下部
電極４１５同士の間の領域又は容量下部電極４１５と接
続パッド４１６との間の領域に、絶縁膜４１７を、その
上面と容量下部電極４１５及び接続パッド４１６のそれ
ぞれの上面とが面一になるように埋め込む。このため、
容量絶縁膜４１８等の堆積工程を平坦な下地上で行なえ
るので、容量素子の信頼性つまり強誘電体メモリの信頼
性を向上させることができる。
【０２３７】また、第４の実施形態によると、第２の高
濃度不純物拡散層４１１の表面部をシリサイド化してシ
リサイド層を形成しておき、該シリサイド層を、第２の
プラグ４１４と第３のプラグ４２２とを接続する導電層
として用いた場合、次のような効果が得られる。すなわ
ち、第２のプラグ４１４と第３のプラグ４２２とを接続
する導電層として、半導体基板４００上に形成されたポ
リシリコン層等を用いる場合と比べて、該導電層を低抵
抗化できる。
【０２３８】尚、第４の実施形態において、第１のプラ
グ４１３、第２のプラグ４１４、又は第３のプラグ４２
２等の材料として、タングステンを用いたが、これに代
えて、ポリシリコン等を用いてもよい。
【０２３９】また、第４の実施形態において、容量下部
電極４１５としては、酸素含有率の少ないＴｉＯＮ膜若
しくはＴｉＮ膜、又はＴｉを含む合金膜等を下層膜（密
着層として機能する）とし、且つ耐酸化性の強いＰｔ膜
若しくはＰｔを含む合金膜、酸化物が酸素バリア性及び
導電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2膜
若しくはＩｒＯ2 膜等を上層膜とする積層膜を用いるこ
とが好ましい。
【０２４０】また、第４の実施形態において、容量下部
電極４１５同士の間に埋め込まれる絶縁膜４１７として
は、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜等を用い
ることが好ましい。
【０２４１】また、第４の実施形態において、容量絶縁
膜４１８を構成する強誘電体膜の材料としては、ＰＺＴ
系の材料又はＳＢＴ系の材料等を用いることが好まし
い。
【０２４２】また、第４の実施形態において、容量上部
電極４１９としては、耐酸化性の強いＰｔ膜若しくはＰ
ｔを含む合金膜、酸化物が酸素バリア性及び導電性を有
するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若しくはＩ
ｒＯ2 膜等を少なくとも一部分に用いることが好まし
い。このようにすると、容量絶縁膜４１８を構成する強
誘電体膜の結晶を十分に成長させることができる。
【０２４３】また、第４の実施形態において、導電性水
素バリア膜４２０としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ
膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ
膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、Ｔ
ｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を用いるこ
とが好ましい。このようにすると、ＴｉやＴａの水素を
吸蔵する性質を利用して、容量上部電極４１９まで水素
が拡散することを防止し、それによって容量素子の耐還
元性を確実に向上させることができる。また、導電性水
素バリア膜４２０の導電性が確実に保たれるので、導電
性水素バリア膜４２０を介して容量上部電極４１９と第
２のプラグ４１４とを電気的に確実に接続することがで
きる。
【０２４４】また、第４の実施形態において、半導体基
板４００上における非メモリセル領域に、第２のゲート
電極４０８等により構成される制御トランジスタ（容量
上部電極４１９つまりメモリセルプレートをＯＮ／ＯＦ
Ｆするドライバーとしての機能を有している）を形成し
た。すなわち、第４の実施形態においては、制御トラン
ジスタがＯＮになっている場合のみ、容量上部電極４１
９と配線４２３とは、導電性水素バリア膜４２０、第２
のプラグ４１４、第２の高濃度不純物拡散層４１１（つ
まり制御トランジスタのソース領域又はドレイン領域）
及び第３のプラグ４２２を介して電気的に接続される。
それに対して、回路構成上、制御トランジスタを必要と
しない強誘電体メモリにおいては、例えば図３０に示す
ように、半導体基板４００上における非メモリセル領域
に第２の高濃度不純物拡散層４１１のみを形成してもよ
い。この場合、容量上部電極４１９と配線４２３とは、
導電性水素バリア膜４２０、第２のプラグ４１４、第２
の高濃度不純物拡散層４１１及び第３のプラグ４２２を
介して常に電気的に接続される。また、この場合、第２
の高濃度不純物拡散層４１１の表面部をシリサイド化し
てもよい。
【０２４５】また、第４の実施形態において、第２のプ
ラグ４１４と第３のプラグ４２２とを接続する導電層と
して第２の高濃度不純物拡散層４１１を用いたが、これ
に代えて、例えば図３１に示すように、第１の層間絶縁
膜４１２の下層膜４１２ａと上層膜４１２ｂとの間に形
成された導電層４３０を用いてもよい。図３１に示す構
造の形成方法（詳しくは第１の実施形態の第２変形例を
参照）のうち、本実施形態の方法と大きく異なる点は次
の通りである。すなわち、メモリセルトランジスタが形
成された半導体基板４００上に第１の層間絶縁膜４１２
の下層膜４１２ａを形成した後、非メモリセル領域の下
層膜４１２ａの上に導電層４３０を形成し、その後、第
１の層間絶縁膜４１２の上層膜４１２ｂを形成する。そ
の後、第１の層間絶縁膜４１２に、メモリセルトランジ
スタと接続する第１のプラグ４１３、及び導電層４３０
と接続する第２のプラグ４１４を形成する。ここで、導
電層４３０の材料は特に限定されるものではないが、導
電層４３０が容量上部電極４１９の引き出し配線に使用
されることを考慮して、導電層４３０の材料として低抵
抗材料、例えばポリシリコン若しくはそれをシリサイド
化したもの又はタングステン等を用いることが好まし
い。また、導電層４３０として、強誘電体キャパシタ
（容量下部電極４１５、容量絶縁膜４１８及び容量上部
電極４１９により構成される容量素子）よりも下側の配
線層、例えばビット線に使用される配線層を利用しても
よい。或いは、導電層４３０として、例えば図３２に示
すように、半導体基板４００上に層間絶縁膜を介さずに
形成された配線層、例えばメモリセルトランジスタ又は
制御トランジスタのゲート電極と同時に形成された配線
層を用いてもよい。このとき、該配線層は、素子分離領
域４０１の上に形成されていてもよいし、半導体基板４
００における素子分離領域４０１が形成されていない領
域の上に形成されていてもよい。
【０２４６】また、第４の実施形態において、第２のプ
ラグ４１４の上面を酸素バリア性を有する接続パッド４
１６により覆ったが、これに代えて、例えば第２のプラ
グ４１４が酸素バリア性を有する材料よりなる場合に
は、接続パッド４１６を形成しなくてもよい。このよう
にすると、強誘電体メモリの集積度を向上させることが
できる。また、このとき、導電性水素バリア膜４２０の
張り出し部４２０ａは、第２のプラグ４１４の上面の少
なくとも一部分を覆うことが好ましい。
【０２４７】また、第４の実施形態において、容量下部
電極４１５同士の間の領域又は容量下部電極４１５と接
続パッド４１６との間の領域に、絶縁膜４１７を埋め込
んだが、これに代えて、絶縁膜４１７を形成しなくても
よい。
【０２４８】また、第４の実施形態において、容量絶縁
膜４１８となる強誘電体膜及び容量上部電極４１９とな
る導電性膜を同一のマスクパターンを用いてパターン化
したが、これに代えて、該導電性膜及び強誘電体膜を互
いに異なるマスクパターンを用いてパターン化してもよ
い。
【０２４９】また、第４の実施形態において、導電性水
素バリア膜４２０を形成する前に、容量上部電極４１９
及び容量絶縁膜４１８のそれぞれの側面にサイドウォー
ルを形成しておくことが好ましい。このようにすると、
導電性水素バリア膜４２０となる導電性膜の段差被覆性
が向上して、導電性水素バリア膜４２０の張り出し部４
２０ａに断線が生じる事態を防止できるので、強誘電体
メモリの信頼性を向上させることができる。
【０２５０】また、第４の実施形態において、第２の層
間絶縁膜４２１の上に第３のプラグ４２２と接続するよ
うに配線４２３を形成したが、これに代えて、第２の層
間絶縁膜４２１に第３のプラグ４２２と接続するように
配線４２３を埋め込んでもよい。
【０２５１】（第４の実施形態の変形例）以下、本発明
の第４の実施形態の変形例に係る強誘電体メモリ及びそ
の製造方法について図面を参照しながら説明する。
【０２５２】図３３（ａ）〜（ｃ）、図３４（ａ）、
（ｂ）及び図３５（ａ）、（ｂ）は、第４の実施形態の
変形例に係る強誘電体メモリの製造方法の各工程を示す
断面図である。
【０２５３】まず、図３３（ａ）に示すように、半導体
基板４００の表面に、ＳＴＩ構造を有する素子分離領域
４０１を形成する。その後、半導体基板４００における
素子分離領域４０１により囲まれた領域のうち各メモリ
セル領域の表面部に、下層となる第１の低濃度不純物拡
散層４０５及び上層となる第１の高濃度不純物拡散層４
０６を形成する。第１の低濃度不純物拡散層４０５及び
第１の高濃度不純物拡散層４０６は、メモリセルトラン
ジスタ（ゲート電極等の図示省略）のソース領域又はド
レイン領域となる。
【０２５４】また、図３３（ａ）に示すように、半導体
基板４００における非メモリセル領域の上に、第２のゲ
ート絶縁膜４０７を介して、制御トランジスタを構成す
る第２のゲート電極４０８を形成する。その後、第２の
ゲート電極４０８の側面に絶縁性の第２のサイドウォー
ル４０９を形成すると共に、半導体基板４００における
非メモリセル領域の表面部に、下層となる第２の低濃度
不純物拡散層４１０及び上層となる第２の高濃度不純物
拡散層４１１を形成する。第２の低濃度不純物拡散層４
１０及び第２の高濃度不純物拡散層４１１は、制御トラ
ンジスタのソース領域又はドレイン領域となる。
【０２５５】尚、第４の実施形態の変形例において、メ
モリセルトランジスタ及び制御トランジスタのそれぞれ
を構成するゲート電極等の各要素を要素毎に同時に形成
してもよい。
【０２５６】次に、図３３（ａ）に示すように、メモリ
セルトランジスタ及び制御トランジスタが形成されてい
る半導体基板４００上に第１の層間絶縁膜４１２を形成
する。その後、第１の層間絶縁膜４１２に、第１の高濃
度不純物拡散層４０６（ソース領域となる部分）と接続
し且つタングステンよりなる第１のプラグ４１３、及
び、第２の高濃度不純物拡散層４１１（ソース領域とな
る部分及びドレイン領域となる部分のうちのいずれか一
方）と接続し且つタングステンよりなる第２のプラグ４
１４を形成する。
【０２５７】次に、第１の層間絶縁膜４１２の上に全面
に亘って、酸素バリア性を有する導電性膜（例えばＩｒ
膜又はＩｒＯ2 膜等）を全面に成膜した後、該導電性膜
をパターン化することによって、図３３（ｂ）に示すよ
うに、酸素バリア性を有する導電性膜よりなり且つ第１
のプラグ４１３の上面を覆う容量下部電極４１５、及び
酸素バリア性を有する導電性膜よりなり且つ第２のプラ
グ４１４の上面を覆う接続パッド４１６を形成する。こ
れにより、メモリセルトランジスタと容量下部電極４１
５とが第１のプラグ４１３を介して接続される。その
後、容量下部電極４１５同士の間の領域又は容量下部電
極４１５と接続パッド４１６との間の領域に、絶縁膜４
１７を、その上面と容量下部電極４１５及び接続パッド
４１６のそれぞれの上面とが面一になるように埋め込
む。
【０２５８】次に、絶縁膜４１７が形成された第１の層
間絶縁膜４１２の上に全面に亘って、ＰＺＴ系又はＳＢ
Ｔ系の材料よりなる強誘電体膜、Ｐｔ又はＰｔを含む合
金よりなる第１の導電性膜、及び水素バリア性を有する
第２の導電性膜（例えばＴｉ膜若しくはＴａ膜又はＴｉ
若しくはＴａを含む合金膜）を順次成膜した後、該第２
の導電性膜、第１の導電性膜及び強誘電体膜を同一のマ
スクパターン（図示省略）を用いてパターン化する。こ
れにより、図３３（ｃ）に示すように、容量下部電極４
１５の上面を覆う容量絶縁膜４１８、容量絶縁膜４１８
の上面を覆う容量上部電極４１９、及び容量上部電極４
１９の上面を覆う導電性水素バリア膜４２０を形成す
る。尚、容量下部電極４１５、容量絶縁膜４１８及び容
量上部電極４１９により容量素子が構成されている。
【０２５９】次に、導電性水素バリア膜４２０が形成さ
れた第１の層間絶縁膜４１２の上に全面に亘って、導電
性膜（図示省略）を堆積した後、該導電性膜に対してエ
ッチバックを行なうことによって、図３４（ａ）に示す
ように、導電性水素バリア膜４２０の側面に導電性の第
３のサイドウォール４２０ｂを接続パッド４１６と接続
するように形成する。これにより、導電性水素バリア膜
４２０と第２のプラグ４１４とが第３のサイドウォール
４２０ｂ及び接続パッド４１６を介して接続される。
【０２６０】次に、図３４（ｂ）に示すように、容量素
子が形成された第１の層間絶縁膜４１２の上に第２の層
間絶縁膜４２１を形成する。その後、第１の層間絶縁膜
４１２、絶縁膜４１７及び第２の層間絶縁膜４２１に、
タングステンよりなる第３のプラグ４２２を、第２の高
濃度不純物拡散層４１１（ソース領域となる部分及びド
レイン領域となる部分のうち第２のプラグ４１４が接続
されていない方）と接続するように形成する。
【０２６１】次に、図３５（ａ）に示すように、第２の
層間絶縁膜４２１の上に、アルミニウム等よりなる配線
４２３を第３のプラグ４２２と接続するように形成す
る。これにより、配線４２３と第２の高濃度不純物拡散
層４１１とが第３のプラグ４２２を介して接続される。
その後、図３５（ｂ）に示すように、配線４２３を含む
第２の層間絶縁膜４２１の上に第３の層間絶縁膜４２４
を形成した後、第３の層間絶縁膜４２４に、タングステ
ンよりなる第４のプラグ４２５を、配線４２３と接続す
るように形成する。その後、図示は省略しているが、第
３の層間絶縁膜４２４の上に、さらに上層の層間絶縁
膜、配線又は表面保護膜等を形成することによって、強
誘電体メモリを完成させる。
【０２６２】以上に説明したように、第４の実施形態の
変形例によると、メモリセルトランジスタ、及び第２の
高濃度不純物拡散層４１１を含む制御トランジスタが形
成された半導体基板４００上に第１の層間絶縁膜４１２
を形成した後、第１の層間絶縁膜４１２に、メモリセル
トランジスタと接続する第１のプラグ４１３、及び第２
の高濃度不純物拡散層４１１と接続する第２のプラグ４
１４を形成する。その後、第１の層間絶縁膜４１２の上
に第１のプラグ４１３と接続する容量下部電極４１５を
形成した後、容量絶縁膜４１８となる強誘電体膜、容量
上部電極４１９となる第１の導電性膜、及び導電性水素
バリア膜４２０となる第２の導電性膜を同一のマスクパ
ターンを用いてパターン化する。これによって、容量下
部電極４１５の上面を覆う容量絶縁膜４１８、容量絶縁
膜４１８の上面を覆う容量上部電極４１９、及び容量上
部電極４１９の上面を覆う導電性水素バリア膜４２０を
形成する。その後、導電性水素バリア膜４２０の側面に
導電性の第３のサイドウォール４２０ｂを第２のプラグ
４１４と電気的に接続するように形成する。その後、導
電性水素バリア膜４２０を含む第１の層間絶縁膜４１２
の上に第２の層間絶縁膜４２１を形成した後、第１の層
間絶縁膜４１２及び第２の層間絶縁膜４２１に、第２の
高濃度不純物拡散層４１１と第２の層間絶縁膜４２１上
の配線４２３とを接続する第３のプラグ４２２を形成す
る。このため、容量上部電極４１９の形成前に、具体的
には、メモリセルトランジスタと容量下部電極４１５と
を接続する第１のプラグ４１３の形成と同時に、第３の
サイドウォール４２０ｂを介して導電性水素バリア膜４
２０と第２の高濃度不純物拡散層４１１とを接続する第
２のプラグ４１４を第１の層間絶縁膜４１２に形成でき
る。これにより、導電性水素バリア膜４２０、第２のプ
ラグ４１４、第２の高濃度不純物拡散層４１１及び第３
のプラグ４２２を介して容量上部電極４１９と配線４２
３とを電気的に接続することができる。すなわち、予め
容量素子よりも下側に形成されている第２のプラグ４１
４及び第２の高濃度不純物拡散層４１１を用いて、容量
上部電極４１９と配線４２３とを電気的に接続すること
ができる。従って、容量上部電極４１９の形成後に、容
量上部電極４１９と配線４２３とを直接接続するプラグ
を形成するためのコンタクトホールを形成する必要がな
いので、容量上部電極４１９が露出して水素雰囲気又は
還元性雰囲気にさらされる事態を回避できる。その結
果、容量上部電極４１９として強い触媒作用を有するＰ
ｔ膜を用いる場合にも、容量絶縁膜４１８を構成する強
誘電体膜の特性の劣化を防止して、強誘電体メモリの信
頼性を向上させることができる。
【０２６３】また、第４の実施形態の変形例によると、
容量下部電極４１５、容量絶縁膜４１８及び容量上部電
極４１９より構成される容量素子を導電性水素バリア膜
４２０によって常に覆っているため、容量素子の耐還元
性を向上させることができる。
【０２６４】また、第４の実施形態の変形例によると、
酸素バリア性を有する容量下部電極４１５が第１のプラ
グ４１３の上面を覆っていると共に、酸素バリア性を有
する接続パッド４１６が第２のプラグ４１４の上面を覆
っている。このため、容量絶縁膜４１８を構成する強誘
電体膜を酸素雰囲気中で焼結するときに、第１のプラグ
４１３及び第２のプラグ４１４が酸化されることを防止
できる。
【０２６５】また、第４の実施形態の変形例によると、
容量下部電極４１５の材料として用いられ且つ酸素バリ
ア性を有する導電性膜を第２のプラグ４１４の上面全体
を覆うようにパターン化することによって、容量下部電
極４１５の形成と同時に接続パッド４１６を形成するた
め、工程の増加を招くことなく第２のプラグ４１４の酸
化を防止できる。また、導電性水素バリア膜４２０の側
面に導電性の第３のサイドウォール４２０ｂを接続パッ
ド４１６と接続するように形成するため、導電性水素バ
リア膜４２０と第２のプラグ４１４とを第３のサイドウ
ォール４２０ｂ及び接続パッド４１６を介して接続でき
る。
【０２６６】また、第４の実施形態の変形例によると、
容量絶縁膜４１８となる絶縁性膜及び容量上部電極４１
９となる第１の導電性膜をパターン化するために用いら
れたマスクパターンを用いて、導電性水素バリア膜４２
０となる第２の導電性膜をパターン化するため、製造工
程で用いられるマスクパターンの数を低減できる。
【０２６７】また、第４の実施形態の変形例によると、
容量下部電極４１５同士の間の領域又は容量下部電極４
１５と接続パッド４１６との間の領域に、絶縁膜４１７
を、その上面と容量下部電極４１５及び接続パッド４１
６のそれぞれの上面とが面一になるように埋め込む。こ
のため、容量絶縁膜４１８等の堆積工程を平坦な下地上
で行なえるので、容量素子の信頼性つまり強誘電体メモ
リの信頼性を向上させることができる。
【０２６８】また、第４の実施形態の変形例によると、
第２の高濃度不純物拡散層４１１の表面部をシリサイド
化してシリサイド層を形成しておき、該シリサイド層
を、第２のプラグ４１４と第３のプラグ４２２とを接続
する導電層として用いた場合、次のような効果が得られ
る。すなわち、第２のプラグ４１４と第３のプラグ４２
２とを接続する導電層として、半導体基板４００上に形
成されたポリシリコン層等を用いる場合と比べて、該導
電層を低抵抗化できる。
【０２６９】尚、第４の実施形態の変形例において、第
３のサイドウォール４２０ｂは水素バリア性を有するこ
とが好ましい。このようにすると、容量下部電極４１
５、容量絶縁膜４１８及び容量上部電極４１９より構成
される容量素子の全体を水素バリア膜によって確実に覆
うことができるので、容量素子の耐還元性を向上させる
ことができる。また、第３のサイドウォール４２０ｂの
材料として、導電性水素バリア膜４２０と同一の材料を
用いる場合には、導電性水素バリア膜４２０となる第２
の導電性膜を厚く堆積することが好ましい。
【０２７０】また、第４の実施形態の変形例において、
第１のプラグ４１３、第２のプラグ４１４、又は第３の
プラグ４２２等の材料として、タングステンを用いた
が、これに代えて、ポリシリコン等を用いてもよい。
【０２７１】また、第４の実施形態の変形例において、
容量下部電極４１５としては、酸素含有率の少ないＴｉ
ＯＮ膜若しくはＴｉＮ膜、又はＴｉを含む合金膜等を下
層膜（密着層として機能する）とし、且つ耐酸化性の強
いＰｔ膜若しくはＰｔを含む合金膜、酸化物が酸素バリ
ア性及び導電性を有するＲｕ膜若しくはＩｒ膜、又はＲ
ｕＯ2 膜若しくはＩｒＯ2 膜等を上層膜とする積層膜を
用いることが好ましい。
【０２７２】また、第４の実施形態の変形例において、
容量下部電極４１５同士の間に埋め込まれる絶縁膜４１
７としては、ＳｉＯ2 膜、Ｓｉ3Ｎ4膜、又はＳｉＯＮ膜
等を用いることが好ましい。
【０２７３】また、第４の実施形態の変形例において、
容量絶縁膜４１８を構成する強誘電体膜の材料として
は、ＰＺＴ系の材料又はＳＢＴ系の材料等を用いること
が好ましい。
【０２７４】また、第４の実施形態の変形例において、
容量上部電極４１９としては、耐酸化性の強いＰｔ膜若
しくはＰｔを含む合金膜、酸化物が酸素バリア性及び導
電性を有するＲｕ膜若しくはＩｒ膜、又はＲｕＯ2 膜若
しくはＩｒＯ2 膜等を少なくとも一部分に用いることが
好ましい。このようにすると、容量絶縁膜４１８を構成
する強誘電体膜の結晶を十分に成長させることができ
る。
【０２７５】また、第４の実施形態の変形例において、
導電性水素バリア膜４２０としては、Ｔｉ膜、Ｔａ膜、
ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、Ｔｉ
ＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、Ｔ
ａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜を
用いることが好ましい。このようにすると、ＴｉやＴａ
の水素を吸蔵する性質を利用して、容量上部電極４１９
まで水素が拡散することを防止し、それによって容量素
子の耐還元性を確実に向上させることができる。また、
導電性水素バリア膜４２０の導電性が確実に保たれるの
で、導電性水素バリア膜４２０を介して容量上部電極４
１９と第２のプラグ４１４とを電気的に確実に接続する
ことができる。
【０２７６】また、第４の実施形態の変形例において、
半導体基板４００上における非メモリセル領域に、第２
のゲート電極４０８等により構成される制御トランジス
タを形成したが、回路構成上、制御トランジスタを必要
としない強誘電体メモリにおいては、半導体基板４００
上における非メモリセル領域に第２の高濃度不純物拡散
層４１１のみを形成してもよい。この場合、第２の高濃
度不純物拡散層４１１の表面部をシリサイド化してもよ
い。
【０２７７】また、第４の実施形態の変形例において、
第２のプラグ４１４の上面を酸素バリア性を有する接続
パッド４１６により覆ったが、これに代えて、例えば第
２のプラグ４１４が酸素バリア性を有する材料よりなる
場合には、接続パッド４１６を形成しなくてもよい。こ
のようにすると、強誘電体メモリの集積度を向上させる
ことができる。また、このとき、第３のサイドウォール
４２０ｂは、第２のプラグ４１４の上面の少なくとも一
部分を覆うことが好ましい。
【０２７８】また、第４の実施形態の変形例において、
容量下部電極４１５同士の間の領域又は容量下部電極４
１５と接続パッド４１６との間の領域に、絶縁膜４１７
を埋め込んだが、これに代えて、絶縁膜４１７を形成し
なくてもよい。
【０２７９】また、第４の実施形態の変形例において、
容量絶縁膜４１８となる強誘電体膜、容量上部電極４１
９となる第１の導電性膜、及び導電性水素バリア膜４２
０となる第２の導電性膜を同一のマスクパターンを用い
てパターン化したが、これに代えて、各導電性膜及び強
誘電体膜を互いに異なるマスクパターンを用いてパター
ン化してもよい。
【０２８０】また、第４の実施形態の変形例において、
容量絶縁膜４１８を、容量下部電極４１５の上面を覆い
且つ接続パッド４１６とは接触しないように形成した
が、これに代えて、容量絶縁膜４１８を、その端部が接
続パッド４１６の上に位置するように形成してもよい。
このようにすると、容量絶縁膜４１８となる絶縁性膜に
対して大きなエッチング選択比を有する導電性膜を接続
パッド４１６の材料として用いると共に、該接続パッド
４１６をエッチングストッパーとして前記の絶縁性膜を
パターン化することによって、オーバーエッチングに起
因する段差形成を防止しながら容量絶縁膜４１８を形成
できる。
【０２８１】また、第４の実施形態の変形例において、
第２の層間絶縁膜４２１の上に第３のプラグ４２２と接
続するように配線４２３を形成したが、これに代えて、
第２の層間絶縁膜４２１に第３のプラグ４２２と接続す
るように配線４２３を埋め込んでもよい。
【０２８２】
【発明の効果】本発明によると、容量上部電極の形成後
に、容量上部電極と配線とを直接接続するプラグを形成
するためのコンタクトホールを形成する必要がないの
で、容量上部電極が露出して水素雰囲気又は還元性雰囲
気にさらされる事態を回避できる。その結果、容量上部
電極として強い触媒作用を有するＰｔ膜を用いる場合に
も、容量絶縁膜を構成する強誘電体膜の特性の劣化を防
止して、強誘電体メモリの信頼性を向上させることがで
きる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る強誘電
体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるＩ−Ｉ線の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る強誘電体メモリの製造方法の各工程を示す断面図で
ある。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る強誘電体メモリの製造方法の各工程を示す断面図であ
る。
【図４】（ａ）は本発明の第１の実施形態に係る強誘電
体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるIV−IV線の断面図である。
【図５】本発明の第１の実施形態に係る強誘電体メモリ
の断面図の一例である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態の第
１変形例に係る強誘電体メモリの製造方法の各工程を示
す断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態の
第１変形例に係る強誘電体メモリの製造方法の各工程を
示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第１の実施形態の
第１変形例に係る強誘電体メモリの製造方法の各工程を
示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第１の実施形態の第
２変形例に係る強誘電体メモリの製造方法の各工程を示
す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態の
第２変形例に係る強誘電体メモリの製造方法の各工程を
示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態の
第２変形例に係る強誘電体メモリの製造方法の各工程を
示す断面図である。
【図１２】本発明の第１の実施形態の第２変形例に係る
強誘電体メモリの断面図の一例である。
【図１３】（ａ）は本発明の第２の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXIII−XIII線の断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態
に係る強誘電体メモリの製造方法の各工程を示す断面図
である。
【図１５】（ａ）〜（ｃ）は本発明の第２の実施形態に
係る強誘電体メモリの製造方法の各工程を示す断面図で
ある。
【図１６】（ａ）は本発明の第２の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXVI−XVI線の断面図である。
【図１７】（ａ）は第１の比較例としての本発明の第１
の実施形態に係る強誘電体メモリにおける第２のプラ
グ、接続パッド、容量絶縁膜及び容量上部電極の積層部
分の断面図と該断面図と対応する平面図であり、（ｂ）
は本発明の第２の実施形態に係る強誘電体メモリにおけ
る第２のプラグ、接続パッド、容量絶縁膜及び容量上部
電極の積層部分の断面図と該断面図と対応する平面図で
ある。
【図１８】本発明の第２の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図１９】本発明の第２の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図２０】本発明の第２の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図２１】（ａ）は本発明の第３の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXXI−XXI線の断面図である。
【図２２】（ａ）及び（ｂ）は本発明の第３の実施形態
に係る強誘電体メモリの製造方法の各工程を示す断面図
である。
【図２３】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る強誘電体メモリの製造方法の各工程を示す断面図で
ある。
【図２４】（ａ）は本発明の第３の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXXIV−XXIV線の断面図である。
【図２５】本発明の第３の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図２６】（ａ）は本発明の第４の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXXVI−XXVI線の断面図である。
【図２７】（ａ）及び（ｂ）は本発明の第４の実施形態
に係る強誘電体メモリの製造方法の各工程を示す断面図
である。
【図２８】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る強誘電体メモリの製造方法の各工程を示す断面図で
ある。
【図２９】（ａ）は本発明の第４の実施形態に係る強誘
電体メモリの製造方法の一工程を示す断面図であり、
（ｂ）は（ａ）におけるXXIX−XXIX線の断面図である。
【図３０】本発明の第４の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図３１】本発明の第４の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図３２】本発明の第４の実施形態に係る強誘電体メモ
リの断面図の一例である。
【図３３】（ａ）〜（ｃ）は本発明の第４の実施形態の
変形例に係る強誘電体メモリの製造方法の各工程を示す
断面図である。
【図３４】（ａ）及び（ｂ）は本発明の第４の実施形態
の変形例に係る強誘電体メモリの製造方法の各工程を示
す断面図である。
【図３５】（ａ）及び（ｂ）は本発明の第４の実施形態
の変形例に係る強誘電体メモリの製造方法の各工程を示
す断面図である。
【図３６】第１の従来例に係る強誘電体メモリの断面図
である。
【図３７】第２の従来例に係る強誘電体メモリの断面図
である。
【符号の説明】
１００ 半導体基板 １０１ 素子分離領域 １０２ 第１のゲート絶縁膜 １０３ 第１のゲート電極 １０４ 第１のサイドウォール １０５ 第１の低濃度不純物拡散層 １０６ 第１の高濃度不純物拡散層 １０７ 第２のゲート絶縁膜 １０８ 第２のゲート電極 １０９ 第２のサイドウォール １１０ 第２の低濃度不純物拡散層 １１１ 第２の高濃度不純物拡散層 １１２ 第１の層間絶縁膜 １１２ａ 下層膜 １１２ｂ 上層膜 １１３ 第１のプラグ １１４ 第２のプラグ １１５ 容量下部電極 １１６ 接続パッド １１７ 絶縁膜 １１８ 容量絶縁膜 １１９ 容量上部電極 １１９ａ 張り出し部 １１９ｂ 第３のサイドウォール １２０ 第２の層間絶縁膜 １２１ 第３のプラグ １２２ 配線 １２３ 第３の層間絶縁膜 １２４ 第４のプラグ １２５ 第５のプラグ １３０ 導電層 ２００ 半導体基板 ２０１ 素子分離領域 ２０２ 第１のゲート絶縁膜 ２０３ 第１のゲート電極 ２０４ 第１のサイドウォール ２０５ 第１の低濃度不純物拡散層 ２０６ 第１の高濃度不純物拡散層 ２０７ 第２のゲート絶縁膜 ２０８ 第２のゲート電極 ２０９ 第２のサイドウォール ２１０ 第２の低濃度不純物拡散層 ２１１ 第２の高濃度不純物拡散層 ２１２ 第１の層間絶縁膜 ２１２ａ 下層膜 ２１２ｂ 上層膜 ２１３ 第１のプラグ ２１４ 第２のプラグ ２１５ 容量下部電極 ２１６ 接続パッド ２１７ 絶縁膜 ２１８ 容量絶縁膜 ２１８ａ 開口部 ２１９ 容量上部電極 ２１９ｃ 接続部 ２２０ 第２の層間絶縁膜 ２２１ 第３のプラグ ２２２ 配線 ２２３ 第３の層間絶縁膜 ２２４ 第４のプラグ ２２５ 第５のプラグ ２３０ 導電層 ３００ 半導体基板 ３０１ 素子分離領域 ３０２ ゲート絶縁膜 ３０３ ゲート電極 ３０４ サイドウォール ３０５ 低濃度不純物拡散層 ３０６ 高濃度不純物拡散層 ３０７ 第１の層間絶縁膜 ３０８ 第１のプラグ ３０９ 容量下部電極 ３１０ 絶縁膜 ３１１ 容量絶縁膜 ３１２ 容量上部電極 ３１３ 導電性水素バリア膜 ３１３ａ 張り出し部 ３１４ 第２の層間絶縁膜 ３１５ 第２のプラグ ３１６ 配線 ３１７ 第３の層間絶縁膜 ３１８ 第３のプラグ ３１９ 第４のプラグ ４００ 半導体基板 ４０１ 素子分離領域 ４０２ 第１のゲート絶縁膜 ４０３ 第１のゲート電極 ４０４ 第１のサイドウォール ４０５ 第１の低濃度不純物拡散層 ４０６ 第１の高濃度不純物拡散層 ４０７ 第２のゲート絶縁膜 ４０８ 第２のゲート電極 ４０９ 第２のサイドウォール ４１０ 第２の低濃度不純物拡散層 ４１１ 第２の高濃度不純物拡散層 ４１２ 第１の層間絶縁膜 ４１２ａ 下層膜 ４１２ｂ 上層膜 ４１３ 第１のプラグ ４１４ 第２のプラグ ４１５ 容量下部電極 ４１６ 接続パッド ４１７ 絶縁膜 ４１８ 容量絶縁膜 ４１９ 容量上部電極 ４２０ 導電性水素バリア膜 ４２０ａ 張り出し部 ４２０ｂ 第３のサイドウォール ４２１ 第２の層間絶縁膜 ４２２ 第３のプラグ ４２３ 配線 ４２４ 第３の層間絶縁膜 ４２５ 第４のプラグ ４２６ 第５のプラグ ４３０ 導電層 Ｒ１ 領域 Ｒ２ 領域 Ｄ１ マスク合わせマージン

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上における一の領域に形成さ
    れたトランジスタと、 前記半導体基板上における他の領域に形成された導電層
    と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された容量下部電極
    と、 前記容量下部電極の上に形成された強誘電体膜よりなる
    容量絶縁膜と、 前記容量絶縁膜の上に前記容量絶縁膜の外側まで延びる
    ように形成された容量上部電極と、 前記容量上部電極を含む前記第１の層間絶縁膜の上に形
    成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された配線と、 前記第１の層間絶縁膜に形成され、前記トランジスタと
    前記容量下部電極とを接続する第１のプラグと、 前記第１の層間絶縁膜に形成され、前記導電層と前記容
    量上部電極とを電気的に接続する第２のプラグと、 前記第１の層間絶縁膜及び第２の層間絶縁膜に形成さ
    れ、前記導電層と前記配線とを接続する第３のプラグと
    を備えていることを特徴とする強誘電体メモリ。
  2. 【請求項２】 前記導電層は、前記半導体基板の表面部
    に形成された不純物拡散層、又は前記不純物拡散層の表
    面部がシリサイド化された層であることを特徴とする請
    求項１に記載の強誘電体メモリ。
  3. 【請求項３】 前記第１の層間絶縁膜は下層膜とその上
    に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項１に記載の強誘電体メモ
    リ。
  4. 【請求項４】 前記容量上部電極の少なくとも一部は、
    Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする
    請求項１に記載の強誘電体メモリ。
  5. 【請求項５】 半導体基板上における一の領域に形成さ
    れたトランジスタと、 前記半導体基板上における他の領域に形成された導電層
    と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された容量下部電極
    と、 前記容量下部電極の上に前記容量下部電極の外側まで延
    びるように形成された強誘電体膜よりなる容量絶縁膜
    と、 前記容量絶縁膜における前記容量下部電極の外側に形成
    されている部分に設けられた開口部と、 前記開口部を含む前記容量絶縁膜の上に形成された容量
    上部電極と、 前記容量上部電極を含む前記第１の層間絶縁膜の上に形
    成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された配線と、 前記第１の層間絶縁膜に形成され、前記トランジスタと
    前記容量下部電極とを接続する第１のプラグと、 前記第１の層間絶縁膜に形成され、前記導電層と前記容
    量上部電極とを前記開口部を介して電気的に接続する第
    ２のプラグと、 前記第１の層間絶縁膜及び第２の層間絶縁膜に形成さ
    れ、前記導電層と前記配線とを接続する第３のプラグと
    を備えていることを特徴とする強誘電体メモリ。
  6. 【請求項６】 前記導電層は、前記半導体基板の表面部
    に形成された不純物拡散層、又は前記不純物拡散層の表
    面部がシリサイド化された層であることを特徴とする請
    求項５に記載の強誘電体メモリ。
  7. 【請求項７】 前記第１の層間絶縁膜は下層膜とその上
    に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項５に記載の強誘電体メモ
    リ。
  8. 【請求項８】 前記容量上部電極の少なくとも一部は、
    Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする
    請求項５に記載の強誘電体メモリ。
  9. 【請求項９】 半導体基板上に形成されたトランジスタ
    と、 前記トランジスタを含む前記半導体基板の上に形成され
    た第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された容量下部電極
    と、 前記容量下部電極の上に形成された強誘電体膜よりなる
    容量絶縁膜と、 前記容量絶縁膜の上に形成された容量上部電極と、 前記容量上部電極の上に形成された導電性水素バリア膜
    と、 前記導電性水素バリア膜を含む前記第１の層間絶縁膜の
    上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された配線と、 前記第１の層間絶縁膜に形成され、前記トランジスタと
    前記容量下部電極とを接続する第１のプラグと、 前記第２の層間絶縁膜に形成され、前記導電性水素バリ
    ア膜と前記配線とを接続する第２のプラグとを備えてい
    ることを特徴とする強誘電体メモリ。
  10. 【請求項１０】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項９に記載の強誘電体メモリ。
  11. 【請求項１１】 前記導電性水素バリア膜は、Ｔｉ膜、
    Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ
    膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、Ｔ
    ｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む
    合金膜よりなることを特徴とする請求項９に記載の強誘
    電体メモリ。
  12. 【請求項１２】 半導体基板上における一の領域に形成
    されたトランジスタと、 前記半導体基板上における他の領域に形成された導電層
    と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に形成された容量下部電極
    と、 前記容量下部電極の上に形成された強誘電体膜よりなる
    容量絶縁膜と、 前記容量絶縁膜の上に形成された容量上部電極と、 前記容量上部電極の上に前記容量上部電極の外側まで延
    びるように形成された導電性水素バリア膜と、 前記導電性水素バリア膜を含む前記第１の層間絶縁膜の
    上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された配線と、 前記第１の層間絶縁膜に形成され、前記トランジスタと
    前記容量下部電極とを接続する第１のプラグと、 前記第１の層間絶縁膜に形成され、前記導電層と前記導
    電性水素バリア膜とを電気的に接続する第２のプラグ
    と、 前記第１の層間絶縁膜及び第２の層間絶縁膜に形成さ
    れ、前記導電層と前記配線とを接続する第３のプラグと
    を備えていることを特徴とする強誘電体メモリ。
  13. 【請求項１３】 前記導電層は、前記半導体基板の表面
    部に形成された不純物拡散層、又は前記不純物拡散層の
    表面部がシリサイド化された層であることを特徴とする
    請求項１２に記載の強誘電体メモリ。
  14. 【請求項１４】 前記第１の層間絶縁膜は下層膜とその
    上に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項１２に記載の強誘電体メ
    モリ。
  15. 【請求項１５】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項１２に記載の強誘電体メモリ。
  16. 【請求項１６】 前記導電性水素バリア膜は、Ｔｉ膜、
    Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ
    膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、Ｔ
    ｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む
    合金膜よりなることを特徴とする請求項１２に記載の強
    誘電体メモリ。
  17. 【請求項１７】 半導体基板上における一の領域にトラ
    ンジスタを形成する工程と、 前記半導体基板上における他の領域に導電層を形成する
    工程と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に、前記トランジスタと接続する
    第１のプラグと、前記導電層と接続する第２のプラグと
    を形成する工程と、 前記第１の層間絶縁膜の上に前記第１のプラグと接続す
    るように容量下部電極を形成する工程と、 前記容量下部電極の上に、強誘電体膜よりなる容量絶縁
    膜を形成する工程と、 前記容量絶縁膜の上に、前記容量絶縁膜の外側まで延び
    且つ前記第２のプラグと電気的に接続するように容量上
    部電極を形成する工程と、 前記容量上部電極を含む前記第１の層間絶縁膜の上に第
    ２の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記導
    電層と接続する第３のプラグを形成する工程と、 前記第２の層間絶縁膜の上に前記第３のプラグと接続す
    るように配線を形成する工程とを備えていることを特徴
    とする強誘電体メモリの製造方法。
  18. 【請求項１８】 前記容量下部電極を形成する工程は、
    前記第１の層間絶縁膜の上に前記第２のプラグと接続す
    るように接続パッドを形成する工程を含み、 前記容量上部電極を形成する工程は、前記容量上部電極
    を前記接続パッドと接続するように形成する工程を含む
    ことを特徴とする請求項１７に記載の強誘電体メモリの
    製造方法。
  19. 【請求項１９】 前記容量絶縁膜を形成する工程は、前
    記容量絶縁膜を、その端部が前記接続パッドの上に位置
    するように形成する工程を含むことを特徴とする請求項
    １８に記載の強誘電体メモリの製造方法。
  20. 【請求項２０】 前記容量上部電極を形成する工程は、
    前記容量絶縁膜となる絶縁性膜をパターン化するために
    用いられたマスクパターンを用いて、前記容量上部電極
    となる導電性膜をパターン化した後、前記容量上部電極
    の側面に前記第２のプラグと電気的に接続するように導
    電性のサイドウォールを形成する工程を含むことを特徴
    とする請求項１７に記載の強誘電体メモリの製造方法。
  21. 【請求項２１】 前記容量下部電極を形成する工程は、
    前記第１の層間絶縁膜の上に前記第２のプラグと接続す
    るように接続パッドを形成する工程を含み、 前記容量上部電極を形成する工程は、前記サイドウォー
    ルを前記接続パッドと接続するように形成する工程を含
    むことを特徴とする請求項２０に記載の強誘電体メモリ
    の製造方法。
  22. 【請求項２２】 前記容量絶縁膜を形成する工程は、前
    記容量絶縁膜を、その端部が前記接続パッドの上に位置
    するように形成する工程を含むことを特徴とする請求項
    ２１に記載の強誘電体メモリの製造方法。
  23. 【請求項２３】 前記導電層は、前記半導体基板の表面
    部に形成された不純物拡散層、又は前記不純物拡散層の
    表面部がシリサイド化された層であることを特徴とする
    請求項１７に記載の強誘電体メモリの製造方法。
  24. 【請求項２４】 前記第１の層間絶縁膜は下層膜とその
    上に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項１７に記載の強誘電体メ
    モリの製造方法。
  25. 【請求項２５】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項１７に記載の強誘電体メモリの製造方法。
  26. 【請求項２６】 半導体基板上における一の領域にトラ
    ンジスタを形成する工程と、 前記半導体基板上における他の領域に導電層を形成する
    工程と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に、前記トランジスタと接続する
    第１のプラグと、前記導電層と接続する第２のプラグと
    を形成する工程と、 前記第１の層間絶縁膜の上に前記第１のプラグと接続す
    るように容量下部電極を形成する工程と、 前記容量下部電極の上に、少なくとも前記第２のプラグ
    の上側まで延び且つ強誘電体膜よりなる容量絶縁膜を形
    成する工程と、 前記容量絶縁膜における前記第２のプラグの上側に形成
    されている部分に開口部を形成する工程と、 前記開口部を含む前記容量絶縁膜の上に、前記開口部を
    介して前記第２のプラグと電気的に接続するように容量
    上部電極を形成する工程と、 前記容量上部電極を含む前記第１の層間絶縁膜の上に第
    ２の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記導
    電層と接続する第３のプラグを形成する工程と、 前記第２の層間絶縁膜の上に前記第３のプラグと接続す
    るように配線を形成する工程とを備えていることを特徴
    とする強誘電体メモリの製造方法。
  27. 【請求項２７】 前記容量下部電極を形成する工程は、
    前記第１の層間絶縁膜の上に前記第２のプラグと接続す
    るように接続パッドを形成する工程を含み、 前記容量上部電極を形成する工程は、前記容量上部電極
    を前記接続パッドと接続するように形成する工程を含む
    ことを特徴とする請求項２６に記載の強誘電体メモリの
    製造方法。
  28. 【請求項２８】 前記開口部を形成する工程は前記容量
    絶縁膜となる絶縁性膜をパターン化する前に行なわれ、 前記容量上部電極を形成する工程は、前記容量絶縁膜と
    なる前記絶縁性膜と、前記容量上部電極となる導電性膜
    とを同時にパターン化する工程を含むことを特徴とする
    請求項２６に記載の強誘電体メモリの製造方法。
  29. 【請求項２９】 前記導電層は、前記半導体基板の表面
    部に形成された不純物拡散層、又は前記不純物拡散層の
    表面部がシリサイド化された層であることを特徴とする
    請求項２６に記載の強誘電体メモリの製造方法。
  30. 【請求項３０】 前記第１の層間絶縁膜は下層膜とその
    上に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項２６に記載の強誘電体メ
    モリの製造方法。
  31. 【請求項３１】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項２６に記載の強誘電体メモリの製造方法。
  32. 【請求項３２】 半導体基板上にトランジスタを形成す
    る工程と、 前記トランジスタを含む前記半導体基板の上に第１の層
    間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に、前記トランジスタと接続する
    第１のプラグを形成する工程と、 前記第１の層間絶縁膜の上に前記第１のプラグと接続す
    るように容量下部電極を形成する工程と、 前記容量下部電極の上に、強誘電体膜よりなる容量絶縁
    膜を形成する工程と、 前記容量絶縁膜の上に容量上部電極を形成する工程と、 前記容量上部電極の上に導電性水素バリア膜を形成する
    工程と、 前記導電性水素バリア膜を含む前記第１の層間絶縁膜の
    上に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に、前記導電性水素バリア膜と接
    続する第２のプラグを形成する工程と、 前記第２の層間絶縁膜の上に前記第２のプラグと接続す
    るように配線を形成する工程とを備えていることを特徴
    とする強誘電体メモリの製造方法。
  33. 【請求項３３】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項３２に記載の強誘電体メモリの製造方法。
  34. 【請求項３４】 前記導電性水素バリア膜は、Ｔｉ膜、
    Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ
    膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、Ｔ
    ｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む
    合金膜よりなることを特徴とする請求項３２に記載の強
    誘電体メモリの製造方法。
  35. 【請求項３５】 半導体基板上における一の領域にトラ
    ンジスタを形成する工程と、 前記半導体基板上における他の領域に導電層を形成する
    工程と、 前記トランジスタ及び導電層を含む前記半導体基板の上
    に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に、前記トランジスタと接続する
    第１のプラグと、前記導電層と接続する第２のプラグと
    を形成する工程と、 前記第１の層間絶縁膜の上に前記第１のプラグと接続す
    るように容量下部電極を形成する工程と、 前記容量下部電極の上に、強誘電体膜よりなる容量絶縁
    膜を形成する工程と、 前記容量絶縁膜の上に容量上部電極を形成する工程と、 前記容量上部電極の上に、前記容量上部電極の外側まで
    延び且つ前記第２のプラグと電気的に接続するように導
    電性水素バリア膜を形成する工程と、 前記導電性水素バリア膜を含む前記第１の層間絶縁膜の
    上に第２の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記導
    電層と接続する第３のプラグを形成する工程と、 前記第２の層間絶縁膜の上に前記第３のプラグと接続す
    るように配線を形成する工程とを備えていることを特徴
    とする強誘電体メモリの製造方法。
  36. 【請求項３６】 前記容量下部電極を形成する工程は、
    前記第１の層間絶縁膜の上に前記第２のプラグと接続す
    るように接続パッドを形成する工程を含み、 前記導電性水素バリア膜を形成する工程は、前記導電性
    水素バリア膜を前記接続パッドと接続するように形成す
    る工程を含むことを特徴とする請求項３５に記載の強誘
    電体メモリの製造方法。
  37. 【請求項３７】 前記容量絶縁膜を形成する工程は、前
    記容量絶縁膜を、その端部が前記接続パッドの上に位置
    するように形成する工程を含むことを特徴とする請求項
    ３６に記載の強誘電体メモリの製造方法。
  38. 【請求項３８】 前記導電性水素バリア膜を形成する工
    程は、前記容量絶縁膜となる絶縁性膜及び前記容量上部
    電極となる第１の導電性膜をパターン化するために用い
    られたマスクパターンを用いて、前記導電性水素バリア
    膜となる第２の導電性膜をパターン化した後、前記導電
    性水素バリア膜の側面に前記第２のプラグと電気的に接
    続するように導電性のサイドウォールを形成する工程を
    含むことを特徴とする請求項３５に記載の強誘電体メモ
    リの製造方法。
  39. 【請求項３９】 前記サイドウォールは水素バリア性を
    有することを特徴とする請求項３８に記載の強誘電体メ
    モリの製造方法。
  40. 【請求項４０】 前記容量下部電極を形成する工程は、
    前記第１の層間絶縁膜の上に前記第２のプラグと接続す
    るように接続パッドを形成する工程を含み、 前記導電性水素バリア膜を形成する工程は、前記サイド
    ウォールを前記接続パッドと接続するように形成する工
    程を含むことを特徴とする請求項３８に記載の強誘電体
    メモリの製造方法。
  41. 【請求項４１】 前記容量絶縁膜を形成する工程は、前
    記容量絶縁膜を、その端部が前記接続パッドの上に位置
    するように形成する工程を含むことを特徴とする請求項
    ４０に記載の強誘電体メモリの製造方法。
  42. 【請求項４２】 前記導電層は、前記半導体基板の表面
    部に形成された不純物拡散層、又は前記不純物拡散層の
    表面部がシリサイド化された層であることを特徴とする
    請求項３５に記載の強誘電体メモリの製造方法。
  43. 【請求項４３】 前記第１の層間絶縁膜は下層膜とその
    上に形成された上層膜とを有しており、 前記導電層は前記下層膜と前記上層膜との間に形成され
    ていることを特徴とする請求項３５に記載の強誘電体メ
    モリの製造方法。
  44. 【請求項４４】 前記容量上部電極の少なくとも一部
    は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴と
    する請求項３５に記載の強誘電体メモリの製造方法。
  45. 【請求項４５】 前記導電性水素バリア膜は、Ｔｉ膜、
    Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ
    膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、Ｔ
    ｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む
    合金膜よりなることを特徴とする請求項３５に記載の強
    誘電体メモリの製造方法。
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