KR100886703B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법을 개시하며, 개시된 본 발명에 따른 반도체소자의 금속배선 형성방법은, 캐패시터부와 비트라인이 형성된 주변부로 분할된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 제1층간절연막을 형성한후 캐패시터 형성 부분을 형성된 상기 제1층간절연막 부분을 선택적으로 제거하는 단계; 상기 제1층간절연막이 제거된 부분에 하부전극과 유전체막을 형성하는 단계; 상기 유전체막를 포함한 주변부의 제1층간절연막 상에 상부전극과 더미패턴을 각각 형성하는 단계; 상기 상부전극과 더미패턴이 형성된 전체 구조의 상면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 상기 상부전극과 함께 더미패턴 및 비트라인을 노출시키는 제1, 제2 및 제3 콘택홀을 형성하는 단계; 상기 제1, 제2 및 제3 콘택홀 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제3층간절연막 상에 하부금속배선을 형성하는 단계; 상기 하부금속배선을 포함한 제3층간절연막 상에 제4층간절연막을 형성하는 단계; 상기 제4층간절연막 내에 상기 하부금속배선을 노출시키는 제4콘택홀을 형성하는 단계; 상기 제4콘택홀 내에 상부전극 연결용 콘택플러그를 형성하는 단계; 및 상기 상부전극 연결용 콘택플러그를 포함한 제4층간절연막 상에 상부금속배선을 형성하는 단계;를 포함한다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
도 1은 종래기술의 일실시예에 따른 반도체소자의 금속배선 형성방법에 있어서의 문제점을 설명하기 위한 금속배선 단면도.
도 2는 종래기술의 다른 실시예에 따른 반도체소자의 금속배선 형성방법에 있어서의 문제점을 설명하기 위한 금속배선 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
21 : 반도체기판 23 : 비트라인
25 : 제1층간절연막 27 : 제1콘택홀
29 : 콘택플러그 31 : 제2층간절연막
33 : 하부전극 35 : 유전체막
37 : 금속층 39 : 상부전극
41 : 더미패턴 43 : 제3층간절연막
45 : 상부전극콘택홀 47a, 47b : 더미패턴콘택홀
49 : 상부전극콘택플러그 51a, 51b : 더미패턴콘택플러그
53 : 하부금속배선 55 : Ti/TiN 박막
57 : 제4층간절연막 59 : 제5층간절연막
61 : 하부금속배선 콘택플러그 63 : 상부금속배선
65 : Ti/TiN 박막
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 금속배리어의 오버행이 감소되면서 금속배리어, CVD W의 스텝커버리지를 향상시키고자한 반도체소자의 금속배선 형성방법에 관한 것이다.
반도체소자의 집적도 증가와 더불어 배선의 선폭 및 콘택홀의 크기가 감소하고, 이에 따라 배선에 인가되는 전류밀도가 증대될 뿐만 아니라 배선과 배선사이의 폭이 좁아짐에 따라 저장소(reservoir)의 길이도 감소되면서 EM(electromigration)에 의한 배선의 신뢰성 열화문제가 중요하게 되었다.
이를 종래기술에 따른 금속배선 구성의 단면도를 참조하여 설명하면, 먼저 도 1은 하부금속배선(1)상에 상부금속배선(3)이 텅스턴플러그(5)에 의해 연결된 구조로 되어 있다. 여기서, 이들 각 층사이에는 도면에는 도시되어 있지 않지만, 절연막이 형성되어 있다.
또한, 상기 텅스텐플러그(5)는 하부금속배선(1)의 가장자리부에서 일정거리, 저장소(reservoir)(A)만큼 떨어진 상면에 접속되어 있다.
이때, 전자가 상부금속배선(3)에서 텅스텐플러그(5)를 통해 하부금속배선(1)으로 이동된다.
한편, 도 2는 텅스텐비트라인(11)상에 Al으로 이루어진 상부금속배선(13)이 텅스턴플러그(15)에 의해 연결된 구조로 되어 있는데, 이들 각 층사이에는 도면에는 도시되어 있지 않지만, 절연막(미도시)이 형성되어 있다.
또한, 상기 텅스텐플러그(15)는 텅스텐비트라인(11)의 가장자리부에서 일정거리만큼 떨어진 상면에 접속되어 있고, 상부금속배선(13)으로부터도 일정거리, 즉 저장소(reservoir)(A)만큼 떨어진 하부면에 접속되어 있다.
이때, 전자가 텅스텐비트라인(11)에서 텅스텐플러그(15)를 통해 상부금속배선(31)으로 이동된다.
여기서, EM은 배선에 전류(즉, 전자)가 흐를 때 결정입계(grain boundary), 경계, 격자에서 Al 원자가 전자에 의해 밀려 이동하는 현상을 의미하며 주로 결정입계(grain boundary)가 합쳐지는 부분에서는 Al 원자가 누적(accumulation)되어 힐록(hillock) 등을 유발하거나 또는 결정입계가 갈라지는 부분에서는, 도 1 및 2에서와 같이, Al 원자가 결핍(depletion)되어 베이컨시(vacancy)를 생성하면서 보이드가 형성되고, 이렇게 형성된 보이드는 베이컨시를 트래핑(trapping)하여 Al 보이드가 점차적으로 성장하면서 결국은 배선 자체가 단락된다. 특히, 도 1 및 도 2에서와 같이, 텅스텐플러그(5)(15)와 Al배선(1)(13)을 쓰는 비아(via) 구조에서의 EM 불량의 양상은 전류의 방향에 따라 보이드의 생성위치가 변경되어지는데, 이것 은 W 재료의 부동성에 기인하고, 전자가 텅스텐플러그(5)(15)를 지나 Al 배선(1)(13)을 지날 때 그 경계면에서 물질의 공급이 차단되어 보이드가 발생되어 불량(fail)이 발생되기 때문에 더욱 더 중요하다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, EM에 의한 텅스텐 플러그와 Al 배선부위에서의 Al 원자가 결핍되어 보이드로 변화하여 배선자체가 단락되는 문제를 해결할 수 있고, 콘택홀입구가 증가되기 때문에 금속배리어의 오버행이 감소되면서 금속배리어, CVD 텅스텐의 스텝커버리지및 EM(electromigration resistance)특성을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성 방법은, 캐패시터부와 비트라인이 형성된 주변부로 분할된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 제1층간절연막을 형성한후 캐패시터 형성 부분을 형성된 상기 제1층간절연막 부분을 선택적으로 제거하는 단계; 상기 제1층간절연막이 제거된 부분에 하부전극과 유전체막을 형성하는 단계; 상기 유전체막를 포함한 주변부의 제1층간절연막 상에 상부전극과 더미패턴을 각각 형성하는 단계; 상기 상부전극과 더미패턴이 형성된 전체 구조의 상면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 상기 상부전극과 함께 더미패턴 및 비트라인을 노출시키는 제1, 제2 및 제3 콘택홀을 형성하는 단계; 상기 제1, 제2 및 제3 콘택홀 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제3층간절연막 상에 하부금속배선을 형성하는 단계; 상기 하부금속배선을 포함한 제3층간절연막 상에 제4층간절연막을 형성하는 단계; 상기 제4층간절연막 내에 상기 하부금속배선을 노출시키는 제4콘택홀을 형성하는 단계; 상기 제4콘택홀 내에 상부전극 연결용 콘택플러그를 형성하는 단계; 및 상기 상부전극 연결용 콘택플러그를 포함한 제4층간절연막 상에 상부금속배선을 형성하는 단계;를 포함한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 금속배선 형성방법은, 도 3a에 도시된 바와같이, 먼저 반도체기판(21)상에 텅스텐물질을 증착한후 이를 선택적으로 패터닝하여 비트라인(23)을 형성한다.
그다음, 상기 비트라인(23)을 포함한 전체 구조의 상면에 제1층간절연막(25)을 증착한후 이를 선택적으로 제거하여 스토리지노드콘택홀(27)을 형성한다.
이어서, 상기 스토리지노드콘택홀(27)내에 폴리실리콘으로 콘택플러그(29)를 형성한후 다시 전체 구조상면에 제2층간절연막(31)을 두껍게 증착한다.
그다음, 캐패시터가 형성될 영역만큼의 상기 제2층간절연막(31)을 선택적으로 식각하여 상기 콘택플러그(29) 상면을 노출시킨후 식각된 제2층간절연막(31)부분상에 상기 콘택플러그(29)와 접속하는 실린더 형태의 스토리지노드전극(33)을 형성하고 이어 그 위에 유전체막(35)을 형성한다. 이때, 실린더 형태의 스토리지노드(33)를 형성하는 공정에 대해서는 생략하기로 한다.
이어서, 상기 유전체막(35)을 포함한 상기 제2층간절연막(31)상에 금속층(37)을 증착한다. 이때, 상기 금속층으로는 다결정실리콘, 텅스텐(W), 텅스텐실리사이드(WSix), TiN 등을 이용한다.
그다음, 도 3b에 도시된 바와같이, 상기 금속층(37)을 선택적으로 패터닝하여 캐패시터의 상부전극(39)과 더미패턴(41)을 동시에 형성한다. 이때, 도면에는 도시하지 않았지만, 노광 및 현상에의해 더미패턴 콘택이 형성되는 부위만을 남긴후 감광막을 이용하여 식각공정에 의해 상부전극배선을 형성한후 감광막을 제거한다. 또한, 더미콘택은 후속공정에서의 하부금속배선이 끝나는 부위에 형성한다. 그리고, 상기 더미패턴의 두께는 약 500 ∼ 2000 Å으로 하고, 더미패턴의 폭과 길이는 0.2×0.2 μm ∼ 2×2 μm로 형성한다. 한편, 상기 더미패턴(41)은 후속공정에서 콘택 플러그 형성시에 저장소(reservoir)부위에 콘택 플러그를 형성하여 저장소의 길이를 길게 하기 위해 형성된다.
이어서, 도 3c에 도시된 바와같이, 전체 구조의 상면에 제3층간절연막(43)을 증착한후 이를 선택적으로 패터닝하여 상기 상부전극(39)과 비트라인(23) 각각을 노출시키는 상부전극콘택홀(45)과 더미패턴콘택홀(47a)(47b)을 형성한다. 이때, 도면에는 도시하지 않았지만, 노광 및 현상에의해 더미패턴 콘택이 형성되는 부위만을 남긴후 감광막을 이용하여 식각공정에 의해 배선을 하는데, 이때 더미콘택과 더미상부금속는 후속공정에서의 하부금속배선이 끝나는 부위에 형성한다.
그다음, 도 3d에 도시된 바와같이, 상기 상부전극콘택홀(45)과 더미패턴콘택 홀(47a)(47b)내에 각각 콘택플러그(49)(51a)(51b)를 형성한다. 이때, 도면에는 도시하지 않았지만, 먼저 산화막과의 접착성을 향상시키기 위해 Ti/TiN을 증착한다음 CVD W를 증착하여 상기 콘택부위를 매립하고 이어 블랭킷 텅스텐 에치백 공정에 의해 콘택홀내에만 텅스텐(W)을 남긴다. 또한, 더미패턴콘택홀(47a)(47b)의 폭은 약 0.1 ∼ 1 μm로 하고, 콘택홀의 깊이는 약 1000 ∼ 3000 Å로 한다.
이어서, 도면에는 도시하지 않았지만, 산화막과의 접착성, Al의 표면 거칠기(roughness), EM 저항성을 향상시키기 위해 Ti/TiN/Ti 박막을 증착한다.
그다음, 도 3e에 도시된 바와같이, Ti/TiN/Ti 박막(미도시)상에 배선재료인 Al-Cu로 구성된 금속층을 증착한후 노광시 난반사 방지 및 EM 저항을 위하여 반사방지막(ARC; anti reflective coating) 으로 Ti/TiN 박막을 증착한다음, 금속층과 Ti/TiN 박막을 차례로 증착한후 이들을 선택적으로 식각하여 하부금속배선(53)과 Ti/TiN 박막패턴(55)을 형성한다. 이때, 도면에는 도시하지 않았지만, 배선 형성시에 먼저 감광막을 도포한후 이를 노광 및 현상에 의해 배선이 형성될 부위만을 남긴후 이 감광막을 이용하여 식각 공정에 의하여 배선을 형성한후 감광막을 제거한다.
그다음, 도 3f에 도시된 바와같이, 상기 전체 구조의 상면에 상부금속과 하부금속의 절연을 위해 TEOS로 구성된 제4 층간절연막(57)과 상부금속사이의 평탄화를 위하여 SOG로 구성된 제5층간절연막(59)을 차례로 증착한후 이들을 평탄화시킨다.
이어서, 도 3g에 도시된 바와같이, 상기 평탄화된 제5 및 제6층간절연막 (57)(59)을 선택적으로 제거하여 상기 하부금속배선상의 Ti/TiN 박막패턴(55)을 노출시키는 콘택홀(미도시)을 형성한후 그 내부에 금속배선플러그(61)를 형성한다.
그다음, 상기 금속배선플러그(61)를 포함한 전체 구조의 상면에 스퍼터링 방식에 의해 고온에서 상부금속배선(63)과 Ti/TiN 박막(65)을 형성하여 금속배선 공정을 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선 형성방법에 의하면, 캐패시터 형성시 주변부에 다결정실리콘 더미패턴(dummy line) (또는 패드)을 형성하여 콘택플러그 형성시 저장소(reservoir)부위에 콘택플러그를 형성하여 저장소의 길이를 길게 하므로써 EM에 의한 텅스텐플러그와 알루미늄배선부위에서의 Al 원자가 결핍(depletion)되어 보이드로 변화하여 배선 자체가 단락되는 문제를 해결할 수 있다.
뿐만 아니라, 콘택홀 입구가 증가되기 때문에 금속배리어의 오버행(overhang)이 감소되면서 금속배리어, CVD 텅스텐의 스텝커버리지 및 EM특성을 향상시키는 장점이 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 캐패시터부와 비트라인이 형성된 주변부로 분할된 반도체기판을 제공하는 단계;
    상기 반도체기판 상에 제1층간절연막을 형성한후 캐패시터 형성 부분을 형성된 상기 제1층간절연막 부분을 선택적으로 제거하는 단계;
    상기 제1층간절연막이 제거된 부분에 하부전극과 유전체막을 형성하는 단계;
    상기 유전체막를 포함한 주변부의 제1층간절연막 상에 상부전극과 더미패턴을 각각 형성하는 단계;
    상기 상부전극과 더미패턴이 형성된 전체 구조의 상면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 내에 상기 상부전극과 함께 더미패턴 및 비트라인을 노출시키는 제1, 제2 및 제3 콘택홀을 형성하는 단계;
    상기 제1, 제2 및 제3 콘택홀 내에 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 제3층간절연막 상에 하부금속배선을 형성하는 단계;
    상기 하부금속배선을 포함한 제3층간절연막 상에 제4층간절연막을 형성하는 단계;
    상기 제4층간절연막 내에 상기 하부금속배선을 노출시키는 제4콘택홀을 형성하는 단계;
    상기 제4콘택홀 내에 상부전극 연결용 콘택플러그를 형성하는 단계; 및
    상기 상부전극 연결용 콘택플러그를 포함한 제4층간절연막 상에 상부금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 상부전극과 더미패턴의 재료로는 다결정실리콘, W, WSix, TiN 중에서 선택하여 사용하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 제2 및 제3 콘택홀은 상기 하부금속배선이 끝나는 부분에 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 더미패턴의 두께는 500∼2000 Å로 하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 더미패턴의 폭과 길이는 0.2×0.2 μm ∼ 2×2 μm로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  6. 제2항에 있어서, 상기 더미패턴 콘택홀의 폭은 0.1 ∼ 1 μm로 하고, 콘택홀의 깊이는 1000 ∼ 3000 Å로 하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  7. 제1항에 있어서, 상기 제4층간절연막은 TEOS막과 SOG막으로 이루어진 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  8. 제1항에 있어서, 상기 하부금속배선과 상부금속배선 각각은 Al 또는 Al-Cu층과 Ti/TiN 박막을 포함하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  9. 제1항에 있어서, 상기 하부금속배선 형성전에 금속배리어용 Ti/TiN/Ti 박막을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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