JP2002110820A - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法Info
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 半導体メモリ素子及びその製造方法を提供す
る。 【解決手段】 基板２００全面に形成された層間絶縁膜
２３０上に位置するソース領域２０５上部に位置し、ゲ
ートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけ
をライン形状に露出させる自己整列フォトレジストマス
クを利用し、ビットライン及びキャパシティ下部電極を
半導体基板の活性領域に連結させるビットライン連結体
２１６ａ及び下部電極連結体２２８ａを形成することに
より、誤整列マージンを確保することができる技術と、
ビットライン連結体及び下部電極連結体それぞれを１回
のマスク工程を利用して形成する半導体メモリ素子の製
造方法。
る。 【解決手段】 基板２００全面に形成された層間絶縁膜
２３０上に位置するソース領域２０５上部に位置し、ゲ
ートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけ
をライン形状に露出させる自己整列フォトレジストマス
クを利用し、ビットライン及びキャパシティ下部電極を
半導体基板の活性領域に連結させるビットライン連結体
２１６ａ及び下部電極連結体２２８ａを形成することに
より、誤整列マージンを確保することができる技術と、
ビットライン連結体及び下部電極連結体それぞれを１回
のマスク工程を利用して形成する半導体メモリ素子の製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
及びその製造方法に係り、特にＣＯＢ（Ｃａｐａｃｉｔ
ｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭ素子
にてビットラインまたはキャパシティの下部電極と半導
体基板とを連結させる連結体をそれぞれ１回のマスク工
程で形成し、連結体形成工程の誤整列マージンを確保で
きる半導体メモリ素子及びその製造方法に関する。
及びその製造方法に係り、特にＣＯＢ（Ｃａｐａｃｉｔ
ｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭ素子
にてビットラインまたはキャパシティの下部電極と半導
体基板とを連結させる連結体をそれぞれ１回のマスク工
程で形成し、連結体形成工程の誤整列マージンを確保で
きる半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子、例えばＤＲＡＭなど
が高集積化されるにつれ、ビットラインをキャパシティ
下部に配置している。一方、キャパシティの下部電極と
ＤＲＡＭが形成される半導体基板の活性領域（例えば、
トランジスタのソース領域）を連結させるための下部電
極連結体及びビットラインと半導体基板の他の活性領域
（例えば、トランジスタのドレーン領域）とを連結させ
るためのビットライン連結体はそれぞれ２回のマスク工
程を通じ形成されている。ここで、下部電極連結体及び
ビットライン連結体はそれぞれ半導体基板の活性領域と
直接接触するコンタクトプラグと、コンタクトプラグと
下部電極またはビットライン間に配置されるコンタクト
パッドとよりなる。
が高集積化されるにつれ、ビットラインをキャパシティ
下部に配置している。一方、キャパシティの下部電極と
ＤＲＡＭが形成される半導体基板の活性領域（例えば、
トランジスタのソース領域）を連結させるための下部電
極連結体及びビットラインと半導体基板の他の活性領域
（例えば、トランジスタのドレーン領域）とを連結させ
るためのビットライン連結体はそれぞれ２回のマスク工
程を通じ形成されている。ここで、下部電極連結体及び
ビットライン連結体はそれぞれ半導体基板の活性領域と
直接接触するコンタクトプラグと、コンタクトプラグと
下部電極またはビットライン間に配置されるコンタクト
パッドとよりなる。
【０００３】ところで、コンタクトパッドとコンタクト
プラグとは接触面を形成するので、下部電極連結体及び
ビットライン連結体の全体抵抗が増加するようになり、
このような抵抗増加は半導体メモリ素子の動作速度を低
下させるようになる。
プラグとは接触面を形成するので、下部電極連結体及び
ビットライン連結体の全体抵抗が増加するようになり、
このような抵抗増加は半導体メモリ素子の動作速度を低
下させるようになる。
【０００４】また、下部電極連結体及びビットライン連
結体を形成するために実施するフォトレジストマスク製
作及び除去過程が、３回または４回反復されるので、工
程が多少複雑であり、反復されるマスク除去工程により
半導体基板が損傷される可能性が高まる。
結体を形成するために実施するフォトレジストマスク製
作及び除去過程が、３回または４回反復されるので、工
程が多少複雑であり、反復されるマスク除去工程により
半導体基板が損傷される可能性が高まる。
【０００５】一方、半導体メモリ素子が高集積化される
につれ、前述したコンタクトパッド及びコンタクトプラ
グ用コンタクトホール形成時の誤整列マージンを確保す
るのに限界が生じている。
につれ、前述したコンタクトパッド及びコンタクトプラ
グ用コンタクトホール形成時の誤整列マージンを確保す
るのに限界が生じている。
【０００６】前述した問題点を図１ないし図８を参考に
詳細に説明する。
詳細に説明する。
【０００７】図１、図２、図３、図６及び図８の半導体
メモリ素子はセル領域Ｃと周辺回路領域Ｐに分けられて
いる。図４、図５及び図７は半導体メモリ素子のセル領
域Ｃだけを図示した。
メモリ素子はセル領域Ｃと周辺回路領域Ｐに分けられて
いる。図４、図５及び図７は半導体メモリ素子のセル領
域Ｃだけを図示した。
【０００８】ここで、ビットラインコンタクトプラグ及
び下部電極コンタクトプラグはそれぞれ基板の活性領域
及びゲート電極と直接連結する部分を指し、ビットライ
ンコンタクトパッド及び下部電極コンタクトパッドはそ
れぞれビットラインコンタクトプラグと基板上に形成さ
れたビットライン及び下部電極コンタクトプラグとキャ
パシティの下部電極を連結させる部分を指す。一方、ビ
ットラインコンタクトプラグ（または下部電極コンタク
トプラグ）及びビットラインコンタクトパッド（または
下部電極コンタクトパッド）のそれぞれまたは両者が存
在する時はこれらの組み合わせをビットラインコンタク
ト連結体（または下部電極コンタクト連結体）として記
述する。
び下部電極コンタクトプラグはそれぞれ基板の活性領域
及びゲート電極と直接連結する部分を指し、ビットライ
ンコンタクトパッド及び下部電極コンタクトパッドはそ
れぞれビットラインコンタクトプラグと基板上に形成さ
れたビットライン及び下部電極コンタクトプラグとキャ
パシティの下部電極を連結させる部分を指す。一方、ビ
ットラインコンタクトプラグ（または下部電極コンタク
トプラグ）及びビットラインコンタクトパッド（または
下部電極コンタクトパッド）のそれぞれまたは両者が存
在する時はこれらの組み合わせをビットラインコンタク
ト連結体（または下部電極コンタクト連結体）として記
述する。
【０００９】図１において、半導体基板１００の活性領
域は素子分離領域１０２により限定される。素子分離領
域１０２はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉ
ｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ＬＯＣａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの方法
を利用して形成でき、高集積半導体メモリ素子ではＳＴ
Ｉ方法を利用することが望ましい。
域は素子分離領域１０２により限定される。素子分離領
域１０２はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉ
ｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ＬＯＣａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの方法
を利用して形成でき、高集積半導体メモリ素子ではＳＴ
Ｉ方法を利用することが望ましい。
【００１０】次に、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ
４、Ｇ５、Ｇ６、Ｇ７及びＧ８をマスクとして利用して
半導体基板の導電型と異なる導電型を持つイオンを基板
に注入してドレーン及びソース領域（１０３及び１０５
の一部）を形成する。
４、Ｇ５、Ｇ６、Ｇ７及びＧ８をマスクとして利用して
半導体基板の導電型と異なる導電型を持つイオンを基板
に注入してドレーン及びソース領域（１０３及び１０５
の一部）を形成する。
【００１１】キャッピング膜またはキャッピング膜パタ
ーン１１１は以後に形成される層間絶縁膜１１２に対し
てエッチング選択比が高い物質より構成されることが望
ましく、例えば層間絶縁膜１１２と異なる物質より構成
されるが、シリコン窒化膜、アルミニウム酸化膜または
タンタル酸化膜などが使われうる。
ーン１１１は以後に形成される層間絶縁膜１１２に対し
てエッチング選択比が高い物質より構成されることが望
ましく、例えば層間絶縁膜１１２と異なる物質より構成
されるが、シリコン窒化膜、アルミニウム酸化膜または
タンタル酸化膜などが使われうる。
【００１２】続いて、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ
４、Ｇ５、Ｇ６、Ｇ７及びＧ８が形成された半導体基板
１００の全面に絶縁膜を塗布してエッチングバックし、
ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７
及びＧ８及びキャッピング膜パターン１１１側壁にスペ
ーサ１０６を形成する。スペーサ１０６もこの後に形成
される層間絶縁膜１１２と異なる物質より構成するので
あるが、エッチング選択比が高い物質より構成すること
が望ましい。
４、Ｇ５、Ｇ６、Ｇ７及びＧ８が形成された半導体基板
１００の全面に絶縁膜を塗布してエッチングバックし、
ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７
及びＧ８及びキャッピング膜パターン１１１側壁にスペ
ーサ１０６を形成する。スペーサ１０６もこの後に形成
される層間絶縁膜１１２と異なる物質より構成するので
あるが、エッチング選択比が高い物質より構成すること
が望ましい。
【００１３】ここで、ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ
４、Ｇ５、Ｇ６、Ｇ７またはＧ８、キャッピング膜パタ
ーン１１１及びスペーサ１０６よりなった構造体をゲー
ト電極構造体と名づける。
４、Ｇ５、Ｇ６、Ｇ７またはＧ８、キャッピング膜パタ
ーン１１１及びスペーサ１０６よりなった構造体をゲー
ト電極構造体と名づける。
【００１４】一方、スペーサ１０６形成後に高濃度の不
純物イオンを基板に注入し、ＬＤＤ構造のドレーン及び
ソース領域１０３、１０５を形成することにより、第１
ないし第８トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６、Ｔ７及びＴ８を完成する。第１ないし第５ト
ランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ５はセル領域
Ｃに形成され、第６ないし第８トランジスタＴ６、Ｔ７
及びＴ８は周辺回路領域Ｐに形成される。ここで、ＬＤ
Ｄ構造のドレーン及びソース領域をそれぞれドレーン及
びソース領域と記述する。
純物イオンを基板に注入し、ＬＤＤ構造のドレーン及び
ソース領域１０３、１０５を形成することにより、第１
ないし第８トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６、Ｔ７及びＴ８を完成する。第１ないし第５ト
ランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ５はセル領域
Ｃに形成され、第６ないし第８トランジスタＴ６、Ｔ７
及びＴ８は周辺回路領域Ｐに形成される。ここで、ＬＤ
Ｄ構造のドレーン及びソース領域をそれぞれドレーン及
びソース領域と記述する。
【００１５】一方、第５トランジスタＴ５は第１ないし
第４トランジスタＴ１、Ｔ２、Ｔ３及びＴ４と同一また
は異なる導電型のチャンネルを持てる。基板の導電型と
異なる導電型のチャンネルを持つためには基板と異なる
導電型のウェル（図示せず）を基板内に形成してウェル
内に隣接トランジスタのソース及びドレーン領域を形成
する。
第４トランジスタＴ１、Ｔ２、Ｔ３及びＴ４と同一また
は異なる導電型のチャンネルを持てる。基板の導電型と
異なる導電型のチャンネルを持つためには基板と異なる
導電型のウェル（図示せず）を基板内に形成してウェル
内に隣接トランジスタのソース及びドレーン領域を形成
する。
【００１６】スペーサ１０６が形成されたセル領域Ｃ及
び周辺回路領域Ｐの半導体基板１００の全面に平坦化さ
れた第１層間絶縁膜１１２を形成する。
び周辺回路領域Ｐの半導体基板１００の全面に平坦化さ
れた第１層間絶縁膜１１２を形成する。
【００１７】続いて、セル領域Ｃの第１層間絶縁膜１１
２をエッチングし、セル領域ＣのトランジスタＴ１、Ｔ
２、Ｔ３、Ｔ４及びＴ５のドレーン及びソース領域１０
３、１０５を露出させる第１コンタクトホールを形成す
る。一方、キャッピング膜パターン１１１及びスペーサ
１０６が第１層間絶縁膜１１２に対して高いエッチング
選択比を持つ物質より構成されれば、第１コンタクトホ
ールはキャッピング膜パターン１１１及びスペーサ１０
６により自己整列方式により形成される。
２をエッチングし、セル領域ＣのトランジスタＴ１、Ｔ
２、Ｔ３、Ｔ４及びＴ５のドレーン及びソース領域１０
３、１０５を露出させる第１コンタクトホールを形成す
る。一方、キャッピング膜パターン１１１及びスペーサ
１０６が第１層間絶縁膜１１２に対して高いエッチング
選択比を持つ物質より構成されれば、第１コンタクトホ
ールはキャッピング膜パターン１１１及びスペーサ１０
６により自己整列方式により形成される。
【００１８】次に、第１コンタクトホールが備わった第
１層間絶縁膜１１２上に第１コンタクトホールを充填す
るように導電性物質のポリシリコン膜１１４を形成す
る。
１層間絶縁膜１１２上に第１コンタクトホールを充填す
るように導電性物質のポリシリコン膜１１４を形成す
る。
【００１９】図２において、ポリシリコン膜１１４を対
象に第１層間絶縁膜１１２の上面が実質的に露出される
まで化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎ
ｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチ
ングバックを実施して半導体基板のセル領域Ｃのドレー
ン領域１０３及びソース領域１０５にそれぞれ連結する
ビットラインコンタクトプラグ１１４ｂとキャパシティ
下部電極コンタクトプラグ１１４ａ、１１４ｃを形成す
る。
象に第１層間絶縁膜１１２の上面が実質的に露出される
まで化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎ
ｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチ
ングバックを実施して半導体基板のセル領域Ｃのドレー
ン領域１０３及びソース領域１０５にそれぞれ連結する
ビットラインコンタクトプラグ１１４ｂとキャパシティ
下部電極コンタクトプラグ１１４ａ、１１４ｃを形成す
る。
【００２０】次に、周辺回路領域Ｐ及びセル領域Ｃのビ
ットラインコンタクトプラグ１１４ｂ及び下部電極コン
タクトプラグ１１４ａ、１１４ｃを含んだ半導体基板１
００の全面に平坦化された第２層間絶縁膜１１６を形成
する。
ットラインコンタクトプラグ１１４ｂ及び下部電極コン
タクトプラグ１１４ａ、１１４ｃを含んだ半導体基板１
００の全面に平坦化された第２層間絶縁膜１１６を形成
する。
【００２１】次に、ビットラインコンタクトプラグ１１
４ｂの上部に位置する第２層間絶縁膜１１６をエッチン
グして第２コンタクトホールを形成する。一方、第２コ
ンタクトホール形成時に、異なる位置にある第２層間絶
縁膜１１６及び第１層間絶縁膜１１２がエッチングさ
れ、セル領域Ｃに配置されるトランジスタＴ５の活性領
域、例えばドレーン領域１０３を露出させる第３コンタ
クトホールを同時に形成する。
４ｂの上部に位置する第２層間絶縁膜１１６をエッチン
グして第２コンタクトホールを形成する。一方、第２コ
ンタクトホール形成時に、異なる位置にある第２層間絶
縁膜１１６及び第１層間絶縁膜１１２がエッチングさ
れ、セル領域Ｃに配置されるトランジスタＴ５の活性領
域、例えばドレーン領域１０３を露出させる第３コンタ
クトホールを同時に形成する。
【００２２】一方、周辺回路領域Ｐのゲート電極Ｇ６の
金属または金属シリサイド膜パターン１１０を露出させ
る第４コンタクトホールを形成する工程は、第３コンタ
クトホール形成工程の初期段階と類似するように第２層
間絶縁膜１１６をエッチングして第６トランジスタのＴ
６のキャッピング膜パターン１１１を露出させる工程
と、この後キャッピング膜パターン１１１を除去して金
属膜または金属シリサイド膜パターン１１０を露出させ
る工程よりなる。第２コンタクトホールないし第４コン
タクトホール形成後に第２層間絶縁膜１１６上に導電性
物質のポリシリコン膜１１８を形成し、第２コンタクト
ホールないし第４コンタクトホールを充填する。
金属または金属シリサイド膜パターン１１０を露出させ
る第４コンタクトホールを形成する工程は、第３コンタ
クトホール形成工程の初期段階と類似するように第２層
間絶縁膜１１６をエッチングして第６トランジスタのＴ
６のキャッピング膜パターン１１１を露出させる工程
と、この後キャッピング膜パターン１１１を除去して金
属膜または金属シリサイド膜パターン１１０を露出させ
る工程よりなる。第２コンタクトホールないし第４コン
タクトホール形成後に第２層間絶縁膜１１６上に導電性
物質のポリシリコン膜１１８を形成し、第２コンタクト
ホールないし第４コンタクトホールを充填する。
【００２３】図３において、ポリシリコン膜１１８は第
２層間絶縁膜１１６の上面が露出されるまで化学機械的
研磨またはエッチングバックされ、ビットラインコンタ
クトパッド１１８ａとビットラインコンタクトプラグ１
１８ｂ、１１８ｃとを形成する。ビットラインコンタク
トプラグ１１８ｂ、１１８ｃはビットラインコンタクト
パッドともにも命名できるのであるが、本明細書ではビ
ットラインコンタクトプラグと命名して使用する。トラ
ンジスタＴ２とトランジスタＴ３との間の活性領域１０
３とビットライン１２０とを連結させるビットライン連
結体は、ビットラインコンタクトプラグ１１４ｂとビッ
トラインコンタクトプラグ１１８ａとよりなり、トラン
ジスタＴ５とビットライン１２０とを連結させるビット
ライン連結体はビットラインコンタクトプラグ１１８ｂ
であり、トランジスタＴ６をビットライン１２０に連結
させる連結体はビットラインコンタクトプラグ１１８ｃ
である。
２層間絶縁膜１１６の上面が露出されるまで化学機械的
研磨またはエッチングバックされ、ビットラインコンタ
クトパッド１１８ａとビットラインコンタクトプラグ１
１８ｂ、１１８ｃとを形成する。ビットラインコンタク
トプラグ１１８ｂ、１１８ｃはビットラインコンタクト
パッドともにも命名できるのであるが、本明細書ではビ
ットラインコンタクトプラグと命名して使用する。トラ
ンジスタＴ２とトランジスタＴ３との間の活性領域１０
３とビットライン１２０とを連結させるビットライン連
結体は、ビットラインコンタクトプラグ１１４ｂとビッ
トラインコンタクトプラグ１１８ａとよりなり、トラン
ジスタＴ５とビットライン１２０とを連結させるビット
ライン連結体はビットラインコンタクトプラグ１１８ｂ
であり、トランジスタＴ６をビットライン１２０に連結
させる連結体はビットラインコンタクトプラグ１１８ｃ
である。
【００２４】次に、ビットラインコンタクトパッド１１
８ａ及びビットラインコンタクトプラグ１１８ｂ、１１
８ｃを含む半導体基板上に金属拡散防止膜及び金属膜を
塗布した後でパターニングしてビットライン１２０を形
成する。金属拡散防止膜としてはＴｉＮまたはＴｉＷを
使用し、金属膜としてはＴｉ、ＷまたはＡｌを使用でき
る。
８ａ及びビットラインコンタクトプラグ１１８ｂ、１１
８ｃを含む半導体基板上に金属拡散防止膜及び金属膜を
塗布した後でパターニングしてビットライン１２０を形
成する。金属拡散防止膜としてはＴｉＮまたはＴｉＷを
使用し、金属膜としてはＴｉ、ＷまたはＡｌを使用でき
る。
【００２５】以後の集積工程からビットライン１２０を
保護するために、ビットライン１２０を含んだ半導体基
板の全面に絶縁膜を形成した後でエッチングバック工程
を実施し、スペーサを含むキャッピング膜パターン１２
２を形成する。セル領域Ｃ及び周辺回路領域Ｐに塗布さ
れた絶縁膜はビットラインが形成された部分を除いて全
て除去され、周辺回路領域Ｐでのキャッピング膜パター
ン１２２はビットライン１２０だけを包む。
保護するために、ビットライン１２０を含んだ半導体基
板の全面に絶縁膜を形成した後でエッチングバック工程
を実施し、スペーサを含むキャッピング膜パターン１２
２を形成する。セル領域Ｃ及び周辺回路領域Ｐに塗布さ
れた絶縁膜はビットラインが形成された部分を除いて全
て除去され、周辺回路領域Ｐでのキャッピング膜パター
ン１２２はビットライン１２０だけを包む。
【００２６】続いて、キャッピング膜パターン１２２が
形成された半導体基板の全面に平坦化された第３層間絶
縁膜１２４を形成する。接触型フォトレジストマスク
（図５の１６０）を使用してセル領域Ｃの第３層間絶縁
膜１２４及びその下部の第２層間絶縁膜１１６をエッチ
ングすることにより、キャパシティ下部電極コンタクト
プラグ１１４ａ、１１４ｃを露出させる第５コンタクト
ホール１２５を形成する。
形成された半導体基板の全面に平坦化された第３層間絶
縁膜１２４を形成する。接触型フォトレジストマスク
（図５の１６０）を使用してセル領域Ｃの第３層間絶縁
膜１２４及びその下部の第２層間絶縁膜１１６をエッチ
ングすることにより、キャパシティ下部電極コンタクト
プラグ１１４ａ、１１４ｃを露出させる第５コンタクト
ホール１２５を形成する。
【００２７】一方、第５コンタクトホールの形成時に使
われる接触型フォトレジストマスクパターン（図５の１
６０）が配置された平面図が図４に図示された。図４に
て参照番号１５０と表示された部分だけ接触型フォトレ
ジストマスクパターン（図５の１６０）により露出され
た部分であり、その下部の第３層間絶縁膜１２４が露出
される。
われる接触型フォトレジストマスクパターン（図５の１
６０）が配置された平面図が図４に図示された。図４に
て参照番号１５０と表示された部分だけ接触型フォトレ
ジストマスクパターン（図５の１６０）により露出され
た部分であり、その下部の第３層間絶縁膜１２４が露出
される。
【００２８】具体的に検討してみれば、図４では、Ｙ軸
方向に伸びる第１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ
３、Ｇ４がＸ軸方向に平行するように配置されており、
ビットライン１２０は第２層間絶縁膜１１６を挟んで第
１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４上に配
置され、第１ないし第４ゲート電極と直交する。第１ゲ
ート電極Ｇ１と第２ゲート電極Ｇ２との間及び第３ゲー
ト電極Ｇ３と第４ゲート電極Ｇ４との間にはそれぞれ下
部電極コンタクトプラグ１１４ａ、１１４ｃが配置さ
れ、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間に
はビットラインコンタクトプラグ１１４ｂがゲート電極
の伸張方向に配置されている。一方、ビットラインのキ
ャッピング膜パターン１２２とその上部に形成されてい
る第３層間絶縁膜１２４は図示されていない。
方向に伸びる第１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ
３、Ｇ４がＸ軸方向に平行するように配置されており、
ビットライン１２０は第２層間絶縁膜１１６を挟んで第
１ないし第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４上に配
置され、第１ないし第４ゲート電極と直交する。第１ゲ
ート電極Ｇ１と第２ゲート電極Ｇ２との間及び第３ゲー
ト電極Ｇ３と第４ゲート電極Ｇ４との間にはそれぞれ下
部電極コンタクトプラグ１１４ａ、１１４ｃが配置さ
れ、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間に
はビットラインコンタクトプラグ１１４ｂがゲート電極
の伸張方向に配置されている。一方、ビットラインのキ
ャッピング膜パターン１２２とその上部に形成されてい
る第３層間絶縁膜１２４は図示されていない。
【００２９】図４のＶＩ−ＶＩに沿った断面図（別途に
図示せず）の観点から検討すれば、第５コンタクトホー
ル１２５形成のためのエッチング工程を進行すれば、第
２ゲート電極Ｇ２及び第３ゲート電極Ｇ３上部の第２層
間絶縁膜１１６及び第３層間絶縁膜１２４はエッチング
されずに突出部を形成し、第１ゲート電極Ｇ１と第２ゲ
ート電極Ｇ２との間及び第３ゲート電極Ｇ３と第４ゲー
ト電極Ｇ４との間の第２層間絶縁膜１１６及び第３層間
絶縁膜１２４は除去され、図３に図示されたような第５
コンタクトホール１２５が形成される。
図示せず）の観点から検討すれば、第５コンタクトホー
ル１２５形成のためのエッチング工程を進行すれば、第
２ゲート電極Ｇ２及び第３ゲート電極Ｇ３上部の第２層
間絶縁膜１１６及び第３層間絶縁膜１２４はエッチング
されずに突出部を形成し、第１ゲート電極Ｇ１と第２ゲ
ート電極Ｇ２との間及び第３ゲート電極Ｇ３と第４ゲー
ト電極Ｇ４との間の第２層間絶縁膜１１６及び第３層間
絶縁膜１２４は除去され、図３に図示されたような第５
コンタクトホール１２５が形成される。
【００３０】反面、図４のＶ−Ｖに沿った断面図は図５
に図示された。図５を検討すれば、半導体基板１００上
に、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で
自己整列された下部電極コンタクトプラグ１１４ａがゲ
ート電極に沿って伸びる。下部電極コンタクトプラグ１
１４ａ上には、第２層間絶縁膜１１６がゲート電極と垂
直方向に形成されている。
に図示された。図５を検討すれば、半導体基板１００上
に、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で
自己整列された下部電極コンタクトプラグ１１４ａがゲ
ート電極に沿って伸びる。下部電極コンタクトプラグ１
１４ａ上には、第２層間絶縁膜１１６がゲート電極と垂
直方向に形成されている。
【００３１】第２層間絶縁膜１１６上にキャッピング膜
パターン１２２に包まれたビットライン１２０が形成さ
れ、それぞれのビットライン１２０はゲート電極の伸張
方向（Ｙ方向）に相互離隔され配置されている。次に、
キャッピング膜パターン１２２を含む第２層間絶縁膜１
１６上に第３層間絶縁膜１２４が配置されている。そし
て第３層間絶縁膜１２４上にキャッピング膜パターン１
２２間の第２層間絶縁膜１１６及び第３層間絶縁膜１２
４をエッチングして第５コンタクトホール１２５を形成
するための接触型自己整列フォトレジストマスクパター
ン１６０が配置されている。
パターン１２２に包まれたビットライン１２０が形成さ
れ、それぞれのビットライン１２０はゲート電極の伸張
方向（Ｙ方向）に相互離隔され配置されている。次に、
キャッピング膜パターン１２２を含む第２層間絶縁膜１
１６上に第３層間絶縁膜１２４が配置されている。そし
て第３層間絶縁膜１２４上にキャッピング膜パターン１
２２間の第２層間絶縁膜１１６及び第３層間絶縁膜１２
４をエッチングして第５コンタクトホール１２５を形成
するための接触型自己整列フォトレジストマスクパター
ン１６０が配置されている。
【００３２】その後、図７に図示されたように、マスク
パターン１６０を利用して第３層間絶縁膜１２４及び第
２層間絶縁膜１１６をエッチングして第５コンタクトホ
ール１２５を形成した後でその後接触型自己整列フォト
レジストマスクパターン１６０を除去する。
パターン１６０を利用して第３層間絶縁膜１２４及び第
２層間絶縁膜１１６をエッチングして第５コンタクトホ
ール１２５を形成した後でその後接触型自己整列フォト
レジストマスクパターン１６０を除去する。
【００３３】次に、基板全面にポリシリコン膜１２６を
基板全面に形成して第３層間絶縁膜１２４の上面が露出
されるまでエッチングバックまたは化学機械的研磨を実
施する。
基板全面に形成して第３層間絶縁膜１２４の上面が露出
されるまでエッチングバックまたは化学機械的研磨を実
施する。
【００３４】具体的に、図４のＸ方向のＡ−Ａに沿った
セル領域Ｃを含んだ半導体メモリ素子のポリシリコン膜
１２６のエッチングバックまたは化学機械的研磨後の断
面図は図６に図示されており、図４のＹ方向のＢ−Ｂに
沿ったセル領域の断面図は図７に図示された。すなわ
ち、図６及び図７にて、ポリシリコン膜１２６は化学及
び機械的研磨されてキャパシティ下部電極コンタクトパ
ッド１２６ａ、１２６ｂを形成する。
セル領域Ｃを含んだ半導体メモリ素子のポリシリコン膜
１２６のエッチングバックまたは化学機械的研磨後の断
面図は図６に図示されており、図４のＹ方向のＢ−Ｂに
沿ったセル領域の断面図は図７に図示された。すなわ
ち、図６及び図７にて、ポリシリコン膜１２６は化学及
び機械的研磨されてキャパシティ下部電極コンタクトパ
ッド１２６ａ、１２６ｂを形成する。
【００３５】その後、図６に図示されたように、下部電
極コンタクトパッド１２６ａ、１２６ｂが形成されたセ
ル領域Ｃの第３層間絶縁膜１２４上に開口部を具備した
エッチング阻止層１２８を形成し、キャパシティを構成
する下部電極１３０、誘電膜１３２及び上部電極１３４
を形成する。
極コンタクトパッド１２６ａ、１２６ｂが形成されたセ
ル領域Ｃの第３層間絶縁膜１２４上に開口部を具備した
エッチング阻止層１２８を形成し、キャパシティを構成
する下部電極１３０、誘電膜１３２及び上部電極１３４
を形成する。
【００３６】図８において、キャパシティが形成された
セル領域Ｃ及び周辺回路領域Ｐの半導体基板の全面に平
坦化された第４層間絶縁膜１３６を形成する。第４層間
絶縁膜１３６の所定部分がエッチングされてセル領域Ｃ
では上部電極１３４の一部を露出させる第６コンタクト
ホールを形成する。第６コンタクトホール形成後、周辺
回路領域Ｐの第３層間絶縁膜１２４、キャッピング膜パ
ターン１２２、１１１、第２層間絶縁膜１１６及び第１
層間絶縁膜１１２の所定部分をエッチングして第７コン
タクトホール、第８コンタクトホール及び第９コンタク
トホールを形成する。
セル領域Ｃ及び周辺回路領域Ｐの半導体基板の全面に平
坦化された第４層間絶縁膜１３６を形成する。第４層間
絶縁膜１３６の所定部分がエッチングされてセル領域Ｃ
では上部電極１３４の一部を露出させる第６コンタクト
ホールを形成する。第６コンタクトホール形成後、周辺
回路領域Ｐの第３層間絶縁膜１２４、キャッピング膜パ
ターン１２２、１１１、第２層間絶縁膜１１６及び第１
層間絶縁膜１１２の所定部分をエッチングして第７コン
タクトホール、第８コンタクトホール及び第９コンタク
トホールを形成する。
【００３７】ここで、第７コンタクトホールは周辺回路
領域Ｐのビットライン１２０を露出させ、第８コンタク
トホールは周辺回路領域Ｐの半導体基板の活性領域１０
３を露出させ、第９コンタクトホールはゲート電極Ｇ８
の金属膜または金属シリサイド膜パターン１１０を露出
させる。第６ないし９コンタクトホールが形成された第
４層間絶縁膜１３６上に第６ないし第９コンタクトホー
ルが充填されるように金属膜（図示せず）を塗布した後
で化学機械的研磨またはエッチングバックを実施して金
属配線コンタクトプラグ１３８ａ、１３８ｂ、１３８
ｃ、１３８ｄを形成する。その以、第４層間絶縁膜１３
６上に金属膜（図示せず）を形成してパターニングし、
金属配線コンタクトパッド１４０ａ、１４０ｂ、１４０
ｃ及び１４０ｄを形成する。
領域Ｐのビットライン１２０を露出させ、第８コンタク
トホールは周辺回路領域Ｐの半導体基板の活性領域１０
３を露出させ、第９コンタクトホールはゲート電極Ｇ８
の金属膜または金属シリサイド膜パターン１１０を露出
させる。第６ないし９コンタクトホールが形成された第
４層間絶縁膜１３６上に第６ないし第９コンタクトホー
ルが充填されるように金属膜（図示せず）を塗布した後
で化学機械的研磨またはエッチングバックを実施して金
属配線コンタクトプラグ１３８ａ、１３８ｂ、１３８
ｃ、１３８ｄを形成する。その以、第４層間絶縁膜１３
６上に金属膜（図示せず）を形成してパターニングし、
金属配線コンタクトパッド１４０ａ、１４０ｂ、１４０
ｃ及び１４０ｄを形成する。
【００３８】ところで、ビットラインコンタクトプラグ
と下部電極コンタクトプラグとはそれぞれ一つのマスク
を使用して同時に形成されるが、ビットライン及び下部
電極を半導体基板の活性領域に連結させるためには３回
のマスク工程が必要になる。すなわち、ビットライン連
結体を形成するためには、下部電極コンタクトプラグと
同時に形成されるビットラインコンタクトプラグのため
の第１マスクとビットラインコンタクトパッドを形成す
るための第２マスクが要求され、下部電極連結体を形成
するためには、前述した第１マスクと下部電極コンタク
トパッドとを形成するための第３マスクが要求される。
従って、ビットライン連結体及び下部電極連結体を形成
するための工程が多少複雑になる。
と下部電極コンタクトプラグとはそれぞれ一つのマスク
を使用して同時に形成されるが、ビットライン及び下部
電極を半導体基板の活性領域に連結させるためには３回
のマスク工程が必要になる。すなわち、ビットライン連
結体を形成するためには、下部電極コンタクトプラグと
同時に形成されるビットラインコンタクトプラグのため
の第１マスクとビットラインコンタクトパッドを形成す
るための第２マスクが要求され、下部電極連結体を形成
するためには、前述した第１マスクと下部電極コンタク
トパッドとを形成するための第３マスクが要求される。
従って、ビットライン連結体及び下部電極連結体を形成
するための工程が多少複雑になる。
【００３９】一方、ビットライン１２０はビットライン
コンタクトプラグ１１４ｂとビットラインコンタクトパ
ッド１１８ａを通じ半導体基板の活性領域１０３に連結
し、下部電極１３０は下部電極コンタクトプラグ１１４
ａ、１１４ｃと下部電極コンタクトパッド１２６ａ、１
２６ｂを通じ半導体基板の活性領域１０５に連結する。
従って、ビットライン連結体及び下部電極連結体はその
内部に接合面を持つようになって接合抵抗の発生による
全体抵抗が増加するようになる。こういう抵抗の増加は
トランジスタ及びキャパシティの動作速度を低下させ
る。
コンタクトプラグ１１４ｂとビットラインコンタクトパ
ッド１１８ａを通じ半導体基板の活性領域１０３に連結
し、下部電極１３０は下部電極コンタクトプラグ１１４
ａ、１１４ｃと下部電極コンタクトパッド１２６ａ、１
２６ｂを通じ半導体基板の活性領域１０５に連結する。
従って、ビットライン連結体及び下部電極連結体はその
内部に接合面を持つようになって接合抵抗の発生による
全体抵抗が増加するようになる。こういう抵抗の増加は
トランジスタ及びキャパシティの動作速度を低下させ
る。
【００４０】また、下部電極コンタクトプラグ１２６
ａ、１２６ｂを形成するための第５コンタクトホール１
２５が、Ｙ軸方向に１Ｆ離隔され、Ｘ軸方向に３Ｆ離隔
されるので、フォトレジストマスクパターン１６０の整
列マージンが不足するようになる。すなわち、フォトレ
ジストマスクパターン１６０がＹ軸方向に誤整列されれ
ば、ビットライン１２０が隣接ビットライン１２０に連
結してブリッジが発生する問題が生じる。さらに、第５
コンタクトホールのエッチング工程が過度になれば、キ
ャッピング膜パターン１２２が除去されてビットライン
１２０が露出される。それでビットライン１２０が下部
電極とショートする。
ａ、１２６ｂを形成するための第５コンタクトホール１
２５が、Ｙ軸方向に１Ｆ離隔され、Ｘ軸方向に３Ｆ離隔
されるので、フォトレジストマスクパターン１６０の整
列マージンが不足するようになる。すなわち、フォトレ
ジストマスクパターン１６０がＹ軸方向に誤整列されれ
ば、ビットライン１２０が隣接ビットライン１２０に連
結してブリッジが発生する問題が生じる。さらに、第５
コンタクトホールのエッチング工程が過度になれば、キ
ャッピング膜パターン１２２が除去されてビットライン
１２０が露出される。それでビットライン１２０が下部
電極とショートする。
【００４１】従って、誤整列マージンを確保するために
はビットライン１２０上に形成されるハードマスクのキ
ャッピング膜パターン１２２を厚くせねばならない。と
ころで、キャッピング膜パターン１２２を厚くすれば、
第５コンタクトホールが形成される第３層間絶縁膜１２
４を構成する物質でビットライン構造体１２０、１２２
間をボイドなしに充填し難くなる。
はビットライン１２０上に形成されるハードマスクのキ
ャッピング膜パターン１２２を厚くせねばならない。と
ころで、キャッピング膜パターン１２２を厚くすれば、
第５コンタクトホールが形成される第３層間絶縁膜１２
４を構成する物質でビットライン構造体１２０、１２２
間をボイドなしに充填し難くなる。
【００４２】ボイドなくビットライン１２０間を絶縁物
で充填するために液状のＳＯＧ、ＢＰＳＧなどを利用で
きる。しかし、ＳＯＧまたはＢＰＳＧに含まれていた酸
素がビットライン１２０下部に侵入してビットライン１
２０を酸化させることによりビットラインリフティング
問題が発生する。
で充填するために液状のＳＯＧ、ＢＰＳＧなどを利用で
きる。しかし、ＳＯＧまたはＢＰＳＧに含まれていた酸
素がビットライン１２０下部に侵入してビットライン１
２０を酸化させることによりビットラインリフティング
問題が発生する。
【００４３】また、Ｘ軸及び／またはＹ軸方向にマスク
パッド１６０が誤整列されれば、マスクパターン１６０
が露出された部分にてゲート電極Ｇ１、Ｇ２、Ｇ３及び
Ｇ４及びビットライン１２０上に形成されたハードマス
クの窒化膜との重複マージンが小さくなる。従って、自
己整列エッチング工程での選択比が良好になれない問題
がある。
パッド１６０が誤整列されれば、マスクパターン１６０
が露出された部分にてゲート電極Ｇ１、Ｇ２、Ｇ３及び
Ｇ４及びビットライン１２０上に形成されたハードマス
クの窒化膜との重複マージンが小さくなる。従って、自
己整列エッチング工程での選択比が良好になれない問題
がある。
【００４４】一方、接触型自己整列マスクパターン１６
０を利用して第５コンタクトホールを形成する時、マス
クパターン１６０が第３層間絶縁膜１２４に対して高い
エッチング比を持てないのでマスクパターン１６０下部
の第３層間絶縁膜１２４の一部も除去され、ビットライ
ン１２０とビットライン１２０との間にブリッジが形成
される。
０を利用して第５コンタクトホールを形成する時、マス
クパターン１６０が第３層間絶縁膜１２４に対して高い
エッチング比を持てないのでマスクパターン１６０下部
の第３層間絶縁膜１２４の一部も除去され、ビットライ
ン１２０とビットライン１２０との間にブリッジが形成
される。
【００４５】一方、周辺回路領域の金属配線コンタクト
プラグ１３８ｂ、１３８ｃ、１３８ｄを形成するため
に、厚い第４層間絶縁膜１３６と第３層間絶縁膜１２
４、またはこれらの他に第２層間絶縁膜１１６及び第１
層間絶縁膜１１２をエッチングしなければならないの
で、第５コンタクトホール形成エッチング工程に負担に
なる。
プラグ１３８ｂ、１３８ｃ、１３８ｄを形成するため
に、厚い第４層間絶縁膜１３６と第３層間絶縁膜１２
４、またはこれらの他に第２層間絶縁膜１１６及び第１
層間絶縁膜１１２をエッチングしなければならないの
で、第５コンタクトホール形成エッチング工程に負担に
なる。
【００４６】
【発明が解決しようとする課題】本発明の目的は、下部
電極連結体及びビットライン連結体の形成時に使われる
マスク数を減らし、これらの抵抗増加を抑制できる半導
体メモリ素子及びその製造方法を提供するところにあ
る。
電極連結体及びビットライン連結体の形成時に使われる
マスク数を減らし、これらの抵抗増加を抑制できる半導
体メモリ素子及びその製造方法を提供するところにあ
る。
【００４７】さらに、本発明の他の目的は、下部電極連
結体とビットライン連結体の形成時の誤整列マージンを
確保できる半導体メモリ素子及びその製造方法を提供す
るところにある。
結体とビットライン連結体の形成時の誤整列マージンを
確保できる半導体メモリ素子及びその製造方法を提供す
るところにある。
【００４８】本発明のさらに他の目的は、半導体メモリ
素子の周辺回路領域に形成される金属配線コンタクトプ
ラグのエッチング工程の負担を減少させられる半導体メ
モリ素子及びその製造方法を提供するところにある。
素子の周辺回路領域に形成される金属配線コンタクトプ
ラグのエッチング工程の負担を減少させられる半導体メ
モリ素子及びその製造方法を提供するところにある。
【００４９】本発明のさらに他の目的は、セル領域のビ
ットラインのリフティングを防止できる半導体メモリ素
子及びその製造方法を提供するところにある。
ットラインのリフティングを防止できる半導体メモリ素
子及びその製造方法を提供するところにある。
【００５０】
【課題を解決するための手段】ビットライン連結体及び
下部電極連結体の形成時に使われるマスク数を減らし、
これらの抵抗を減少させて下部電極連結体の形成時の誤
整列マージンを確保するために、本発明による半導体メ
モリ素子は、ゲート電極構造体とソース及びドレーン領
域よりなったトランジスタと層間絶縁膜とを含む。ゲー
ト電極構造体は、基板上に形成するのであるが、ゲート
電極、ゲート電極上に形成されたゲート電極のキャッピ
ング膜パターン、及びゲート電極とゲート電極のキャッ
ピング膜パターンの側壁に形成された側壁スペーサとを
含む。層間絶縁膜は、トランジスタが形成された基板全
面に形成され、ビットラインコンタクトホール及び下部
電極コンタクトホールを具備し、ゲート電極のキャッピ
ング膜パターン及び前記側壁スペーサに対して高いエッ
チング選択比を持つ物質よりなる。ドレーン領域と連結
する導電性ビットライン連結体は層間絶縁膜の前記ビッ
トラインコンタクトホール内に位置しており、ビットラ
イン連結体が形成された前記層間絶縁膜の上部には前記
ビットライン連結体と電気的に連結するビットラインが
形成されている。ビットラインはビットラインのキャッ
ピング膜パターンにより包まれており、下部電極連結体
は層間絶縁膜の下部電極コンタクトホール内に形成さ
れ、ビットラインのキャッピング膜パターン水準まで伸
びてビットラインのキャッピング膜パターンと同一水準
で形成されている。次に、キャパシティの下部電極連結
体の上部に、下部電極、誘電膜及び上部電極を持つキャ
パシティが形成されている。
下部電極連結体の形成時に使われるマスク数を減らし、
これらの抵抗を減少させて下部電極連結体の形成時の誤
整列マージンを確保するために、本発明による半導体メ
モリ素子は、ゲート電極構造体とソース及びドレーン領
域よりなったトランジスタと層間絶縁膜とを含む。ゲー
ト電極構造体は、基板上に形成するのであるが、ゲート
電極、ゲート電極上に形成されたゲート電極のキャッピ
ング膜パターン、及びゲート電極とゲート電極のキャッ
ピング膜パターンの側壁に形成された側壁スペーサとを
含む。層間絶縁膜は、トランジスタが形成された基板全
面に形成され、ビットラインコンタクトホール及び下部
電極コンタクトホールを具備し、ゲート電極のキャッピ
ング膜パターン及び前記側壁スペーサに対して高いエッ
チング選択比を持つ物質よりなる。ドレーン領域と連結
する導電性ビットライン連結体は層間絶縁膜の前記ビッ
トラインコンタクトホール内に位置しており、ビットラ
イン連結体が形成された前記層間絶縁膜の上部には前記
ビットライン連結体と電気的に連結するビットラインが
形成されている。ビットラインはビットラインのキャッ
ピング膜パターンにより包まれており、下部電極連結体
は層間絶縁膜の下部電極コンタクトホール内に形成さ
れ、ビットラインのキャッピング膜パターン水準まで伸
びてビットラインのキャッピング膜パターンと同一水準
で形成されている。次に、キャパシティの下部電極連結
体の上部に、下部電極、誘電膜及び上部電極を持つキャ
パシティが形成されている。
【００５１】ここで、前記層間絶縁膜はシリコン酸化
膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ
膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ
膜、ＵＳＧ膜、またはこれらの組み合わせ膜であり、前
記ゲート電極のキャッピング膜パターン、前記ビットラ
インのキャッピング膜パターン及び前記側壁スペーサは
前記層間絶縁膜と異なる物質よりなり、シリコン窒化
膜、アルミニウム酸化膜、タンタル酸化膜または炭化シ
リコン膜またはこれらの組み合わせ膜よりなりうる。
膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ
膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ
膜、ＵＳＧ膜、またはこれらの組み合わせ膜であり、前
記ゲート電極のキャッピング膜パターン、前記ビットラ
インのキャッピング膜パターン及び前記側壁スペーサは
前記層間絶縁膜と異なる物質よりなり、シリコン窒化
膜、アルミニウム酸化膜、タンタル酸化膜または炭化シ
リコン膜またはこれらの組み合わせ膜よりなりうる。
【００５２】本発明がなそうとする他の技術的課題のビ
ットラインの酸化を防止するために、層間絶縁膜と前記
ビットラインとの間にシリコン窒化膜またはシリコン酸
化窒化膜のような酸化防止膜をさらに介在させることが
望ましい。
ットラインの酸化を防止するために、層間絶縁膜と前記
ビットラインとの間にシリコン窒化膜またはシリコン酸
化窒化膜のような酸化防止膜をさらに介在させることが
望ましい。
【００５３】また、半導体メモリ素子の周辺回路領域に
形成される金属配線コンタクト形成時のエッチング工程
の負担を減少させるために、セル領域と周辺回路領域と
を含む半導体メモリ素子はその基板上に形成するのであ
るが、ゲート電極、ソース領域及びドレーン領域を持つ
第１及び第２トランジスタ、前記第１及び第２トランジ
スタと同じく前記基板全面に形成された前記セル領域に
形成されるビットラインコンタクトホール及び下部電極
コンタクトホール、及び前記周辺回路領域に形成される
金属配線コンタクトホールが提供された第１層間絶縁膜
を含む。
形成される金属配線コンタクト形成時のエッチング工程
の負担を減少させるために、セル領域と周辺回路領域と
を含む半導体メモリ素子はその基板上に形成するのであ
るが、ゲート電極、ソース領域及びドレーン領域を持つ
第１及び第２トランジスタ、前記第１及び第２トランジ
スタと同じく前記基板全面に形成された前記セル領域に
形成されるビットラインコンタクトホール及び下部電極
コンタクトホール、及び前記周辺回路領域に形成される
金属配線コンタクトホールが提供された第１層間絶縁膜
を含む。
【００５４】さらに、半導体メモリ素子は導電性ビット
ライン連結体、ビットライン、ビットラインを包むビッ
トラインのキャッピング膜パターン、キャパシティの下
部電極連結体、キャパシティ及び周辺回路のドレーン領
域またはゲート電極に連結する下部金属配線コンタクト
プラグをさらに含む。ビットライン連結体は第１層間絶
縁膜の前記ビットラインコンタクトホールに形成されて
前記第１トランジスタのドレーン領域と電気的に連結
し、ビットラインは前記ビットライン連結体が形成され
た前記第１層間絶縁膜上に形成されて前記ビットライン
連結体と電気的に連結する。キャパシティの下部電極連
結体は前記第１層間絶縁膜の前記下部電極コンタクトホ
ール内に形成されて前記ビットラインのキャッピング膜
パターンの水準まで伸び、前記ビットラインのキャッピ
ング膜パターンと同一水準で形成されている。キャパシ
ティは下部電極連結体上部に形成するのであるが、下部
電極、誘電膜及び上部電極を持ち、下部金属配線コンタ
クトプラグは第１層間絶縁膜の前記金属配線コンタクト
ホール内に形成されて第２トランジスタのドレーン領域
またはゲート電極と連結する。
ライン連結体、ビットライン、ビットラインを包むビッ
トラインのキャッピング膜パターン、キャパシティの下
部電極連結体、キャパシティ及び周辺回路のドレーン領
域またはゲート電極に連結する下部金属配線コンタクト
プラグをさらに含む。ビットライン連結体は第１層間絶
縁膜の前記ビットラインコンタクトホールに形成されて
前記第１トランジスタのドレーン領域と電気的に連結
し、ビットラインは前記ビットライン連結体が形成され
た前記第１層間絶縁膜上に形成されて前記ビットライン
連結体と電気的に連結する。キャパシティの下部電極連
結体は前記第１層間絶縁膜の前記下部電極コンタクトホ
ール内に形成されて前記ビットラインのキャッピング膜
パターンの水準まで伸び、前記ビットラインのキャッピ
ング膜パターンと同一水準で形成されている。キャパシ
ティは下部電極連結体上部に形成するのであるが、下部
電極、誘電膜及び上部電極を持ち、下部金属配線コンタ
クトプラグは第１層間絶縁膜の前記金属配線コンタクト
ホール内に形成されて第２トランジスタのドレーン領域
またはゲート電極と連結する。
【００５５】ビットラインコンタクトホール及び下部電
極コンタクトホールを自己整列方式を利用して形成する
ために、前記トランジスタは前記ゲート電極上部に形成
されるゲート電極のキャッピング膜パターン及び前記ゲ
ート電極と前記ゲート電極のキャッピング膜パターンの
側壁に形成される側壁スペーサとをさらに含む。そして
前記ゲート電極のキャッピング膜パターン、前記側壁ス
ペーサ及び前記ビットラインのキャッピング膜パターン
が前記第１層間絶縁膜に対して高いエッチング比を持つ
物質よりならねばならない。
極コンタクトホールを自己整列方式を利用して形成する
ために、前記トランジスタは前記ゲート電極上部に形成
されるゲート電極のキャッピング膜パターン及び前記ゲ
ート電極と前記ゲート電極のキャッピング膜パターンの
側壁に形成される側壁スペーサとをさらに含む。そして
前記ゲート電極のキャッピング膜パターン、前記側壁ス
ペーサ及び前記ビットラインのキャッピング膜パターン
が前記第１層間絶縁膜に対して高いエッチング比を持つ
物質よりならねばならない。
【００５６】また半導体メモリ素子はキャパシティを包
みつつ前記セル領域及び前記周辺回路領域を含む基板上
に周辺回路領域に提供された金属配線コンタクトホール
を具備する平坦化された第２層間絶縁膜をさらに含む。
第２層間絶縁膜に形成された金属配線コンタクトホール
は導電性物質で充填され、下部金属配線コンタクトプラ
グと電気的に連結する上部金属配線コンタクトプラグを
形成する。
みつつ前記セル領域及び前記周辺回路領域を含む基板上
に周辺回路領域に提供された金属配線コンタクトホール
を具備する平坦化された第２層間絶縁膜をさらに含む。
第２層間絶縁膜に形成された金属配線コンタクトホール
は導電性物質で充填され、下部金属配線コンタクトプラ
グと電気的に連結する上部金属配線コンタクトプラグを
形成する。
【００５７】一方、ビットラインのキャッピング膜パタ
ーンは、周辺回路領域では前記ビットライン上部及び前
記第１層間絶縁膜上に配置され、第２層間絶縁膜上に形
成された金属配線コンタクトホール形成時のエッチング
負担を緩和させる。
ーンは、周辺回路領域では前記ビットライン上部及び前
記第１層間絶縁膜上に配置され、第２層間絶縁膜上に形
成された金属配線コンタクトホール形成時のエッチング
負担を緩和させる。
【００５８】ビットライン連結体及び下部電極連結体の
形成時に使われるマスク数を減らしてこれらの抵抗を減
少させ、下部電極連結体の形成時の誤整列マージンを確
保するための、本発明の異なる見地による半導体メモリ
素子製造方法は、基板上にゲート電極、前記ゲート電極
上に形成されるゲート電極のキャッピング膜パターン及
び前記ゲート電極と前記ゲート電極のキャッピング膜パ
ターンの側壁に形成されたゲート電極側壁スペーサを含
むゲート電極構造体、ソース領域及びドレーン領域を持
つトランジスタを形成する。トランジスタを含んだ前記
基板全面に前記ゲート電極のキャッピング膜パターン及
び前記ゲート電極側壁スペーサとエッチング選択比が高
い物質よりなるのであるが、ビットラインコンタクトホ
ールを具備する第１層間絶縁膜を形成する。ビットライ
ンコンタクトホールを導電性物質で充填して前記ドレー
ン領域と電気的に連結するビットライン連結体を形成す
る。次に、前記ビットライン連結体を含んだ前記第１層
間絶縁膜上にビットラインを形成し、ビットラインを包
むビットラインのキャッピング膜パターンを形成する。
ビットラインのキャッピング膜パターンが形成された前
記第１層間絶縁膜の上部全面に前記ゲート電極のキャッ
ピング膜パターン及び前記ゲート電極側壁スペーサに対
してエッチング選択比が高い物質よりなる第２層間絶縁
膜を形成する。第２層間絶縁膜のうち前記ソース領域に
対応する部分に前記ビットラインの配列方向に沿って伸
びる部分を露出させるマスクパターンを前記第２層間絶
縁膜上に形成する。前記マスクパターンを利用して前記
第２層間絶縁膜及び前記第１層間絶縁膜をエッチング
し、前記ソース領域を露出させるキャパシティ下部電極
コンタクトホールを形成する。前記下部電極コンタクト
ホールの底部から前記ビットラインのキャッピング膜パ
ターンの水準まで前記導電性物質を充填し、前記ビット
ラインのキャッピング膜パターンと同一水準に位置する
キャパシティの下部電極連結体を形成する。そしてキャ
パシティの下部電極連結体の上部に、下部電極、誘電膜
及び上部電極を持つキャパシティを形成する。
形成時に使われるマスク数を減らしてこれらの抵抗を減
少させ、下部電極連結体の形成時の誤整列マージンを確
保するための、本発明の異なる見地による半導体メモリ
素子製造方法は、基板上にゲート電極、前記ゲート電極
上に形成されるゲート電極のキャッピング膜パターン及
び前記ゲート電極と前記ゲート電極のキャッピング膜パ
ターンの側壁に形成されたゲート電極側壁スペーサを含
むゲート電極構造体、ソース領域及びドレーン領域を持
つトランジスタを形成する。トランジスタを含んだ前記
基板全面に前記ゲート電極のキャッピング膜パターン及
び前記ゲート電極側壁スペーサとエッチング選択比が高
い物質よりなるのであるが、ビットラインコンタクトホ
ールを具備する第１層間絶縁膜を形成する。ビットライ
ンコンタクトホールを導電性物質で充填して前記ドレー
ン領域と電気的に連結するビットライン連結体を形成す
る。次に、前記ビットライン連結体を含んだ前記第１層
間絶縁膜上にビットラインを形成し、ビットラインを包
むビットラインのキャッピング膜パターンを形成する。
ビットラインのキャッピング膜パターンが形成された前
記第１層間絶縁膜の上部全面に前記ゲート電極のキャッ
ピング膜パターン及び前記ゲート電極側壁スペーサに対
してエッチング選択比が高い物質よりなる第２層間絶縁
膜を形成する。第２層間絶縁膜のうち前記ソース領域に
対応する部分に前記ビットラインの配列方向に沿って伸
びる部分を露出させるマスクパターンを前記第２層間絶
縁膜上に形成する。前記マスクパターンを利用して前記
第２層間絶縁膜及び前記第１層間絶縁膜をエッチング
し、前記ソース領域を露出させるキャパシティ下部電極
コンタクトホールを形成する。前記下部電極コンタクト
ホールの底部から前記ビットラインのキャッピング膜パ
ターンの水準まで前記導電性物質を充填し、前記ビット
ラインのキャッピング膜パターンと同一水準に位置する
キャパシティの下部電極連結体を形成する。そしてキャ
パシティの下部電極連結体の上部に、下部電極、誘電膜
及び上部電極を持つキャパシティを形成する。
【００５９】具体的には、下部電極コンタクトホール形
成するためには、前記第２層間絶縁膜のうち前記露出さ
れた部分を全部除去し、前記ビットラインのキャッピン
グ膜パターンを利用して前記第１層間絶縁膜をエッチン
グする。
成するためには、前記第２層間絶縁膜のうち前記露出さ
れた部分を全部除去し、前記ビットラインのキャッピン
グ膜パターンを利用して前記第１層間絶縁膜をエッチン
グする。
【００６０】その後、キャパシティの下部電極連結体を
形成するためには、前記下部電極コンタクトホールを含
む前記基板全面に導電性物質膜を形成した後、前記導電
性物質膜が形成された前記基板全面に対して前記ビット
ラインキャッピング膜の上面が実質的に露出されるまで
化学機械的研磨工程またはエッチングバック工程を進行
する。
形成するためには、前記下部電極コンタクトホールを含
む前記基板全面に導電性物質膜を形成した後、前記導電
性物質膜が形成された前記基板全面に対して前記ビット
ラインキャッピング膜の上面が実質的に露出されるまで
化学機械的研磨工程またはエッチングバック工程を進行
する。
【００６１】ビットラインの酸化によるリフティングを
防止するために、第１層間絶縁膜の形成段階と前記ビッ
トラインコンタクトホールの形成段階との間に、前記ビ
ットラインの酸化を防止する物質膜を形成し、前記ビッ
トライン酸化防止物質膜をエッチングして前記ビットラ
インコンタクトホールを開放させる開口部を形成した後
で、前記開口部の上端部まで導電性物質を充填してビッ
トライン連結体とビットラインを連結させる。
防止するために、第１層間絶縁膜の形成段階と前記ビッ
トラインコンタクトホールの形成段階との間に、前記ビ
ットラインの酸化を防止する物質膜を形成し、前記ビッ
トライン酸化防止物質膜をエッチングして前記ビットラ
インコンタクトホールを開放させる開口部を形成した後
で、前記開口部の上端部まで導電性物質を充填してビッ
トライン連結体とビットラインを連結させる。
【００６２】また、半導体メモリ素子の周辺回路領域に
形成される金属配線コンタクト形成時のエッチング工程
の負担を減少させるために、セル領域と周辺回路領域と
を含む半導体メモリ素子の基板を準備した後、前記セル
領域及び前記周辺回路領域を含む前記基板上に、ゲート
電極前記ゲート電極上面に形成されたゲート電極のキャ
ッピング膜パターン及び前記ゲート電極と前記ゲート電
極のキャッピング膜パターンの側壁に形成された側壁ス
ペーサを含むゲート電極構造体、ソース領域及びドレー
ン領域を持つトランジスタを形成する。その後、前記ト
ランジスタを含んだ前記基板全面に第１層間絶縁膜を形
成し、第１層間絶縁膜をエッチングして前記セル領域に
ビットラインコンタクトホール及び前記周辺回路領域に
金属配線コンタクトホールを同時に形成する。ビットラ
インコンタクトホール及び前記金属配線コンタクトホー
ルを導電性物質で充填して前記セル領域に形成された前
記ドレーン領域と連結したビットライン連結体及び前記
周辺回路領域に形成された前記ドレーン領域または前記
ゲート電極に連結する金属コンタクト連結体を同時に形
成する。
形成される金属配線コンタクト形成時のエッチング工程
の負担を減少させるために、セル領域と周辺回路領域と
を含む半導体メモリ素子の基板を準備した後、前記セル
領域及び前記周辺回路領域を含む前記基板上に、ゲート
電極前記ゲート電極上面に形成されたゲート電極のキャ
ッピング膜パターン及び前記ゲート電極と前記ゲート電
極のキャッピング膜パターンの側壁に形成された側壁ス
ペーサを含むゲート電極構造体、ソース領域及びドレー
ン領域を持つトランジスタを形成する。その後、前記ト
ランジスタを含んだ前記基板全面に第１層間絶縁膜を形
成し、第１層間絶縁膜をエッチングして前記セル領域に
ビットラインコンタクトホール及び前記周辺回路領域に
金属配線コンタクトホールを同時に形成する。ビットラ
インコンタクトホール及び前記金属配線コンタクトホー
ルを導電性物質で充填して前記セル領域に形成された前
記ドレーン領域と連結したビットライン連結体及び前記
周辺回路領域に形成された前記ドレーン領域または前記
ゲート電極に連結する金属コンタクト連結体を同時に形
成する。
【００６３】ここで、前記ビットライン連結体及び前記
金属コンタクト連結体を形成するためには、前記ビット
ラインコンタクトホール及び前記金属配線コンタクトホ
ールが形成された前記第１層間絶縁膜上にポリシリコン
または金属またはこれらの組み合わせのような導電性物
質よりなった導電膜を形成する。前記第１層間絶縁膜の
上面が実質的に露出されるまで前記導電膜を化学機械的
研磨またはエッチングバックする。
金属コンタクト連結体を形成するためには、前記ビット
ラインコンタクトホール及び前記金属配線コンタクトホ
ールが形成された前記第１層間絶縁膜上にポリシリコン
または金属またはこれらの組み合わせのような導電性物
質よりなった導電膜を形成する。前記第１層間絶縁膜の
上面が実質的に露出されるまで前記導電膜を化学機械的
研磨またはエッチングバックする。
【００６４】そして、前記ビットライン連結体及び前記
金属コンタクト連結体の形成段階後、前記ビットライン
連結体及び前記金属コンタクト連結体が形成された前記
第１層間絶縁膜上の所定部分にビットラインを形成して
前記ビットライン連結体を前記ビットラインに連結させ
る。続いて、前記ビットラインを包むビットラインのキ
ャッピング膜パターンを形成するのであるが、前記セル
領域に配置されたビットラインのキャッピング膜パター
ンは前記セル領域のビットラインだけを包んで前記周辺
回路領域に配置された前記ビットラインのキャッピング
膜パターンは前記周辺回路領域に配置される前記ビット
ライン、前記第１層間絶縁膜の上面そして前記金属コン
タクト連結体の上面を包むようにする。ここで周辺回路
領域に位置するビットラインのキャッピング膜パターン
はビットライン上に形成されるキャパシティを包む層間
絶縁膜をエッチングして金属配線コンタクトホールを形
成する時の乾燥式エッチング阻止層として使われる。
金属コンタクト連結体の形成段階後、前記ビットライン
連結体及び前記金属コンタクト連結体が形成された前記
第１層間絶縁膜上の所定部分にビットラインを形成して
前記ビットライン連結体を前記ビットラインに連結させ
る。続いて、前記ビットラインを包むビットラインのキ
ャッピング膜パターンを形成するのであるが、前記セル
領域に配置されたビットラインのキャッピング膜パター
ンは前記セル領域のビットラインだけを包んで前記周辺
回路領域に配置された前記ビットラインのキャッピング
膜パターンは前記周辺回路領域に配置される前記ビット
ライン、前記第１層間絶縁膜の上面そして前記金属コン
タクト連結体の上面を包むようにする。ここで周辺回路
領域に位置するビットラインのキャッピング膜パターン
はビットライン上に形成されるキャパシティを包む層間
絶縁膜をエッチングして金属配線コンタクトホールを形
成する時の乾燥式エッチング阻止層として使われる。
【００６５】前記ビットラインのキャッピング膜パター
ンの形成段階後、前記ビットラインのキャッピング膜パ
ターンが形成された前記基板全面に第２層間絶縁膜を形
成する段階、前記第２層間絶縁膜のうち前記セル領域の
前記ソース領域に対応する部分に前記ビットラインの配
列方向に沿って伸びる部分を露出させるマスクパターン
を、前記第２層間絶縁膜上に形成する段階、前記マスク
パターンを利用して前記第２層間絶縁膜及び前記第１層
間絶縁膜をエッチングし、前記ソース領域を露出させる
キャパシティ下部電極コンタクトホールを形成する段
階、前記下部電極コンタクトホールの底部から前記ビッ
トラインのキャッピング膜パターンの水準まで前記導電
性物質を充填し、前記ビットラインのキャッピング膜パ
ターンと同一水準に位置するキャパシティの下部電極連
結体を形成する段階、及び前記キャパシティの下部電極
連結体の上部に、下部電極、誘電膜及び上部電極を持つ
キャパシティを形成する段階を行う。すなわち、下部電
極コンタクトホールを一つのマスクを使用して形成でき
るようになり、工程段階を簡素化でき、下部電極連結体
の抵抗増加も抑制できる。
ンの形成段階後、前記ビットラインのキャッピング膜パ
ターンが形成された前記基板全面に第２層間絶縁膜を形
成する段階、前記第２層間絶縁膜のうち前記セル領域の
前記ソース領域に対応する部分に前記ビットラインの配
列方向に沿って伸びる部分を露出させるマスクパターン
を、前記第２層間絶縁膜上に形成する段階、前記マスク
パターンを利用して前記第２層間絶縁膜及び前記第１層
間絶縁膜をエッチングし、前記ソース領域を露出させる
キャパシティ下部電極コンタクトホールを形成する段
階、前記下部電極コンタクトホールの底部から前記ビッ
トラインのキャッピング膜パターンの水準まで前記導電
性物質を充填し、前記ビットラインのキャッピング膜パ
ターンと同一水準に位置するキャパシティの下部電極連
結体を形成する段階、及び前記キャパシティの下部電極
連結体の上部に、下部電極、誘電膜及び上部電極を持つ
キャパシティを形成する段階を行う。すなわち、下部電
極コンタクトホールを一つのマスクを使用して形成でき
るようになり、工程段階を簡素化でき、下部電極連結体
の抵抗増加も抑制できる。
【００６６】また、前記ビットライン形成段階以前に前
記第１層間絶縁膜上に前記ビットライン連結体を開放さ
せる開口部を具備したシリコン窒化膜またはシリコン酸
化窒化膜のようなビットライン酸化防止物質膜を形成
し、前記ビットライン酸化防止物質膜に提供された前記
開口部の上端部まで導電性物質で充填してビットライン
の酸化を防止する。
記第１層間絶縁膜上に前記ビットライン連結体を開放さ
せる開口部を具備したシリコン窒化膜またはシリコン酸
化窒化膜のようなビットライン酸化防止物質膜を形成
し、前記ビットライン酸化防止物質膜に提供された前記
開口部の上端部まで導電性物質で充填してビットライン
の酸化を防止する。
【００６７】具体的に、下部電極コンタクトホールを形
成するためには、前述したマスクを使用して前記第２層
間絶縁膜のうち前記露出された部分を全部除去し、続い
て前記ビットラインのキャッピング膜パターンとを利用
して前記第１層間絶縁膜を除去する。
成するためには、前述したマスクを使用して前記第２層
間絶縁膜のうち前記露出された部分を全部除去し、続い
て前記ビットラインのキャッピング膜パターンとを利用
して前記第１層間絶縁膜を除去する。
【００６８】具体的に、下部電極連結体を形成するため
には、前記下部電極コンタクトホールを含む前記基板全
面に導電性物質膜を形成し、前記導電性物質膜が形成さ
れた前記基板全面に対して前記ビットラインのキャッピ
ング膜パターンの上面が実質的に露出されるまで化学機
械的研磨工程またはエッチングバック工程を実施する。
には、前記下部電極コンタクトホールを含む前記基板全
面に導電性物質膜を形成し、前記導電性物質膜が形成さ
れた前記基板全面に対して前記ビットラインのキャッピ
ング膜パターンの上面が実質的に露出されるまで化学機
械的研磨工程またはエッチングバック工程を実施する。
【００６９】また、前記ビットラインのキャッピング膜
パターンとを形成するために、前記セル領域及び前記周
辺回路領域を含んだ半導体基板の全面にビットラインキ
ャッピング膜を形成し、前記セル領域を露出させるマス
クパターンを前記ビットラインキャッピング膜上に形成
する。次に、前記マスクパターンを利用して前記セル領
域に位置した前記ビットラインキャッピング膜をエッチ
ングバックして前記ビットラインのキャッピング膜パタ
ーンとを形成して前記マスクパターンを除去する。従っ
て、セル領域に位置するビットラインキャッピング膜だ
けをエッチングするので、本エッチング工程の負担を減
らせ、周辺回路領域のビットラインのキャッピング膜パ
ターンは金属配線コンタクトホール形成時のエッチング
阻止層として使われうる。
パターンとを形成するために、前記セル領域及び前記周
辺回路領域を含んだ半導体基板の全面にビットラインキ
ャッピング膜を形成し、前記セル領域を露出させるマス
クパターンを前記ビットラインキャッピング膜上に形成
する。次に、前記マスクパターンを利用して前記セル領
域に位置した前記ビットラインキャッピング膜をエッチ
ングバックして前記ビットラインのキャッピング膜パタ
ーンとを形成して前記マスクパターンを除去する。従っ
て、セル領域に位置するビットラインキャッピング膜だ
けをエッチングするので、本エッチング工程の負担を減
らせ、周辺回路領域のビットラインのキャッピング膜パ
ターンは金属配線コンタクトホール形成時のエッチング
阻止層として使われうる。
【００７０】
【発明の実施の形態】以下本発明の効果及びこの点を添
付した図面を参照して詳細に説明する。
付した図面を参照して詳細に説明する。
【００７１】図９、図１０、図１８、及び図１９には半
導体メモリ素子のセル領域Ｃと周辺回路領域Ｐを示す。
図１１ないし図１７には半導体メモリ素子のセル領域Ｃ
を示す。
導体メモリ素子のセル領域Ｃと周辺回路領域Ｐを示す。
図１１ないし図１７には半導体メモリ素子のセル領域Ｃ
を示す。
【００７２】図９において、半導体基板２００の活性領
域は素子分離領域２０２により限定される。素子分離領
域２０２はＳＴＩまたはＬＯＣＯＳなどの方法を利用し
て形成でき、高集積半導体メモリ素子ではＳＴＩ方法を
利用することが望ましい。
域は素子分離領域２０２により限定される。素子分離領
域２０２はＳＴＩまたはＬＯＣＯＳなどの方法を利用し
て形成でき、高集積半導体メモリ素子ではＳＴＩ方法を
利用することが望ましい。
【００７３】次に、セル領域Ｃ及び周辺回路領域Ｐの半
導体基板２００の全面に絶縁膜、ポリシリコン膜、金属
膜または金属シリサイド膜及びキャッピング膜を形成し
た後でパターニングしてゲート電極絶縁膜パターン２０
４、ポリシリコン膜パターン２０８、及び金属膜または
金属シリサイド膜パターン２１０よりなったゲート電極
Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ
１７及びＧ１８及びゲート電極のキャッピング膜パター
ン２１１を順次的に形成する。
導体基板２００の全面に絶縁膜、ポリシリコン膜、金属
膜または金属シリサイド膜及びキャッピング膜を形成し
た後でパターニングしてゲート電極絶縁膜パターン２０
４、ポリシリコン膜パターン２０８、及び金属膜または
金属シリサイド膜パターン２１０よりなったゲート電極
Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ
１７及びＧ１８及びゲート電極のキャッピング膜パター
ン２１１を順次的に形成する。
【００７４】次に、半導体基板と異なる導電型を持つイ
オンを注入してドレーン及びソース領域（２０３、２０
５の一部）を形成する。ゲート電極Ｇ１２を含むトラン
ジスタのソース領域２０５はゲート電極Ｇ１１を含むト
ランジスタのソース領域と共通であり、ゲート電極Ｇ１
２を含むトランジスタのドレーン領域２０３はゲート電
極Ｇ１３を含むトランジスタのドレーン領域と共通であ
る。
オンを注入してドレーン及びソース領域（２０３、２０
５の一部）を形成する。ゲート電極Ｇ１２を含むトラン
ジスタのソース領域２０５はゲート電極Ｇ１１を含むト
ランジスタのソース領域と共通であり、ゲート電極Ｇ１
２を含むトランジスタのドレーン領域２０３はゲート電
極Ｇ１３を含むトランジスタのドレーン領域と共通であ
る。
【００７５】ゲート電極のキャッピング膜パターン２１
１は以後に形成される層間絶縁膜２１２に対してエッチ
ング選択比が高い物質より構成されることが望ましく、
例えばシリコン窒化膜、アルミニウム酸化膜、炭化シリ
コン膜またはタンタル酸化膜などが使われうる。
１は以後に形成される層間絶縁膜２１２に対してエッチ
ング選択比が高い物質より構成されることが望ましく、
例えばシリコン窒化膜、アルミニウム酸化膜、炭化シリ
コン膜またはタンタル酸化膜などが使われうる。
【００７６】続いて、ゲート電極Ｇ１１、Ｇ１２、Ｇ１
３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８が形成
された半導体基板２００の全面に絶縁膜を塗布してエッ
チングバックし、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、
Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８及びゲート
電極のキャッピング膜パターン２１１の側壁にスペーサ
２０６を形成する。スペーサ２０６も以後に形成される
層間絶縁膜２１２に対してエッチング選択比が高い物質
より構成されることが望ましい。
３、Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８が形成
された半導体基板２００の全面に絶縁膜を塗布してエッ
チングバックし、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、
Ｇ１４、Ｇ１５、Ｇ１６、Ｇ１７及びＧ１８及びゲート
電極のキャッピング膜パターン２１１の側壁にスペーサ
２０６を形成する。スペーサ２０６も以後に形成される
層間絶縁膜２１２に対してエッチング選択比が高い物質
より構成されることが望ましい。
【００７７】ここで、ゲート電極絶縁膜パターン２０
４、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１
５、Ｇ１６、Ｇ１７及びＧ１８、ゲート電極のキャッピ
ング膜パターン２１１及びスペーサ２０６よりなった構
造体をゲート電極構造体と呼ぶ。
４、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１
５、Ｇ１６、Ｇ１７及びＧ１８、ゲート電極のキャッピ
ング膜パターン２１１及びスペーサ２０６よりなった構
造体をゲート電極構造体と呼ぶ。
【００７８】一方、スペーサ２０６を含んだゲート電極
構造体の形成後に高濃度の不純物イオンを基板に注入
し、ＬＤＤ構造のドレーン領域２０３及びソース領域２
０５を形成することによりトランジスタＴ１１、Ｔ１
２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ１７及びＴ１
８を完成する。図９及び図１０そして図１２ないし図１
９でのソース領域及びドレーン領域はＬＤＤ構造を持
つ。ここで、ＬＤＤ構造のソース領域及びドレーン領域
をそれぞれソース領域及びドレーン領域と呼ぶ。
構造体の形成後に高濃度の不純物イオンを基板に注入
し、ＬＤＤ構造のドレーン領域２０３及びソース領域２
０５を形成することによりトランジスタＴ１１、Ｔ１
２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ１７及びＴ１
８を完成する。図９及び図１０そして図１２ないし図１
９でのソース領域及びドレーン領域はＬＤＤ構造を持
つ。ここで、ＬＤＤ構造のソース領域及びドレーン領域
をそれぞれソース領域及びドレーン領域と呼ぶ。
【００７９】スペーサ２０６が形成されたセル領域Ｃ及
び周辺回路領域Ｐの半導体基板２００の全面に平坦化さ
れた第１層間絶縁膜２１２とビットライン酸化防止膜２
１４を形成する。
び周辺回路領域Ｐの半導体基板２００の全面に平坦化さ
れた第１層間絶縁膜２１２とビットライン酸化防止膜２
１４を形成する。
【００８０】続いて、マスク（図示せず）を使用して第
１層間絶縁膜２１２及びビットライン酸化防止膜２１４
の所定部分をエッチングし、セル領域Ｃではトランジス
タＴ１２、Ｔ１３、Ｔ１５のドレーン領域２０３を露出
させる第１コンタクトホールを形成し、周辺回路領域Ｐ
ではトランジスタＴ１６、Ｔ１８の金属膜または金属シ
リサイド膜パターン２１０を露出させる第２コンタクト
ホール及びトランジスタＧ１７のドレーン領域２０３を
露出させる第３コンタクトホールを形成する。特に、周
辺回路領域Ｐに形成された第２コンタクトホール及び第
３コンタクトホールは金属配線コンタクトホール形成工
程時のエッチング負担を緩和させる役割を果たすように
なる。
１層間絶縁膜２１２及びビットライン酸化防止膜２１４
の所定部分をエッチングし、セル領域Ｃではトランジス
タＴ１２、Ｔ１３、Ｔ１５のドレーン領域２０３を露出
させる第１コンタクトホールを形成し、周辺回路領域Ｐ
ではトランジスタＴ１６、Ｔ１８の金属膜または金属シ
リサイド膜パターン２１０を露出させる第２コンタクト
ホール及びトランジスタＧ１７のドレーン領域２０３を
露出させる第３コンタクトホールを形成する。特に、周
辺回路領域Ｐに形成された第２コンタクトホール及び第
３コンタクトホールは金属配線コンタクトホール形成工
程時のエッチング負担を緩和させる役割を果たすように
なる。
【００８１】一方、ゲート電極のキャッピング膜パター
ン２１１及びスペーサ２０６が第１層間絶縁膜２１２に
対して高いエッチング選択比を持つ物質より構成されれ
ば、第１コンタクトホールないし第３コンタクトホール
はゲート電極のキャッピング膜パターン２１１及びスペ
ーサ２０６により自己整列方式でエッチングされる。
ン２１１及びスペーサ２０６が第１層間絶縁膜２１２に
対して高いエッチング選択比を持つ物質より構成されれ
ば、第１コンタクトホールないし第３コンタクトホール
はゲート電極のキャッピング膜パターン２１１及びスペ
ーサ２０６により自己整列方式でエッチングされる。
【００８２】ここで、第１層間絶縁膜２１２は、例えば
シリコン窒化膜、シリコン酸化膜、ＰＳＧ（Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＳＧ（Ｂ
ｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ
（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔ
ｈｏ Ｓｉｌｉｃａｔｅ）膜、オゾン−ＴＥＯＳ膜、Ｐ
Ｅ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−ＴＥ
ＯＳ）膜、またはＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）膜、あるいはこれらの組み合わせ
膜よりなる。
シリコン窒化膜、シリコン酸化膜、ＰＳＧ（Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＳＧ（Ｂ
ｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ
（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔ
ｈｏ Ｓｉｌｉｃａｔｅ）膜、オゾン−ＴＥＯＳ膜、Ｐ
Ｅ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−ＴＥ
ＯＳ）膜、またはＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）膜、あるいはこれらの組み合わせ
膜よりなる。
【００８３】また、ゲート電極のキャッピング膜パター
ン２１１及びスペーサ２０６は第１層間絶縁膜と異なる
物質より構成するのであるが、例えばシリコン窒化膜、
アルミニウム酸化膜、タンタル酸化膜、または炭化シリ
コン膜、あるいはこれらの組み合わせ膜よりなりうる。
ン２１１及びスペーサ２０６は第１層間絶縁膜と異なる
物質より構成するのであるが、例えばシリコン窒化膜、
アルミニウム酸化膜、タンタル酸化膜、または炭化シリ
コン膜、あるいはこれらの組み合わせ膜よりなりうる。
【００８４】次に、半導体基板２００の全面に導電性の
ポリシリコン膜２１６を形成し、第１コンタクトホール
ないし第３コンタクトホールを充填する。
ポリシリコン膜２１６を形成し、第１コンタクトホール
ないし第３コンタクトホールを充填する。
【００８５】図１０において、ポリシリコン膜２１６は
ビットライン酸化防止膜２１４の上面が実質的に露出さ
れるまでエッチングバックまたは化学機械的研磨工程が
行われ、セル領域Ｃでは第１コンタクトホールを通じト
ランジスタＴ１２、Ｔ１５のドレーン領域２０３に連結
する第１ビットラインコンタクト連結体２１６ａ、２１
６ｂを形成する。
ビットライン酸化防止膜２１４の上面が実質的に露出さ
れるまでエッチングバックまたは化学機械的研磨工程が
行われ、セル領域Ｃでは第１コンタクトホールを通じト
ランジスタＴ１２、Ｔ１５のドレーン領域２０３に連結
する第１ビットラインコンタクト連結体２１６ａ、２１
６ｂを形成する。
【００８６】周辺回路領域Ｐでは第２コンタクトホール
を通じトランジスタＴ１６、Ｔ１８のゲート電極Ｇ１
６、Ｇ１８の上面と連結する第２ビットラインコンタク
ト連結体２１６ｃ、２１６ｅと第３コンタクトホールを
通じトランジスタＴ１７のドレーン領域２０３と連結す
る第３ビットラインコンタクト連結体２１６ｄを形成す
る。
を通じトランジスタＴ１６、Ｔ１８のゲート電極Ｇ１
６、Ｇ１８の上面と連結する第２ビットラインコンタク
ト連結体２１６ｃ、２１６ｅと第３コンタクトホールを
通じトランジスタＴ１７のドレーン領域２０３と連結す
る第３ビットラインコンタクト連結体２１６ｄを形成す
る。
【００８７】ここでビットライン酸化防止膜２１４の上
面が「実質的に」露出されるということは、ビットライ
ン酸化防止膜２１４の上面が全くエッチングされずに露
出される理想的な場合とビットライン酸化防止膜２１４
の上面の一部がエッチングされる実際的な場合を含むこ
とを意味する。
面が「実質的に」露出されるということは、ビットライ
ン酸化防止膜２１４の上面が全くエッチングされずに露
出される理想的な場合とビットライン酸化防止膜２１４
の上面の一部がエッチングされる実際的な場合を含むこ
とを意味する。
【００８８】次に、第１ビットラインコンタクト連結体
ないし第３ビットラインコンタクト連結体２１６ａ、２
１６ｂ、２１６ｃ、２１６ｄ及び２１６ｅを含む半導体
基板２００の全面に金属拡散防止膜及び金属膜を塗布し
てパターニングし、セル領域Ｃ及び周辺回路領域Ｐにビ
ットライン２１８を形成する。金属拡散防止膜としては
ＴｉＮ、またはＴｉＷを使用でき、金属膜としてはＴ
ｉ、Ａｌ、またはＷなどを使用できる。
ないし第３ビットラインコンタクト連結体２１６ａ、２
１６ｂ、２１６ｃ、２１６ｄ及び２１６ｅを含む半導体
基板２００の全面に金属拡散防止膜及び金属膜を塗布し
てパターニングし、セル領域Ｃ及び周辺回路領域Ｐにビ
ットライン２１８を形成する。金属拡散防止膜としては
ＴｉＮ、またはＴｉＷを使用でき、金属膜としてはＴ
ｉ、Ａｌ、またはＷなどを使用できる。
【００８９】一方、第１コンタクトホールないし第３コ
ンタクトホールを充填することにより、ポリシリコン膜
２１６の代わりに金属拡散防止膜と金属膜とを使用もで
きる。
ンタクトホールを充填することにより、ポリシリコン膜
２１６の代わりに金属拡散防止膜と金属膜とを使用もで
きる。
【００９０】ビットライン２１８が形成された半導体基
板２００の全面にビットライン２１８の保護用キャッピ
ング膜（図示せず）を形成した後で、周辺回路領域Ｐを
マスキングするマスク（図示せず）を配置した状態で、
エッチングバック工程を実施してビットラインのキャッ
ピング膜パターン２２０ａを形成する。一方、周辺回路
領域Ｐに形成されたビットラインキャッピング膜２２０
は除去されずにビットライン２１８、第２及び第３ビッ
トラインコンタクト連結体２１６ｄ、２１６ｅ及びビッ
トライン酸化防止膜２１４上に位置する。基板全面に形
成されたビットラインキャッピング膜と対応してエッチ
ングバック工程後に周辺回路領域Ｐに形成されているビ
ットラインキャッピング膜を周辺回路領域Ｐのビットラ
インのキャッピング膜パターン２２０がセルＣ領域には
ビットラインのキャッピング膜パターン２２０ａが形成
されている。
板２００の全面にビットライン２１８の保護用キャッピ
ング膜（図示せず）を形成した後で、周辺回路領域Ｐを
マスキングするマスク（図示せず）を配置した状態で、
エッチングバック工程を実施してビットラインのキャッ
ピング膜パターン２２０ａを形成する。一方、周辺回路
領域Ｐに形成されたビットラインキャッピング膜２２０
は除去されずにビットライン２１８、第２及び第３ビッ
トラインコンタクト連結体２１６ｄ、２１６ｅ及びビッ
トライン酸化防止膜２１４上に位置する。基板全面に形
成されたビットラインキャッピング膜と対応してエッチ
ングバック工程後に周辺回路領域Ｐに形成されているビ
ットラインキャッピング膜を周辺回路領域Ｐのビットラ
インのキャッピング膜パターン２２０がセルＣ領域には
ビットラインのキャッピング膜パターン２２０ａが形成
されている。
【００９１】次に、半導体基板２００の全面に第１層間
絶縁膜２１２のようなまたは均等な物質よりなる第２層
間絶縁膜２２２を形成し、図１１にて図示されたように
参照番号２５０と図示された部分だけ露出されるように
するライン型自己整列マスク（図１２の２７０）を第２
層間絶縁膜２２２上に配置する。
絶縁膜２１２のようなまたは均等な物質よりなる第２層
間絶縁膜２２２を形成し、図１１にて図示されたように
参照番号２５０と図示された部分だけ露出されるように
するライン型自己整列マスク（図１２の２７０）を第２
層間絶縁膜２２２上に配置する。
【００９２】図１２は図１１のＸＩＩ−ＸＩＩに沿った
半導体メモリ素子のセル領域の断面図であり、ライン型
自己整列マスク２７０が第２層間絶縁膜２２２上に形成
された状態を示す。
半導体メモリ素子のセル領域の断面図であり、ライン型
自己整列マスク２７０が第２層間絶縁膜２２２上に形成
された状態を示す。
【００９３】図１１において、ビットライン２１８はＸ
軸方向に伸びてＹ軸方向に平行するように配列されてい
て、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４はＹ
軸方向に伸びてＸ軸方向に平行するように配列されてい
る。ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４とビ
ットライン２１８との間に配置される第１層間絶縁膜２
１２とビットライン酸化防止膜２１４、ビットライン２
１８を包むビットラインのキャッピング膜パターン２２
０ａは図示されていない。さらに、参照番号２６０と表
示された部分は下部電極コンタクトホールが形成される
部分を示す。
軸方向に伸びてＹ軸方向に平行するように配列されてい
て、ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４はＹ
軸方向に伸びてＸ軸方向に平行するように配列されてい
る。ゲート電極Ｇ１１、Ｇ１２、Ｇ１３及びＧ１４とビ
ットライン２１８との間に配置される第１層間絶縁膜２
１２とビットライン酸化防止膜２１４、ビットライン２
１８を包むビットラインのキャッピング膜パターン２２
０ａは図示されていない。さらに、参照番号２６０と表
示された部分は下部電極コンタクトホールが形成される
部分を示す。
【００９４】一方、図１２にはゲート電極Ｇ１２のスペ
ーサ２０６とゲート電極Ｇ１３のスペーサ２０６とによ
り自己整列で形成された第１コンタクトホール内に形成
され、トランジスタＴ１２、Ｔ１３のドレーン領域２０
３とビットライン２１８とを連結させる第１ビットライ
ン連結体２１６ａが図示にされている。ビットライン２
１８上にはビットラインのキャッピング膜パターン２２
０ａ及び第２層間絶縁膜２２２が順次的に形成されてい
る。第２層間絶縁膜２２２上にはライン型自己整列フォ
トレジストマスクパターン２７０が形成されている。ラ
イン型自己整列マスクはトランジスタＴ１１、Ｔ１２の
ソース領域２０５とトランジスタＴ１３、Ｔ１４のソー
ス領域２０５上部の第２層間絶縁膜２２２を露出させ
る。
ーサ２０６とゲート電極Ｇ１３のスペーサ２０６とによ
り自己整列で形成された第１コンタクトホール内に形成
され、トランジスタＴ１２、Ｔ１３のドレーン領域２０
３とビットライン２１８とを連結させる第１ビットライ
ン連結体２１６ａが図示にされている。ビットライン２
１８上にはビットラインのキャッピング膜パターン２２
０ａ及び第２層間絶縁膜２２２が順次的に形成されてい
る。第２層間絶縁膜２２２上にはライン型自己整列フォ
トレジストマスクパターン２７０が形成されている。ラ
イン型自己整列マスクはトランジスタＴ１１、Ｔ１２の
ソース領域２０５とトランジスタＴ１３、Ｔ１４のソー
ス領域２０５上部の第２層間絶縁膜２２２を露出させ
る。
【００９５】図１３は図１１のＸＩＩＩ−ＸＩＩＩに沿
った半導体メモリ素子のセル領域の断面図であり、基板
２００上に第１層間絶縁膜２１２が形成されている。第
１層間絶縁膜２１２上にはビットライン酸化防止膜２１
４、ビットライン２１８及びビットラインのキャッピン
グ膜パターン２２０ａが離隔配置されている。次に、第
２層間絶縁膜２２２がビットラインのキャッピング膜パ
ターン２２０ａが含まれた基板２００の全面に形成され
ている。
った半導体メモリ素子のセル領域の断面図であり、基板
２００上に第１層間絶縁膜２１２が形成されている。第
１層間絶縁膜２１２上にはビットライン酸化防止膜２１
４、ビットライン２１８及びビットラインのキャッピン
グ膜パターン２２０ａが離隔配置されている。次に、第
２層間絶縁膜２２２がビットラインのキャッピング膜パ
ターン２２０ａが含まれた基板２００の全面に形成され
ている。
【００９６】ところで、ライン型自己整列フォトレジス
トマスクパターン２７０は第２層間絶縁膜２２２上に形
成されていない。すなわち、ビットライン２１８上には
フォトレジストマスクが形成されていない。
トマスクパターン２７０は第２層間絶縁膜２２２上に形
成されていない。すなわち、ビットライン２１８上には
フォトレジストマスクが形成されていない。
【００９７】次に、ライン型自己整列フォトレジストマ
スクパターン２７０を利用して下部電極コンタクトホー
ル形成エッチング工程を実施する。図１１のＸＩＩ−Ｘ
ＩＩにともなう図１２の後続製造状態とビットライン２
１８との間に形成される下部電極コンタクトホールは図
１４に図示にされており、図１１のＸＩＩＩ−ＸＩＩＩ
に沿った図１３の後続製造状態は図１５に図示されてい
る。
スクパターン２７０を利用して下部電極コンタクトホー
ル形成エッチング工程を実施する。図１１のＸＩＩ−Ｘ
ＩＩにともなう図１２の後続製造状態とビットライン２
１８との間に形成される下部電極コンタクトホールは図
１４に図示にされており、図１１のＸＩＩＩ−ＸＩＩＩ
に沿った図１３の後続製造状態は図１５に図示されてい
る。
【００９８】図１４において、ライン型自己整列フォト
レジストマスクパターン２７０により露出された部分２
６０に該当する第２層間絶縁膜２２２とその下部の第１
層間絶縁膜２１２とはエッチングされ、リセス２２３と
突出部とを形成する。ビットラインキャッピング膜パタ
ーン２２０ａにより自己整列エッチングされた多数のグ
ルーブ２２４は、図１５に示されたようにビットライン
２１８の間のリセス２２３内で離隔配置されている。
レジストマスクパターン２７０により露出された部分２
６０に該当する第２層間絶縁膜２２２とその下部の第１
層間絶縁膜２１２とはエッチングされ、リセス２２３と
突出部とを形成する。ビットラインキャッピング膜パタ
ーン２２０ａにより自己整列エッチングされた多数のグ
ルーブ２２４は、図１５に示されたようにビットライン
２１８の間のリセス２２３内で離隔配置されている。
【００９９】次に、ライン型自己整列フォトレジストマ
スクパターン２７０を除去した後で、リセス２２３、突
出部２２５及び溝２２４が形成された半導体基板２００
の全面に導電性の物質であるポリシリコンよりなるポリ
シリコン膜２２６を形成する。図１４において、露出部
分２６０に該当するものであり、ポリシリコンにより充
填されるビットライン２１８の間で形成されたグルーブ
は点線で示されている。
スクパターン２７０を除去した後で、リセス２２３、突
出部２２５及び溝２２４が形成された半導体基板２００
の全面に導電性の物質であるポリシリコンよりなるポリ
シリコン膜２２６を形成する。図１４において、露出部
分２６０に該当するものであり、ポリシリコンにより充
填されるビットライン２１８の間で形成されたグルーブ
は点線で示されている。
【０１００】次に、基板全面に対してビットラインのキ
ャッピング膜パターン２２０ａの上面が実質的に露出さ
れるまでエッチングバックまたは化学機械的研磨工程を
実施すれば、図１６及び図１７に図示されたように、Ｘ
軸方形及びＹ軸方向に分離される多数の下部電極連結体
２２８ａ、２２８ｂ（図１６では、点線で図示）が形成
される。すなわち、下部電極連結体２２８ａはビットラ
インのキャッピング膜パターン２２０ａと同じ水準で形
成される。ここで、ビットラインのキャッピング膜パタ
ーン２２０ａの上面が「実質的に」露出されるというこ
とは、ビットラインのキャッピング膜パターン２２０ａ
の上面が全くエッチングされない状態で露出される理想
的な場合とビットラインのキャッピング膜パターン２２
０ａの上面の一部がエッチングされる実際的な場合とも
含むことを意味する。
ャッピング膜パターン２２０ａの上面が実質的に露出さ
れるまでエッチングバックまたは化学機械的研磨工程を
実施すれば、図１６及び図１７に図示されたように、Ｘ
軸方形及びＹ軸方向に分離される多数の下部電極連結体
２２８ａ、２２８ｂ（図１６では、点線で図示）が形成
される。すなわち、下部電極連結体２２８ａはビットラ
インのキャッピング膜パターン２２０ａと同じ水準で形
成される。ここで、ビットラインのキャッピング膜パタ
ーン２２０ａの上面が「実質的に」露出されるというこ
とは、ビットラインのキャッピング膜パターン２２０ａ
の上面が全くエッチングされない状態で露出される理想
的な場合とビットラインのキャッピング膜パターン２２
０ａの上面の一部がエッチングされる実際的な場合とも
含むことを意味する。
【０１０１】以後の工程はキャパシティを形成するため
のものであり、図１８に示されたように、下部電極連結
体２２８ａ、２２８ｂを含んだ半導体基板の全面にキャ
パシティ下部電極を形成するための第５コンタクトホー
ルを持つ平坦化された第３層間絶縁膜２３０とエッチン
グ阻止層２３４とを形成し、第５コンタクトホールを導
電性物質で充填してプラグ２３２ａ、２３２ｂを形成し
た後でキャパシティの下部電極２３６を形成し、下部電
極２３６上に誘電膜２３８と上部電極２４０とを順次的
に形成する。
のものであり、図１８に示されたように、下部電極連結
体２２８ａ、２２８ｂを含んだ半導体基板の全面にキャ
パシティ下部電極を形成するための第５コンタクトホー
ルを持つ平坦化された第３層間絶縁膜２３０とエッチン
グ阻止層２３４とを形成し、第５コンタクトホールを導
電性物質で充填してプラグ２３２ａ、２３２ｂを形成し
た後でキャパシティの下部電極２３６を形成し、下部電
極２３６上に誘電膜２３８と上部電極２４０とを順次的
に形成する。
【０１０２】図１９において、キャパシティが形成され
た半導体基板の全面には平坦化された第４層間絶縁膜２
４２を形成する。続いて、第４層間絶縁膜２４２をエッ
チングしてセル領域Ｃには上部電極２４０の一部を露出
させる第６コンタクトホールを形成する。第６コンタク
トホール形成後、周辺回路領域Ｐの第４層間絶縁膜２４
２、第３層間絶縁膜２３０及びビットラインのキャッピ
ング膜パターン２２０が除去され、下部に第２ビットラ
イン連結体２１６ｃが形成されているビットライン２１
８、第３ビットライン連結体２１６ｄ及び第２ビットラ
イン連結体２１６ｅの上面をそれぞれ露出させる第７コ
ンタクトホールないし第９コンタクトホールを形成す
る。
た半導体基板の全面には平坦化された第４層間絶縁膜２
４２を形成する。続いて、第４層間絶縁膜２４２をエッ
チングしてセル領域Ｃには上部電極２４０の一部を露出
させる第６コンタクトホールを形成する。第６コンタク
トホール形成後、周辺回路領域Ｐの第４層間絶縁膜２４
２、第３層間絶縁膜２３０及びビットラインのキャッピ
ング膜パターン２２０が除去され、下部に第２ビットラ
イン連結体２１６ｃが形成されているビットライン２１
８、第３ビットライン連結体２１６ｄ及び第２ビットラ
イン連結体２１６ｅの上面をそれぞれ露出させる第７コ
ンタクトホールないし第９コンタクトホールを形成す
る。
【０１０３】第６ないし９コンタクトホールが形成され
た第４層間絶縁膜２４２上にポリシリコン膜（図示せ
ず）または金属膜（図示せず）を塗布した後で、エッチ
ングバックまたは化学機械的研磨工程を実施して各コン
タクトホールを充填する金属配線コンタクトプラグ２４
４ａ、２４４ｂ、２４４４ｃ、２４４ｄを形成する。そ
の後、金属膜（図示せず）を形成した後でパターニング
して金属配線コンタクトパッド２４６ａ、２４６ｂ、２
４６ｃ、２４６ｄを形成する。
た第４層間絶縁膜２４２上にポリシリコン膜（図示せ
ず）または金属膜（図示せず）を塗布した後で、エッチ
ングバックまたは化学機械的研磨工程を実施して各コン
タクトホールを充填する金属配線コンタクトプラグ２４
４ａ、２４４ｂ、２４４４ｃ、２４４ｄを形成する。そ
の後、金属膜（図示せず）を形成した後でパターニング
して金属配線コンタクトパッド２４６ａ、２４６ｂ、２
４６ｃ、２４６ｄを形成する。
【０１０４】
【発明の効果】以上説明した本発明による効果は次の通
りである。
りである。
【０１０５】第一に、セル領域のビットライン連結体を
形成するのに使われたマスクは一つであり、下部電極連
結体を形成するのに使われたマスクも一つであるので、
従来技術にてビットライン連結体及び下部電極連結体形
成のために使われたマスク数に比べてその数が減少し
た。従って、マスク製作及び除去にともなう工程が多少
簡単になった。
形成するのに使われたマスクは一つであり、下部電極連
結体を形成するのに使われたマスクも一つであるので、
従来技術にてビットライン連結体及び下部電極連結体形
成のために使われたマスク数に比べてその数が減少し
た。従って、マスク製作及び除去にともなう工程が多少
簡単になった。
【０１０６】第二に、ビットライン連結体と下部電極連
結体それぞれが１回のエッチング工程と１回の導電性物
質を充填する工程よりなるので、その内部に接合面が生
ぜずに抵抗増加が抑制できる。
結体それぞれが１回のエッチング工程と１回の導電性物
質を充填する工程よりなるので、その内部に接合面が生
ぜずに抵抗増加が抑制できる。
【０１０７】特に、下部電極連結体がビットライン連結
体より若干長い長さ（または高さ）を持つだけであるの
で、下部電極連結体の長さ減少による抵抗減少効果も得
ることができる。
体より若干長い長さ（または高さ）を持つだけであるの
で、下部電極連結体の長さ減少による抵抗減少効果も得
ることができる。
【０１０８】第三に、セル領域Ｃのビットラインコンタ
クトホール形成時に周辺回路領域Ｐでは（下部）金属配
線コンタクトホールが同時に形成される。従って、キャ
パシティ対面に形成される第４層間絶縁膜を含み基板に
形成されたあらゆる層間絶縁膜をエッチングして金属配
線プラグを形成する場合に比べてエッチング工程の負担
が減少するようになる。
クトホール形成時に周辺回路領域Ｐでは（下部）金属配
線コンタクトホールが同時に形成される。従って、キャ
パシティ対面に形成される第４層間絶縁膜を含み基板に
形成されたあらゆる層間絶縁膜をエッチングして金属配
線プラグを形成する場合に比べてエッチング工程の負担
が減少するようになる。
【０１０９】第四に、ライン型自己整列マスクによりゲ
ート電極の伸張方向に垂直になり、ソース領域上部に位
置するビットライン上にはフォトレジストが存在しな
い。従って、フォトレジストとその下部の層間絶縁膜と
の不良な選択比に起因した下部電極連結体と下部電極連
結体との間のブリッジは発生しない。
ート電極の伸張方向に垂直になり、ソース領域上部に位
置するビットライン上にはフォトレジストが存在しな
い。従って、フォトレジストとその下部の層間絶縁膜と
の不良な選択比に起因した下部電極連結体と下部電極連
結体との間のブリッジは発生しない。
【０１１０】第五に、ライン型フォトレジストマスクを
使用して自己整列方式で下部電極コンタクトホールを形
成するので、ビットラインの配列方向への誤整列が生じ
ても下部電極コンタクトプラグ間のブリッジは発生しな
い。
使用して自己整列方式で下部電極コンタクトホールを形
成するので、ビットラインの配列方向への誤整列が生じ
ても下部電極コンタクトプラグ間のブリッジは発生しな
い。
【０１１１】第六に、セル領域及び周辺回路領域に同時
に形成されたビットライン酸化防止膜がセル領域でのビ
ットラインの酸化を防止するのに使われ、周辺回路領域
ではその後の（上部）金属配線コンタクトホール形成時
のエッチング阻止層として使われうる。
に形成されたビットライン酸化防止膜がセル領域でのビ
ットラインの酸化を防止するのに使われ、周辺回路領域
ではその後の（上部）金属配線コンタクトホール形成時
のエッチング阻止層として使われうる。
【０１１２】また、ビットラインのキャッピング膜パタ
ーン形成時にセル領域だけをオープンしてエッチングバ
ック工程を実施することにより、エッチングバック工程
の負担を減らすだけでなく、ビットラインのキャッピン
グ膜パターンは周辺回路領域において、周辺回路領域の
上部金属配線コンタクトホール形成時のエッチング阻止
層としての役割も果たすようになる効果がある。
ーン形成時にセル領域だけをオープンしてエッチングバ
ック工程を実施することにより、エッチングバック工程
の負担を減らすだけでなく、ビットラインのキャッピン
グ膜パターンは周辺回路領域において、周辺回路領域の
上部金属配線コンタクトホール形成時のエッチング阻止
層としての役割も果たすようになる効果がある。
【図１】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図２】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図３】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図４】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図５】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図６】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図７】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図８】 従来技術による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図９】 本発明による半導体メモリ素子の製造方法を
示す図面である。
示す図面である。
【図１０】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１１】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１２】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１３】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１４】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１５】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１６】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１７】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１８】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
【図１９】 本発明による半導体メモリ素子の製造方法
を示す図面である。
を示す図面である。
２００ 半導体基板 ２１６ｃ、２１６ｅ 第２ビットライン連結体 ２１６ｄ 第３ビットライン連結体 ２１８ ビットライン ２２０ キャッピング膜パターン ２２８ａ、２２８ｂ 下部電極連結体 ２３０ 第３層間絶縁膜 ２４０ 上部電極 ２４２ 第４層間絶縁膜
フロントページの続き (72)発明者 申 ▲けい▼ 燮 大韓民国京畿道城南市盆唐区盆唐洞35番地 セッビョルマウル東星アパート206棟203 号 Ｆターム(参考） 5F033 HH08 HH18 HH19 HH23 HH33 JJ04 KK01 MM05 MM13 NN06 NN07 QQ08 QQ09 QQ10 QQ25 QQ31 QQ39 QQ48 RR04 RR06 RR09 RR13 RR14 RR15 SS04 VV16 XX09 XX20 XX28 XX33 5F083 AD10 AD24 AD48 GA02 GA28 JA32 JA35 JA36 JA39 JA40 JA53 JA56 MA02 MA05 MA06 MA19 MA20 NA01 PR06 PR36 PR39 PR40 PR43 PR44 PR45
Claims (40)
- 【請求項１】 基板と、 前記基板上に形成され、ゲート電極、前記ゲート電極上
に形成されたゲート電極のキャッピング膜パターン、及
び前記ゲート電極と前記ゲート電極のキャッピング膜パ
ターンの側壁に形成された側壁スペーサとを含むゲート
電極構造体、ソース領域、及びドレーン領域を持つトラ
ンジスタと、 前記トランジスタを含んだ前記基板全面に形成され、ビ
ットラインコンタクトホール及び下部電極コンタクトホ
ールを具備し、前記ゲート電極のキャッピング膜パター
ン及び前記側壁スペーサに対して高いエッチング選択比
を持つ物質よりなる層間絶縁膜と、 前記層間絶縁膜の前記ビットラインコンタクトホール内
に形成されて前記ドレーン領域と連結する導電性ビット
ライン連結体と、 前記層間絶縁膜の上部に形成されて前記ビットライン連
結体と電気的に連結するビットラインと、 前記ビットラインを包むビットラインのキャッピング膜
パターンと、 前記層間絶縁膜の前記下部電極コンタクトホール内に形
成されて前記ビットラインのキャッピング膜パターン水
準まで伸び、前記ビットラインのキャッピング膜パター
ンと同一水準で形成されるキャパシティの下部電極連結
体と、 前記キャパシティの下部電極連結体の上部に形成され、
下部電極、誘電膜及び上部電極を持つキャパシティと、
を含むことを特徴とする半導体メモリ素子。 - 【請求項２】 前記層間絶縁膜と前記ビットラインとの
間に前記ビットラインの酸化を防止する物質膜をさらに
含むことを特徴とする請求項１に記載の半導体メモリ素
子。 - 【請求項３】 前記層間絶縁膜はシリコン酸化膜、シリ
コン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾ
ン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜、または
これらの組み合わせ膜であり、前記ゲート電極のキャッ
ピング膜パターン、前記ビットラインのキャッピング膜
パターン及び前記側壁スペーサは前記層間絶縁膜と異な
る物質よりなり、シリコン窒化膜、アルミニウム酸化
膜、タンタル酸化膜、炭化シリコン膜、またはこれらの
組み合わせ膜よりなることを特徴とする請求項１に記載
の半導体メモリ素子。 - 【請求項４】 前記層間絶縁膜はシリコン酸化膜、シリ
コン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾ
ン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜またはＵＳＧ膜また
はこれらの組み合わせ膜であり、前記ゲート電極のキャ
ッピング膜パターン、前記ビットラインのキャッピング
膜パターン及び前記側壁スペーサは前記層間絶縁膜と異
なる物質よりなり、シリコン窒化膜、アルミニウム酸化
膜、タンタル酸化膜または炭化シリコン膜またはこれら
の組み合わせ膜よりなることを特徴とする請求項２に記
載の半導体メモリ素子 - 【請求項５】 前記物質膜はシリコン窒化膜またはシリ
コン酸化窒化膜よりなることを特徴とする請求項２に記
載の半導体メモリ素子。 - 【請求項６】 セル領域と周辺回路領域とを含む半導体
メモリ素子の基板と、 前記基板上に形成され、第１ゲート電極、第１ソース領
域及び第１ドレーン領域を持つ第１及び第２トランジス
タと、 前記第１及び第２トランジスタとを含んだ前記基板全面
に形成され、前記セル領域に形成されるビットラインコ
ンタクトホール及び下部電極コンタクトホール及び前記
周辺回路領域に形成される金属配線コンタクトホールが
提供された第１層間絶縁膜と、 前記第１層間絶縁膜の前記ビットラインコンタクトホー
ルに形成されて前記第１トランジスタの前記ドレーン領
域と電気的に連結した導電性ビットライン連結体と、 前記ビットライン連結体が形成された前記第１層間絶縁
膜上に形成されて前記ビットライン連結体と電気的に連
結したビットラインと、 前記ビットラインを包むビットラインのキャッピング膜
パターンと、 前記第１層間絶縁膜の前記下部電極コンタクトホール内
に形成されて前記ビットラインのキャッピング膜パター
ンの水準まで伸び、前記ビットラインのキャッピング膜
パターンと同一水準で形成されるキャパシティの下部電
極連結体と、 前記下部電極連結体上部に形成され、下部電極、誘電膜
及び上部電極を持つキャパシティと、 前記第１層間絶縁膜の前記金属配線コンタクトホール内
に形成されて第２トランジスタのドレーン領域またはゲ
ート電極と連結する下部金属配線コンタクトプラグと、
を具備することを特徴とする半導体メモリ素子。 - 【請求項７】 前記トランジスタは前記ゲート電極上部
に形成されるゲート電極のキャッピング膜パターン及び
前記ゲート電極と前記ゲート電極のキャッピング膜パタ
ーンの側壁に形成される側壁スペーサをさらに含み、前
記ゲート電極のキャッピング膜パターン、前記側壁スペ
ーサ及び前記ビットラインのキャッピング膜パターンが
前記第１層間絶縁膜に対して高いエッチング比を持つ物
質よりなることを特徴とする請求項６に記載の半導体メ
モリ素子。 - 【請求項８】 前記ビットラインと前記第１層間絶縁膜
との間で前記第１層間絶縁膜全面に形成されるビットラ
イン酸化防止膜をさらに含むことを特徴とする請求項６
に記載の半導体メモリ素子。 - 【請求項９】 前記ビットラインと前記第１層間絶縁膜
との間で前記第１層間絶縁膜全面に形成されるビットラ
イン酸化防止膜をさらに含むことを特徴とする請求項７
に記載の半導体メモリ素子。 - 【請求項１０】 前記周辺回路領域において、前記ビッ
トラインのキャッピング膜パターンは前記ビットライン
上部及び前記第１層間絶縁膜の上部全面に配置されるこ
とを特徴とする請求項７に記載の半導体メモリ素子。 - 【請求項１１】 前記周辺回路領域において、前記ビッ
トラインのキャッピング膜パターンは前記ビットライン
上部及び前記ビットライン酸化防止膜の上部全面に配置
されることを特徴とする請求項８に記載の半導体メモリ
素子。 - 【請求項１２】 前記キャパシティを包みつつ前記セル
領域及び前記周辺回路領域を含む基板上に形成され、前
記周辺回路領域に提供された金属配線コンタクトホール
を具備する平坦化された第２層間絶縁膜をさらに含むこ
とを特徴とする請求項６に記載の半導体メモリ素子。 - 【請求項１３】 前記キャパシティを包みつつ前記セル
領域及び前記周辺回路領域を含む基板上に形成され、前
記周辺回路領域に提供された金属配線コンタクトホール
を具備する平坦化された第２層間絶縁膜をさらに含むこ
とを特徴とする請求項７に記載の半導体メモリ素子。 - 【請求項１４】 前記金属配線コンタクトホール内に形
成されて前記下部金属コンタクトプラグと電気的に連結
する上部金属コンタクトプラグをさらに含むことを特徴
とする請求項１２に記載の半導体メモリ素子。 - 【請求項１５】 前記第１層間絶縁膜はシリコン酸化
膜、シリコン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ
膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ
膜、またはこれらの組み合わせ膜であり、前記ゲート電
極のキャッピング膜パターン、前記ビットラインのキャ
ッピング膜パターン、及び前記側壁スペーサは前記層間
絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミ
ニウム酸化膜、タンタル酸化膜、炭化シリコン膜、また
はこれらの組み合わせ膜よりなることを特徴とする請求
項７に記載の半導体メモリ素子。 - 【請求項１６】 前記ビットライン酸化防止膜はシリコ
ン窒化膜またはシリコン酸化窒化膜であることを特徴と
する請求項８に記載の半導体メモリ素子。 - 【請求項１７】 前記ビットライン酸化防止膜はシリコ
ン窒化膜またはシリコン酸化窒化膜であることを特徴と
する請求項１１に記載の半導体メモリ素子。 - 【請求項１８】 基板を準備する段階と、 前記基板上にゲート電極、前記ゲート電極上に形成され
るゲート電極のキャッピング膜パターン及び前記ゲート
電極と前記ゲート電極のキャッピング膜パターンの側壁
に形成されたゲート電極側壁スペーサとを含むゲート電
極構造体、ソース領域及びドレーン領域を持つトランジ
スタを形成する段階と、 前記トランジスタを含んだ前記基板全面に前記ゲート電
極のキャッピング膜パターン及び前記ゲート電極側壁ス
ペーサとエッチング選択比が高い物質よりなるのである
が、ビットラインコンタクトホールを具備する第１層間
絶縁膜を形成する段階と、 前記ビットラインコンタクトホールを導電性物質で充填
して前記ドレーン領域と電気的に連結するビットライン
連結体を形成する段階と、 前記ビットライン連結体を含んだ前記第１層間絶縁膜上
にビットラインを形成する段階と、 前記ビットラインを包むビットラインのキャッピング膜
パターンを形成する段階と、 前記ビットラインのキャッピング膜パターンが形成され
た前記第１層間絶縁膜の上部全面に前記ゲート電極のキ
ャッピング膜パターン及び前記ゲート電極側壁スペーサ
に対してエッチング選択比が高い物質よりなる第２層間
絶縁膜を形成する段階と、 前記第２層間絶縁膜のうち前記ソース領域に対応する部
分に前記ビットラインの配列方向に沿って伸びる部分を
露出させるマスクパターンを前記第２層間絶縁膜上に形
成する段階と、 前記マスクパターンを利用して前記第２層間絶縁膜及び
前記第１層間絶縁膜をエッチングし、前記ソース領域を
露出させるキャパシティ下部電極コンタクトホールを形
成する段階と、 前記下部電極コンタクトホールの底部から前記ビットラ
インのキャッピング膜パターンの水準まで前記導電性物
質を充填し、前記ビットラインのキャッピング膜パター
ンと同一水準に位置するキャパシティの下部電極連結体
を形成する段階と、 前記キャパシティの下部電極の連結体の上部に、下部電
極、誘電膜及び上部電極を持つキャパシティを形成する
段階を含むことを特徴とする半導体メモリ素子の製造方
法。 - 【請求項１９】 前記下部電極コンタクトホールの形成
段階は前記第２層間絶縁膜のうち前記露出された部分を
全部除去する段階及び前記ビットラインのキャッピング
膜パターンとを利用して前記第１層間絶縁膜をエッチン
グする段階を含むことを特徴とする請求項１８に記載の
半導体メモリ素子の製造方法。 - 【請求項２０】 前記キャパシティの下部電極連結体の
形成段階は、前記下部電極コンタクトホールを含む前記
基板全面に導電性物質膜を形成する段階と、 前記導電性物質膜が形成された前記基板全面に対して前
記ビットラインキャッピング膜の上面が実質的に露出さ
れるまで化学機械的研磨工程またはエッチングバック工
程を進行する段階とを含むことを特徴とする請求項１８
に記載の半導体メモリ素子の製造方法。 - 【請求項２１】 前記キャパシティの下部電極連結体の
形成段階は、前記下部電極コンタクトホールを含む前記
基板全面に導電性物質膜を形成する段階と、 前記導電性物質膜が形成された前記基板全面に対して前
記ビットラインキャッピング膜の上面が実質的に露出さ
れるまで化学機械的研磨工程またはエッチングバック工
程を進行する段階とを含むことを特徴とする請求項１９
に記載の半導体メモリ素子の製造方法。 - 【請求項２２】 前記第１層間絶縁膜の形成段階と前記
ビットラインコンタクトホールの形成段階との間に、前
記ビットラインの酸化を防止する物質膜を形成する段
階、前記ビットライン酸化防止物質膜をエッチングして
前記ビットラインコンタクトホールを開放させる開口部
を形成する段階及び前記開口部の上端部まで導電性物質
を充填する段階をさらに含む請求項１８に記載の半導体
メモリ素子の製造方法。 - 【請求項２３】 前記ビットライン連結体を形成する段
階は前記ビットラインコンタクトホールが備わった前記
第１層間絶縁膜上に導電性物質膜を形成する段階及び前
記導電性物質膜を前記第１層間絶縁膜の上面が実質的に
露出されるまで化学機械的研磨またはエッチングバック
を実施する段階を含むことを特徴とする請求項１８に記
載の半導体メモリ素子の製造方法。 - 【請求項２４】 前記第１及び第２層間絶縁膜はシリコ
ン酸化膜、シリコン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、Ｔ
ＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、Ｕ
ＳＧ膜、またはこれらの組み合わせ膜であり、前記ゲー
ト電極のキャッピング膜パターン、前記ビットラインの
キャッピング膜パターン、及び前記側壁スペーサは前記
層間絶縁膜と異なる物質よりなり、シリコン窒化膜、ア
ルミニウム酸化膜、タンタル酸化膜、炭化シリコン膜、
またはこれらの組み合わせ膜よりなることを特徴とする
請求項１８に記載の半導体メモリ素子の製造方法。 - 【請求項２５】 前記ビットライン酸化防止物質膜はシ
リコン窒化膜またはシリコン酸化窒化膜よりなることを
特徴とする請求項２２に記載の半導体メモリ素子の製造
方法。 - 【請求項２６】 セル領域と周辺回路領域とを含む半導
体メモリ素子の基板を準備する段階と、 前記セル領域及び前記周辺回路領域を含む前記基板上
に、ゲート電極、前記ゲート電極上面に形成されたゲー
ト電極のキャッピング膜パターン及び前記ゲート電極と
前記ゲート電極のキャッピング膜パターンの側壁に形成
された側壁スペーサを含むゲート電極構造体、ソース領
域及びドレーン領域を持つトランジスタを形成する段階
と、 前記トランジスタを含んだ前記基板全面に第１層間絶縁
膜を形成する段階、 前記第１層間絶縁膜をエッチングして前記セル領域にビ
ットラインコンタクトホール及び前記周辺回路領域に金
属配線コンタクトホールを同時に形成する段階と、 前記ビットラインコンタクトホール及び前記金属配線コ
ンタクトホールを導電性物質で充填し、前記セル領域に
形成されたトランジスタのうちどれか一つのドレーン領
域と連結したビットライン連結体及び前記周辺回路領域
に形成されたトランジスタのうちどれか一つの前記ドレ
ーン領域またはゲート電極に連結する金属コンタクト連
結体を同時に形成する段階とを含むことを特徴とする半
導体メモリ素子の製造方法。 - 【請求項２７】 前記ビットライン連結体及び前記金属
コンタクト連結体を形成する段階は、前記ビットライン
コンタクトホール及び前記金属配線コンタクトホールが
形成された前記第１層間絶縁膜上に導電性物質よりなっ
た導電膜を形成する段階、前記第１層間絶縁膜の上面が
実質的に露出されるまで前記導電膜を化学機械的に研磨
またはエッチングバックする段階を含むことを特徴とす
る請求項２６に記載の半導体メモリ素子の製造方法。 - 【請求項２８】 前記導電膜はポリシリコン膜または金
属膜またはこれらの組み合わせよりなることを特徴とす
る請求項２７に記載の半導体メモリ素子の製造方法。 - 【請求項２９】 前記第１層間絶縁膜はシリコン酸化
膜、シリコン窒化膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ
膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ
膜、またはこれらの組み合わせ膜であり、前記ゲート電
極のキャッピング膜パターン及び前記側壁スペーサは前
記層間絶縁膜と異なる物質よりなり、シリコン窒化膜、
アルミニウム酸化膜、タンタル酸化膜、炭化シリコン
膜、またはこれらの組み合わせ膜よりなることを特徴と
する請求項２６に記載の半導体メモリ素子の製造方法。 - 【請求項３０】 前記ビットライン連結体及び前記金属
コンタクト連結体の形成段階後、 前記ビットライン連結体及び前記金属コンタクト連結体
が形成された前記第１層間絶縁膜上の所定部分にビット
ラインを形成して前記ビットラインを前記ビットライン
連結体に連結させる段階と、 前記ビットラインを包むビットラインのキャッピング膜
パターンを形成するのであるが、前記セル領域に配置さ
れたビットラインのキャッピング膜パターンは前記セル
領域のビットラインだけを包み、前記周辺回路領域に配
置された前記ビットラインのキャッピング膜パターンは
前記周辺回路領域に配置される前記ビットライン、前記
第１層間絶縁膜の上面そして前記金属コンタクト連結体
の上面を包むようにする段階とをさらに含むことを特徴
とする請求項２６に記載の半導体メモリ素子の製造方
法。 - 【請求項３１】 前記ビットライン形成段階以前に前記
第１層間絶縁膜上に前記ビットライン連結体を開放させ
る開口部を具備したビットライン酸化防止物質膜を形成
する段階、前記ビットライン酸化防止物質膜に提供され
た前記開口部の上端部まで導電性物質で充填する段階を
さらに含むことを特徴とする請求項３０に記載の半導体
メモリ素子の製造方法。 - 【請求項３２】 前記ビットライン酸化防止物質膜はシ
リコン窒化膜またはシリコン酸化窒化膜よりなることを
特徴とする請求項３１に記載の半導体メモリ素子の製造
方法。 - 【請求項３３】 第３０項において、前記ビットライン
のキャッピング膜パターンの形成段階後、前記ビットラ
インのキャッピング膜パターンが形成された前記基板全
面に第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜のうち前記セル領域の前記ソース領
域に対応する部分に前記ビットラインの配列方向に沿っ
て伸びる部分を露出させるマスクパターンを前記第２層
間絶縁膜上に形成する段階と、 前記マスクパターンを利用して前記第２層間絶縁膜及び
前記第１層間絶縁膜をエッチングし、前記ソース領域を
露出させるキャパシティ下部電極コンタクトホールを形
成する段階と、 前記下部電極コンタクトホールの底部から前記ビットラ
インのキャッピング膜パターンの水準まで前記導電性物
質を充填し、前記ビットラインのキャッピング膜パター
ンの上面と同一水準に位置するキャパシティの下部電極
連結体を形成する段階と、 前記キャパシティの下部電極連結体の上部に下部電極、
誘電膜及び上部電極を持つキャパシティを形成する段階
とをさらに含むことを特徴とする請求項３０に記載の半
導体メモリ素子の製造方法。 - 【請求項３４】 前記下部電極コンタクトホールの形成
段階は前記第２層間絶縁膜のうち前記露出された部分を
全部除去する段階及び前記ビットラインのキャッピング
膜パターンとを利用して前記第１層間絶縁膜を除去する
段階を含むことを特徴とする請求項３３に記載の半導体
メモリ素子の製造方法。 - 【請求項３５】 前記下部電極連結体の形成段階は、前
記下部電極コンタクトホールを含む前記基板全面に導電
性物質膜を形成する段階、前記導電性物質膜が形成され
た前記基板全面に対して前記ビットラインのキャッピン
グ膜パターンの上面が実質的に露出されるまで化学機械
的研磨工程またはエッチングバック工程を実施する段階
を含むことを特徴とする請求項３３に記載の半導体メモ
リ素子の製造方法。 - 【請求項３６】 前記下部電極連結体の形成段階は、前
記下部電極コンタクトホールを含む前記基板全面に導電
性物質膜を形成する段階、前記導電性物質膜が形成され
た前記基板全面に対して前記ビットラインのキャッピン
グ膜パターンの上面が実質的に露出されるまで化学機械
的研磨工程またはエッチングバック工程を実施する段階
を含むことを特徴とする請求項３４に記載の半導体メモ
リ素子の製造方法。 - 【請求項３７】 前記ビットラインのキャッピング膜パ
ターンの形成段階は、前記セル領域及び前記周辺回路領
域を含んだ半導体基板の全面にビットラインキャッピン
グ膜を形成する段階、前記セル領域を露出させるマスク
パターンを前記ビットラインキャッピング膜上に形成す
る段階、前記マスクパターンを利用して前記セル領域に
位置した前記ビットラインキャッピング膜をエッチング
バックし、前記ビットラインのキャッピング膜パターン
とを形成する段階及び前記マスクパターンを除去する段
階を含むことを特徴とする請求項３３に記載の半導体メ
モリ素子の製造方法。 - 【請求項３８】 前記第１及び第２層間絶縁膜はシリコ
ン酸化膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰ
ＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥ
ＯＳ膜、ＵＳＧ膜、またはこれらの組み合わせ膜であ
り、前記ビットラインのキャッピング膜パターンは前記
層間絶縁膜と異なる物質よりなり、シリコン窒化膜、ア
ルミニウム酸化膜、タンタル酸化膜、または炭化シリコ
ン膜またはこれらの組み合わせ膜よりなる請求項３３に
記載の半導体メモリ素子の製造方法。 - 【請求項３９】 前記キャパシティ形成段階後、前記キ
ャパシティが形成された前記基板全面に第３層間絶縁膜
を形成する段階と、 前記周辺回路領域に位置する前記第３層間絶縁膜と前記
ビットラインのキャッピング膜パターンとをエッチング
して前記周辺回路領域のゲート電極を露出させるか、前
記第３層間絶縁膜と前記ビットラインのキャッピング膜
パターンと前記第１層間絶縁膜とをエッチングして前記
周辺回路領域のドレーン領域を露出させる金属配線コン
タクトホールを形成する段階と、 前記金属配線コンタクトホールに導電性物質を充填して
下部金属コンタクト連結プラグを形成する段階とをさら
に含むことを特徴とする請求項３３に記載の半導体メモ
リ素子の製造方法。 - 【請求項４０】 前記キャパシティ形成段階後、前記キ
ャパシティが形成された前記基板全面に第３層間絶縁膜
を形成する段階と、 前記周辺回路領域に位置する前記第３層間絶縁膜、前記
ビットラインのキャッピング膜パターン及び第１層間絶
縁膜をエッチングして前記周辺回路領域のトランジスタ
のうちどれか一つのドレーン領域を露出させる第２金属
配線コンタクトホールを形成する段階と、 前記第２金属配線コンタクトホールに導電性物質を充填
して下部金属コンタクト連結プラグを形成する段階をさ
らに含むことを特徴とする請求項３３に記載の半導体メ
モリ素子の製造方法。
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| KR1020000055208A KR100338781B1 (ko) | 2000-09-20 | 2000-09-20 | 반도체 메모리 소자 및 그의 제조방법 |
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