JP2000058783A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000058783A JP10222963A JP22296398A JP2000058783A JP 2000058783 A JP2000058783 A JP 2000058783A JP 10222963 A JP10222963 A JP 10222963A JP 22296398 A JP22296398 A JP 22296398A JP 2000058783 A JP2000058783 A JP 2000058783A
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interlayer insulating
insulating film
polysilicon
contact hole
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Yoshiki Okumura
喜紀 奥村
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Abstract

(57)【要約】 【課題】 プラグと半導体層との接触抵抗の増大、およ
びプラグが接続される半導体層の接合リーク電流の増大
を防止するとともに、製造コストの低減、および装置面
積の縮小が可能な半導体装置およびその製造方法を提供
する。 【解決手段】 金属層４５、バリアメタル層４４、ポリ
シリコン層４３、バリアメタル層４２で構成される多層
膜を写真製版およびエッチングによりパターニングする
ことで、埋め込み層４３Ａ、４３Ｂおよびポリシリコン
プラグ２９に電気的に接続されるポリメタル（Poly-Met
al）ビット線１６０（多層配線層）を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、メモリセル部と、ロジック回
路などのように構成の異なる複数の回路部が１つの基板
上に存在する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置、特にダイナミックＲＡＭ
（ＤＲＡＭ）では、高集積化、大容量化が進むに伴い、
ソフトエラー耐性の維持、およびキャパシタ容量確保の
目的でメモリセルの三次元化が４Ｍ（メガ）ＤＲＡＭ世
代以降図られてきている。このメモリセルの三次元化の
ための構造は、ＤＲＡＭ世代が進むに伴い淘汰され、ス
タックトキャパシタセルとトレンチキャパシタセルとに
集約されつつある。
【０００３】シリコン基板内に溝を形成し、その深さに
よりキャパシタ容量を確保しようとするトレンチキャパ
シタセルとは反対に、スタックトキャパシタセルは、キ
ャパシタをシリコン基板上に積み上げるように形成し、
その高さによりキャパシタ容量を確保しようとするもの
である。その代表例としては、１６ＭＤＲＡＭ世代から
用いられ始めた厚膜スタックトキャパシタセル、６４Ｍ
ＤＲＡＭ世代から用いられ始めた円筒キャパシタセル、
フィンキャパシタセルおよび厚膜粗面キャパシタセルな
どがある。これらのスタックトキャパシタセルのうち、
円筒キャパシタセルを有するＤＲＡＭ９０の構成および
製造工程について図３７（ａ）、（ｂ）〜図４６
（ａ）、（ｂ）を用いて説明する。
【０００４】ここで、図３７〜図４６における（ａ）は
ＤＲＡＭ９０のメモリセル部を示す部分断面図であり、
図３７〜図４６における（ｂ）はＤＲＡＭ９０のメモリ
セル部の周辺に形成された、センスアンプやデコーダな
どの周辺回路部を示す部分断面図である。
【０００５】まず、図３７（ａ）および図３７（ｂ）に
示す工程において、Ｐ型シリコン半導体基板１内にフィ
ールド酸化膜２を選択的に形成する。そして、図示しな
いレジストをマスクとしてＰ型不純物イオンおよび、Ｎ
型不純物イオンをそれぞれ選択的に注入することによっ
て、Ｐ型シリコン半導体基板１内に、メモリセル部にお
いてはＰ型ウェル領域３を、周辺回路部においてはＰ型
ウェル領域３とＮ型ウェル領域４を形成する。
【０００６】次に、フィールド酸化膜２が形成されてい
ないＰ型ウェル領域３上およびＮ型ウェル領域４上にゲ
ート酸化膜５を形成し、当該ゲート酸化膜５上に選択的
にゲート電極６を形成する。このとき、フィールド酸化
膜２の上部にはゲート電極６と同一の工程でワード線６
１が形成される。
【０００７】そして、メモリセル部のゲート酸化膜５の
直下のＰ型ウェル領域３内に、ゲート電極６をマスクと
して、低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、選択的にＮ型ソース・ドレイン領域７１、７
２、７３を形成し、また、同様の工程で周辺回路部のゲ
ート酸化膜５の直下のＰ型ウェル領域３内に、選択的に
Ｎ型ソース・ドレイン領域７４、７５を形成する。
【０００８】次に、図３８（ａ）および図３８（ｂ）に
示す工程において、全面に渡って酸化膜ＯＸ１を形成し
た後、周辺回路部のＰ型ウェル領域３の上部以外にレジ
ストＲ１を形成し、このレジストＲ１をマスクとして酸
化膜ＯＸ１をエッチバックすることにより、周辺回路部
のＰ型ウェル領域３上のゲート電極６の両端にサイドウ
ォール酸化膜１０を形成する。
【０００９】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０15〜４×
１０15ｃｍ-2）のＮ型不純物イオンを注入することによ
って、Ｎ+型ソース・ドレイン領域９１および９２を形
成する。
【００１０】次に、レジストＲ１を除去した後、図３９
（ａ）および図３９（ｂ）に示す工程において、周辺回
路部のＮ型ウェル領域４の上部以外にレジストＲ２を形
成し、このレジストＲ２をマスクとして酸化膜ＯＸ１を
エッチバックすることにより、周辺回路部のＮ型ウェル
領域４上のゲート電極６の両端にサイドウォール酸化膜
１０を形成する。
【００１１】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０15〜４×１０15ｃｍ-2）のＰ型不
純物（ＢあるいはＢＦ2）イオンを注入することによっ
て、Ｐ+型ソース・ドレイン領域８１および８２を形成
する。
【００１２】次に、レジストＲ２を除去した後、図４０
（ａ）および図４０（ｂ）に示す工程において、全面に
渡って酸化膜を形成し、平坦化することにより層間絶縁
膜１１を形成する。なお、層間絶縁膜１１は他の層間絶
縁膜と区別するためにビット線下層の層間絶縁膜と呼称
される。
【００１３】次に、メモリセル部においてＮ型ソース・
ドレイン領域７２に達するように、層間絶縁膜１１を貫
通するビット線コンタクトホール１２を形成する。
【００１４】次に、層間絶縁膜１１の全面に渡ってＮ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰ
（Chemical Mechanical Polishing）によりビット線コ
ンタクトホール１２内以外のポリシリコン層を除去し、
ビット線コンタクトホール１２内にポリシリコンプラグ
１３を形成する。
【００１５】次に、図４１（ａ）および図４１（ｂ）に
示す工程において、周辺回路部のＮ +型ソース・ドレイ
ン領域９１および９２、Ｐ+型ソース・ドレイン領域８
１および８２に達するように、層間絶縁膜１１を貫通す
るビット線コンタクトホール１４を形成する。そして、
ＴｉＮ（窒化チタン）やＷ（タングステン）などの金属
層、あるいは、それらの多層膜を層間絶縁膜１１の全面
に形成し、ＣＭＰによりビット線コンタクトホール１４
以外の金属層を除去し、ビット線コンタクトホール１４
内に金属プラグ１５を形成する。
【００１６】次に、図４２（ａ）および図４２（ｂ）に
示す工程において、ＴｉＮやＷなどの金属層、あるい
は、それらの多層膜を層間絶縁膜１１の全面に形成し、
写真製版およびエッチングによりパターニングすること
で金属ビット線１６を形成する。なお、金属ビット線１
６はポリシリコンプラグ１３および金属プラグ１５に接
続されるようにパターニングされる。
【００１７】なお、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線コンタクトホ
ール１４は必ずしもビット線に接続するためのものでは
ないが、金属ビット線１６に接続されるのでこのように
呼称する。
【００１８】また、図３７（ｂ）〜図４２（ｂ）には示
していないが、周辺回路部においてはワード線６１（す
なわちゲート電極６）と同一製造プロセスで形成される
ＴＧ（トランスファゲート）配線なども形成されてお
り、その形成位置はゲート電極６とほぼ同じ層に形成さ
れている。従って、ビット線コンタクトホール１４を用
いてＴＧ配線と金属ビット線１６を電気的に接続しても
良い。
【００１９】すなわち、図４１（ｂ）に示す工程におい
て、ビット線コンタクトホール１４を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール１４とほぼ同
じ）を同時に形成し、ビット線コンタクトホール１４内
に金属プラグ１５を埋め込む際に、同時にＴＧ配線に達
するビット線コンタクトホール内にも金属プラグ１５を
埋め込むようにすれば良い。
【００２０】次に、図４３（ａ）および図４３（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１７を形
成する。なお、層間絶縁膜１７は他の層間絶縁膜と区別
するためにストレージノード下層の層間絶縁膜と呼称さ
れる。
【００２１】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【００２２】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【００２３】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【００２４】次に、図４４（ａ）および図４４（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜１９および円筒キャパシ
タ形成用絶縁膜２６の周囲にのみストレージノード形成
用導体層が残るように、エッチバックによりストレージ
ノード形成用導体層を選択的に除去する。ここで、残さ
れたストレージノード形成用導体層はストレージノード
の側壁部を構成する側面膜２０となる。なお、底面膜１
９と側面膜２０とでストレージノードＳＮを構成する。
【００２５】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図４５（ａ）および図４５（ｂ）に示
す工程において、底面膜１９および側面膜２０の表面に
キャパシタゲート絶縁膜２１を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極２２となる。
【００２６】次に、図４６（ａ）および図４６（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【００２７】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においては、Ｎ+型ソース・ドレ
イン領域９１およびＰ+型ソース・ドレイン領域８１に
電気的に接続される金属ビット線１６に達するように層
間絶縁膜２３および１７を貫通するアルミ配線コンタク
トホール２４Ｂを形成する。
【００２８】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【００２９】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ９０を得ることができる。
【００３０】なお、図４２（ｂ）〜図４６（ｂ）には示
していないが、周辺回路部においては金属ビット線１６
と同一製造プロセスで形成されるＢＬ（ビットライン）
配線なども形成されており、その形成位置はビット線１
６とほぼ同じ層に形成されている。従って、アルミ配線
コンタクトホール２４Ｂを用いて、ＢＬ配線とアルミ配
線２５とを電気的に接続しても良い。
【００３１】
【発明が解決しようとする課題】一般に高集積化、大容
量化されたＤＲＡＭでは、写真製版において高解像度が
要求されるため、そのトレードオフとしてフォーカスマ
ージンが低下してしまう。
【００３２】従って、高集積化、大容量化に伴ってパタ
ーン段差部における高低差が大きくなって、その大きさ
がフォーカスマージンを越えると、写真製版による配線
形成が極めて困難となる。特に、キャパシタをシリコン
基板の上に積み上げて形成するスタックトキャパシタセ
ルでは、パターン段差部における高低差が顕著であり、
なるべく高低差を低減することが必要不可欠となる。そ
のため、図４６（ａ）、（ｂ）に示すように、層間絶縁
膜１１、層間絶縁膜１７、層間絶縁膜２３を平坦化して
いる。
【００３３】しかしながら、このような平坦化プロセス
を行うと、アルミ配線からシリコン基板までの層間膜の
厚さが厚くなりすぎて、アルミ配線とシリコン基板、あ
るいはアルミ配線とＴＧ配線とを接続するコンタクトホ
ールを開口することが極めて困難になる傾向がある。こ
のため、図４６（ａ）、（ｂ）において示すように、周
辺回路部においてはアルミ配線とシリコン基板、あるい
はアルミ配線とＴＧ配線との電気的接続は、金属ビット
線１６および図示しないＢＬ配線を介して、ビット線コ
ンタクトホール１４に埋め込まれている金属プラグ１５
によって行われている。
【００３４】しかしながら、周辺回路部における金属プ
ラグ１５の使用は、以下に説明するような不具合の原因
となる場合がある。
【００３５】すなわち、ビット線コンタクトホール１４
を開口して金属プラグ１５を形成した後、ＤＲＡＭ製造
プロセスを完了するためには、図４２〜図４６を用いて
説明したように金属ビット線１６、キャパシタ（ストレ
ージノード）ＳＮ、キャパシタ下層の層間絶縁膜１７、
アルミ配線下層の層間絶縁膜２３などの形成プロセスを
経なければならない。
【００３６】そして、層間絶縁膜１７、２３の形成時、
キャパシタゲート絶縁膜２１のシンタリング、ポリシリ
コン系材料の電気的活性化のために、それぞれ８００℃
〜８５０℃程度で数１０分程度の熱処理工程を経なけれ
ばならない。ところが、この熱処理のために、周辺回路
部のビット線コンタクトホール１４内に埋め込まれた金
属プラグ１５とシリコン基板との界面、すなわちＮ+型
ソース・ドレイン領域９１、９２およびＰ+型ソース・
ドレイン領域８１、８２との界面での接触抵抗が著しく
高くなり、また、接合リーク電流も極めて大きくなると
いう問題があった。例えば、４００℃程度で数１０分程
度の熱処理と比較すると、接触抵抗は一桁以上も高くな
り、接合リーク電流は数桁以上も増大してしまう。この
原因について以下に検証する。
【００３７】８００℃〜８５０℃の熱処理が行われる
と、ビット線コンタクトホール１４内に埋め込まれた金
属プラグ１５とシリコン基板との界面に金属プラグ１５
を構成する金属原子が凝集し、その結果、ボイドが生じ
ることになる。このボイドの存在によって金属プラグ１
５とシリコン基板との接触面積が小さくなっていること
が考えられる。この現象は、電気特性的には接触抵抗の
増大として現われる。
【００３８】また、８００℃〜８５０℃の熱処理によ
り、ビット線コンタクトホール１４内に埋め込まれた金
属プラグ１５とシリコン基板との界面で、金属プラグ１
５を構成する金属原子がシリコン基板に拡散し、シリコ
ン基板中のｐｎ接合を破壊してしまう現象が発生してい
ると考えられる。この現象は、電気特性的には接合リー
ク電流の増大として現われる。なお、金属がアルミニウ
ムやコバルトの場合には基板側にスパイクで踏みつけた
窪みが生じるのでスパイク現象と呼称される。
【００３９】さらに、８００℃〜８５０℃の熱処理によ
り、拡散層、すなわちＮ+型ソース・ドレイン領域９
１、９２およびＰ+型ソース・ドレイン領域８１、８２
の不純物イオンがシリコン基板内に拡散してしまい、ビ
ット線コンタクトホール１４内に埋め込まれた金属プラ
グ１５とシリコン基板との界面、すなわちＮ+型ソース
・ドレイン領域９１、９２およびＰ+型ソース・ドレイ
ン領域８１、８２との界面での不純物イオン濃度が低下
することによっても、接触抵抗が増大してしまう。
【００４０】本発明は上記のような問題点を解消するた
めになされたもので、構成の異なる複数の回路部を備
え、各回路部の層間絶縁膜に埋め込まれたプラグによ
り、層間絶縁膜を挟んで上下関係にある層（半導体層、
導体層）の電気的接続を行う半導体装置において、プラ
グと半導体層との接触抵抗の増大、およびプラグが接続
される半導体層の接合リーク電流の増大を防止するとと
もに、製造コストの低減、および装置の縮小化が可能な
半導体装置およびその製造方法を提供することを目的と
する。
【００４１】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、シリコン基板上に形成された層間絶
縁膜の第１の部分を貫通して、前記シリコン基板表面内
の第１導電型の第１の半導体層に達するように形成され
た第１のコンタクトホールと、前記第１のコンタクトホ
ール内に埋め込まれ、第１導電型の不純物を含んだポリ
シリコンで構成された第１の埋め込み層と、前記第１の
埋め込み層を介して、前記第１の半導体層に電気的に接
続されるように、前記第１の埋め込み層上に形成された
第１の多層配線層と、前記層間絶縁膜の第２の部分を貫
通して、前記シリコン基板表面内の第２導電型の第２の
半導体層に達するように形成された第２のコンタクトホ
ールと、前記第２のコンタクトホール内に埋め込まれ、
第２導電型の不純物を含んだポリシリコンで構成された
第２の埋め込み層と、前記第２の埋め込み層を介して、
前記第２の半導体層に電気的に接続されるように、前記
第２の埋め込み層上に形成された第２の多層配線層とを
備え、前記第１および第２の多層配線層は、前記層間絶
縁膜上に形成されたバリアメタル層と、該バリアメタル
層上に形成され、第１導電型の不純物を含んだポリシリ
コンで構成されたポリシリコン層とを少なくとも有し、
前記第１の埋め込み層は、前記ポリシリコン層に直接に
接続されている。
【００４２】本発明に係る請求項２記載の半導体装置
は、前記第２の埋め込み層が、前記バリアメタル層との
接触面にシリサイド膜を有している。
【００４３】本発明に係る請求項３記載の半導体装置
は、シリコン基板上に順に積層された第１、第２および
第３の層間絶縁膜と、前記第１の層間絶縁膜の第１の部
分を貫通して、前記シリコン基板表面内の第１導電型の
第１の半導体層に達するように形成された第１のコンタ
クトホールと、一方端が前記第１の半導体層に電気的に
接続され、他方端が前記第１のコンタクトホール内に奥
まって位置するように配設され、第１導電型の不純物を
含んだポリシリコンで構成された第１のリセスポリシリ
コンプラグと、前記第１のコンタクトホールの前記第１
の層間絶縁膜の主面から前記第１のリセスポリシリコン
プラグの他方端までの部分に埋め込まれた、前記第１の
リセスポリシリコンプラグと同じ材質の第１のポリシリ
コンプラグと、前記第１の層間絶縁膜の第２の部分およ
びその上の第２の層間絶縁膜を貫通して、前記シリコン
基板表面内の第２導電型の第２の半導体層に達するよう
に形成された第２のコンタクトホールと、一方端が前記
第２の半導体層に電気的に接続され、他方端が前記第２
のコンタクトホール内に奥まって位置するように配設さ
れ、第２導電型の不純物を含んだポリシリコンで構成さ
れた第２のリセスポリシリコンプラグと、前記第２のコ
ンタクトホールの前記第２の層間絶縁膜の主面から前記
第２のリセスポリシリコンプラグの他方端までの部分に
埋め込まれた、前記第２のリセスポリシリコンプラグと
同じ材質の第２のポリシリコンプラグと、を備え、前記
第１および第２のコンタクトホールは、前記第１および
第２のポリシリコンプラグが埋め込まれた部分の開口径
が、前記第１および第２のリセスポリシリコンプラグが
埋め込まれた部分の開口径よりも広くなった第１および
第２の拡大コンタクト部を有し、配線層は前記第３の層
間絶縁膜よりも上部に形成されている。
【００４４】本発明に係る請求項４記載の半導体装置
は、前記半導体装置がキャパシタに電荷を蓄積すること
でデータを保持するデータ保持部に連動して動作する周
辺回路部である。
【００４５】本発明に係る請求項５記載の半導体装置の
製造方法は、第１および第２のコンタクトホール、第１
および第２の埋め込み層、第１導電型の第１の半導体層
および第２導電型の第２の半導体層を備えた半導体装置
の製造方法であって、シリコン基板の表面内に前記第１
および第２の半導体層を選択的に形成する工程(ａ)と、
前記シリコン基板上に層間絶縁膜の第１および第２の部
分を形成する工程(ｂ)と、前記層間絶縁膜の第２の部分
を貫通して前記第２の半導体層に達する前記第２のコン
タクトホールを形成する工程(ｃ)と、前記第２のコンタ
クトホールを第２導電型の不純物を含んだポリシリコン
で埋め込んで、前記第２の埋め込み層を形成する工程
(ｄ)と、前記層間絶縁膜の全面に渡ってバリアメタル層
を形成する工程(ｅ)と、前記層間絶縁膜の第１の部分、
およびその上部の前記バリアメタル層を貫通して前記第
１の半導体層に達する前記第１のコンタクトホールを形
成する工程(ｆ)と、前記バリアメタル層の全面に渡っ
て、第１導電型の不純物を含んだポリシリコン層を形成
すると同時に、前記第１のコンタクトホールを埋め込ん
で、前記第１の埋め込み層を形成する工程(ｇ)と、前記
第１および第２の埋め込み層上に残るように、前記バリ
アメタル層および前記ポリシリコン層をパターニングし
て、前記バリアメタル層および前記ポリシリコン層を少
なくとも有する第１および第２の多層配線層を形成する
工程(ｈ)とを備えている。
【００４６】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記第２の埋め込み層の
前記第２の半導体層とは反対側の表面にシリサイド膜を
形成する工程(ｅ−１)を含んでいる。
【００４７】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｅ−１)が、前記層間絶縁膜の全
面に渡ってＴｉ（チタン）層あるいはＣｏ（コバルト）
層を形成した後、前記Ｔｉ層あるいはＣｏ層の全面に渡
ってＴｉＮ（チタンナイトライド）層を形成する工程
(ｅ−１−１)と、窒素雰囲気中で、温度４００〜５００
℃で、３０〜６０秒間のＲＴＡ（Rapid Thermal Annea
l）処理を行う工程(ｅ−１−２)と、前記第２の埋め込
み層上以外の部分に形成された、前記Ｔｉ層あるいはＣ
ｏ層を含む堆積層を除去する工程(ｅ−１−３)と、前記
層間絶縁膜の全面に渡って前記バリアメタル層を形成し
た後、窒素雰囲気中で、温度８００〜１０００℃で３０
〜６０秒間のＲＴＡ処理を行う工程とを含んでいる。
【００４８】本発明に係る請求項８記載の半導体装置の
製造方法は、シリコン基板の表面内に第１および第２導
電型の第１および第２の半導体層を選択的に形成する工
程(ａ)と、前記シリコン基板上に第１の層間絶縁膜の第
１および第２の部分を形成する工程(ｂ)と、前記第１の
層間絶縁膜の第１の部分を貫通して前記第１の半導体層
に達する第１のコンタクトホールを形成する工程(ｃ)
と、前記第１のコンタクトホールを第１導電型の不純物
を含んだポリシリコンで埋め込んで、その一方端が前記
第１の半導体層に接触する第１の埋め込み層を形成する
工程(ｄ)と、その他方端が前記第１のコンタクトホール
内に奥まって位置するまで前記第１の埋め込み層をエッ
チングして、第１のリセスポリシリコンプラグを形成す
る工程(ｅ)と、前記第１のコンタクトホールの前記第１
の層間絶縁膜の主面から前記第１のリセスポリシリコン
プラグの他方端までの部分の開口径を、ウエットエッチ
ングにより前記第１のリセスポリシリコンプラグが埋め
込まれた部分の開口径よりも広くして第１の拡大コンタ
クト部を形成する工程(ｆ)と、前記第１の拡大コンタク
ト部を第１導電型の不純物を含んだポリシリコンで埋め
込んで、第１のポリシリコンプラグを形成する工程(ｇ)
と、前記第１の層間絶縁膜の全面に渡って、第２の層間
絶縁膜を形成する工程(ｈ)と、前記第１の層間絶縁膜の
第２の部分および、その上の前記第２の層間絶縁膜を貫
通して前記第２の半導体層に達する第２のコンタクトホ
ールを形成する工程(ｉ)と、前記第２のコンタクトホー
ルを第２導電型の不純物を含んだポリシリコンで埋め込
んで、その一方端が前記第２の半導体層に接触する第２
の埋め込み層を形成する工程(ｊ)と、その他方端が前記
第２のコンタクトホール内に奥まって位置するまで前記
第２の埋め込み層をエッチングして、第２のリセスポリ
シリコンプラグを形成する工程(ｋ)と、前記第２のコン
タクトホールの前記第２の層間絶縁膜の主面から前記第
２のリセスポリシリコンプラグの他方端までの部分の開
口径を、ウエットエッチングにより前記第２リセスポリ
シリコンプラグが埋め込まれた部分の開口径よりも広く
して第２の拡大コンタクト部を形成する工程(ｌ)と、前
記第２の拡大コンタクト部を第２導電型の不純物を含ん
だポリシリコンで埋め込んで、第２のポリシリコンプラ
グを形成する工程(ｍ)と、前記第２の層間絶縁膜の全面
に渡って、第３の層間絶縁膜を形成する工程(ｎ)とを備
えている。
【００４９】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記第１の層間絶縁膜に
対する前記第１の埋め込み層のエッチング選択比が５〜
２０となるエッチング条件で前記第１の埋め込み層をエ
ッチングする工程を含み、前記工程(ｋ)が、前記第１お
よび第２の層間絶縁膜に対する前記第２の埋め込み層の
エッチング選択比が５〜２０となるエッチング条件で前
記第２の埋め込み層をエッチングする工程を含んでい
る。
【００５０】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記第１のリセスポリ
シリコンプラグの他方端が、前記第１のコンタクトホー
ルの深さの半分以下に達するまで、前記第１の埋め込み
層をエッチングする工程を含み、前記工程(ｋ)が、前記
第２のリセスポリシリコンプラグの他方端が、前記第２
のコンタクトホールの深さの半分以下に達するまで、前
記第２の埋め込み層をエッチングする工程を含んでい
る。
【００５１】
【発明の実施の形態】＜序論＞プラグと半導体層との接
触抵抗の増大、およびプラグが接続される半導体層の接
合リーク電流の増大を防止することを目的として、発明
者は以下に説明する半導体装置の構成を開発した。以
下、円筒キャパシタセルを有するダイナミックＲＡＭ
（ＤＲＡＭ）１００の構成および製造工程について図１
（ａ）、（ｂ）〜図１０（ａ）、（ｂ）を用いて説明す
る。なお、ＤＲＡＭ１００の構成は最終工程を説明する
図１０（ａ）、（ｂ）に示す。
【００５２】ここで、図１〜図１０における（ａ）はＤ
ＲＡＭ１００のメモリセル部（データ保持部）を示す部
分断面図であり、図１〜図１０における（ｂ）はＤＲＡ
Ｍ１００のメモリセル部の周辺に形成された、センスア
ンプやデコーダなどの周辺回路部を示す部分断面図であ
る。
【００５３】まず、図１（ａ）および図１（ｂ）に示す
工程において、Ｐ型シリコン半導体基板１内にフィール
ド酸化膜２を選択的に形成する。そして、図示しないレ
ジストをマスクとしてＰ型不純物イオンおよび、Ｎ型不
純物イオンをそれぞれ選択的に注入することによって、
Ｐ型シリコン半導体基板１内に、メモリセル部において
はＰ型ウェル領域３を、周辺回路部においてはＰ型ウェ
ル領域３とＮ型ウェル領域４を形成する。
【００５４】次に、フィールド酸化膜２が形成されてい
ないＰ型ウェル領域３上およびＮ型ウェル領域４上にゲ
ート酸化膜５を形成し、当該ゲート酸化膜５上に選択的
にゲート電極６を形成する。このとき、フィールド酸化
膜２の上部にはゲート電極６と同一の工程でワード線６
１が形成される。
【００５５】そして、メモリセル部のゲート酸化膜５の
直下のＰ型ウェル領域３内に、ゲート電極６をマスクと
して、低ドーズ量（１×１０13〜１×１０14ｃｍ-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、選択的にＮ型ソース・ドレイン領域７１、７
２、７３を形成し、また、同様の工程で周辺回路部のゲ
ート酸化膜５の直下のＰ型ウェル領域３内に、選択的に
Ｎ型ソース・ドレイン領域７４、７５を形成する。
【００５６】次に、図２（ａ）および図２（ｂ）に示す
工程において、全面に渡って酸化膜ＯＸ１を形成した
後、周辺回路部のＰ型ウェル領域３の上部以外にレジス
トＲ１を形成し、このレジストＲ１をマスクとして酸化
膜ＯＸ１をエッチバックすることにより、周辺回路部の
Ｐ型ウェル領域３上のゲート電極６の両端にサイドウォ
ール酸化膜１０を形成する。
【００５７】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０15〜４×
１０15ｃｍ-2）のＮ型不純物イオンを注入することによ
って、Ｎ+型ソース・ドレイン領域９１および９２を形
成する。
【００５８】次に、レジストＲ１を除去した後、図３
（ａ）および図３（ｂ）に示す工程において、周辺回路
部のＮ型ウェル領域４の上部以外にレジストＲ２を形成
し、このレジストＲ２をマスクとして酸化膜ＯＸ１をエ
ッチバックすることにより、周辺回路部のＮ型ウェル領
域４上のゲート電極６の両端にサイドウォール酸化膜１
０を形成する。
【００５９】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０15〜４×１０15ｃｍ-2）のＰ型不
純物（ＢあるいはＢＦ2）イオンを注入することによっ
て、Ｐ+型ソース・ドレイン領域８１および８２を形成
する。
【００６０】次に、レジストＲ２を除去した後、図４
（ａ）および図４（ｂ）に示す工程において、全面に渡
って酸化膜を形成し、平坦化することにより層間絶縁膜
１１（第１の層間絶縁膜）を形成する。なお、層間絶縁
膜１１は他の層間絶縁膜と区別するためにビット線下層
の層間絶縁膜と呼称される。
【００６１】なお、層間絶縁膜１１および後に示す層間
絶縁膜１７および２３は、メモリセル部および周辺回路
部に同時に形成された同じ材質の絶縁膜であるが、周辺
回路部において特に区別するために、Ｐ型ウェル領域３
上に形成されるものを第１の部分、Ｎ型ウェル領域４上
に形成されるものを第２の部分と呼称する。
【００６２】次に、メモリセル部においてＮ型ソース・
ドレイン領域７２に達するように、ＲＩＥ（Reactive I
on Etching）などの異方性エッチングにより層間絶縁膜
１１を貫通するビット線コンタクトホール１２を形成
し、周辺回路部においてはＮ+型ソース・ドレイン領域
９１および９２に達するように、ビット線コンタクトホ
ール２７を形成する。
【００６３】次に、層間絶縁膜１１の全面に渡ってＮ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰ
（Chemical Mechanical Polishing）によりビット線コ
ンタクトホール１２および２７内以外のポリシリコン層
を除去し、ビット線コンタクトホール１２および２７内
にポリシリコンプラグ１３を形成する。
【００６４】次に、図５（ａ）および図５（ｂ）に示す
工程において、周辺回路部のＰ+型ソース・ドレイン領
域８１および８２に達するように、ＲＩＥなどの異方性
エッチングにより層間絶縁膜１１を貫通するビット線コ
ンタクトホール２８を形成する。そして、層間絶縁膜１
１の全面に渡ってＰ型不純物を含んだポリシリコン層を
形成した後、ＣＭＰによりビット線コンタクトホール２
８内以外のポリシリコン層を除去し、ビット線コンタク
トホール２８内にポリシリコンプラグ２９を形成する。
【００６５】そして、図６（ａ）および図６（ｂ）に示
す工程において、ＴｉＮ（窒化チタン）やＷ（タングス
テン）などの金属層、あるいは、それらの多層膜を層間
絶縁膜１１の全面に形成し、写真製版およびエッチング
により金属層（あるいは、金属多層膜）をパターニング
することで、ポリシリコンプラグ１３および２９に電気
的に接続される金属ビット線１６を形成する。
【００６６】なお、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線コンタクトホ
ール２７、２８は必ずしもビット線に接続するためのも
のではないが、金属ビット線１６に接続されるのでこの
ように呼称する。
【００６７】また、図１（ｂ）〜図６（ｂ）には示して
いないが、周辺回路部においてはワード線６１（すなわ
ちゲート電極６）と同一製造プロセスで形成されるＴＧ
（トランスファゲート）配線なども形成されており、そ
の形成位置はゲート電極６とほぼ同じ層に形成されてい
る。従って、ビット線コンタクトホール２７および２８
を用いてＴＧ配線と金属ビット線１６を電気的に接続し
ても良い。
【００６８】すなわち、図４（ｂ）および図５（ｂ）に
示す工程において、ビット線コンタクトホール２７およ
び２８を形成する際に、層間絶縁膜１１を貫通しＴＧ配
線に達するビット線コンタクトホール（ビット線コンタ
クトホール１４とほぼ同じ）を同時に形成し、ビット線
コンタクトホール２７および２８内にポリシリコンプラ
グ１３および２９を埋め込む際に、同時にＴＧ配線に達
するビット線コンタクトホール内にもポリシリコンプラ
グ１３あるいは２９を埋め込むようにすれば良い。
【００６９】次に、図７（ａ）および図７（ｂ）に示す
工程において、層間絶縁膜１１の全面に渡って酸化膜を
形成し、平坦化することにより層間絶縁膜１７を形成す
る。なお、層間絶縁膜１７は他の層間絶縁膜と区別する
ためにストレージノード下層の層間絶縁膜と呼称され
る。
【００７０】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【００７１】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【００７２】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【００７３】次に、図８（ａ）および図８（ｂ）に示す
工程において、全面に渡ってストレージノード形成用導
体層を再び形成し、底面膜１９および円筒キャパシタ形
成用絶縁膜２６の周囲にのみストレージノード形成用導
体層が残るように、エッチバックによりストレージノー
ド形成用導体層を選択的に除去する。ここで、残された
ストレージノード形成用導体層はストレージノードの側
壁部を構成する側面膜２０となる。なお、底面膜１９と
側面膜２０とでストレージノードＳＮを構成する。
【００７４】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図９（ａ）および図９（ｂ）に示す工
程において、底面膜１９および側面膜２０の表面にキャ
パシタゲート絶縁膜２１を形成する。そして、全面に渡
ってセルプレート形成用導電膜を形成し、写真製版およ
びエッチングの工程を経て、メモリセル部にのみセルプ
レート形成用導電膜を残す。ここで、残されたセルプレ
ート形成用導電膜はセルプレート電極２２となる。
【００７５】次に、図１０（ａ）および図１０（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【００７６】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においてはＮ+型ソース・ドレイ
ン領域９１およびＰ+型ソース・ドレイン領域８１に電
気的に接続される金属ビット線１６に達するように、層
間絶縁膜２３および１７を貫通するアルミ配線コンタク
トホール２４Ｂを形成する。
【００７７】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【００７８】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ１００を得ることができる。
【００７９】なお、図６（ｂ）〜図１０（ｂ）には示し
ていないが、周辺回路部においては金属ビット線１６と
同一製造プロセスで形成されるＢＬ（ビットライン）配
線なども形成されており、その形成位置はビット線１６
とほぼ同じ層に形成されている。従って、アルミ配線コ
ンタクトホール２４Ｂを用いて、ＢＬ配線とアルミ配線
２５とを電気的に接続しても良い。
【００８０】以上説明したＤＲＡＭ１００においては、
周辺回路部において金属ビット線１６とＮ+型ソース・
ドレイン領域９１、９２およびＰ+型ソース・ドレイン
領域８１、８２との電気的接続を、導電型の異なる２種
類のポリシリコンプラグ１３および２９で行うデュアル
ポリシリコンプラグ構造としたので、従来の半導体装置
の問題点を解消することができる。
【００８１】すなわち、シリコン基板（Ｎ+型ソース・
ドレイン領域９１、９２およびＰ+型ソース・ドレイン
領域８１、８２）と金属プラグ１４との界面における接
触抵抗増大の問題については、金属プラグ１４の代わり
にポリシリコンプラグ１３および２９を使用するので、
熱処理を行った場合でもポリシリコンプラグ１３および
２９とシリコン基板界面で金属原子が凝集する現象は発
生せず、ボイドが生じることがないのでシリコン基板と
ポリシリコンプラグ１３および２９との接触抵抗が増大
することはない。
【００８２】また、熱処理を行った場合に拡散層、すな
わちＮ+型ソース・ドレイン領域９１、９２およびＰ+型
ソース・ドレイン領域８１、８２の不純物イオンがシリ
コン基板内に拡散し、金属プラグ１５とシリコン基板と
の界面での不純物イオン濃度が低下することによる接触
抵抗増大の問題については、拡散層（Ｎ+型ソース・ド
レイン領域９１、９２およびＰ+型ソース・ドレイン領
域８１、８２）の不純物イオン濃度の低下を、ポリシリ
コンプラグ１３および２９に含まれる不純物イオンで補
償することができる。すなわち、Ｎ+型ソース・ドレイ
ン領域９１、９２にはＮ型不純物を含んだポリシリコン
プラグ１３が接続され、Ｐ+型ソース・ドレイン領域８
１、８２にはＰ型不純物を含んだポリシリコンプラグ２
９が接続されるので、熱処理を行った場合にポリシリコ
ンプラグ１３および２９から、それぞれＮ型不純物およ
びＰ型不純物が、Ｎ+型ソース・ドレイン領域９１、９
２およびＰ+型ソース・ドレイン領域８１、８２に拡散
するので、Ｎ+型ソース・ドレイン領域９１、９２およ
びＰ+型ソース・ドレイン領域８１、８２からシリコン
基板内に拡散した不純物を補償することになるので、接
触抵抗が増大することはない。
【００８３】また、金属プラグ１５とシリコン基板との
界面で、金属プラグ１５を構成する金属原子がシリコン
基板に拡散し、シリコン基板中のｐｎ接合を破壊する現
象に起因する接合リーク電流の増大の問題については、
金属プラグ１４の代わりにポリシリコンプラグ１３およ
び２９を使用するので、熱処理を行った場合には、ポリ
シリコンプラグ１３および２９内の不純物イオンのシリ
コン基板への拡散は生じても、金属原子がシリコン基板
中に拡散して拡散層のｐｎ接合を破壊するという現象は
発生せず、接合リーク電流が増大することはない。
【００８４】周辺回路部においてデュアルポリシリコン
プラグ構造を採用することで以上説明した作用効果を得
ることができるが、ビット線ンタクトホール２７および
２８へのポリシリコンプラグ１３および２９の埋め込み
においては、それぞれ別工程で行う必要があり、その都
度ＣＭＰ工程が必要となって製造コストの増大を招く可
能性があった。
【００８５】発明者は製造コスト低減の観点に立って改
良されたデュアルポリシリコンプラグ構造を有する半導
体装置を開発したので、以下にその構成および製造方法
について説明する。
【００８６】＜Ａ．実施の形態１＞ ＜Ａ−１．製造工程＞本発明に係る実施の形態１とし
て、円筒キャパシタセルを有するＤＲＡＭ１００Ａの構
成および製造工程について図１１（ａ）、（ｂ）〜図１
７（ａ）、（ｂ）を用いて説明する。なお、図１１
（ａ）、（ｂ）に示す構成に至るまでの工程は、ＤＲＡ
Ｍ１００の製造方法において説明した図１（ａ）、
（ｂ）〜図３（ａ）、（ｂ）に示す工程と同じであるの
で重複する説明は省略する。また、ＤＲＡＭ１００Ａの
構成は最終工程を説明する図１７（ａ）、（ｂ）に示
す。
【００８７】ここで、図１１〜図１７における（ａ）は
ＤＲＡＭ１００Ａのメモリセル部（データ保持部）を示
す部分断面図であり、図１１〜図１７における（ｂ）は
ＤＲＡＭ１００Ａのメモリセル部の周辺に形成された、
センスアンプやデコーダなどの周辺回路部を示す部分断
面図である。
【００８８】図３（ａ）、（ｂ）を用いて説明したよう
に、Ｎ型ウェル領域４内に、Ｐ+型ソース・ドレイン領
域８１および８２を形成した後、図１１（ａ）および図
１１（ｂ）に示す工程において、全面に渡って酸化膜を
形成し、平坦化することにより層間絶縁膜１１を形成す
る。なお、層間絶縁膜１１は他の層間絶縁膜と区別する
ためにビット線下層の層間絶縁膜と呼称される。
【００８９】なお、層間絶縁膜１１および後に示す層間
絶縁膜１７および２３は、メモリセル部および周辺回路
部に同時に形成された同じ材質の絶縁膜であるが、周辺
回路部において特に区別するために、Ｐ型ウェル領域３
上に形成されるものを第１の部分、Ｎ型ウェル領域４上
に形成されるものを第２の部分と呼称する。
【００９０】そして、周辺回路部のＰ+型ソース・ドレ
イン領域８１および８２（第２の半導体層）に達するよ
うに、ＲＩＥなどの異方性エッチングにより層間絶縁膜
１１を貫通するビット線コンタクトホール２８（第２の
コンタクトホール）を形成した後、層間絶縁膜１１の全
面に渡ってＰ型不純物を含んだポリシリコン層を形成し
た後、ＣＭＰによりビット線コンタクトホール２８内以
外のポリシリコン層を除去し、ビット線コンタクトホー
ル２８内にポリシリコンプラグ２９（第２の埋め込み
層）を形成する。
【００９１】そして、層間絶縁膜１１の全面にＴｉ（チ
タン）、あるいはＣｏ（コバルト）の金属層を形成し、
続けて、ＴｉＮ（チタンナイトライド）層を層間絶縁膜
１１の全面に渡って形成し、例えば、窒素雰囲気中で４
００〜５００℃で３０〜６０秒程度の低温ＲＴＡ（Rapi
d Thermal Anneal）処理を行うことにより、ポリシリコ
ンプラグ２９上のみに、ＴｉＳｉ、あるいはＣｏＳｉを
形成する。なお、未反応のＴｉ、Ｃｏ、ＴｉＮなどは除
去する。
【００９２】そして、層間絶縁膜１１の全面に渡ってＴ
ｉＮ、あるいはＷＮ（タングステンナイトライド）など
のバリアメタル層４２を形成し、例えば、窒素雰囲気中
で８００〜１０００℃で３０〜６０秒程度の高温ＲＴＡ
処理を行うことにより、ＴｉＳｉあるいはＣｏＳｉを完
全にシリサイド化して、ＴｉＳｉ2（チタンシリサイ
ド）化、あるいはＣｏＳｉ2（コバルトシリサイド）化
することによって、ポリシリコンプラグ２９上のみにシ
リサイド膜４１を形成する。
【００９３】次に、図１２（ａ）および図１２（ｂ）に
示すように、メモリセル部においてＮ型ソース・ドレイ
ン領域７２に達するように、ＲＩＥなどの異方性エッチ
ングによりバリアメタル層４２および層間絶縁膜１１を
貫通するビット線コンタクトホール１２を形成し、周辺
回路部においてはＮ+型ソース・ドレイン領域９１およ
び９２（第１の半導体層）に達するように、ビット線コ
ンタクトホール２７（第１のコンタクトホール）を形成
する。
【００９４】そして、Ｎ型不純物を含んだポリシリコン
層４３をバリアメタル層４２の全面に渡って形成すると
同時に、ビット線コンタクトホール１２および２７にも
埋め込んで埋め込み層４３Ａおよび４３Ｂ（第２の埋め
込み層）を形成する。
【００９５】次に、ポリシリコン層４３の全面に渡っ
て、ＴｉＮあるいはＷＮなどのバリアメタル層４４を形
成した後、バリアメタル層４４の全面に渡って、Ｗなど
の高融点金属で金属層４５を形成する。
【００９６】なお、ＴｉＮあるいはＷＮなどのバリアメ
タル層４４は、Ｗなどで構成される高融点の金属層４５
とＮ型不純物を含んだポリシリコン層４３とのシリサイ
ド反応を防止する層である。
【００９７】次に、図１３（ａ）および図１３（ｂ）に
示す工程において、金属層４５、バリアメタル層４４、
ポリシリコン層４３、バリアメタル層４２で構成される
多層膜を写真製版およびエッチングによりパターニング
することで、埋め込み層４３Ａ、４３Ｂおよびポリシリ
コンプラグ２９に電気的に接続されるポリメタル（Poly
-Metal）ビット線１６０（多層配線層）を形成する。
【００９８】なお、周辺回路部におけるポリメタルビッ
ト線１６０は、必ずしもビット線としてだけ機能するも
のではないが、メモリセル部におけるビット線と同じ工
程で形成するのでこのように呼称し、またビット線コン
タクトホール２７および２８は必ずしもビット線に接続
するためのものではないが、ポリメタルビット線１６０
に接続されるのでこのように呼称する。
【００９９】なお、図１１（ｂ）〜図１３（ｂ）には示
していないが、周辺回路部においてはワード線６１（す
なわちゲート電極６）と同一製造プロセスで形成される
ＴＧ（トランスファゲート）配線なども形成されてお
り、その形成位置はゲート電極６とほぼ同じ層に形成さ
れている。従って、ビット線コンタクトホール２７およ
び２８を用いてＴＧ配線とポリメタルビット線１６０を
電気的に接続しても良い。
【０１００】例えば、図１２（ｂ）に示す工程におい
て、ビット線コンタクトホール２７を形成する際に、バ
リアメタル層４２および層間絶縁膜１１を貫通しＴＧ配
線に達するビット線コンタクトホール（ビット線コンタ
クトホール２７とほぼ同じ）を同時に形成し、ビット線
コンタクトホール２７に埋め込み層４３Ｂを形成する際
に、同時にＴＧ配線に達するビット線コンタクトホール
内にも埋め込み層４３Ｂを形成し、ＴＧ配線とポリメタ
ルビット線１６０を電気的に接続しても良い。
【０１０１】すなわち、図１２（ｂ）に示す工程におい
て、ビット線コンタクトホール２７を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール２７とほぼ同
じ）を同時に形成し、ビット線コンタクトホール２７内
に埋め込み層４３Ｂを形成する際に、同時にＴＧ配線に
達するビット線コンタクトホール内にも埋め込み層４３
Ｂを形成するようにすれば良い。
【０１０２】次に、図１４（ａ）および図１４（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１７を形
成する。なお、層間絶縁膜１７は他の層間絶縁膜と区別
するためにストレージノード下層の層間絶縁膜と呼称さ
れる。
【０１０３】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１７を貫通するストレージノ
ードコンタクトホール１８を形成する。
【０１０４】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【０１０５】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【０１０６】次に、図１５（ａ）および図１５（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜１９および円筒キャパシ
タ形成用絶縁膜２６の周囲にのみストレージノード形成
用導体層が残るように、エッチバックによりストレージ
ノード形成用導体層を選択的に除去する。ここで、残さ
れたストレージノード形成用導体層はストレージノード
の側壁部を構成する側面膜２０となる。なお、底面膜１
９と側面膜２０とでストレージノードＳＮを構成する。
【０１０７】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図１６（ａ）および図１６（ｂ）に示
す工程において、底面膜１９および側面膜２０の表面に
キャパシタゲート絶縁膜２１を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極２２となる。
【０１０８】次に、図１７（ａ）および図１７（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【０１０９】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においてはＮ+型ソース・ドレイ
ン領域９１およびＰ+型ソース・ドレイン領域８１に電
気的に接続されるポリメタルビット線１６０に達するよ
うに層間絶縁膜２３および１７を貫通するアルミ配線コ
ンタクトホール２４Ｂを形成する。
【０１１０】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【０１１１】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ１００Ａを得ることができる。
【０１１２】なお、図１３（ｂ）〜図１７（ｂ）には示
していないが、周辺回路部においてはポリメタルビット
線１６０と同一製造プロセスで形成されるＢＬ（ビット
ライン）配線なども形成されており、その形成位置はポ
リメタルビット線１６０とほぼ同じ層に形成されてい
る。従って、アルミ配線コンタクトホール２４Ｂを用い
て、ＢＬ配線とアルミ配線２５とを電気的に接続しても
良い。
【０１１３】ここで、図１７（ａ）に示すＡＡ線での矢
視平面図を図１８に示す。なお、図１８においては層間
絶縁膜に覆われて見えない配線についても実線で示して
いる。
【０１１４】図１８において、ポリメタルビット線１６
０はＢＬ配線１６０Ｌと一体で形成され、ビット線コン
タクトホール１２を覆うように配設されている。また、
ゲート電極６はＴＧ配線６Ｌと一体で形成されている。
なお、図１８に示すＢＯＯＢ線での断面図が、図１７
（ａ）に示すＡＡ線以下を示している。
【０１１５】＜Ａ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態１によれば、図１２
（ａ）および図１２（ｂ）を用いて説明したように、Ｎ
型不純物を含んだポリシリコン層４３をバリアメタル層
４２の全面に渡って形成すると同時に、メモリセル部の
ビット線コンタクトホール１２および周辺回路部のビッ
ト線コンタクトホール２７にも埋め込んで埋め込み層４
３Ａおよび４３Ｂを形成するので、改良前のデュアルポ
リシリコンプラグ構造を有するＤＲＡＭ１００（図１
０）において、ビット線コンタクトホール１２および２
７にポリシリコンプラグ１３を埋め込むのに必要であっ
たＣＭＰ工程が不要となり、製造コストの低減が可能と
なる。
【０１１６】なお、Ｐ型不純物を含んだポリシリコンプ
ラグ２９の上端にはＴｉＳｉ2やＣｏＳｉ2などのシリサ
イド膜４１が形成され、さらにその上にはＴｉＮやＷＮ
などのバリアメタル層４２が形成され、その上に上述の
Ｎ型不純物を含んだポリシリコン層４３を形成するの
で、ポリシリコンプラグ２９とポリシリコン層４３とが
接触することなく、Ｐ型不純物とＮ型不純物との相互拡
散が防止されることになる。
【０１１７】また、ポリシリコンプラグ２９の上端にシ
リサイド膜４１を形成することで、ＴｉＮやＷＮなどの
バリアメタル層４２とポリシリコンプラグ２９とが直接
接触する場合に比べて接触抵抗を低くすることができ
る。
【０１１８】＜Ａ−３．変形例＞以上の説明において
は、ＤＲＡＭのメモリセル部と周辺回路部とを例に採
り、周辺回路部において、シリコン基板内の互いに導電
型の異なる２種類の半導体層と、層間絶縁膜を間に挟ん
で当該半導体層の上部に形成される導体層との電気的接
続を、２種類の半導体層と同じ導電型の不純物を含んだ
２種類のポリシリコンプラグで行うデュアルポリシリコ
ンプラグ構造を有する半導体装置およびその製造方法に
ついて説明したが、デュアルポリシリコンプラグ構造の
適用はＤＲＡＭに限定されるものではなく、構成の異な
る複数の回路部を備え、各回路部の層間絶縁膜に埋め込
まれたプラグにより、層間絶縁膜を挟んで上下関係にあ
る層（半導体層、導体層）の電気的接続を行う半導体装
置であれば適用可能である。
【０１１９】＜Ｂ．実施の形態２＞一般に高集積化、大
容量化されたＤＲＡＭでは、写真製版において高解像度
が要求されるため、そのトレードオフとしてフォーカス
マージンが低下してしまう。
【０１２０】従って、高集積化、大容量化に伴ってパタ
ーン段差部における高低差が大きくなって、その大きさ
がフォーカスマージンを越えると、写真製版による配線
形成が極めて困難となる。特に、キャパシタをシリコン
基板の上に積み上げて形成するスタックトキャパシタセ
ルでは、パターン段差部における高低差が顕著であり、
なるべく高低差を低減することが必要不可欠となる。そ
のため、例えば、図１０および図１７に示すように、層
間絶縁膜１１、層間絶縁膜１７、層間絶縁膜２３を平坦
化している。
【０１２１】しかしながら、このような平坦化プロセス
を行うと、アルミ配線からシリコン基板までの層間膜の
厚さが厚くなりすぎて、アルミ配線とシリコン基板、あ
るいはアルミ配線とＴＧ配線とを直接に接続するコンタ
クトホールを開口することが極めて困難になる傾向があ
る。これを解消する構成がデュアルポリシリコンプラグ
構造を含むプラグ埋め込み構造、すなわち、構成の異な
る複数の回路部の層間絶縁膜に埋め込まれたプラグによ
り、層間絶縁膜を挟んで上下関係にある層（半導体層、
導体層）の電気的接続を行う構造である。
【０１２２】しかしながら、デュアルポリシリコンプラ
グ構造などのプラグ埋め込み構造では、例えばアルミ配
線とプラグとの電気的な接続を行うために、アルミ配線
のアライメントマージンを考慮して、プラグの寸法より
も大きなビット線パッドを設ける必要があった。これは
アルミ配線とＴＧ配線との電気的な接続を行う場合でも
同様である。
【０１２３】このように、アルミ配線とシリコン基板と
の電気的な接続、および、アルミ配線とＴＧ配線との電
気的な接続をビット線パッドを介して行うということ
は、ビット線間隔の縮小化がビット線パッドによって制
限されることを意味している。
【０１２４】そこで、本発明に係る実施の形態２とし
て、デュアルポリシリコンプラグ構造を有する半導体装
置において、ビット線間隔の縮小化を可能とする構成お
よびその製造方法について説明する。
【０１２５】＜Ｂ−１．製造工程＞本発明に係る実施の
形態２として、円筒キャパシタセルを有するＤＲＡＭ１
００Ｂの構成および製造工程について図１９（ａ）、
（ｂ）〜図２９（ａ）、（ｂ）を用いて説明する。な
お、図１９（ａ）、（ｂ）に示す構成に至るまでの工程
は、ＤＲＡＭ１００の製造方法において説明した図１
（ａ）、（ｂ）〜図３（ａ）、（ｂ）に示す工程と同じ
であるので重複する説明は省略する。また、ＤＲＡＭ１
００Ｂの構成は最終工程を説明する図２９（ａ）、
（ｂ）に示す。
【０１２６】ここで、図１９〜図２９における（ａ）は
ＤＲＡＭ１００Ｂのメモリセル部（データ保持部）を示
す部分断面図であり、図１９〜図２９における（ｂ）は
ＤＲＡＭ１００Ｂのメモリセル部の周辺に形成された、
センスアンプやデコーダなどの周辺回路部を示す部分断
面図である。
【０１２７】図３（ａ）、（ｂ）を用いて説明したよう
に、Ｎ型ウェル領域４内に、Ｐ+型ソース・ドレイン領
域８１および８２（第２の半導体層）を形成した後、図
１９（ａ）および図１９（ｂ）に示す工程において、全
面に渡って酸化膜を形成し、平坦化することにより層間
絶縁膜１１（第１の層間絶縁膜）を形成する。なお、層
間絶縁膜１１および後に示す層間絶縁膜５４、５８は他
の層間絶縁膜と区別するためにビット線下層の層間絶縁
膜と呼称される。
【０１２８】なお、層間絶縁膜１１および後に示す層間
絶縁膜５４、５８、１７および２３は、メモリセル部お
よび周辺回路部に同時に形成された同じ材質の絶縁膜で
あるが、周辺回路部において特に区別するために、Ｐ型
ウェル領域３上に形成されるものを第１の部分、Ｎ型ウ
ェル領域４上に形成されるものを第２の部分と呼称す
る。
【０１２９】そして、図１９（ａ）および図１９（ｂ）
に示すように、メモリセル部においてＮ型ソース・ドレ
イン領域７２に達するように、ＲＩＥなどの異方性エッ
チングにより層間絶縁膜１１を貫通するビット線コンタ
クトホール１２を形成し、周辺回路部においてはＮ+型
ソース・ドレイン領域９１および９２（第１の半導体
層）に達するように、ビット線コンタクトホール２７
（第１のコンタクトホール）を形成する。
【０１３０】次に、層間絶縁膜１１の全面に渡ってＮ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰに
よりビット線コンタクトホール１２内以外のポリシリコ
ン層を除去し、ビット線コンタクトホール１２および２
７内にポリシリコンプラグ１３（第１の埋め込み層）を
形成する。
【０１３１】次に、図２０（ａ）および図２０（ｂ）に
示すように、層間絶縁膜１１に対するポリシリコンプラ
グ１３のエッチング選択比が例えば１０となるエッチン
グ条件で、層間絶縁膜１１を全面に渡ってエッチバック
することにより、ポリシリコンプラグ１３をビット線コ
ンタクトホール１２内の所定の深さに達するまでリセス
させてリセスポリシリコンプラグ５０（第１のリセスポ
リシリコンプラグ）を形成した後、層間絶縁膜１１のウ
エットエッチングを行い、ビット線コンタクトホール１
２および２７の開口径を所定の大きさに拡大することで
拡大コンタクト部５１および５２（第１の拡大コンタク
ト部）を形成する。なお、拡大コンタクト部５１および
５２の深さはリセスポリシリコンプラグ５０に達する程
度であり、その断面輪郭形状は湾曲した形状である。な
お、本工程におけるエッチング選択比およびリセス深さ
の決定条件については、後に図３０〜図３２を用いて詳
述し、また、拡大コンタクト部の開口径の決定条件につ
いては、後に図３３〜図３６を用いて詳述する。
【０１３２】次に、図２１（ａ）および図２１（ｂ）に
示すように、層間絶縁膜１１の全面に渡ってＮ型不純物
を含んだポリシリコン層を形成した後、ＣＭＰにより拡
大コンタクト部５１および５２内以外のポリシリコン層
を除去し、拡大コンタクト部５１および５２内に拡大ポ
リシリコンプラグ５３（第１のポリシリコンプラグ）を
形成する。
【０１３３】そして、層間絶縁膜１１の全面に渡って酸
化膜を形成し、平坦化することにより層間絶縁膜５４
（第２の層間絶縁膜）を形成する。
【０１３４】次に、図２２（ａ）および図２２（ｂ）に
示す工程において、周辺回路部のＰ+型ソース・ドレイ
ン領域８１および８２に達するように、ＲＩＥなどの異
方性エッチングにより層間絶縁膜５４および１１を貫通
するビット線コンタクトホール２８（第２のコンタクト
ホール）を形成する。
【０１３５】そして、層間絶縁膜１１の全面に渡ってＰ
型不純物を含んだポリシリコン層を形成した後、ＣＭＰ
によりビット線コンタクトホール２８内以外のポリシリ
コン層を除去し、ビット線コンタクトホール２８内にポ
リシリコンプラグ２９（第２の埋め込み層）を形成す
る。
【０１３６】次に、図２３（ａ）および図２３（ｂ）に
示すように、層間絶縁膜５４および１１に対するポリシ
リコンプラグ２９のエッチング選択比が例えば１０とな
るエッチング条件で、層間絶縁膜５４および１１を全面
に渡ってエッチバックすることにより、ポリシリコンプ
ラグ２９をビット線コンタクトホール２８内の所定の深
さに達するまでリセスさせてリセスポリシリコンプラグ
５５（第２のリセスポリシリコンプラグ）を形成した
後、層間絶縁膜５４および１１のウエットエッチングを
行い、ビット線コンタクトホール２８の開口径を所定の
大きさに拡大することで拡大コンタクト部５６（第２の
拡大コンタクト部）を形成する。なお、拡大コンタクト
部５６の深さはリセスポリシリコンプラグ５５に達する
程度であり、その断面輪郭形状は湾曲した形状である。
【０１３７】次に、層間絶縁膜５４の全面に渡ってＰ型
不純物を含んだポリシリコン層を形成した後、ＣＭＰに
より拡大コンタクト部５６内以外のポリシリコン層を除
去し、拡大コンタクト部５６内に拡大ポリシリコンプラ
グ５７（第２の拡大ポリシリコンプラグ）を形成する。
そして、層間絶縁膜５４の全面に渡って酸化膜を形成
し、平坦化することにより層間絶縁膜５８（第３の層間
絶縁膜）を形成する。
【０１３８】次に、図２４（ａ）および図２４（ｂ）に
示す工程において、メモリセル部の拡大ポリシリコンプ
ラグ５３および、周辺回路部のＮ+型ソース・ドレイン
領域９１に電気的に接続される拡大ポリシリコンプラグ
５３、Ｐ+型ソース・ドレイン領域８２に電気的に接続
される拡大ポリシリコンプラグ５７に達するように、Ｒ
ＩＥなどの異方性エッチングによりビット線スルーホー
ル５９を形成する。
【０１３９】そして、図２５（ａ）および図２５（ｂ）
に示す工程において、ＴｉＮやＷなどの金属層、あるい
は、それらの多層膜を層間絶縁膜５８の全面に形成し、
金属層（あるいは、金属多層膜）をビット線スルーホー
ル５９内に埋め込んで埋め込み層１６Ａを形成する。そ
して、写真製版およびエッチングにより金属層（あるい
は、金属多層膜）をパターニングすることで金属ビット
線１６を形成する。
【０１４０】なお、周辺回路部における金属ビット線１
６は、必ずしもビット線としてだけ機能するものではな
いが、メモリセル部におけるビット線と同じ工程で形成
するのでこのように呼称し、またビット線スルーホール
５９は必ずしもビット線に接続するためのものではない
が、金属ビット線１６に接続されるのでこのように呼称
する。
【０１４１】次に、図２６（ａ）および図２６（ｂ）に
示す工程において、層間絶縁膜５８の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１７を形
成する。なお、層間絶縁膜１７は他の層間絶縁膜と区別
するためにストレージノード下層の層間絶縁膜と呼称さ
れる。
【０１４２】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１７、５８、５４および１１を貫通する
ストレージノードコンタクトホール１８を形成する。
【０１４３】次に、層間絶縁膜１７の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ+ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１８内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層３１を形
成する。
【０１４４】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードの底部を構成する底面膜１９と、底面膜１９上
の厚い絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１９上の厚い絶縁膜は、円筒キャパシタ形成用絶縁膜２
６と呼称される。
【０１４５】次に、図２７（ａ）および図２７（ｂ）に
示す工程において、全面に渡ってストレージノード形成
用導体層を再び形成し、底面膜１９および円筒キャパシ
タ形成用絶縁膜２６の周囲にのみストレージノード形成
用導体層が残るように、エッチバックによりストレージ
ノード形成用導体層を選択的に除去する。ここで、残さ
れたストレージノード形成用導体層はストレージノード
の側壁部を構成する側面膜２０となる。なお、底面膜１
９と側面膜２０とでストレージノードＳＮを構成する。
【０１４６】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図２８（ａ）および図２８（ｂ）に示
す工程において、底面膜１９および側面膜２０の表面に
キャパシタゲート絶縁膜２１を形成する。そして、全面
に渡ってセルプレート形成用導電膜を形成し、写真製版
およびエッチングの工程を経て、メモリセル部にのみセ
ルプレート形成用導電膜を残す。ここで、残されたセル
プレート形成用導電膜はセルプレート電極２２となる。
【０１４７】次に、図２９（ａ）および図２９（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２３を形成する。なお、層
間絶縁膜２３は他の層間絶縁膜と区別するためにアルミ
配線下層の層間絶縁膜と呼称される。
【０１４８】次に、メモリセル部においてはセルプレー
ト電極２２に達するようにアルミ配線コンタクトホール
２４Ａを、周辺回路部においては、Ｎ+型ソース・ドレ
イン領域９１およびＰ+型ソース・ドレイン領域８１に
電気的に接続される拡大ポリシリコンプラグ５３および
５７に達するように、層間絶縁膜２３、１７、５８、５
４を貫通するアルミ配線コンタクトホール２４Ｂを形成
する。
【０１４９】次に、層間絶縁膜２３の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２４Ａおよび２４Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２４Ａおよび２４Ｂ内には埋め込み層３２が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２４Ａおよび２４Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。
【０１５０】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
３上にアルミ配線２５を形成することで、円筒キャパシ
タセルを有するＤＲＡＭ１００Ｂを得ることができる。
【０１５１】＜Ｂ−２．リセスポリシリコンプラグの形
成条件について＞以下に、図２０および図２３を用いて
説明したリセスポリシリコンプラグ５０および５５の形
成条件について図３０〜図３２を用いてさらに説明す
る。なお、以下においてはリセスポリシリコンプラグ５
０を例に採って説明する。
【０１５２】図３０は、リセス工程前の層間絶縁膜１１
と、層間絶縁膜１１を貫通するビット線コンタクトホー
ル１２内に埋め込まれたポリシリコンプラグ１３とを示
している。図３０に示すようにリセス工程前の層間絶縁
膜１１の厚さをＴoxとする。
【０１５３】図３１は、リセス工程後の層間絶縁膜１１
と、ビット線コンタクトホール１２内のリセスポリシリ
コンプラグ２７とを示している。また、図３１において
はリセス工程前の層間絶縁膜１１の表面位置を破線で示
している。
【０１５４】図３１に示すように、リセス工程によりエ
ッチングされた層間絶縁膜１１の厚さの減少分をΔＴ、
リセス工程後の層間絶縁膜１１の厚さをＴox−ΔＴ、ポ
リシリコンプラグ１３のリセス量をＸrec、リセスポリ
シリコンプラグ５０の高さをＴox−Ｘrecとする。な
お、層間絶縁膜１１の厚さの減少分ΔＴは、層間絶縁膜
１１に対するポリシリコンプラグ１３のエッチング選択
比をＳelとすれば、ΔＴ＝Ｘrec／Ｓelとなる。
【０１５５】次に、エッチング選択比およびリセス深さ
の決定条件について説明する。エッチング選択比および
リセス深さを決定するには、リセスポリシリコンプラグ
５０が構造的に安定して形成される条件（構造安定条
件）、およびリセスポリシリコンプラグ５０がプロセス
的に安定して形成される条件（プロセス安定条件）を考
慮する必要がある。
【０１５６】そして、構造安定条件の具体的指標として
は、例えば、リセス工程後のリセスポリシリコンプラグ
５０の端面（半導体シリコン基板に接する側とは反対
側）が、ビット線コンタクトホール１２のどこに位置し
ているかを示す値（ｇ値と呼称）を挙げることができ
る。なお、リセスポリシリコンプラグ５０が構造的に安
定するためには、ｇ値は０＜ｇ＜１の範囲にある必要が
ある。ここで、リセスポリシリコンプラグ５０の端面
が、ビット線コンタクトホール１２の中間点にあればｇ
＝０．５となる。
【０１５７】プロセス安定条件としては、例えば、選択
比Ｓelを１上げた場合と、現状の選択比Ｓelを維持した
場合とで層間絶縁膜１１のエッチング量を比較した値
（ｆ値と呼称）を挙げることができる。なお、プロセス
的に安定するためにはｆ値は０＜ｆ＜１の範囲にある必
要がある。ここで、ｆ＝０．１とは、選択比Ｓelを現状
より１上げた場合に、層間絶縁膜１１のエッチング量が
現状の選択比Ｓelを維持した場合よりも１０％しか増加
しないことを意味している。
【０１５８】次に、図３０および図３１に示す諸量およ
びｇ値、ｆ値を用いて構造安定条件を数式化した結果を
数式（１）〜（３）に、プロセス安定条件を数式化した
結果を数式（４）に示す。なお、選択比ＳelはＳel＞１
である。
【０１５９】
【数１】
【０１６０】
【数２】
【０１６１】
【数３】
【０１６２】
【数４】
【０１６３】そして、数式（２）および（３）に基づい
て作成したグラフを図３２に示す。なお、図３２の作成
においては、層間絶縁膜１１の厚さを５００ｎｍ、ｇ＝
０．５とし、エッチング選択比Ｓelを１〜２０まで変化
させて、エッチング選択比に対するプラグリセス量Ｘre
c、層間絶縁膜１１の厚さの減少分ΔＴをプロットした
ものである。
【０１６４】そして、数式（４）からプロセス安定条件
を満たすエッチング選択比Ｓelを求めると、Ｓel＝１
０．５（ｆ＝０．１、ｇ＝０．５の場合）となり、Ｓel
＝１０．５の場合のプラグリセス量Ｘrec、層間絶縁膜
１１の厚さの減少分ΔＴを図３２のグラフから求める
と、Ｘrec＝２６３ｎｍ、ΔＴ＝２５ｎｍとなり、最終
的なリセスポリシリコンプラグ５０の高さは２３８ｎｍ
程度となる。
【０１６５】ここで、プラグリセス量Ｘrec、層間絶縁
膜１１の厚さの減少分ΔＴの選択比依存性は、選択比５
以上ではＸrec、ΔＴともに安定していることが図３２
から判断できる。従って、リセスポリシリコンプラグ５
０の端面がビット線コンタクトホール１２の中間点に位
置しているという安定した構造を、プロセス的に安定し
て形成するには選択比を１０程度に設定すれば良いこと
が判る。なお、ｇ値が０．５の場合は、リセスポリシリ
コンプラグ５０が厚過ぎず、薄過ぎず、構造的に安定し
ている条件を満たしていると言える。
【０１６６】また、ｇ値が０＜ｇ＜１の間であれば、す
なわちポリシリコンプラグ１３のリセス量がいくらであ
っても、選択比を１０程度とすれば、構造的にも、プロ
セス的にも安定してリセスポリシリコンプラグ５０を形
成することができることが判る。
【０１６７】＜Ｂ−３．拡大コンタクト部の開口径の決
定条件について＞以下に、図２０および図２３を用いて
説明した拡大コンタクト部５１、５２および５６の形成
条件と、拡大コンタクト部を形成することによる作用効
果について図３３〜図３６を用いて説明する。
【０１６８】まず、図３３および図３４を用いて、アル
ミ配線をビット線パッドに接続する構成について説明す
る。図３３は並列する２本のビット線ＢＬ１およびＢＬ
２の間にコンタクトホールＣＨ１が設けられ、当該コン
タクトホールＣＨ１の上部にビット線パッドＢＰが形成
された状態を示す模式図であり、コンタクトホールＣＨ
１内にはポリシリコンプラグＰＧが埋め込まれている。
そして、図３４は、図３３におけるＡＡ線での断面構成
を示す図であり、層間絶縁膜ＩＺ（ビット線下層の層間
絶縁膜）にコンタクトホールＣＨ１が形成された構成を
示している。なお、アルミ配線コンタクトホールＣＨ２
は層間絶縁膜に形成されるが、図においては層間絶縁膜
は省略している。
【０１６９】図３３および図３４に示すように、アルミ
配線コンタクトホールＣＨ２の直径をＤｃ、アルミ配線
コンタクトホールＣＨ２をビット線パッドＢＰ、すなわ
ちビット線に直接接続する場合に、ビット線パッドＢＰ
上から外れないためのアライメント精度をΔＬａ、ビッ
ト線パッドＢＰとビット線ＢＬ１（あるいはＢＬ２）と
の間隔Ｌｍとし、ビット線幅およびアルミ配線コンタク
トホール径の仕上がり精度をΔＬｃｄとすれば、ビット
線ＢＬ１とＢＬ２との間の最小間隔は、Ｄｃ＋２Ｌｍ＋
２（ΔＬａ＋ΔＬｃｄ）となる。なお、Ｌｍは最小デザ
インルールに基づくビット線間隔以上でなければ、ビッ
ト線とビット線パッドとが接触する可能性が高くなる。
【０１７０】ここで、最小デザインルールに基づくビッ
ト線間隔を０．１６μｍとすれば、Ｄｃは０．２μｍ、
Ｌｍは０．１６μｍ、ΔＬａは０．０５μｍ、ΔＬｃｄ
は０．０３μｍとなり、ビット線ＢＬ１とＢＬ２との間
の最小間隔は０．６８μｍとなる。
【０１７１】次に、図３５および図３６を用いて、アル
ミ配線を拡大コンタクト部に接続する構成について説明
する。図３５は並列する２本のビット線ＢＬ１およびＢ
Ｌ２の間に拡大コンタクト部ＣＨ１０が設けられ、当該
コンタクト部ＣＨ１０にアルミ配線コンタクトホールＣ
Ｈ２が接続された状態を示す模式図であり、拡大コンタ
クト部ＣＨ１０内にはポリシリコンプラグＰＧ１が埋め
込まれている。そして、図３６は、図３５におけるＡＡ
線での断面構成を示す図であり、層間絶縁膜ＩＺ内にコ
ンタクトホールＣＨ１および拡大コンタクト部ＣＨ１０
が形成され、拡大コンタクト部ＣＨ１０上および層間絶
縁膜ＩＺ上を覆うように層間絶縁膜ＩＺ１が形成され、
層間絶縁膜ＩＺ１上にビット線ＢＬ１およびＢＬ２が形
成された構成を示している。なお、アルミ配線コンタク
トホールＣＨ２は、層間絶縁膜ＩＺ上に形成された層間
絶縁膜ＩＺ１を貫通して形成されている。
【０１７２】図３５および図３６に示すように、アルミ
配線コンタクトホールＣＨ２の直径をＤｃ、拡大コンタ
クト部ＣＨ１０の直径を２ΔＬａ＋Ｄｃ、アルミ配線コ
ンタクトホールＣＨ２を拡大コンタクト部ＣＨ１０上に
直接接続する場合のアライメント精度をΔＬａとすれ
ば、アルミ配線コンタクトホールＣＨ２がビット線ＢＬ
１およびＢＬ２の間から外れないためのアライメント精
度は√２ΔＬａとなる。これは、アルミ配線コンタクト
ホールＣＨ２と拡大コンタクト部ＣＨ１０の接続が、２
回の位置合わせ工程を含んでいるからである。
【０１７３】すなわち、拡大コンタクト部ＣＨ１０に合
わせてビット線ＢＬ１およびＢＬ２の位置合わせを行
い、拡大コンタクト部ＣＨ１０に合わせてアルミ配線コ
ンタクトホールＣＨ２の位置合わせを行うので、それぞ
れにおいて発生するアライメントずれを考慮した結果で
ある。なお、３回の位置合わせ工程を含む場合には√３
ΔＬａとなる。
【０１７４】またビット線幅およびアルミ配線コンタク
トホール径の仕上がり精度をΔＬｃｄとすれば、ビット
線ＢＬ１とＢＬ２との間の最小間隔は、Ｄｃ＋２（√２
ΔＬａ＋ΔＬｃｄ）となる。
【０１７５】ここで、最小デザインルールに基づくビッ
ト線間隔を０．１６μｍとすれば、Ｄｃは０．２μｍ、
ΔＬａは０．０５μｍ、ΔＬｃｄは０．０３μｍとな
り、ビット線ＢＬ１とＢＬ２との間の最小間隔は０．４
０μｍとなり、アルミ配線をビット線パッドに接続する
場合に比べて、ビット線ＢＬ１とＢＬ２との間の間隔を
約４０％縮小できる。
【０１７６】このようにビット線ＢＬ１とＢＬ２との間
の間隔を短縮できるのは、ビット線パッドと同じ機能を
果たす拡大コンタクト部ＣＨ１０が、層間絶縁膜ＩＺ１
を間に挟んでビット線ＢＬ１およびＢＬ２よりも下層に
形成されるので、ビット線ＢＬ１およびＢＬ２の間隔を
狭めても拡大コンタクト部ＣＨ１０に接触することがな
いからである。
【０１７７】従って、ビット線ＢＬ１およびＢＬ２の向
かい合った端面が拡大コンタクト部ＣＨ１０の端縁上部
に位置するまでビット線ＢＬ１およびＢＬ２の間隔を狭
めることも可能である。
【０１７８】なお、以上説明した、ビット線間に設けら
れたコンタクトホールを通じてアルミ配線とシリコン基
板との電気的接続を行うレイアウトは、例えばＤＲＡＭ
においてはセンスアンプ帯において現れることが多い。
従って、ビット線間隔を縮小できなければセンスアンプ
帯の面積が小さくできず、半導体装置面積を縮小できな
いが、本発明によれば半導体装置面積の縮小化が可能と
なる。
【０１７９】＜Ｂ−４．特徴的作用効果＞本発明に係る
実施の形態２によれば、図２０および図２３を用いて説
明したように、リセスポリシリコンプラグ５０および５
５の上部に拡大ポリシリコンプラグ５３および５７を形
成し、アルミ配線コンタクトホール２４Ｂを接続するよ
うにするので、ビット線間にアルミ配線コンタクトホー
ルを設けるような場合に、ビット線間隔を縮小でき、半
導体装置面積を縮小できる。
【０１８０】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１および第２の多層配線層と、第１および
第２導電型の第１および第２の半導体層の電気的接続
を、それぞれ第１および第２導電型の不純物を含んだポ
リシリコンで構成された第１および第２の埋め込み層を
介して行うので、熱処理を行った場合でも第１および第
２の埋め込み層とシリコン基板界面で金属原子が凝集す
る現象は発生せず、ボイドが生じることがないのでシリ
コン基板と第１および第２の埋め込み層との接触抵抗が
増大することはない。また、熱処理を行った場合に第１
および第２の半導体層の不純物イオンがシリコン基板内
に拡散しても、不純物イオン濃度の低下を、第１および
第２の埋め込み層に含まれる不純物イオンで補償するこ
とができるので、接触抵抗が増大することがない。ま
た、第１および第２の埋め込み層には金属原子が含まれ
ないので、金属原子がシリコン基板に拡散し、第１およ
び第２の半導体層のｐｎ接合を破壊し、接合リーク電流
が増大することはない。また、第２の埋め込み層の上部
にはバリアメタル層が存在するので、第２の埋め込み層
がポリシリコン層に直接に接触し、導電型の異なる不純
物の相互拡散が防止される。
【０１８１】本発明に係る請求項２記載の半導体装置に
よれば、第２の埋め込み層とバリアメタル層との接触面
にシリサイド層を有するので、第２の埋め込み層とバリ
アメタル層とが直接接触する場合に比べて接触抵抗を低
くすることができる。
【０１８２】本発明に係る請求項３記載の半導体装置に
よれば、第１および第２のリセスポリシリコンプラグの
上部に、第１および第２のリセスポリシリコンプラグよ
りも開口径の広い第１および第２の拡大コンタクト部を
設け、そこに第１および第２のポリシリコンプラグを埋
め込むので、配線層の電気的接続を行う場合のアライメ
ントマージンを大きくできる。また、第１のポリシリコ
ンプラグは第２および第３の層間絶縁膜の下層に設けら
れ、第２のポリシリコンプラグは第３の層間絶縁膜の下
層に設けられているので、第３の層間絶縁膜よりも上部
に形成される配線層が第１および第２のポリシリコンプ
ラグに直接に接触することはなく、配線層間に第１ある
いは第２のコンタクトホールを設けるような場合に、配
線層の間隔を縮小でき、半導体装置面積を縮小できる。
【０１８３】本発明に係る請求項４記載の半導体装置に
よればＤＲＡＭのセンスアンプ帯においては、配線層間
に第１あるいは第２のコンタクトホールを設ける構成が
多出することがあるが、その場合でも半導体装置面積の
縮小化が可能となる。
【０１８４】本発明に係る請求項５記載の半導体装置の
製造方法によれば、バリアメタル層の全面に渡って、第
１導電型の不純物を含んだポリシリコン層を形成すると
同時に、第１のコンタクトホールを埋め込んで第１の埋
め込み層を形成し、ポリシリコン層は除去せずに残すの
で、第１の埋め込み層の形成においてポリシリコン層を
除去する工程、例えばＣＭＰ工程が不要となり、製造コ
ストの低減が可能となる。
【０１８５】本発明に係る請求項６記載の半導体装置の
製造方法によれば、第２の埋め込み層とバリアメタル層
との接触面にシリサイド層を形成するので、第２の埋め
込み層とバリアメタル層とが直接接触する場合に比べて
接触抵抗を低くした半導体装置を得ることができる。
【０１８６】本発明に係る請求項７記載の半導体装置の
製造方法によれば、工程(ｅ−１−２)のＲＴＡ処理にお
いて得られる金属化合物は除去されやすいので、工程
(ｅ−１−３)によって第２の埋め込み層上以外の部分の
金属化合物は完全に除去され、(ｅ−１−４)によって第
２の埋め込み層上のみにシリサイド層を形成することが
できる。
【０１８７】本発明に係る請求項８記載の半導体装置の
製造方法によれば、第１および第２のリセスポリシリコ
ンプラグの上部に、第１および第２のリセスポリシリコ
ンプラグよりも開口径の広い第１および第２の拡大コン
タクト部を設け、そこに第１および第２のポリシリコン
プラグを埋め込むことができ、配線層の電気的接続を行
う場合のアライメントマージンを大きくできる。また、
第１のポリシリコンプラグを第２および第３の層間絶縁
膜の下層に設けることができ、第２のポリシリコンプラ
グを第３の層間絶縁膜の下層に設けることができ、第３
の層間絶縁膜よりも上部に形成される配線層が第１およ
び第２のポリシリコンプラグに直接に接触することはな
く、配線層間に第１あるいは第２のコンタクトホールを
設けるような場合に、配線層の間隔を縮小でき、面積を
縮小した半導体装置を得ることができる。
【０１８８】本発明に係る請求項９記載の半導体装置の
製造方法によれば、第１の層間絶縁膜に対する第１の埋
め込み層のエッチング選択比および、第１および第２の
層間絶縁膜に対する第２の埋め込み層のエッチング選択
比が５〜２０となるエッチング条件で第１および第２の
埋め込み層をエッチングすることにより、第１および第
２のリセスポリシリコンプラグを構造的にもプロセス的
にも安定して形成することができる。
【０１８９】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、第１のリセスポリシリコンプラグ
の他方端が、第１のコンタクトホールの深さの半分以下
に達するまで、第２のリセスポリシリコンプラグの他方
端が、第２のコンタクトホールの深さの半分以下に達す
るまでエッチングすることで、第１および第２のリセス
ポリシリコンプラグを構造的に安定して形成することが
できる。
【図面の簡単な説明】
【図１】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図２】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図３】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図４】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図５】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図６】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図７】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図８】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図９】 デュアルポリシリコンプラグ構造を有する半
導体装置の製造工程を説明する断面図である。
【図１０】 デュアルポリシリコンプラグ構造を有する
半導体装置の製造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態１の半導体装置の
構成を説明する部分平面図である。
【図１９】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２２】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２６】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２７】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２８】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図２９】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
【図３０】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図３１】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図３２】 リセスポリシリコンプラグの形成条件を説
明する図である。
【図３３】 拡大コンタクト部を形成することによる作
用効果を説明する図である。
【図３４】 拡大コンタクト部を形成することによる作
用効果を説明する図である。
【図３５】 拡大コンタクト部を形成することによる作
用効果を説明する図である。
【図３６】 拡大コンタクト部を形成することによる作
用効果を説明する図である。
【図３７】 従来の半導体装置の製造工程を説明する断
面図である。
【図３８】 従来の半導体装置の製造工程を説明する断
面図である。
【図３９】 従来の半導体装置の製造工程を説明する断
面図である。
【図４０】 従来の半導体装置の製造工程を説明する断
面図である。
【図４１】 従来の半導体装置の製造工程を説明する断
面図である。
【図４２】 従来の半導体装置の製造工程を説明する断
面図である。
【図４３】 従来の半導体装置の製造工程を説明する断
面図である。
【図４４】 従来の半導体装置の製造工程を説明する断
面図である。
【図４５】 従来の半導体装置の製造工程を説明する断
面図である。
【図４６】 従来の半導体装置の製造工程を説明する断
面図である。
【符号の説明】
１１，５４，５８ 層間絶縁膜、１２，２７，２８ ビ
ット線コンタクトホール、１３，２９ ポリシリコンプ
ラグ、４１ シリサイド膜、４２，４４ バリアメタル
層、４３ ポリシリコン層、４３Ｂ 埋め込み層、４５
金属層、１６０ ポリメタルビット線、５０ リセス
ポリシリコンプラグ、５２，５６ 拡大コンタクト部、
５３，５７ 拡大ポリシリコンプラグ、８１，８２ Ｐ
+型ソース・ドレイン領域、９１，９２ Ｎ+型ソース・
ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 AA15 AA42 AA61 AA62 AA73 AA77 BA02 BA12 BA24 BA45 BA46 CA07 DA02 DA04 DA12 DA15 DA16 DA35 EA23 5F083 AD21 AD24 AD48 GA02 GA06 JA32 JA39 JA40 KA05 LA12 MA06 MA17 MA19 PR03 PR34 PR36 PR39 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に形成された層間絶縁膜
    の第１の部分を貫通して、前記シリコン基板表面内の第
    １導電型の第１の半導体層に達するように形成された第
    １のコンタクトホールと、 前記第１のコンタクトホール内に埋め込まれ、第１導電
    型の不純物を含んだポリシリコンで構成された第１の埋
    め込み層と、 前記第１の埋め込み層を介して、前記第１の半導体層に
    電気的に接続されるように、前記第１の埋め込み層上に
    形成された第１の多層配線層と、 前記層間絶縁膜の第２の部分を貫通して、前記シリコン
    基板表面内の第２導電型の第２の半導体層に達するよう
    に形成された第２のコンタクトホールと、 前記第２のコンタクトホール内に埋め込まれ、第２導電
    型の不純物を含んだポリシリコンで構成された第２の埋
    め込み層と、 前記第２の埋め込み層を介して、前記第２の半導体層に
    電気的に接続されるように、前記第２の埋め込み層上に
    形成された第２の多層配線層と、を備え、 前記第１および第２の多層配線層は、 前記層間絶縁膜上に形成されたバリアメタル層と、該バ
    リアメタル層上に形成され、第１導電型の不純物を含ん
    だポリシリコンで構成されたポリシリコン層とを少なく
    とも有し、 前記第１の埋め込み層は、前記ポリシリコン層に直接に
    接続される半導体装置。
  2. 【請求項２】 前記第２の埋め込み層は、 前記バリアメタル層との接触面にシリサイド膜を有す
    る、請求項１記載の半導体装置。
  3. 【請求項３】 シリコン基板上に順に積層された第１、
    第２および第３の層間絶縁膜と、 前記第１の層間絶縁膜の第１の部分を貫通して、前記シ
    リコン基板表面内の第１導電型の第１の半導体層に達す
    るように形成された第１のコンタクトホールと、 一方端が前記第１の半導体層に電気的に接続され、他方
    端が前記第１のコンタクトホール内に奥まって位置する
    ように配設され、第１導電型の不純物を含んだポリシリ
    コンで構成された第１のリセスポリシリコンプラグと、 前記第１のコンタクトホールの前記第１の層間絶縁膜の
    主面から前記第１のリセスポリシリコンプラグの他方端
    までの部分に埋め込まれた、前記第１のリセスポリシリ
    コンプラグと同じ材質の第１のポリシリコンプラグと、 前記第１の層間絶縁膜の第２の部分およびその上の第２
    の層間絶縁膜を貫通して、前記シリコン基板表面内の第
    ２導電型の第２の半導体層に達するように形成された第
    ２のコンタクトホールと、 一方端が前記第２の半導体層に電気的に接続され、他方
    端が前記第２のコンタクトホール内に奥まって位置する
    ように配設され、第２導電型の不純物を含んだポリシリ
    コンで構成された第２のリセスポリシリコンプラグと、 前記第２のコンタクトホールの前記第２の層間絶縁膜の
    主面から前記第２のリセスポリシリコンプラグの他方端
    までの部分に埋め込まれた、前記第２のリセスポリシリ
    コンプラグと同じ材質の第２のポリシリコンプラグと、
    を備え、 前記第１および第２のコンタクトホールは、 前記第１および第２のポリシリコンプラグが埋め込まれ
    た部分の開口径が、前記第１および第２のリセスポリシ
    リコンプラグが埋め込まれた部分の開口径よりも広くな
    った第１および第２の拡大コンタクト部を有し、 配線層は前記第３の層間絶縁膜よりも上部に形成され
    る、半導体装置。
  4. 【請求項４】 前記半導体装置は、 キャパシタに電荷を蓄積することでデータを保持するデ
    ータ保持部に連動して動作する周辺回路部である、請求
    項３記載の半導体装置。
  5. 【請求項５】 第１および第２のコンタクトホール、第
    １および第２の埋め込み層、第１導電型の第１の半導体
    層および第２導電型の第２の半導体層を備えた半導体装
    置の製造方法であって、 (ａ)シリコン基板の表面内に前記第１および第２の半導
    体層を選択的に形成する工程と、 (ｂ)前記シリコン基板上に層間絶縁膜の第１および第２
    の部分を形成する工程と、 (ｃ)前記層間絶縁膜の第２の部分を貫通して前記第２の
    半導体層に達する前記第２のコンタクトホールを形成す
    る工程と、 (ｄ)前記第２のコンタクトホールを第２導電型の不純物
    を含んだポリシリコンで埋め込んで、前記第２の埋め込
    み層を形成する工程と、 (ｅ)前記層間絶縁膜の全面に渡ってバリアメタル層を形
    成する工程と、 (ｆ)前記層間絶縁膜の第１の部分、およびその上部の前
    記バリアメタル層を貫通して前記第１の半導体層に達す
    る前記第１のコンタクトホールを形成する工程と、 (ｇ)前記バリアメタル層の全面に渡って、第１導電型の
    不純物を含んだポリシリコン層を形成すると同時に、前
    記第１のコンタクトホールを埋め込んで、前記第１の埋
    め込み層を形成する工程と、 (ｈ)前記第１および第２の埋め込み層上に残るように、
    前記バリアメタル層および前記ポリシリコン層をパター
    ニングして、前記バリアメタル層および前記ポリシリコ
    ン層を少なくとも有する第１および第２の多層配線層を
    形成する工程と、を備えた半導体装置の製造方法。
  6. 【請求項６】 前記工程(ｅ)は、 (ｅ−１)前記第２の埋め込み層の前記第２の半導体層と
    は反対側の表面にシリサイド膜を形成する工程を含む、
    請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記工程(ｅ−１)は、 (ｅ−１−１)前記層間絶縁膜の全面に渡ってＴｉ（チタ
    ン）層あるいはＣｏ（コバルト）層を形成した後、前記
    Ｔｉ層あるいはＣｏ層の全面に渡ってＴｉＮ（チタンナ
    イトライド）層を形成する工程と、 (ｅ−１−２)窒素雰囲気中で、温度４００〜５００℃
    で、３０〜６０秒間のＲＴＡ（Rapid Thermal Anneal）
    処理を行う工程と、 (ｅ−１−３)前記第２の埋め込み層上以外の部分に形成
    された、前記Ｔｉ層あるいはＣｏ層を含む堆積層を除去
    する工程と、 (ｅ−１−４)前記層間絶縁膜の全面に渡って前記バリア
    メタル層を形成した後、窒素雰囲気中で、温度８００〜
    １０００℃で、３０〜６０秒間のＲＴＡ処理を行う工程
    と、を含む請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 (ａ)シリコン基板の表面内に第１および
    第２導電型の第１および第２の半導体層を選択的に形成
    する工程と、 (ｂ)前記シリコン基板上に第１の層間絶縁膜の第１およ
    び第２の部分を形成する工程と、 (ｃ)前記第１の層間絶縁膜の第１の部分を貫通して前記
    第１の半導体層に達する第１のコンタクトホールを形成
    する工程と、 (ｄ)前記第１のコンタクトホールを第１導電型の不純物
    を含んだポリシリコンで埋め込んで、その一方端が前記
    第１の半導体層に接触する第１の埋め込み層を形成する
    工程と、 (ｅ)その他方端が前記第１のコンタクトホール内に奥ま
    って位置するまで前記第１の埋め込み層をエッチングし
    て、第１のリセスポリシリコンプラグを形成する工程
    と、 (ｆ)前記第１のコンタクトホールの前記第１の層間絶縁
    膜の主面から前記第１のリセスポリシリコンプラグの他
    方端までの部分の開口径を、ウエットエッチングにより
    前記第１のリセスポリシリコンプラグが埋め込まれた部
    分の開口径よりも広くして第１の拡大コンタクト部を形
    成する工程と、 (ｇ)前記第１の拡大コンタクト部を第１導電型の不純物
    を含んだポリシリコンで埋め込んで、第１のポリシリコ
    ンプラグを形成する工程と、 (ｈ)前記第１の層間絶縁膜の全面に渡って、第２の層間
    絶縁膜を形成する工程と、 (ｉ)前記第１の層間絶縁膜の第２の部分および、その上
    の前記第２の層間絶縁膜を貫通して前記第２の半導体層
    に達する第２のコンタクトホールを形成する工程と、 (ｊ)前記第２のコンタクトホールを第２導電型の不純物
    を含んだポリシリコンで埋め込んで、その一方端が前記
    第２の半導体層に接触する第２の埋め込み層を形成する
    工程と、 (ｋ)その他方端が前記第２のコンタクトホール内に奥ま
    って位置するまで前記第２の埋め込み層をエッチングし
    て、第２のリセスポリシリコンプラグを形成する工程
    と、 (ｌ)前記第２のコンタクトホールの前記第２の層間絶縁
    膜の主面から前記第２のリセスポリシリコンプラグの他
    方端までの部分の開口径を、ウエットエッチングにより
    前記第２リセスポリシリコンプラグが埋め込まれた部分
    の開口径よりも広くして第２の拡大コンタクト部を形成
    する工程と、 (ｍ)前記第２の拡大コンタクト部を第２導電型の不純物
    を含んだポリシリコンで埋め込んで、第２のポリシリコ
    ンプラグを形成する工程と、 (ｎ)前記第２の層間絶縁膜の全面に渡って、第３の層間
    絶縁膜を形成する工程と、を備える半導体装置の製造方
    法。
  9. 【請求項９】 前記工程(ｅ)は、 前記第１の層間絶縁膜に対する前記第１の埋め込み層の
    エッチング選択比が５〜２０となるエッチング条件で前
    記第１の埋め込み層をエッチングする工程を含み、 前記工程(ｋ)は、 前記第１および第２の層間絶縁膜に対する前記第２の埋
    め込み層のエッチング選択比が５〜２０となるエッチン
    グ条件で前記第２の埋め込み層をエッチングする工程を
    含む、請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記工程(ｅ)は、 前記第１のリセスポリシリコンプラグの他方端が、前記
    第１のコンタクトホールの深さの半分以下に達するま
    で、前記第１の埋め込み層をエッチングする工程を含
    み、 前記工程(ｋ)は、 前記第２のリセスポリシリコンプラグの他方端が、前記
    第２のコンタクトホールの深さの半分以下に達するま
    で、前記第２の埋め込み層をエッチングする工程を含
    む、請求項９記載の半導体装置の製造方法。
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