JPH1070252A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセル部と周辺回路部とで同時に形成さ
れるコンタクトホールの、深さの違いに起因するオーバ
ーエッチングによる不具合の発生、およびコンタクトホ
ールのアスペクト比が非常に大きくなってしまうことに
起因する不具合の発生を防止した半導体装置およびその
製造方法を提供する。 【解決手段】 周辺回路部の層間絶縁膜２０上のアルミ
配線２２と、半導体拡散領域、すなわちＮ⁺型ソース・
ドレイン領域９１および９２（第１の半導体領域）、Ｐ
⁺型ソース・ドレイン領域８１および８２（第２の半導
体領域）との電気的な接続を、層間絶縁膜１１を貫通し
て形成され、内部に埋め込み層２５を有するビット線コ
ンタクトホール１２と、層間絶縁膜１４および層間絶縁
膜２０を貫通して形成され、内部に埋め込み層２７を有
するアルミ配線コンタクトホール２１Ｂとで行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にスタックトキャパシタセルを有
したメモリセル部と、ロジック回路などの周辺回路部と
が１つの基板上に混在する半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】半導体装置、特にダイナミックＲＡＭ
（ＤＲＡＭ）では、高集積化、大容量化が進むに伴い、
ソフトエラー耐性の維持、およびキャパシタ容量確保の
目的でメモリセルの三次元化が４Ｍ（メガ）ＤＲＡＭ世
代以降図られてきている。このメモリセルの三次元化の
ための構造は、ＤＲＡＭ世代が進むに伴い淘汰され、ス
タックトキャパシタセルとトレンチキャパシタセルとに
集約されつつある。

【０００３】シリコン基板内に溝を形成し、その深さに
よりキャパシタ容量を確保しようとするトレンチキャパ
シタセルとは反対に、スタックトキャパシタセルは、キ
ャパシタをシリコン基板上に積み上げるように形成し、
その高さによりキャパシタ容量を確保しようとするもの
である。その代表例としては、１６ＭＤＲＡＭ世代から
用いられ始めた厚膜スタックトキャパシタセル、６４Ｍ
ＤＲＡＭ世代から用いられ始めた円筒キャパシタセルや
フィンキャパシタセルなどがある。これらのスタックト
キャパシタセルのうち、円筒キャパシタセルの構成およ
び製造工程について図３９（ａ）、（ｂ）〜図４１
（ａ）、（ｂ）を用いて説明する。

【０００４】図３９（ａ）はＤＲＡＭのメモリセル部
（データ保持部）を示す部分断面図であり、図３９
（ｂ）はＤＲＡＭのメモリセル部の周辺に形成された、
ロジック回路、センスアンプ、デコーダなどの周辺回路
部を示す部分断面図である。

【０００５】まず、図３９（ａ）を用いてアルミ配線が
形成される前のメモリセル部の構成について説明する。
図３９（ａ）において、Ｐ型シリコン基板１上にＰ型ウ
ェル領域３が形成されている。そして、Ｐ型ウェル領域
３の表面内には選択的にＮ型ソース・ドレイン領域７
１、７２、７３が形成されている。これらＮ型ソース・
ドレイン領域７１、７２、７３と他の半導体領域とを電
気的に分離するために、フィールド酸化膜２が選択的に
形成されている。そして、Ｎ型ソース・ドレイン領域７
１、７２、７３上にはゲート酸化膜５が形成されてい
る。

【０００６】Ｎ型ソース・ドレイン領域７１と７２の端
縁上部、およびＮ型ソース・ドレイン領域７２と７３の
端縁上部に渡って、ゲート酸化膜５を介してゲート電極
６が形成され、また、フィールド酸化膜２の上部にはゲ
ート電極６と同一の工程で形成されたワード線６１が配
設されている。

【０００７】そして、Ｐ型ウェル領域３の上部には、ゲ
ート電極６およびワード線６１とその他の構成を覆うよ
うに層間絶縁膜１１が形成されている。層間絶縁膜１１
の上部にはビット線１３が選択的に形成され、また、ビ
ット線１３とＮ型ソース・ドレイン領域７２との間に
は、両者を電気的に接続するように、層間絶縁膜１１お
よびゲート酸化膜５を貫通して形成され、内部に埋め込
み層２５を有するビット線コンタクトホール１２が設け
られている。

【０００８】層間絶縁膜１１の上部には層間絶縁膜１４
が形成されている。層間絶縁膜１４の上部には円筒キャ
パシタを構成するストレージノードＳＮが選択的に形成
されている。ストレージノードＳＮは、底部となる底面
膜１６と、底面膜１６の周囲に形成され、側壁部となる
側面膜１７とで構成されている。そして、２つのストレ
ージノードＳＮの底面膜１６と、Ｎ型ソース・ドレイン
領域７１および７３との間には、層間絶縁膜１４、層間
絶縁膜１１、ゲート酸化膜５を貫通して形成され、内部
に埋め込み層２８を有するストレージノードコンタクト
ホール１５が設けられている。

【０００９】ストレージノードＳＮの表面はキャパシタ
ゲート絶縁膜１８で覆われ、さらにその外側を覆うよう
にセルプレート電極１９が形成されている。なお、セル
プレート電極１９はストレージノードＳＮの輪郭形状に
合わせて、ストレージノードＳＮを覆うように形成され
ている。

【００１０】また層間絶縁膜１４の上部には、セルプレ
ート電極１９を覆うように層間絶縁膜２０が形成されて
いる。

【００１１】次に、図３９（ｂ）を用いてアルミ配線が
形成される前の周辺回路部の構成について説明する。図
３９（ｂ）において、Ｐ型シリコン基板１上にＰ型ウェ
ル領域３およびＮ型ウェル領域４が形成されている。そ
して、Ｐ型ウェル領域３の表面内には選択的にＮ型ソー
ス・ドレイン領域７４および７５が形成され、当該Ｎ型
ソース・ドレイン領域７４および７５の表面内には選択
的にＮ⁺型ソース・ドレイン領域９１および９２が形成
されている。また、Ｎ型ウェル領域４の表面内には選択
的にＰ⁺型ソース・ドレイン領域８１および８２が形成
されている。そして、Ｎ型ウェル領域４の表面内にはフ
ィールド酸化膜２が選択的に形成されている。

【００１２】また、Ｎ型ソース・ドレイン領域７４およ
び７５、Ｎ⁺型ソース・ドレイン領域９１および９２、
Ｐ⁺型ソース・ドレイン領域８１および８２の上部には
ゲート酸化膜５が形成されている。

【００１３】Ｎ⁺型ソース・ドレイン領域９１と９２の
端縁上部、およびＰ⁺型ソース・ドレイン領域８１と８
２の端縁上部に渡って、ゲート酸化膜５を介してゲート
電極６が形成され、ゲート電極６の両端にはサイドウォ
ール酸化膜１０が形成されている。

【００１４】そして、Ｐ型ウェル領域３およびＮ型ウェ
ル領域４の上部には、ゲート電極６およびその他の構成
を覆うように層間絶縁膜１１が形成され、層間絶縁膜１
１の上部には層間絶縁膜１４および層間絶縁膜２０が順
に形成されている。

【００１５】

【発明が解決しようとする課題】一般に高集積化、大容
量化されたＤＲＡＭでは、写真製版において高解像度が
要求されるため、そのトレードオフとしてフォーカスマ
ージンが低下してしまう。

【００１６】従って、高集積化、大容量化に伴ってパタ
ーン段差部における高低差が大きくなって、その大きさ
がフォーカスマージンを越えると、写真製版による配線
形成が極めて困難となる。特に、キャパシタをシリコン
基板の上に積み上げて形成するスタックトキャパシタセ
ルでは、パターン段差部における高低差が顕著である。

【００１７】また、パターン段差部における高低差が大
きくなると配線の断線が発生しやすくなるので、なるべ
く高低差を低減することが必要不可欠となる。そのた
め、図３９（ａ）、（ｂ）を用いて説明したＤＲＡＭで
は、層間絶縁膜１１、層間絶縁膜１４、層間絶縁膜２０
を平坦化している。

【００１８】しかしながら、層間絶縁膜の平坦化はＤＲ
ＡＭの構造および製造過程において新たな問題を生じさ
せている。この問題点について、アルミ配線の形成工程
を示す図４０（ａ）、（ｂ）および図４１（ａ）、
（ｂ）を用いて説明する。

【００１９】図４０（ａ）、（ｂ）は、図３９（ａ）、
（ｂ）を用いて説明したメモリセル部のセルプレート電
極１９、周辺回路部のＮ⁺型ソース・ドレイン領域９
１、９２、およびＰ⁺型ソース・ドレイン領域８１、８
２をアルミ配線に接続するためのコンタクトホール２１
Ａおよび２１Ｘを形成する工程を示している。

【００２０】また、図４１（ａ）、（ｂ）は、層間絶縁
膜２０の上部にアルミ配線２２を形成すると同時に、コ
ンタクトホール２１Ａおよび２１Ｘ内にもアルミ配線２
２を埋め込み層２７として埋め込む工程を示している。
なお、埋め込み層２７に埋め込むものはアルミ配線２２
に限らず、金属など導体層であれば何でも良い。

【００２１】図４０（ａ）においては、層間絶縁膜２０
を貫通してセルプレート電極１９に到達するようにコン
タクトホール２１Ａが形成され、図４０（ｂ）において
は、層間絶縁膜２０、層間絶縁膜１４、層間絶縁膜１１
を貫通してＮ⁺型ソース・ドレイン領域９１、９２、お
よびＰ⁺型ソース・ドレイン領域８１、８２に到達する
ように、コンタクトホール２１Ｘが形成されている。

【００２２】図４０（ａ）、（ｂ）から明らかなよう
に、メモリセル部の高さは周辺回路部の高さよりも高く
なっている。これは、メモリセル部がスタックトキャパ
シタセルを有していることに起因している。

【００２３】第１の問題点は、この高低差に起因して、
メモリセル部のコンタクトホール２１Ａよりも、周辺回
路部のコンタクトホール２１Ｘの方を深く形成しなけれ
ばならならず、コンタクトホールの深さの違いによりオ
ーバーエッチングによる不具合が発生することである。

【００２４】コンタクトホール２１Ａおよび２１Ｘの形
成は同時に、同一のエッチング工程で行われるので、浅
い方（コンタクトホール２１Ａ）のエッチングが終了し
ても深い方（コンタクトホール２１Ｘ）のエッチングは
終了していないという事態が発生し、エッチングが続行
されることになる。

【００２５】この結果、コンタクトホール２１Ａのエッ
チングは、セルプレート電極１９にとってオーバーエッ
チングとなってしまい、セルプレート電極１９のコンタ
クト部の厚みが減少するか、最悪の場合には、セルプレ
ート電極１９が突き破られてしまう。

【００２６】第２の問題点は、コンタクトホール２１Ｘ
のアスペクト比が非常に大きくなってしまうことに起因
する不具合の発生である。

【００２７】一般に、コンタクトホール内への導体層の
埋め込みに先だって、コンタクトホールの内壁面にバリ
アメタル層を形成するので、導体層はコンタクトホール
の内径寸法からバリアメタル層の厚みを差し引いて得ら
れる内径寸法を有するホール内に埋め込まれることにな
る。これらを考慮して、現状ではアスペクト比が５を越
えると埋め込みが困難であるとされている。

【００２８】従って、コンタクトホール２１Ｘの内径が
バリアメタル層の厚みを無視できるほどに大きい場合、
あるいはコンタクトホール２１Ｘの深さが浅い場合に
は、コンタクトホール２１Ｘ内にアルミ配線２２を埋め
込むことは困難ではないが、現実的にはアスペクト比が
非常に大きくなり、導体層をプロセス的に安定して埋め
込むことができず、アルミ配線と拡散層とを電気的に安
定して接続することができないという問題が生じる。

【００２９】本発明は上記のような問題点を解消するた
めになされたもので、メモリセル部と周辺回路部とで同
時に形成されるコンタクトホールの、深さの違いに起因
するオーバーエッチングによる不具合の発生、およびコ
ンタクトホールのアスペクト比が非常に大きくなってし
まうことに起因する不具合の発生を防止した半導体装置
およびその製造方法を提供する。

【００３０】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、電荷を蓄積する容量素子としてスタ
ックトキャパシタを有し、該スタックトキャパシタに電
荷を蓄積することでデータを保持するデータ保持部と、
該データ保持部に連動して動作する周辺回路部とを同一
の半導体基板上に備える半導体装置であって、前記デー
タ保持部は、前記半導体基板上に形成された第１の層間
絶縁膜の第１の部分と、前記第１の層間絶縁膜の第１の
部分上に形成されたビット線と前記半導体基板とを電気
的に接続するように、前記第１の層間絶縁膜の第１の部
分を貫通して形成され、内部に前記ビット線と同じ材質
の第１のビット線埋め込み層を有する第１のビット線コ
ンタクトホールと、前記ビット線を覆うように前記第１
の層間絶縁膜の第１の部分上に形成された第２の層間絶
縁膜の第１の部分と、第２の層間絶縁膜の第１の部分上
に形成され、前記スタックトキャパシタを構成するスト
レージノードと、前記ストレージノードの表面を覆うよ
うに形成されたキャパシタゲート絶縁膜と、少なくとも
前記ストレージノードおよび前記キャパシタゲート絶縁
膜を覆うように形成されたプレート電極と、前記ストレ
ージノードと前記半導体基板とを電気的に接続する第１
の接続手段と、前記プレート電極を覆うように前記第２
の層間絶縁膜の第１の部分上に形成された第３の層間絶
縁膜の第１の部分と、前記第３の層間絶縁膜の第１の部
分上に形成された第１の金属配線層と前記プレート電極
とを電気的に接続するように、前記第３の層間絶縁膜の
第１の部分を貫通して形成され、内部に第１の金属埋め
込み層を有する第１の金属配線コンタクトホールとを備
え、前記周辺回路部は、前記半導体基板内に選択的に形
成された第１導電型の第１の半導体領域および第２導電
型の第２の半導体領域と、前記第１〜第３の層間絶縁膜
の第２の部分と、少なくとも前記第３の層間絶縁膜の第
２の部分を貫通して形成され、内部に第２の金属埋め込
み層を有し、前記第２の金属配線層に接続される第２の
金属配線コンタクトホールと、前記第２の金属配線コン
タクトホール内の前記第２の金属埋め込み層と、前記第
１および第２の半導体領域とを電気的に接続する第２の
接続手段とを備え、前記第２の金属配線コンタクトホー
ルは、前記第１の金属配線コンタクトホールと同じ工程
で形成され、前記第１の金属配線コンタクトホールと略
同じ深さを有している。

【００３１】本発明に係る請求項２記載の半導体装置
は、前記第１の接続手段が、前記第１および第２の層間
絶縁膜の第１の部分を貫通して前記半導体基板に達する
ように形成された第１のストレージノードコンタクトホ
ールと、その内部に形成された前記ストレージノードと
同じ材質の第１のストレージノード埋め込み層とを有
し、前記第２の接続手段は、前記第１の層間絶縁膜の第
２の部分を貫通して、前記第１のビット線コンタクトホ
ールと同じ工程で形成された第２のビット線コンタクト
ホールと、その内部に形成された前記ビット線と同じ材
質の第２のビット線埋め込み層とを有している。

【００３２】本発明に係る請求項３記載の半導体装置
は、前記第１の接続手段が、前記第１および第２の層間
絶縁膜の第１の部分を貫通して前記半導体基板に達する
ように形成された第１のストレージノードコンタクトホ
ールと、その内部に形成された前記ストレージノードと
同じ材質の第１のストレージノード埋め込み層とを有
し、前記第２の接続手段は、前記第１の層間絶縁膜の第
２の部分を貫通して、前記第１のビット線コンタクトホ
ールと同じ工程で形成された第２のビット線コンタクト
ホールと、その内部に形成された前記ビット線と同じ材
質の第２のビット線埋め込み層と、前記第２の層間絶縁
膜の第２の部分を貫通して、前記第１のストレージノー
ドコンタクトホールと同じ工程で形成された第２のスト
レージノードコンタクトホールと、その内部に形成され
た前記ストレージノードと同じ材質の第２のストレージ
ノード埋め込み層とを有している。

【００３３】本発明に係る請求項４記載の半導体装置
は、前記第１の接続手段が、前記第１の層間絶縁膜の第
１の部分を貫通して、前記第１のビット線コンタクトホ
ールと同じ工程で形成された第３のビット線コンタクト
ホールと、その内部に形成された前記ビット線と同じ材
質の第３のビット線埋め込み層と、前記第２の層間絶縁
膜の第１の部分を貫通して形成された第３のストレージ
ノードコンタクトホールと、その内部に形成された前記
ストレージノードと同じ材質の第３のストレージノード
埋め込み層とを有し、前記第２の接続手段は、前記第１
の層間絶縁膜の第２の部分を貫通して、前記第１のビッ
ト線コンタクトホールと同じ工程で形成された第２のビ
ット線コンタクトホールと、その内部に形成された前記
ビット線と同じ材質の第２のビット線埋め込み層と、前
記第２の層間絶縁膜の第２の部分を貫通して、前記第３
のストレージノードコンタクトホールと同じ工程で形成
された第４のストレージノードコンタクトホールと、そ
の内部に形成された前記ストレージノードと同じ材質の
第４のストレージノード埋め込み層とを有している。

【００３４】本発明に係る請求項５記載の半導体装置
は、第２のビット線埋め込み層が、比較的高濃度の第１
導電型の不純物を含んだポリシリコン層であって、前記
周辺回路部は、少なくとも前記第２の半導体領域上に設
けられた金属シリサイド膜を備えている。

【００３５】本発明に係る請求項６記載の半導体装置
は、前記第１の接続手段が、前記第１および第２の層間
絶縁膜の第１の部分を貫通して前記半導体基板に達する
ように形成された第１のストレージノードコンタクトホ
ールと、その内部に形成され、前記ストレージノードと
同じ材質の第１のストレージノード埋め込み層とを有
し、前記第２の接続手段は、前記第１および第２の層間
絶縁膜の第２の部分を貫通して、前記第１のストレージ
ノードコンタクトホールと同じ工程で形成された第５の
ストレージノードコンタクトホールと、その内部に形成
された前記ストレージノードと同じ材質の第５のストレ
ージノード埋め込み層とを有している。

【００３６】本発明に係る請求項７記載の半導体装置
は、前記第５のストレージノード埋め込み層が、比較的
高濃度の第１導電型の不純物を含んだポリシリコン層で
あって、前記周辺回路部は、少なくとも前記第２の半導
体領域上に設けられた金属シリサイド膜を備えている。

【００３７】本発明に係る請求項８記載の半導体装置の
製造方法は、電荷を蓄積する容量素子としてスタックト
キャパシタを有し、該スタックトキャパシタに電荷を蓄
積することでデータを保持するデータ保持部と、該デー
タ保持部に連動して動作する周辺回路部とを同一の半導
体基板上に備える半導体装置の製造方法であって、前記
半導体基板上の前記データ保持部および前記周辺回路部
に、第１の層間絶縁膜の第１の部分および第２の部分を
形成する工程(ａ)と、前記データ保持部において、前記
第１の層間絶縁膜の第１の部分を貫通して前記半導体基
板上に達する第１のビット線コンタクトホールを形成し
た後、前記第１の層間絶縁膜の第１の部分上にビット線
を形成するとともに、前記第１のビット線コンタクトホ
ール内に前記ビット線と同じ材質の第１のビット線埋め
込み層を形成して、前記ビット線と前記半導体基板とを
電気的に接続する工程(ｂ)と、前記第１の層間絶縁膜の
第１の部分上に第２の層間絶縁膜の第１の部分を形成
し、第２の層間絶縁膜の第１の部分上に前記スタックト
キャパシタを構成するストレージノードを形成するとと
もに、前記ストレージノードと前記半導体基板とを電気
的に接続する第１の接続手段を形成する工程(ｃ)と、前
記ストレージノードの表面を覆うようにキャパシタゲー
ト絶縁膜を形成した後、少なくとも前記ストレージノー
ドおよび前記キャパシタゲート絶縁膜を覆うようにプレ
ート電極を形成する工程(ｄ)と、前記プレート電極を覆
うように前記第２の層間絶縁膜の第１の部分上に第３の
層間絶縁膜の第１の部分を形成し、該第３の層間絶縁膜
の第１の部分を貫通して前記プレート電極に達する第１
の金属配線コンタクトホールを形成した後、前記第３の
層間絶縁膜の第１の部分上に第１の金属配線を形成する
とともに、前記第１の金属配線コンタクトホール内に第
１の金属埋め込み層を形成して、前記金属配線と前記プ
レート電極とを電気的に接続する工程(ｅ)と、前記周辺
回路部において、第２の層間絶縁膜の第２の部分および
第３の層間絶縁膜の第２の部分を形成する工程(ｆ)と、
前記周辺回路部において、前記半導体基板内に選択的に
形成された第１導電型の第１の半導体領域および第２導
電型の第２の半導体領域に接続される第２の接続手段を
形成する工程(ｇ)と、少なくとも前記第３の層間絶縁膜
の第２の部分を貫通し、前記第２の接続手段に達する第
２の金属配線コンタクトホールを形成し、前記第３の層
間絶縁膜の第２の部分上に第２の金属配線層を形成する
とともに、前記第２の金属配線コンタクトホール内に、
第２の金属埋め込み層を形成して前記第２の接続手段に
接続することで、前記第２の金属配線層と前記第１およ
び第２の半導体領域とを電気的に接続する工程(ｈ)とを
備え、前記第２の金属配線コンタクトホールは、前記第
１の金属配線コンタクトホールと略同じ深さを有するよ
うに、前記第１の金属配線コンタクトホールと同じ工程
で形成される。

【００３８】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｃ)の前記第１の接続手段を形成
する工程が、前記ストレージノードの形成に先だって、
前記第１および第２の層間絶縁膜の第１の部分を貫通し
て前記半導体基板に達するように第１のストレージノー
ドコンタクトホールを形成し、前記第２の層間絶縁膜の
第１の部分上に前記ストレージノードを形成するととも
に、前記第１のストレージノードコンタクトホール内に
前記ストレージノードと同じ材質の第１のストレージノ
ード埋め込み層を形成する工程を含み、前記工程(ｇ)の
前記第２の接続手段を形成する工程は、前記データ保持
部において前記第１のビット線コンタクトホールを形成
すると同時に、前記周辺回路部においても前記第１の層
間絶縁膜の第２の部分を貫通して前記第１および第２の
半導体領域に達する第２のビット線コンタクトホールを
形成し、前記データ保持部において前記第１のビット線
埋め込み層を形成すると同時に、前記周辺回路部におい
ても前記第２のビット線コンタクトホール内に、前記ビ
ット線と同じ材質の第２のビット線埋め込み層を形成す
る工程を含んでいる。

【００３９】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｃ)の前記第１の接続手段を形
成する工程が、前記ストレージノードの形成に先だっ
て、前記第１および第２の層間絶縁膜の第１の部分を貫
通して前記半導体基板に達するように第１のストレージ
ノードコンタクトホールを形成し、前記第２の層間絶縁
膜の第１の部分上に前記ストレージノードを形成すると
ともに、前記第１のストレージノードコンタクトホール
内に前記ストレージノードと同じ材質の第１のストレー
ジノード埋め込み層を形成する工程を含み、前記工程
(ｇ)の前記第２の接続手段を形成する工程は、前記デー
タ保持部において、前記第１のビット線コンタクトホー
ルを形成すると同時に、前記周辺回路部においても前記
第１の層間絶縁膜の第２の部分を貫通して前記第１およ
び第２の半導体領域に達する第２のビット線コンタクト
ホールを形成し、前記データ保持部において前記第１の
ビット線埋め込み層を形成すると同時に、前記周辺回路
部においても前記第２のビット線コンタクトホール内
に、前記ビット線と同じ材質の第２のビット線埋め込み
層を形成し、前記データ保持部において前記第１のスト
レージノードコンタクトホールを形成すると同時に、前
記周辺回路部においても前記第２の層間絶縁膜の第２の
部分を貫通して前記第２のビット線コンタクトホール内
の前記第２のビット線の埋め込み層に達する第２のスト
レージノードコンタクトホールを形成し、前記データ保
持部において前記第１のストレージノード埋め込み層を
形成すると同時に、前記周辺回路部においても前記第２
のストレージノードコンタクトホール内に第２のストレ
ージノード埋め込み層を形成する工程を含んでいる。

【００４０】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｃ)の前記第１の接続手段を形
成する工程が、前記第１のビット線コンタクトホールを
形成すると同時に、前記第１の層間絶縁膜の第１の部分
を貫通して前記半導体基板に達する第３のビット線コン
タクトホールを形成し、前記第１のビット線埋め込み層
を形成すると同時に、第３のビット線コンタクトホール
内にも前記ビット線と同じ材質の第３のビット線埋め込
み層を形成し、前記ストレージノードの形成に先だっ
て、前記第２の層間絶縁膜の第１の部分を貫通して第３
のビット線コンタクトホール内の前記第３のビット線埋
め込み層に達するように第３のストレージノードコンタ
クトホールを形成し、前記第２の層間絶縁膜の第１の部
分上に前記ストレージノードを形成するとともに、前記
第３のストレージノードコンタクトホール内に前記スト
レージノードと同じ材質の第３のストレージノード埋め
込み層を形成する工程を含み、前記工程(ｇ)の前記第２
の接続手段を形成する工程は、前記データ保持部におい
て、前記第１のビット線コンタクトホールを形成すると
同時に、前記周辺回路部においても前記第１の層間絶縁
膜の第２の部分を貫通して前記第１および第２の半導体
領域に達する第２のビット線コンタクトホールを形成
し、前記データ保持部において前記第１のビット線埋め
込み層を形成すると同時に、前記周辺回路部においても
前記第２のビット線コンタクトホール内に、前記ビット
線と同じ材質の第２のビット線埋め込み層を形成し、前
記データ保持部において前記第３のストレージノードコ
ンタクトホールを形成すると同時に、前記周辺回路部に
おいても前記第２の層間絶縁膜の第２の部分を貫通して
前記第２のビット線コンタクトホール内の前記第２のビ
ット線埋め込み層に達する前記第４のストレージノード
コンタクトホールを形成し、前記データ保持部において
前記第３のストレージノード埋め込み層を形成すると同
時に、前記周辺回路部においても前記第４のコンタクト
ホール内に前記ストレージノードと同じ材質の第４のス
トレージノード埋め込み層を形成する工程を含んでい
る。

【００４１】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記第２のビット線埋め込み層が、比較
的高濃度の第１導電型の不純物を含んだポリシリコン層
で形成され、前記工程(ａ)において、前記第１の層間絶
縁膜の第１の部分を形成するのに先だって、少なくとも
前記第２の半導体領域上に所定の金属膜を形成した後、
ランプ加熱を行うことで、前記所定の金属膜をシリサイ
ド化することで、少なくとも前記第２の半導体領域上に
金属シリサイド膜を形成する工程を含んでいる。

【００４２】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ｃ)の前記第１の接続手段を形
成する工程が、前記ストレージノードの形成に先だっ
て、前記第１および第２の層間絶縁膜の第１の部分を貫
通して前記半導体基板に達するように第１のストレージ
ノードコンタクトホールを形成し、前記第２の層間絶縁
膜の第１の部分上に前記ストレージノードを形成すると
ともに、前記第１のストレージノードコンタクトホール
内に前記ストレージノードと同じ材質の第１のストレー
ジノード埋め込み層を形成する工程を含み、前記工程
(ｈ)の前記第２の接続手段を形成する工程は、前記デー
タ保持部において前記第１のストレージノードコンタク
トホールを形成すると同時に、前記周辺回路部において
も前記第１および第２の層間絶縁膜の第２の部分を貫通
して前記第１および第２の半導体領域に達する第５のス
トレージノードコンタクトホールを形成し、前記データ
保持部において前記第１のストレージノード埋め込み層
を形成すると同時に、前記周辺回路部においても前記第
５のストレージノードコンタクトホール内に、前記スト
レージノードと同じ材質の第５のストレージノード埋め
込み層を形成する工程を含んでいる。

【００４３】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記第５のストレージノード埋め込み層
が、比較的高濃度の第１導電型の不純物を含んだポリシ
リコン層で形成され、前記工程(ａ)において、前記第１
の層間絶縁膜の第１の部分を形成するのに先だって、少
なくとも前記第２の半導体領域上に所定の金属膜を形成
した後、ランプ加熱を行うことで、前記所定の金属膜を
シリサイド化することで、少なくとも前記第２の半導体
領域上に金属シリサイド膜を形成する工程を含んでい
る。

【００４４】

【発明の実施の形態】

＜Ａ．実施の形態１＞ ＜Ａ−１．製造工程＞本発明に係る実施の形態１とし
て、図１（ａ）、（ｂ）〜図１０（ａ）、（ｂ）を用い
て円筒キャパシタセルを有する半導体装置の製造方法を
順に説明し、最終工程を示す図１０（ａ）、（ｂ）を用
いて特徴的作用効果について説明する。

【００４５】ここで、図１の（ａ）はＤＲＡＭのメモリ
セル部（データ保持部）を示す部分断面図であり、図１
の（ｂ）はＤＲＡＭのメモリセル部の周辺に形成され
た、センスアンプやデコーダなどの周辺回路部を示す部
分断面図である。

【００４６】まず、図１（ａ）および図１（ｂ）に示す
工程において、Ｐ型シリコン半導体基板１内にフィール
ド酸化膜２を選択的に形成する。

【００４７】そして、図示しないレジストをマスクとし
てＰ型不純物イオンおよび、Ｎ型不純物イオンをそれぞ
れ選択的に注入することによって、Ｐ型シリコン半導体
基板１内に、メモリセル部においてはＰ型ウェル領域３
を、周辺回路部においてはＰ型ウェル領域３とＮ型ウェ
ル領域４を形成する。

【００４８】次に、フィールド酸化膜２が形成されてい
ないＰ型ウェル領域３上およびＮ型ウェル領域４上にゲ
ート酸化膜５を形成し、当該ゲート酸化膜５上に選択的
にゲート電極６を形成する。このとき、フィールド酸化
膜２の上部にはゲート電極６と同一の工程でワード線６
１が形成される。

【００４９】そして、メモリセル部のゲート酸化膜５の
直下のＰ型ウェル領域３内に、ゲート電極６をマスクと
して、低ドーズ量（１×１０¹³〜１×１０¹⁴ｃｍ^-2）の
Ｎ型不純物（ＡｓあるいはＰ）のイオンを注入すること
によって、選択的にＮ型ソース・ドレイン領域７１、７
２、７３を形成し、また、同様の工程で周辺回路部ゲー
ト酸化膜５の直下のＰ型ウェル領域３内に、選択的にＮ
型ソース・ドレイン領域７４、７５を形成する。

【００５０】次に、図２（ａ）および図２（ｂ）に示す
工程において、全面に渡って酸化膜ＯＸ１を形成した
後、周辺回路部のＰ型ウェル領域３の上部以外にレジス
トＲ１を形成し、このレジストＲ１をマスクとして酸化
膜ＯＸ１をエッチバックすることにより、周辺回路部の
Ｐ型ウェル領域３上のゲート電極６の両端にサイドウォ
ール酸化膜１０を形成する。

【００５１】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０¹⁵〜４×
１０¹⁵ｃｍ^-2）のＮ型不純物イオンを注入することによ
って、Ｎ⁺型ソース・ドレイン領域９１および９２を形
成する。

【００５２】次に、レジストＲ１を除去した後、図３
（ａ）および図３（ｂ）に示す工程において、周辺回路
部のＮ型ウェル領域４の上部以外にレジストＲ２を形成
し、このレジストＲ２をマスクとして酸化膜ＯＸ１をエ
ッチバックすることにより、周辺回路部のＮ型ウェル領
域４上のゲート電極６の両端にサイドウォール酸化膜１
０を形成する。

【００５３】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０¹⁵ｃｍ^-2〜４×１０¹⁵）のＰ型不
純物（ＢあるいはＢＦ₂）のイオンを注入することによ
って、Ｐ⁺型ソース・ドレイン領域８１および８２を形
成する。

【００５４】次に、レジストＲ２を除去した後、図４
（ａ）および図４（ｂ）に示す工程において、全面に渡
って、Ｗ（タングステン）、Ｔｉ（チタン）、Ｃｏ（コ
バルト）、Ｎｉ（ニッケル）等で高融点金属膜２３を形
成し、ランプ加熱により半導体基板を高温で熱処理する
ＲＴＡ（RAPID THERMAL ANNEALING）法などにより選択
的にシリサイド化する。

【００５５】ここで、シリサイド化するのは、周辺回路
部のＮ⁺型ソース・ドレイン領域９１および９２、Ｐ⁺型
ソース・ドレイン領域８１および８２が露出している部
分であり、当該部分に高融点金属シリサイド膜２４（例
えばＷＳｉ₂、ＴｉＳｉ₂、ＣｏＳｉ₂、ＮｉＳｉ₂）が形
成される。

【００５６】ここで、ゲート電極６の構造は具体的には
示していないが、ゲート電極６が導電膜（例えば半導体
不純物を導入したポリシリコン）とその上に形成された
絶縁膜（酸化膜あるいは窒化膜）で構成されている場合
には、周辺回路部のゲート電極６の上部はシリサイド化
されないが、ゲート電極６が、シリコン系導電膜（例え
ば半導体不純物を導入したポリシリコン）のみから形成
されている場合には、周辺回路部のゲート電極６上はシ
リサイド化される。

【００５７】次に、図５（ａ）および図５（ｂ）に示す
工程において、周辺回路部のＮ⁺型ソース・ドレイン領
域９１および９２、Ｐ⁺型ソース・ドレイン領域８１お
よび８２の上部の高融点金属シリサイド膜２４が残るよ
うに高融点金属膜２３を除去する。

【００５８】次に、図６（ａ）および図６（ｂ）に示す
工程において、全面に渡って酸化膜を形成し、平坦化す
ることにより層間絶縁膜１１（第１の層間絶縁膜）を形
成する。なお、層間絶縁膜１１は他の層間絶縁膜と区別
するためにビット線下層の層間絶縁膜と呼称される。な
お、層間絶縁膜１１および後に示す層間絶縁膜１４およ
び２０は、メモリセル部および周辺回路部に同時に形成
された同じ材質の絶縁膜であるが、メモリセル部と周辺
回路部とで区別するために、メモリセル部上において形
成されるものを第１の部分、周辺回路部上において形成
されるものを第２の部分と呼称する。

【００５９】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７２に達するように、周辺回路部におい
てはＮ⁺型ソース・ドレイン領域９１および９２、Ｐ⁺型
ソース・ドレイン領域８１および８２の上部の高融点金
属シリサイド膜２４に達するように、層間絶縁膜１１を
貫通するビット線コンタクトホール１２（第１および第
２のビット線コンタクトホール）を形成する。

【００６０】次に、層間絶縁膜１１の全面に渡ってビッ
ト線形成用導体層を形成するのに伴って、ビット線コン
タクトホール１２内にもビット線形成用導体層、例えば
Ｎ型不純物を高濃度に導入したＮ⁺ポリシリコンを埋め
込み、埋め込み層２５（第１および第２のビット線埋め
込み層）を形成する。

【００６１】そして、写真製版およびエッチングの工程
を経て、少なくともメモリセル部においてはビット線１
３を形成し、周辺回路部ではビット線コンタクトホール
１２内に埋め込み層２５が残るようにビット線形成用導
体層を除去する。

【００６２】なお、周辺回路部におけるビット線コンタ
クトホール１２は必ずしもビット線に接続するためのも
のではないが、メモリセル部におけるビット線コンタク
トホール１２と同じ工程で形成するのでこのように呼称
する。

【００６３】次に、図７（ａ）および図７（ｂ）に示す
工程において、層間絶縁膜１１の全面に渡って酸化膜を
形成し、平坦化することにより層間絶縁膜１４（第２の
層間絶縁膜）を形成する。なお、層間絶縁膜１４は他の
層間絶縁膜と区別するためにストレージノード下層の層
間絶縁膜と呼称される。

【００６４】次に、少なくともメモリセル部においてＮ
型ソース・ドレイン領域７１および７３に達するよう
に、層間絶縁膜１１および１４を貫通するストレージノ
ードコンタクトホール１５（第１のストレージノードコ
ンタクトホール）を形成する。

【００６５】次に、層間絶縁膜１４の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ⁺ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１５内にもストレー
ジノード形成用導体層を埋め込み、埋め込み層２８（第
１のストレージノード埋め込み層）を形成する。

【００６６】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードＳＮの底部を構成する底面膜１６と、底面膜１
６上の絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。ここで、底面膜
１６上の絶縁膜は、円筒キャパシタ形成用絶縁膜２６と
呼称される。

【００６７】次に、図８（ａ）および図８（ｂ）に示す
工程において、全面に渡ってストレージノード形成用導
体層を再び形成し、底面膜１６および円筒キャパシタ形
成用絶縁膜２６の周囲にのみストレージノード形成用導
体層が残るように、エッチバックによりストレージノー
ド形成用導体層を選択的に除去する。ここで、残された
ストレージノード形成用導体層はストレージノードＳＮ
の側壁部を構成する側面膜１７となる。なお、底面膜１
６と側面膜１７とでストレージノードＳＮを構成する。

【００６８】次に、円筒キャパシタ形成用絶縁膜２６の
みを除去した後、図９（ａ）および図９（ｂ）に示す工
程において、底面膜１６および側面膜１７の表面にキャ
パシタゲート絶縁膜１８を形成する。

【００６９】そして、全面に渡ってセルプレート形成用
導電膜を形成し、写真製版およびエッチングの工程を経
て、メモリセル部にのみセルプレート形成用導電膜を残
す。ここで、残されたセルプレート形成用導電膜はセル
プレート電極１９となる。

【００７０】次に、図１０（ａ）および図１０（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２０（第３の層間絶縁膜）
を形成する。なお、層間絶縁膜２０は他の層間絶縁膜と
区別するためにアルミ配線下層の層間絶縁膜と呼称され
る。

【００７１】次に、メモリセル部においてはセルプレー
ト電極１９に達するようにアルミ配線コンタクトホール
２１Ａ（第１の金属配線コンタクトホール）を、周辺回
路部においてはビット線コンタクトホール１２内の埋め
込み層２５に達するように層間絶縁膜２０を貫通するア
ルミ配線コンタクトホール２１Ｂ（第２の金属配線コン
タクトホール）を形成する。

【００７２】次に、層間絶縁膜２０の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２１Ａおよび２１Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２１Ａおよび２１Ｂ内には埋め込み層２７
（第１および第２の金属埋め込み層）が形成されること
になる。なお、ここではアルミ配線コンタクトホール２
１Ａおよび２１Ｂ内にアルミ配線形成用導体層を埋め込
む例を示したが、これはアルミに限られず、金属など導
体層であれば良い。

【００７３】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
０上にアルミ配線（第１および第２の金属配線層）２２
を形成することで、円筒キャパシタセルを有する半導体
装置を得ることができる。

【００７４】ここで、図１０（ａ）に示すＡＡ線での矢
視平面図を図１１に示す。なお、図１１においては層間
絶縁膜に覆われて見えない配線についても実線で示して
いる。

【００７５】図１１において、ビット線１３はＢＬ（ビ
ットライン）配線１３Ｌと一体で形成され、ビット線コ
ンタクトホール１２を覆うように配設されている。ま
た、ゲート電極６はＴＧ（トランスファゲート）配線６
Ｌと一体で形成されている。

【００７６】なお、図１１に示すＢＯＯＢ線での断面図
が、図１０（ａ）に示すＡＡ線以下を示している。

【００７７】ここで、図１（ｂ）〜図１０（ｂ）には示
していないが、周辺回路部においてはワード線６１（す
なわちゲート電極６）と同一製造プロセスで形成される
ＴＧ配線なども形成されており、その形成位置はゲート
電極６とほぼ同じ層に形成されている。従って、ビット
線コンタクトホール１２とアルミ配線コンタクトホール
２１Ｂとを用いてＴＧ配線とアルミ配線２２を電気的に
接続しても良い。

【００７８】すなわち、図６（ｂ）に示す工程におい
て、ビット線コンタクトホール１２を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール１２とほぼ同
じ）を同時に形成し、ビット線コンタクトホール１２内
にビット線形成用導体層を埋め込む際に、同時にＴＧ配
線に達するビット線コンタクトホール内にもビット線形
成用導体層を埋め込む。

【００７９】そして、図１０（ｂ）に示す工程におい
て、層間絶縁膜２０を貫通しＴＧ配線に達するビット線
コンタクトホール内の導体層に達するアルミ配線コンタ
クトホール２１Ｂを形成する。

【００８０】なお、図１（ｂ）〜図１０（ｂ）には示し
ていないが、周辺回路部においてはビット線１３と同一
製造プロセスで形成されるＢＬ配線なども形成されてお
り、その形成位置はビット線１３とほぼ同じ層に形成さ
れている。

【００８１】＜Ａ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態１によれば、図１０
（ｂ）に示すように、周辺回路部の層間絶縁膜２０上の
アルミ配線２２と、半導体拡散領域、すなわちＮ⁺型ソ
ース・ドレイン領域９１および９２（第１の半導体領
域）、Ｐ⁺型ソース・ドレイン領域８１および８２（第
２の半導体領域）との電気的な接続を、層間絶縁膜１１
を貫通して形成され、内部に埋め込み層２５を有するビ
ット線コンタクトホール１２と、層間絶縁膜１４および
層間絶縁膜２０を貫通して形成され、内部に埋め込み層
２７を有するアルミ配線コンタクトホール２１Ｂとで行
う。従って、周辺回路部におけるアルミ配線コンタクト
ホール２１Ｂの深さが、メモリセル部におけるアルミ配
線コンタクトホール２１Ａの深さよりも大幅に深くなる
ことが防止され、深さの違いに起因して、セルプレート
電極１９がオーバーエッチングされるという事態を防止
することができる。

【００８２】なお、この効果はビット線コンタクトホー
ル１２ アルミ配線コンタクトホール２１Ｂとを用いて
ＴＧ配線とアルミ配線２２とを接続する場合においても
同様である。

【００８３】また、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂのアスペクト比を小さくすることが
でき、導体層をプロセス的に安定して埋め込むことがで
き、アルミ配線と半導体拡散領域とを電気的に安定して
接続することができる。

【００８４】また、ビット線コンタクトホール１２内の
埋め込み層２５と、Ｎ⁺型ソース・ドレイン領域９１お
よび９２、Ｐ⁺型ソース・ドレイン領域８１および８２
との間に高融点金属シリサイド膜２４を介挿すること
で、コンタクト抵抗を低減し、高速動作が可能となる。

【００８５】一方、メモリセル部のＮ型ソース・ドレイ
ン領域７１、７２、７３には高融点金属シリサイド膜２
４を形成していない。これは、高融点金属シリサイド膜
２４を介挿することで接合部でのリーク電流が増加する
ことに起因する蓄積電荷の放電量の増加を防止するため
である。

【００８６】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造工程＞本発明に係る実施の形態２とし
て、図１２（ａ）、（ｂ）〜図２０（ａ）、（ｂ）を用
いて円筒キャパシタセルを有する半導体装置の製造方法
を順に説明し、最終工程を示す図２０（ａ）、（ｂ）を
用いて特徴的作用効果について説明する。

【００８７】ここで、図１２（ａ）はＤＲＡＭのメモリ
セル部を示す部分断面図であり、図１２（ｂ）はＤＲＡ
Ｍのメモリセル部の周辺に形成された、センスアンプや
デコーダなどの周辺回路部を示す部分断面図である。

【００８８】まず、図１２（ａ）および図１２（ｂ）に
示す工程において、フィールド酸化膜２、Ｐ型ウェル領
域３、Ｎ型ウェル領域４、ゲート電極６、ワード線６
１、Ｎ型ソース・ドレイン領域７１〜７５を形成する工
程は、本発明に係る実施の形態１において、図１
（ａ）、（ｂ）を用いて説明した工程と同一であり、同
一の構成には同一の符号を付し、重複する説明は省略す
る。

【００８９】次に、図１３（ａ）および図１３（ｂ）に
示す工程において、全面に渡って酸化膜ＯＸ１を形成し
た後、周辺回路部のＮ型ウェル領域４の上部以外にレジ
ストＲ１を形成し、このレジストＲ１をマスクとして酸
化膜ＯＸ１をエッチバックすることにより、周辺回路部
のＮ型ウェル領域４上のゲート電極６の両端にサイドウ
ォール酸化膜１０を形成する。

【００９０】そして、周辺回路部のＮ型ウェル領域４上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ１とをマスクとして、Ｎ型ウェル領域４内に、
高ドーズ量（１×１０¹⁵ｃｍ^-2〜４×１０¹⁵ｃｍ^-2）の
Ｐ型不純物（ＢあるいはＢＦ₂）のイオンを注入するこ
とによって、Ｐ⁺型ソース・ドレイン領域８１および８
２を形成する。

【００９１】次に、レジストＲ１を除去した後、図１４
（ａ）および図１４（ｂ）に示す工程において、全面に
渡って、Ｗ、Ｔｉ、Ｃｏ、Ｎｉ等で高融点金属膜２３を
形成し、ＲＴＡ法などにより選択的にシリサイド化す
る。

【００９２】ここでシリサイド化するのは、周辺回路部
のＮ⁺型ソース・ドレイン領域９１および９２、Ｐ⁺型ソ
ース・ドレイン領域８１および８２が露出している部分
であり、当該部分に高融点金属シリサイド膜２４（例え
ばＷＳｉ₂、ＴｉＳｉ₂、ＣｏＳｉ₂、ＮｉＳｉ₂）が形成
される。

【００９３】次に、図１５（ａ）および図１５（ｂ）に
示す工程において、周辺回路部のＰ⁺型ソース・ドレイ
ン領域８１および８２の上部の高融点金属シリサイド膜
２４が残るように高融点金属膜２３を除去する。

【００９４】次に、図１６（ａ）および図１６（ｂ）に
示す工程において、周辺回路部のＰ型ウェル領域３の上
部以外にレジストＲ２を形成し、このレジストＲ２をマ
スクとして酸化膜ＯＸ１をエッチバックすることによ
り、周辺回路部のＰ型ウェル領域３上のゲート電極６の
両端にサイドウォール酸化膜１０を形成する。

【００９５】そして、周辺回路部のＰ型ウェル領域３上
のゲート電極６およびサイドウォール酸化膜１０と、レ
ジストＲ２とをマスクとして、Ｎ型ソース・ドレイン領
域７４および７５内に、高ドーズ量（１×１０¹⁵ｃｍ^-2
〜４×１０¹⁵ｃｍ^-2）のＮ型不純物イオンを注入するこ
とによって、Ｎ⁺型ソース・ドレイン領域９１および９
２を形成する。

【００９６】次に、レジストＲ２を除去した後、図１７
（ａ）および図１７（ｂ）に示す工程において、全面に
渡って酸化膜を形成し、平坦化することにより層間絶縁
膜１１を形成する。

【００９７】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７２に達するように、周辺回路部におい
てはＮ⁺型ソース・ドレイン領域９１および９２、Ｐ⁺型
ソース・ドレイン領域８１および８２の上部の高融点金
属シリサイド膜２４に達するように、層間絶縁膜１１を
貫通するビット線コンタクトホール１２を形成する。

【００９８】次に、層間絶縁膜１１の全面に渡ってビッ
ト線形成用導体層を形成するのに伴って、ビット線コン
タクトホール１２内にもビット線形成用導体層、例えば
Ｎ型不純物を高濃度に導入したＮ⁺ポリシリコンを埋め
込む。

【００９９】そして、写真製版およびエッチングの工程
を経て、少なくともメモリセル部においてはビット線１
３を形成し、周辺回路部ではビット線コンタクトホール
１２内に埋め込み層２５を残すようにビット線形成用導
体層を除去する。

【０１００】次に、図１８（ａ）および図１８（ｂ）に
示す工程において、層間絶縁膜１４を形成する工程、ス
トレージノードコンタクトホール１５を形成する工程、
ストレージノードＳＮの底部を構成する底面膜１６およ
び円筒キャパシタ形成用絶縁膜２６を形成する工程は、
本発明に係る実施の形態１において、図７（ａ）、
（ｂ）を用いて説明した工程と同一であり、同一の構成
には同一の符号を付し、重複する説明は省略する。

【０１０１】次に、図１９（ａ）および図１９（ｂ）に
示す工程において、ストレージノードＳＮの側壁部を構
成する側面膜１７を形成する工程、キャパシタゲート絶
縁膜１８を形成する工程、セルプレート電極１９を形成
する工程は、本発明に係る実施の形態１において、図８
（ａ）、（ｂ）および図９（ａ）、（ｂ）を用いて説明
した工程と同一であり、同一の構成には同一の符号を付
し、重複する説明は省略する。

【０１０２】次に、図２０（ａ）および図２０（ｂ）に
示す工程において、層間絶縁膜２０を形成する工程、ア
ルミ配線コンタクトホール２１Ａおよび２１Ｂを形成す
る工程、アルミ配線コンタクトホール２１Ａおよび２１
Ｂ内に埋め込み層２７を形成する工程、アルミ配線２２
を形成する工程は、本発明に係る実施の形態１におい
て、図１０（ａ）、（ｂ）を用いて説明した工程と同一
であり、同一の構成には同一の符号を付し、重複する説
明は省略する。

【０１０３】＜Ｂ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態２によれば、図２０
（ｂ）に示すように、周辺回路部のＰ⁺型ソース・ドレ
イン領域８１および８２の上部にのみ高融点金属シリサ
イド膜２４を形成し、Ｎ⁺型ソース・ドレイン領域７４
および７５の上部には高融点金属シリサイド膜２４を形
成していない。

【０１０４】これは、ビット線コンタクトホール１２内
に埋め込まれるビット線形成用導体層がＮ型不純物を高
濃度に導入したＮ⁺ポリシリコンである場合、Ｐ⁺型ソー
ス・ドレイン領域８１および８２にＮ⁺ポリシリコンを
接触させると、両者の界面がＰＮ接合となってしまうの
で電流を流すことができないが、高融点金属シリサイド
膜２４を介挿することで通電可能となる。

【０１０５】一方、高融点金属シリサイド膜２４を介挿
すると接合部でのリーク電流が増加するなどの問題が生
じるため、接合部でのリークを許容しない部分、あるい
は高融点金属シリサイド膜２４を介挿する必要がない部
分、例えばＮ⁺型ソース・ドレイン領域７４および７５
とＮ⁺ポリシリコンの接続部分には高融点金属シリサイ
ド膜２４を形成しないことで、リーク電流の増加を低減
することができる。

【０１０６】＜Ｃ．実施の形態３＞ ＜Ｃ−１．製造工程＞本発明に係る実施の形態３とし
て、図２１（ａ）、（ｂ）〜図２５（ａ）、（ｂ）を用
いて円筒キャパシタセルを有する半導体装置の製造方法
を順に説明し、最終工程を示す図２５（ａ）、（ｂ）を
用いて特徴的作用効果について説明する。

【０１０７】ここで、図２１（ａ）はＤＲＡＭのメモリ
セル部を示す部分断面図であり、図２１（ｂ）はＤＲＡ
Ｍのメモリセル部の周辺に形成された、センスアンプや
デコーダなどの周辺回路部を示す部分断面図である。

【０１０８】ここで、図２１（ａ）および図２１（ｂ）
に示す工程に至るまでの工程は、本発明に係る実施の形
態１において、図１（ａ）、（ｂ）〜図４（ａ）、
（ｂ）を用いて説明した工程と同一であり、図示および
説明は省略する。

【０１０９】図２１（ａ）および図２１（ｂ）に示す工
程において、周辺回路部のＮ⁺型ソース・ドレイン領域
９１および９２、Ｐ⁺型ソース・ドレイン領域８１およ
び８２の上部の高融点金属シリサイド膜２４が残るよう
に高融点金属膜２３を除去する。

【０１１０】次に、図２２（ａ）および図２２（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜１１を形成する。

【０１１１】次に、メモリセル部においてＮ型ソース・
ドレイン領域７２に達するように、層間絶縁膜１１を貫
通するビット線コンタクトホール１２を形成する。

【０１１２】次に、層間絶縁膜１１の全面に渡ってビッ
ト線形成用導体層を形成するのに伴って、ビット線コン
タクトホール１２内にもビット線形成用導体層を埋め込
む。

【０１１３】そして、写真製版およびエッチングの工程
を経て、少なくともメモリセル部においてビット線１３
を形成する。

【０１１４】次に、図２３（ａ）および図２３（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１４を形
成する。

【０１１５】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７１および７３に達するように、周辺回
路部においてはＮ⁺型ソース・ドレイン領域９１および
９２、Ｐ⁺型ソース・ドレイン領域８１および８２の上
部の高融点金属シリサイド膜２４に達するように、層間
絶縁膜１１および１４を貫通するストレージノードコン
タクトホール１５（第５のストレージノードコンタクト
ホール）を形成する。

【０１１６】次に、層間絶縁膜１４の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ⁺ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１５内にもストレー
ジノード形成用導体層を埋め込む。

【０１１７】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードＳＮの底部を構成する底面膜１６と、底面膜１
６上の絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。なお、周辺回路
部ではストレージノードコンタクトホール１５内に、ス
トレージノード形成用導体層が埋め込み層２８（第５の
ストレージノード埋め込み層）として残るようにストレ
ージノード形成用導体層を除去する。

【０１１８】次に、図２４（ａ）および図２４（ｂ）に
示す工程において、ストレージノードＳＮの側壁部を構
成する側面膜１７を形成する工程、キャパシタゲート絶
縁膜１８を形成する工程、セルプレート電極１９を形成
する工程は、本発明に係る実施の形態１において、図８
（ａ）、（ｂ）および図９（ａ）、（ｂ）を用いて説明
した工程と同一であり、同一の構成には同一の符号を付
し、重複する説明は省略する。

【０１１９】次に、図２５（ａ）および図２５（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜２０を形成する。

【０１２０】次に、メモリセル部においてはセルプレー
ト電極１９に達するようにアルミ配線コンタクトホール
２１Ａを、周辺回路部においてはストレージノードコン
タクトホール１５内の埋め込み層２８に達するように層
間絶縁膜２０を貫通するアルミ配線コンタクトホール２
１Ｂを形成する。

【０１２１】次に、層間絶縁膜２０の全面に渡ってアル
ミ配線形成用導体層を形成するのに伴って、アルミ配線
コンタクトホール２１Ａおよび２１Ｂ内にもアルミ配線
形成用導体層を埋め込む。このとき、アルミ配線コンタ
クトホール２１Ａおよび２１Ｂ内には埋め込み層２７が
形成されることになる。なお、ここではアルミ配線コン
タクトホール２１Ａおよび２１Ｂ内にアルミ配線形成用
導体層を埋め込む例を示したが、これはアルミに限られ
ず、金属など導体層であれば良い。

【０１２２】そして、写真製版およびエッチングの工程
を経て、メモリセル部および周辺回路部の層間絶縁膜２
０上にアルミ配線２２を形成することで、円筒キャパシ
タセルを有する半導体装置を得ることができる。

【０１２３】ここで、図２１（ｂ）〜図２５（ｂ）には
示していないが、周辺回路部においてはワード線６１
（すなわちゲート電極６）と同一製造プロセスで形成さ
れるＴＧ配線なども形成されており、その形成位置はゲ
ート電極６とほぼ同じ層に形成されている。従って、ス
トレージノードコンタクトホール１５とアルミ配線コン
タクトホール２１Ｂとを用いてＴＧ配線とアルミ配線２
２を電気的に接続しても良い。

【０１２４】すなわち、図２３（ｂ）に示す工程におい
て、ストレージノードコンタクトホール１５を形成する
際に、層間絶縁膜１１および１４を貫通しＴＧ配線に達
するビット線コンタクトホール（ストレージノードコン
タクトホール１５とほぼ同じ）を同時に形成し、ストレ
ージノードコンタクトホール１５内にストレージノード
形成用導体層を埋め込む際に、同時にＴＧ配線に達する
ビット線コンタクトホール内にもストレージノード形成
用導体層を埋め込む。

【０１２５】そして、図２５（ｂ）に示す工程におい
て、層間絶縁膜２０を貫通しＴＧ配線に達するビット線
コンタクトホール内の導体層に達するアルミ配線コンタ
クトホール２１Ｂを形成する。

【０１２６】＜Ｃ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態３によれば、図２５
（ｂ）に示すように、周辺回路部の層間絶縁膜２０上の
アルミ配線２２と、半導体拡散領域、すなわちＮ⁺型ソ
ース・ドレイン領域９１および９２、Ｐ⁺型ソース・ド
レイン領域８１および８２との電気的な接続を、層間絶
縁膜１１および１４を貫通して形成され、内部に埋め込
み層２８を有するストレージノードコンタクトホール１
５と、層間絶縁膜２０を貫通して形成され、内部に埋め
込み層２７を有するアルミ配線コンタクトホール２１Ｂ
とで行う。従って、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂの深さが、メモリセル部におけるア
ルミ配線コンタクトホール２１Ａの深さよりも大幅に深
くなることが防止され、深さの違いに起因して、セルプ
レート電極１９がオーバーエッチングされるという事態
を防止することができる。

【０１２７】また、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂのアスペクト比を小さくすることが
でき、導体層をプロセス的に安定して埋め込むことがで
き、アルミ配線と半導体拡散領域とを電気的に安定して
接続することができる。

【０１２８】＜Ｄ．実施の形態４＞ ＜Ｄ−１．製造工程＞本発明に係る実施の形態４とし
て、図２６（ａ）、（ｂ）〜図３０（ａ）、（ｂ）を用
いて円筒キャパシタセルを有する半導体装置の製造方法
を順に説明し、最終工程を示す図３０（ａ）、（ｂ）を
用いて特徴的作用効果について説明する。

【０１２９】ここで、図２６（ａ）はＤＲＡＭのメモリ
セル部を示す部分断面図であり、図２６（ｂ）はＤＲＡ
Ｍのメモリセル部の周辺に形成された、センスアンプや
デコーダなどの周辺回路部を示す部分断面図である。

【０１３０】ここで、図２６（ａ）および図２６（ｂ）
に示す工程に至るまでの工程は、本発明に係る実施の形
態１において、図１（ａ）、（ｂ）〜図４（ａ）、
（ｂ）を用いて説明した工程と同一であり、図示および
説明は省略する。

【０１３１】図２６（ａ）および図２６（ｂ）に示す工
程において、周辺回路部のＮ⁺型ソース・ドレイン領域
９１および９２、Ｐ⁺型ソース・ドレイン領域８１およ
び８２の上部の高融点金属シリサイド膜２４が残るよう
に高融点金属膜２３を除去する。

【０１３２】次に、図２７（ａ）および図２７（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜１１を形成する。

【０１３３】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７２に達するように、周辺回路部におい
てはＮ⁺型ソース・ドレイン領域９１および９２、Ｐ⁺型
ソース・ドレイン領域８１および８２の上部の高融点金
属シリサイド膜２４に達するように、層間絶縁膜１１を
貫通するビット線コンタクトホール１２を形成する。

【０１３４】次に、層間絶縁膜１１の全面に渡ってビッ
ト線形成用導体層を形成するのに伴って、ビット線コン
タクトホール１２内にもビット線形成用導体層を埋め込
む。

【０１３５】そして、写真製版およびエッチングの工程
を経て、少なくともメモリセル部においてはビット線１
３を形成し、周辺回路部ではビット線コンタクトホール
１２内に埋め込み層２５が残るようにビット線形成用導
体層を除去する。

【０１３６】次に、図２８（ａ）および図２８（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１４を形
成する。

【０１３７】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７１および７３に達するように、層間絶
縁膜１１および１４を貫通するストレージノードコンタ
クトホール１５を形成し、周辺回路部においてはビット
線コンタクトホール１２内の埋め込み層２５に達するよ
うに層間絶縁膜１４を貫通するストレージノードコンタ
クトホール１５１（第２のストレージノードコンタクト
ホール）を形成する。

【０１３８】次に、層間絶縁膜１４の全面に渡ってスト
レージノード形成用導体層を、例えばＮ型不純物を高濃
度に導入したＮ⁺ポリシリコンで形成するのに伴って、
ストレージノードコンタクトホール１５および１５１内
にもストレージノード形成用導体層を埋め込む。

【０１３９】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードＳＮの底部を構成する底面膜１６と、底面膜１
６上の絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。なお、周辺回路
部ではストレージノードコンタクトホール１５１内に、
ストレージノード形成用導体層が埋め込み層２８（第５
のストレージノード埋め込み層）として残ることにな
る。

【０１４０】次に、図２９（ａ）および図２９（ｂ）に
示す工程において、ストレージノードＳＮの側壁部を構
成する側面膜１７を形成する工程、キャパシタゲート絶
縁膜１８を形成する工程、セルプレート電極１９を形成
する工程は、本発明に係る実施の形態１において、図８
（ａ）、（ｂ）および図９（ａ）、（ｂ）を用いて説明
した工程と同一であり、同一の構成には同一の符号を付
し、重複する説明は省略する。

【０１４１】次に、図３０（ａ）および図３０（ｂ）に
示す工程において、層間絶縁膜２０を形成する工程、ア
ルミ配線コンタクトホール２１Ａおよび２１Ｂを形成す
る工程、層間絶縁膜２０上にアルミ配線２２を形成する
ことで、円筒キャパシタセルを有する半導体装置を得る
工程は、本発明に係る実施の形態３において、図２５
（ａ）、（ｂ）を用いて説明した工程と同一であり、同
一の構成には同一の符号を付し、重複する説明は省略す
る。

【０１４２】ここで、図２６（ｂ）〜図３０（ｂ）には
示していないが、周辺回路部においてはワード線６１
（すなわちゲート電極６）と同一製造プロセスで形成さ
れるＴＧ配線なども形成されており、その形成位置はゲ
ート電極６とほぼ同じ層に形成されている。従って、ビ
ット線コンタクトホール１２、ストレージノードコンタ
クトホール１５１、アルミ配線コンタクトホール２１Ｂ
を用いてＴＧ配線とアルミ配線２２を電気的に接続して
も良い。

【０１４３】すなわち、図２７（ｂ）に示す工程におい
て、ビット線コンタクトホール１２を形成する際に、層
間絶縁膜１１を貫通しＴＧ配線に達するビット線コンタ
クトホール（ビット線コンタクトホール１２とほぼ同
じ）を同時に形成し、ビット線コンタクトホール１２内
にビット線形成用導体層を埋め込む際に、同時にＴＧ配
線に達するビット線コンタクトホール内にもビット線形
成用導体層を埋め込む。

【０１４４】そして、図２８（ｂ）に示す工程におい
て、層間絶縁膜１４を貫通し、ＴＧ配線に達するビット
線コンタクトホール内の導体層に達するストレージノー
ドコンタクトホール１５１を形成する。

【０１４５】そして、図３０（ｂ）に示す工程におい
て、層間絶縁膜２０を貫通しストレージノードコンタク
トホール１５１内の導体層に達するアルミ配線コンタク
トホール２１Ｂを形成する。

【０１４６】また、図２６（ｂ）〜図３０（ｂ）には示
していないが、周辺回路部においてはビット線１３と同
一製造プロセスで形成されるＢＬ配線なども形成されて
おり、その形成位置はビット線１３とほぼ同じ層に形成
されている。従って、ストレージノードコンタクトホー
ル１５１とアルミ配線コンタクトホール２１Ｂとを用い
て、ＢＬ配線とアルミ配線２２とを電気的に接続しても
良い。

【０１４７】＜Ｄ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態４によれば、図３０
（ｂ）に示すように、周辺回路部の層間絶縁膜２０上の
アルミ配線２２と、半導体拡散領域、すなわちＮ⁺型ソ
ース・ドレイン領域９１および９２、Ｐ⁺型ソース・ド
レイン領域８１および８２との電気的な接続を、層間絶
縁膜１１を貫通して形成され、内部に埋め込み層２５を
有するビット線コンタクトホール１２と、層間絶縁膜１
４を貫通して形成され、内部に埋め込み層２８を有する
ストレージノードコンタクトホール１５１と、層間絶縁
膜２０を貫通して形成され、内部に埋め込み層２７を有
するアルミ配線コンタクトホール２１Ｂとで行う。従っ
て、周辺回路部におけるアルミ配線コンタクトホール２
１Ｂの深さが、メモリセル部におけるアルミ配線コンタ
クトホール２１Ａの深さよりも大幅に深くなることが防
止され、深さの違いに起因して、セルプレート電極１９
がオーバーエッチングされるという事態を防止すること
ができる。

【０１４８】なお、この効果はビット線コンタクトホー
ル１２、ストレージノードコンタクトホール１５１、ア
ルミ配線コンタクトホール２１Ｂを用いて、ＴＧ配線と
アルミ配線とを接続する場合においても同様である。

【０１４９】また、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂのアスペクト比を小さくすることが
でき、導体層をプロセス的に安定して埋め込むことがで
き、アルミ配線と半導体拡散領域とを電気的に安定して
接続することができる。

【０１５０】＜Ｅ．実施の形態５＞ ＜Ｅ−１．製造工程＞本発明に係る実施の形態５とし
て、図３１（ａ）、（ｂ）〜図３５（ａ）、（ｂ）を用
いて円筒キャパシタセルを有する半導体装置の製造方法
を順に説明し、最終工程を示す図３５（ａ）、（ｂ）を
用いて特徴的作用効果について説明する。

【０１５１】ここで、図３１（ａ）はＤＲＡＭのメモリ
セル部を示す部分断面図であり、図３１（ｂ）はＤＲＡ
Ｍのメモリセル部の周辺に形成された、センスアンプや
デコーダなどの周辺回路部を示す部分断面図である。

【０１５２】ここで、図３１（ａ）および図３１（ｂ）
に示す工程に至るまでの工程は、本発明に係る実施の形
態１において、図１（ａ）、（ｂ）〜図４（ａ）、
（ｂ）を用いて説明した工程と同一であり、図示および
説明は省略する。

【０１５３】図３１（ａ）および図３１（ｂ）に示す工
程において、周辺回路部のＮ⁺型ソース・ドレイン領域
９１および９２、Ｐ⁺型ソース・ドレイン領域８１およ
び８２の上部の高融点金属シリサイド膜２４が残るよう
に高融点金属膜２３を除去する。

【０１５４】次に、図３２（ａ）および図３２（ｂ）に
示す工程において、全面に渡って酸化膜を形成し、平坦
化することにより層間絶縁膜１１を形成する。

【０１５５】次に、メモリセル部においてはＮ型ソース
・ドレイン領域７１〜７３に達するように、周辺回路部
においてはＮ⁺型ソース・ドレイン領域９１および９
２、Ｐ⁺型ソース・ドレイン領域８１および８２の上部
の高融点金属シリサイド膜２４に達するように、層間絶
縁膜１１を貫通するビット線コンタクトホール１２を形
成する。

【０１５６】次に、層間絶縁膜１１の全面に渡ってビッ
ト線形成用導体層を形成するのに伴って、ビット線コン
タクトホール１２内にもビット線形成用導体層を埋め込
む。

【０１５７】そして、写真製版およびエッチングの工程
を経て、メモリセル部においてはＮ型ソース・ドレイン
領域７２に達するコンタクトホール１２（第１のビット
線コンタクトホール）上にビット線１３を形成するとと
もに、Ｎ型ソース・ドレイン領域７１および７３に達す
るコンタクトホール１２（第３のビット線コンタクトホ
ール）内に埋め込み層２５（第３のビット線埋め込み
層）を形成し、周辺回路部ではビット線コンタクトホー
ル１２（第２のビット線コンタクトホール）内に埋め込
み層２５（第２のビット線埋め込み層）が残るようにビ
ット線形成用導体層を除去する。

【０１５８】次に、図３３（ａ）および図３３（ｂ）に
示す工程において、層間絶縁膜１１の全面に渡って酸化
膜を形成し、平坦化することにより層間絶縁膜１４を形
成する。

【０１５９】次に、メモリセル部においては、Ｎ型ソー
ス・ドレイン領域７１および７３に達するコンタクトホ
ール１２内の埋め込み層２５に達するように、層間絶縁
膜１４を貫通するストレージノードコンタクトホール１
５２（第３のストレージノードコンタクトホール）を形
成し、周辺回路部においてはビット線コンタクトホール
１２内の埋め込み層２５に達するように層間絶縁膜１４
を貫通するストレージノードコンタクトホール１５２
（第４のストレージノードコンタクトホール）を形成す
る。

【０１６０】次に、層間絶縁膜１４の全面に渡ってスト
レージノード形成用導体層を形成するのに伴って、メモ
リセル部および周辺回路部のストレージノードコンタク
トホール１５２内にもストレージノード形成用導体層を
埋め込む。

【０１６１】そして、全面に渡って絶縁膜を厚く形成
し、写真製版およびエッチングの工程を経て、ストレー
ジノードＳＮの底部を構成する底面膜１６と、底面膜１
６上の絶縁膜のみが残るように、ストレージノード形成
用導体層および厚い絶縁膜を除去する。なお、メモリセ
ル部および周辺回路部では、ストレージノードコンタク
トホール１５２内に、ストレージノード形成用導体層が
埋め込み層２８（第３および第４のストレージノード埋
め込み層）として残ることになる。

【０１６２】次に、図３４（ａ）および図３４（ｂ）に
示す工程において、ストレージノードＳＮの側壁部を構
成する側面膜１７を形成する工程、キャパシタゲート絶
縁膜１８を形成する工程、セルプレート電極１９を形成
する工程は、本発明に係る実施の形態１において、図８
（ａ）、（ｂ）および図９（ａ）、（ｂ）を用いて説明
した工程と同一であり、同一の構成には同一の符号を付
し、重複する説明は省略する。

【０１６３】次に、図３５（ａ）および図３５（ｂ）に
示す工程において、層間絶縁膜２０を形成する工程、ア
ルミ配線コンタクトホール２１Ａおよび２１Ｂを形成す
る工程、層間絶縁膜２０上にアルミ配線２２を形成する
ことで、円筒キャパシタセルを有する半導体装置を得る
工程は、本発明に係る実施の形態３において、図２５
（ａ）、（ｂ）を用いて説明した工程と同一であり、同
一の構成には同一の符号を付し、重複する説明は省略す
る。

【０１６４】＜Ｅ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態５によれば、図３５
（ｂ）に示すように、メモリセル部においては、層間絶
縁膜１４上のストレージノードＳＮと、半導体拡散領
域、すなわちＮ型ソース・ドレイン領域７１および７３
との電気的な接続を、層間絶縁膜１１を貫通して形成さ
れ、内部に埋め込み層２５を有するビット線コンタクト
ホール１２と、層間絶縁膜１４を貫通して形成され、内
部に埋め込み層２８を有するストレージノードコンタク
トホール１５２とで行う。

【０１６５】また、周辺回路部の層間絶縁膜２０上のア
ルミ配線２２と、半導体拡散領域、すなわちＮ⁺型ソー
ス・ドレイン領域９１および９２、Ｐ⁺型ソース・ドレ
イン領域８１および８２との電気的な接続を、層間絶縁
膜１１を貫通して形成され、内部に埋め込み層２５を有
するビット線コンタクトホール１２と、層間絶縁膜１４
を貫通して形成され、内部に埋め込み層２８を有するス
トレージノードコンタクトホール１５２と、層間絶縁膜
２０を貫通して形成され、内部に埋め込み層２７を有す
るアルミ配線コンタクトホール２１Ｂとで行う。従っ
て、メモリセル部におけるストレージノードコンタクト
ホール１５２と、周辺回路部におけるストレージノード
コンタクトホール１５２とは同じ深さであり、深さの違
いに起因して、ビット線コンタクトホール１２内の埋め
込み層２５がオーバーエッチングされるという事態を防
止することができる。

【０１６６】また、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂの深さが、メモリセル部におけるア
ルミ配線コンタクトホール２１Ａの深さよりも大幅に深
くなることが防止され、深さの違いに起因して、セルプ
レート電極１９がオーバーエッチングされるという事態
を防止することができる。

【０１６７】また、周辺回路部におけるアルミ配線コン
タクトホール２１Ｂのアスペクト比を小さくすることが
でき、導体層をプロセス的に安定して埋め込むことがで
き、アルミ配線と半導体拡散領域とを電気的に安定して
接続することができる。

【０１６８】＜Ｆ．実施の形態の変形例＞以上説明した
本発明に係る実施の形態１〜５においては、アルミ配線
コンタクトホール内のアルミ配線とビット線コンタクト
ホール内の埋め込み層との接続、アルミ配線コンタクト
ホール内のアルミ配線とストレージノードコンタクトホ
ール内の埋め込み層との接続、ストレージノードコンタ
クトホール内の埋め込み層とビット線コンタクトホール
内の埋め込み層との接続は、埋め込み層どうしを直接に
接続する、いわゆるボーダーレス構造について説明した
が、これらの接続はボーダーレス構造に限定されない。

【０１６９】すなわち、下層に位置する埋め込み層の上
部にパッド層を形成し、当該パッドと上層に位置する埋
め込み層とを接続するパッド構造にしても良い。

【０１７０】以下、図３６〜図３８を用いてパッド構造
について説明する。図３６は実施の形態１の最終工程を
示した図１０（ｂ）に対応する図であり、図１０（ｂ）
と同一の構成については同一の符号を付し、重複する説
明は省略する。

【０１７１】図３６において、層間絶縁膜１１を貫通し
て形成されたビット線コンタクトホール１２内には埋め
込み層２５を有し、当該埋め込み層２５の上部には、層
間絶縁膜１１上に延在するパッド層２５Ｐが形成され、
当該パッド層２５Ｐにアルミ配線コンタクトホール２１
Ｂ内の埋め込み層２７が接続される構成となっている。
なお、埋め込み層２５とパッド層２５Ｐは一体で形成さ
れている。

【０１７２】パッド層２５Ｐは埋め込み層２７よりも幅
広く形成されているので、ビット線コンタクトホール１
２およびアルミ配線コンタクトホール２１の相対位置が
多少ずれるようなことがあっても、埋め込み層２７がパ
ッド層２５Ｐ上から完全にずれた位置に接続されること
が防止できる。

【０１７３】図３７は実施の形態３の最終工程を示した
図２５（ｂ）に対応する図であり、図２５（ｂ）と同一
の構成については同一の符号を付し、重複する説明は省
略する。

【０１７４】図３７において、層間絶縁膜１１および１
４を貫通して形成されたストレージノードコンタクトホ
ール１５内には埋め込み層２８を有し、当該埋め込み層
２８の上部には、層間絶縁膜１４上に延在するパッド層
２８Ｐが形成され、当該パッド層２８Ｐにアルミ配線コ
ンタクトホール２１内の埋め込み層２７が接続される構
成となっている。なお、埋め込み層２８とパッド層２８
Ｐは一体で形成されている。

【０１７５】パッド層２８Ｐは埋め込み層２７よりも幅
広く形成されているので、ストレージノードコンタクト
ホール１５およびアルミ配線コンタクトホール２１の相
対位置が多少ずれるようなことがあっても、埋め込み層
２７がパッド層２８Ｐ上から完全にずれた位置に接続さ
れることが防止できる。

【０１７６】図３８は実施の形態４の最終工程を示した
図３０（ｂ）に対応する図であり、図３０（ｂ）と同一
の構成については同一の符号を付し、重複する説明は省
略する。

【０１７７】図３８において、層間絶縁膜１１を貫通し
て形成されたビット線コンタクトホール１２内には埋め
込み層２５を有し、当該埋め込み層２５の上部には、層
間絶縁膜１１上に延在するパッド層２５Ｐが形成され、
パッド層２５Ｐにストレージノードコンタクトホール１
５１内の埋め込み層２８が接続される構成となってい
る。

【０１７８】また、層間絶縁膜１４を貫通して形成され
たストレージノードコンタクトホール１５内には埋め込
み層２８を有し、当該埋め込み層２８の上部には、層間
絶縁膜１４上に延在するパッド層２８Ｐが形成され、当
該パッド層２８Ｐにアルミ配線コンタクトホール２１内
の埋め込み層２７が接続される構成となっている。

【０１７９】パッド層２５Ｐは埋め込み層２８よりも幅
広く形成されているので、ビット線コンタクトホール１
２およびストレージノードコンタクトホール１５１の相
対位置が多少ずれるようなことがあっても、埋め込み層
２８がパッド層２５Ｐ上から完全にずれた位置に接続さ
れることが防止でき、また、パッド層２８Ｐは埋め込み
層２７よりも幅広く形成されているので、ストレージノ
ードコンタクトホール１５およびアルミ配線コンタクト
ホール２１の相対位置が多少ずれるようなことがあって
も、埋め込み層２７がパッド層２８Ｐ上から完全にずれ
た位置に接続されることが防止できる。

【０１８０】また、以上説明した本発明に係る実施の形
態１〜５においては、ビット線１２ビット線コンタクト
ホール内の埋め込み層２５、ストレージノードＳＮ、ス
トレージノードコンタクトホール内の埋め込み層２８
を、Ｎ型不純物を高濃度に導入したＮ⁺ポリシリコンで
形成する構成について説明したが、これらは導体で形成
されていれば良く、金属層でも良く、Ｐ型不純物を高濃
度に導入したＰ⁺ポリシリコンで形成しても良い。

【０１８１】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１および第２の半導体領域と金属配線層と
の電気的な接続を、第２の金属配線コンタクトホールと
第２の接続手段とによって行うことで、第２の金属配線
コンタクトホールを第１の金属配線コンタクトホールと
略同じ深さにすることができ、深さの違いに起因する不
具合、例えば、第２の金属配線コンタクトホールが第１
の金属配線コンタクトホールより深い場合に、プレート
電極がオーバーエッチングされるという事態を防止する
ことができる。また、第２の金属配線コンタクトホール
のアスペクト比が小さくなるので、金属配線層をプロセ
ス的に安定して埋め込むことができ、金属配線層と第１
および第２の半導体領域とを電気的に安定して接続する
ことができる。

【０１８２】本発明に係る請求項２記載の半導体装置に
よれば、第２の接続手段を、第２のビット線コンタクト
ホールと、その内部に形成された第２のビット線埋め込
み層とで構成することで、データ保持部において第１の
ビット線コンタクトホールを形成する際に第２の接続手
段を同時に形成することが可能となる。

【０１８３】本発明に係る請求項３記載の半導体装置に
よれば、データ保持部において第１の接続手段を、第１
のストレージノードコンタクトホールと、その内部に形
成された第１のストレージノード埋め込み層とで構成
し、周辺回路部において第２の接続手段を、第２のビッ
ト線コンタクトホールおよびその内部に形成された第２
のビット線埋め込み層と、第１のストレージノードコン
タクトホールと同じ工程で形成された第２のストレージ
ノードコンタクトホールおよびその内部に形成された第
２のストレージノード埋め込み層とで構成することで、
データ保持部において第１のビット線コンタクトホール
を形成し、かつ第１の接続手段を形成することで第２の
接続手段を同時に形成することが可能となる。

【０１８４】本発明に係る請求項４記載の半導体装置に
よれば、データ保持部において第１の接続手段を、第３
のビット線コンタクトホールおよびその内部に形成され
た第３のビット線埋め込み層と、第３のストレージノー
ドコンタクトホールおよびその内部に形成された第３の
ストレージノード埋め込み層とで構成し、周辺回路部に
おいて第２の接続手段を、第２のビット線コンタクトホ
ールおよびその内部に形成された第２のビット線埋め込
み層と、第４のストレージノードコンタクトホールおよ
びその内部に形成された第４のストレージノード埋め込
み層とで構成することで、第１の接続手段と第２の接続
手段を全く同じ工程で同時に形成することができる。

【０１８５】本発明に係る請求項５記載の半導体装置に
よれば、第２のビット線埋め込み層が、比較的高濃度の
第１導電型の不純物を含んだポリシリコン層である場合
に、周辺回路部の少なくとも第２の半導体領域上に金属
シリサイド膜を備えるので、第２の半導体領域と第１お
よび第３の埋め込み層の導電型が異なるために電流が流
れないといった問題を防止することができる。また、第
１の半導体領域と第１および第３の埋め込み層との間に
金属シリサイド膜を備える場合には、コンタクト抵抗が
低減して、高速動作が可能となる。また、第１の半導体
領域と第１および第３の埋め込み層との間に金属シリサ
イド膜を備えない場合には、接合部での電流リークを防
止することができる。

【０１８６】本発明に係る請求項６記載の半導体装置に
よれば、データ保持部において第１の接続手段を、第１
のストレージノードコンタクトホールと、その内部に形
成されたストレージノードと同じ材質の第１のストレー
ジノード埋め込み層とで構成し、周辺回路部において第
２の接続手段を、第５のストレージノードコンタクトホ
ールと、その内部に形成された第５のストレージノード
埋め込み層とで構成することで、第１の接続手段を形成
する際に第２の接続手段を同時に形成することが可能と
なる。

【０１８７】本発明に係る請求項７記載の半導体装置に
よれば、第５のストレージノード埋め込み層が、比較的
高濃度の第１導電型の不純物を含んだポリシリコン層で
ある場合に、周辺回路部の少なくとも第２の半導体領域
上に金属シリサイド膜を備えるので、第２の半導体領域
と第１および第３の埋め込み層の導電型が異なるために
電流が流れないといった問題を防止することができる。
また、第１の半導体領域と第１および第３の埋め込み層
との間に金属シリサイド膜を備える場合には、コンタク
ト抵抗が低減して、高速動作が可能となる。また、第１
の半導体領域と第１および第３の埋め込み層との間に金
属シリサイド膜を備えない場合には、接合部での電流リ
ークを防止することができる。

【０１８８】本発明に係る請求項８記載の半導体装置の
製造方法によれば、第２の金属配線コンタクトホールを
第１の金属配線コンタクトホールと略同じ深さにするこ
とができ、深さの違いに起因する不具合、例えば、第２
の金属配線コンタクトホールが第１の金属配線コンタク
トホールより深い場合に、プレート電極がオーバーエッ
チングされるという事態を防止し、た半導体装置の具体
的な製造方法を得ることができる。

【０１８９】本発明に係る請求項９記載の半導体装置の
製造方法によれば、データ保持部において第１のビット
線コンタクトホールを形成し、その中に第１のビット線
埋め込み層を形成する際に、第２の接続手段を同時に形
成するための具体的な製造方法を得ることができる。

【０１９０】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、データ保持部において第１のビッ
ト線コンタクトホールを形成し、かつ第１の接続手段を
形成することで、第２の接続手段を形成することができ
る。

【０１９１】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、第１の接続手段と第２の接続手段
を全く同じ工程で同時に形成するための具体的な製造方
法を得ることができる。

【０１９２】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、周辺回路部の少なくとも第２の半
導体領域上に金属シリサイド膜を形成するための具体的
な製造方法を得ることができる。

【０１９３】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、第１の接続手段を形成する際に第
２の接続手段を同時に形成するための具体的な製造方法
を得ることができる。

【０１９４】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、周辺回路部の少なくとも第２の半
導体領域上に金属シリサイド膜を形成するための具体的
な製造方法を得ることができる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図２】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図３】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図４】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図５】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図６】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図７】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図８】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図９】 本発明に係る実施の形態１の製造工程を説明
する断面図である。

【図１０】 本発明に係る実施の形態１の製造工程を説
明する断面図である。

【図１１】 本発明に係る実施の形態１の構成を説明す
る部分平面図である。

【図１２】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１３】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１４】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１５】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１６】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１７】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１８】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図１９】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図２０】 本発明に係る実施の形態２の製造工程を説
明する断面図である。

【図２１】 本発明に係る実施の形態３の製造工程を説
明する断面図である。

【図２２】 本発明に係る実施の形態３の製造工程を説
明する断面図である。

【図２３】 本発明に係る実施の形態３の製造工程を説
明する断面図である。

【図２４】 本発明に係る実施の形態３の製造工程を説
明する断面図である。

【図２５】 本発明に係る実施の形態３の製造工程を説
明する断面図である。

【図２６】 本発明に係る実施の形態４の製造工程を説
明する断面図である。

【図２７】 本発明に係る実施の形態４の製造工程を説
明する断面図である。

【図２８】 本発明に係る実施の形態４の製造工程を説
明する断面図である。

【図２９】 本発明に係る実施の形態４の製造工程を説
明する断面図である。

【図３０】 本発明に係る実施の形態４の製造工程を説
明する断面図である。

【図３１】 本発明に係る実施の形態５の製造工程を説
明する断面図である。

【図３２】 本発明に係る実施の形態５の製造工程を説
明する断面図である。

【図３３】 本発明に係る実施の形態５の製造工程を説
明する断面図である。

【図３４】 本発明に係る実施の形態５の製造工程を説
明する断面図である。

【図３５】 本発明に係る実施の形態５の製造工程を説
明する断面図である。

【図３６】 本発明に係る実施の形態１の変形例の構成
を説明する断面図である。

【図３７】 本発明に係る実施の形態３の変形例の構成
を説明する断面図である。

【図３８】 本発明に係る実施の形態４および５の変形
例の構成を説明する断面図である。

【図３９】 従来の半導体装置の製造工程を説明する断
面図である。

【図４０】 従来の半導体装置の製造工程を説明する断
面図である。

【図４１】 従来の半導体装置の製造工程を説明する断
面図である。

【符号の説明】

１１，１４，２０ 層間絶縁膜、１２ ビット線コンタ
クトホール、１５，１５１ ストレージノードコンタク
トホール、２１Ａ，２１Ｂ アルミ配線コンタクトホー
ル、２３ 高融点金属膜、２４ 高融点金属シリサイド
膜、２５，２７，２８ 埋め込み層。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 電荷を蓄積する容量素子としてスタック
   トキャパシタを有し、該スタックトキャパシタに電荷を
   蓄積することでデータを保持するデータ保持部と、該デ
   ータ保持部に連動して動作する周辺回路部とを同一の半
   導体基板上に備える半導体装置であって、 前記データ保持部は、 前記半導体基板上に形成された第１の層間絶縁膜の第１
   の部分と、 前記第１の層間絶縁膜の第１の部分上に形成されたビッ
   ト線と前記半導体基板とを電気的に接続するように、前
   記第１の層間絶縁膜の第１の部分を貫通して形成され、
   内部に前記ビット線と同じ材質の第１のビット線埋め込
   み層を有する第１のビット線コンタクトホールと、 前記ビット線を覆うように前記第１の層間絶縁膜の第１
   の部分上に形成された第２の層間絶縁膜の第１の部分
   と、 第２の層間絶縁膜の第１の部分上に形成され、前記スタ
   ックトキャパシタを構成するストレージノードと、 前記ストレージノードの表面を覆うように形成されたキ
   ャパシタゲート絶縁膜と、 少なくとも前記ストレージノードおよび前記キャパシタ
   ゲート絶縁膜を覆うように形成されたプレート電極と、 前記ストレージノードと前記半導体基板とを電気的に接
   続する第１の接続手段と、 前記プレート電極を覆うように前記第２の層間絶縁膜の
   第１の部分上に形成された第３の層間絶縁膜の第１の部
   分と、 前記第３の層間絶縁膜の第１の部分上に形成された第１
   の金属配線層と前記プレート電極とを電気的に接続する
   ように、前記第３の層間絶縁膜の第１の部分を貫通して
   形成され、内部に第１の金属埋め込み層を有する第１の
   金属配線コンタクトホールとを備え、 前記周辺回路部は、 前記半導体基板内に選択的に形成された第１導電型の第
   １の半導体領域および第２導電型の第２の半導体領域
   と、 前記第１〜第３の層間絶縁膜の第２の部分と、 少なくとも前記第３の層間絶縁膜の第２の部分を貫通し
   て形成され、内部に第２の金属埋め込み層を有し、前記
   第２の金属配線層に接続される第２の金属配線コンタク
   トホールと、 前記第２の金属配線コンタクトホール内の前記第２の金
   属埋め込み層と、前記第１および第２の半導体領域とを
   電気的に接続する第２の接続手段とを備え、 前記第２の金属配線コンタクトホールは、 前記第１の金属配線コンタクトホールと同じ工程で形成
   され、前記第１の金属配線コンタクトホールと略同じ深
   さを有することを特徴とする半導体装置。
2. 【請求項２】 前記第１の接続手段は、 前記第１および第２の層間絶縁膜の第１の部分を貫通し
   て前記半導体基板に達するように形成された第１のスト
   レージノードコンタクトホールと、その内部に形成され
   た前記ストレージノードと同じ材質の第１のストレージ
   ノード埋め込み層とを有し、 前記第２の接続手段は、 前記第１の層間絶縁膜の第２の部分を貫通して、前記第
   １のビット線コンタクトホールと同じ工程で形成された
   第２のビット線コンタクトホールと、その内部に形成さ
   れた前記ビット線と同じ材質の第２のビット線埋め込み
   層とを有する請求項１記載の半導体装置。
3. 【請求項３】 前記第１の接続手段は、 前記第１および第２の層間絶縁膜の第１の部分を貫通し
   て前記半導体基板に達するように形成された第１のスト
   レージノードコンタクトホールと、その内部に形成され
   た前記ストレージノードと同じ材質の第１のストレージ
   ノード埋め込み層とを有し、 前記第２の接続手段は、 前記第１の層間絶縁膜の第２の部分を貫通して、前記第
   １のビット線コンタクトホールと同じ工程で形成された
   第２のビット線コンタクトホールと、その内部に形成さ
   れた前記ビット線と同じ材質の第２のビット線埋め込み
   層と、 前記第２の層間絶縁膜の第２の部分を貫通して、前記第
   １のストレージノードコンタクトホールと同じ工程で形
   成された第２のストレージノードコンタクトホールと、
   その内部に形成された前記ストレージノードと同じ材質
   の第２のストレージノード埋め込み層とを有する請求項
   １記載の半導体装置。
4. 【請求項４】 前記第１の接続手段は、 前記第１の層間絶縁膜の第１の部分を貫通して、前記第
   １のビット線コンタクトホールと同じ工程で形成された
   第３のビット線コンタクトホールと、その内部に形成さ
   れた前記ビット線と同じ材質の第３のビット線埋め込み
   層と、 前記第２の層間絶縁膜の第１の部分を貫通して形成され
   た第３のストレージノードコンタクトホールと、その内
   部に形成された前記ストレージノードと同じ材質の第３
   のストレージノード埋め込み層とを有し、 前記第２の接続手段は、 前記第１の層間絶縁膜の第２の部分を貫通して、前記第
   １のビット線コンタクトホールと同じ工程で形成された
   第２のビット線コンタクトホールと、その内部に形成さ
   れた前記ビット線と同じ材質の第２のビット線埋め込み
   層と、 前記第２の層間絶縁膜の第２の部分を貫通して、前記第
   ３のストレージノードコンタクトホールと同じ工程で形
   成された第４のストレージノードコンタクトホールと、
   その内部に形成された前記ストレージノードと同じ材質
   の第４のストレージノード埋め込み層とを有する請求項
   １記載の半導体装置。
5. 【請求項５】 第２のビット線埋め込み層は、比較的高
   濃度の第１導電型の不純物を含んだポリシリコン層であ
   って、 前記周辺回路部は、少なくとも前記第２の半導体領域上
   に設けられた金属シリサイド膜を備える請求項２〜請求
   項４のいずれかに記載の半導体装置。
6. 【請求項６】 前記第１の接続手段は、 前記第１および第２の層間絶縁膜の第１の部分を貫通し
   て前記半導体基板に達するように形成された第１のスト
   レージノードコンタクトホールと、その内部に形成され
   た前記ストレージノードと同じ材質の第１のストレージ
   ノード埋め込み層とを有し、 前記第２の接続手段は、 前記第１および第２の層間絶縁膜の第２の部分を貫通し
   て、前記第１のストレージノードコンタクトホールと同
   じ工程で形成された第５のストレージノードコンタクト
   ホールと、その内部に形成された前記ストレージノード
   と同じ材質の第５のストレージノード埋め込み層とを有
   する請求項１記載の半導体装置。
7. 【請求項７】 前記第５のストレージノード埋め込み層
   は、比較的高濃度の第１導電型の不純物を含んだポリシ
   リコン層であって、 前記周辺回路部は、少なくとも前記第２の半導体領域上
   に設けられた金属シリサイド膜を備える請求項６記載の
   半導体装置。
8. 【請求項８】 電荷を蓄積する容量素子としてスタック
   トキャパシタを有し、該スタックトキャパシタに電荷を
   蓄積することでデータを保持するデータ保持部と、該デ
   ータ保持部に連動して動作する周辺回路部とを同一の半
   導体基板上に備える半導体装置の製造方法であって、 (ａ)前記半導体基板上の前記データ保持部および前記周
   辺回路部に、第１の層間絶縁膜の第１の部分および第２
   の部分を形成する工程と、 (ｂ)前記データ保持部において、前記第１の層間絶縁膜
   の第１の部分を貫通して前記半導体基板上に達する第１
   のビット線コンタクトホールを形成した後、前記第１の
   層間絶縁膜の第１の部分上にビット線を形成するととも
   に、前記第１のビット線コンタクトホール内に前記ビッ
   ト線と同じ材質の第１のビット線埋め込み層を形成し
   て、前記ビット線と前記半導体基板とを電気的に接続す
   る工程と、 (ｃ)前記第１の層間絶縁膜の第１の部分上に第２の層間
   絶縁膜の第１の部分を形成し、第２の層間絶縁膜の第１
   の部分上に前記スタックトキャパシタを構成するストレ
   ージノードを形成するとともに、前記ストレージノード
   と前記半導体基板とを電気的に接続する第１の接続手段
   を形成する工程と、 (ｄ)前記ストレージノードの表面を覆うようにキャパシ
   タゲート絶縁膜を形成した後、少なくとも前記ストレー
   ジノードおよび前記キャパシタゲート絶縁膜を覆うよう
   にプレート電極を形成する工程と、 (ｅ)前記プレート電極を覆うように前記第２の層間絶縁
   膜の第１の部分上に第３の層間絶縁膜の第１の部分を形
   成し、該第３の層間絶縁膜の第１の部分を貫通して前記
   プレート電極に達する第１の金属配線コンタクトホール
   を形成した後、前記第３の層間絶縁膜の第１の部分上に
   第１の金属配線を形成するとともに、前記第１の金属配
   線コンタクトホール内に第１の金属埋め込み層を形成し
   て、前記金属配線と前記プレート電極とを電気的に接続
   する工程と、 (ｆ)前記周辺回路部において、第２の層間絶縁膜の第２
   の部分および第３の層間絶縁膜の第２の部分を形成する
   工程と、 (ｇ)前記周辺回路部において、前記半導体基板内に選択
   的に形成された第１導電型の第１の半導体領域および第
   ２導電型の第２の半導体領域に接続される第２の接続手
   段を形成する工程と、 (ｈ)少なくとも前記第３の層間絶縁膜の第２の部分を貫
   通し、前記第２の接続手段に達する第２の金属配線コン
   タクトホールを形成し、前記第３の層間絶縁膜の第２の
   部分上に第２の金属配線層を形成するとともに、前記第
   ２の金属配線コンタクトホール内に、第２の金属埋め込
   み層を形成して、前記第２の接続手段に接続すること
   で、前記第２の金属配線層と前記第１および第２の半導
   体領域とを電気的に接続する工程とを備え、 前記第２の金属配線コンタクトホールは、前記第１の金
   属配線コンタクトホールと略同じ深さを有するように、
   前記第１の金属配線コンタクトホールと同じ工程で形成
   されることを特徴とする半導体装置の製造方法。
9. 【請求項９】 前記工程(ｃ)の前記第１の接続手段を形
   成する工程は、 前記ストレージノードの形成に先だって、前記第１およ
   び第２の層間絶縁膜の第１の部分を貫通して前記半導体
   基板に達するように第１のストレージノードコンタクト
   ホールを形成し、前記第２の層間絶縁膜の第１の部分上
   に前記ストレージノードを形成するとともに、前記第１
   のストレージノードコンタクトホール内に前記ストレー
   ジノードと同じ材質の第１のストレージノード埋め込み
   層を形成する工程を含み、 前記工程(ｇ)の前記第２の接続手段を形成する工程は、 前記データ保持部において前記第１のビット線コンタク
   トホールを形成すると同時に、前記周辺回路部において
   も前記第１の層間絶縁膜の第２の部分を貫通して前記第
   １および第２の半導体領域に達する第２のビット線コン
   タクトホールを形成し、 前記データ保持部において前記第１のビット線埋め込み
   層を形成すると同時に、前記周辺回路部においても前記
   第２のビット線コンタクトホール内に、前記ビット線と
   同じ材質の第２のビット線埋め込み層を形成する工程を
   含む請求項８記載の半導体装置の製造方法。
10. 【請求項１０】 前記工程(ｃ)の前記第１の接続手段を
    形成する工程は、 前記ストレージノードの形成に先だって、前記第１およ
    び第２の層間絶縁膜の第１の部分を貫通して前記半導体
    基板に達するように第１のストレージノードコンタクト
    ホールを形成し、前記第２の層間絶縁膜の第１の部分上
    に前記ストレージノードを形成するとともに、前記第１
    のストレージノードコンタクトホール内に前記ストレー
    ジノードと同じ材質の第１のストレージノード埋め込み
    層を形成する工程を含み、 前記工程(ｇ)の前記第２の接続手段を形成する工程は、 前記データ保持部において、前記第１のビット線コンタ
    クトホールを形成すると同時に、前記周辺回路部におい
    ても前記第１の層間絶縁膜の第２の部分を貫通して前記
    第１および第２の半導体領域に達する第２のビット線コ
    ンタクトホールを形成し、 前記データ保持部において前記第１のビット線埋め込み
    層を形成すると同時に、前記周辺回路部においても前記
    第２のビット線コンタクトホール内に、前記ビット線と
    同じ材質の第２のビット線埋め込み層を形成し、 前記データ保持部において前記第１のストレージノード
    コンタクトホールを形成すると同時に、前記周辺回路部
    においても前記第２の層間絶縁膜の第２の部分を貫通し
    て前記第２のビット線コンタクトホール内の前記第２の
    ビット線の埋め込み層に達する第２のストレージノード
    コンタクトホールを形成し、 前記データ保持部において前記第１のストレージノード
    埋め込み層を形成すると同時に、前記周辺回路部におい
    ても前記第２のストレージノードコンタクトホール内に
    第２のストレージノード埋め込み層を形成する工程を含
    む請求項８記載の半導体装置の製造方法。
11. 【請求項１１】 前記工程(ｃ)の前記第１の接続手段を
    形成する工程は、 前記第１のビット線コンタクトホールを形成すると同時
    に、前記第１の層間絶縁膜の第１の部分を貫通して前記
    半導体基板に達する第３のビット線コンタクトホールを
    形成し、 前記第１のビット線埋め込み層を形成すると同時に、第
    ３のビット線コンタクトホール内にも前記ビット線と同
    じ材質の第３のビット線埋め込み層を形成し、 前記ストレージノードの形成に先だって、前記第２の層
    間絶縁膜の第１の部分を貫通して第３のビット線コンタ
    クトホール内の前記第３のビット線埋め込み層に達する
    ように第３のストレージノードコンタクトホールを形成
    し、 前記第２の層間絶縁膜の第１の部分上に前記ストレージ
    ノードを形成するとともに、前記第３のストレージノー
    ドコンタクトホール内に前記ストレージノードと同じ材
    質の第３のストレージノード埋め込み層を形成する工程
    を含み、 前記工程(ｇ)の前記第２の接続手段を形成する工程は、 前記データ保持部において、前記第１のビット線コンタ
    クトホールを形成すると同時に、前記周辺回路部におい
    ても前記第１の層間絶縁膜の第２の部分を貫通して前記
    第１および第２の半導体領域に達する第２のビット線コ
    ンタクトホールを形成し、 前記データ保持部において前記第１のビット線埋め込み
    層を形成すると同時に、前記周辺回路部においても前記
    第２のビット線コンタクトホール内に、前記ビット線と
    同じ材質の第２のビット線埋め込み層を形成し、 前記データ保持部において前記第３のストレージノード
    コンタクトホールを形成すると同時に、前記周辺回路部
    においても前記第２の層間絶縁膜の第２の部分を貫通し
    て前記第２のビット線コンタクトホール内の前記第２の
    ビット線埋め込み層に達する前記第４のストレージノー
    ドコンタクトホールを形成し、 前記データ保持部において前記第３のストレージノード
    埋め込み層を形成すると同時に、前記周辺回路部におい
    ても前記第４のコンタクトホール内に前記ストレージノ
    ードと同じ材質の第４のストレージノード埋め込み層を
    形成する工程を含む請求項８記載の半導体装置の製造方
    法。
12. 【請求項１２】 前記第２のビット線埋め込み層は、比
    較的高濃度の第１導電型の不純物を含んだポリシリコン
    層で形成され、 前記工程(ａ)において、前記第１の層間絶縁膜の第１の
    部分を形成するのに先だって、少なくとも前記第２の半
    導体領域上に所定の金属膜を形成した後、ランプ加熱を
    行うことで、前記所定の金属膜をシリサイド化すること
    で、少なくとも前記第２の半導体領域上に金属シリサイ
    ド膜を形成する工程を含む請求項９〜請求項１１のいず
    れかに記載の半導体装置の製造方法。
13. 【請求項１３】 前記工程(ｃ)の前記第１の接続手段を
    形成する工程は、 前記ストレージノードの形成に先だって、前記第１およ
    び第２の層間絶縁膜の第１の部分を貫通して前記半導体
    基板に達するように第１のストレージノードコンタクト
    ホールを形成し、前記第２の層間絶縁膜の第１の部分上
    に前記ストレージノードを形成するとともに、前記第１
    のストレージノードコンタクトホール内に前記ストレー
    ジノードと同じ材質の第１のストレージノード埋め込み
    層を形成する工程を含み、 前記工程(ｈ)の前記第２の接続手段を形成する工程は、 前記データ保持部において前記第１のストレージノード
    コンタクトホールを形成すると同時に、前記周辺回路部
    においても前記第１および第２の層間絶縁膜の第２の部
    分を貫通して前記第１および第２の半導体領域に達する
    第５のストレージノードコンタクトホールを形成し、 前記データ保持部において前記第１のストレージノード
    埋め込み層を形成すると同時に、前記周辺回路部におい
    ても前記第５のストレージノードコンタクトホール内
    に、前記ストレージノードと同じ材質の第５のストレー
    ジノード埋め込み層を形成する工程を含む請求項８記載
    の半導体装置の製造方法。
14. 【請求項１４】 前記第５のストレージノード埋め込み
    層は、比較的高濃度の第１導電型の不純物を含んだポリ
    シリコン層で形成され、 前記工程(ａ)において、前記第１の層間絶縁膜の第１の
    部分を形成するのに先だって、少なくとも前記第２の半
    導体領域上に所定の金属膜を形成した後、ランプ加熱を
    行うことで、前記所定の金属膜をシリサイド化すること
    で、少なくとも前記第２の半導体領域上に金属シリサイ
    ド膜を形成する工程を含む請求項１３記載の半導体装置
    の製造方法。