JP2001077212A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
(57)【要約】
【課題】ゲートフリンジやショートニングを考慮するこ
となく、微細で大容量のメモリセルを実現する。 【解決手段】インバータ部１５及びトランスファー部１
６の各ゲート電極１１は素子領域１２上のみに存在する
ように形成され、このゲート電極１１はローカルインタ
ーコネクト１３により接続されている。
となく、微細で大容量のメモリセルを実現する。 【解決手段】インバータ部１５及びトランスファー部１
６の各ゲート電極１１は素子領域１２上のみに存在する
ように形成され、このゲート電極１１はローカルインタ
ーコネクト１３により接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離及びゲー
ト電極の形成に係わり、特にメモリセルに適用される半
導体装置及びその製造方法に関する。
ト電極の形成に係わり、特にメモリセルに適用される半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図３１に従来のＳＲＡＭメモリセルアレ
イの一例を示す。ここでは、素子領域６４ｂ、ゲート電
極６６ａ、ローカルインターコネクト７０ａのみを示し
ている。以下、単位メモリセル部５９の製造方法につい
て説明する。
イの一例を示す。ここでは、素子領域６４ｂ、ゲート電
極６６ａ、ローカルインターコネクト７０ａのみを示し
ている。以下、単位メモリセル部５９の製造方法につい
て説明する。
【０００３】まず、図３２に示すように、半導体基板６
０上に絶縁膜６１が形成され、この絶縁膜６１上に埋め
込み材の研磨時にストッパーとなる例えば窒化膜６２が
形成される。
０上に絶縁膜６１が形成され、この絶縁膜６１上に埋め
込み材の研磨時にストッパーとなる例えば窒化膜６２が
形成される。
【０００４】次に、図３３に示すように、窒化膜６２上
にパターニングされたレジスト６３が形成される。この
レジスト６３をマスクとして、異方性エッチングによ
り、窒化膜６２、絶縁膜６１、半導体基板６０が除去さ
れ、素子分離領域溝６４が形成される。ここで、半導体
基板６０のエッチングは、レジスト６３をマスクとして
行う方法に限定されず、レジスト６３のパターンを窒化
膜６２に転写して、窒化膜６２をマスクとして行っても
よい。
にパターニングされたレジスト６３が形成される。この
レジスト６３をマスクとして、異方性エッチングによ
り、窒化膜６２、絶縁膜６１、半導体基板６０が除去さ
れ、素子分離領域溝６４が形成される。ここで、半導体
基板６０のエッチングは、レジスト６３をマスクとして
行う方法に限定されず、レジスト６３のパターンを窒化
膜６２に転写して、窒化膜６２をマスクとして行っても
よい。
【０００５】次に、レジスト６３が除去され、酸化処理
が行われ、図３４に示すように、全面に素子分離領域溝
６４に埋め込む絶縁膜として例えば酸化膜６５が形成さ
れる。
が行われ、図３４に示すように、全面に素子分離領域溝
６４に埋め込む絶縁膜として例えば酸化膜６５が形成さ
れる。
【０００６】次に、図３５に示すように、ドライエッチ
ング、もしくは機械的化学研磨法により、酸化膜６５が
除去され、窒化膜６２の表面が露出される。
ング、もしくは機械的化学研磨法により、酸化膜６５が
除去され、窒化膜６２の表面が露出される。
【０００７】次に、図３６に示すように、窒化膜６２、
酸化膜６５が除去され、素子分離領域６４ａが形成され
る。
酸化膜６５が除去され、素子分離領域６４ａが形成され
る。
【０００８】次に、ウェルやチャネルを形成するイオン
注入が行われ、絶縁膜６１が除去される。その後、図３
７に示すように、新たに半導体基板６０上にゲート絶縁
膜６１ａが形成される。このゲート絶縁膜６１ａ上にゲ
ート電極となる多結晶シリコン膜６６が形成される。こ
の多結晶シリコン膜６６上にパターニングされたレジス
ト６７が形成される。
注入が行われ、絶縁膜６１が除去される。その後、図３
７に示すように、新たに半導体基板６０上にゲート絶縁
膜６１ａが形成される。このゲート絶縁膜６１ａ上にゲ
ート電極となる多結晶シリコン膜６６が形成される。こ
の多結晶シリコン膜６６上にパターニングされたレジス
ト６７が形成される。
【０００９】次に、このレジスト６７をマスクとして、
多結晶シリコン膜６６が除去され、図３８に示すよう
に、ゲート電極６６ａが形成される。その後、レジスト
６７が除去される。
多結晶シリコン膜６６が除去され、図３８に示すよう
に、ゲート電極６６ａが形成される。その後、レジスト
６７が除去される。
【００１０】次に、図３９に示すように、全面に層間絶
縁膜６８が形成され、この層間絶縁膜６８上にパターニ
ングされたレジスト（図示せず）が形成される。このレ
ジストをマスクとして、層間絶縁膜６８が除去され、局
所配線（ローカルインターコネクト）形成部６９が形成
される。次に、全面に金属膜７０が堆積され、ローカル
インターコネクト形成部６９が埋め込まれる。その後、
金属膜７０が除去され、層間絶縁膜６８の表面が露出さ
れる。このようにして、ローカルインターコネクト７０
ａが形成される。
縁膜６８が形成され、この層間絶縁膜６８上にパターニ
ングされたレジスト（図示せず）が形成される。このレ
ジストをマスクとして、層間絶縁膜６８が除去され、局
所配線（ローカルインターコネクト）形成部６９が形成
される。次に、全面に金属膜７０が堆積され、ローカル
インターコネクト形成部６９が埋め込まれる。その後、
金属膜７０が除去され、層間絶縁膜６８の表面が露出さ
れる。このようにして、ローカルインターコネクト７０
ａが形成される。
【００１１】ここで、図４０に、図３９の平面図を示
す。また、図４１に、図４０の４１−４１線に沿った断
面図を示す。
す。また、図４１に、図４０の４１−４１線に沿った断
面図を示す。
【００１２】
【発明が解決しようとする課題】上記従来技術では、Ｍ
ＯＳトランジスタのゲート電極６６ａを形成する際、図
３７に示すように、パターニングしたレジスト６７を形
成する。ここで、図３７の平面図を図４２に示す。
ＯＳトランジスタのゲート電極６６ａを形成する際、図
３７に示すように、パターニングしたレジスト６７を形
成する。ここで、図３７の平面図を図４２に示す。
【００１３】図４２に示すように、レジスト６７は、イ
ンバータ部６５ａとトランスファー部６５ｂにそれぞれ
形成される。この際、レジスト６７は、リソグラフィ工
程における下地パターン（例えば素子領域６４ｂ）に対
する合わせずれを考慮し、パターニングする必要があ
る。従って、レジスト６７は、この分の余裕領域として
いわゆるフリンジＦ１を設けてパターンＬ１が形成され
る。
ンバータ部６５ａとトランスファー部６５ｂにそれぞれ
形成される。この際、レジスト６７は、リソグラフィ工
程における下地パターン（例えば素子領域６４ｂ）に対
する合わせずれを考慮し、パターニングする必要があ
る。従って、レジスト６７は、この分の余裕領域として
いわゆるフリンジＦ１を設けてパターンＬ１が形成され
る。
【００１４】しかしながら、素子の微細化に伴い、露光
で解像する寸法が小さくなると、実際のレジスト６７の
パターン通りに像を転写することができなくなる。
で解像する寸法が小さくなると、実際のレジスト６７の
パターン通りに像を転写することができなくなる。
【００１５】つまり、レジスト６７をパターンＬ１のよ
うな線状に形成したいが、図４３に示すように、形成さ
れたレジスト６７ａの長さが短くなるショートニングと
呼ばれる現象が生じる。
うな線状に形成したいが、図４３に示すように、形成さ
れたレジスト６７ａの長さが短くなるショートニングと
呼ばれる現象が生じる。
【００１６】従って、パターンＬ１がパターンＬ２のよ
うに短くなる。その結果、フリンジの長さがＦ１からＦ
２に短くなり、場合によっては合わせ余裕量より小さく
なる。このため、正常なトランジスタ動作ができないと
いう問題が生じる。
うに短くなる。その結果、フリンジの長さがＦ１からＦ
２に短くなり、場合によっては合わせ余裕量より小さく
なる。このため、正常なトランジスタ動作ができないと
いう問題が生じる。
【００１７】そこで、上記問題を解決する方法として、
レジスト６７のパターニングの際に、Ｆ１の量をショー
トニング量分だけ大きくする方法がある。しかし、Ｆ１
を大きくするとセルが大きくなり、大容量のメモリセル
を実現する場合は、チップサイズが大きくなる。
レジスト６７のパターニングの際に、Ｆ１の量をショー
トニング量分だけ大きくする方法がある。しかし、Ｆ１
を大きくするとセルが大きくなり、大容量のメモリセル
を実現する場合は、チップサイズが大きくなる。
【００１８】また、セルサイズを大きくせずにＦ１を大
きくする方法として、ゲート電極スペースＳ１を縮小す
る方法も考えられる。しかし、Ｓ１を小さくして解像限
界を超えてしまう場合、分離すべき電極（例えばインバ
ータ部６５ａの電極６６ａとトランスファー部６５ｂの
電極６６ａ）同士がつながる。従って、この方法もまた
正常なトランジスタ動作を妨げる。
きくする方法として、ゲート電極スペースＳ１を縮小す
る方法も考えられる。しかし、Ｓ１を小さくして解像限
界を超えてしまう場合、分離すべき電極（例えばインバ
ータ部６５ａの電極６６ａとトランスファー部６５ｂの
電極６６ａ）同士がつながる。従って、この方法もまた
正常なトランジスタ動作を妨げる。
【００１９】このように、従来のゲート電極の形成方法
及びメモリセル構造では、微細な大容量メモリセルを実
現することが極めて困難な状況になってきている。
及びメモリセル構造では、微細な大容量メモリセルを実
現することが極めて困難な状況になってきている。
【００２０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ゲートフリン
ジやショートニングを考慮することなく、微細で大容量
のメモリセルを実現できる半導体装置及びその製造方法
を提供することにある。
たものであり、その目的とするところは、ゲートフリン
ジやショートニングを考慮することなく、微細で大容量
のメモリセルを実現できる半導体装置及びその製造方法
を提供することにある。
【００２１】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００２２】本発明の半導体装置は、半導体基板内の素
子領域と、前記素子領域を分離する素子分離領域と、前
記素子領域上のみに形成された複数のゲート電極とを有
する。
子領域と、前記素子領域を分離する素子分離領域と、前
記素子領域上のみに形成された複数のゲート電極とを有
する。
【００２３】また、本発明の半導体装置は、半導体基板
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記素子領域同士を接続する第２の局所配線とを有す
る。
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記素子領域同士を接続する第２の局所配線とを有す
る。
【００２４】また、本発明の半導体装置は、半導体基板
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記素子領域同士を接続する第２の局所配線と、前記ゲ
ート電極同士及び前記素子領域同士を接続せず、各前記
素子領域上に形成された複数の第３の局所配線と、前記
第３の局所配線同士を接続する配線とを有する。
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記素子領域同士を接続する第２の局所配線と、前記ゲ
ート電極同士及び前記素子領域同士を接続せず、各前記
素子領域上に形成された複数の第３の局所配線と、前記
第３の局所配線同士を接続する配線とを有する。
【００２５】また、本発明の半導体装置は、半導体基板
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記ゲート電極同士及び前記素子領域同士を接続せず、
各前記素子領域上に形成された複数の第２の局所配線
と、前記第２の局所配線同士を接続する配線とを有す
る。
内の素子領域と、前記素子領域を分離する素子分離領域
と、前記素子領域上のみに形成された複数のゲート電極
と、前記ゲート電極同士を接続する第１の局所配線と、
前記ゲート電極同士及び前記素子領域同士を接続せず、
各前記素子領域上に形成された複数の第２の局所配線
と、前記第２の局所配線同士を接続する配線とを有す
る。
【００２６】前記ゲート電極の側面に形成された側壁と
をさらに有してもよい。
をさらに有してもよい。
【００２７】前記ゲート電極下端部の前記素子領域の表
面に形成された低濃度拡散領域と、前記低濃度拡散領域
と連続して形成された前記低濃度拡散領域より不純物濃
度の高い高濃度拡散領域とをさらに有してもよい。
面に形成された低濃度拡散領域と、前記低濃度拡散領域
と連続して形成された前記低濃度拡散領域より不純物濃
度の高い高濃度拡散領域とをさらに有してもよい。
【００２８】前記ゲート電極上及び前記素子領域上に形
成されたシリサイド膜とをさらに有してもよい。
成されたシリサイド膜とをさらに有してもよい。
【００２９】前記素子分離領域は、トレンチ構造であ
る。
る。
【００３０】前記ゲート電極は、前記第１乃至第３の局
所配線を形成している材料と異なる種類の材料である。
所配線を形成している材料と異なる種類の材料である。
【００３１】前記第２の局所配線の膜厚は、前記ゲート
電極の膜厚より厚い膜厚である。
電極の膜厚より厚い膜厚である。
【００３２】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極材を形成する工程と、前記半導体基
板内に素子領域を分離する素子分離領域を形成する工程
と、前記ゲート電極材上にパターニングされたレジスト
を形成する工程と、前記レジストをマスクとして前記ゲ
ート電極材を除去し、前記ゲート絶縁膜上の前記素子領
域上のみに複数のゲート電極を形成する工程と、前記レ
ジストを除去する工程と、全面に層間膜を形成する工程
と、前記層間膜内に、前記ゲート電極同士及び前記素子
領域同士をそれぞれ接続する局所配線を形成する工程と
を含む。
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極材を形成する工程と、前記半導体基
板内に素子領域を分離する素子分離領域を形成する工程
と、前記ゲート電極材上にパターニングされたレジスト
を形成する工程と、前記レジストをマスクとして前記ゲ
ート電極材を除去し、前記ゲート絶縁膜上の前記素子領
域上のみに複数のゲート電極を形成する工程と、前記レ
ジストを除去する工程と、全面に層間膜を形成する工程
と、前記層間膜内に、前記ゲート電極同士及び前記素子
領域同士をそれぞれ接続する局所配線を形成する工程と
を含む。
【００３３】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にダミーゲート材を形成する工程と、前記
半導体基板内に素子領域を分離する素子分離領域を形成
する工程と、前記ダミーゲート材上にパターニングされ
たレジストを形成する工程と、前記レジストをマスクと
して前記ダミーゲート材を除去し、前記ゲート絶縁膜上
の素子領域上のみに複数のダミーゲートを形成する工程
と、前記レジストを除去する工程と、全面に第１の層間
膜を形成する工程と、前記第１の層間膜を平坦化し、前
記ダミーゲートの表面を露出する工程と、前記ダミーゲ
ートを除去し、開口部を形成する工程と、前記開口部か
らイオン注入を行う工程と、全面にゲート電極材を形成
し、前記開口部を埋め込む工程と、前記ゲート電極材を
除去し、前記第１の層間膜の表面を露出することによ
り、前記開口部にゲート電極を形成する工程と、全面に
第２の層間膜を形成する工程と、前記第２の層間膜内
に、前記ゲート電極同士及び前記素子領域同士をそれぞ
れ接続する局所配線を形成する工程とを含む。
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にダミーゲート材を形成する工程と、前記
半導体基板内に素子領域を分離する素子分離領域を形成
する工程と、前記ダミーゲート材上にパターニングされ
たレジストを形成する工程と、前記レジストをマスクと
して前記ダミーゲート材を除去し、前記ゲート絶縁膜上
の素子領域上のみに複数のダミーゲートを形成する工程
と、前記レジストを除去する工程と、全面に第１の層間
膜を形成する工程と、前記第１の層間膜を平坦化し、前
記ダミーゲートの表面を露出する工程と、前記ダミーゲ
ートを除去し、開口部を形成する工程と、前記開口部か
らイオン注入を行う工程と、全面にゲート電極材を形成
し、前記開口部を埋め込む工程と、前記ゲート電極材を
除去し、前記第１の層間膜の表面を露出することによ
り、前記開口部にゲート電極を形成する工程と、全面に
第２の層間膜を形成する工程と、前記第２の層間膜内
に、前記ゲート電極同士及び前記素子領域同士をそれぞ
れ接続する局所配線を形成する工程とを含む。
【００３４】前記ゲート電極の側面に側壁を形成する工
程をさらに含んでもよい。
程をさらに含んでもよい。
【００３５】前記ゲート電極下端部の前記素子領域の表
面に低濃度拡散領域を形成する工程と、前記低濃度拡散
領域と連続し、前記低濃度拡散領域より不純物濃度の高
い高濃度拡散領域を形成する工程とをさらに含んでもよ
い。
面に低濃度拡散領域を形成する工程と、前記低濃度拡散
領域と連続し、前記低濃度拡散領域より不純物濃度の高
い高濃度拡散領域を形成する工程とをさらに含んでもよ
い。
【００３６】前記ゲート電極上及び前記素子領域上にシ
リサイド膜を形成する工程をさらに含んでもよい。
リサイド膜を形成する工程をさらに含んでもよい。
【００３７】前記イオン注入後、前記開口部の底部の前
記ゲート絶縁膜を除去し、前記半導体基板の表面を露出
する工程と、前記露出した半導体基板上に再度絶縁膜を
形成する工程とをさらに含んでもよい。
記ゲート絶縁膜を除去し、前記半導体基板の表面を露出
する工程と、前記露出した半導体基板上に再度絶縁膜を
形成する工程とをさらに含んでもよい。
【００３８】前記素子分離領域は、トレンチ構造であ
る。
る。
【００３９】前記ゲート電極材は、前記局所配線を形成
している材料と異なる種類の材料である。
している材料と異なる種類の材料である。
【００４０】前記素子領域同士を接続する局所配線の膜
厚は、前記ゲート電極の膜厚より厚い膜厚である。
厚は、前記ゲート電極の膜厚より厚い膜厚である。
【００４１】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００４２】［第１の実施例］まず、図１に、本発明の
第１の実施例をＳＲＡＭのメモリセルに適用した場合を
示す。また、図２に、図１の単位メモリセル１４の拡大
図を示す。
第１の実施例をＳＲＡＭのメモリセルに適用した場合を
示す。また、図２に、図１の単位メモリセル１４の拡大
図を示す。
【００４３】図１、図２に示すように、第１の実施例の
特徴は、インバータ部１５及びトランスファー部１６の
各ゲート電極１１は素子領域１２上のみに存在するよう
に形成され、このゲート電極１１はローカルインターコ
ネクト１３を用いて接続されていることである。
特徴は、インバータ部１５及びトランスファー部１６の
各ゲート電極１１は素子領域１２上のみに存在するよう
に形成され、このゲート電極１１はローカルインターコ
ネクト１３を用いて接続されていることである。
【００４４】図３に、図２の３−３線に沿った断面図を
示す。図４に、図２の４−４線に沿った断面図を示す。
図３、図４に示すように、ゲート電極１１は、素子領域
１２上のみに形成している。また、ローカルインターコ
ネクト１３は、インバータ部１５の各素子領域１２とト
ランスファー部１６の各素子領域１２をそれぞれ接続す
るとともに、配線の引出部となっている。
示す。図４に、図２の４−４線に沿った断面図を示す。
図３、図４に示すように、ゲート電極１１は、素子領域
１２上のみに形成している。また、ローカルインターコ
ネクト１３は、インバータ部１５の各素子領域１２とト
ランスファー部１６の各素子領域１２をそれぞれ接続す
るとともに、配線の引出部となっている。
【００４５】次に、図５乃至図２０を参照して本発明の
第１の実施例に係る半導体装置の製造方法について説明
する。
第１の実施例に係る半導体装置の製造方法について説明
する。
【００４６】まず、図５に示すように、半導体基板２０
上にゲート絶縁膜２１が形成され、このゲート絶縁膜２
１上にゲート電極となる多結晶シリコン膜２２が形成さ
れる。この多結晶シリコン膜２２上にエッチングマスク
材２３が形成される。ここで、マスク材２３としては、
後述する素子分離溝を形成するために半導体基板２０を
エッチングするときにエッチングの選択比が確保できれ
ばよく、例えば酸化膜や窒化膜等が用いられる。
上にゲート絶縁膜２１が形成され、このゲート絶縁膜２
１上にゲート電極となる多結晶シリコン膜２２が形成さ
れる。この多結晶シリコン膜２２上にエッチングマスク
材２３が形成される。ここで、マスク材２３としては、
後述する素子分離溝を形成するために半導体基板２０を
エッチングするときにエッチングの選択比が確保できれ
ばよく、例えば酸化膜や窒化膜等が用いられる。
【００４７】次に、図６に示すように、マスク材２３上
にパターニングされたレジスト２４が形成される。この
レジスト２４をマスクとして、異方性エッチングによ
り、マスク材２３、多結晶シリコン膜２２、ゲート絶縁
膜２１が除去され、半導体基板２０の表面が露出され
る。その後、レジスト２４が除去される。
にパターニングされたレジスト２４が形成される。この
レジスト２４をマスクとして、異方性エッチングによ
り、マスク材２３、多結晶シリコン膜２２、ゲート絶縁
膜２１が除去され、半導体基板２０の表面が露出され
る。その後、レジスト２４が除去される。
【００４８】次に、図７に示すように、マスク材２３を
マスクとして、半導体基板２０が後述する素子分離領域
として必要な所望の深さまで除去され、素子分離溝２５
が形成される。尚、素子分離溝２５はレジスト２４を除
去した後に形成しているがこの方法に限定されない。例
えばレジスト２４を用いて素子分離溝２５を形成しても
よく、素子分離溝２５の形成方法は本発明の効果に影響
を与えない。
マスクとして、半導体基板２０が後述する素子分離領域
として必要な所望の深さまで除去され、素子分離溝２５
が形成される。尚、素子分離溝２５はレジスト２４を除
去した後に形成しているがこの方法に限定されない。例
えばレジスト２４を用いて素子分離溝２５を形成しても
よく、素子分離溝２５の形成方法は本発明の効果に影響
を与えない。
【００４９】次に、図８に示すように、全面に絶縁膜２
６が形成され、素子分離溝２５が埋め込まれる。
６が形成され、素子分離溝２５が埋め込まれる。
【００５０】次に、絶縁膜２６及びマスク材２３が除去
され、図９に示すように、多結晶シリコン膜２２の表面
が露出される。ここで、絶縁膜２６及びマスク材２３の
除去方法は、例えば研磨でもドライエッチングでもよ
く、絶縁膜２６及びマスク材２３が除去でき、多結晶シ
リコン膜２２の表面の平坦度が確保されればよい。この
ようにして、素子分離領域２５ａが形成される。
され、図９に示すように、多結晶シリコン膜２２の表面
が露出される。ここで、絶縁膜２６及びマスク材２３の
除去方法は、例えば研磨でもドライエッチングでもよ
く、絶縁膜２６及びマスク材２３が除去でき、多結晶シ
リコン膜２２の表面の平坦度が確保されればよい。この
ようにして、素子分離領域２５ａが形成される。
【００５１】次に、図１０に示すように、多結晶シリコ
ン膜２２上にリソグラフィによりパターニングされたレ
ジスト２７が形成される。ここで、図１０は図１１の１
０−１０線に沿った断面を示している。図１１に示すよ
うに、インバータ部１５とトランスファー部１６のレジ
スト２７は連続して形成されている。
ン膜２２上にリソグラフィによりパターニングされたレ
ジスト２７が形成される。ここで、図１０は図１１の１
０−１０線に沿った断面を示している。図１１に示すよ
うに、インバータ部１５とトランスファー部１６のレジ
スト２７は連続して形成されている。
【００５２】次に、レジスト２７をマスクとして、多結
晶シリコン膜２２が除去され、図１２に示すように、ゲ
ート電極２２ａが形成される。ここで、ここで、図１２
は図１３の１２−１２線に沿った断面を示している。図
１３に示すように、ゲート電極２２ａは素子領域２５ｂ
上のみに形成されている。
晶シリコン膜２２が除去され、図１２に示すように、ゲ
ート電極２２ａが形成される。ここで、ここで、図１２
は図１３の１２−１２線に沿った断面を示している。図
１３に示すように、ゲート電極２２ａは素子領域２５ｂ
上のみに形成されている。
【００５３】次に、図１４に示すように、全面に層間絶
縁膜２８が形成される。
縁膜２８が形成される。
【００５４】次に、図１５に示すように、層間絶縁膜２
８上にパターニングされたレジスト２９が形成される。
このレジスト２９をマスクとして、層間絶縁膜２８が除
去され、ローカルインターコネクト形成部３０が形成さ
れる。
８上にパターニングされたレジスト２９が形成される。
このレジスト２９をマスクとして、層間絶縁膜２８が除
去され、ローカルインターコネクト形成部３０が形成さ
れる。
【００５５】次に、図１６に示すように、全面に金属膜
３１ａが形成され、ローカルインターコネクト形成部３
０が埋め込まれる。その後、金属膜３１ａが除去され、
層間絶縁膜２８の表面が露出される。このようにして、
ローカルインターコネクト形成部３０にローカルインタ
ーコネクト３１が形成される。ここで、ローカルインタ
ーコネクト３１を形成する金属膜３１ａの材料は、例え
ばタングステン（Ｗ）のような高融点金属等があげられ
るが、導電性の材料であればよい。
３１ａが形成され、ローカルインターコネクト形成部３
０が埋め込まれる。その後、金属膜３１ａが除去され、
層間絶縁膜２８の表面が露出される。このようにして、
ローカルインターコネクト形成部３０にローカルインタ
ーコネクト３１が形成される。ここで、ローカルインタ
ーコネクト３１を形成する金属膜３１ａの材料は、例え
ばタングステン（Ｗ）のような高融点金属等があげられ
るが、導電性の材料であればよい。
【００５６】また、図１６は図１７の１６−１６線に沿
った断面を示している。図１７に示すように、インバー
タ部１５におけるローカルインターコネクト３１は、ゲ
ート電極２２ａ同士を接続しているゲート電極接続部３
１ａ、３１ｂと、素子領域同士を接続している素子領域
接続部３１ｃ、３１ｄからなり、トランスファー部１６
におけるローカルインターコネクト３１は、ワード線と
なるワード線部３１ｅからなる。従って、素子分離領域
２５ｂ上のみに形成された各ゲート電極２２ａはローカ
ルインターコネクト３１ａ、３１ｂによって接続されて
いる。
った断面を示している。図１７に示すように、インバー
タ部１５におけるローカルインターコネクト３１は、ゲ
ート電極２２ａ同士を接続しているゲート電極接続部３
１ａ、３１ｂと、素子領域同士を接続している素子領域
接続部３１ｃ、３１ｄからなり、トランスファー部１６
におけるローカルインターコネクト３１は、ワード線と
なるワード線部３１ｅからなる。従って、素子分離領域
２５ｂ上のみに形成された各ゲート電極２２ａはローカ
ルインターコネクト３１ａ、３１ｂによって接続されて
いる。
【００５７】次に、図１８に示すように、全面に絶縁膜
３２が形成され、この絶縁膜３２上にパターニングされ
たレジスト（図示せず）が形成される。このレジストを
マスクとして溝が形成される。次に、全面に金属膜３３
ａが形成され、溝が埋め込まれる。この金属膜３３ａが
除去され、絶縁膜３２の表面を露出することにより、接
続孔３３が形成される。次に、全面に金属膜３４ａが形
成され、この金属膜３４ａ上にパターニングされたレジ
スト（図示せず）が形成される。このレジストをマスク
として、金属膜３４ａが除去され、配線３４が形成され
る。ここで、配線３４を形成する金属膜３４ａは、例え
ばアルミニウム（Ａｌ）、タングステン（Ｗ）、チタン
（Ｔｉ）、チタンナイトライド（ＴｉＮ）、銅（Ｃ
ｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）等の金属膜及び積層構造が一般
的に用いられる。また、接続孔３３を形成する金属膜３
３ａは、例えばＷ等の金属膜が一般的に用いられる。ま
た、接続孔３３は、配線３４と同時に形成することも可
能であり、この形成方法による違いで、本発明の効果が
薄れることはない。
３２が形成され、この絶縁膜３２上にパターニングされ
たレジスト（図示せず）が形成される。このレジストを
マスクとして溝が形成される。次に、全面に金属膜３３
ａが形成され、溝が埋め込まれる。この金属膜３３ａが
除去され、絶縁膜３２の表面を露出することにより、接
続孔３３が形成される。次に、全面に金属膜３４ａが形
成され、この金属膜３４ａ上にパターニングされたレジ
スト（図示せず）が形成される。このレジストをマスク
として、金属膜３４ａが除去され、配線３４が形成され
る。ここで、配線３４を形成する金属膜３４ａは、例え
ばアルミニウム（Ａｌ）、タングステン（Ｗ）、チタン
（Ｔｉ）、チタンナイトライド（ＴｉＮ）、銅（Ｃ
ｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）等の金属膜及び積層構造が一般
的に用いられる。また、接続孔３３を形成する金属膜３
３ａは、例えばＷ等の金属膜が一般的に用いられる。ま
た、接続孔３３は、配線３４と同時に形成することも可
能であり、この形成方法による違いで、本発明の効果が
薄れることはない。
【００５８】また、図１８は図１９の１８−１８線に沿
った断面を示している。図１９に示すように、ローカル
インターコネクト３１の一方のゲート電極接続部３１ａ
と素子領域接続部３１ｄが配線３４ａによって接続さ
れ、他方のゲート電極接続部３１ｂと素子領域接続部３
１ｃが配線３４ｂによって接続されている。このよう
に、配線３４ａ、３４ｂにより、ＳＲＡＭメモリセルの
クロスカップル部が形成されている。
った断面を示している。図１９に示すように、ローカル
インターコネクト３１の一方のゲート電極接続部３１ａ
と素子領域接続部３１ｄが配線３４ａによって接続さ
れ、他方のゲート電極接続部３１ｂと素子領域接続部３
１ｃが配線３４ｂによって接続されている。このよう
に、配線３４ａ、３４ｂにより、ＳＲＡＭメモリセルの
クロスカップル部が形成されている。
【００５９】後は、通常の配線層形成工程に従って、メ
モリセルが形成されるが、その方法は周知のプロセスで
あるので、ここでは特に説明しない。
モリセルが形成されるが、その方法は周知のプロセスで
あるので、ここでは特に説明しない。
【００６０】尚、第１の実施例は、上記構造に限定され
ない。例えば、図２０に示すように、短チャネル効果を
抑制するために、ゲート電極２２ａの側面に例えばＳｉ
Ｎからなる側壁３５を形成してもよい。また、ホットキ
ャリアによる特性劣化を防ぐために、ゲート電極２２ａ
下端部の素子領域２５ｂ内に、低濃度拡散領域３６を形
成し、この低濃度拡散領域３６と連続して低濃度拡散領
域３６より不純物濃度の高い高濃度拡散領域３７を形成
してもよい。さらに、ＭＯＳＦＥＴの性能向上のため
に、サリサイド膜３８を形成してもよい。
ない。例えば、図２０に示すように、短チャネル効果を
抑制するために、ゲート電極２２ａの側面に例えばＳｉ
Ｎからなる側壁３５を形成してもよい。また、ホットキ
ャリアによる特性劣化を防ぐために、ゲート電極２２ａ
下端部の素子領域２５ｂ内に、低濃度拡散領域３６を形
成し、この低濃度拡散領域３６と連続して低濃度拡散領
域３６より不純物濃度の高い高濃度拡散領域３７を形成
してもよい。さらに、ＭＯＳＦＥＴの性能向上のため
に、サリサイド膜３８を形成してもよい。
【００６１】また、第１の実施例では、通常、ＭＯＳＦ
ＥＴの形成のために行われるウェルやチャネルのイオン
注入工程、ソース・ドレイン領域の形成工程等を特に示
していない。しかし、例えばウェル及びチャネルのイオ
ン注入は、ゲート電極２２ａを形成する前に行ってもよ
く、ゲート電極２２ａを形成した後に行ってもよい。こ
のようなイオン注入工程を行う時期によって、本発明の
効果が損なわれることはなく、それぞれの製造工程にあ
わせて適宜選べばよい。
ＥＴの形成のために行われるウェルやチャネルのイオン
注入工程、ソース・ドレイン領域の形成工程等を特に示
していない。しかし、例えばウェル及びチャネルのイオ
ン注入は、ゲート電極２２ａを形成する前に行ってもよ
く、ゲート電極２２ａを形成した後に行ってもよい。こ
のようなイオン注入工程を行う時期によって、本発明の
効果が損なわれることはなく、それぞれの製造工程にあ
わせて適宜選べばよい。
【００６２】上記本発明の第１の実施例によれば、ゲー
ト電極２２ａを形成するためのレジスト２７の形成工程
では、インバータ部１５とトランスファー部１６のレジ
スト２７を連続して形成してよい。従って、レジスト２
７のパターニングの難易度を大幅に低減できる。
ト電極２２ａを形成するためのレジスト２７の形成工程
では、インバータ部１５とトランスファー部１６のレジ
スト２７を連続して形成してよい。従って、レジスト２
７のパターニングの難易度を大幅に低減できる。
【００６３】また、レジスト２７を連続して形成してよ
いため、レジスト２７のフリンジを考慮する必要がな
い。このため、リソグラフィのショートニングによる影
響を抑制できる。従って、メモリセルサイズの縮小が可
能となる。
いため、レジスト２７のフリンジを考慮する必要がな
い。このため、リソグラフィのショートニングによる影
響を抑制できる。従って、メモリセルサイズの縮小が可
能となる。
【００６４】また、ゲート電極２２ａは素子領域２５ｂ
上のみに形成され、素子分離領域２５ａ上には形成され
ない。従って、素子分離領域２５ａのトレンチコーナー
部にゲート電極２２ａがかかることにより生じるゲート
耐圧の劣化、ＭＯＳ特性にキンクが現れる等の問題を回
避できる。
上のみに形成され、素子分離領域２５ａ上には形成され
ない。従って、素子分離領域２５ａのトレンチコーナー
部にゲート電極２２ａがかかることにより生じるゲート
耐圧の劣化、ＭＯＳ特性にキンクが現れる等の問題を回
避できる。
【００６５】また、素子分離領域２５ａがトレンチ構造
であるため、素子の高集積化を図ることができる。
であるため、素子の高集積化を図ることができる。
【００６６】また、ゲート電極２２ａを形成している多
結晶シリコン膜２２は、ローカルインターコネクト３１
を形成している金属膜３１ａと異なる種類の材料であ
る。従って、ＭＯＳＦＥＴの特性を劣化させる心配がな
い。
結晶シリコン膜２２は、ローカルインターコネクト３１
を形成している金属膜３１ａと異なる種類の材料であ
る。従って、ＭＯＳＦＥＴの特性を劣化させる心配がな
い。
【００６７】また、ローカルインターコネクト３１の素
子領域接続部３１ｃ、３１ｄの膜厚は、ゲート電極２２
ａの膜厚より厚い膜厚である。従って、ゲート電極の低
抵抗化が実現できる。
子領域接続部３１ｃ、３１ｄの膜厚は、ゲート電極２２
ａの膜厚より厚い膜厚である。従って、ゲート電極の低
抵抗化が実現できる。
【００６８】以上のように、第１の実施例によれば、微
細で大容量のメモリセルを実現できる。
細で大容量のメモリセルを実現できる。
【００６９】［第２の実施例］第２の実施例の特徴は、
第１の実施例と同様に、図１、図２に示すように、イン
バータ部１５及びトランスファー部１６の各ゲート電極
１１が素子領域１２上のみに存在するように形成され、
このゲート電極１１がローカルインターコネクト１３を
用いて接続されていることである。さらに、第２の実施
例に係る半導体装置の製造方法は、ダマシンプロセスを
用いている。
第１の実施例と同様に、図１、図２に示すように、イン
バータ部１５及びトランスファー部１６の各ゲート電極
１１が素子領域１２上のみに存在するように形成され、
このゲート電極１１がローカルインターコネクト１３を
用いて接続されていることである。さらに、第２の実施
例に係る半導体装置の製造方法は、ダマシンプロセスを
用いている。
【００７０】以下、第１の実施例と同様の製造工程の説
明は省略し、異なる工程のみ説明する。
明は省略し、異なる工程のみ説明する。
【００７１】まず、図５乃至図１１に示すように、第１
の実施例と同様に、レジスト２７が形成される。その
後、レジスト２７をマスクとして、多結晶シリコン膜２
２が除去され、図２１に示すように、ダミーゲート４１
が形成される。
の実施例と同様に、レジスト２７が形成される。その
後、レジスト２７をマスクとして、多結晶シリコン膜２
２が除去され、図２１に示すように、ダミーゲート４１
が形成される。
【００７２】次に、図２２に示すように、イオン注入に
より、半導体基板２０内に低濃度拡散領域４２が形成さ
れる。次に、ダミーゲート４１及び素子分離領域２５ａ
の側面に側壁４３が形成される。次に、イオン注入によ
り、半導体基板２０内に高濃度拡散領域４４が形成され
る。その後、全面に絶縁膜４５が形成される。
より、半導体基板２０内に低濃度拡散領域４２が形成さ
れる。次に、ダミーゲート４１及び素子分離領域２５ａ
の側面に側壁４３が形成される。次に、イオン注入によ
り、半導体基板２０内に高濃度拡散領域４４が形成され
る。その後、全面に絶縁膜４５が形成される。
【００７３】次に、例えばＣＭＰにより絶縁膜４５が平
坦化され、ダミーゲート４１の表面が露出される。次
に、ダミーゲート４１が除去され、図２３に示すよう
に、開口部４６が形成される。その後、しきい値電圧設
定のために、この開口部４６から、チャネルイオン注入
が行われる。
坦化され、ダミーゲート４１の表面が露出される。次
に、ダミーゲート４１が除去され、図２３に示すよう
に、開口部４６が形成される。その後、しきい値電圧設
定のために、この開口部４６から、チャネルイオン注入
が行われる。
【００７４】次に、開口部４６の形成によって露出され
たゲート絶縁膜２１が除去され、図２４に示すように、
新たなゲート絶縁膜４７が形成される。ここで、ゲート
絶縁膜４７の形成は、従来のように酸素、又は酸素と窒
素を含む雰囲気中で熱処理することにより形成してもよ
いし、ＣＶＤ法等を用いてもよいし、他の組成の膜を形
成してもよい。その後、例えばＣＶＤ法等により、全面
にゲート電極材４８が形成される。ここで、ゲート電極
材４８が多結晶シリコン又はアモルファスシリコンの場
合、続いてゲート電極材４８に不純物を導入するための
イオン注入が行われる。また、ゲート電極材４８は、シ
リコンに限らず、Ｗ、Ｔｉ等の金属単層膜、若しくは２
種類以上の金属膜の組み合わせでもよい。つまり、ゲー
ト電極材４８は、所望のしきい値が得られる仕事関数を
持った材料であればよい。
たゲート絶縁膜２１が除去され、図２４に示すように、
新たなゲート絶縁膜４７が形成される。ここで、ゲート
絶縁膜４７の形成は、従来のように酸素、又は酸素と窒
素を含む雰囲気中で熱処理することにより形成してもよ
いし、ＣＶＤ法等を用いてもよいし、他の組成の膜を形
成してもよい。その後、例えばＣＶＤ法等により、全面
にゲート電極材４８が形成される。ここで、ゲート電極
材４８が多結晶シリコン又はアモルファスシリコンの場
合、続いてゲート電極材４８に不純物を導入するための
イオン注入が行われる。また、ゲート電極材４８は、シ
リコンに限らず、Ｗ、Ｔｉ等の金属単層膜、若しくは２
種類以上の金属膜の組み合わせでもよい。つまり、ゲー
ト電極材４８は、所望のしきい値が得られる仕事関数を
持った材料であればよい。
【００７５】次に、ゲート電極材４８がエッチバックに
より平坦化され、図２５に示すように、ゲート電極４８
ａが形成される。
より平坦化され、図２５に示すように、ゲート電極４８
ａが形成される。
【００７６】次に、図２６に示すように、第１の実施例
における図１４乃至図１９に示す工程と同様の工程で、
ローカルインターコネクト４９及び配線５０が形成され
る。
における図１４乃至図１９に示す工程と同様の工程で、
ローカルインターコネクト４９及び配線５０が形成され
る。
【００７７】尚、第２の実施例は、上記構造に限定され
ない。例えば、第１の実施例と同様に、図２０に示すよ
うに、ＭＯＳＦＥＴの性能向上のために、サリサイド膜
３８を形成してもよい。
ない。例えば、第１の実施例と同様に、図２０に示すよ
うに、ＭＯＳＦＥＴの性能向上のために、サリサイド膜
３８を形成してもよい。
【００７８】上記第２の実施例によれば、前記第１の実
施例と同様の効果が得られるだけでなく、さらに、以下
に示す効果を有する。
施例と同様の効果が得られるだけでなく、さらに、以下
に示す効果を有する。
【００７９】例えばＭＯＳＦＥＴのしきい値電圧を決め
るチャネルイオン注入が、ゲート絶縁膜を形成する前、
若しくはゲート電極パターニング後に行われた場合、以
下のような問題が生じる。
るチャネルイオン注入が、ゲート絶縁膜を形成する前、
若しくはゲート電極パターニング後に行われた場合、以
下のような問題が生じる。
【００８０】つまり、ゲート絶縁膜を形成する前にイオ
ン注入が行われる場合、素子分離形成前にチャネルイオ
ン注入が行われる。このため、素子分離形成時の熱工程
により不純物が拡散し、所望のしきい値を得ることが困
難になる場合が生じる。また、ゲート電極形成後に、ゲ
ート電極越しにチャネルイオン注入が行われた場合、チ
ャネル不純物がゲート絶縁膜越しに注入されるため、注
入エネルギーが高い。若しくは質量が大きい不純物が注
入される場合は、ゲート絶縁膜の信頼性が低下する。
ン注入が行われる場合、素子分離形成前にチャネルイオ
ン注入が行われる。このため、素子分離形成時の熱工程
により不純物が拡散し、所望のしきい値を得ることが困
難になる場合が生じる。また、ゲート電極形成後に、ゲ
ート電極越しにチャネルイオン注入が行われた場合、チ
ャネル不純物がゲート絶縁膜越しに注入されるため、注
入エネルギーが高い。若しくは質量が大きい不純物が注
入される場合は、ゲート絶縁膜の信頼性が低下する。
【００８１】しかし、第２の実施例によれば、イオン注
入が行われた後に、ゲート絶縁膜４７及びゲート電極４
８ａが形成される。従って、所望のしきい値を得ること
でき、ゲート絶縁膜の信頼性を向上できる。
入が行われた後に、ゲート絶縁膜４７及びゲート電極４
８ａが形成される。従って、所望のしきい値を得ること
でき、ゲート絶縁膜の信頼性を向上できる。
【００８２】［第３の実施例］第３の実施例に係る半導
体装置の製造方法は第１の実施例と同様であり、ローカ
ルインターコネクトのレイアウトが異なる。従って、第
１の実施例と同様の製造工程の説明は省略し、異なる工
程及びローカルインターコネクトのレイアウトについて
のみ説明する。
体装置の製造方法は第１の実施例と同様であり、ローカ
ルインターコネクトのレイアウトが異なる。従って、第
１の実施例と同様の製造工程の説明は省略し、異なる工
程及びローカルインターコネクトのレイアウトについて
のみ説明する。
【００８３】まず、図５乃至図１６に示すように、第１
の実施例と同様に、ゲート電極２２ａ、及びローカルイ
ンターコネクト３１が形成される。ここで、第３の実施
例に係るローカルインターコネクト３１の平面図は、図
２７に示すようなレイアウトとなっている。
の実施例と同様に、ゲート電極２２ａ、及びローカルイ
ンターコネクト３１が形成される。ここで、第３の実施
例に係るローカルインターコネクト３１の平面図は、図
２７に示すようなレイアウトとなっている。
【００８４】図２７に示すように、素子領域２５ｂ上の
みにゲート電極２２ａが形成され、このゲート電極２２
ａを接続するためのローカルインターコネクト３１が形
成されている。
みにゲート電極２２ａが形成され、このゲート電極２２
ａを接続するためのローカルインターコネクト３１が形
成されている。
【００８５】インバータ部１５におけるローカルインタ
ーコネクト３１は、ゲート電極２２ａ同士を接続するた
めのゲート電極接続部５１ａ、５１ｂと、素子領域同士
を接続するための素子領域接続部５１ｃ、５１ｄ、５１
ｅからなり、トランスファー部１６におけるローカルイ
ンターコネクト３１は、ワード線となるワード線部５１
ｆからなる。ここで、一方の素子領域接続部５１ｃはゲ
ート電極接続部５１ａと接続された形状となっている
が、他方の素子領域接続部５１ｄ、５１ｅは分離された
形状となっている。
ーコネクト３１は、ゲート電極２２ａ同士を接続するた
めのゲート電極接続部５１ａ、５１ｂと、素子領域同士
を接続するための素子領域接続部５１ｃ、５１ｄ、５１
ｅからなり、トランスファー部１６におけるローカルイ
ンターコネクト３１は、ワード線となるワード線部５１
ｆからなる。ここで、一方の素子領域接続部５１ｃはゲ
ート電極接続部５１ａと接続された形状となっている
が、他方の素子領域接続部５１ｄ、５１ｅは分離された
形状となっている。
【００８６】従って、図２８に示すように、分離された
形状の一方の素子領域接続部５１ｄは、金属配線５２ａ
により他方の素子領域接続部５１ｅと接続され、金属配
線５２ｂによりゲート電極接続部５１ｂと接続されてい
る。
形状の一方の素子領域接続部５１ｄは、金属配線５２ａ
により他方の素子領域接続部５１ｅと接続され、金属配
線５２ｂによりゲート電極接続部５１ｂと接続されてい
る。
【００８７】尚、上記ローカルインターコネクト３１の
パターンは図２７に示すパターンに限定されるものでは
ない。例えば、図２９に示すように、インバータ部１５
におけるローカルインターコネクト３１は、ゲート電極
２２ａ同士を接続するためのゲート電極接続部５３ａ、
５３ｂと、素子領域同士を接続するための素子領域接続
部５３ｃ及び５３ｄ、５３ｅ及び５３ｆからなり、トラ
ンスファー部１６におけるローカルインターコネクト３
１は、ワード線となるワード線部５３ｇからなる。ここ
で、素子領域接続部５３ｃは素子領域接続部５３ｄと分
離され、ゲート電極接続部５３ａと接続されている。ま
た、素子領域接続部５３ｆは素子領域接続部５３ｅと分
離され、ゲート電極接続部５３ｂと接続されている。
パターンは図２７に示すパターンに限定されるものでは
ない。例えば、図２９に示すように、インバータ部１５
におけるローカルインターコネクト３１は、ゲート電極
２２ａ同士を接続するためのゲート電極接続部５３ａ、
５３ｂと、素子領域同士を接続するための素子領域接続
部５３ｃ及び５３ｄ、５３ｅ及び５３ｆからなり、トラ
ンスファー部１６におけるローカルインターコネクト３
１は、ワード線となるワード線部５３ｇからなる。ここ
で、素子領域接続部５３ｃは素子領域接続部５３ｄと分
離され、ゲート電極接続部５３ａと接続されている。ま
た、素子領域接続部５３ｆは素子領域接続部５３ｅと分
離され、ゲート電極接続部５３ｂと接続されている。
【００８８】従って、図３０に示すように、金属配線５
４ａにより、素子領域接続部５３ｃは素子領域接続部５
３ｄと接続されている。また、金属配線５４ｂにより、
素子領域接続部５３ｆは素子領域接続部５３ｅと接続さ
れている。
４ａにより、素子領域接続部５３ｃは素子領域接続部５
３ｄと接続されている。また、金属配線５４ｂにより、
素子領域接続部５３ｆは素子領域接続部５３ｅと接続さ
れている。
【００８９】また、ローカルインターコネクトのワード
線部５１ｆ、５３ｇは連続する形状にする必要はなく、
例えば分離された形状でもよい。この場合、分離された
ワード線部は配線で接続すればよい。
線部５１ｆ、５３ｇは連続する形状にする必要はなく、
例えば分離された形状でもよい。この場合、分離された
ワード線部は配線で接続すればよい。
【００９０】また、第３の実施例に係る半導体装置の製
造方法は、第１の実施例の方法に限定されず、例えば第
２の実施例の方法を用いてもよい。
造方法は、第１の実施例の方法に限定されず、例えば第
２の実施例の方法を用いてもよい。
【００９１】上記第３の実施例によれば、前記第１及び
第２の実施例と同様の効果を得ることができる。
第２の実施例と同様の効果を得ることができる。
【００９２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００９３】
【発明の効果】以上説明したように本発明によれば、ゲ
ートフリンジやショートニングを考慮することなく、微
細で大容量のメモリセルを実現できる半導体装置及びそ
の製造方法を提供できる。
ートフリンジやショートニングを考慮することなく、微
細で大容量のメモリセルを実現できる半導体装置及びそ
の製造方法を提供できる。
【図１】本発明に係わるＳＲＡＭメモリセルアレイを示
す平面図。
す平面図。
【図２】本発明に係わる単位メモリセルを示す平面図。
【図３】本発明に係わる半導体装置の図２の３−３線に
沿った断面図。
沿った断面図。
【図４】本発明に係わる半導体装置の図２の４−４線に
沿った断面図。
沿った断面図。
【図５】本発明の第１の実施例に係わる半導体装置の製
造工程を示す断面図。
造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施例に係わる半導体装置の
製造工程を示す図１０の平面図。
製造工程を示す図１０の平面図。
【図１２】図１０に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１３】本発明の第１の実施例に係わる半導体装置の
製造工程を示す図１２の平面図。
製造工程を示す図１２の平面図。
【図１４】図１２に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１７】本発明の第１の実施例に係わる半導体装置の
製造工程を示す図１６の平面図。
製造工程を示す図１６の平面図。
【図１８】図１６に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１９】本発明の第１の実施例に係わる半導体装置の
製造工程を示す図１８の平面図。
製造工程を示す図１８の平面図。
【図２０】本発明の第１の実施例に係わる他の半導体装
置を示す断面図。
置を示す断面図。
【図２１】本発明の第２の実施例に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２２】図２１に続く、本発明の第２の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第２の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第２の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第２の実施例に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図２７】本発明の第３の実施例に係わるローカルイン
ターコネクト形成工程を示す平面図。
ターコネクト形成工程を示す平面図。
【図２８】本発明の第３の実施例に係わる配線形成工程
を示す平面図。
を示す平面図。
【図２９】本発明の第３の実施例に係わる他のローカル
インターコネクト形成工程を示す平面図。
インターコネクト形成工程を示す平面図。
【図３０】本発明の第３の実施例に係わる他の配線形成
工程を示す平面図。
工程を示す平面図。
【図３１】従来技術によるＳＲＡＭメモリセルアレイの
平面図。
平面図。
【図３２】従来技術による半導体装置の製造工程を示す
断面図。
断面図。
【図３３】図３２に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３４】図３３に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３５】図３４に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３６】図３５に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３７】図３６に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３８】図３７に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図３９】図３８に続く、従来技術による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図４０】従来技術による半導体装置の製造工程を示す
図３９の平面図。
図３９の平面図。
【図４１】従来技術による半導体装置の図４０の４１−
４１線に沿った断面図。
４１線に沿った断面図。
【図４２】従来技術による半導体装置の製造工程を示す
図３７の平面図。
図３７の平面図。
【図４３】従来技術による半導体装置の製造工程を示す
図３７の平面図。
図３７の平面図。
１１、２２ａ、４８ａ…ゲート電極、 １２、２５ｂ…素子領域、 １３、３１、４９…ローカルインターコネクト、 １４…単位メモリセル、 １５…インバータ部、 １６…トランスファー部、 ２０…半導体基板、 ２１、４７…ゲート絶縁膜、 ２２…多結晶シリコン膜、 ２３…マスク材、 ２４、２７、２９…レジスト、 ２５…素子分離溝、 ２５ａ…素子分離領域、 ２６、２８、３２、４５…絶縁膜、 ３０…ローカルインターコネクト形成部、 ３１ａ、３３ａ、３４ａ…金属膜、 ３３…接続孔、 ３４、５０、５２ａ、５２ｂ、５４ａ、５４ｂ…配線、 ３５、４３…側壁、 ３６、４２…低濃度拡散領域、 ３７、４４…高濃度拡散領域、 ３８…シリサイド膜、 ４１…ダミーゲート、 ４６…開口部、 ４８…ゲート電極材、 ５１ａ、５１ｂ、５３ａ、５３ｂ…ゲート電極接続部、 ５１ｃ、５１ｄ、５１ｅ、５３ｃ、５３ｄ、５３ｅ、５
３ｆ…素子領域接続部、 ５１ｆ、５３ｇ…ワード線部。
３ｆ…素子領域接続部、 ５１ｆ、５３ｇ…ワード線部。
Claims (19)
- 【請求項１】 半導体基板内の素子領域と、 前記素子領域を分離する素子分離領域と、 前記素子領域上のみに形成された複数のゲート電極と を有することを特徴とする半導体装置。
- 【請求項２】 半導体基板内の素子領域と、 前記素子領域を分離する素子分離領域と、 前記素子領域上のみに形成された複数のゲート電極と、 前記ゲート電極同士を接続する第１の局所配線と、 前記素子領域同士を接続する第２の局所配線とを有する
ことを特徴とする半導体装置。 - 【請求項３】 半導体基板内の素子領域と、 前記素子領域を分離する素子分離領域と、 前記素子領域上のみに形成された複数のゲート電極と、 前記ゲート電極同士を接続する第１の局所配線と、 前記素子領域同士を接続する第２の局所配線と、 前記ゲート電極同士及び前記素子領域同士を接続せず、
各前記素子領域上に形成された複数の第３の局所配線
と、 前記第３の局所配線同士を接続する配線とを有すること
を特徴とする半導体装置。 - 【請求項４】 半導体基板内の素子領域と、 前記素子領域を分離する素子分離領域と、 前記素子領域上のみに形成された複数のゲート電極と、 前記ゲート電極同士を接続する第１の局所配線と、 前記ゲート電極同士及び前記素子領域同士を接続せず、
各前記素子領域上に形成された複数の第２の局所配線
と、 前記第２の局所配線同士を接続する配線とを有すること
を特徴とする半導体装置。 - 【請求項５】 前記ゲート電極の側面に形成された側壁
とをさらに有することを特徴とする請求項１乃至４記載
の半導体装置。 - 【請求項６】 前記ゲート電極下端部の前記素子領域の
表面に形成された低濃度拡散領域と、 前記低濃度拡散領域と連続して形成された前記低濃度拡
散領域より不純物濃度の高い高濃度拡散領域とをさらに
有することを特徴とする請求項１乃至４記載の半導体装
置。 - 【請求項７】 前記ゲート電極上及び前記素子領域上に
形成されたシリサイド膜とをさらに有することを特徴と
する請求項１乃至４記載の半導体装置。 - 【請求項８】 前記素子分離領域は、トレンチ構造であ
ることを特徴とする請求項１乃至４記載の半導体装置。 - 【請求項９】 前記ゲート電極は、前記第１乃至第３の
局所配線を形成している材料と異なる種類の材料である
ことを特徴とする請求項２乃至４記載の半導体装置。 - 【請求項１０】 前記第２の局所配線の膜厚は、前記ゲ
ート電極の膜厚より厚い膜厚であることを特徴とする請
求項２又は３記載の半導体装置。 - 【請求項１１】 半導体基板上にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にゲート電極材を形成する工程と、 前記半導体基板内に素子領域を分離する素子分離領域を
形成する工程と、 前記ゲート電極材上にパターニングされたレジストを形
成する工程と、 前記レジストをマスクとして前記ゲート電極材を除去
し、前記ゲート絶縁膜上の前記素子領域上のみに複数の
ゲート電極を形成する工程と、 前記レジストを除去する工程と、 全面に層間膜を形成する工程と、 前記層間膜内に、前記ゲート電極同士及び前記素子領域
同士をそれぞれ接続する局所配線を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項１２】 半導体基板上にゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にダミーゲート材を形成する工程
と、 前記半導体基板内に素子領域を分離する素子分離領域を
形成する工程と、 前記ダミーゲート材上にパターニングされたレジストを
形成する工程と、 前記レジストをマスクとして前記ダミーゲート材を除去
し、前記ゲート絶縁膜上の素子領域上のみに複数のダミ
ーゲートを形成する工程と、 前記レジストを除去する工程と、 全面に第１の層間膜を形成する工程と、 前記第１の層間膜を平坦化し、前記ダミーゲートの表面
を露出する工程と、 前記ダミーゲートを除去し、開口部を形成する工程と、 前記開口部からイオン注入を行う工程と、 全面にゲート電極材を形成し、前記開口部を埋め込む工
程と、 前記ゲート電極材を除去し、前記第１の層間膜の表面を
露出することにより、 前記開口部にゲート電極を形成する工程と、 全面に第２の層間膜を形成する工程と、 前記第２の層間膜内に、前記ゲート電極同士及び前記素
子領域同士をそれぞれ接続する局所配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記ゲート電極の側面に側壁を形成す
る工程をさらに含むことを特徴とする請求項１１又は１
２記載の半導体装置の製造方法。 - 【請求項１４】 前記ゲート電極下端部の前記素子領域
の表面に低濃度拡散領域を形成する工程と、 前記低濃度拡散領域と連続し、前記低濃度拡散領域より
不純物濃度の高い高濃度拡散領域を形成する工程とをさ
らに含むことを特徴とする請求項１１又は１２記載の半
導体装置の製造方法。 - 【請求項１５】 前記ゲート電極上及び前記素子領域上
にシリサイド膜を形成する工程をさらに含むことを特徴
とする請求項１１又は１２記載の半導体装置の製造方
法。 - 【請求項１６】 前記イオン注入後、前記開口部の底部
の前記ゲート絶縁膜を除去し、前記半導体基板の表面を
露出する工程と、 前記露出した半導体基板上に再度絶縁膜を形成する工程
とをさらに含むことを特徴とする請求項１２記載の半導
体装置の製造方法。 - 【請求項１７】 前記素子分離領域は、トレンチ構造で
あることを特徴とする請求項１１又は１２記載の半導体
装置の製造方法。 - 【請求項１８】 前記ゲート電極材は、前記局所配線を
形成している材料と異なる種類の材料であることを特徴
とする請求項１１又は１２記載の半導体装置の製造方
法。 - 【請求項１９】 前記素子領域同士を接続する局所配線
の膜厚は、前記ゲート電極の膜厚より厚い膜厚であるこ
とを特徴とする請求項１１又は１２記載の半導体装置の
製造方法。
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