JP4148615B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に容量素子を有する半導体装置の製造工程を短縮する技術に関する。
【0002】
【従来の技術】
容量素子は、LSIの遅延回路、積分回路、DRAMセルのキャパシタなどに利用されている。従来、容量素子を半導体装置に作り込む方法はたとえば次のように行われる。
【0003】
まず、LOCOS法を用いた選択酸化工程を行う。LOCOS法により選択酸化膜を形成する際に用いる方法として、いわゆるPBL法(Poly-Buffered LOCOS)法が知られている。PBL法は、バーズビークを低減するために、あらかじめ耐酸化膜と半導体基板の間にバッファ層として絶縁膜(以下パッド酸化膜という)とポリシリコン層(以下パッド・ポリシリコン層という)を形成しておく。そして、この上層にシリコン窒化膜(Si3N4膜)などの耐酸化膜を形成し、熱酸化を行うことにより、素子分離膜を形成するものである。
【0004】
その後、パッド・ポリシリコン層、シリコン窒化膜などを除去した後に、熱酸化によりダミー酸化膜を形成する。
【0005】
そして、このダミー酸化膜を通して、シリコン基板にリンなどの不純物をイオン注入し、不純物層を形成する。ダミー酸化膜はイオン注入に対するバッファ膜である。
【0006】
そして、ダミー酸化膜を除去して、再度熱酸化を行い、上記不純物層上にゲート酸化膜を形成する。これは、容量酸化膜であるが、同時にMOSFETのゲート酸化膜にもなる。
【0007】
さらにこのゲート酸化膜上にポリシリコン層を形成する。このようにして、不純物層、ゲート酸化膜およびポリシリコン層から成る容量素子を形成していた。
【0008】
【発明が解決しようとする課題】
しかしながら、PBL法によって素子分離膜を形成した後に、パッド・ポリシリコン層の除去工程があり、また、ダミー酸化膜の形成とその除去工程がある点で、工数が多い。
【0009】
さらに、不純物層上に容量酸化膜を形成すると、増速酸化のためにその膜厚が厚くなり、単位面積当たりの容量値が下がるという問題があった。例えば、リンを1×1015/cm2のドーズ量で注入した場合には、不純物層のないシリコン基板上で、酸化膜厚が100Åの膜厚である場合において、不純物層上では400Åの膜厚になってしまう。これは、かかる容量素子をたとえばDRAMのキャパシタに用いた場合、そのチップ上の占有面積が大きくなるという不都合がある。
【0010】
そこで、本発明は、半導体装置において、製造工程を短縮すること可能とする半導体装置の構造及び製造方法を提供することを目的とする。
また、本発明は、容量酸化膜の形成に伴う増速酸化の問題を解消し、容量素子の占有面積を小さくすることを目的とする。
【0011】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】
本発明中、代表的なものの概要を説明すれば以下の通りである。
【0019】
本発明の半導体装置の製造方法は、第1導電型の半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面であって、後に形成するセルプレート電極の下方にのみ第2導電型の不純物層を形成する工程と、前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、前記第1及び第2の半導体層をエッチングして、第1及び第2の半導体層が積層されてなるワード線と前記セルプレート電極を形成する工程と、前記ワード線をゲート電極としたMOSFETのドレイン層と、前記不純物層と重畳されたソース層とを形成する工程と、を有し、前記セルプレート電極を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記不純物層を容量素子の下部電極とすることを特徴とするものである。
【0020】
また、本発明の半導体装置の製造方法は、第1導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、前記半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第2導電型の不純物層を形成する工程と、前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、を有し、前記第1及び第2の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第2導電型の不純物層を容量素子の下部電極とすることを特徴とするものである。
【0021】
更に、本発明の半導体装置の製造方法は、第1導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、前記半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第2導電型の不純物層を形成する工程と、前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、前記素子形成領域上に画定されるコンタクト形成領域上の前記第1、第2の半導体層及びパッド酸化膜を除去する工程と、前記コンタクト形成領域に表出された前記第2導電型の不純物層にコンタクトする金属電極を形成する工程と、を有し、前記第1及び第2の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第2導電型の不純物層を容量素子の下部電極とすることを特徴とするものである。
【0022】
また、前記第1及び第2の半導体層は、ポリシリコン層またはアモルファスシリコン層であることを特徴とするものである。
【0023】
更に、前記第1の半導体層は前記第2の半導体層より高濃度に不純物がドープされたポリシリコン層またはアモルファスシリコン層であることを特徴とするものである。
【0024】
更に、前記第2の半導体層を金属シリサイド膜で覆う工程を有することを特徴とするものである。
【0026】
【発明の実施の形態】
以下、本発明の実施形態について図1〜図10を参照しながら説明する。
【0027】
まず、本発明の第1の実施形態について、図1乃至図4を参照しながら説明する。
【0028】
図1は、半導体基板上に形成された容量素子を示す図である。図1(a)は、平面図、図1(b)は、図1(a)のX−X線における断面図である。
【0029】
破線で囲まれた領域が素子形成領域であり、この領域に容量素子やMOSFET(不図示)などが形成されている。素子形成領域は素子分離酸化膜(5)によって囲まれている。素子分離酸化膜(5)は、たとえばPBL法によって形成されたものである。
【0030】
容量素子は、p型シリコン基板(1)の表面のn型不純物層(6)を下部電極としている。そして、パッド酸化膜(2)を容量絶縁膜としている。また、第1のポリシリコン層(3)及びその上に積層された第2のポリシリコン層(7)を上部電極としている。ポリシリコン層に代えて、アモルファスシリコン層を形成しても良い。
【0031】
ここで、パッド酸化膜(2)、第1のポリシリコン層(7)は除去することなく、それぞれ容量絶縁膜、上部電極の一部として利用されている。
第2のポリシリコン層(7)は、配線のために素子分離酸化膜(5)上に延在されている。ここで、素子分離酸化膜(5)は第2のポリシリコン層(7)のみが存在し、容量絶縁膜(2)上は第1及び第2のポリシリコン層(3)(7)が積層されている。
【0032】
これにより、素子分離酸化膜による上部電極と素子分離酸化膜(5)上の配線との段差が緩和される。すなわち、素子形成領域の上部電極の上面と素子分酸化膜(5)上の第2のポリシリコン層(7)の上面は、第1のポリシリコン層(3)の厚さだけ緩和されている。
【0033】
したがって、第2のポリシリコン層(7)上にBPSG膜などの層間絶縁膜を形成する際に層間絶縁膜が平坦化される。そのため、この層間絶縁膜上に配線を形成するときのリソグラフィー工程が容易に行える。
【0034】
また、素子形成領域にはコンタクト形成領域が画定されている。そして、このコンタクト形成領域上の第1、第2のポリシリコン層(3,7)とパッド酸化膜(2)が除去されている。そして、n型不純物層(6)に重畳されたn+拡散層(8)がこの領域のシリコン基板(1)に形成されており、Al電極(11)とコンタクトが成されている。
【0035】
以下に、半導体装置の製造方法を図1乃至図4を参照しながら説明する。なお、図1乃至図4は、各工程の図1(a)におけるX−X線断面図を示している。
【0036】
図2に示すように、P型のシリコン基板(1)上に、パッド酸化膜(2)、第1のポリシリコン層(3)及びシリコン窒化膜(Si3N4膜)(4)を形成し、これらを選択的にエッチングして、素子形成領域上に残す。
【0037】
そして、フィールド酸化により、素子分離酸化膜(いわゆるロコス)(5)を形成する。その膜厚は、3500Å〜4500Å程度である。
【0038】
ここで、パッド酸化膜(2)は、熱酸化法により、所望の膜厚、例えば約50Å〜100Åとなるように形成する。このパッド酸化膜(2)は、フィールド酸化時に緩衝材としての作用を兼ねている。第1のポリシリコン層(3)は、上記パッド酸化膜の緩衝作用を補強する膜であって、LPCVD法により500Å〜1000Å程度の膜厚に形成する。そして、シリコン窒化膜(4)は、フィールド酸化に対する耐酸化膜となるものであり、LPCVD法により、700Å程度の膜厚に形成する。
【0039】
そして、熱リン酸処理により、シリコン窒化膜(4)を除去する。下層のパッド酸化膜(2)及び第1のポリシリコン層(3)はそのまま残す。すなわち、パッド酸化膜(2)及び第1のポリシリコン層(3)の除去工程を省略している。
【0040】
次に、図3に示すように、パッド酸化膜(2)および第1のポリシリコン層(3)を貫通してイオン注入を行い、シリコン基板(1)の表面にn型の不純物層(6)を形成する。このイオン注入は、リン(31P+)をたとえばドーズ量1×1014/cm2、加速エネルギー80KeVという条件で行う。ここでパッド酸化膜(2)と第1のポリシリコン(3)は、イオン注入に対するバッファ膜として働く。
【0041】
このように、パッド酸化膜(2)および第1のポリシリコン層(3)を貫通してイオン注入を行い、そのままこれらの膜を残しているので、増速酸化による容量絶縁膜の膜厚増大という問題を解消できる。また、第1のポリシリコン層(3)は十分薄くすればイオン注入の加速エネルギーは低くても良いので製造上の支障は無い。なお、上記イオン注入を行う領域は、ホトレジスト(不図示)を用いて画定することができる。
【0042】
次に、図4に示すように、全面に第2のポリシリコン層(7)をLPCVD法によって堆積する。その膜厚は、500Å〜1000Å程度である。
そして、第2のポリシリコン層(7)リンをドープして低抵抗化する。このとき、リンは第1のポリシリコン層(3)にもドープされる。以上により、容量素子の基本的な構造が形成される。
【0043】
なお、第2のポリシリコン層(7)をさらに低抵抗化するために、その上に
タングステンシリサイド(WSix)などの高融点金属シリサイド層を積層して形成するとよい。
【0044】
ここで、第2のポリシリコン層(7)は、素子分離酸化膜(5)と金属シリサイド層との密着層の働きをするので、第2のポリシリコン層(7)を形成しないと、素子分離膜(5)上にタングステンシリサイド膜などを形成できない。また、ポリシリコンを導電性にするために、たとえばリンをPOCl3を用いてポリシリコンに導入する場合、第2のポリシリコン層(7)がないと、素子分離酸化膜(5)にもリンが拡散されてしまう。このため、素子分離酸化膜(5)の表面がPSG(Phospho-Silicate-Glass)化してしまう。そうすると、絶縁耐圧や耐湿性の劣化などの不具合が生じる。
【0045】
そこで、第2のポリシリコン層(7)が形成された状態でリンを導入すれば、素子分離膜(5)の表面のPSG化が防止される。一方、第1のポリシリコン層(3)にのみ、リンを導入し、第2のポリシリコン層(7)には第1のポリシリコン層(3)から拡散によってリンが導入されるようにしても良い。第2のポリシリコン層(7)はシリサイド化されれば、十分抵抗は下がる。また、素子分離酸化膜(5)への不純物拡散は小さくなるので、絶縁耐圧や耐湿性の劣化は防止される。
次に、図1(b)に示された容量素子の構造が完成されるまでの工程を説明する。第2のポリシリコン層(7)を選択的にエッチングする。これにより、第2のポリシリコン層(7)は配線のために素子分離酸化膜(5)上に延在され、かつ素子形成領域に画定されたコンタクト形成領域上の第1、第2のポリシリコン層(3)(7)とパッド酸化膜(2)が除去される。
【0046】
そして、砒素などのn型の不純物をイオン注入する。これにより、n型不純物層(6)に重畳されたn+拡散層(8)を容量素子に隣接する領域のシリコン基板(1)に形成する。
【0047】
そして、全面にBPSG膜などの層間絶縁膜(9)をLPCVD法で堆積し、n+拡散層(8)上にコンタクト孔(10)を形成する。そして、n+拡散層(8)にコンタクトするAl電極(11)を形成する。
【0048】
このようにして、第2のポリシリコン層(7)を容量素子の上部電極、前記パッド酸化膜(2)を容量絶縁膜、n型の不純物層(6)を容量素子の下部電極とした容量素子が形成される。下部電極は、Al電極(11)によって取り出される。
【0049】
次に、本発明の第2の実施形態について、図5乃至図10を参照しながら説明する。この実施形態は、第1の実施形態の容量素子を応用したDRAMのメモリセルとその製造方法に関する。
【0050】
DRAMのメモリセルは、たとえば図5に示すように、MOSFET(M)に接続された1個の容量素子(C)から成る。MOSFET(M)のゲートは、ワード線(WL)に接続され、ドレインはビット線(BL)に接続されている。容量素子(C)は、一端がMOSFET(M)のソースに接続され、他端は固定電位のセルプレート電極に接続されている。
【0051】
次に、このDRAMメモリセルの製造工程を説明する。基本的な容量素子の構造を形成する工程は、図2乃至図4に示したものと同様なので、説明を省略する。ただし、図6に示すように、n型の不純物層(6)は、後に形成されるセルプレート電極(21)の下方にのみ位置するようにイオン注入し、隣接するMOSFETのチャネル領域にイオン注入されないようにする。
【0052】
図6に示すように、第1、第2のポリシリコン層(3)(7)をエッチングして、積層構造のワード線(20)とセルプレート電極(21)を形成する。第1、第2のポリシリコン層(3)(7)に代えて、アモルファスシリコン層を用いてもよいことは言うまでもない。
【0053】
次に、図7に示すように、砒素などのn型不純物をイオン注入して、MOSFETのドレインであるビット線拡散層(22)とソース拡散層(23)を形成する。ソース拡散層(23)はn型不純物層(6)と重畳される。そして、 層間絶縁膜(24)を6000Åから8000Å程度の膜厚となるように堆積し、ワード線(20)上にコンタクト孔(25)を形成し、さらにワード線(20)にコンタクトするAlワード線(26)を形成する。
【0054】
このように、MOSFETのゲート酸化膜及び容量絶縁膜として、パッド酸化膜(2)をそのまま用い、またパッド・ポリシリコン層をワード線(20)、セルプレート電極(21)の一部として利用しているので、DRAMメモリセルの形成工程を全体として短縮できる。
【0055】
また、セルプレート電極(21)は容量絶縁膜上では第1及び第2の半導体層(3)(7)からなる積層構造であるが、素子分離酸化膜(5)上では、第2の半導体層(7)の単層のセルプレート配線である。したがって、第1の実施形態と同様に、ワード線(20)とセルプレート電極(21)の間の段差は、第1の半導体層(3)の厚さだけ緩和されている。そのため、層間絶縁膜(24)は平坦化されている。なお、DRAMのメモリセルの形成工程は、以下のように行うこともできる。
【0056】
図2乃至図4の工程を行った後に、図8に示すように、第1、第2のポリシリコン層(3)(7)をエッチングして、セルプレート電極(30)のみを形成する。
【0057】
次に、図9に示すように、セルプレート電極(30)を被覆するセルプレート絶縁膜(31)を形成した後、第3のポリシリコン層を1000Åから2000Å程度の膜厚となるように堆積し、これを、エッチングして、ワード線(32A,32B)を形成する。ワード線(32B)はセルプレート絶縁膜(31)を介してセルプレート電極(30)上を配線された、隣接するDRAMセルのワード線である。
【0058】
次に、図10に示すように、砒素などのn型不純物をイオン注入して、MOSFETのドレインであるビット線拡散層(33)とソース拡散層(34)を形成する。ソース拡散層(34)はn型不純物層(6)と重畳される。そして、LPCVD法によりBPSG膜などの層間絶縁膜(35)を堆積し、ビット線拡散層(33)上にコンタクト孔(36)を形成し、ビット線拡散層(33)にコンタクトするAlビット線(37)を形成する。
【0059】
【発明の効果】
本発明において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0060】
第1に、容量素子を具備した半導体装置の製造において、パッド酸化膜、パッドシリコン層の除去工程を省略し、これらを例えば容量素子の容量絶縁膜、上部電極の一部として再利用しているので、工程を短縮することが可能となる。
【0061】
また、第2に、パッド酸化膜、パッドシリコン層を通してイオン注入によって下部電極の不純物層を形成しているので、容量酸化膜形成時の増速酸化が抑制され、高い容量値を実現することができる。
【0062】
第3に、DRAMのキャパシタに適用すれば、工程が短縮できるとともに、セル面積を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置とその製造方法を示す図である。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】DRAMメモリセルを示す図である。
【図6】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図10】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
Claims (6)
- 第1導電型の半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面であって、後に形成するセルプレート電極の下方にのみ第2導電型の不純物層を形成する工程と、
前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、
前記第1及び第2の半導体層をエッチングして、第1及び第2の半導体層が積層されてなるワード線と前記セルプレート電極を形成する工程と、
前記ワード線をゲート電極としたMOSFETのドレイン層と、前記不純物層と重畳されたソース層とを形成する工程と、を有し、前記セルプレート電極を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、
前記半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第2導電型の不純物層を形成する工程と、
前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、を有し、前記第1及び第2の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第2導電型の不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、
前記半導体基板上のパッド酸化膜及び第1の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第1の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第1の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第2導電型の不純物層を形成する工程と、
前記第1の半導体層上及び前記素子分離膜上に第2の半導体層を形成する工程と、
前記素子形成領域上に画定されるコンタクト形成領域上の前記第1、第2の半導体層及びパッド酸化膜を除去する工程と、
前記コンタクト形成領域に表出された前記第2導電型の不純物層にコンタクトする金属電極を形成する工程と、を有し、前記第1及び第2の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第2導電型の不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。 - 請求項1、2、3のいずれかに記載の半導体装置の製造方法であって、前記第1及び第2の半導体層は、ポリシリコン層またはアモルファスシリコン層であることを特徴とする半導体装置の製造方法。
- 請求項4に記載の半導体装置の製造方法であって、前記第1の半導体層 は前記第2の半導体層より高濃度に不純物がドープされたポリシリコン層またはアモルファスシリコン層であることを特徴とする半導体装置の製造方法。
- 請求項1、2、3のいずれかに記載の半導体装置の製造方法であって、前記第2の半導体層を金属シリサイド膜で覆う工程を有することを特徴とする半導体装置の製造方法。
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