KR100311990B1 - 용량 소자를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 용량 소자를 구비한 반도체 장치의 제조 공정을 단축하는 방법을 제공한다.
패드 산화막(2), 제1 폴리실리콘층(3)을 소자 분리 산화막(5)의 형성 시에는 스트레스 완충 부재로서 이용한다. 이들을 제거하지 않고서, 용량 절연막, 용량 소자의 상부 전극의 일부로서 이용하고 있다. 이에 따라, 종래 예의 패드·폴리실리콘층의 제거 공정, 더미 산화와 그 제거 공정을 생략할 수 있어, 공정을 단축할 수 있다. 또한, 용량 절연막의 형성 시의 증속 산화의 문제를 해소할 수 있다.

Description

용량 소자를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING CAPACITOR AND METHOD THEREOF}
본 발명은, 용량 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의 제조 공정을 단축하는 기술에 따른 것이다.
용량 소자는, LSI의 지연 회로, 적분 회로, DRAM 셀의 캐패시터 등에 이용되어 있다. 종래, 용량 소자를 반도체 장치에 만들어 넣는 방법은 예를 들면 다음과같이 행해진다.
우선, LOCOS법을 이용한 선택 산화 공정을 행한다. LOCOS법에 의해 선택 산화막을 형성할 때에 이용하는 방법으로서, 소위 PBL(Poly-Buffered LOCOS)법이 알려져 있다. PBL법은, 버즈 비크를 저감시키기 위해, 미리 내산화막과 반도체 기판 사이에 버퍼층으로서 절연막(이하 패드 산화막이라 함)과 폴리실리콘막(이하 패드·폴리실리콘막이라 함)을 형성해 놓는다. 그리고, 이 상층에 실리콘 질화막(Si3N4막) 등의 내산화막을 형성하고, 열산화를 행함으로써, 소자 분리막을 형성하는 것이다.
그 후, 패드·폴리실리콘층, 실리콘 질화막 등을 제거한 후에, 열산화에 의해 더미 산화막을 형성한다.
그리고, 이 더미 산화막을 통해, 실리콘 기판에 인 등의 불순물을 이온 주입하고, 불순물층을 형성한다. 더미산화막은 이온 주입에 대한 버퍼막이다.
그리고, 더미 산화막을 제거하여, 재차 열 산화를 행하고, 상기 불순물층 상에 게이트 산화막을 형성한다. 이것은, 용량 산화막이지만, 동시에 MOSFET의 게이트 산화막으로도 된다.
또한 이 게이트 산화막 상에 폴리실리콘층을 형성한다. 이와 같이 하여, 불순물층, 게이트 산화막 및 폴리실리콘층으로 이루어지는 용량 소자를 형성하고 있었다.
그러나, PBL법에 의해 소자 분리막을 형성한 후에, 패드·폴리실리콘층의 제거 공정이 있고, 또한, 더미 산화막의 형성과 그 제거 공정이 있는 점에서, 공정수가 많다.
또한, 불순물층 상에 용량 산화막을 형성하면, 증속 산화를 위해 그 막 두께가 두껍게 되고, 단위 면적당 용량치가 내려간다고 하는 문제가 있었다. 예를 들면, 인을 1×1015/㎠의 도즈량으로 주입한 경우에는, 불순물층이 없는 실리콘 기판 상에서, 산화막 두께가 100Å의 막 두께인 경우에 있어서, 불순물층 상에서는 400Å의 막 두께로 된다. 이것은, 이러한 용량 소자를 예를 들면 DRAM의 캐패시터에 이용한 경우, 그 칩 상의 점유 면적이 커진다고 하는 문제점이 있다.
그래서, 본 발명은 용량 소자를 갖는 반도체 장치에 있어서, 제조 공정을 단축하는 것을 가능하게 하는 반도체 장치의 구조 및 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 용량 산화막의 형성에 따른 증속 산화의 문제를 해소하고, 용량 소자의 점유 면적을 작게 하는 것을 목적으로 한다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
본 발명 중, 대표적인 개요를 설명하면 이하와 같다.
제1 발명의 용량 소자를 갖는 반도체 장치는, 제1 도전형의 반도체 기판 상의 소자 형성 영역을 제외하는 영역에 형성된 소자 분리막과, 소자 형성 영역의 표면에 형성된 제2 도전형의 불순물층과, 불순물층 상에 형성된 패드 산화막으로 이루어지는 용량 절연막과, 용량 절연막 상에 형성된 패드·실리콘층으로 이루어지는 제1 실리콘층과, 제1 실리콘층 상에 형성되고, 또한 상기 소자 분리막 상에 연장된 제2 실리콘층을 구비하고, 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 불순물층을 용량 소자의 하부 전극으로 하는 것이다.
이러한 발명에 따르면, 소자 분리막 형성 시에 이용한 패드 산화막, 패드·실리콘층을 제거하지 않고, 각각 용량 절연막, 제1 실리콘층으로서 이용하고 있으므로, 이들 막의 제거 공정을 생략함으로써, 용량 소자를 갖는 반도체 장치의 제조 공정을 단축할 수 있다. 또한, 소자 형성 영역에서는 제1 및 제2 실리콘층은 적층되고, 또한 소자 분리막 상에서는 제2 실리콘층이 배선때문에 연장하고 있으므로, 상부 전극과 소자 분리막 상의 배선과의 단차를 완화할 수 있다.
제2 발명의 용량 소자를 갖는 반도체 장치는, 제1 발명에 있어서,
제1 및 제2 실리콘막은, 폴리실리콘막 또는 비정질 실리콘막이다.
제3 발명의 용량 소자를 갖는 반도체 장치는, 제2 발명에 있어서, 제1 실리콘막은, 제2 실리콘막보다 고농도로 불순물이 도핑된 폴리실리콘막 또는 비정질 실리콘막이다.
제2 실리콘층은 실리사이드화되면 고농도로 도핑되어 있을 필요는 없고, 또한 소자 분리막 상에 위치하는 제2 실리콘막이 고농도로 도핑되어 있지 않기 때문에, 불순물이 소자 분리막 표면에 도달하고, 절연 내압, 내습성의 열화가 생기는 것이 방지된다.
제4 발명의 용량 소자를 갖는 반도체 장치는, 제1 또는 제2 발명에 있어서, 제2 실리콘막은 금속 실리사이드막으로 피복되어 있는 것이다. 이러한 수단에 따르면, 실리콘막의 저저항화가 가능해진다.
제5 발명의 용량 소자를 갖는 반도체 장치는, 제1 도전형의 반도체 기판 상의 소자 형성 영역을 제외하는 영역에 형성된 소자 분리막과, 소자 형성 영역의 표면에 형성된 제2 도전형의 불순물층과 소자 형성 영역에 형성된 패드 산화막으로 이루어지는 절연막과 이 절연막 상에 형성된 셀 플레이트 전극으로 이루어지는 용량 소자와, 용량 소자에 인접하여 형성되고, 불순물층과 중첩하여 형성된 소스층과, 비트선을 구성하는 드레인층과, 게이트 절연막을 구성하는 절연막과, 이 절연막 상에 형성된 워드선을 구성하는 게이트 전극으로 이루어지는 MOSFET를 지니고,
셀 플레이트 전극 및 게이트 전극은, 소자 형성 영역 상에서 패드·실리콘층으로 이루어지는 제1 실리콘층과 제2 실리콘층이 적층되어 구성되어 있고, 또한, 셀 플레이트 전극을 구성하는 제2 실리콘층은, 소자 분리막 상에 연장하고 있는 것이다.
이러한 수단에 따르면, 용량 소자를 갖는 DRAM의 메모리 셀의 제조 공정을 단축할 수 있다.
제6 발명의 용량 소자를 갖는 반도체 장치의 제조 방법은,
반도체 기판 상의 소자 형성 영역 상에 패드 산화막, 제1 실리콘층, 내 산화막을 형성하는 공정과, 열 산화에 의해 소자 분리막을 형성하는 공정과,
실리콘 질화막만을 제거하고, 패드 산화막 및 제1 실리콘층을 소자 형성 영역에 남기는 공정과, 패드 산화막 및 제1 폴리실리콘층을 관통하여 이온 주입을 행하고, 반도체 기판의 표면에 제2 도전형의 불순물층을 형성하는 공정과,
제1 폴리실리콘 상에 제2 실리콘층을 형성하는 공정을 지니고, 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 패드 산화막을 용량 절연막, 제2 도전형의 불순물층을 용량 소자의 하부 전극으로 하는 것이다. 상기한 수단에 따르면, 패드 산화막, 제1 실리콘층을 소자 분리 산화막의 형성 시에는, 스트레스 완충 부재로서 이용하고, 이들을 제거하지 않고서, 용량 소자의 하부 전극이 되는 불순물층을 이온 주입으로 형성할 때에는, 이온 주입에 대한 버퍼막으로서 이용하고 있다. 제1 실리콘층은 얇게 형성함으로써, 이온 주입의 가속 에너지는 작게 끝난다.
이에 따라, 종래 예의 패드 산화막, 패드·폴리실리콘층의 제거 공정, 더미 산화와 그 제거 공정을 생략할 수 있어, 공정을 단축할 수 있다. 또한, 패드 산화막을 용량 절연막으로서 이용하고, 패드 산화막 형성 후에, 불순물층이 형성된다. 이 때문에, 용량 절연막 형성 시의 증속 산화를 억지할 수 있다.
제7 발명의 용량 소자를 갖는 반도체 장치의 제조 방법은, 반도체 기판 상의 소자 형성 영역 상에 패드 산화막, 제1 실리콘층, 실리콘 질화막을 형성하는 공정과, 열 산화에 의해 소자 분리 산화막을 형성하는 공정과, 실리콘 질화막만을 제거하고, 패드 산화막 및 제1 실리콘층을 소자 형성 영역에 남기는 공정과,
패드 산화막 및 제1 실리콘층을 관통하여 이온 주입을 행하고, 상기 반도체 기판의 표면에 제2 도전형의 불순물층을 형성하는 공정과, 제1 실리콘 상에 제2 실리콘층을 형성하는 공정과, 소자 형성 영역 상에 획정되는 컨택트 형성 영역 상의제1, 제2 실리콘층 및 패드 산화막을 제거하는 공정과, 컨택트 형성 영역에 표출된 상기 제2 도전형의 불순물층에 컨택트하는 금속 전극을 형성하는 공정을 지니고, 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 패드 산화막을 용량 절연막, 제2 도전형의 불순물층을 용량 소자의 하부 전극으로 한다. 이러한 수단에 의하면, 제6 발명과 마찬가지의 작용 효과가 얻어진다.
제8 발명의 용량 소자를 갖는 반도체 장치의 제조 방법은, 제6 또는 제7 발명에 있어서, 제1 및 제2 실리콘막은, 폴리실리콘막 또는 비정질 실리콘막인 것이다. 제9 발명의 용량 소자를 갖는 반도체 장치의 제조 방법은, 제1 실리콘막은 상기 제2 실리콘막보다 고농도로 불순물이 도핑된 폴리실리콘막 또는 비정질 실리콘막인 것이다.
제10 발명의 용량 소자를 갖는 반도체 장치의 제조 방법은, 제6 또는 제7 발명에 있어서, 제2 실리콘막은, 금속 실리사이트막으로 피복되어 있는 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치와 그 제조 방법을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 5는 DRAM 메모리 셀을 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 패드 산화막
3 : 제1 폴리실리콘층
5 : 소자 분리 산화막
6 : n형 불순물층
7 : 제2 풀리실리콘층
10 : 컨택트홀
11 : Al 전극
이하, 본 발명의 실시예에 대해 도 1∼도 10을 참조하여 설명한다.
우선, 본 발명의 제1 실시예에 대해, 도 1 내지 도 4를 참조하면서 설명한다.
도 1은, 반도체 기판 상에 형성된 용량 소자를 나타낸 도면이다. 도 1의 (a) 는 이면도, 도 1의 (b) 는 도 1의 (a) 의 X-X선에 있어서의 단면도이다.
파선으로 둘러싸인 영역이 소자 형성 영역이고, 이 영역에 용량 소자나 MOSFET(도시되지 않음) 등이 형성되어 있다. 소자 형성 영역은 소자 분리산화막(5)에 의해 둘러싸여 있다. 소자 분리 산화막(5)은, 예를 들면 PBL법에 의해 형성된 것이다.
용량 소자는, p형 실리콘 기판(1)의 표면의 n형 불순물층(6)을 하부 전극으로 하고 있다. 그리고, 패드 산화막(2)을 용량 절연막으로 하고 있다. 또한, 제1 폴리실리콘층(3) 및 그 위에 적층된 제2 폴리실리콘층(7)을 상부 전극으로 하고 있다. 폴리실리콘층을 대신하여, 비정질 실리콘층을 형성하여도 좋다.
여기서, 패드 산화막(2), 제1 폴리실리콘층(3)은 제거되지 않고, 각각 용량 절연막, 상부 전극의 일부로서 이용된다.
제2 폴리실리콘층(7)은, 배선을 위해 소자 분리 산화막(5) 상에 연장되어 있다. 여기서, 소자 분리 산화막(5)은 제2 폴리실리콘층(7)만이 존재하고, 용량 절연막(2) 상에는 제1 및 제2 폴리실리콘층(3, 7)이 적층되어 있다.
이에 따라, 소자 분리 산화막에 의한 상부 전극과 소자 분리 산화막(5) 상의 배선과의 단차가 완화된다. 즉, 소자 형성 영역의 상부 전극의 상면과 소자분 산화막(5) 상의 제2 폴리실리콘층(7)의 상면은, 제1 폴리실리콘층(3)의 두께만큼 완화되어 있다.
따라서, 제2 폴리실리콘층(7) 상에 BPSG막 등의 층간 절연막을 형성할 때에 층간 절연막이 평탄화된다. 그 때문에, 이 층간 절연막 상에 배선을 형성할 때의 리소그래피 공정을 용이하게 행할 수 있다.
또한, 소자 형성 영역에는 컨택트 형성 영역이 획정되어 있다. 그리고, 이 컨택트 형성 영역 상의 제1, 제2 폴리실리콘층(3, 7)과 패드 산화막(2)이 제거되어있다. 그리고, n형 불순물층(6)에 중첩된 n+확산층(8)이 이 영역의 실리콘 기판(1) 에 형성되어 있고, Al 전극(11)과 컨택트가 이루어져 있다.
이하에, 용량 소자를 갖는 반도체 장치의 제조 방법을 도 1 내지 도 4를 참조하면서 설명한다. 또, 도 1 내지 도 4는, 각 공정의 도 1의 (a)에 있어서의 X-X 선 단면도를 나타내고 있다.
도 2에 도시한 바와 같이, P형의 실리콘 기판(1) 상에, 패드 산화막(2), 제1 폴리실리콘층 (3) 및 실리콘 질화막(Si3N4막: 4)을 형성하고, 이들을 선택적으로 에칭하여, 소자 형성 영역 상에 남긴다.
그리고, 필드 산화에 의해, 소자 분리 산화막(소위 로커스: 5)을 형성한다. 그 막 두께는, 3500Å∼4500Å 정도이다.
여기서, 패드 산화막(2)은, 열 산화법에 의해 원하는 막 두께, 예를 들면 약 50Å∼100Å가 되도록 형성한다. 이 패드 산화막(2)은, 필드 산화 시에 완충재로서의 작용을 겸하고 있다. 제1 폴리실리콘층(3)은, 상기 패드 산화막의 완충 작용을 보강하는 막으로서, LPCVD법에 의해 500Å∼1000Å 정도의 막 두께로 형성한다. 그리고, 실리콘 질화막(4)은 필드 산화에 대한 내산화성막이 되는 것으로, LPCVD법에 의해 700Å 정도의 막 두께로 형성한다.
그리고, 열 인산 처리에 의해, 실리콘 질화막(4)을 제거한다. 하층의 패드 산화막(2) 및 제1 폴리실리콘층(3)은 그대로 남긴다. 즉, 패드 산화막(2) 및 제1 폴리실리콘층(3)의 제거 공정을 생략하고 있다.
다음에, 도 3에 도시한 바와 같이, 패드 산화막(2) 및 제1 폴리실리콘층(3)을 관통하여 이온 주입을 행하고, 실리콘 기판(1)의 표면에 n형의 불순물층(6)을 형성한다. 이 이온 주입은, 인(31P+)을 예를 들면 도우즈량 1×1014/㎠, 가속 에너지 80KeV라는 조건으로 행한다. 여기서 패드 산화막(2)과 제1 폴리실리콘(3)은 이온 주입에 대한 버퍼막으로서 작동한다.
이와 같이, 패드 산화막(2) 및 제1 폴리실리콘층(3)을 관통하여 이온 주입을 행하고, 그대로 이들 막을 남기고 있으므로, 증속 산화에 의한 용량 절연막의 막 두께 증대라는 문제를 해소할 수 있다. 또한, 제1 폴리실리콘층(3)은 충분히 얇게 하면 이온 주입의 가속 에너지는 낮아도 좋으므로 제조 상의 지장은 없다. 또, 상기 이온 주입을 행하는 영역은, 포토레지스트(도시되지 않음)를 이용하여 획정할 수 있다.
다음에, 도 4에 도시한 바와 같이, 전면에 제2 폴리실리콘층(7)을 LPCVD법에 의해 퇴적한다. 그 막 두께는, 500Å∼1000Å 정도이다.
그리고, 제2 폴리실리콘층(7) 인을 도핑하여 저저항화한다. 이 때, 인은 제1 폴리실리콘층(3)에도 도핑된다. 이상에 의해, 용량 소자의 기본적인 구조가 형성된다.
또, 제2 폴리실리콘층(7)을 더욱 저저항화하기 위해서, 그 위에 텅스텐 실리사이드(WSix) 등의 고융점 금속 실리사이드층을 적층하여 형성하면 좋다.
제2 폴리실리콘층(7)은, 소자 분리 산화막(5)과 금속 실리사이드층과의 밀착층의 기능을 하므로, 제2 폴리실리콘층(7)을 형성하지 않으면, 소자 분리막(5) 상에 텅스텐 실리사이드막 등을 형성할 수 없다. 또한, 폴리실리콘을 도전성으로 하기 위해, 예를 들면 인을 POC(13)를 이용하여 폴리실리콘에 도입하는 경우, 제2 폴리실리콘층(7)이 없으면, 소자 분리 산화막(5)에도 인이 확산되게 된다. 이 때문에, 소자 분리 산화막(5)의 표면이 PSG(Phospho-Sillicate-Glass)화하게 된다. 그렇게 하면, 절연 내압이나 내습성의 열화 등의 문제점이 생긴다.
그래서, 제2 폴리실리콘층(7)이 형성된 상태로 인을 도입하면, 소자 분리막 (5)의 표면의 PSG화가 방지된다. 한편, 제1 폴리실리콘층(3)에만, 인을 도입하고, 제2 폴리실리콘층(7)에는 제1 폴리실리콘층(3)으로부터 확산에 의해 인이 도입되도록 하여도 좋다. 제2 폴리실리콘층(7)은 실리사이드화되면, 저항은 충분히 내려 간다. 또한, 소자 분리 산화막(5)에의 불순물 확산은 작아지므로, 절연 내압이나 내습성의 열화는 방지된다.
다음에, 도 1의 (b)에 도시된 용량 소자의 구조가 완성될 때까지의 공정을 설명한다. 제2 폴리실리콘층(7)을 선택적으로 에칭한다. 이에 따라, 제2 폴리실리콘층(7)은 배선을 위해 소자 분리 산화막(5) 상에 연장되고, 또한 소자 형성 영역에 획정된 컨택트 형성 영역 상의 제1, 제2 폴리실리콘층(3, 7)과 패드 산화막(2)이 제거된다.
그리고, 비소 등의 n형의 불순물을 이온 주입한다. 이에 따라, n형 불순물층 (6)에 중첩된 n+확산층(8)을 용량 소자에 인접하는 영역의 실리콘 기판(1)에 형성한다.
그리고, 전면에 BPSG막 등의 층간 절연막(9)을 LPCVD법으로 퇴적하고, n+확산층(8) 상에 컨택트홀(10)을 형성한다. 그리고, n+확산층(8)에 컨택트하는 Al 전극(11)을 형성한다.
이와 같이 하여, 제2 폴리실리콘층(7)을 용량 소자의 상부 전극, 상기 패드 산화막(2)을 용량 절연막, n형의 불순물층(6)을 용량 소자의 하부 전극으로 한 용량 소자가 형성된다. 하부 전극은 Al 전극(11)에 의해 추출된다.
다음에, 본 발명의 제2 실시예에 대해, 도 5 내지 도 10을 참조하면서 설명한다. 이 실시예는, 제1 실시예의 용량 소자를 응용한 DRAM의 메모리 셀과 그 제조 방법에 관한 것이다.
DRAM의 메모리 셀은, 예를 들면 도 5에 도시한 바와 같이, MOSFET(M)에 접속된 1개의 용량 소자(C)로 이루어진다. MOSFET(M)의 게이트는, 워드선(WL) 에 접속되고, 드레인은 비트선(BL)에 접속되어 있다. 용량 소자(C)는, 일단이 MOSFET(M)의 소스에 접속되고, 타단은 고정 전위의 셀 플레이트 전극에 접속되어 있다.
다음에, 이 DRAM 메모리 셀의 제조 공정을 설명한다. 기본적인 용량 소자의 구조를 형성하는 공정은, 도 2 내지 도 4에 도시한 것과 마찬가지이므로, 설명을 생략한다. 단, 도 6에 도시한 바와 같이, n형의 불순물층(6)은 후에 형성되는 셀플레이트 전극(21)의 아래쪽에만 위치하도록 이온 주입하고, 인접하는 MOSTFET의 채널 영역에 이온 주입되지 않도록 한다.
도 6에 도시한 바와 같이, 제1, 제2 폴리실리콘층(3, 7)을 에칭하여, 적층 구조의 워드선(20)과 셀 플레이트 전극(21)을 형성한다. 제1, 제2 폴리실리콘층(3, 7) 을 대신하여, 비정질 실리콘층을 이용하여도 되는 것은 물론이다.
다음에, 도 7에 도시한 바와 같이, 비소 등의 n형 불순물을 이온 주입하여, MOSFET의 드레인인 비트선 확산층(22)과 소스 확산층(23)을 형성한다. 소스 확산층(23)은 n형 불순물층(6)과 중첩된다. 그리고, 층간 절연막(24)을 6000Å에서 8000Å 정도의 막 두께가 되도록 퇴적하고, 워드선(20) 상에 컨택트홀(25)을 형성하고, 또한 워드선(20)에 컨택트하는 Al 워드선(26)을 형성한다.
이와 같이, MOSFET의 게이트 산화막 및 용량 절연막으로서, 패드 산화막 (2)을 그대로 이용하고, 또한 패드·폴리실리콘층을 워드선(20), 셀 플레이트 전극 (21)의 일부로서 이용하고 있으므로, DRAM 메모리 셀의 형성 공정을 전체로서 단축할 수 있다.
또한, 셀 플레이트 전극(21)은 용량 절연막 상에서는 제1 및 제2 실리콘층(3, 7)으로 이루어지는 적층 구조이지만, 소자 분리 산화막(5) 상에서는, 제2 실리콘층(7)의 단층의 셀 플레이트 배선이다. 따라서, 제1 실시예와 마찬가지로, 워드선(20)과 셀 플레이트 전극(21) 사이의 단차는, 제1 실리콘층(3)의 두께만큼 완화되어 있다. 그 때문에, 층간 절연막(24)은 평탄화되어 있다. 또, DRAM의 메모리 셀의 형성 공정은, 이하와 같이 행하는 것도 가능하다.
도 2 내지 도 4의 공정을 행한 후에, 도 8에 도시한 바와 같이, 제1, 제2 폴리실리콘층(3, 7)을 에칭하여 셀 플레이트 전극(30)만을 형성한다.
다음에, 도 9에 도시한 바와 같이, 셀 플레이트 전극(30)을 피복하는 셀 플레이트 절연막(31)을 형성한 후, 제3 폴리실리콘층을 1000Å에서 2000Å 정도의 막 두께가 되도록 퇴적하고, 이것을, 에칭하여 워드선(32A, 32B)을 형성한다. 워드선(32B)은 셀 플레이트 절연막(31)을 통해 셀 플레이트 전극(30) 상을 배선한, 인접하는 DRAM 셀의 워드선이다.
다음에, 도 10에 도시한 바와 같이, 비소 등의 n형 불순물을 이온 주입하여, MOSFET의 드레인인 비트선 확산층(33)과 소스 확산층(34)을 형성한다. 소스 확산층(34)은 n형 불순물층(6)과 중첩된다. 그리고, LPCVD법에 의해 BPSG막 등의 층간 절연막(35)을 퇴적하고, 비트선 확산층(33) 상에 컨택트홀(36)을 형성하고, 비트선확산층(33)에 컨택트하는 Al 비트선(37)을 형성한다.
본 발명에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
제1로, 용량 소자를 구비한 반도체 장치의 제조에 있어서, 패드 산화막, 패드실리콘층의 제거 공정을 생략하고, 이들을 예를 들면 용량 소자의 용량 절연막, 상부 전극의 일부로서 재이용하고 있으므로, 공정을 단축하는 것이 가능해진다.
또한, 제2로, 패드 산화막, 패드 실리콘층을 통해 이온 주입에 의해 하부 전극의 불순물층을 형성하고 있으므로, 용량 산화막 형성 시의 증속 산화가 억제되고, 높은 용량치를 실현할 수 있다.
제3으로, DRANI의 캐패시터에 적용하면, 공정을 단축할 수 있음과 함께, 셀면적을 작게 할 수 있다.

Claims (10)

  1. 용량 소자를 갖는 반도체 장치에 있어서,
    제1 도전형의 반도체 기판 상의 소자 형성 영역을 제외한 영역에 형성된 소자 분리막과,
    상기 소자 형성 영역의 표면에 형성된 제2 도전형의 불순물층과,
    상기 불순물층 상에 형성된 패드 산화막으로 이루어지는 용량 절연막과,
    상기 용량 절연막 상에 형성된 패드·실리콘층으로 이루어지는 제1 실리콘층과,
    상기 제1 실리콘층 상에 형성되고, 또한 상기 소자 분리막 상에 연장한 제2 실리콘층
    을 구비하고,
    상기 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 상기 불순물층을 용량 소자의 하부 전극으로 하는 것을 특징으로 하는 용량 소자를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 실리콘막은, 폴리실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 용량 소자를 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 실리콘막은 상기 제2 실리콘막보다 고농도로 불순물이 도핑된 폴리실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 용량 소자를 갖는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 실리콘막은, 금속 실리사이드막으로 피복되어 있는 것을 특징으로 하는 용량 소자를 갖는 반도체 장치.
  5. 용량 소자를 갖는 반도체 장치에 있어서,
    제1 도전형의 반도체 기판 상의 소자 형성 영역을 제외한 영역에 형성된 소자 분리막과,
    상기 소자 형성 영역의 표면에 형성된 제2 도전형의 불순물층과, 상기 소자 형성 영역에 형성된 패드 산화막으로 이루어지는 절연막과, 상기 절연막 상에 형성된 셀 플레이트 전극으로 이루어지는 용량 소자와,
    상기 용량 소자에 인접하여 형성되고, 상기 불순물층과 중첩하여 형성된 소스층과, 비트선을 구성하는 드레인층과, 게이트 절연막을 구성하는 상기 절연막과, 상기 절연막 상에 형성된 워드선을 구성하는 게이트 전극으로 이루어지는 MOSFET을 구비하되,
    상기 셀 플레이트 전극 및 게이트 전극은, 상기 소자 형성 영역 상에서 패드·실리콘층으로 이루어지는 제1 실리콘층과 제2 실리콘층이 적층되어 구성되어 있고, 또한, 상기 셀 플레이트 전극을 구성하는 제2 실리콘층은, 상기 소자 분리막 상에 연장되어 있는 것을 특징으로 하는 용량 소자를 갖는 반도체 장치.
  6. 제1 도전형의 반도체 기판 상에 용량 소자를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판 상의 소자 형성 영역 상에 패드 산화막, 제1 실리콘층, 내산화막을 형성하는 공정과,
    열산화에 의해 소자 분리막을 형성하는 공정과,
    상기 실리콘 질화막만을 제거하고, 상기 패드 산화막 및 제1 실리콘층을 소자 형성 영역에 남기는 공정과,
    상기 패드 산화막 및 제1 폴리실리콘층을 관통하여 이온 주입을 행하고, 상기 반도체 기판의 표면에 제2 도전형의 불순물층을 형성하는 공정과,
    상기 제1 폴리실리콘 상에 제2 실리콘층을 형성하는 공정
    을 포함하며, 상기 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 상기 패드 산화막을 용량 절연막, 상기 제2 도전형의 불순물층을 용량 소자의 하부 전극으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 도전형의 반도체 기판 상에 용량 소자를 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판 상의 소자 형성 영역 상에 패드 산화막, 제1 실리콘층, 실리콘 질화막을 형성하는 공정과,
    열산화에 의해 소자 분리 산화막을 형성하는 공정과,
    상기 실리콘 질화막만을 제거하고, 상기 패드 산화막 및 제1 실리콘층을 소자 형성 영역에 남기는 공정과,
    상기 패드 산화막 및 제1 실리콘층을 관통하여 이온 주입을 행하고, 상기 반도체 기판의 표면에 제2 도전형의 불순물층을 형성하는 공정과,
    상기 제1 실리콘층 상에 제2 실리콘층을 형성하는 공정과,
    상기 소자 형성 영역 상에 획정되는 컨택트 형성 영역 상의 상기 제1, 제2 실리콘층 및 패드 산화막을 제거하는 공정과,
    상기 컨택트 형성 영역에 표출된 상기 제2 도전형의 불순물층에 컨택트하는 금속 전극을 형성하는 공정
    을 포함하고, 상기 제1 및 제2 실리콘층을 용량 소자의 상부 전극, 상기 패드 산화막을 용량 절연막, 상기 제2 도전형의 불순물층을 용량 소자의 하부 전극으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 및 제2 실리콘막은, 폴리실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 실리콘막은 상기 제2 실리콘막보다 고농도로 불순물이 도핑된 폴리실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 제2 실리콘막은, 금속 실리사이드막으로 피복하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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