JPH04271168A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH04271168A JPH04271168A JP3032924A JP3292491A JPH04271168A JP H04271168 A JPH04271168 A JP H04271168A JP 3032924 A JP3032924 A JP 3032924A JP 3292491 A JP3292491 A JP 3292491A JP H04271168 A JPH04271168 A JP H04271168A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 230000005540 biological transmission Effects 0.000 abstract description 13
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 6
- 238000001259 photo etching Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000000034 method Methods 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- -1 phosphorus ions Chemical class 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にス
タックトキャパシタ型メモリセルを有するダイナミック
型半導体記憶装置（以下ＤＲＡＭという。）およびその
製造方法に関する。
タックトキャパシタ型メモリセルを有するダイナミック
型半導体記憶装置（以下ＤＲＡＭという。）およびその
製造方法に関する。
【０００２】
【従来の技術】スタックトキャパシタ型ＤＲＡＭセルは
高集積度のＤＲＡＭ用セルとして広く用いられ、例えば
特開平１−２７０３４３号公報等で良く知られている。 図１７乃至図３２を参照して従来のスタックトキャパシ
タ型ＤＲＡＭの製造方法を説明する。なお各図で左側は
周辺回路部のＭＯＳトランジスタの断面を示し、右側は
メモリセルの断面を示している。
高集積度のＤＲＡＭ用セルとして広く用いられ、例えば
特開平１−２７０３４３号公報等で良く知られている。 図１７乃至図３２を参照して従来のスタックトキャパシ
タ型ＤＲＡＭの製造方法を説明する。なお各図で左側は
周辺回路部のＭＯＳトランジスタの断面を示し、右側は
メモリセルの断面を示している。
【０００３】先ず図１７において、Ｐ型のシリコン半導
体基板（５１）表面に約５００Åのパッド酸化膜（５２
）を形成し、このパッド酸化膜（５２）上に１０００Å
のＳｉＮ膜（５３）をＬＰＣＶＤ法で付着し、メモリセ
ルを形成するメモリ部（５５）上をホトレジスト膜（５
４）で被覆した後、周辺回路部（５６）上のＳｉＮ膜（
５３）を異方性エッチングして除去し、ホトレジスト膜
（５４）をマスクにリンイオン（３１Ｐ＋）をイオン注
入してＮ型ウェル領域（５７）を形成する。
体基板（５１）表面に約５００Åのパッド酸化膜（５２
）を形成し、このパッド酸化膜（５２）上に１０００Å
のＳｉＮ膜（５３）をＬＰＣＶＤ法で付着し、メモリセ
ルを形成するメモリ部（５５）上をホトレジスト膜（５
４）で被覆した後、周辺回路部（５６）上のＳｉＮ膜（
５３）を異方性エッチングして除去し、ホトレジスト膜
（５４）をマスクにリンイオン（３１Ｐ＋）をイオン注
入してＮ型ウェル領域（５７）を形成する。
【０００４】次に図１８において、ホトレジスト膜（５
４）を除去後、ＳｉＮ膜（５３）をマスクとして選択酸
化を行い、Ｎ型ウェル領域（５７）表面に６０００Åの
厚みにウェルＬＯＣＯＳ酸化膜（５８）を形成する。こ
の工程でＮ型ウェル領域（５７）を深くドライブインさ
れる。更に図１９において、ＳｉＮ膜（５３）を除去し
た後、ウェルＬＯＣＯＳ酸化膜（５８）をマスクとして
ボロンイオン（１１Ｂ＋）をイオン注入し、メモリ部（
５５）表面にＰ型ウェル領域（５９）を形成する。
４）を除去後、ＳｉＮ膜（５３）をマスクとして選択酸
化を行い、Ｎ型ウェル領域（５７）表面に６０００Åの
厚みにウェルＬＯＣＯＳ酸化膜（５８）を形成する。こ
の工程でＮ型ウェル領域（５７）を深くドライブインさ
れる。更に図１９において、ＳｉＮ膜（５３）を除去し
た後、ウェルＬＯＣＯＳ酸化膜（５８）をマスクとして
ボロンイオン（１１Ｂ＋）をイオン注入し、メモリ部（
５５）表面にＰ型ウェル領域（５９）を形成する。
【０００５】更に図２０において、Ｐ型ウェル領域（５
９）の拡散をした後、ウェルＬＯＣＯＳ酸化膜（５８）
を除去する。続いて半導体基板（５１）全面に５００Å
厚のパッド酸化膜（６０）およびＳｉＮ膜（６１）を付
着する。更に図２１において、予定の素子領域（６２）
上にホトレジスト膜（６３）を付着し、ホトレジスト膜
（６３）をマスクとしてＳｉＮ膜（６１）のエッチング
を行う。
９）の拡散をした後、ウェルＬＯＣＯＳ酸化膜（５８）
を除去する。続いて半導体基板（５１）全面に５００Å
厚のパッド酸化膜（６０）およびＳｉＮ膜（６１）を付
着する。更に図２１において、予定の素子領域（６２）
上にホトレジスト膜（６３）を付着し、ホトレジスト膜
（６３）をマスクとしてＳｉＮ膜（６１）のエッチング
を行う。
【０００６】更に図２２において、ＳｉＮ膜（６１）を
マスクとして選択酸化を行い、フィールド領域（６４）
上に分離ＬＯＣＯＳ酸化膜（６５）を約７０００Åの厚
みに形成する。なおＰ型ウェル領域（５９）の分離ＬＯ
ＣＯＳ酸化膜（６５）下にはＰ＋型のチャンネルストッ
パ領域（６６）を同時に形成している。更に図２３にお
いて、ＳｉＮ膜（６１）をエッチング除去した後、素子
領域（６２）上にゲート酸化膜（６７）を形成し、全面
にポリシリコン層（６８）をＬＰＣＶＤ法で約３５００
Åの厚みに付着し、リンドープする。
マスクとして選択酸化を行い、フィールド領域（６４）
上に分離ＬＯＣＯＳ酸化膜（６５）を約７０００Åの厚
みに形成する。なおＰ型ウェル領域（５９）の分離ＬＯ
ＣＯＳ酸化膜（６５）下にはＰ＋型のチャンネルストッ
パ領域（６６）を同時に形成している。更に図２３にお
いて、ＳｉＮ膜（６１）をエッチング除去した後、素子
領域（６２）上にゲート酸化膜（６７）を形成し、全面
にポリシリコン層（６８）をＬＰＣＶＤ法で約３５００
Åの厚みに付着し、リンドープする。
【０００７】更に図２４において、選択的にホトレジス
ト膜（６９）を付着してポリシリコン層（６８）のドラ
イエッチングを行う。これにより周辺回路部（５６）の
ＭＯＳトランジスタのゲート電極（７０）およびメモリ
セルの伝送用のＭＯＳトランジスタのゲート電極（７１
）とワード線（７２）とを形成する。更に図２５におい
て、周辺回路部（５６）のＭＯＳトランジスタ上をホト
レジスト膜（７３）で被覆して、リンイオン（３１Ｐ＋
）をイオン注入してメモリセルの伝送用ＭＯＳトランジ
スタのＮ＋型のソースドレイン領域（７４）（７５）を
形成する。
ト膜（６９）を付着してポリシリコン層（６８）のドラ
イエッチングを行う。これにより周辺回路部（５６）の
ＭＯＳトランジスタのゲート電極（７０）およびメモリ
セルの伝送用のＭＯＳトランジスタのゲート電極（７１
）とワード線（７２）とを形成する。更に図２５におい
て、周辺回路部（５６）のＭＯＳトランジスタ上をホト
レジスト膜（７３）で被覆して、リンイオン（３１Ｐ＋
）をイオン注入してメモリセルの伝送用ＭＯＳトランジ
スタのＮ＋型のソースドレイン領域（７４）（７５）を
形成する。
【０００８】更に図２６において、同様にメモリセル上
をホトレジスト膜（７６）で被覆して、弗化ボロンイオ
ン（ＢＦ２＋）をイオン注入して周辺回路部（５６）の
ＭＯＳトランジスタのＰ＋型ソースドレイン領域（７７
）（７８）を形成する。更に図２７において、全面にＳ
ｉＯ２より成る層間絶縁膜（７９）を約１５００Åの厚
みにＬＰＣＶＤ法で付着する。
をホトレジスト膜（７６）で被覆して、弗化ボロンイオ
ン（ＢＦ２＋）をイオン注入して周辺回路部（５６）の
ＭＯＳトランジスタのＰ＋型ソースドレイン領域（７７
）（７８）を形成する。更に図２７において、全面にＳ
ｉＯ２より成る層間絶縁膜（７９）を約１５００Åの厚
みにＬＰＣＶＤ法で付着する。
【０００９】更に図２８において、メモリセルの伝送用
のＭＯＳトランジスタのソース領域（７４）上にコンタ
クト孔（８０）を形成した後、全面にポリシリコン層（
８１）をＬＰＣＶＤ法で約３０００Åの厚みに付着し、
リンドープする。この工程でポリシリコン層（８１）は
伝送用ＭＯＳトランジスタのソース領域（７４）と電気
的に接続されている。
のＭＯＳトランジスタのソース領域（７４）上にコンタ
クト孔（８０）を形成した後、全面にポリシリコン層（
８１）をＬＰＣＶＤ法で約３０００Åの厚みに付着し、
リンドープする。この工程でポリシリコン層（８１）は
伝送用ＭＯＳトランジスタのソース領域（７４）と電気
的に接続されている。
【００１０】更に図２９において、ポリシリコン層（８
１）を選択的にエッチングしてメモリセルの容量を形成
する。容量は伝送用ＭＯＳトランジスタのゲート電極（
７１）と重畳されて形成されている。そして容量の一方
の電極となるポリシリコン層（８１）の表面は熱酸化に
より酸化膜で被覆される。更に図３０において、全面に
ポリシリコン層（８２）をＬＰＣＶＤ法で約２０００Å
の厚みに付着し、リンドープする。このポリシリコン層
（８２）は容量の他方の電極を形成するためにエッチン
グされ、メモリセルの略全面に広がっている。この容量
は半導体基板（５１）表面上に積み上げられるスタック
トキャパシタ構造となる。
１）を選択的にエッチングしてメモリセルの容量を形成
する。容量は伝送用ＭＯＳトランジスタのゲート電極（
７１）と重畳されて形成されている。そして容量の一方
の電極となるポリシリコン層（８１）の表面は熱酸化に
より酸化膜で被覆される。更に図３０において、全面に
ポリシリコン層（８２）をＬＰＣＶＤ法で約２０００Å
の厚みに付着し、リンドープする。このポリシリコン層
（８２）は容量の他方の電極を形成するためにエッチン
グされ、メモリセルの略全面に広がっている。この容量
は半導体基板（５１）表面上に積み上げられるスタック
トキャパシタ構造となる。
【００１１】更に図３１において、ビット線（８３）を
形成する。全面に３０００Å厚のＳｉＯ２より成る層間
絶縁膜（８４）を付着した後、メモリセルの伝送用ＭＯ
Ｓトランジスタのドレイン領域（７５）上にコンタクト
孔（８５）を形成し、全面にシリサイド層を付着した後
エッチングしてビット線（８３）を形成している。最後
に図３２において、全面にＳｉＯ２膜を付着した後に約
６０００ÅのＢＰＳＧ膜（８６）を付着して表面の平坦
化を行う。その後周辺回路部（５６）のＭＯＳトランジ
スタおよびワード線の配線を行うために、コンタクト孔
（８７）を周辺回路部（５６）のＭＯＳトランジスタの
ソースドレイン領域（７７）（７８）上およびワード線
（７２）上に適当な間隔で形成し、全面にアルミニウム
層をスパッタし、所定の形状にエッチングして配線（８
８）を形成している。
形成する。全面に３０００Å厚のＳｉＯ２より成る層間
絶縁膜（８４）を付着した後、メモリセルの伝送用ＭＯ
Ｓトランジスタのドレイン領域（７５）上にコンタクト
孔（８５）を形成し、全面にシリサイド層を付着した後
エッチングしてビット線（８３）を形成している。最後
に図３２において、全面にＳｉＯ２膜を付着した後に約
６０００ÅのＢＰＳＧ膜（８６）を付着して表面の平坦
化を行う。その後周辺回路部（５６）のＭＯＳトランジ
スタおよびワード線の配線を行うために、コンタクト孔
（８７）を周辺回路部（５６）のＭＯＳトランジスタの
ソースドレイン領域（７７）（７８）上およびワード線
（７２）上に適当な間隔で形成し、全面にアルミニウム
層をスパッタし、所定の形状にエッチングして配線（８
８）を形成している。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、周辺回路部（５６）を形成する半導体基
板（５１）の表面よりメモリセルを形成する半導体基板
（５１）の表面の方が高いため、メモリセルのスタック
トキャパシタ型を採用するとその段差がますます増大さ
れてしまい、図３２で示すアルミニウム電極形成時にそ
の段差ｈは１００００Å以上になり、電極形成のホトエ
ッチング工程が焦点ぼけにより極めて難しくなる問題点
を有していた。
記憶装置では、周辺回路部（５６）を形成する半導体基
板（５１）の表面よりメモリセルを形成する半導体基板
（５１）の表面の方が高いため、メモリセルのスタック
トキャパシタ型を採用するとその段差がますます増大さ
れてしまい、図３２で示すアルミニウム電極形成時にそ
の段差ｈは１００００Å以上になり、電極形成のホトエ
ッチング工程が焦点ぼけにより極めて難しくなる問題点
を有していた。
【００１３】
【課題を解決するための手段】本発明はメモリ部の表面
を周辺回路部の表面より低く段差を設けることにより、
電極形成時の段差を大幅に減少させ、従来の問題点を解
決した半導体記憶装置およびその製造方法を実現してい
る。
を周辺回路部の表面より低く段差を設けることにより、
電極形成時の段差を大幅に減少させ、従来の問題点を解
決した半導体記憶装置およびその製造方法を実現してい
る。
【００１４】
【作用】本発明に依れば、メモリ部の表面を周辺回路部
の表面より低く段差を設けているので、メモリ部にスタ
ックトキャパシタを形成しても段差で相殺され、アルミ
ニウム電極形成時の段差が大幅に緩和されてホトエッチ
ング工程での焦点ぼけを防止できる。
の表面より低く段差を設けているので、メモリ部にスタ
ックトキャパシタを形成しても段差で相殺され、アルミ
ニウム電極形成時の段差が大幅に緩和されてホトエッチ
ング工程での焦点ぼけを防止できる。
【００１５】
【実施例】図１乃至図１６を参照して本発明の一実施例
を詳述する。なお各図で左側は周辺回路部のＭＯＳトラ
ンジスタの断面を示し、右側はメモリセルの断面を示し
ている。先ず図１において、Ｐ型のシリコン半導体基板
（１）表面に約５００Åのパッド酸化膜（２）を形成し
、この上に１０００ÅのＳｉＮ膜（３）をＬＰＣＶＤ法
で付着し、周辺回路部（５）上をホトレジスト膜（４）
で被覆し、メモリ部（６）上のＳｉＮ膜（３）を異方性
エッチングして除去する。その後ホトレジスト膜（４）
をマスクとしてボロンイオン（１１Ｂ＋）を加速電圧８
０ＫｅＶ、ドーズ量６×１０１２ｃｍ−２でイオン注入
し、Ｐ型ウェル領域（７）を形成する。
を詳述する。なお各図で左側は周辺回路部のＭＯＳトラ
ンジスタの断面を示し、右側はメモリセルの断面を示し
ている。先ず図１において、Ｐ型のシリコン半導体基板
（１）表面に約５００Åのパッド酸化膜（２）を形成し
、この上に１０００ÅのＳｉＮ膜（３）をＬＰＣＶＤ法
で付着し、周辺回路部（５）上をホトレジスト膜（４）
で被覆し、メモリ部（６）上のＳｉＮ膜（３）を異方性
エッチングして除去する。その後ホトレジスト膜（４）
をマスクとしてボロンイオン（１１Ｂ＋）を加速電圧８
０ＫｅＶ、ドーズ量６×１０１２ｃｍ−２でイオン注入
し、Ｐ型ウェル領域（７）を形成する。
【００１６】次に図２において、ホトレジスト膜（４）
を除去後、ＳｉＮ膜（３）をマスクとして選択酸化を行
い、Ｐ型ウェル領域（７）表面に約６０００Åの厚みに
ウェルＬＯＣＯＳ酸化膜（８）を形成する。本工程でＰ
型ウェル領域（７）は深く拡散される。次に図３におい
て、ＳｉＮ膜（３）をホットリン酸でエッチング除去し
た後、ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリ
ンイオン（３１Ｐ＋）を加速電圧１６０ＫｅＶ、ドーズ
量６×１０１２ｃｍ−２でイオン注入して、周辺回路部
（５）表面にＮ型ウェル領域（９）を形成する。
を除去後、ＳｉＮ膜（３）をマスクとして選択酸化を行
い、Ｐ型ウェル領域（７）表面に約６０００Åの厚みに
ウェルＬＯＣＯＳ酸化膜（８）を形成する。本工程でＰ
型ウェル領域（７）は深く拡散される。次に図３におい
て、ＳｉＮ膜（３）をホットリン酸でエッチング除去し
た後、ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリ
ンイオン（３１Ｐ＋）を加速電圧１６０ＫｅＶ、ドーズ
量６×１０１２ｃｍ−２でイオン注入して、周辺回路部
（５）表面にＮ型ウェル領域（９）を形成する。
【００１７】次に図４において、Ｎ型ウェル領域（９）
を１１５０℃、４時間で拡散した後、ウェルＬＯＣＯＳ
酸化膜（８）を除去する。本工程で約３０００Å程度の
段差が周辺回路部（５）とメモリ部（６）との間で形成
される。続いて、半導体基板（１）全面に熱酸化で約５
００Å厚のパッド酸化膜（１０）を形成し、その上にＳ
ｉＮ膜（１１）をＬＰＣＶＤ法で約１５００Å程付着す
る。
を１１５０℃、４時間で拡散した後、ウェルＬＯＣＯＳ
酸化膜（８）を除去する。本工程で約３０００Å程度の
段差が周辺回路部（５）とメモリ部（６）との間で形成
される。続いて、半導体基板（１）全面に熱酸化で約５
００Å厚のパッド酸化膜（１０）を形成し、その上にＳ
ｉＮ膜（１１）をＬＰＣＶＤ法で約１５００Å程付着す
る。
【００１８】次に図５において、予定の素子領域（１２
）上にホトレジスト膜（１３）を付着し、ホトレジスト
膜（１３）をマスクとしてＳｉＮ膜（１１）のエッチン
グを行う。次に図６において、ＳｉＮ膜（１１）をマス
クとして選択酸化を行い、フィールド領域（１４）上に
分離ＬＯＣＯＳ酸化膜（１５）を約７０００Åの厚みに
形成する。なおＰ型ウェル領域（７）の分離ＬＯＣＯＳ
酸化膜（１５）下にはＰ＋型のチャンネルストッパ領域
（１６）を同時に形成する。
）上にホトレジスト膜（１３）を付着し、ホトレジスト
膜（１３）をマスクとしてＳｉＮ膜（１１）のエッチン
グを行う。次に図６において、ＳｉＮ膜（１１）をマス
クとして選択酸化を行い、フィールド領域（１４）上に
分離ＬＯＣＯＳ酸化膜（１５）を約７０００Åの厚みに
形成する。なおＰ型ウェル領域（７）の分離ＬＯＣＯＳ
酸化膜（１５）下にはＰ＋型のチャンネルストッパ領域
（１６）を同時に形成する。
【００１９】次に図７において、ＳｉＮ膜（１１）をエ
ッチング除去した後、素子領域（１２）上にゲート酸化
膜（１７）を形成し、全面にポリシリコン層（１８）を
ＬＰＣＶＤ法で約３５００Åの厚みに付着し、リンドー
プする。次に図８において、選択的にホトレジスト膜（
１９）を付着してポリシリコン層（１８）のドライエッ
チングを行う。本工程で周辺回路部（５）のＭＯＳトラ
ンジスタのゲート電極（２０）およびメモリ部（６）の
メモリセルの伝送用ＭＯＳトランジスタのゲート電極（
２１）とワード線（２２）とを形成する。
ッチング除去した後、素子領域（１２）上にゲート酸化
膜（１７）を形成し、全面にポリシリコン層（１８）を
ＬＰＣＶＤ法で約３５００Åの厚みに付着し、リンドー
プする。次に図８において、選択的にホトレジスト膜（
１９）を付着してポリシリコン層（１８）のドライエッ
チングを行う。本工程で周辺回路部（５）のＭＯＳトラ
ンジスタのゲート電極（２０）およびメモリ部（６）の
メモリセルの伝送用ＭＯＳトランジスタのゲート電極（
２１）とワード線（２２）とを形成する。
【００２０】次に図９において、周辺回路部（５）のＭ
ＯＳトランジスタ上をホトレジスト膜（２３）で被覆し
て、リンイオン（３１Ｐ＋）をイオン注入してメモリセ
ルの伝送用ＭＯＳトランジスタのＮ＋型のソースドレイ
ン領域（２４）（２５）を形成する。なおＬＤＤ構造を
採用する場合は、本工程でサイドウォールを形成してＮ
−型とＮ＋型の２度のイオン注入を行う。
ＯＳトランジスタ上をホトレジスト膜（２３）で被覆し
て、リンイオン（３１Ｐ＋）をイオン注入してメモリセ
ルの伝送用ＭＯＳトランジスタのＮ＋型のソースドレイ
ン領域（２４）（２５）を形成する。なおＬＤＤ構造を
採用する場合は、本工程でサイドウォールを形成してＮ
−型とＮ＋型の２度のイオン注入を行う。
【００２１】次に図１０において、メモリ部（６）上を
ホトレジスト膜（２６）で被覆して、弗化ボロンイオン
（ＢＦ２＋）をイオン注入して周辺回路部（５）のＭＯ
ＳトランジスタのＰ＋型ソースドレイン領域（２７）（
２８）を形成する。なおＬＤＤ構造とする場合には、同
様にサイドウォールを利用してＰ−型、Ｐ＋型の２度の
イオン注入を行う。
ホトレジスト膜（２６）で被覆して、弗化ボロンイオン
（ＢＦ２＋）をイオン注入して周辺回路部（５）のＭＯ
ＳトランジスタのＰ＋型ソースドレイン領域（２７）（
２８）を形成する。なおＬＤＤ構造とする場合には、同
様にサイドウォールを利用してＰ−型、Ｐ＋型の２度の
イオン注入を行う。
【００２２】次に図１１において、全面にＳｉＯ２より
成る層間絶縁膜（２９）を約１５００Åの厚みにＬＰＣ
ＶＤ法で付着する。次に図１２において、メモリセルの
伝送用ＭＯＳトランジスタのソース領域（２４）上にコ
ンタクト孔（３０）を形成した後、全面にポリシリコン
層（３１）をＬＰＣＶＤ法で約３０００Åの厚みに付着
し、リンドープする。この工程でポリシリコン層（３１
）は伝送用トランジスタのソース領域（２４）と電気的
に接続されている。
成る層間絶縁膜（２９）を約１５００Åの厚みにＬＰＣ
ＶＤ法で付着する。次に図１２において、メモリセルの
伝送用ＭＯＳトランジスタのソース領域（２４）上にコ
ンタクト孔（３０）を形成した後、全面にポリシリコン
層（３１）をＬＰＣＶＤ法で約３０００Åの厚みに付着
し、リンドープする。この工程でポリシリコン層（３１
）は伝送用トランジスタのソース領域（２４）と電気的
に接続されている。
【００２３】次に図１３において、ポリシリコン層（３
１）を選択的にエッチングしてメモリセルの容量の下部
電極（３２）を形成する。容量の下部電極（３２）はそ
の表面を熱酸化膜（３３）で被覆され、容量の誘電体と
なる。また下部電極（３２）は伝送用ＭＯＳトランジス
タのゲート電極（２１）とも重畳した形状となっている
。
１）を選択的にエッチングしてメモリセルの容量の下部
電極（３２）を形成する。容量の下部電極（３２）はそ
の表面を熱酸化膜（３３）で被覆され、容量の誘電体と
なる。また下部電極（３２）は伝送用ＭＯＳトランジス
タのゲート電極（２１）とも重畳した形状となっている
。
【００２４】次に図１４において、全面にポリシリコン
層（３４）をＬＰＣＶＤ法で約２０００Åの厚みに付着
し、リンドープする。このポリシリコン層（３４）は容
量の上部電極（３５）を形成する様にエッチングされ、
共通接地電極としてメモリセルの略全面に広がっている
。この容量は半導体基板（１）表面上に積み上げられる
スタックトキャパシタ構造となる。
層（３４）をＬＰＣＶＤ法で約２０００Åの厚みに付着
し、リンドープする。このポリシリコン層（３４）は容
量の上部電極（３５）を形成する様にエッチングされ、
共通接地電極としてメモリセルの略全面に広がっている
。この容量は半導体基板（１）表面上に積み上げられる
スタックトキャパシタ構造となる。
【００２５】次に図１５において、ビット線（３６）を
形成する。全面に３０００Å厚のＳｉＯ２より成る層間
絶縁膜（３７）を付着した後、メモリセルの伝送用ＭＯ
Ｓトランジスタのドレイン領域（２５）上にコンタクト
孔（３８）を形成し、全面にシリサイド層を付着した後
エッチングしてビット線（３６）を形成している。最後
に図１６において、全面にＳｉＯ２膜（図示せず）を付
着した後に約６０００ÅのＢＰＳＧ膜（３９）を付着し
て表面の平坦化を行う。その後周辺回路部（５）のＭＯ
Ｓトランジスタおよびワード線の配線を行うために、コ
ンタクト孔（４０）を周辺回路部のＭＯＳトランジスタ
のソースドレイン領域（２７）（２８）上およびポリシ
リコンのワード線（２２）上に適当な間隔で形成し、全
面にアルミニウム層をスパッタし、所定の形状にエッチ
ングして配線（４１）を形成している。
形成する。全面に３０００Å厚のＳｉＯ２より成る層間
絶縁膜（３７）を付着した後、メモリセルの伝送用ＭＯ
Ｓトランジスタのドレイン領域（２５）上にコンタクト
孔（３８）を形成し、全面にシリサイド層を付着した後
エッチングしてビット線（３６）を形成している。最後
に図１６において、全面にＳｉＯ２膜（図示せず）を付
着した後に約６０００ÅのＢＰＳＧ膜（３９）を付着し
て表面の平坦化を行う。その後周辺回路部（５）のＭＯ
Ｓトランジスタおよびワード線の配線を行うために、コ
ンタクト孔（４０）を周辺回路部のＭＯＳトランジスタ
のソースドレイン領域（２７）（２８）上およびポリシ
リコンのワード線（２２）上に適当な間隔で形成し、全
面にアルミニウム層をスパッタし、所定の形状にエッチ
ングして配線（４１）を形成している。
【００２６】本工程は本願の最も特徴ある工程であり、
図４の工程で設けた段差約３０００Åがスタックトキャ
パシタ構造によるメモリセルの容量の厚み分約５０００
Åを補償し、メモリ部（６）と周辺回路部（５）のＢＰ
ＳＧ膜（３９）上面の段差を大幅に緩和する。この結果
、ＢＰＳＧ膜（３９）上に形成される配線のホトエッチ
ング工程の焦点ぼけを無くすることができる。
図４の工程で設けた段差約３０００Åがスタックトキャ
パシタ構造によるメモリセルの容量の厚み分約５０００
Åを補償し、メモリ部（６）と周辺回路部（５）のＢＰ
ＳＧ膜（３９）上面の段差を大幅に緩和する。この結果
、ＢＰＳＧ膜（３９）上に形成される配線のホトエッチ
ング工程の焦点ぼけを無くすることができる。
【００２７】
【発明の効果】本発明に依れば、情報の記憶を行うメモ
リセルを有するメモリ部（６）とメモリ部（６）のアド
レス制御等の制御を行う周辺回路部（５）との半導体基
板（１）表面にメモリ部（６）が低くなる様に段差を形
成するので、メモリセルの容量をスタックトキャパシタ
構造を用いてもその厚み増加分を段差で吸収でき、メモ
リ部（６）と周辺回路部（５）のＢＰＳＧ膜（３９）上
面の段差を大幅に減少できる。この結果、ＢＰＳＧ膜（
３９）上に形成されるアルミニウムより成る配線のホト
エッチング工程の焦点ぼけを無くすることができ、微細
な配線を実現できる。
リセルを有するメモリ部（６）とメモリ部（６）のアド
レス制御等の制御を行う周辺回路部（５）との半導体基
板（１）表面にメモリ部（６）が低くなる様に段差を形
成するので、メモリセルの容量をスタックトキャパシタ
構造を用いてもその厚み増加分を段差で吸収でき、メモ
リ部（６）と周辺回路部（５）のＢＰＳＧ膜（３９）上
面の段差を大幅に減少できる。この結果、ＢＰＳＧ膜（
３９）上に形成されるアルミニウムより成る配線のホト
エッチング工程の焦点ぼけを無くすることができ、微細
な配線を実現できる。
【００２８】また本発明に依れば、従来の製造工程と略
同一工程数でメモリ部（６）と周辺回路部（５）との段
差を形成でき、工程数の増加を伴なわない利点を有して
いる。
同一工程数でメモリ部（６）と周辺回路部（５）との段
差を形成でき、工程数の増加を伴なわない利点を有して
いる。
【図１】本発明の半導体記憶装置の第１の工程を説明す
る断面図である。
る断面図である。
【図２】本発明の半導体記憶装置の第２の工程を説明す
る断面図である。
る断面図である。
【図３】本発明の半導体記憶装置の第３の工程を説明す
る断面図である。
る断面図である。
【図４】本発明の半導体記憶装置の第４の工程を説明す
る断面図である。
る断面図である。
【図５】本発明の半導体記憶装置の第５の工程を説明す
る断面図である。
る断面図である。
【図６】本発明の半導体記憶装置の第６の工程を説明す
る断面図である。
る断面図である。
【図７】本発明の半導体記憶装置の第７の工程を説明す
る断面図である。
る断面図である。
【図８】本発明の半導体記憶装置の第８の工程を説明す
る断面図である。
る断面図である。
【図９】本発明の半導体記憶装置の第９の工程を説明す
る断面図である。
る断面図である。
【図１０】本発明の半導体記憶装置の第１０の工程を説
明する断面図である。
明する断面図である。
【図１１】本発明の半導体記憶装置の第１１の工程を説
明する断面図である。
明する断面図である。
【図１２】本発明の半導体記憶装置の第１２の工程を説
明する断面図である。
明する断面図である。
【図１３】本発明の半導体記憶装置の第１３の工程を説
明する断面図である。
明する断面図である。
【図１４】本発明の半導体記憶装置の第１４の工程を説
明する断面図である。
明する断面図である。
【図１５】本発明の半導体記憶装置の第１５の工程を説
明する断面図である。
明する断面図である。
【図１６】本発明の完成した半導体記憶装置および第１
６の工程を説明する断面図である。
６の工程を説明する断面図である。
【図１７】従来の半導体記憶装置の第１の工程を説明す
る断面図である。
る断面図である。
【図１８】従来の半導体記憶装置の第２の工程を説明す
る断面図である。
る断面図である。
【図１９】従来の半導体記憶装置の第３の工程を説明す
る断面図である。
る断面図である。
【図２０】従来の半導体記憶装置の第４の工程を説明す
る断面図である。
る断面図である。
【図２１】従来の半導体記憶装置の第５の工程を説明す
る断面図である。
る断面図である。
【図２２】従来の半導体記憶装置の第６の工程を説明す
る断面図である。
る断面図である。
【図２３】従来の半導体記憶装置の第７の工程を説明す
る断面図である。
る断面図である。
【図２４】従来の半導体記憶装置の第８の工程を説明す
る断面図である。
る断面図である。
【図２５】従来の半導体記憶装置の第９の工程を説明す
る断面図である。
る断面図である。
【図２６】従来の半導体記憶装置の第１０の工程を説明
する断面図である。
する断面図である。
【図２７】従来の半導体記憶装置の第１１の工程を説明
する断面図である。
する断面図である。
【図２８】従来の半導体記憶装置の第１２の工程を説明
する断面図である。
する断面図である。
【図２９】従来の半導体記憶装置の第１３の工程を説明
する断面図である。
する断面図である。
【図３０】従来の半導体記憶装置の第１４の工程を説明
する断面図である。
する断面図である。
【図３１】従来の半導体記憶装置の第１５の工程を説明
する断面図である。
する断面図である。
【図３２】従来の完成した半導体記憶装置および第１６
の工程を説明する断面図である。
の工程を説明する断面図である。
Claims (3)
- 【請求項１】 情報の記憶を行うメモリ部と前記メモ
リ部の制御を行う周辺回路部とを具備する半導体記憶装
置において、前記メモリ部をスタックトキャパシタ型で
形成し、メモリ部を形成する半導体基板表面を前記周辺
回路部を形成する半導体基板表面より低く段差を形成す
ることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板表面に段差を形成する工程
と、前記基板の低い主面にメモリセルを構成するＭＯＳ
トランジスタを形成し、高い主面に周辺回路を構成する
ＭＯＳトランジスタを形成する工程と、前記基板の低い
主面上にメモリセルを構成するスタックトキャパシタを
形成する工程と、前記基板全面を層間絶縁膜で被覆する
工程と、前記層間絶縁膜上に導電配線層を形成する工程
とを具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】 前記半導体基板のメモリ部を形成する
表面にＬＯＣＯＳ酸化膜を選択的に形成した後前記ＬＯ
ＣＯＳ酸化膜をエッチングして前記段差を形成すること
を特徴とする請求項２記載の半導体記憶装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032924A JPH04271168A (ja) | 1991-02-27 | 1991-02-27 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032924A JPH04271168A (ja) | 1991-02-27 | 1991-02-27 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271168A true JPH04271168A (ja) | 1992-09-28 |
Family
ID=12372459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032924A Pending JPH04271168A (ja) | 1991-02-27 | 1991-02-27 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685201A (ja) * | 1992-02-25 | 1994-03-25 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266866A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0250476A (ja) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0344965A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH04164368A (ja) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
-
1991
- 1991-02-27 JP JP3032924A patent/JPH04271168A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266866A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0250476A (ja) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0344965A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH04164368A (ja) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685201A (ja) * | 1992-02-25 | 1994-03-25 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
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