JPH1126711A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH1126711A JPH1126711A JP9172683A JP17268397A JPH1126711A JP H1126711 A JPH1126711 A JP H1126711A JP 9172683 A JP9172683 A JP 9172683A JP 17268397 A JP17268397 A JP 17268397A JP H1126711 A JPH1126711 A JP H1126711A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- integrated circuit
- mis transistor
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭを有する半導体集積回路装置におい
て、半導体基板の不純物濃度を高くすることなく、メモ
リセル選択用ＭＩＳトランジスタのしきい値を高くす
る。 【解決手段】 ＤＲＡＭのメモリセルを構成するｎチャ
ネル形のメモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電
極５ｇを構成する低抵抗ポリシリコン膜の導電形をｐ+
形とした。
て、半導体基板の不純物濃度を高くすることなく、メモ
リセル選択用ＭＩＳトランジスタのしきい値を高くす
る。 【解決手段】 ＤＲＡＭのメモリセルを構成するｎチャ
ネル形のメモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電
極５ｇを構成する低抵抗ポリシリコン膜の導電形をｐ+
形とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic
Random Access Memory)を有する半導体集積回路装置お
よびその製造技術に適用して有効な技術に関するもので
ある。
置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic
Random Access Memory)を有する半導体集積回路装置お
よびその製造技術に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、１つのメモリ
セル選択ＭＩＳトランジスタと、それに直列に接続され
たキャパシタとから構成されている。このため、集積度
が高く、ビット当たりの単価を安くすることができる等
からメモリを大量に使用する各種コンピュータのメイン
・メモリ等に広く使用されている。
セル選択ＭＩＳトランジスタと、それに直列に接続され
たキャパシタとから構成されている。このため、集積度
が高く、ビット当たりの単価を安くすることができる等
からメモリを大量に使用する各種コンピュータのメイン
・メモリ等に広く使用されている。
【０００３】しかし、情報を記憶する素子としてキャパ
シタを用いているので、そのまま放置しておくと情報の
記憶に用いられる信号電荷が時間の経過とともにリーク
してしまい記憶内容が失われてしまう。
シタを用いているので、そのまま放置しておくと情報の
記憶に用いられる信号電荷が時間の経過とともにリーク
してしまい記憶内容が失われてしまう。
【０００４】このため、ＤＲＡＭにおいては、メモリセ
ルの情報を記憶し続けるために、記憶内容を定期的に再
生する、いわゆるリフレッシュ動作が必要であり、ＤＲ
ＡＭ全体の動作速度の向上とともに、このリフレッシュ
特性を向上させるべく種々の構造上および回路上の研究
および技術開発が行われている。
ルの情報を記憶し続けるために、記憶内容を定期的に再
生する、いわゆるリフレッシュ動作が必要であり、ＤＲ
ＡＭ全体の動作速度の向上とともに、このリフレッシュ
特性を向上させるべく種々の構造上および回路上の研究
および技術開発が行われている。
【０００５】なお、ＤＲＡＭについては、例えば株式会
社 プレスジャーナル、平成５年１１月２５日発行、
「月刊セミコンダクタワールド（Semiconductor World
）増刊号 ９４年 最新半導体プロセス技術」Ｐ２３
〜Ｐ７１に記載がある。
社 プレスジャーナル、平成５年１１月２５日発行、
「月刊セミコンダクタワールド（Semiconductor World
）増刊号 ９４年 最新半導体プロセス技術」Ｐ２３
〜Ｐ７１に記載がある。
【０００６】また、ＤＲＡＭにおいてメモリセル選択Ｍ
ＩＳトランジスタのＶｔｈを高める課題があり、その具
体的手段としてｎチャネルＭＯＳトランジスタのゲート
電極にＰ型ポリシリコンを用いることが特開平２−２１
４１５５号公報、特開平４−３５７８６５号公報あるい
は特開平９−３６３１８号公報に開示されている。
ＩＳトランジスタのＶｔｈを高める課題があり、その具
体的手段としてｎチャネルＭＯＳトランジスタのゲート
電極にＰ型ポリシリコンを用いることが特開平２−２１
４１５５号公報、特開平４−３５７８６５号公報あるい
は特開平９−３６３１８号公報に開示されている。
【０００７】
【発明が解決しようとする課題】メモリセル選択用ＭＩ
Ｓトランジスタは、キャパシタとビット線との間に介在
されて、その双方を電気的に接続したり絶縁したりする
ためのスイッチング素子であり、半導体基板に形成され
たソース・ドレイン用の一対の半導体領域と、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極とを
有している。
Ｓトランジスタは、キャパシタとビット線との間に介在
されて、その双方を電気的に接続したり絶縁したりする
ためのスイッチング素子であり、半導体基板に形成され
たソース・ドレイン用の一対の半導体領域と、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極とを
有している。
【０００８】このソース・ドレイン用の一対の半導体領
域の一方には上記したキャパシタが電気的に接続され、
他方にはビット線が接続される構造になっている。ゲー
ト電極は、ワード線の一部で構成されており、ワード線
の抵抗を下げてメモリのアクセス速度等を向上させる等
の観点から低抵抗ポリシリコン上にバリアメタル層を介
して高融点金属やシリサイドからなる導体膜を積み重ね
る構造（いわゆるポリメタルゲート）が考えられた。
域の一方には上記したキャパシタが電気的に接続され、
他方にはビット線が接続される構造になっている。ゲー
ト電極は、ワード線の一部で構成されており、ワード線
の抵抗を下げてメモリのアクセス速度等を向上させる等
の観点から低抵抗ポリシリコン上にバリアメタル層を介
して高融点金属やシリサイドからなる導体膜を積み重ね
る構造（いわゆるポリメタルゲート）が考えられた。
【０００９】このゲート電極形成用の低抵抗ポリシリコ
ンには、通常、ＭＩＳトランジスタの形成上の容易性等
を考慮してそのＭＩＳトランジスタのソース・ドレイン
用の半導体領域における導電形と同一導電形の不純物が
含有されている。
ンには、通常、ＭＩＳトランジスタの形成上の容易性等
を考慮してそのＭＩＳトランジスタのソース・ドレイン
用の半導体領域における導電形と同一導電形の不純物が
含有されている。
【００１０】ところが、メモリセル選択ＭＩＳトランジ
スタのゲート電極材料として、チャネルの導電形と同一
導電形の不純物を含むポリシリコン膜を用いる上記技術
においては、以下の問題があることを本発明者は見出し
た。
スタのゲート電極材料として、チャネルの導電形と同一
導電形の不純物を含むポリシリコン膜を用いる上記技術
においては、以下の問題があることを本発明者は見出し
た。
【００１１】すなわち、上記したメモリセル選択ＭＩＳ
トランジスタの場合、ＤＲＡＭの安定動作を確保すべく
しきい電圧値を高くするためには、通常は半導体基板に
おける不純物濃度を高くしているが、基板濃度を高くす
ると、基板バイアス効果が大きくなる結果、データ書き
込み時におけるしきい値の上昇が大きくなり、ワード線
の電位の昇圧に際して高電圧が必要となるので、信頼性
を確保する観点からゲート酸化膜の膜厚をあまり薄くす
ることができない。
トランジスタの場合、ＤＲＡＭの安定動作を確保すべく
しきい電圧値を高くするためには、通常は半導体基板に
おける不純物濃度を高くしているが、基板濃度を高くす
ると、基板バイアス効果が大きくなる結果、データ書き
込み時におけるしきい値の上昇が大きくなり、ワード線
の電位の昇圧に際して高電圧が必要となるので、信頼性
を確保する観点からゲート酸化膜の膜厚をあまり薄くす
ることができない。
【００１２】しかし、一般的にメモリセル選択ＭＩＳト
ランジスタのゲート酸化膜と周辺回路のゲート酸化膜と
は製造の容易性等の観点から通常は同時に形成されるの
で、周辺回路のＭＩＳトランジスタにおけるゲート酸化
膜もメモリセル選択ＭＩＳトランジスタのゲート酸化膜
にあわせて厚くしなければならず、周辺回路において低
い電源電圧で動作するロジック用のＭＩＳトランジスタ
においては、ゲート酸化膜が必要以上厚くなり、駆動電
流等の性能向上が阻害されるという問題がある。
ランジスタのゲート酸化膜と周辺回路のゲート酸化膜と
は製造の容易性等の観点から通常は同時に形成されるの
で、周辺回路のＭＩＳトランジスタにおけるゲート酸化
膜もメモリセル選択ＭＩＳトランジスタのゲート酸化膜
にあわせて厚くしなければならず、周辺回路において低
い電源電圧で動作するロジック用のＭＩＳトランジスタ
においては、ゲート酸化膜が必要以上厚くなり、駆動電
流等の性能向上が阻害されるという問題がある。
【００１３】また、半導体基板における不純物濃度が高
いため、蓄積ノードの半導体領域近傍における電界強度
が大きく、メモリセルのリフレッシュ特性の向上を阻害
する問題やビット線の寄生容量が増大する問題がある。
いため、蓄積ノードの半導体領域近傍における電界強度
が大きく、メモリセルのリフレッシュ特性の向上を阻害
する問題やビット線の寄生容量が増大する問題がある。
【００１４】また、近年はメモリ回路と論理回路とを同
一半導体基板上に設けるメモリ−ロジック混載形の半導
体集積回路装置の開発および製造が進められており、こ
れに伴い、如何にして、ＤＲＡＭと論理回路とのプロセ
ス上の統一化を図るかが重要な課題となっている。
一半導体基板上に設けるメモリ−ロジック混載形の半導
体集積回路装置の開発および製造が進められており、こ
れに伴い、如何にして、ＤＲＡＭと論理回路とのプロセ
ス上の統一化を図るかが重要な課題となっている。
【００１５】本発明の目的は、ＤＲＡＭを有する半導体
集積回路装置において、半導体基板の不純物濃度を高く
することなく、メモリセル選択用ＭＩＳトランジスタの
しきい値を高くすることのできる技術を提供することに
ある。
集積回路装置において、半導体基板の不純物濃度を高く
することなく、メモリセル選択用ＭＩＳトランジスタの
しきい値を高くすることのできる技術を提供することに
ある。
【００１６】また、本発明の他の目的は、ＤＲＡＭを有
する半導体集積回路装置において、周辺回路用のＭＩＳ
トランジスタの駆動能力を向上させることのできる技術
を提供することにある。
する半導体集積回路装置において、周辺回路用のＭＩＳ
トランジスタの駆動能力を向上させることのできる技術
を提供することにある。
【００１７】また、本発明の他の目的は、ＤＲＡＭを有
する半導体集積回路装置において、リフレッシュ特性を
向上させることのできる技術を提供することにある。
する半導体集積回路装置において、リフレッシュ特性を
向上させることのできる技術を提供することにある。
【００１８】また、本発明の他の目的は、ＤＲＡＭを有
する半導体集積回路装置において、ビット線容量を低減
させることのできる技術を提供することにある。
する半導体集積回路装置において、ビット線容量を低減
させることのできる技術を提供することにある。
【００１９】さらに、本発明の他の目的は、ＤＲＡＭと
論理回路とを同一半導体基板上に有する半導体集積回路
装置において、ＤＲＡＭと論理回路とのプロセス上の統
一化を図ることのできる技術を提供することにある。
論理回路とを同一半導体基板上に有する半導体集積回路
装置において、ＤＲＡＭと論理回路とのプロセス上の統
一化を図ることのできる技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳトランジスタと、これに直列に接続され
た情報蓄積用容量素子とで構成されるＤＲＡＭを半導体
基板上に有する半導体集積回路装置であって、前記メモ
リセル選択用ＭＩＳトランジスタのゲート電極が多結晶
シリコン、バリア金属および高融点金属またはシリサイ
ドが順次積層された構造を成し、前記多結晶シリコンの
導電形を、前記メモリセル選択用ＭＩＳトランジスタの
ソース・ドレイン用の半導体領域の導電形とは逆の導電
形としたものである。
ル選択用ＭＩＳトランジスタと、これに直列に接続され
た情報蓄積用容量素子とで構成されるＤＲＡＭを半導体
基板上に有する半導体集積回路装置であって、前記メモ
リセル選択用ＭＩＳトランジスタのゲート電極が多結晶
シリコン、バリア金属および高融点金属またはシリサイ
ドが順次積層された構造を成し、前記多結晶シリコンの
導電形を、前記メモリセル選択用ＭＩＳトランジスタの
ソース・ドレイン用の半導体領域の導電形とは逆の導電
形としたものである。
【００２３】また、本発明の半導体集積回路装置は、前
記メモリセル選択用ＭＩＳトランジスタを半導体基板に
おける所定の導電形の半導体領域上に設け、かつ、前記
所定の導電形の半導体領域上に、前記メモリセル選択用
ＭＩＳトランジスタ以外の他のＭＩＳトランジスタであ
って前記メモリセル選択用ＭＩＳトランジスタのソース
・ドレイン用の半導体領域の導電形と同一チャネル導電
形のＭＩＳトランジスタを設けたものである。
記メモリセル選択用ＭＩＳトランジスタを半導体基板に
おける所定の導電形の半導体領域上に設け、かつ、前記
所定の導電形の半導体領域上に、前記メモリセル選択用
ＭＩＳトランジスタ以外の他のＭＩＳトランジスタであ
って前記メモリセル選択用ＭＩＳトランジスタのソース
・ドレイン用の半導体領域の導電形と同一チャネル導電
形のＭＩＳトランジスタを設けたものである。
【００２４】また、本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳトランジスタと、これに直列に接
続された情報蓄積用容量素子とで構成されるＤＲＡＭを
半導体基板上に有する半導体集積回路装置であって、前
記メモリセル選択用ＭＩＳトランジスタにおけるソース
・ドレイン用の半導体領域の導電形がｎ形であり、前記
メモリセル選択用ＭＩＳトランジスタにおけるゲート電
極の導電形がｐ形であり、前記メモリセル選択用ＭＩＳ
トランジスタのゲート絶縁膜を酸窒化膜としたものであ
る。
モリセル選択用ＭＩＳトランジスタと、これに直列に接
続された情報蓄積用容量素子とで構成されるＤＲＡＭを
半導体基板上に有する半導体集積回路装置であって、前
記メモリセル選択用ＭＩＳトランジスタにおけるソース
・ドレイン用の半導体領域の導電形がｎ形であり、前記
メモリセル選択用ＭＩＳトランジスタにおけるゲート電
極の導電形がｐ形であり、前記メモリセル選択用ＭＩＳ
トランジスタのゲート絶縁膜を酸窒化膜としたものであ
る。
【００２５】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭを半導体基板上に有する半導体集積回路装置の
製造方法であって、（ａ）前記半導体基板上にゲート絶
縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多
結晶シリコン膜を堆積する工程と、（ｃ）前記多結晶シ
リコン膜において、前記メモリセル選択用ＭＩＳトラン
ジスタのゲート電極形成領域に、前記メモリセル選択用
ＭＩＳトランジスタのソース・ドレイン用の半導体領域
の導電形とは逆の導電形の不純物を導入する工程とを有
し、前記多結晶シリコン膜におけるゲート電極形成領域
への不純物の導入工程に際して、前記不純物を、前記多
結晶シリコン膜において前記メモリセル選択用ＭＩＳト
ランジスタ以外の他のＭＩＳトランジスタのゲート電極
形成領域にも同時に導入するものである。
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭを半導体基板上に有する半導体集積回路装置の
製造方法であって、（ａ）前記半導体基板上にゲート絶
縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多
結晶シリコン膜を堆積する工程と、（ｃ）前記多結晶シ
リコン膜において、前記メモリセル選択用ＭＩＳトラン
ジスタのゲート電極形成領域に、前記メモリセル選択用
ＭＩＳトランジスタのソース・ドレイン用の半導体領域
の導電形とは逆の導電形の不純物を導入する工程とを有
し、前記多結晶シリコン膜におけるゲート電極形成領域
への不純物の導入工程に際して、前記不純物を、前記多
結晶シリコン膜において前記メモリセル選択用ＭＩＳト
ランジスタ以外の他のＭＩＳトランジスタのゲート電極
形成領域にも同時に導入するものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２７】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２〜図
４４は図１の半導体集積回路装置の製造工程中における
要部断面図、図４５は基板電圧とメモリセル選択用ＭＩ
Ｓ・ＦＥＴのしきい電圧との関係を図１の半導体集積回
路装置と本発明者が検討したｎ+ ゲートのｎチャネル形
のメモリセル選択用ＭＩＳ・ＦＥＴとで比較して示した
グラフ図、図４６は蓄積ノード−基板間の印加電圧とリ
ーク電流との関係を図１の半導体集積回路装置と本発明
者が検討したｎ+ ゲートのｎチャネル形のメモリセル選
択用ＭＩＳ・ＦＥＴとで比較して示したグラフ図であ
る。
形態である半導体集積回路装置の要部断面図、図２〜図
４４は図１の半導体集積回路装置の製造工程中における
要部断面図、図４５は基板電圧とメモリセル選択用ＭＩ
Ｓ・ＦＥＴのしきい電圧との関係を図１の半導体集積回
路装置と本発明者が検討したｎ+ ゲートのｎチャネル形
のメモリセル選択用ＭＩＳ・ＦＥＴとで比較して示した
グラフ図、図４６は蓄積ノード−基板間の印加電圧とリ
ーク電流との関係を図１の半導体集積回路装置と本発明
者が検討したｎ+ ゲートのｎチャネル形のメモリセル選
択用ＭＩＳ・ＦＥＴとで比較して示したグラフ図であ
る。
【００２８】本実施の形態１においては、例えば２５６
Ｍ・ＤＲＡＭに本発明を適用した場合について説明す
る。
Ｍ・ＤＲＡＭに本発明を適用した場合について説明す
る。
【００２９】まず、本実施の形態１のＤＲＡＭにおける
断面構造を図１によって説明する。半導体基板１は、例
えばｐ- 形のシリコン単結晶からなり、そのメモリ領域
には深いｎウエル２ｎｗが形成されている。この深いｎ
ウエル２ｎｗには、例えばｎ形不純物のリンが導入され
ている。
断面構造を図１によって説明する。半導体基板１は、例
えばｐ- 形のシリコン単結晶からなり、そのメモリ領域
には深いｎウエル２ｎｗが形成されている。この深いｎ
ウエル２ｎｗには、例えばｎ形不純物のリンが導入され
ている。
【００３０】この深いｎウエル２ｎｗの上層にはｐウエ
ル３ｐｗm が形成されている。このｐウエル３ｐｗm
は、その周囲が深いｎウエル２ｎｗによって取り囲まれ
て周辺回路領域等から電気的に分離されている。このｐ
ウエル３ｐｗm には、例えばｐ形不純物のホウ素が導入
されている。そのｐ形不純物の濃度は、例えば１０17〜
１０18／ｃｍ3 程度である。
ル３ｐｗm が形成されている。このｐウエル３ｐｗm
は、その周囲が深いｎウエル２ｎｗによって取り囲まれ
て周辺回路領域等から電気的に分離されている。このｐ
ウエル３ｐｗm には、例えばｐ形不純物のホウ素が導入
されている。そのｐ形不純物の濃度は、例えば１０17〜
１０18／ｃｍ3 程度である。
【００３１】また、周辺回路領域等における半導体基板
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｐウエル３ｐｗp が形成されてい
る。このｐウエル３ｐｗp には、例えばｐ形不純物のホ
ウ素が導入されている。そのｐ形不純物の濃度は、例え
ば１０17〜１０18／ｃｍ3 程度である。
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｐウエル３ｐｗp が形成されてい
る。このｐウエル３ｐｗp には、例えばｐ形不純物のホ
ウ素が導入されている。そのｐ形不純物の濃度は、例え
ば１０17〜１０18／ｃｍ3 程度である。
【００３２】また、周辺回路領域等における半導体基板
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｎウエル３ｎｗp が形成されてい
る。ｎウエル３ｎｗp には、例えばｎ形不純物のリンま
たはヒ素（Ａｓ）が導入されている。そのｎ形不純物の
濃度は、例えば１０17〜１０18／ｃｍ3 程度である。
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｎウエル３ｎｗp が形成されてい
る。ｎウエル３ｎｗp には、例えばｎ形不純物のリンま
たはヒ素（Ａｓ）が導入されている。そのｎ形不純物の
濃度は、例えば１０17〜１０18／ｃｍ3 程度である。
【００３３】このような半導体基板１の上層部には、例
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
【００３４】この分離用の絶縁膜４ｂ1,４ｂ2 は、例え
ば二酸化シリコン（ＳｉＯ2 ）等からなる。なお、この
素子分離領域４の上面は、その高さが半導体基板１の主
面の高さとほぼ一致するように平坦に形成されている。
ば二酸化シリコン（ＳｉＯ2 ）等からなる。なお、この
素子分離領域４の上面は、その高さが半導体基板１の主
面の高さとほぼ一致するように平坦に形成されている。
【００３５】メモリ領域（図１の左側）における半導体
基板１のｐウエル２ｐＷm 上にはＤＲＡＭのメモリセル
が形成されている。このメモリセルは、１つのメモリセ
ル選択用ＭＯＳ・ＦＥＴＱと１つのキャパシタ（情報蓄
積用容量素子）Ｃとから構成されている。
基板１のｐウエル２ｐＷm 上にはＤＲＡＭのメモリセル
が形成されている。このメモリセルは、１つのメモリセ
ル選択用ＭＯＳ・ＦＥＴＱと１つのキャパシタ（情報蓄
積用容量素子）Ｃとから構成されている。
【００３６】メモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐ
ウエル３ｐＷm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖ前後である。
ウエル３ｐＷm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖ前後である。
【００３７】半導体領域５ａ, ５ｂは、メモリセル選択
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のＡｓ
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のＡｓ
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
【００３８】また、ゲート電極５ｇは、ワード線ＷＬの
一部によって形成されており、低抵抗ポリシリコン膜、
窒化チタン（ＴｉＮ）膜およびタングステン膜が下層か
ら順に堆積され、ポリメタル構造を構成している。低抵
抗ゲート電極材料としてのポリメタルは、そのシート抵
抗が２Ω／□程度と低いことから、ゲート電極材料とし
てのみならず配線材料として利用することもできる。高
融点金属としては、８００℃以下の低温プロセスでも良
好な低抵抗性を示し、かつエレクトロマイグレーション
耐性の高いＷ（タングステン）、Ｍｏ（モリブテン）、
Ｔｉ（チタン）などが使用される。なお、多結晶シリコ
ン膜の上に直接これらの高融点金属膜を積層すると両者
の接着力が低下したり、高温熱処理プロセスで両者の界
面に高抵抗のシリサイド層が形成されたりするため、ポ
リメタルゲートは、多結晶シリコン膜と高融点金属膜と
の間にＴｉＮ（チタンナイトライド）やＷＮ（タングス
テンナイトライド）などの金属窒化膜からなるバリア層
を介在させた３層構造で構成される。
一部によって形成されており、低抵抗ポリシリコン膜、
窒化チタン（ＴｉＮ）膜およびタングステン膜が下層か
ら順に堆積され、ポリメタル構造を構成している。低抵
抗ゲート電極材料としてのポリメタルは、そのシート抵
抗が２Ω／□程度と低いことから、ゲート電極材料とし
てのみならず配線材料として利用することもできる。高
融点金属としては、８００℃以下の低温プロセスでも良
好な低抵抗性を示し、かつエレクトロマイグレーション
耐性の高いＷ（タングステン）、Ｍｏ（モリブテン）、
Ｔｉ（チタン）などが使用される。なお、多結晶シリコ
ン膜の上に直接これらの高融点金属膜を積層すると両者
の接着力が低下したり、高温熱処理プロセスで両者の界
面に高抵抗のシリサイド層が形成されたりするため、ポ
リメタルゲートは、多結晶シリコン膜と高融点金属膜と
の間にＴｉＮ（チタンナイトライド）やＷＮ（タングス
テンナイトライド）などの金属窒化膜からなるバリア層
を介在させた３層構造で構成される。
【００３９】このような構造とすることにより、メモリ
セルにおける信頼性を損なうことなく、ＤＲＡＭのアク
セス速度を向上させることができる。また、ワード線Ｗ
Ｌに接続可能なメモリセルの個数を増加させることがで
きるので、メモリセル領域のサイズを縮小できる。この
ため、チップサイズを縮小できる。したがって、１枚の
ウエハから取り出せるチップ数を増加できるので、ＤＲ
ＡＭのコストを低減することも可能となる。
セルにおける信頼性を損なうことなく、ＤＲＡＭのアク
セス速度を向上させることができる。また、ワード線Ｗ
Ｌに接続可能なメモリセルの個数を増加させることがで
きるので、メモリセル領域のサイズを縮小できる。この
ため、チップサイズを縮小できる。したがって、１枚の
ウエハから取り出せるチップ数を増加できるので、ＤＲ
ＡＭのコストを低減することも可能となる。
【００４０】また、バリア金属を耐酸化性が高く、抵抗
増加を抑制でき、しかもゲート絶縁膜の耐圧を確保可能
なＷＮとしたことにより、ＤＲＡＭの信頼性を向上でき
る。
増加を抑制でき、しかもゲート絶縁膜の耐圧を確保可能
なＷＮとしたことにより、ＤＲＡＭの信頼性を向上でき
る。
【００４１】また、本実施の形態１においては、このゲ
ート電極５ｇにおける低抵抗ポリシリコン膜に、例えば
ｐ形不純物のホウ素が導入されている。これにより、例
えば次の第１〜第４の効果を得ることが可能となってい
る。
ート電極５ｇにおける低抵抗ポリシリコン膜に、例えば
ｐ形不純物のホウ素が導入されている。これにより、例
えば次の第１〜第４の効果を得ることが可能となってい
る。
【００４２】第１に、半導体基板１の不純物濃度（すな
わち、ｐウエル３ｐｗm の不純物濃度；以下、基板濃度
ともいう）を上げないでも、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧を高くすることが可能となってい
る。
わち、ｐウエル３ｐｗm の不純物濃度；以下、基板濃度
ともいう）を上げないでも、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧を高くすることが可能となってい
る。
【００４３】これは、ｐ+ 形のポリシリコンの仕事関数
が5.１５Ｖ程度であり、ｎ+ 形のポリシリコンの4.１５
Ｖに対して約１Ｖ程度大きいので、基板濃度が同じで
も、ｐ+ 形ポリシリコンのゲート電極を用いたｎチャネ
ル形のメモリセル選択用ＭＯＳ・ＦＥＴＱの方が、ｎ+
形ポリシリコンのゲート電極を用いたｎチャネル形のメ
モリセル選択用ＭＯＳ・ＦＥＴよりも、そのしきい電圧
を約１Ｖ程度高くできるからである。
が5.１５Ｖ程度であり、ｎ+ 形のポリシリコンの4.１５
Ｖに対して約１Ｖ程度大きいので、基板濃度が同じで
も、ｐ+ 形ポリシリコンのゲート電極を用いたｎチャネ
ル形のメモリセル選択用ＭＯＳ・ＦＥＴＱの方が、ｎ+
形ポリシリコンのゲート電極を用いたｎチャネル形のメ
モリセル選択用ＭＯＳ・ＦＥＴよりも、そのしきい電圧
を約１Ｖ程度高くできるからである。
【００４４】すなわち、本実施の形態１においては、基
板濃度を上げないでも、メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのしきい電圧を高い値に設定することができるの
で、基板濃度に起因する基板バイアス効果を抑制するこ
とが可能となっている。このため、ワード線昇圧のため
の電圧を低くすることができるので、メモリセル選択用
ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉを薄くすることが
できる。このゲート絶縁膜５ｉと後述する周辺回路用の
ＭＯＳ・ＦＥＴのゲート絶縁膜とは通常同時に形成され
るので、周辺回路用のＭＯＳ・ＦＥＴのゲート絶縁膜も
薄くすることができるので、周辺回路用のＭＯＳ・ＦＥ
Ｔの動作速度を向上させることが可能となっている。
板濃度を上げないでも、メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのしきい電圧を高い値に設定することができるの
で、基板濃度に起因する基板バイアス効果を抑制するこ
とが可能となっている。このため、ワード線昇圧のため
の電圧を低くすることができるので、メモリセル選択用
ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉを薄くすることが
できる。このゲート絶縁膜５ｉと後述する周辺回路用の
ＭＯＳ・ＦＥＴのゲート絶縁膜とは通常同時に形成され
るので、周辺回路用のＭＯＳ・ＦＥＴのゲート絶縁膜も
薄くすることができるので、周辺回路用のＭＯＳ・ＦＥ
Ｔの動作速度を向上させることが可能となっている。
【００４５】第２に、メモリセル選択ＭＯＳ・ＦＥＴＱ
のゲート電極用のポリシリコンをｐ+ 形としたことによ
り、メモリ領域におけるｐウエル３ｐｗm と周辺回路領
域におけるｐウエル３ｐｗp とをほぼ同じ程度の低い基
板濃度とした状態で、メモリセル選択用ＭＯＳ・ＦＥＴ
のしきい電圧と、周辺回路用のＭＯＳ・ＦＥＴのしきい
電圧とをそれぞれのＭＯＳ・ＦＥＴに適した値に設定す
ることが可能となっている。メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧値は情報保持時間の制約等により
約１Ｖ程度に設定され、これ以下に下げることはほとん
どできない。一方、ＤＲＡＭ周辺回路用や論理回路用の
ＭＯＳ・ＦＥＴのしきい電圧値は低電圧動作を目的とし
て約０（零）Ｖ近くまで下げるようになってきている。
本実施の形態１によれば、このような２つの要求に対し
て、基板濃度を変えないで対応することが可能となって
いる。
のゲート電極用のポリシリコンをｐ+ 形としたことによ
り、メモリ領域におけるｐウエル３ｐｗm と周辺回路領
域におけるｐウエル３ｐｗp とをほぼ同じ程度の低い基
板濃度とした状態で、メモリセル選択用ＭＯＳ・ＦＥＴ
のしきい電圧と、周辺回路用のＭＯＳ・ＦＥＴのしきい
電圧とをそれぞれのＭＯＳ・ＦＥＴに適した値に設定す
ることが可能となっている。メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧値は情報保持時間の制約等により
約１Ｖ程度に設定され、これ以下に下げることはほとん
どできない。一方、ＤＲＡＭ周辺回路用や論理回路用の
ＭＯＳ・ＦＥＴのしきい電圧値は低電圧動作を目的とし
て約０（零）Ｖ近くまで下げるようになってきている。
本実施の形態１によれば、このような２つの要求に対し
て、基板濃度を変えないで対応することが可能となって
いる。
【００４６】第３に、基板濃度の低減により、キャパシ
タＣが接続される半導体領域５ａの接合近傍の電界を緩
和することができるので、蓄積ノードと半導体基板１と
の間のリーク電流を低減することができる。しかも、基
板濃度の低減によりメモリセル選択用ＭＯＳ・ＦＥＴＱ
のサブスレッショルド電流を低減することができるの
で、同じしきい値でもＭＯＳ・ＦＥＴのリーク電流を低
減することができる。そして、これらのリーク電流の低
減により、メモリセルのリフレッシュ特性を向上させる
ことが可能となっている。
タＣが接続される半導体領域５ａの接合近傍の電界を緩
和することができるので、蓄積ノードと半導体基板１と
の間のリーク電流を低減することができる。しかも、基
板濃度の低減によりメモリセル選択用ＭＯＳ・ＦＥＴＱ
のサブスレッショルド電流を低減することができるの
で、同じしきい値でもＭＯＳ・ＦＥＴのリーク電流を低
減することができる。そして、これらのリーク電流の低
減により、メモリセルのリフレッシュ特性を向上させる
ことが可能となっている。
【００４７】第４に、基板濃度の低減により、ビット線
寄生容量を低減することができるので、ＤＲＡＭの動作
速度を向上させることが可能となっている。
寄生容量を低減することができるので、ＤＲＡＭの動作
速度を向上させることが可能となっている。
【００４８】ゲート絶縁膜５ｉは、例えばＳｉＯ2 から
なり、その厚さは、例えば６〜１２ｎｍ程度、好ましく
は８ｎｍ程度に設定されている。また、このゲート絶縁
膜５ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良
い。これにより、ゲート電極５ｇを形成するポリシリコ
ン中のホウ素が半導体基板１側に拡散するのを抑制する
ことが可能となっている。これは、ゲート絶縁膜５ｉに
窒素が存在すると、ゲート電極５ｇ用のポリシリコン膜
中におけるホウ素がゲート絶縁膜５ｉを透過するのを抑
制できるからである。
なり、その厚さは、例えば６〜１２ｎｍ程度、好ましく
は８ｎｍ程度に設定されている。また、このゲート絶縁
膜５ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良
い。これにより、ゲート電極５ｇを形成するポリシリコ
ン中のホウ素が半導体基板１側に拡散するのを抑制する
ことが可能となっている。これは、ゲート絶縁膜５ｉに
窒素が存在すると、ゲート電極５ｇ用のポリシリコン膜
中におけるホウ素がゲート絶縁膜５ｉを透過するのを抑
制できるからである。
【００４９】すなわち、ゲート電極形成用のポリシリコ
ン膜中のホウ素が、その後の熱処理によりゲート絶縁膜
５ｉを突き抜けて半導体基板１に拡散してしまうと、メ
モリセル選択用ＭＯＳ・ＦＥＴＱのフラットバンド電圧
を変化させ、しきい電圧の変動を招いてしまうので、そ
れを抑制すべくゲート絶縁膜５ｉを酸窒化膜によって形
成している。
ン膜中のホウ素が、その後の熱処理によりゲート絶縁膜
５ｉを突き抜けて半導体基板１に拡散してしまうと、メ
モリセル選択用ＭＯＳ・ＦＥＴＱのフラットバンド電圧
を変化させ、しきい電圧の変動を招いてしまうので、そ
れを抑制すべくゲート絶縁膜５ｉを酸窒化膜によって形
成している。
【００５０】また、ゲート絶縁膜５ｉを酸窒化膜によっ
て形成することにより、ゲート絶縁膜中における界面準
位の発生を抑制することができ、また、ゲート絶縁膜中
の電子トラップも低減することができるので、ゲート絶
縁膜５ｉにおけるホットキャリア耐性を向上させること
が可能となる。したがって、薄いゲート絶縁膜５ｉの信
頼性を向上させることが可能となる。
て形成することにより、ゲート絶縁膜中における界面準
位の発生を抑制することができ、また、ゲート絶縁膜中
の電子トラップも低減することができるので、ゲート絶
縁膜５ｉにおけるホットキャリア耐性を向上させること
が可能となる。したがって、薄いゲート絶縁膜５ｉの信
頼性を向上させることが可能となる。
【００５１】このようなゲート絶縁膜５ｉの酸窒化方法
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、ＳｉＯ2 等からなるゲート絶縁
膜５ｉを形成した後、その上面に窒化膜を形成する方
法、半導体基板の主面に窒素をイオン注入した後にゲー
ト絶縁膜５ｉの形成のための酸化処理を施す方法または
ゲート電極形成用のポリシリコン膜に窒素をイオン注入
した後、熱処理を施して窒素をゲート絶縁膜に析出させ
る方法等がある。
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、ＳｉＯ2 等からなるゲート絶縁
膜５ｉを形成した後、その上面に窒化膜を形成する方
法、半導体基板の主面に窒素をイオン注入した後にゲー
ト絶縁膜５ｉの形成のための酸化処理を施す方法または
ゲート電極形成用のポリシリコン膜に窒素をイオン注入
した後、熱処理を施して窒素をゲート絶縁膜に析出させ
る方法等がある。
【００５２】このようなメモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート電極５ｇ、すなわち、ワード線ＷＬの上面
には、例えばＳｉＯ2 等からなる絶縁膜を介して、例え
ば窒化シリコンからなるキャップ絶縁膜６が形成されて
いる。なお、キャップ絶縁膜６の下層の絶縁膜はキャッ
プ絶縁膜６からの応力を緩和するためのものである。
ＴＱのゲート電極５ｇ、すなわち、ワード線ＷＬの上面
には、例えばＳｉＯ2 等からなる絶縁膜を介して、例え
ば窒化シリコンからなるキャップ絶縁膜６が形成されて
いる。なお、キャップ絶縁膜６の下層の絶縁膜はキャッ
プ絶縁膜６からの応力を緩和するためのものである。
【００５３】また、このキャップ絶縁膜６の表面、ゲー
ト電極５ｇ（ワード線ＷＬ）の側面および互いに隣接す
るワード線ＷＬ間における半導体基板１の主面上には、
例えば窒化シリコンからなる絶縁膜７が形成されてい
る。
ト電極５ｇ（ワード線ＷＬ）の側面および互いに隣接す
るワード線ＷＬ間における半導体基板１の主面上には、
例えば窒化シリコンからなる絶縁膜７が形成されてい
る。
【００５４】一方、周辺回路領域（図１の右側）におけ
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖ前後で
ある。
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖ前後で
ある。
【００５５】半導体領域８ａ, ８ｂは、ｎチャネル形の
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
【００５６】この半導体領域８ａ, ８ｂはＬＤＤ（Ligh
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、その外側に配置されて
いる。
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、その外側に配置されて
いる。
【００５７】この低濃度領域８ａ1,８ｂ1 には、例えば
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの上層部には、例えばチタンシリサイド
（ＴｉＳｉx ）等からなるシリサイド層８ｃが形成され
ている。
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの上層部には、例えばチタンシリサイド
（ＴｉＳｉx ）等からなるシリサイド層８ｃが形成され
ている。
【００５８】また、ゲート電極８ｇは、例えば低抵抗ポ
リシリコン膜、ＴｉＮ膜およびタングステン膜が下層か
ら順に堆積されてなる。このゲート電極８ｇにおける低
抵抗ポリシリコン膜には、例えばｎ形不純物のリンまた
はＡｓが導入されている。また、ゲート電極８ｇを形成
するタングステン膜等の金属膜は、ゲート電極８ｇのシ
ート抵抗を２〜2.５Ω／□程度にまで低減できる機能を
有している。これにより、ＤＲＡＭの動作速度を向上さ
せることが可能となっている。
リシリコン膜、ＴｉＮ膜およびタングステン膜が下層か
ら順に堆積されてなる。このゲート電極８ｇにおける低
抵抗ポリシリコン膜には、例えばｎ形不純物のリンまた
はＡｓが導入されている。また、ゲート電極８ｇを形成
するタングステン膜等の金属膜は、ゲート電極８ｇのシ
ート抵抗を２〜2.５Ω／□程度にまで低減できる機能を
有している。これにより、ＤＲＡＭの動作速度を向上さ
せることが可能となっている。
【００５９】ゲート絶縁膜８ｉは、例えばＳｉＯ2 から
なり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート絶縁膜５ｉと同様に、例えば６〜１２ｎｍ
程度、好ましくは８ｎｍ程度に設定されている。また、
このゲート絶縁膜８ｉを酸窒化膜（ＳｉＯＮ膜）によっ
て形成しても良い。これにより、上記したように薄いゲ
ート絶縁膜８ｉのホットキャリア耐性を向上させること
が可能となっている。
なり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート絶縁膜５ｉと同様に、例えば６〜１２ｎｍ
程度、好ましくは８ｎｍ程度に設定されている。また、
このゲート絶縁膜８ｉを酸窒化膜（ＳｉＯＮ膜）によっ
て形成しても良い。これにより、上記したように薄いゲ
ート絶縁膜８ｉのホットキャリア耐性を向上させること
が可能となっている。
【００６０】このゲート電極８ｇの上面には、例えばＳ
ｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコン
からなるキャップ絶縁膜６が形成されている。なお、キ
ャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６から
の応力を緩和するためのものである。
ｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコン
からなるキャップ絶縁膜６が形成されている。なお、キ
ャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６から
の応力を緩和するためのものである。
【００６１】また、このキャップ絶縁膜６およびゲート
電極８ｇの側面には、例えば窒化シリコンからなるサイ
ドウォール９が形成されている。なお、このサイドウォ
ール９は、主として上記した低濃度領域８ａ1,８ｂ1 と
高濃度領域８ａ2,８ｂ2 とを半導体基板１上に形成する
ためのイオン注入用のマスクとして用いてられいる。
電極８ｇの側面には、例えば窒化シリコンからなるサイ
ドウォール９が形成されている。なお、このサイドウォ
ール９は、主として上記した低濃度領域８ａ1,８ｂ1 と
高濃度領域８ａ2,８ｂ2 とを半導体基板１上に形成する
ためのイオン注入用のマスクとして用いてられいる。
【００６２】また、周辺回路領域におけるｎウエル３ｎ
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖ前後である。
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖ前後である。
【００６３】半導体領域１０ａ, １０ｂは、ｐチャネル
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【００６４】この半導体領域１０ａ, １０ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はその外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はその外側に配置されている。
【００６５】低濃度領域１０ａ1,１０ｂ1 には、例えば
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層１０ｃが形成されている。
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層１０ｃが形成されている。
【００６６】ゲート電極１０ｇは、例えば低抵抗ポリシ
リコン膜、ＴｉＮ膜およびタングステン膜が下層から順
に堆積されて形成されている。
リコン膜、ＴｉＮ膜およびタングステン膜が下層から順
に堆積されて形成されている。
【００６７】このゲート電極１０ｇにおける低抵抗ポリ
シリコン膜には、例えばｐ形不純物のホウ素が導入され
ている。これにより、低電圧動作対応のｐチャネル形の
ＭＯＳ・ＦＥＴＱｐのしきい電圧を下げることができ、
その特性および動作信頼性の向上が図られている。ま
た、ゲート電極１０ｇを形成するタングステン膜等の金
属膜は、ゲート電極１０ｇのシート抵抗を２〜2.５Ω／
□程度にまで低減できる機能を有している。これによ
り、ＤＲＡＭの動作速度を向上させることが可能となっ
ている。
シリコン膜には、例えばｐ形不純物のホウ素が導入され
ている。これにより、低電圧動作対応のｐチャネル形の
ＭＯＳ・ＦＥＴＱｐのしきい電圧を下げることができ、
その特性および動作信頼性の向上が図られている。ま
た、ゲート電極１０ｇを形成するタングステン膜等の金
属膜は、ゲート電極１０ｇのシート抵抗を２〜2.５Ω／
□程度にまで低減できる機能を有している。これによ
り、ＤＲＡＭの動作速度を向上させることが可能となっ
ている。
【００６８】ゲート絶縁膜１０ｉは、例えばＳｉＯ2 か
らなり、その厚さは、前記メモリセル選択用ＭＯＳ・Ｆ
ＥＴＱのゲート絶縁膜５ｉと同様に、例えば６〜１２ｎ
ｍ程度、好ましくは８ｎｍ程度に設定されている。ま
た、このゲート絶縁膜１０ｉを酸窒化膜（ＳｉＯＮ膜）
によって形成しても良い。これにより、上記したよう
に、ゲート電極１０ｇ中のホウ素がゲート絶縁膜１０ｉ
を突き抜けて半導体基板１側に拡散する現象およびその
現象に起因するしきい電圧の変動等の不具合を抑制する
ことが可能となっている。また、薄いゲート絶縁膜１０
ｉのホットキャリア耐性を向上させることが可能となっ
ている。
らなり、その厚さは、前記メモリセル選択用ＭＯＳ・Ｆ
ＥＴＱのゲート絶縁膜５ｉと同様に、例えば６〜１２ｎ
ｍ程度、好ましくは８ｎｍ程度に設定されている。ま
た、このゲート絶縁膜１０ｉを酸窒化膜（ＳｉＯＮ膜）
によって形成しても良い。これにより、上記したよう
に、ゲート電極１０ｇ中のホウ素がゲート絶縁膜１０ｉ
を突き抜けて半導体基板１側に拡散する現象およびその
現象に起因するしきい電圧の変動等の不具合を抑制する
ことが可能となっている。また、薄いゲート絶縁膜１０
ｉのホットキャリア耐性を向上させることが可能となっ
ている。
【００６９】このゲート電極１０ｇの上面には、例えば
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
【００７０】また、このキャップ絶縁膜６およびゲート
電極１０ｇの側面には、例えば窒化シリコン等からなる
サイドウォール９が形成されている。なお、このサイド
ウォール９は、主として上記した低濃度領域１０ａ1,１
０ｂ1 と高濃度領域１０ａ2,１０ｂ2 とを半導体基板１
上に形成するためのイオン注入用のマスクとして用いら
れている。
電極１０ｇの側面には、例えば窒化シリコン等からなる
サイドウォール９が形成されている。なお、このサイド
ウォール９は、主として上記した低濃度領域１０ａ1,１
０ｂ1 と高濃度領域１０ａ2,１０ｂ2 とを半導体基板１
上に形成するためのイオン注入用のマスクとして用いら
れている。
【００７１】なお、これらのｎチャネル形のＭＯＳ・Ｆ
ＥＴＱｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐによ
って、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回
路、カラムドライバ回路、ロウデコーダ回路、ロウドラ
イバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回
路、データ出力バッファ回路および電源回路等のような
周辺回路が形成されている。
ＥＴＱｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐによ
って、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回
路、カラムドライバ回路、ロウデコーダ回路、ロウドラ
イバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回
路、データ出力バッファ回路および電源回路等のような
周辺回路が形成されている。
【００７２】このようなメモリセル選択用ＭＯＳ・ＦＥ
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
【００７３】層間絶縁膜１１ａ〜１１ｃは、例えばＳｉ
Ｏ2 等からなる。このうち、層間絶縁膜１１ａは、例え
ばＳＯＧ（Spin On Glass ）法によって堆積されてい
る。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラズ
マＣＶＤ法等によって堆積されている。層間絶縁膜１１
ｃの上面は、メモリ領域と周辺回路領域とでその高さが
ほぼ一致するように平坦に形成されている。
Ｏ2 等からなる。このうち、層間絶縁膜１１ａは、例え
ばＳＯＧ（Spin On Glass ）法によって堆積されてい
る。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラズ
マＣＶＤ法等によって堆積されている。層間絶縁膜１１
ｃの上面は、メモリ領域と周辺回路領域とでその高さが
ほぼ一致するように平坦に形成されている。
【００７４】メモリ領域における層間絶縁膜１１ａ〜１
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部においてゲート電極５ｇ（ワ
ード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート
電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によっ
て規定されている。すなわち、接続孔１２ａ, １２ｂは
ゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によっ
て自己整合的に穿孔されている。
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部においてゲート電極５ｇ（ワ
ード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート
電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によっ
て規定されている。すなわち、接続孔１２ａ, １２ｂは
ゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によっ
て自己整合的に穿孔されている。
【００７５】これにより、この接続孔１２ａ, １２ｂの
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。
【００７６】この接続孔１２ａ, １２ｂ内にはそれぞれ
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。なお、プラブ１３ｂの上面には、例えば
ＴｉＳｉx 等のようなシリサイド膜が形成されている。
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。なお、プラブ１３ｂの上面には、例えば
ＴｉＳｉx 等のようなシリサイド膜が形成されている。
【００７７】層間絶縁膜１１ｃ上には層間絶縁膜１１ｄ
が堆積されている。この層間絶縁膜１１ｄは、例えばＳ
ｉＯ2 等からなり、例えばプラズマＣＶＤ法等によって
形成されている。この層間絶縁膜１１ｄ上には、ビット
線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成
されている。
が堆積されている。この層間絶縁膜１１ｄは、例えばＳ
ｉＯ2 等からなり、例えばプラズマＣＶＤ法等によって
形成されている。この層間絶縁膜１１ｄ上には、ビット
線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成
されている。
【００７８】このビット線ＢＬは、例えばＴｉ膜、Ｔｉ
Ｎ膜およびタングステン膜が下層から順に堆積されてな
り、層間絶縁膜１１ｄに穿孔された接続孔１５を通じて
プラグ１３ｂと電気的に接続され、さらに、プラグ１３
ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領
域５ｂと電気的に接続されている。このビット線ＢＬの
表面（上面および側面）には、例えば窒化シリコンから
なる絶縁膜１６が被覆されている。
Ｎ膜およびタングステン膜が下層から順に堆積されてな
り、層間絶縁膜１１ｄに穿孔された接続孔１５を通じて
プラグ１３ｂと電気的に接続され、さらに、プラグ１３
ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領
域５ｂと電気的に接続されている。このビット線ＢＬの
表面（上面および側面）には、例えば窒化シリコンから
なる絶縁膜１６が被覆されている。
【００７９】なお、ビット線ＢＬはワード線ＷＬの延在
方向に対して交差する方向に延びている。したがって、
図１に示すような断面にはビット線ＢＬは示されないの
が通常であるが、ビット線ＢＬが配置されている配線層
を示すために、また、ビット線ＢＬ表面に被覆された絶
縁膜１６の作用を後述するために等の理由からビット線
ＢＬを示している。
方向に対して交差する方向に延びている。したがって、
図１に示すような断面にはビット線ＢＬは示されないの
が通常であるが、ビット線ＢＬが配置されている配線層
を示すために、また、ビット線ＢＬ表面に被覆された絶
縁膜１６の作用を後述するために等の理由からビット線
ＢＬを示している。
【００８０】一方、周辺回路領域の第１層配線１４は、
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
【００８１】このうち、第１層配線１４ａは、層間絶縁
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１７を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１７を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
【００８２】層間絶縁膜１１ｄの上面には、層間絶縁膜
１１ｅ〜１１ｇが下層から順に堆積されており、これに
より、絶縁膜１６が被覆されている。層間絶縁膜１１ｅ
〜１１ｇは、例えばＳｉＯ2 等からなる。このうち、層
間絶縁膜１１ｅは、例えばＳＯＧ（Spin On Glass ）法
によって堆積されている。また、層間絶縁膜１１ｆ,１
１ｇは、例えばプラズマＣＶＤ法等によって形成されて
いる。層間絶縁膜１１ｇの上面は、メモリ領域と周辺回
路領域とでその高さがほぼ一致するように平坦に形成さ
れている。
１１ｅ〜１１ｇが下層から順に堆積されており、これに
より、絶縁膜１６が被覆されている。層間絶縁膜１１ｅ
〜１１ｇは、例えばＳｉＯ2 等からなる。このうち、層
間絶縁膜１１ｅは、例えばＳＯＧ（Spin On Glass ）法
によって堆積されている。また、層間絶縁膜１１ｆ,１
１ｇは、例えばプラズマＣＶＤ法等によって形成されて
いる。層間絶縁膜１１ｇの上面は、メモリ領域と周辺回
路領域とでその高さがほぼ一致するように平坦に形成さ
れている。
【００８３】メモリ領域における層間絶縁膜１１ｄ〜１
１ｇにはプラグ１３ａの上面が露出するような接続孔１
８が穿孔されている。本実施の形態１においては、ビッ
ト線ＢＬの表面に窒化シリコン等からなる絶縁膜１６が
被覆されているので、この接続孔１８の平面的な位置
が、ビット線ＢＬの幅方向にずれてビット線ＢＬに重な
るようになったとしても、窒化シリコン等からなる絶縁
膜１６がエッチングストッパとして機能するので、その
接続孔１８からビット線ＢＬが直接露出してしまうのを
防止することが可能となっている。
１ｇにはプラグ１３ａの上面が露出するような接続孔１
８が穿孔されている。本実施の形態１においては、ビッ
ト線ＢＬの表面に窒化シリコン等からなる絶縁膜１６が
被覆されているので、この接続孔１８の平面的な位置
が、ビット線ＢＬの幅方向にずれてビット線ＢＬに重な
るようになったとしても、窒化シリコン等からなる絶縁
膜１６がエッチングストッパとして機能するので、その
接続孔１８からビット線ＢＬが直接露出してしまうのを
防止することが可能となっている。
【００８４】この接続孔１８内にはプラグ１９が埋め込
まれている。プラグ１９は、例えばｎ形不純物のリンが
含有された低抵抗ポリシリコンからなり、プラブ１３ａ
と電気的に接続され、さらに、これを通じてメモリセル
選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと電気的に接
続されている。
まれている。プラグ１９は、例えばｎ形不純物のリンが
含有された低抵抗ポリシリコンからなり、プラブ１３ａ
と電気的に接続され、さらに、これを通じてメモリセル
選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと電気的に接
続されている。
【００８５】層間絶縁膜１１ｇの上面には、層間絶縁膜
１１ｈ, １１ｉが堆積されている。層間絶縁膜１１ｈ
は、例えば窒化シリコンからなり、主としてメモリ領域
を覆うように形成されている。層間絶縁膜１１ｉは、例
えばＳｉＯ2 等からなる。この層間絶縁膜１１ｈ, １１
ｉには、プラグ１９の上面が露出するような開口部２０
が開口されており、この開口部２０内に上記メモリセル
のキャパシタＣが形成されている。
１１ｈ, １１ｉが堆積されている。層間絶縁膜１１ｈ
は、例えば窒化シリコンからなり、主としてメモリ領域
を覆うように形成されている。層間絶縁膜１１ｉは、例
えばＳｉＯ2 等からなる。この層間絶縁膜１１ｈ, １１
ｉには、プラグ１９の上面が露出するような開口部２０
が開口されており、この開口部２０内に上記メモリセル
のキャパシタＣが形成されている。
【００８６】キャパシタＣは、例えばクラウン形状に形
成されており、蓄積電極２１ａと、その表面に被覆され
た容量絶縁膜２１ｂと、その表面に被覆されたプレート
電極２１ｃとから構成されている。
成されており、蓄積電極２１ａと、その表面に被覆され
た容量絶縁膜２１ｂと、その表面に被覆されたプレート
電極２１ｃとから構成されている。
【００８７】キャパシタＣの蓄積電極２１ａは、例えば
低抵抗ポリシリコンからなり、その表面には、キャパシ
タＣの占有面積を増やさないで容量を増大させるべく、
例えば複数の微細な凹凸が形成されている。
低抵抗ポリシリコンからなり、その表面には、キャパシ
タＣの占有面積を増やさないで容量を増大させるべく、
例えば複数の微細な凹凸が形成されている。
【００８８】この蓄積電極２１ａの下部は、開口部２０
を通じてプラグ１９と電気的に接続され、これを通じて
メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと
電気的に接続されている。なお、図１のメモリ領域と周
辺回路領域との境界領域（図１のほぼ中央）に配置され
ている蓄積電極２１ａ1 はダミーである。
を通じてプラグ１９と電気的に接続され、これを通じて
メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと
電気的に接続されている。なお、図１のメモリ領域と周
辺回路領域との境界領域（図１のほぼ中央）に配置され
ている蓄積電極２１ａ1 はダミーである。
【００８９】また、キャパシタＣの容量絶縁膜２１ｂ
は、例えば酸化タンタル（Ｔａ2 Ｏ5）等からなる。キ
ャパシタＣのプレート電極２１ｃは、例えばＴｉＮ等か
らなり、複数の蓄積電極２１ａを覆うように形成されて
いる。
は、例えば酸化タンタル（Ｔａ2 Ｏ5）等からなる。キ
ャパシタＣのプレート電極２１ｃは、例えばＴｉＮ等か
らなり、複数の蓄積電極２１ａを覆うように形成されて
いる。
【００９０】層間絶縁膜１１ｉ上には、層間絶縁膜１１
ｊが堆積されており、これによってプレート電極２１ｃ
が被覆されている。この層間絶縁膜１１ｊは、例えばＳ
ｉＯ2 等からなり、その上面には第２層配線２２（２２
ａ, ２２ｂ）が形成されている。
ｊが堆積されており、これによってプレート電極２１ｃ
が被覆されている。この層間絶縁膜１１ｊは、例えばＳ
ｉＯ2 等からなり、その上面には第２層配線２２（２２
ａ, ２２ｂ）が形成されている。
【００９１】第２層配線２２は、例えばＴｉＮ膜、アル
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。周辺回路領域における第２層配線２２ｂは、
層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよび絶縁
膜１６に穿孔された接続孔２３内の導体膜２４を通じて
第１層配線１４ｂと電気的に接続されている。この導体
膜２４は、例えばＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。周辺回路領域における第２層配線２２ｂは、
層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよび絶縁
膜１６に穿孔された接続孔２３内の導体膜２４を通じて
第１層配線１４ｂと電気的に接続されている。この導体
膜２４は、例えばＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。
【００９２】層間絶縁膜１１ｊ上には、層間絶縁膜１１
ｋ, １１ｍ, １１ｎが下層から順に堆積されており、こ
れによって第２層配線２２が被覆されている。層間絶縁
膜１１ｋ, １１ｎは、例えばＳｉＯ2 等からなり、例え
ばプラズマＣＶＤ法等によって形成されている。層間絶
縁膜１１ｍは、例えばＳｉＯ2 等からなり、例えばＳＯ
Ｇ法等によって形成されている。
ｋ, １１ｍ, １１ｎが下層から順に堆積されており、こ
れによって第２層配線２２が被覆されている。層間絶縁
膜１１ｋ, １１ｎは、例えばＳｉＯ2 等からなり、例え
ばプラズマＣＶＤ法等によって形成されている。層間絶
縁膜１１ｍは、例えばＳｉＯ2 等からなり、例えばＳＯ
Ｇ法等によって形成されている。
【００９３】層間絶縁膜１１ｎ上には、第３層配線２５
（２５ａ〜２５ｃ）が形成されている。第３層配線２５
は、例えばＴｉＮ膜、Ａｌ膜およびＴｉ膜が下層から順
に堆積されてなる。
（２５ａ〜２５ｃ）が形成されている。第３層配線２５
は、例えばＴｉＮ膜、Ａｌ膜およびＴｉ膜が下層から順
に堆積されてなる。
【００９４】このうち、周辺回路領域における第３層配
線２５ｂは、層間絶縁膜１１ｊ, １１ｋ, １１ｍ, １１
ｎに穿孔された接続孔２６内の導体膜２７を通じてプレ
ート電極２１ｃと電気的に接続されている。また、周辺
回路領域における第３層配線２５ｃは、層間絶縁膜１１
ｋ, １１ｍ, １１ｎに穿孔された接続孔２８内の導体膜
２９を通じて第２層配線２２ｂと電気的に接続されてい
る。導体膜２７, ２９は、例えばＴｉＮ膜およびタング
ステン膜が下層から順に堆積されてなる。
線２５ｂは、層間絶縁膜１１ｊ, １１ｋ, １１ｍ, １１
ｎに穿孔された接続孔２６内の導体膜２７を通じてプレ
ート電極２１ｃと電気的に接続されている。また、周辺
回路領域における第３層配線２５ｃは、層間絶縁膜１１
ｋ, １１ｍ, １１ｎに穿孔された接続孔２８内の導体膜
２９を通じて第２層配線２２ｂと電気的に接続されてい
る。導体膜２７, ２９は、例えばＴｉＮ膜およびタング
ステン膜が下層から順に堆積されてなる。
【００９５】第３層配線２５の上部には、例えば酸化シ
リコン膜と窒化シリコン膜とを積層した２層の絶縁膜等
で構成されたパッシベーション膜が形成されているが、
それらの図示は省略する。
リコン膜と窒化シリコン膜とを積層した２層の絶縁膜等
で構成されたパッシベーション膜が形成されているが、
それらの図示は省略する。
【００９６】次に、本実施の形態１の半導体集積回路装
置の製造方法の一例を図２〜図４５によって説明する。
置の製造方法の一例を図２〜図４５によって説明する。
【００９７】まず、図２に示すように、ｐ形のＳｉ単結
晶からなる半導体基板１を熱処理してその表面に、例え
ば膜厚１０〜３０nm程度のＳｉＯ2 等からなるパッド膜
３０を形成した後、このパッド膜３０上に、例えば膜厚
１００〜２００nm程度の窒化シリコン等からなる耐酸化
性膜３１をＣＶＤ（Chemical Vapor Deposition ）法に
よって堆積する。
晶からなる半導体基板１を熱処理してその表面に、例え
ば膜厚１０〜３０nm程度のＳｉＯ2 等からなるパッド膜
３０を形成した後、このパッド膜３０上に、例えば膜厚
１００〜２００nm程度の窒化シリコン等からなる耐酸化
性膜３１をＣＶＤ（Chemical Vapor Deposition ）法に
よって堆積する。
【００９８】続いて、図３に示すように耐酸化性膜３１
上に形成したフォトレジスト３２ａをエッチングマスク
にして素子分離領域の耐酸化性膜３１、パッド膜３０、
半導体基板１を順次エッチングすることにより、半導体
基板１に深さ３５０〜４００nm程度の分離溝４ａを形成
する。この際、耐酸化性膜３１をエッチングするガス
は、例えばＣＦ4 ＋ＣＨＦ3 ＋ＡｒまたはＣＦ4 ＋Ａｒ
を使用し、半導体基板１をエッチングするガスは、例え
ばＨＢｒ＋Ｃl2＋Ｈｅ＋Ｏ2 を使用する。
上に形成したフォトレジスト３２ａをエッチングマスク
にして素子分離領域の耐酸化性膜３１、パッド膜３０、
半導体基板１を順次エッチングすることにより、半導体
基板１に深さ３５０〜４００nm程度の分離溝４ａを形成
する。この際、耐酸化性膜３１をエッチングするガス
は、例えばＣＦ4 ＋ＣＨＦ3 ＋ＡｒまたはＣＦ4 ＋Ａｒ
を使用し、半導体基板１をエッチングするガスは、例え
ばＨＢｒ＋Ｃl2＋Ｈｅ＋Ｏ2 を使用する。
【００９９】その後、図４に示すように、エッチングに
より分離溝４ａの内壁に生じたダメージ層を除去するた
めに、酸化処理を施して分離溝４ａの内面に、例えばＳ
ｉＯ2 からなる絶縁膜４ｂ1 を形成した後、図５に示す
ように、半導体基板１上に、例えばＳｉＯ2 等からなる
絶縁膜４ｂ2 をＣＶＤ法により堆積する。この際、絶縁
膜４ｂ2 は、例えばＴＥＯＳ（Tetraethoxysilane ）ガ
スを用いたプラズマＣＶＤ法等によって形成する。
より分離溝４ａの内壁に生じたダメージ層を除去するた
めに、酸化処理を施して分離溝４ａの内面に、例えばＳ
ｉＯ2 からなる絶縁膜４ｂ1 を形成した後、図５に示す
ように、半導体基板１上に、例えばＳｉＯ2 等からなる
絶縁膜４ｂ2 をＣＶＤ法により堆積する。この際、絶縁
膜４ｂ2 は、例えばＴＥＯＳ（Tetraethoxysilane ）ガ
スを用いたプラズマＣＶＤ法等によって形成する。
【０１００】次いで、絶縁膜４ｂ2 上に、例えば窒化シ
リコンからなる絶縁膜３３をＣＶＤ法等によって堆積し
た後、この絶縁膜３３を、図７に示すように、フォトレ
ジスト３２ｂをエッチングマスクにして、相対的に幅
（面積）の広い素子分離領域上に窒化シリコン等からな
る絶縁膜３３ａのパターンを形成する。
リコンからなる絶縁膜３３をＣＶＤ法等によって堆積し
た後、この絶縁膜３３を、図７に示すように、フォトレ
ジスト３２ｂをエッチングマスクにして、相対的に幅
（面積）の広い素子分離領域上に窒化シリコン等からな
る絶縁膜３３ａのパターンを形成する。
【０１０１】素子分離領域の上部に残った窒化シリコン
等からなる絶縁膜３３ａは、次の工程で絶縁膜４ｂ2 を
化学的機械研磨(Chemical Mechanical Polishing; ＣＭ
Ｐ)法で研磨して平坦化する際、相対的に広い面積の分
離溝４ａの内部の絶縁膜４ｂ2 が相対的に狭い面積の素
子分離領域の分離溝４ａの内部の絶縁膜４ｂ2 に比べて
深く研磨される現象（ディッシング；dishing ）を防止
するために形成される。
等からなる絶縁膜３３ａは、次の工程で絶縁膜４ｂ2 を
化学的機械研磨(Chemical Mechanical Polishing; ＣＭ
Ｐ)法で研磨して平坦化する際、相対的に広い面積の分
離溝４ａの内部の絶縁膜４ｂ2 が相対的に狭い面積の素
子分離領域の分離溝４ａの内部の絶縁膜４ｂ2 に比べて
深く研磨される現象（ディッシング；dishing ）を防止
するために形成される。
【０１０２】続いて、絶縁膜４ｂ2 を、絶縁膜３１, ３
３ａをストッパに用いたＣＭＰ法によって研磨して分離
溝４ａの内部に残すことにより、図８に示すように、素
子分離領域４を形成する。この際、本実施の形態１にお
いては、相対的に幅（面積）の広い素子分離領域４上に
絶縁膜３３ａのパターンを設けたことにより、素子分離
領域４における分離用の絶縁膜４ｂ2 上面の削れを防止
することができる。このため、素子分離領域４における
分離用の絶縁膜４ｂ2 の上面の高さを半導体基板１の主
面の高さにほぼ一致させることが可能となっている。
３ａをストッパに用いたＣＭＰ法によって研磨して分離
溝４ａの内部に残すことにより、図８に示すように、素
子分離領域４を形成する。この際、本実施の形態１にお
いては、相対的に幅（面積）の広い素子分離領域４上に
絶縁膜３３ａのパターンを設けたことにより、素子分離
領域４における分離用の絶縁膜４ｂ2 上面の削れを防止
することができる。このため、素子分離領域４における
分離用の絶縁膜４ｂ2 の上面の高さを半導体基板１の主
面の高さにほぼ一致させることが可能となっている。
【０１０３】次いで、耐酸化性膜３１および絶縁膜３３
ａ熱リン酸等により除去し、パッド膜３０を除去した
後、半導体基板１に対してプレ酸化処理を施す。
ａ熱リン酸等により除去し、パッド膜３０を除去した
後、半導体基板１に対してプレ酸化処理を施す。
【０１０４】続いて、半導体基板１上にメモリ領域が露
出するような深いｎウエル形成用のフォトレジストパタ
ーンを形成した後、それをマスクとして半導体基板１の
メモリ領域に、例えばｎ形不純物のリンをイオン注入す
る。
出するような深いｎウエル形成用のフォトレジストパタ
ーンを形成した後、それをマスクとして半導体基板１の
メモリ領域に、例えばｎ形不純物のリンをイオン注入す
る。
【０１０５】その後、深いｎウエル形成用のフォトレジ
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターンを形成
し、それをマスクとして半導体基板１のｐウエル形成領
域に、例えばｐ形不純物のホウ素等をイオン注入する。
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターンを形成
し、それをマスクとして半導体基板１のｐウエル形成領
域に、例えばｐ形不純物のホウ素等をイオン注入する。
【０１０６】次いで、ｐウエル形成用のフォトレジスト
パターンを除去した後、半導体基板１上にｎウエル領域
が露出するようなフォトレジストパターンを形成し、そ
れをマスクとして半導体基板１のｎウエル形成領域に、
例えばｎ形不純物のリン等をイオン注入する。
パターンを除去した後、半導体基板１上にｎウエル領域
が露出するようなフォトレジストパターンを形成し、そ
れをマスクとして半導体基板１のｎウエル形成領域に、
例えばｎ形不純物のリン等をイオン注入する。
【０１０７】続いて、ｎウエル形成用のフォトレジスト
パターンを除去した後、半導体基板１に対して熱処理を
施すことにより、図９に示すように、半導体基板１に深
いｎウエル２ｎｗ、ｐウエル３ｐｗm,３ｐｗp 、ｎウエ
ル３ｎｗp を形成する。
パターンを除去した後、半導体基板１に対して熱処理を
施すことにより、図９に示すように、半導体基板１に深
いｎウエル２ｎｗ、ｐウエル３ｐｗm,３ｐｗp 、ｎウエ
ル３ｎｗp を形成する。
【０１０８】この深いｎウエル２ｎｗは、入出力回路等
から半導体基板１を通じてメモリ領域のｐウエル３ｐｗ
m にノイズが侵入するのを防止してメモリセル内蓄積電
荷の消除を防止するために形成される。
から半導体基板１を通じてメモリ領域のｐウエル３ｐｗ
m にノイズが侵入するのを防止してメモリセル内蓄積電
荷の消除を防止するために形成される。
【０１０９】その後、ＭＯＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2(フッ化ホウ素）をｐ
ウエル３ｐｗm,３ｐｗp およびｎウエル３ｎｗp にイオ
ン打ち込みする。
整するための不純物、例えばＢＦ2(フッ化ホウ素）をｐ
ウエル３ｐｗm,３ｐｗp およびｎウエル３ｎｗp にイオ
ン打ち込みする。
【０１１０】その後、半導体基板１に対して熱酸化処理
またはウエット酸化処理を施すことにより、半導体基板
１の活性領域主面上に、例えば６〜１２ｎｍ好ましくは
膜厚７ｎｍ程度のＳｉＯ2 からなるゲート絶縁膜５ｉ,
８ｉ, １０ｉを形成する。
またはウエット酸化処理を施すことにより、半導体基板
１の活性領域主面上に、例えば６〜１２ｎｍ好ましくは
膜厚７ｎｍ程度のＳｉＯ2 からなるゲート絶縁膜５ｉ,
８ｉ, １０ｉを形成する。
【０１１１】特に限定はされないが、上記ゲート絶縁膜
５ｉ, ８ｉ, １０ｉを形成した後、半導体基板１をＮＯ
（酸化窒素）、ＮＨ3 またはＮ2 Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉと半導体基板１との界面に窒素を偏析させて
もよい（酸窒化処理）。
５ｉ, ８ｉ, １０ｉを形成した後、半導体基板１をＮＯ
（酸化窒素）、ＮＨ3 またはＮ2 Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉと半導体基板１との界面に窒素を偏析させて
もよい（酸窒化処理）。
【０１１２】ＭＯＳ・ＦＥＴのゲート電極を構成するポ
リシリコンにｐ形不純物のホウ素を導入した場合、その
ホウ素がゲート絶縁膜５ｉ, １０ｉを突き抜けて半導体
基板１に拡散する問題がある。そこで、ゲート絶縁膜５
ｉ, １０ｉに対して酸窒化処理を施しておくと、ホウ素
がゲート絶縁膜５ｉ, １０ｉを突き抜けるのを抑制する
ことができるので、そのホウ素の拡散に起因するＭＯＳ
・ＦＥＴのしきい電圧の変動等を抑制し、ＭＯＳ・ＦＥ
Ｔの特性上の信頼性を向上させることができる。
リシリコンにｐ形不純物のホウ素を導入した場合、その
ホウ素がゲート絶縁膜５ｉ, １０ｉを突き抜けて半導体
基板１に拡散する問題がある。そこで、ゲート絶縁膜５
ｉ, １０ｉに対して酸窒化処理を施しておくと、ホウ素
がゲート絶縁膜５ｉ, １０ｉを突き抜けるのを抑制する
ことができるので、そのホウ素の拡散に起因するＭＯＳ
・ＦＥＴのしきい電圧の変動等を抑制し、ＭＯＳ・ＦＥ
Ｔの特性上の信頼性を向上させることができる。
【０１１３】また、ゲート絶縁膜５ｉ, ８ｉ, １０ｉが
７nm程度まで薄くなると、半導体基板１との熱膨張係数
差に起因して両者の界面に生じる歪みが顕在化し、ホッ
トキャリアの発生を誘発する。半導体基板１との界面に
偏析した窒素はこの歪みを緩和するので、上記の酸窒化
処理は、極薄のゲート絶縁膜５ｉ, ８ｉ, １０ｉの信頼
性を向上できる。
７nm程度まで薄くなると、半導体基板１との熱膨張係数
差に起因して両者の界面に生じる歪みが顕在化し、ホッ
トキャリアの発生を誘発する。半導体基板１との界面に
偏析した窒素はこの歪みを緩和するので、上記の酸窒化
処理は、極薄のゲート絶縁膜５ｉ, ８ｉ, １０ｉの信頼
性を向上できる。
【０１１４】次いで、図１０に示すように、半導体基板
１上に、ポリシリコン膜３４をＣＶＤ法等によって堆積
する。
１上に、ポリシリコン膜３４をＣＶＤ法等によって堆積
する。
【０１１５】続いて、半導体基板１上に形成されるＭＯ
Ｓ・ＦＥＴのゲート電極における導電形を設定するため
の不純物導入工程に移行する。
Ｓ・ＦＥＴのゲート電極における導電形を設定するため
の不純物導入工程に移行する。
【０１１６】すなわち、図１１に示すように、ポリシリ
コン膜３４上に、周辺回路領域におけるｎチャネル形の
ＭＯＳ・ＦＥＴ形成領域が露出するようなフォトレジス
ト３２ｃを形成した後、これをマスクとして、例えばｎ
形不純物のリンまたはヒ素（Ａｓ）をポリシリコン膜３
４にイオン注入する。
コン膜３４上に、周辺回路領域におけるｎチャネル形の
ＭＯＳ・ＦＥＴ形成領域が露出するようなフォトレジス
ト３２ｃを形成した後、これをマスクとして、例えばｎ
形不純物のリンまたはヒ素（Ａｓ）をポリシリコン膜３
４にイオン注入する。
【０１１７】続いて、フォトレジスト３２ｃを除去した
後、図１２に示すように、メモリセル選択用ＭＯＳ・Ｆ
ＥＴ形成領域および周辺回路領域におけるｐチャネル形
のＭＯＳ・ＦＥＴ形成領域が露出するようなフォトレジ
スト３２ｄを形成した後、これをマスクとして、例えば
ｐ形不純物のホウ素またはＢＦ2 をポリシリコン膜３４
にイオン注入する。
後、図１２に示すように、メモリセル選択用ＭＯＳ・Ｆ
ＥＴ形成領域および周辺回路領域におけるｐチャネル形
のＭＯＳ・ＦＥＴ形成領域が露出するようなフォトレジ
スト３２ｄを形成した後、これをマスクとして、例えば
ｐ形不純物のホウ素またはＢＦ2 をポリシリコン膜３４
にイオン注入する。
【０１１８】このホウ素またはＢＦ2 等のようなｐ形不
純物のイオン注入に際しては、注入エネルギーを制御す
ることにより、ホウ素等がポリシリコン膜３４のあまり
深い位置まで到らないようにしても良い。
純物のイオン注入に際しては、注入エネルギーを制御す
ることにより、ホウ素等がポリシリコン膜３４のあまり
深い位置まで到らないようにしても良い。
【０１１９】これは、ホウ素等をポリシリコン膜３４の
下層部の深い位置にまで導入してしまうと、上記したよ
うに、ホウ素等がその後の熱プロセスによってゲート絶
縁膜５ｉを突き抜けて半導体基板１に拡散してしまう現
象が生じ易くなると考えられるので、それを抑制するた
めである。
下層部の深い位置にまで導入してしまうと、上記したよ
うに、ホウ素等がその後の熱プロセスによってゲート絶
縁膜５ｉを突き抜けて半導体基板１に拡散してしまう現
象が生じ易くなると考えられるので、それを抑制するた
めである。
【０１２０】次いで、図１３に示すように、ポリシリコ
ン膜３４上に、例えばＴｉＮまたは窒化タングステン等
からなるバリア金属膜３５、例えばタングステン等から
なる金属膜３６および例えば窒化シリコンからなる絶縁
膜６を下層から順に堆積する。バリア金属膜３５は本発
明において重要な構成要件の一つである。すなわち、こ
のバリア金属膜３５は、最適な条件の厚さとして３ｎｍ
以上５ｎｍ以下であり、高温熱処理時にタングステン膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止する機能を有してい
る。すなわち、このバリア層がなく、直接ポリシリコン
膜上にタングステンが被着された場合、後述するアニー
ル処理（約８００℃）でシリコンとタングステンとがシ
リサイド反応（反応温度は６５０℃〜７５０℃）が生じ
ＷＳｉ2 （タングステンダイシリサイド）となって抵抗
が高くなり、しかも体積減少によりキャップ絶縁膜との
間にすきまが生じてしまう。
ン膜３４上に、例えばＴｉＮまたは窒化タングステン等
からなるバリア金属膜３５、例えばタングステン等から
なる金属膜３６および例えば窒化シリコンからなる絶縁
膜６を下層から順に堆積する。バリア金属膜３５は本発
明において重要な構成要件の一つである。すなわち、こ
のバリア金属膜３５は、最適な条件の厚さとして３ｎｍ
以上５ｎｍ以下であり、高温熱処理時にタングステン膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止する機能を有してい
る。すなわち、このバリア層がなく、直接ポリシリコン
膜上にタングステンが被着された場合、後述するアニー
ル処理（約８００℃）でシリコンとタングステンとがシ
リサイド反応（反応温度は６５０℃〜７５０℃）が生じ
ＷＳｉ2 （タングステンダイシリサイド）となって抵抗
が高くなり、しかも体積減少によりキャップ絶縁膜との
間にすきまが生じてしまう。
【０１２１】続いて、図１４に示すように、絶縁膜６上
に形成したゲート電極形成用のフォトレジスト３２ｅを
エッチングマスクとしてエッチング処理を施すことによ
り、ゲート電極５ｇ（すなわち、ワード線ＷＬ）、ゲー
ト電極８ｇ, １０ｇおよびキャップ絶縁膜６をパターン
形成する。
に形成したゲート電極形成用のフォトレジスト３２ｅを
エッチングマスクとしてエッチング処理を施すことによ
り、ゲート電極５ｇ（すなわち、ワード線ＷＬ）、ゲー
ト電極８ｇ, １０ｇおよびキャップ絶縁膜６をパターン
形成する。
【０１２２】ゲート電極５ｇは、メモリセル選択用ＭＯ
Ｓ・ＦＥＴの一部を構成し、活性領域以外の領域ではワ
ード線ＷＬとして機能する。このゲート電極５ｇ（ワー
ド線ＷＬ）の幅、すなわちゲート長は、メモリセル選択
用ＭＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい
値電圧を一定値以上に確保できる許容範囲内の最小寸法
（例えば0.２４μｍ）で構成される。また、隣接する２
本のゲート電極５ｇ（ワード線ＷＬ）の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極８ｇおよびゲート電
極１０ｇは、周辺回路のｎチャネル形のＭＯＳ・ＦＥＴ
およびｐチャネル形のＭＯＳ・ＦＥＴの各一部を構成す
る。
Ｓ・ＦＥＴの一部を構成し、活性領域以外の領域ではワ
ード線ＷＬとして機能する。このゲート電極５ｇ（ワー
ド線ＷＬ）の幅、すなわちゲート長は、メモリセル選択
用ＭＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい
値電圧を一定値以上に確保できる許容範囲内の最小寸法
（例えば0.２４μｍ）で構成される。また、隣接する２
本のゲート電極５ｇ（ワード線ＷＬ）の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極８ｇおよびゲート電
極１０ｇは、周辺回路のｎチャネル形のＭＯＳ・ＦＥＴ
およびｐチャネル形のＭＯＳ・ＦＥＴの各一部を構成す
る。
【０１２３】次いで、半導体基板１上にｎチャネル形の
ＭＯＳ・ＦＥＴ（メモリセル選択用ＭＯＳ・ＦＥＴを含
む）が露出するようなフォトレジストを形成した後、そ
れをマスクとして半導体基板１に、例えばｎ形不純物の
Ａｓをイオン注入する。
ＭＯＳ・ＦＥＴ（メモリセル選択用ＭＯＳ・ＦＥＴを含
む）が露出するようなフォトレジストを形成した後、そ
れをマスクとして半導体基板１に、例えばｎ形不純物の
Ａｓをイオン注入する。
【０１２４】続いて、そのｎチャネル形のＭＯＳ・ＦＥ
Ｔ用のフォトレジストを除去した後、半導体基板１上に
ｐチャネル形のＭＯＳ・ＦＥＴが露出するようなフォト
レジストを形成し、それをマスクとして半導体基板１
に、例えばｐ形不純物のホウ素をイオン注入する。イオ
ン注入後約８００℃のアニール処理が行なわれる。これ
らの不純物導入工程は、図１５に示す低濃度領域５ａ1,
５ｂ1,８ａ1,８ｂ1,１０ａ1,１０ｂ1 を形成するための
不純物導入工程である。
Ｔ用のフォトレジストを除去した後、半導体基板１上に
ｐチャネル形のＭＯＳ・ＦＥＴが露出するようなフォト
レジストを形成し、それをマスクとして半導体基板１
に、例えばｐ形不純物のホウ素をイオン注入する。イオ
ン注入後約８００℃のアニール処理が行なわれる。これ
らの不純物導入工程は、図１５に示す低濃度領域５ａ1,
５ｂ1,８ａ1,８ｂ1,１０ａ1,１０ｂ1 を形成するための
不純物導入工程である。
【０１２５】次いで、図１６に示すように、半導体基板
１上に、例えば窒化シリコンからなる絶縁膜７をＣＶＤ
法等によって堆積した後、図１７に示すように、絶縁膜
７上に形成したフォトレジスト３２ｆをエッチングマス
クとして異方性ドライエッチング処理を施す。これによ
り、メモリ領域においては絶縁膜７を残し、周辺回路領
域においてはゲート電極８ｇ, １０ｇの側面に窒化シリ
コン等からなるサイドウォール９を形成する。
１上に、例えば窒化シリコンからなる絶縁膜７をＣＶＤ
法等によって堆積した後、図１７に示すように、絶縁膜
７上に形成したフォトレジスト３２ｆをエッチングマス
クとして異方性ドライエッチング処理を施す。これによ
り、メモリ領域においては絶縁膜７を残し、周辺回路領
域においてはゲート電極８ｇ, １０ｇの側面に窒化シリ
コン等からなるサイドウォール９を形成する。
【０１２６】このエッチングは、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉや素子分離領域４に埋め込まれた絶縁膜４ｂ
1,４ｂ2 の削れ量を最少とするために、酸化シリコン膜
に対する窒化シリコン膜のエッチングレートが大きくな
るようなエッチングガスを使用して行う。また、ゲート
電極８ｇ, １０ｇ上の窒化シリコン膜等からなる絶縁膜
６の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
ｉ, １０ｉや素子分離領域４に埋め込まれた絶縁膜４ｂ
1,４ｂ2 の削れ量を最少とするために、酸化シリコン膜
に対する窒化シリコン膜のエッチングレートが大きくな
るようなエッチングガスを使用して行う。また、ゲート
電極８ｇ, １０ｇ上の窒化シリコン膜等からなる絶縁膜
６の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【０１２７】続いて、半導体基板１上に、周辺回路領域
におけるｎチャネル形のＭＯＳ・ＦＥＴの形成領域が露
出するようなフォトレジストを形成した後、そのフォト
レジスト、ゲート電極８ｇおよびサイドウォール９をマ
スクとして、例えばｎ形不純物のＡｓをイオン注入法等
によって導入する。
におけるｎチャネル形のＭＯＳ・ＦＥＴの形成領域が露
出するようなフォトレジストを形成した後、そのフォト
レジスト、ゲート電極８ｇおよびサイドウォール９をマ
スクとして、例えばｎ形不純物のＡｓをイオン注入法等
によって導入する。
【０１２８】続いて、半導体基板１上に、周辺回路領域
におけるｐチャネルＭＯＳ・ＦＥＴの形成領域が露出す
るようなフォトレジストを形成した後、そのフォトレジ
スト、ゲート電極１０ｇおよびサイドウォール９をマス
クとして、例えばｐ形不純物のホウ素をイオン注入法等
によって導入する。
におけるｐチャネルＭＯＳ・ＦＥＴの形成領域が露出す
るようなフォトレジストを形成した後、そのフォトレジ
スト、ゲート電極１０ｇおよびサイドウォール９をマス
クとして、例えばｐ形不純物のホウ素をイオン注入法等
によって導入する。
【０１２９】その後、半導体基板１に対して、例えば窒
素ガス雰囲気中において熱処理を施すことにより、半導
体基板１の周辺回路領域に、高濃度領域８ａ2,８ｂ2,１
０ａ2,１０ｂ2 を形成する。これにより、図１９に示す
ように、周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐを形成す
る。
素ガス雰囲気中において熱処理を施すことにより、半導
体基板１の周辺回路領域に、高濃度領域８ａ2,８ｂ2,１
０ａ2,１０ｂ2 を形成する。これにより、図１９に示す
ように、周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐを形成す
る。
【０１３０】次いで、図１９に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ａを
ＳＯＧ法等によって堆積する。
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ａを
ＳＯＧ法等によって堆積する。
【０１３１】続いて、この層間絶縁膜１１ａ上に、例え
ばＴＥＯＳ（Tetraethoxysilane ）ガスを用いたプラズ
マＣＶＤ法等によってＳｉＯ2 等からなる絶縁膜を堆積
した後、その上部をＣＭＰ法等によってエッチバックす
ることにより、図２０に示すように、層間絶縁膜１１ａ
上に層間絶縁膜１１ｂを形成する。
ばＴＥＯＳ（Tetraethoxysilane ）ガスを用いたプラズ
マＣＶＤ法等によってＳｉＯ2 等からなる絶縁膜を堆積
した後、その上部をＣＭＰ法等によってエッチバックす
ることにより、図２０に示すように、層間絶縁膜１１ａ
上に層間絶縁膜１１ｂを形成する。
【０１３２】その後、その層間絶縁膜１１ｂ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｃを形成する。この層
間絶縁膜１１ｃは、ＣＭＰ法により層間絶縁膜１１ｂの
上部に形成された損傷等を覆う機能を有しており、その
上面はメモリ領域と周辺回路領域とでその高さがほぼ一
致するように平坦に形成されている。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｃを形成する。この層
間絶縁膜１１ｃは、ＣＭＰ法により層間絶縁膜１１ｂの
上部に形成された損傷等を覆う機能を有しており、その
上面はメモリ領域と周辺回路領域とでその高さがほぼ一
致するように平坦に形成されている。
【０１３３】続いて、図２１に示すように、その層間絶
縁膜１１ｃ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｇを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｃの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
縁膜１１ｃ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｇを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｃの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
【０１３４】その後、そのフォトレジスト３２ｇをエッ
チングマスクとして、プラグ用の接続孔を穿孔するため
のエッチング処理を施す。本実施の形態１においては、
そのエッチング処理を、例えば次のようにする。
チングマスクとして、プラグ用の接続孔を穿孔するため
のエッチング処理を施す。本実施の形態１においては、
そのエッチング処理を、例えば次のようにする。
【０１３５】まず、図２１に示すように、絶縁膜７やキ
ャップ絶縁膜６等が表出した時点でエッチングが止まる
ように、ＳｉＯ2 膜は除去されるが窒化シリコン膜は除
去され難い条件でエッチング処理を施す。この際のエッ
チングガスとしては、例えばＣ4 Ｆ8/アルゴン（Ａｒ）
等の混合ガスを用いる。
ャップ絶縁膜６等が表出した時点でエッチングが止まる
ように、ＳｉＯ2 膜は除去されるが窒化シリコン膜は除
去され難い条件でエッチング処理を施す。この際のエッ
チングガスとしては、例えばＣ4 Ｆ8/アルゴン（Ａｒ）
等の混合ガスを用いる。
【０１３６】続いて、エッチング条件を、窒化シリコン
膜は除去されるがＳｉＯ2 膜は除去され難い条件に変え
ることにより、図２２に示すように、半導体基板１の一
部が露出するようなプラグ用の接続孔１２ａ, １２ｂを
穿孔する。これにより、フォトリソグラフィの解像限界
以下の微細な径を有する接続孔１２ａ, １２ｂを形成す
ることができる。この際のエッチングガスとしては、例
えばＣＨＦ3/Ａｒ/ ＣＦ4 等の混合ガスを用いる。
膜は除去されるがＳｉＯ2 膜は除去され難い条件に変え
ることにより、図２２に示すように、半導体基板１の一
部が露出するようなプラグ用の接続孔１２ａ, １２ｂを
穿孔する。これにより、フォトリソグラフィの解像限界
以下の微細な径を有する接続孔１２ａ, １２ｂを形成す
ることができる。この際のエッチングガスとしては、例
えばＣＨＦ3/Ａｒ/ ＣＦ4 等の混合ガスを用いる。
【０１３７】このようなエッチング処理を行う理由は、
そのようにしないと、プラグ用の接続孔１２ａ, １２ｂ
を形成するためのエッチング処理によって、そのプラグ
用の接続孔１２Ａ, １２ｂから露出する素子分離領域４
の分離用の絶縁膜４ｂ1,４ｂ2 がエッチング除去されて
しまい不良が生じるからである。
そのようにしないと、プラグ用の接続孔１２ａ, １２ｂ
を形成するためのエッチング処理によって、そのプラグ
用の接続孔１２Ａ, １２ｂから露出する素子分離領域４
の分離用の絶縁膜４ｂ1,４ｂ2 がエッチング除去されて
しまい不良が生じるからである。
【０１３８】その後、フォトレジスト３２ｇを除去した
後、接続孔１２ａ, １２ｂから露出する半導体基板１
に、例えばｎ形不純物のリンをイオン注入する。これは
電界緩和用の不純物導入工程である。
後、接続孔１２ａ, １２ｂから露出する半導体基板１
に、例えばｎ形不純物のリンをイオン注入する。これは
電界緩和用の不純物導入工程である。
【０１３９】次いで、半導体基板１上に、例えばｎ形不
純物を含有する低抵抗ポリシリコンをＣＶＤ法等によっ
て堆積した後、その低抵抗ポリシリコンをエッチバック
することにより、図２３に示すように、プラグ用の接続
孔１２ａ, １２ｂ内にプラグ１３ａ, １３ｂを形成す
る。
純物を含有する低抵抗ポリシリコンをＣＶＤ法等によっ
て堆積した後、その低抵抗ポリシリコンをエッチバック
することにより、図２３に示すように、プラグ用の接続
孔１２ａ, １２ｂ内にプラグ１３ａ, １３ｂを形成す
る。
【０１４０】続いて、図２４に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ｄを
ＣＶＤ法等によって堆積することにより、プラグ１３
ａ, １３ｂの上面を被覆する。
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ｄを
ＣＶＤ法等によって堆積することにより、プラグ１３
ａ, １３ｂの上面を被覆する。
【０１４１】なお、図２４中の符号５ａ2,５ｂ2 は、上
記した電界緩和用の不純物導入工程によって導入された
リンを含有する高濃度領域であり、この高濃度領域５ａ
2,５ｂ2 と低濃度領域５ａ1,５ｂ1 とで、メモリセル選
択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂが構成さ
れている。
記した電界緩和用の不純物導入工程によって導入された
リンを含有する高濃度領域であり、この高濃度領域５ａ
2,５ｂ2 と低濃度領域５ａ1,５ｂ1 とで、メモリセル選
択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂが構成さ
れている。
【０１４２】その後、図２５に示すように、その層間絶
縁膜１１ｄ上に、ビット線用の接続孔形成用のフォトレ
ジスト３２ｈを形成した後、これをエッチングマスクと
して層間絶縁膜１１ｄにプラグ１３ｂの上面が露出する
ような接続孔１５を穿孔する。
縁膜１１ｄ上に、ビット線用の接続孔形成用のフォトレ
ジスト３２ｈを形成した後、これをエッチングマスクと
して層間絶縁膜１１ｄにプラグ１３ｂの上面が露出する
ような接続孔１５を穿孔する。
【０１４３】次いで、そのフォトレジスト３２ｈを除去
した後、図２６に示すように、その層間絶縁膜１１ｄ上
に、周辺回路用の接続孔形成用のフォトレジスト３２ｉ
を形成し、これをエッチングマスクとして層間絶縁膜１
１ａ〜１１ｄに半導体基板１の上面（半導体領域８ａ,
８ｂ, １０ａ, １０ｂ）が露出するような接続孔１７を
穿孔する。
した後、図２６に示すように、その層間絶縁膜１１ｄ上
に、周辺回路用の接続孔形成用のフォトレジスト３２ｉ
を形成し、これをエッチングマスクとして層間絶縁膜１
１ａ〜１１ｄに半導体基板１の上面（半導体領域８ａ,
８ｂ, １０ａ, １０ｂ）が露出するような接続孔１７を
穿孔する。
【０１４４】続いて、フォトレジストパ３２ｉを除去し
た後、図２７に示すように、半導体基板１上に、例えば
Ｔｉ膜およびＴｉＮ膜をスパッタリング法等によって下
層から順に堆積し、その上に、例えばタングステン膜を
ＣＶＤ法等によって積み重ねて導体膜３７を形成し、さ
らにその上に、例えば窒化シリコンからなる絶縁膜１６
ａをＣＶＤ法等によって堆積する。
た後、図２７に示すように、半導体基板１上に、例えば
Ｔｉ膜およびＴｉＮ膜をスパッタリング法等によって下
層から順に堆積し、その上に、例えばタングステン膜を
ＣＶＤ法等によって積み重ねて導体膜３７を形成し、さ
らにその上に、例えば窒化シリコンからなる絶縁膜１６
ａをＣＶＤ法等によって堆積する。
【０１４５】なお、図２７中の符号８ｃ, １０ｃは、例
えば導体膜３７の下層のＴｉ膜と半導体基板１との熱処
理反応によって形成されたＴｉＳｉx 等のようなシリサ
イド層である。
えば導体膜３７の下層のＴｉ膜と半導体基板１との熱処
理反応によって形成されたＴｉＳｉx 等のようなシリサ
イド層である。
【０１４６】その後、図２８に示すように、絶縁膜１６
ａ上に配線形成用のフォトレジスト３２ｊを形成し、こ
れをエッチングマスクとして絶縁膜１６ａおよび導体膜
３７をエッチング法によってパターニングすることによ
り、ビット線ＢＬおよび第１層配線１４を形成する。
ａ上に配線形成用のフォトレジスト３２ｊを形成し、こ
れをエッチングマスクとして絶縁膜１６ａおよび導体膜
３７をエッチング法によってパターニングすることによ
り、ビット線ＢＬおよび第１層配線１４を形成する。
【０１４７】次いで、フォトレジスト３２ｊを除去した
後、半導体基板１上に、例えば窒化シリコンからなる絶
縁膜を堆積した後、その絶縁膜をエッチバックすること
により、図２９に示すように、ビット線ＢＬおよび第１
層配線１４の側面にサイドウォール１６ｂを形成する。
後、半導体基板１上に、例えば窒化シリコンからなる絶
縁膜を堆積した後、その絶縁膜をエッチバックすること
により、図２９に示すように、ビット線ＢＬおよび第１
層配線１４の側面にサイドウォール１６ｂを形成する。
【０１４８】続いて、図３０に示すように、例えばＳｉ
Ｏ2 等からなる層間絶縁膜１１ｅをＳＯＧ法等によって
堆積することにより、ビット線ＢＬおよび第１層配線１
４を被覆する。
Ｏ2 等からなる層間絶縁膜１１ｅをＳＯＧ法等によって
堆積することにより、ビット線ＢＬおよび第１層配線１
４を被覆する。
【０１４９】その後、この層間絶縁膜１１ｅ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる絶縁膜を堆積した後、その上部をＣＭ
Ｐ法等によってエッチバックすることにより、図３１に
示すように、層間絶縁膜１１ｅ上に層間絶縁膜１１ｆを
形成する。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる絶縁膜を堆積した後、その上部をＣＭ
Ｐ法等によってエッチバックすることにより、図３１に
示すように、層間絶縁膜１１ｅ上に層間絶縁膜１１ｆを
形成する。
【０１５０】その後、その層間絶縁膜１１ｆ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｇを形成する。この層
間絶縁膜１１ｇは、層間絶縁膜１１ｆの上部にＣＭＰ法
により形成された損傷等を覆う機能を有しており、層間
絶縁膜１１ｇの上面はメモリ領域と周辺回路領域とでそ
の高さがほぼ一致するように平坦に形成されている。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｇを形成する。この層
間絶縁膜１１ｇは、層間絶縁膜１１ｆの上部にＣＭＰ法
により形成された損傷等を覆う機能を有しており、層間
絶縁膜１１ｇの上面はメモリ領域と周辺回路領域とでそ
の高さがほぼ一致するように平坦に形成されている。
【０１５１】続いて、図３２に示すように、その層間絶
縁膜１１ｇ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｋを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｇの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
縁膜１１ｇ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｋを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｇの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
【０１５２】その後、そのフォトレジスト３２ｋをエッ
チングマスクとして、層間絶縁膜１１ｄ〜１１ｇに、プ
ラグ１３ａの上面が露出するような接続孔１８を穿孔し
た後、フォトレジスト３２ｋを除去する。
チングマスクとして、層間絶縁膜１１ｄ〜１１ｇに、プ
ラグ１３ａの上面が露出するような接続孔１８を穿孔し
た後、フォトレジスト３２ｋを除去する。
【０１５３】この際、本実施の形態１においては、この
エッチング処理に際して、ＳｉＯ2膜に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
う。これにより、ビット線ＢＬの表面に窒化シリコンか
らなる絶縁膜１６が形成されているので、仮に接続孔１
８とプラグ１３ａとの間に相対的な位置ずれが生じ接続
孔１８のパターンが平面的にビット線ＢＬに重なってし
まったとしても、絶縁膜１６がエッチングストッパとな
るので、ビット線ＢＬが接続孔１８から露出してしまう
のを防止することが可能となっている。
エッチング処理に際して、ＳｉＯ2膜に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
う。これにより、ビット線ＢＬの表面に窒化シリコンか
らなる絶縁膜１６が形成されているので、仮に接続孔１
８とプラグ１３ａとの間に相対的な位置ずれが生じ接続
孔１８のパターンが平面的にビット線ＢＬに重なってし
まったとしても、絶縁膜１６がエッチングストッパとな
るので、ビット線ＢＬが接続孔１８から露出してしまう
のを防止することが可能となっている。
【０１５４】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜が接続孔１８内のみに残るようにエ
ッチバックすることにより、図３３に示すように、接続
孔１８内にプラグ１９を形成する。
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜が接続孔１８内のみに残るようにエ
ッチバックすることにより、図３３に示すように、接続
孔１８内にプラグ１９を形成する。
【０１５５】続いて、図３４に示すように、半導体基板
１上に、例えば窒化シリコンからなる絶縁膜１１ｈをＣ
ＶＤ法等によって堆積した後、その上にメモリ領域を覆
うようなフォトレジスト３２ｍを形成し、それをエッチ
ングマスクとして絶縁膜１１ｈをエッチング法によって
パターニングする。
１上に、例えば窒化シリコンからなる絶縁膜１１ｈをＣ
ＶＤ法等によって堆積した後、その上にメモリ領域を覆
うようなフォトレジスト３２ｍを形成し、それをエッチ
ングマスクとして絶縁膜１１ｈをエッチング法によって
パターニングする。
【０１５６】その後、フォトレジスト３２ｍを除去した
後、図３５に示すように、半導体基板１上に、例えばＴ
ＥＯＳガスを用いたプラズマＣＶＤ法等によってＳｉＯ
2 等からなる層間絶縁膜１１ｉを形成する。
後、図３５に示すように、半導体基板１上に、例えばＴ
ＥＯＳガスを用いたプラズマＣＶＤ法等によってＳｉＯ
2 等からなる層間絶縁膜１１ｉを形成する。
【０１５７】次いで、その層間絶縁膜１１ｉ上にキャパ
シタ形成用のフォトレジスト３２ｎを形成した後、それ
をエッチングマスクとしてフォトレジスト３２ｎから露
出する層間絶縁膜１１ｉ, １１ｈを除去することによ
り、プラグ１９の上面が露出するような開口部２０を形
成する。
シタ形成用のフォトレジスト３２ｎを形成した後、それ
をエッチングマスクとしてフォトレジスト３２ｎから露
出する層間絶縁膜１１ｉ, １１ｈを除去することによ
り、プラグ１９の上面が露出するような開口部２０を形
成する。
【０１５８】続いて、図３６に示すように、半導体基板
１上に、例えば低抵抗ポリシリコンからなる導体膜３８
をＣＶＤ法等によって堆積する。これにより、層間絶縁
膜１１ｉの上面および開口部２０の内面に導体膜３８が
被着される。
１上に、例えば低抵抗ポリシリコンからなる導体膜３８
をＣＶＤ法等によって堆積する。これにより、層間絶縁
膜１１ｉの上面および開口部２０の内面に導体膜３８が
被着される。
【０１５９】その後、図３７に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる絶縁膜３９をＳＯＧ
法等によって堆積する。ここでは、その絶縁膜３９の上
面がほぼ平坦になる程度まで絶縁膜３９を堆積する。
１上に、例えばＳｉＯ2 等からなる絶縁膜３９をＳＯＧ
法等によって堆積する。ここでは、その絶縁膜３９の上
面がほぼ平坦になる程度まで絶縁膜３９を堆積する。
【０１６０】次いで、その絶縁膜３９を、層間絶縁膜１
１ｉ上の導体膜３８が露出する程度までエッチング除去
した後、露出した導体膜３８をエッチバックすることに
より、図３８に示すように、開口部２０内に低抵抗ポリ
シリコン等からなる蓄積電極２１ａおよびダミー蓄積電
極２１ａ1 を形成する。
１ｉ上の導体膜３８が露出する程度までエッチング除去
した後、露出した導体膜３８をエッチバックすることに
より、図３８に示すように、開口部２０内に低抵抗ポリ
シリコン等からなる蓄積電極２１ａおよびダミー蓄積電
極２１ａ1 を形成する。
【０１６１】続いて、図３９に示すように、半導体基板
１上にダミー蓄積電極２１ａ1 および周辺回路領域を被
覆するようなフォトレジスト３２ｐ形成した後、それを
エッチングマスクとして層間絶縁膜１１ｉをウエットエ
ッチ法等により除去することにより、蓄積電極２１ａの
表面を露出させる。この際、層間絶縁膜１１ｈはウエッ
トエッチング処理時におけるエッチングストッパとして
機能するとともに、蓄積電極２１ａを固定する部材とし
ても機能する。
１上にダミー蓄積電極２１ａ1 および周辺回路領域を被
覆するようなフォトレジスト３２ｐ形成した後、それを
エッチングマスクとして層間絶縁膜１１ｉをウエットエ
ッチ法等により除去することにより、蓄積電極２１ａの
表面を露出させる。この際、層間絶縁膜１１ｈはウエッ
トエッチング処理時におけるエッチングストッパとして
機能するとともに、蓄積電極２１ａを固定する部材とし
ても機能する。
【０１６２】また、フォトレジスト３２ｐの端部をメモ
リ領域と周辺回路領域との境界部、すなわちダミー蓄積
電極２１ａ1 上に配置する。このようにすると、フォト
レジスト３２ｐの端部に合わせずれが生じた場合でも、
メモリ領域の最も外側に形成される蓄積電極２１ａの内
部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１
ｉがエッチングされたりすることはない。
リ領域と周辺回路領域との境界部、すなわちダミー蓄積
電極２１ａ1 上に配置する。このようにすると、フォト
レジスト３２ｐの端部に合わせずれが生じた場合でも、
メモリ領域の最も外側に形成される蓄積電極２１ａの内
部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１
ｉがエッチングされたりすることはない。
【０１６３】その後、フォトレジスト３２ｐを除去した
後、図４０に示すように、蓄積電極２１ａの表面を窒化
し、さらにその表面に、例えば酸化タンタル（Ｔａ2 Ｏ
5 ）からなる容量絶縁膜２１ｂを被覆する。
後、図４０に示すように、蓄積電極２１ａの表面を窒化
し、さらにその表面に、例えば酸化タンタル（Ｔａ2 Ｏ
5 ）からなる容量絶縁膜２１ｂを被覆する。
【０１６４】次いで、図４１に示すように、例えばＴｉ
Ｎからなる導体膜を、半導体基板１上に堆積した後、そ
の導体膜を、その上面に形成したプレート電極形成用の
フォトレジスト３２ｑをエッチングマスクとしてパター
ニングすることにより、プレート電極２１ｃを形成す
る。これにより、情報蓄積用のキャパシタＣを形成す
る。
Ｎからなる導体膜を、半導体基板１上に堆積した後、そ
の導体膜を、その上面に形成したプレート電極形成用の
フォトレジスト３２ｑをエッチングマスクとしてパター
ニングすることにより、プレート電極２１ｃを形成す
る。これにより、情報蓄積用のキャパシタＣを形成す
る。
【０１６５】続いて、フォトレジスト３２ｑを除去した
後、図４２に示すように、例えばＴＥＯＳガスを用いた
プラズマＣＶＤ法等によってＳｉＯ2 等からなる層間絶
縁膜１１ｊを半導体基板１上に形成する。これにより、
プレート電極２１ｃを被覆する。
後、図４２に示すように、例えばＴＥＯＳガスを用いた
プラズマＣＶＤ法等によってＳｉＯ2 等からなる層間絶
縁膜１１ｊを半導体基板１上に形成する。これにより、
プレート電極２１ｃを被覆する。
【０１６６】その後、層間絶縁膜１１ｊ上に周辺回路の
接続孔形成用のフォトレジスト３２ｒを形成した後、そ
れをエッチングマスクとして、第１層配線１４ｂの一部
が露出するような接続孔２３を穿孔する。
接続孔形成用のフォトレジスト３２ｒを形成した後、そ
れをエッチングマスクとして、第１層配線１４ｂの一部
が露出するような接続孔２３を穿孔する。
【０１６７】次いで、フォトレジスト３２ｒを除去した
後、半導体基板１上に、例えばＴｉＮおよびタングステ
ンを下層から順にスパッタリング法等によって堆積し、
これをエッチバックすることにより、図４３に示すよう
に、接続孔２３内に導体膜２４を埋め込む。
後、半導体基板１上に、例えばＴｉＮおよびタングステ
ンを下層から順にスパッタリング法等によって堆積し、
これをエッチバックすることにより、図４３に示すよう
に、接続孔２３内に導体膜２４を埋め込む。
【０１６８】続いて、半導体基板１上に、例えばＴｉ
Ｎ、ＡｌおよびＴｉを下層から順にスパッタリング法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図４４に示すように、層間絶縁膜１１ｊ上に
第２層配線２２を形成する。
Ｎ、ＡｌおよびＴｉを下層から順にスパッタリング法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図４４に示すように、層間絶縁膜１１ｊ上に
第２層配線２２を形成する。
【０１６９】その後、第２層配線２２の形成工程と同様
の配線形成工程を経て、図１に示したように半導体基板
１上に第３層配線２５を形成してＤＲＡＭを製造する。
の配線形成工程を経て、図１に示したように半導体基板
１上に第３層配線２５を形成してＤＲＡＭを製造する。
【０１７０】次に、基板電圧とメモリセル選択用ＭＯＳ
・ＦＥＴのしきい電圧との関係を図４５に示す。図４５
の参考例は本発明者が検討したｎ+ ゲートのｎチャネル
形のメモリセル選択用ＭＯＳ・ＦＥＴの測定データであ
る。
・ＦＥＴのしきい電圧との関係を図４５に示す。図４５
の参考例は本発明者が検討したｎ+ ゲートのｎチャネル
形のメモリセル選択用ＭＯＳ・ＦＥＴの測定データであ
る。
【０１７１】本実施の形態１のｐ+ ゲートのｎチャネル
形のメモリセル選択用ＭＯＳ・ＦＥＴＱにおいては、基
板電圧の変化に対して、しきい電圧の値が安定している
ことがわかる。これに対して参考例の場合は、基板電圧
の変化に対して、しきい電圧が大幅に変動していること
がわかる。
形のメモリセル選択用ＭＯＳ・ＦＥＴＱにおいては、基
板電圧の変化に対して、しきい電圧の値が安定している
ことがわかる。これに対して参考例の場合は、基板電圧
の変化に対して、しきい電圧が大幅に変動していること
がわかる。
【０１７２】次に、メモリセル選択用ＭＯＳ・ＦＥＴの
蓄積ノード−基板間の印加電圧とリーク電流との関係を
図４６に示す。図４６の参考例は本発明者が検討したｎ
+ ゲートのｎチャネル形のメモリセル選択用ＭＯＳ・Ｆ
ＥＴの測定データである。
蓄積ノード−基板間の印加電圧とリーク電流との関係を
図４６に示す。図４６の参考例は本発明者が検討したｎ
+ ゲートのｎチャネル形のメモリセル選択用ＭＯＳ・Ｆ
ＥＴの測定データである。
【０１７３】本実施の形態１のｐ+ ゲートのｎチャネル
形のメモリセル選択用ＭＯＳ・ＦＥＴＱにおいては、当
該印加電圧に対するリーク電流量が、参考例の場合より
も小さいことがわかる。
形のメモリセル選択用ＭＯＳ・ＦＥＴＱにおいては、当
該印加電圧に対するリーク電流量が、参考例の場合より
も小さいことがわかる。
【０１７４】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【０１７５】(1).メモリセル選択用ＭＯＳ・ＦＥＴＱの
ゲート電極５ｇを構成する低抵抗ポリシリコンの導電形
をｐ+ 形としたことにより、半導体基板１の不純物濃度
（すなわち、ｐウエル３ｐｗm の不純物濃度：基板濃
度）を上げないでも、メモリセル選択用ＭＯＳ・ＦＥＴ
Ｑのしきい電圧を高くすることが可能となる。
ゲート電極５ｇを構成する低抵抗ポリシリコンの導電形
をｐ+ 形としたことにより、半導体基板１の不純物濃度
（すなわち、ｐウエル３ｐｗm の不純物濃度：基板濃
度）を上げないでも、メモリセル選択用ＭＯＳ・ＦＥＴ
Ｑのしきい電圧を高くすることが可能となる。
【０１７６】(2).上記(1) により、基板濃度に起因する
基板バイアス効果を抑制することが可能となっている。
このため、ワード線昇圧のための電圧を低くすることが
できるので、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲー
ト絶縁膜５ｉを薄くすることが可能となる。
基板バイアス効果を抑制することが可能となっている。
このため、ワード線昇圧のための電圧を低くすることが
できるので、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲー
ト絶縁膜５ｉを薄くすることが可能となる。
【０１７７】(3).上記(2) により、周辺回路用のＭＯＳ
・ＦＥＴＱｐ, Ｑｎ等のゲート絶縁膜８ｉ, １０ｉも薄
くすることができるので、周辺回路用のＭＯＳ・ＦＥＴ
Ｑｐ,Ｑｎの動作速度を向上させることが可能となる。
・ＦＥＴＱｐ, Ｑｎ等のゲート絶縁膜８ｉ, １０ｉも薄
くすることができるので、周辺回路用のＭＯＳ・ＦＥＴ
Ｑｐ,Ｑｎの動作速度を向上させることが可能となる。
【０１７８】(4).メモリセル選択ＭＯＳ・ＦＥＴＱのゲ
ート電極５ｇを構成するポリシリコンをｐ+ 形としたこ
とにより、メモリ領域におけるｐウエル３ｐｗm と周辺
回路領域におけるｐウエル３ｐｗp とをほぼ同じ程度の
低い基板濃度とした状態で、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧と、周辺回路用のＭＯＳ・ＦＥＴ
Ｑｐ, Ｑｎのしきい電圧とをそれぞれのＭＯＳ・ＦＥＴ
に適した値に設定することが可能となる。したがって、
メモリセル選択用ＭＯＳ・ＦＥＴＱ用の基板濃度と、周
辺回路用のＭＯＳ・ＦＥＴＱｐ, Ｑｎの基板濃度とを変
えないでも、それぞれのＭＯＳ・ＦＥＴＱ, Ｑｐ, Ｑｎ
に合ったしきい電圧に設定することが可能となる。
ート電極５ｇを構成するポリシリコンをｐ+ 形としたこ
とにより、メモリ領域におけるｐウエル３ｐｗm と周辺
回路領域におけるｐウエル３ｐｗp とをほぼ同じ程度の
低い基板濃度とした状態で、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧と、周辺回路用のＭＯＳ・ＦＥＴ
Ｑｐ, Ｑｎのしきい電圧とをそれぞれのＭＯＳ・ＦＥＴ
に適した値に設定することが可能となる。したがって、
メモリセル選択用ＭＯＳ・ＦＥＴＱ用の基板濃度と、周
辺回路用のＭＯＳ・ＦＥＴＱｐ, Ｑｎの基板濃度とを変
えないでも、それぞれのＭＯＳ・ＦＥＴＱ, Ｑｐ, Ｑｎ
に合ったしきい電圧に設定することが可能となる。
【０１７９】(5).上記(1) により、基板濃度を低減する
ことができるので、キャパシタＣが接続される半導体領
域５ａの接合近傍の電界を緩和することができる。この
ため、蓄積ノードと半導体基板１との間のリーク電流を
低減することが可能となる。
ことができるので、キャパシタＣが接続される半導体領
域５ａの接合近傍の電界を緩和することができる。この
ため、蓄積ノードと半導体基板１との間のリーク電流を
低減することが可能となる。
【０１８０】(6).上記(1) により、基板濃度を低減する
ことができるので、メモリセル選択用ＭＯＳ・ＦＥＴＱ
のサブスレッショルド電流を低減することができる。こ
のため、同じしきい値でもＭＯＳ・ＦＥＴのリーク電流
を低減することが可能となる。
ことができるので、メモリセル選択用ＭＯＳ・ＦＥＴＱ
のサブスレッショルド電流を低減することができる。こ
のため、同じしきい値でもＭＯＳ・ＦＥＴのリーク電流
を低減することが可能となる。
【０１８１】(7).上記(5) および(6) により、メモリセ
ルのリフレッシュ特性を向上させることが可能となる。
ルのリフレッシュ特性を向上させることが可能となる。
【０１８２】(8).上記(7) により、ＤＲＡＭの消費電流
を低減することが可能となる。
を低減することが可能となる。
【０１８３】(9).上記(1) により、基板濃度を低減する
ことができるので、ビット線寄生容量を低減することが
できる。このため、ＤＲＡＭの動作速度を向上させるこ
とが可能となる。
ことができるので、ビット線寄生容量を低減することが
できる。このため、ＤＲＡＭの動作速度を向上させるこ
とが可能となる。
【０１８４】(10). ゲート電極５ｇ中に金属膜を設けた
ことにより、ゲート電極５ｇ（すなわち、ワード線Ｗ
Ｌ）の配線抵抗を下げることができるので、ＤＲＡＭの
アクセス速度を向上させることが可能となる。また、ワ
ード線ＷＬに接続可能なメモリセルの個数を増加させる
ことができるので、メモリセル群が配置されるメモリセ
ル領域のサイズを縮小することができる。このため、半
導体チップのサイズを縮小することができる。
ことにより、ゲート電極５ｇ（すなわち、ワード線Ｗ
Ｌ）の配線抵抗を下げることができるので、ＤＲＡＭの
アクセス速度を向上させることが可能となる。また、ワ
ード線ＷＬに接続可能なメモリセルの個数を増加させる
ことができるので、メモリセル群が配置されるメモリセ
ル領域のサイズを縮小することができる。このため、半
導体チップのサイズを縮小することができる。
【０１８５】(11). メモリセル選択用ＭＯＳ・ＦＥＴ
Ｑ, 周辺回路用のＭＯＳ・ＦＥＴＱｐのゲート絶縁膜５
ｉ, １０ｉを酸窒化膜とした場合、メモリセル選択用Ｍ
ＯＳ・ＦＥＴＱおよびＭＯＳ・ＦＥＴＱｐのゲート電極
５ｇ, １０ｇ中のホウ素がゲート絶縁膜５ｉ, １０ｉを
突き抜けて半導体基板１側に拡散してしまうのを抑制す
ることができるので、そのホウ素の突き抜け現象に起因
するＭＯＳ・ＦＥＴのしきい電圧の変動を抑制すること
が可能となる。
Ｑ, 周辺回路用のＭＯＳ・ＦＥＴＱｐのゲート絶縁膜５
ｉ, １０ｉを酸窒化膜とした場合、メモリセル選択用Ｍ
ＯＳ・ＦＥＴＱおよびＭＯＳ・ＦＥＴＱｐのゲート電極
５ｇ, １０ｇ中のホウ素がゲート絶縁膜５ｉ, １０ｉを
突き抜けて半導体基板１側に拡散してしまうのを抑制す
ることができるので、そのホウ素の突き抜け現象に起因
するＭＯＳ・ＦＥＴのしきい電圧の変動を抑制すること
が可能となる。
【０１８６】(12). メモリセル選択用ＭＯＳ・ＦＥＴ
Ｑ、周辺回路用のＭＯＳ・ＦＥＴＱｎ、周辺回路用のＭ
ＯＳ・ＦＥＴＱｐのゲート絶縁膜５ｉ, ８ｉ, １０ｉを
酸窒化膜とした場合、ゲート絶縁膜の膜質およびゲート
絶縁膜５ｉ, ８ｉ, １０ｉと半導体基板１との界面準位
の安定性を向上させることができるので、ゲート絶縁膜
５ｉ, ８ｉ, １０ｉにおけるホットキャリア耐性を向上
させることが可能となる。これにより、薄いゲート絶縁
膜５ｉ, ８ｉ, １０ｉの信頼性を向上させることが可能
となる。
Ｑ、周辺回路用のＭＯＳ・ＦＥＴＱｎ、周辺回路用のＭ
ＯＳ・ＦＥＴＱｐのゲート絶縁膜５ｉ, ８ｉ, １０ｉを
酸窒化膜とした場合、ゲート絶縁膜の膜質およびゲート
絶縁膜５ｉ, ８ｉ, １０ｉと半導体基板１との界面準位
の安定性を向上させることができるので、ゲート絶縁膜
５ｉ, ８ｉ, １０ｉにおけるホットキャリア耐性を向上
させることが可能となる。これにより、薄いゲート絶縁
膜５ｉ, ８ｉ, １０ｉの信頼性を向上させることが可能
となる。
【０１８７】(13). ゲート電極形成用のポリシリコン膜
３４において、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲ
ート電極形成領域に、ｐ形不純物を導入する際、そのｐ
形不純物を同じフォトレジストをマスクとして、周辺回
路用のｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電極
形成領域にも導入することにより、それらの不純物導入
工程を別々に行う場合に比べて、フォトレジストパター
ンの形成工程を少なくすることができる。したがって、
ＤＲＡＭの製造工程の簡略化を図ることができるので、
その半導体集積回路装置の開発・製造時間を短縮するこ
とができ、かつ、ＤＲＡＭを有する半導体集積回路装置
のコスト低減を推進することが可能となる。
３４において、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲ
ート電極形成領域に、ｐ形不純物を導入する際、そのｐ
形不純物を同じフォトレジストをマスクとして、周辺回
路用のｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電極
形成領域にも導入することにより、それらの不純物導入
工程を別々に行う場合に比べて、フォトレジストパター
ンの形成工程を少なくすることができる。したがって、
ＤＲＡＭの製造工程の簡略化を図ることができるので、
その半導体集積回路装置の開発・製造時間を短縮するこ
とができ、かつ、ＤＲＡＭを有する半導体集積回路装置
のコスト低減を推進することが可能となる。
【０１８８】（実施の形態2 ）図４７は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。
施の形態である半導体集積回路装置の要部断面図であ
る。
【０１８９】本実施の形態２においては、図４７に示す
ように、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電
極５ｇ直下の半導体基板１の上部（チャネル形成領域）
にｎ- 形の半導体領域４０が形成されている。このｎ-
形の半導体領域４０には、例えばｎ形不純物のリン等が
低濃度（例えば１０17／ｃｍ3 程度）で導入されてい
る。
ように、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電
極５ｇ直下の半導体基板１の上部（チャネル形成領域）
にｎ- 形の半導体領域４０が形成されている。このｎ-
形の半導体領域４０には、例えばｎ形不純物のリン等が
低濃度（例えば１０17／ｃｍ3 程度）で導入されてい
る。
【０１９０】このｎ- 形の半導体領域４０は、その不純
物濃度や深さ等を調整することにより、基板電位を印加
した場合にメモリセル選択用ＭＯＳ・ＦＥＴＱのしきい
電圧が１Ｖ前後で変動しないように微調整するための領
域である。これを設けたことにより、基板バイアス効果
をほとんど無くすことができるので、ＤＲＡＭのリフレ
ッシュ特性をさらに向上させることが可能となってい
る。
物濃度や深さ等を調整することにより、基板電位を印加
した場合にメモリセル選択用ＭＯＳ・ＦＥＴＱのしきい
電圧が１Ｖ前後で変動しないように微調整するための領
域である。これを設けたことにより、基板バイアス効果
をほとんど無くすことができるので、ＤＲＡＭのリフレ
ッシュ特性をさらに向上させることが可能となってい
る。
【０１９１】ｎ- 形の半導体領域４０の形成方法として
は、例えば前記実施の形態１において、ゲート絶縁膜の
形成工程に先立ってメモリセル選択用ＭＯＳ・ＦＥＴＱ
のチャネル形成領域に、例えばｐ形不純物のホウ素等を
しきい電圧調整のために導入していた工程に代えて、例
えばｎ形不純物のリン等を導入することで形成すれば良
い。
は、例えば前記実施の形態１において、ゲート絶縁膜の
形成工程に先立ってメモリセル選択用ＭＯＳ・ＦＥＴＱ
のチャネル形成領域に、例えばｐ形不純物のホウ素等を
しきい電圧調整のために導入していた工程に代えて、例
えばｎ形不純物のリン等を導入することで形成すれば良
い。
【０１９２】このように、本実施の形態２においては、
前記実施の形態１で得られた効果の他に、基板バイアス
効果をほとんど無くすことができるので、ＤＲＡＭのリ
フレッシュ特性をさらに向上させることができる、とい
う効果を得ることが可能となる。
前記実施の形態１で得られた効果の他に、基板バイアス
効果をほとんど無くすことができるので、ＤＲＡＭのリ
フレッシュ特性をさらに向上させることができる、とい
う効果を得ることが可能となる。
【０１９３】（実施の形態3 ）図４８は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。
施の形態である半導体集積回路装置の要部断面図であ
る。
【０１９４】本実施の形態３においては、図４８に示す
ように、メモリ領域における半導体基板１に深いｎウエ
ル（図１のｎウエル２ｎｗ）を形成せず、メモリセル選
択用ＭＯＳ・ＦＥＴＱと、周辺回路用のｎチャネル形の
ＭＯＳ・ＦＥＴＱｎとが同一のｐウエル３ｐｗ上に設け
られている。それ以外は前記実施の形態２と同じであ
る。なお、この場合、基板バイアス電圧は印加しない。
また、本実施の形態３においても、前記実施の形態１と
同様に、ｎ- 形半導体領域４０を設けない構造としても
良い。
ように、メモリ領域における半導体基板１に深いｎウエ
ル（図１のｎウエル２ｎｗ）を形成せず、メモリセル選
択用ＭＯＳ・ＦＥＴＱと、周辺回路用のｎチャネル形の
ＭＯＳ・ＦＥＴＱｎとが同一のｐウエル３ｐｗ上に設け
られている。それ以外は前記実施の形態２と同じであ
る。なお、この場合、基板バイアス電圧は印加しない。
また、本実施の形態３においても、前記実施の形態１と
同様に、ｎ- 形半導体領域４０を設けない構造としても
良い。
【０１９５】このような構造にできる理由は、前記実施
の形態１で説明したように、メモリセル選択用ＭＯＳ・
ＦＥＴＱと周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎとを同一のｐウエル３ｐｗ上に配置したとしても、
本実施の形態３においても前記実施の形態１, ２と同様
に、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極を
ｐ+ 形とし、周辺回路用のｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎのゲート電極をｎ+ 形としたことにより、それぞ
れのしきい電圧をそれぞれに適した値に設定することが
できるからである。
の形態１で説明したように、メモリセル選択用ＭＯＳ・
ＦＥＴＱと周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎとを同一のｐウエル３ｐｗ上に配置したとしても、
本実施の形態３においても前記実施の形態１, ２と同様
に、メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極を
ｐ+ 形とし、周辺回路用のｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎのゲート電極をｎ+ 形としたことにより、それぞ
れのしきい電圧をそれぞれに適した値に設定することが
できるからである。
【０１９６】なお、メモリセル選択用ＭＯＳ・ＦＥＴＱ
のしきい電圧は、前記実施の形態１と同様に、例えば１
Ｖ前後であり、周辺回路用のｎチャネル形のＭＯＳ・Ｆ
ＥＴＱｎのしきい電圧は、前記実施の形態１と同様に、
例えば0.１Ｖ前後である。
のしきい電圧は、前記実施の形態１と同様に、例えば１
Ｖ前後であり、周辺回路用のｎチャネル形のＭＯＳ・Ｆ
ＥＴＱｎのしきい電圧は、前記実施の形態１と同様に、
例えば0.１Ｖ前後である。
【０１９７】このような本実施の形態３によれば、前記
実施の形態１, ２で得られた効果の他に、ＤＲＡＭの製
造プロセスを簡略化することができるので、ＤＲＡＭの
開発および製造時間の短縮化を推進することができ、か
つ、ＤＲＡＭのコスト低減を推進することが可能とな
る、という効果を得ることができる。
実施の形態１, ２で得られた効果の他に、ＤＲＡＭの製
造プロセスを簡略化することができるので、ＤＲＡＭの
開発および製造時間の短縮化を推進することができ、か
つ、ＤＲＡＭのコスト低減を推進することが可能とな
る、という効果を得ることができる。
【０１９８】（実施の形態４）図４９は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。
施の形態である半導体集積回路装置の要部断面図であ
る。
【０１９９】本実施の形態５においては、メモリセル選
択用ＭＯＳ・ＦＥＴＱをｐチャネル形のＭＯＳ・ＦＥＴ
で構成した。この場合、図４９に示すように、半導体基
板１は、ｎ形のＳｉ単結晶からなり、そのメモリ領域に
は、深いｐウエル２ｐｗが形成されている。このｐウエ
ル２ｐｗには、例えばｐ形不純物のホウ素等が導入され
ている。
択用ＭＯＳ・ＦＥＴＱをｐチャネル形のＭＯＳ・ＦＥＴ
で構成した。この場合、図４９に示すように、半導体基
板１は、ｎ形のＳｉ単結晶からなり、そのメモリ領域に
は、深いｐウエル２ｐｗが形成されている。このｐウエ
ル２ｐｗには、例えばｐ形不純物のホウ素等が導入され
ている。
【０２００】深いｐウエル２ｐｗ領域内において、その
上層にはｎウエル３ｎＷm が形成されている。このｎウ
エル３ｎｗm は、例えばｎ形不純物のリンが導入されて
なる。このｎウエル３ｎｗm には、メモリセル選択用Ｍ
ＯＳ・ＦＥＴＱのソース・ドレインを構成する半導体領
域５ａ, ５ｂが形成されている。
上層にはｎウエル３ｎＷm が形成されている。このｎウ
エル３ｎｗm は、例えばｎ形不純物のリンが導入されて
なる。このｎウエル３ｎｗm には、メモリセル選択用Ｍ
ＯＳ・ＦＥＴＱのソース・ドレインを構成する半導体領
域５ａ, ５ｂが形成されている。
【０２０１】本実施の形態４においては、この半導体領
域５ａ, ５ｂが、例えばｐ形不純物のホウ素が導入され
てなる。したがって、プラグ１３ａ, １３ｂ, １９およ
び蓄積電極２１ａ等にも、例えばｐ形不純物のホウ素が
導入されている。また、メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのチャネル形成領域には、ｐ形またはｎ形のいずれ
かの不純物によってしきい電圧の設定が行われている。
域５ａ, ５ｂが、例えばｐ形不純物のホウ素が導入され
てなる。したがって、プラグ１３ａ, １３ｂ, １９およ
び蓄積電極２１ａ等にも、例えばｐ形不純物のホウ素が
導入されている。また、メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのチャネル形成領域には、ｐ形またはｎ形のいずれ
かの不純物によってしきい電圧の設定が行われている。
【０２０２】そして、本実施の形態４においては、メモ
リセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇを構成
するポリシリコン膜に、例えばｎ形不純物のリンまたは
Ａｓが導入されている。これにより、前記実施の形態１
と同様に、ｎウエル３ｎｗmのｎ形不純物濃度を高くす
ることなく、しきい電圧を上げることが可能となってい
る。したがって、本実施の形態４においても、前記実施
の形態１で得られた(2) 〜(10)および(12)で得られた効
果を得ることが可能となる。
リセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇを構成
するポリシリコン膜に、例えばｎ形不純物のリンまたは
Ａｓが導入されている。これにより、前記実施の形態１
と同様に、ｎウエル３ｎｗmのｎ形不純物濃度を高くす
ることなく、しきい電圧を上げることが可能となってい
る。したがって、本実施の形態４においても、前記実施
の形態１で得られた(2) 〜(10)および(12)で得られた効
果を得ることが可能となる。
【０２０３】また、特に限定されないが、本実施の形態
４においては、周辺回路用のｐチャネル形のＭＯＳ・Ｆ
ＥＴＱｐのゲート電極１０ｇを構成するポリシリコン膜
に、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。すなわち、本実施の形態４においては、半導体基板
１上に形成された全てのＭＯＳ・ＦＥＴ（メモリセル選
択用ＭＯＳ・ＦＥＴＱを含む）のゲート電極５ｇ, ８
ｇ, １０ｇの導電形が全てｎ+ 形に設定されている。こ
れにより、現状のＤＲＡＭのプロセスのまま、本実施の
形態４のＤＲＡＭを製造することが可能となっている。
４においては、周辺回路用のｐチャネル形のＭＯＳ・Ｆ
ＥＴＱｐのゲート電極１０ｇを構成するポリシリコン膜
に、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。すなわち、本実施の形態４においては、半導体基板
１上に形成された全てのＭＯＳ・ＦＥＴ（メモリセル選
択用ＭＯＳ・ＦＥＴＱを含む）のゲート電極５ｇ, ８
ｇ, １０ｇの導電形が全てｎ+ 形に設定されている。こ
れにより、現状のＤＲＡＭのプロセスのまま、本実施の
形態４のＤＲＡＭを製造することが可能となっている。
【０２０４】（実施の形態５）図５０は本発明の他の実
施の形態である半導体集積回路装置の回路構成の説明
図、図５１は図５０の論理集積回路部における要部断面
図、図５２〜図５４は図５０の半導体集積回路装置の製
造工程中における要部断面図である。
施の形態である半導体集積回路装置の回路構成の説明
図、図５１は図５０の論理集積回路部における要部断面
図、図５２〜図５４は図５０の半導体集積回路装置の製
造工程中における要部断面図である。
【０２０５】本実施の形態５の半導体集積回路装置は、
図５０に示すように、ＣＰＵ（情報処理部）４１、ＤＲ
ＡＭで構成されたメモリ部４２、ＤＲＡＭ制御用の周辺
回路ブロック４３、論理集積回路部４４およびアナログ
回路部４５を同一の半導体チップ（半導体基板１）の主
面に形成したワンチップ形のマイクロコンピュータであ
る。
図５０に示すように、ＣＰＵ（情報処理部）４１、ＤＲ
ＡＭで構成されたメモリ部４２、ＤＲＡＭ制御用の周辺
回路ブロック４３、論理集積回路部４４およびアナログ
回路部４５を同一の半導体チップ（半導体基板１）の主
面に形成したワンチップ形のマイクロコンピュータであ
る。
【０２０６】メモリ部４２の断面構造は前記実施の形態
１〜４のいずれかと同一なので説明を省略し、ここで
は、論理集積回路部４４の断面構造を図５１によって説
明する。
１〜４のいずれかと同一なので説明を省略し、ここで
は、論理集積回路部４４の断面構造を図５１によって説
明する。
【０２０７】論理集積回路部４４におけるｐウエル３ｐ
ｗa 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎa が形成
されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎa は、
ｐウエル３ｐＷa の上部に互いに離間して形成された一
対の半導体領域４６ａ, ４６ｂと、半導体基板１上に形
成されたゲート絶縁膜４６ｉと、その上に形成されたゲ
ート電極４６ｇとを有している。
ｗa 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎa が形成
されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎa は、
ｐウエル３ｐＷa の上部に互いに離間して形成された一
対の半導体領域４６ａ, ４６ｂと、半導体基板１上に形
成されたゲート絶縁膜４６ｉと、その上に形成されたゲ
ート電極４６ｇとを有している。
【０２０８】半導体領域４６ａ, ４６ｂは、ｎチャネル
形のＭＯＳ・ＦＥＴＱｎa のソース・ドレインを形成す
るための領域であり、この半導体領域４６ａ, ４６ｂの
間においてゲート電極４６ｇの直下にｎチャネル形のＭ
ＯＳ・ＦＥＴＱｎa のチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｎa のソース・ドレインを形成す
るための領域であり、この半導体領域４６ａ, ４６ｂの
間においてゲート電極４６ｇの直下にｎチャネル形のＭ
ＯＳ・ＦＥＴＱｎa のチャネル領域が形成される。
【０２０９】この半導体領域４６ａ, ４６ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４６ａ, ４６ｂは、それぞれ低濃度領域
４６ａ1,４６ｂ1 と、高濃度領域４６ａ2,４６ｂ2 とを
有している。この低濃度領域４６ａ1,４６ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４６ａ2,４６
ｂ2 は、その外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４６ａ, ４６ｂは、それぞれ低濃度領域
４６ａ1,４６ｂ1 と、高濃度領域４６ａ2,４６ｂ2 とを
有している。この低濃度領域４６ａ1,４６ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４６ａ2,４６
ｂ2 は、その外側に配置されている。
【０２１０】この低濃度領域４６ａ1,４６ｂ1 には、例
えばｎ形不純物のＡｓが導入されている。また、高濃度
領域４６ａ2,４６ｂ2 には、例えばｎ形不純物のＡｓが
導入されているが、その不純物濃度は低濃度領域４６ａ
1,４６ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４６ａ, ４６ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４６ｃが形成されている。
えばｎ形不純物のＡｓが導入されている。また、高濃度
領域４６ａ2,４６ｂ2 には、例えばｎ形不純物のＡｓが
導入されているが、その不純物濃度は低濃度領域４６ａ
1,４６ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４６ａ, ４６ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４６ｃが形成されている。
【０２１１】ゲート絶縁膜４６ｉは、例えばＳｉＯ2 か
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴお
よびＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴのゲート絶
縁膜と同時に形成されている。このゲート絶縁膜４６ｉ
も前記実施の形態１と同様に、例えば酸窒化膜としても
良い。
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴお
よびＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴのゲート絶
縁膜と同時に形成されている。このゲート絶縁膜４６ｉ
も前記実施の形態１と同様に、例えば酸窒化膜としても
良い。
【０２１２】また、ゲート電極４６ｇは、例えば低抵抗
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。ゲート電極形成用の低抵抗ポ
リシリコン膜には、例えばｎ形不純物のリン等が導入さ
れている。ゲート電極４６ｇの抵抗は、最上層のタング
ステン膜によって下げられている。これにより、論理集
積回路のアクセス速度を向上させることが可能となって
いる。
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。ゲート電極形成用の低抵抗ポ
リシリコン膜には、例えばｎ形不純物のリン等が導入さ
れている。ゲート電極４６ｇの抵抗は、最上層のタング
ステン膜によって下げられている。これにより、論理集
積回路のアクセス速度を向上させることが可能となって
いる。
【０２１３】このゲート電極４６ｇの上面には、例えば
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
【０２１４】また、このキャップ絶縁膜６およびゲート
電極４６ｇの側面には、例えば窒化シリコン等からなる
サイドウォール９が形成されている。なお、このサイド
ウォール９は、主として上記した低濃度領域４６ａ1,４
６ｂ1 と高濃度領域４６ａ2,４６ｂ2 とを半導体基板１
上に形成するためのイオン注入用のマスクとして用いて
られいる。
電極４６ｇの側面には、例えば窒化シリコン等からなる
サイドウォール９が形成されている。なお、このサイド
ウォール９は、主として上記した低濃度領域４６ａ1,４
６ｂ1 と高濃度領域４６ａ2,４６ｂ2 とを半導体基板１
上に形成するためのイオン注入用のマスクとして用いて
られいる。
【０２１５】また、論理集積回路部４４におけるｎウエ
ル３ｎｗa 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐa
が形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐ
a は、ｎウエル３ｎＷa の上部に互いに離間して形成さ
れた一対の半導体領域４７ａ, ４７ｂと、半導体基板１
上に形成されたゲート絶縁膜４７ｉと、その上に形成さ
れたゲート電極４７ｇとを有している。
ル３ｎｗa 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐa
が形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐ
a は、ｎウエル３ｎＷa の上部に互いに離間して形成さ
れた一対の半導体領域４７ａ, ４７ｂと、半導体基板１
上に形成されたゲート絶縁膜４７ｉと、その上に形成さ
れたゲート電極４７ｇとを有している。
【０２１６】半導体領域４７ａ, ４７ｂは、ｐチャネル
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域４７ａ, ４７ｂの間
においてゲート電極４７ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域４７ａ, ４７ｂの間
においてゲート電極４７ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【０２１７】この半導体領域４７ａ, ４７ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４７ａ, ４７ｂは、それぞれ低濃度領域
４７ａ1,４７ｂ1 と、高濃度領域４７ａ2,４７ｂ2 とを
有している。この低濃度領域４７ａ1,４７ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４７ａ2,４７
ｂ2 はその外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４７ａ, ４７ｂは、それぞれ低濃度領域
４７ａ1,４７ｂ1 と、高濃度領域４７ａ2,４７ｂ2 とを
有している。この低濃度領域４７ａ1,４７ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４７ａ2,４７
ｂ2 はその外側に配置されている。
【０２１８】低濃度領域４７ａ1,４７ｂ1 には、例えば
ｐ形不純物のホウ素が導入されている。また、高濃度領
域４７ａ2,４７ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域４７ａ
1,４７ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４７ａ, ４７ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４７ｃが形成されている。
ｐ形不純物のホウ素が導入されている。また、高濃度領
域４７ａ2,４７ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域４７ａ
1,４７ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４７ａ, ４７ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４７ｃが形成されている。
【０２１９】ゲート絶縁膜４７ｉは、例えばＳｉＯ2 か
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴ、
ＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴおよび論理集積
回路部４４用のｎチャネル形のＭＯＳ・ＦＥＴＱｎa の
ゲート絶縁膜と同時に形成されている。このゲート絶縁
膜４７ｉも前記実施の形態１と同様に、例えば酸窒化膜
としても良い。
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴ、
ＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴおよび論理集積
回路部４４用のｎチャネル形のＭＯＳ・ＦＥＴＱｎa の
ゲート絶縁膜と同時に形成されている。このゲート絶縁
膜４７ｉも前記実施の形態１と同様に、例えば酸窒化膜
としても良い。
【０２２０】また、ゲート電極４７ｇは、例えば低抵抗
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されて形成されている。ゲート電極形成用
の低抵抗ポリシリコン膜には、例えばｐ形不純物のホウ
素が導入されている。ゲート電極４７ｇの抵抗は、最上
層のタングステン膜によって下げられている。これによ
り、ＤＲＡＭのアクセス速度を向上させることが可能と
なっている。
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されて形成されている。ゲート電極形成用
の低抵抗ポリシリコン膜には、例えばｐ形不純物のホウ
素が導入されている。ゲート電極４７ｇの抵抗は、最上
層のタングステン膜によって下げられている。これによ
り、ＤＲＡＭのアクセス速度を向上させることが可能と
なっている。
【０２２１】このゲート電極４７ｇの上面には、例えば
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
ＳｉＯ2 等からなる絶縁膜を介して、例えば窒化シリコ
ンからなるキャップ絶縁膜６が形成されている。なお、
キャップ絶縁膜６の下層の絶縁膜はキャップ絶縁膜６か
らの応力を緩和するためのものである。
【０２２２】また、このキャップ絶縁膜６およびゲート
電極４７ｇの側面には、例えば窒化シリコンからなるサ
イドウォール９が形成されている。なお、このサイドウ
ォール９は、主として上記した低濃度領域４７ａ1,４７
ｂ1 と高濃度領域４７ａ2,４７ｂ2 とを半導体基板１上
に形成するためのイオン注入用のマスクとして用いられ
ている。
電極４７ｇの側面には、例えば窒化シリコンからなるサ
イドウォール９が形成されている。なお、このサイドウ
ォール９は、主として上記した低濃度領域４７ａ1,４７
ｂ1 と高濃度領域４７ａ2,４７ｂ2 とを半導体基板１上
に形成するためのイオン注入用のマスクとして用いられ
ている。
【０２２３】論理集積回路部４４の第１層配線１４は、
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
【０２２４】このうち、第１層配線１４ｄは、層間絶縁
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域４６ａと
電気的に接続されている。また、第１層配線１４ｅは、
層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通
じてｎチャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域
４６ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐa の半
導体領域４７ａと電気的に接続されている。さらに、第
１層配線１４ｆは、層間絶縁膜１１ａ〜１１ｄに穿孔さ
れた接続孔１７を通じてｐチャネル形のＭＯＳ・ＦＥＴ
Ｑｐa の半導体領域４７ｂと電気的に接続されている。
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域４６ａと
電気的に接続されている。また、第１層配線１４ｅは、
層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通
じてｎチャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域
４６ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐa の半
導体領域４７ａと電気的に接続されている。さらに、第
１層配線１４ｆは、層間絶縁膜１１ａ〜１１ｄに穿孔さ
れた接続孔１７を通じてｐチャネル形のＭＯＳ・ＦＥＴ
Ｑｐa の半導体領域４７ｂと電気的に接続されている。
【０２２５】第２層配線２２は、例えばＴｉＮ膜、アル
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。論理集積回路部４４における第２層配線２２
ｃは、層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよ
び絶縁膜１６に穿孔された接続孔２３内の導体膜２４を
通じて第１層配線１４ｂと電気的に接続されている。こ
の導体膜２４は、例えばＴｉＮ膜、Ｔｉ膜およびタング
ステン膜が下層から順に堆積されてなる。
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。論理集積回路部４４における第２層配線２２
ｃは、層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよ
び絶縁膜１６に穿孔された接続孔２３内の導体膜２４を
通じて第１層配線１４ｂと電気的に接続されている。こ
の導体膜２４は、例えばＴｉＮ膜、Ｔｉ膜およびタング
ステン膜が下層から順に堆積されてなる。
【０２２６】また、論理集積回路部４４における第３層
配線２５ｄは、層間絶縁膜１１ｋ,１１ｍ, １１ｎに穿
孔された接続孔２８内の導体膜２９を通じて第２層配線
２２ｃと電気的に接続されている。導体膜２９は、例え
ばＴｉＮ膜、Ｔｉ膜およびタングステン膜が下層から順
に堆積されてなる。
配線２５ｄは、層間絶縁膜１１ｋ,１１ｍ, １１ｎに穿
孔された接続孔２８内の導体膜２９を通じて第２層配線
２２ｃと電気的に接続されている。導体膜２９は、例え
ばＴｉＮ膜、Ｔｉ膜およびタングステン膜が下層から順
に堆積されてなる。
【０２２７】次に、本実施の形態２の半導体集積回路装
置の製造方法を図５２〜図５４によって説明する。な
お、前記実施の形態１の説明で用いた図９までは前記実
施の形態１と同じなので、その説明は省略する。
置の製造方法を図５２〜図５４によって説明する。な
お、前記実施の形態１の説明で用いた図９までは前記実
施の形態１と同じなので、その説明は省略する。
【０２２８】まず、前記実施の形態１と同様、図５２に
示すように、半導体基板１上に、ポリシリコン膜３４を
ＣＶＤ法等によって堆積する。
示すように、半導体基板１上に、ポリシリコン膜３４を
ＣＶＤ法等によって堆積する。
【０２２９】続いて、半導体基板１上に形成されるＭＯ
Ｓ・ＦＥＴのゲート電極における導電形を設定するため
の不純物導入工程に移行する。
Ｓ・ＦＥＴのゲート電極における導電形を設定するため
の不純物導入工程に移行する。
【０２３０】すなわち、図５３に示すように、ポリシリ
コン膜３４上に、メモリ領域およびｐチャネル形のＭＯ
Ｓ・ＦＥＴ形成領域を被覆するようなフォトレジスト３
２ｓを形成した後、これをマスクとして、例えばｎ形不
純物のリンまたはヒ素（Ａｓ）をポリシリコン膜３４に
イオン注入する。
コン膜３４上に、メモリ領域およびｐチャネル形のＭＯ
Ｓ・ＦＥＴ形成領域を被覆するようなフォトレジスト３
２ｓを形成した後、これをマスクとして、例えばｎ形不
純物のリンまたはヒ素（Ａｓ）をポリシリコン膜３４に
イオン注入する。
【０２３１】続いて、フォトレジスト３２ｓを除去した
後、図５４に示すように、メモリセル選択用ＭＯＳ・Ｆ
ＥＴ形成領域、周辺回路領域におけるｐチャネル形のＭ
ＯＳ・ＦＥＴ形成領域および論理集積回路部４４におけ
るｐチャネル形のＭＯＳ・ＦＥＴ形成領域が露出するよ
うなフォトレジスト３２ｔを形成した後、これをマスク
として、例えばｐ形不純物のホウ素またはＢＦ2 をポリ
シリコン膜３４にイオン注入する。
後、図５４に示すように、メモリセル選択用ＭＯＳ・Ｆ
ＥＴ形成領域、周辺回路領域におけるｐチャネル形のＭ
ＯＳ・ＦＥＴ形成領域および論理集積回路部４４におけ
るｐチャネル形のＭＯＳ・ＦＥＴ形成領域が露出するよ
うなフォトレジスト３２ｔを形成した後、これをマスク
として、例えばｐ形不純物のホウ素またはＢＦ2 をポリ
シリコン膜３４にイオン注入する。
【０２３２】これ以降は、前記実施の形態１の説明で用
いた図１４以降の工程と同じなので説明を省略する。
いた図１４以降の工程と同じなので説明を省略する。
【０２３３】このように、本実施の形態５においては、
前記実施の形態１で得られた効果の他に以下の効果を得
ることが可能となる。
前記実施の形態１で得られた効果の他に以下の効果を得
ることが可能となる。
【０２３４】(1).ＤＲＡＭの動作速度を向上させること
ができるので、このＤＲＡＭを有するワンチップ形のマ
イクロコンピュータの動作速度を向上させることが可能
となる。
ができるので、このＤＲＡＭを有するワンチップ形のマ
イクロコンピュータの動作速度を向上させることが可能
となる。
【０２３５】(2).ＤＲＡＭの周辺回路領域および論理集
積回路部４４のｐチャネル形のＭＯＳ・ＦＥＴのゲート
電極にｐ+ 形不純物を導入する際に同時に、ＤＲＡＭの
メモリ部４１におけるメモリセル選択用ＭＯＳ・ＦＥＴ
のゲート電極にｐ+ 形不純物を導入することにより、そ
のメモリセル選択用ＭＯＳ・ＦＥＴのゲート電極にｐ+
形不純物を導入するために特別にフォトレジストパター
ンを形成する場合に比べて、フォトレジストパターンの
形成のためのフォトレジスト膜の塗布、露光、ベークお
よび現像等の一連のフォトリソグラフィ工程を低減する
ことが可能となる。
積回路部４４のｐチャネル形のＭＯＳ・ＦＥＴのゲート
電極にｐ+ 形不純物を導入する際に同時に、ＤＲＡＭの
メモリ部４１におけるメモリセル選択用ＭＯＳ・ＦＥＴ
のゲート電極にｐ+ 形不純物を導入することにより、そ
のメモリセル選択用ＭＯＳ・ＦＥＴのゲート電極にｐ+
形不純物を導入するために特別にフォトレジストパター
ンを形成する場合に比べて、フォトレジストパターンの
形成のためのフォトレジスト膜の塗布、露光、ベークお
よび現像等の一連のフォトリソグラフィ工程を低減する
ことが可能となる。
【０２３６】(3).上記(1) により、ＤＲＡＭの周辺回路
領域および論理集積回路部４４のｐチャネル形のＭＯＳ
・ＦＥＴのゲート電極にｐ+ 形不純物を導入する工程
と、ＤＲＡＭのメモリ部４１におけるメモリセル選択用
ＭＯＳ・ＦＥＴのゲート電極にｐ+ 形不純物を導入する
工程とで別々のフォトマスクを用いる場合よりもフォト
マスクの枚数を低減することが可能となる。
領域および論理集積回路部４４のｐチャネル形のＭＯＳ
・ＦＥＴのゲート電極にｐ+ 形不純物を導入する工程
と、ＤＲＡＭのメモリ部４１におけるメモリセル選択用
ＭＯＳ・ＦＥＴのゲート電極にｐ+ 形不純物を導入する
工程とで別々のフォトマスクを用いる場合よりもフォト
マスクの枚数を低減することが可能となる。
【０２３７】(4).上記(2) により、フォトマスク設計の
ためのレイアウト工数を削減することが可能となる。
ためのレイアウト工数を削減することが可能となる。
【０２３８】(5).上記(2) により、メモリ部４１と論理
集積回路部４４とを同一の半導体基板１上に設けてなる
ＤＲＡＭを有するワンチップ形のマイクロコンピュータ
の製造工程の統一化を実現することが可能となる。
集積回路部４４とを同一の半導体基板１上に設けてなる
ＤＲＡＭを有するワンチップ形のマイクロコンピュータ
の製造工程の統一化を実現することが可能となる。
【０２３９】(6).上記(2) 、(3) 、(4) により、ＤＲＡ
Ｍを有するワンチップ形のマイクロコンピュータの製造
工程を簡略化することができるので、その開発・製造時
間を短縮することが可能となる。
Ｍを有するワンチップ形のマイクロコンピュータの製造
工程を簡略化することができるので、その開発・製造時
間を短縮することが可能となる。
【０２４０】(7).上記(7) により、ＤＲＡＭを有するワ
ンチップ形のマイクロコンピュータのコスト低減を推進
することが可能となる。
ンチップ形のマイクロコンピュータのコスト低減を推進
することが可能となる。
【０２４１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０２４２】例えば前記実施の形態１〜５においては、
メモリセル選択用ＭＯＳ・ＦＥＴおよび半導体基板上の
ＭＯＳ・ＦＥＴのゲート電極をポリシリコン膜上に金属
膜を積み重ねてなる構造とした場合について説明した
が、これに限定されるものではなく、例えばポリシリコ
ンの単体膜またはポリシリコン膜上にタングステンシリ
サイド等のようなシリサイド膜を積み重ねてなる構造と
しても良い。
メモリセル選択用ＭＯＳ・ＦＥＴおよび半導体基板上の
ＭＯＳ・ＦＥＴのゲート電極をポリシリコン膜上に金属
膜を積み重ねてなる構造とした場合について説明した
が、これに限定されるものではなく、例えばポリシリコ
ンの単体膜またはポリシリコン膜上にタングステンシリ
サイド等のようなシリサイド膜を積み重ねてなる構造と
しても良い。
【０２４３】また、前記実施の形態１〜５においては、
ビット線の上層に情報蓄積用容量素子を設けた場合につ
いて説明したが、これに限定されるものではなく、ビッ
ト線の下層に情報蓄積用容量素子を設ける構造としても
良い。
ビット線の上層に情報蓄積用容量素子を設けた場合につ
いて説明したが、これに限定されるものではなく、ビッ
ト線の下層に情報蓄積用容量素子を設ける構造としても
良い。
【０２４４】また、前記実施の形態１〜５においては、
情報蓄積用容量素子をクラウン形状とした場合について
説明したが、これに限定されるものではなく、例えばフ
ィン形状等でも良い。
情報蓄積用容量素子をクラウン形状とした場合について
説明したが、これに限定されるものではなく、例えばフ
ィン形状等でも良い。
【０２４５】また、前記実施の形態１〜５においては、
ビット線の表面にも窒化膜を設けた場合について説明し
たが、これに限定されるものではなく、ビット線の表面
を窒化膜で覆わない構造としても良い。
ビット線の表面にも窒化膜を設けた場合について説明し
たが、これに限定されるものではなく、ビット線の表面
を窒化膜で覆わない構造としても良い。
【０２４６】また、前記実施の形態１〜５においては、
半導体基板としてＳｉ単結晶単体からなる基板を用いた
場合について説明したが、これに限定されるものではな
く、例えば絶縁膜上に薄い半導体層を設けてなるＳＯＩ
（Silicon On Insulator）基板を用いても良い。
半導体基板としてＳｉ単結晶単体からなる基板を用いた
場合について説明したが、これに限定されるものではな
く、例えば絶縁膜上に薄い半導体層を設けてなるＳＯＩ
（Silicon On Insulator）基板を用いても良い。
【０２４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である２５６
Ｍ・ＤＲＡＭ技術等に適用した場合について説明した
が、それに限定されるものではなく、例えば６４Ｍ・Ｄ
ＲＡＭ技術等にも適用できる。
なされた発明をその背景となった利用分野である２５６
Ｍ・ＤＲＡＭ技術等に適用した場合について説明した
が、それに限定されるものではなく、例えば６４Ｍ・Ｄ
ＲＡＭ技術等にも適用できる。
【０２４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０２４９】(1).本発明の半導体集積回路装置によれ
ば、メモリセル選択用ＭＩＳトランジスタのゲートポリ
シリコン電極（ゲート絶縁膜に接したポリシリコン）の
導電形を、前記メモリセル選択用ＭＩＳトランジスタの
ソース・ドレイン用の半導体領域の導電形とは逆の導電
形としたことにより、半導体基板の不純物濃度を上げな
いでも、メモリセル選択用ＩＳトランジスタのしきい電
圧を高くすることが可能となる。
ば、メモリセル選択用ＭＩＳトランジスタのゲートポリ
シリコン電極（ゲート絶縁膜に接したポリシリコン）の
導電形を、前記メモリセル選択用ＭＩＳトランジスタの
ソース・ドレイン用の半導体領域の導電形とは逆の導電
形としたことにより、半導体基板の不純物濃度を上げな
いでも、メモリセル選択用ＩＳトランジスタのしきい電
圧を高くすることが可能となる。
【０２５０】(2).上記(1) により、半導体基板の不純物
濃度に起因する基板バイアス効果を抑制することがで
き、ワード線昇圧のための電圧を低くすることができる
ので、メモリセル選択用ＭＩＳトランジスタのゲート絶
縁膜を薄くすることが可能となる。
濃度に起因する基板バイアス効果を抑制することがで
き、ワード線昇圧のための電圧を低くすることができる
ので、メモリセル選択用ＭＩＳトランジスタのゲート絶
縁膜を薄くすることが可能となる。
【０２５１】(3).上記(2) により、周辺回路用のＭＩＳ
トランジスタのゲート絶縁膜も薄くすることができるの
で、周辺回路用のＭＩＳトランジスタの動作速度を向上
させることが可能となる。
トランジスタのゲート絶縁膜も薄くすることができるの
で、周辺回路用のＭＩＳトランジスタの動作速度を向上
させることが可能となる。
【０２５２】(4).メモリセル選択用ＭＩＳトランジスタ
のゲート電極の導電形を、前記メモリセル選択用ＭＩＳ
トランジスタのソース・ドレイン用の半導体領域の導電
形とは逆の導電形としたことにより、メモリ領域におけ
る半導体領域と周辺回路領域における半導体領域とをほ
ぼ同じ程度の低い基板濃度とした状態で、メモリセル選
択用ＭＩＳトランジスタのしきい電圧と、周辺回路用の
ＭＩＳトランジスタのしきい電圧とをそれぞれのＭＩＳ
トランジスタに適した値に設定することが可能となる。
したがって、メモリセル選択用ＭＩＳトランジスタの形
成領域の不純物濃度と、周辺回路用のＭＩＳトランジス
タの不純物濃度とを変えないでも、それぞれのＭＩＳト
ランジスタに合ったしきい電圧に設定することが可能と
なる。
のゲート電極の導電形を、前記メモリセル選択用ＭＩＳ
トランジスタのソース・ドレイン用の半導体領域の導電
形とは逆の導電形としたことにより、メモリ領域におけ
る半導体領域と周辺回路領域における半導体領域とをほ
ぼ同じ程度の低い基板濃度とした状態で、メモリセル選
択用ＭＩＳトランジスタのしきい電圧と、周辺回路用の
ＭＩＳトランジスタのしきい電圧とをそれぞれのＭＩＳ
トランジスタに適した値に設定することが可能となる。
したがって、メモリセル選択用ＭＩＳトランジスタの形
成領域の不純物濃度と、周辺回路用のＭＩＳトランジス
タの不純物濃度とを変えないでも、それぞれのＭＩＳト
ランジスタに合ったしきい電圧に設定することが可能と
なる。
【０２５３】(5).上記(1) により、半導体基板の不純物
濃度を低減することができるので、メモリセル選択用Ｍ
ＩＳトランジスタにおいて情報蓄積用容量素子が接続さ
れる半導体領域の接合近傍の電界を緩和することができ
る。このため、蓄積ノードと半導体基板との間のリーク
電流を低減することが可能となる。
濃度を低減することができるので、メモリセル選択用Ｍ
ＩＳトランジスタにおいて情報蓄積用容量素子が接続さ
れる半導体領域の接合近傍の電界を緩和することができ
る。このため、蓄積ノードと半導体基板との間のリーク
電流を低減することが可能となる。
【０２５４】(6).上記(1) により、半導体基板の不純物
濃度を低減することができるので、メモリセル選択用Ｍ
ＩＳトランジスタのサブスレッショルド電流を低減する
ことができる。このため、同じしきい値でもメモリセル
選択用ＭＩＳトランジスタのリーク電流を低減すること
が可能となる。
濃度を低減することができるので、メモリセル選択用Ｍ
ＩＳトランジスタのサブスレッショルド電流を低減する
ことができる。このため、同じしきい値でもメモリセル
選択用ＭＩＳトランジスタのリーク電流を低減すること
が可能となる。
【０２５５】(7).上記(5) および(6) により、メモリセ
ルのリフレッシュ特性を向上させることが可能となる。
ルのリフレッシュ特性を向上させることが可能となる。
【０２５６】(8).上記(7) により、ＤＲＡＭを有する半
導体集積回路装置の消費電流を低減することが可能とな
る。
導体集積回路装置の消費電流を低減することが可能とな
る。
【０２５７】(9).上記(1) により、半導体基板の不純物
濃度を低減することができるので、ビット線寄生容量を
低減することができる。そして、ワード線をポリメタル
ゲートとすることでそのワード線の低抵抗化が図れる。
このため、ＤＲＡＭを有する半導体集積回路装置の動作
速度を向上させることが可能となる。
濃度を低減することができるので、ビット線寄生容量を
低減することができる。そして、ワード線をポリメタル
ゲートとすることでそのワード線の低抵抗化が図れる。
このため、ＤＲＡＭを有する半導体集積回路装置の動作
速度を向上させることが可能となる。
【０２５８】(10). 本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳトランジスタにおけるソース・ド
レイン用の半導体領域の導電形がｎ形であり、前記メモ
リセル選択用ＭＩＳトランジスタにおけるゲート電極の
導電形がｐ形であり、前記メモリセル選択用ＭＩＳトラ
ンジスタのゲート絶縁膜を酸窒化膜としたことにより、
メモリセル選択用ＭＩＳトランジスタのゲート電極に導
入されたｐ形不純物がゲート絶縁膜を突き抜け難くする
ことができるので、その突き抜け現象に起因するメモリ
セル選択用ＭＩＳトランジスタの特性不良を抑制するこ
とができる。また、ゲート絶縁膜を酸窒化膜としたこと
により、ゲート絶縁膜のホットキャリア耐性を向上させ
ることができる。したがって、ｐゲート電極のメモリセ
ル選択用ＭＩＳトランジスタの信頼性を向上させること
が可能となる。
モリセル選択用ＭＩＳトランジスタにおけるソース・ド
レイン用の半導体領域の導電形がｎ形であり、前記メモ
リセル選択用ＭＩＳトランジスタにおけるゲート電極の
導電形がｐ形であり、前記メモリセル選択用ＭＩＳトラ
ンジスタのゲート絶縁膜を酸窒化膜としたことにより、
メモリセル選択用ＭＩＳトランジスタのゲート電極に導
入されたｐ形不純物がゲート絶縁膜を突き抜け難くする
ことができるので、その突き抜け現象に起因するメモリ
セル選択用ＭＩＳトランジスタの特性不良を抑制するこ
とができる。また、ゲート絶縁膜を酸窒化膜としたこと
により、ゲート絶縁膜のホットキャリア耐性を向上させ
ることができる。したがって、ｐゲート電極のメモリセ
ル選択用ＭＩＳトランジスタの信頼性を向上させること
が可能となる。
【０２５９】(11). 本発明の半導体集積回路装置の製造
方法によれば、メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭを半導体基板上に有する半導体集積回
路装置の製造方法であって、半導体基板上に堆積された
ゲート電極形成用の多結晶シリコン膜において、前記メ
モリセル選択用ＭＩＳトランジスタのゲート電極形成領
域に、前記メモリセル選択用ＭＩＳトランジスタのソー
ス・ドレイン用の半導体領域の導電形とは逆の導電形の
不純物を導入する工程を有し、前記多結晶シリコン膜に
おけるゲート電極形成領域への不純物の導入工程に際し
て、前記不純物を、前記多結晶シリコン膜において前記
メモリセル選択用ＭＩＳトランジスタ以外の他のＭＩＳ
トランジスタのゲート電極形成領域にも同時に導入する
ことにより、それらの不純物導入工程を別々に行う場合
に比べて、フォトレジストパターンの形成工程を少なく
することができる。したがって、ＤＲＡＭを有する半導
体集積回路装置の製造工程の簡略化を図ることができる
ので、その半導体集積回路装置の開発・製造時間を短縮
することができ、かつ、ＤＲＡＭを有する半導体集積回
路装置のコスト低減を推進することが可能となる。
方法によれば、メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭを半導体基板上に有する半導体集積回
路装置の製造方法であって、半導体基板上に堆積された
ゲート電極形成用の多結晶シリコン膜において、前記メ
モリセル選択用ＭＩＳトランジスタのゲート電極形成領
域に、前記メモリセル選択用ＭＩＳトランジスタのソー
ス・ドレイン用の半導体領域の導電形とは逆の導電形の
不純物を導入する工程を有し、前記多結晶シリコン膜に
おけるゲート電極形成領域への不純物の導入工程に際し
て、前記不純物を、前記多結晶シリコン膜において前記
メモリセル選択用ＭＩＳトランジスタ以外の他のＭＩＳ
トランジスタのゲート電極形成領域にも同時に導入する
ことにより、それらの不純物導入工程を別々に行う場合
に比べて、フォトレジストパターンの形成工程を少なく
することができる。したがって、ＤＲＡＭを有する半導
体集積回路装置の製造工程の簡略化を図ることができる
ので、その半導体集積回路装置の開発・製造時間を短縮
することができ、かつ、ＤＲＡＭを有する半導体集積回
路装置のコスト低減を推進することが可能となる。
【０２６０】(12). 上記(11)により、ＤＲＡＭと論理回
路とを同一半導体基板上に有する半導体集積回路装置の
製造プロセス上の統一化を実現することが可能となる。
路とを同一半導体基板上に有する半導体集積回路装置の
製造プロセス上の統一化を実現することが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図９】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４５】基板電圧とメモリセル選択用ＭＩＳ・ＦＥＴ
のしきい電圧との関係を図１の半導体集積回路装置と本
発明者が検討したｎ+ ゲートのｎチャネル形のメモリセ
ル選択用ＭＩＳ・ＦＥＴとで比較して示したグラフ図で
ある。
のしきい電圧との関係を図１の半導体集積回路装置と本
発明者が検討したｎ+ ゲートのｎチャネル形のメモリセ
ル選択用ＭＩＳ・ＦＥＴとで比較して示したグラフ図で
ある。
【図４６】蓄積ノード−基板間の印加電圧とリーク電流
との関係を図１の半導体集積回路装置と本発明者が検討
したｎ+ ゲートのｎチャネル形のメモリセル選択用ＭＩ
Ｓ・ＦＥＴとで比較して示したグラフ図である。
との関係を図１の半導体集積回路装置と本発明者が検討
したｎ+ ゲートのｎチャネル形のメモリセル選択用ＭＩ
Ｓ・ＦＥＴとで比較して示したグラフ図である。
【図４７】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図４８】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図４９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図５０】本発明の他の実施の形態である半導体集積回
路装置の回路構成を説明するための説明図である。
路装置の回路構成を説明するための説明図である。
【図５１】図５０の半導体集積回路装置の論理集積回路
部の要部断面図である。
部の要部断面図である。
【図５２】図５０の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図５３】図５０の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図５４】図５０の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
１ 半導体基板 ２ｎｗ 深いｎウエル ３ｐｗm ｐウエル ３ｐｗp ｐウエル ３ｎｗp ｎウエル ３ｐｗa ｐウエル ３ｎｗa ｎウエル ４ 素子分離領域 ４ａ 分離溝 ４ｂ1,４ｂ2 分離用の絶縁膜 ５ａ, ５ｂ 半導体領域 ５ｉ ゲート絶縁膜 ５ｇ ゲート電極 ６ キャップ絶縁膜 ７ 絶縁膜 ８ａ, ８ｂ 半導体領域 ８ａ1,８ｂ1 低濃度領域 ８ａ2,８ｂ2 高濃度領域 ８ｃ シリサイド層 ８ｉ ゲート絶縁膜 ８ｇ ゲート電極 ９ サイドウォール １０ａ, １０ｂ 半導体領域 １０ａ1,１０ｂ1 低濃度領域 １０ａ2,１０ｂ2 高濃度領域 １０ｃ シリサイド層 １０ｉ ゲート絶縁膜 １０ｇ ゲート電極 １１ａ〜１１ｎ 層間絶縁膜 １２ａ, １２ｂ 接続孔 １３ａ, １３ｂ プラグ １４, １４ａ〜１４ｃ 第１層配線 １５ 接続孔 １６ 絶縁膜 １７ 接続孔 １８ 接続孔 １９ プラグ ２０ 開口部 ２１ａ 蓄積電極 ２１ｂ 容量絶縁膜 ２１ｃ プレート電極 ２２, ２２ａ, ２２ｂ 第２層配線 ２３ 接続孔 ２４ 導体膜 ２５, ２５ａ〜２５ｃ 第３層配線 ２６ 接続孔 ２７ 導体膜 ２８ 接続孔 ２９ 導体膜 ３０ パッド膜 ３１ 耐酸化性膜 ３２ａ〜３２ｘ フォトレジスト ３３ 絶縁膜 ３３ａ 絶縁膜 ３４ ポリシリコン膜 ３５ バリア金属膜 ３６ 金属膜 ３７ 導体膜 ３８ 導体膜 ３９ 絶縁膜 ４０ ｎ- 形半導体領域（しきい電圧微調整用の半導体
領域） ４１ ＣＰＵ ４２ メモリ部 ４３ 周辺回路ブロック ４４ 論理集積回路部 ４５ アナログ回路部 ４６ａ, ４６ｂ 半導体領域 ４６ａ1,４６ｂ1 低濃度領域 ４６ａ2,４６ｂ2 高濃度領域 ４６ｃ シリサイド層 ４６ｉ ゲート絶縁膜 ４６ｇ ゲート電極 ４７ａ, ４７ｂ 半導体領域 ４７ａ1,４７ｂ1 低濃度領域 ４７ａ2,４７ｂ2 高濃度領域 ４７ｃ シリサイド層 ４７ｉ ゲート絶縁膜 ４７ｇ ゲート電極 Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ キャパシタ（情報蓄積用容量素子） Ｑｐ ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｐa ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｎ ｎチャネル形のＭＯＳ・ＦＥＴ Ｑｎa ｎチャネル形のＭＯＳ・ＦＥＴ ＷＬ ワード線 ＢＬ ビット線
領域） ４１ ＣＰＵ ４２ メモリ部 ４３ 周辺回路ブロック ４４ 論理集積回路部 ４５ アナログ回路部 ４６ａ, ４６ｂ 半導体領域 ４６ａ1,４６ｂ1 低濃度領域 ４６ａ2,４６ｂ2 高濃度領域 ４６ｃ シリサイド層 ４６ｉ ゲート絶縁膜 ４６ｇ ゲート電極 ４７ａ, ４７ｂ 半導体領域 ４７ａ1,４７ｂ1 低濃度領域 ４７ａ2,４７ｂ2 高濃度領域 ４７ｃ シリサイド層 ４７ｉ ゲート絶縁膜 ４７ｇ ゲート電極 Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ キャパシタ（情報蓄積用容量素子） Ｑｐ ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｐa ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｎ ｎチャネル形のＭＯＳ・ＦＥＴ Ｑｎa ｎチャネル形のＭＯＳ・ＦＥＴ ＷＬ ワード線 ＢＬ ビット線
Claims (18)
- 【請求項１】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭを半導体基板上に有する半導体集積回
路装置であって、前記メモリセル選択用ＭＩＳトランジ
スタのゲート電極が多結晶シリコン、バリア金属および
高融点金属またはシリサイドが順次積層された構造を成
し、前記多結晶シリコンの導電形を、前記メモリセル選
択用ＭＩＳトランジスタのソース・ドレイン用の半導体
領域の導電形とは逆の導電形としたことを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタのゲー
ト電極におけるバリア金属がＴｉＮまたはＷＮから成
り、前記メモリセル選択用ＭＩＳトランジスタのゲート
電極における多結晶シリコンの導電形が多結晶シリコン
膜に所定の導電形の不純物を導入することで設定されて
いることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタのチャ
ネル形成領域に、しきい電圧微調整用の低不純物濃度の
半導体領域を設けたことを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタを半導
体基板における所定の導電形の半導体領域上に設け、か
つ、前記所定の導電形の半導体領域上に、前記メモリセ
ル選択用ＭＩＳトランジスタ以外の他のＭＩＳトランジ
スタであって前記メモリセル選択用ＭＩＳトランジスタ
のソース・ドレイン用の半導体領域の導電形と同一チャ
ネル導電形のＭＩＳトランジスタを設けたことを特徴と
する半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタのチャ
ネル形成領域に、しきい電圧微調整用の低不純物濃度の
半導体領域を設けたことを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタにおけ
るソース・ドレイン用の半導体領域の導電形がｎ形であ
り、前記メモリセル選択用ＭＩＳトランジスタにおける
ゲート電極の導電形がｐ形であることを特徴とする半導
体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタのチャ
ネル形成領域に、しきい電圧微調整用の低不純物濃度の
ｎ形半導体領域を設けたことを特徴とする半導体集積回
路装置。 - 【請求項８】 請求項６記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタのゲー
ト絶縁膜を酸窒化膜としたことを特徴とする半導体集積
回路装置。 - 【請求項９】 請求項１記載の半導体集積回路装置にお
いて、前記メモリセル選択用ＭＩＳトランジスタにおけ
るソース・ドレイン用の半導体領域の導電形がｐ形であ
り、前記メモリセル選択用ＭＩＳトランジスタにおける
ゲート電極の導電形がｎ形であることを特徴とする半導
体集積回路装置。 - 【請求項１０】 請求項１記載の半導体集積回路装置に
おいて、（ａ）前記半導体基板の上部に形成される分離
領域と、（ｂ）前記半導体基板の上部に形成される領域
であって前記分離領域によって規定される活性領域と、
（ｃ）前記半導体基板上において前記活性領域のうち前
記メモリセル選択用ＭＩＳトランジスタが形成される活
性領域の延在方向に対して交差する方向に延び、かつ、
前記メモリセル選択用ＭＩＳトランジスタのゲート電極
を形成する複数のワード線と、（ｄ）前記複数のワード
線の表面を被覆する窒化膜と、（ｅ）前記窒化膜とは異
なる材料からなり、前記窒化膜および複数のワード線を
被覆するように半導体基板上に堆積された絶縁膜と、
（ｆ）前記メモリセル選択用ＭＩＳトランジスタの活性
領域が露出するように前記絶縁膜に穿孔された接続孔で
あって、前記絶縁膜と前記窒化膜とのエッチング選択比
を大きくした状態でのエッチング処理により自己整合的
に穿孔された接続孔とを備えることを特徴とする半導体
集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、前記分離領域が半導体基板に形成された分離
溝内に分離膜が埋め込まれて形成されていることを特徴
とする半導体集積回路装置。 - 【請求項１２】 請求項１記載の半導体集積回路装置に
おいて、前記半導体基板上に論理集積回路を設け、前記
論理集積回路を構成するＭＩＳトランジスタのゲート電
極の導電形を、そのＭＩＳトランジスタにおけるソース
・ドレイン用の半導体領域の導電形と同一の導電形とし
たことを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、前記メモリセル選択用ＭＩＳトランジスタに
おけるソース・ドレイン用の半導体領域の導電形がｎ形
であり、前記メモリセル選択用ＭＩＳトランジスタにお
けるゲート電極の導電形がｐ形であり、前記論理集積回
路を構成するｐチャネル形のＭＩＳトランジスタのゲー
ト電極の導電形がｐ形であり、前記論理集積回路を構成
するｎチャネル形のＭＩＳトランジスタのゲート電極の
導電形がｎ形であることを特徴とする半導体集積回路装
置。 - 【請求項１４】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭを半導体基板上に有する半導体集積回
路装置の製造方法であって、（ａ）前記半導体基板上に
ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁
膜上に多結晶シリコン膜を堆積する工程と、（ｃ）前記
多結晶シリコン膜において、前記メモリセル選択用ＭＩ
Ｓトランジスタのゲート電極形成領域に、前記メモリセ
ル選択用ＭＩＳトランジスタのソース・ドレイン用の半
導体領域の導電形とは逆の導電形の不純物を導入する工
程と、（ｄ）前記多結晶シリコン膜上にバリア金属膜お
よび高融点金属膜を順次堆積する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
の製造方法において、前記多結晶シリコン膜におけるゲ
ート電極形成領域への不純物の導入工程に際して、前記
不純物を、前記多結晶シリコン膜において前記メモリセ
ル選択用ＭＩＳトランジスタ以外の他のＭＩＳトランジ
スタのゲート電極形成領域にも同時に導入することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１６】 ｎチャネル形のメモリセル選択用ＭＩ
Ｓトランジスタと、これに直列に接続された情報蓄積用
容量素子とで構成されるＤＲＡＭを半導体基板上に有す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
前記ゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、（ｃ）前記多結晶シリコン膜において、前記ｎチャ
ネル形のメモリセル選択用ＭＩＳトランジスタのゲート
電極形成領域およびＤＲＡＭの周辺回路を構成するｐチ
ャネル形のＭＩＳトランジスタのゲート電極形成領域
に、前記ｐ形の不純物を導入する工程を有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１７】 ｎチャネル形のメモリセル選択用ＭＩ
Ｓトランジスタと、これに直列に接続された情報蓄積用
容量素子とで構成されるＤＲＡＭを半導体基板上に有す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
前記ゲート絶縁膜上に多結晶シリコン膜を堆積する工程
と、（ｃ）前記多結晶シリコン膜において、前記ｎチャ
ネル形のメモリセル選択用ＭＩＳトランジスタのゲート
電極形成領域、ＤＲＡＭの周辺回路を構成するｐチャネ
ル形のＭＩＳトランジスタのゲート電極形成領域おより
半導体基板上に形成される論理集積回路を構成するＭＩ
Ｓトランジスタのｐチャネル形のゲート電極形成領域
に、前記ｐ形の不純物を導入する工程と、（ｄ）前記多
結晶シリコン膜上にバリア金属膜および高融点金属膜を
順次堆積する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項１８】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭを半導体基板上に有する半導体集積回
路装置の製造方法であって、（ａ）前記半導体基板の上
部に分離領域およびこれによって形成される活性領域を
形成する工程と、（ｂ）前記活性領域における半導体基
板上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲー
ト絶縁膜上に多結晶シリコン膜を堆積する工程と、
（ｄ）前記多結晶シリコン膜において、前記メモリセル
選択用ＭＩＳトランジスタのゲート電極形成領域に、前
記メモリセル選択用ＭＩＳトランジスタのソース・ドレ
イン用の半導体領域の導電形とは逆の導電形の不純物を
導入する工程と、（ｅ）前記不純物導入工程後の多結晶
シリコン膜上にバリア金属膜を介して高融点金属または
高融点金属シリサイドからなる導体膜を堆積する工程
と、（ｆ）前記多結晶シリコン膜およびその上の導体膜
をパターニングすることにより、メモリ領域においては
前記メモリセル選択用ＭＩＳトランジスタのゲート電極
を構成する複数のワード線を形成するとともに、メモリ
領域以外の領域においてはメモリセル選択用ＭＩＳトラ
ンジスタ以外の他のＭＩＳトランジスタのゲート電極を
形成する工程と、（ｇ）前記複数のワード線の表面に窒
化膜を被覆する工程と、（ｈ）前記半導体基板上に、前
記窒化膜および複数のワード線を被覆するように前記窒
化膜とは異なる材料からなる絶縁膜を堆積する工程と、
（ｉ）前記絶縁膜上に接続孔形成用のマスクパターンを
形成した後、前記半導体基板に対して、前記絶縁膜と前
記窒化膜とのエッチング選択比を大きくした状態でのエ
ッチング処理を施すことにより、前記絶縁膜に前記メモ
リセル選択用ＭＩＳトランジスタの活性領域が露出する
ような接続孔を自己整合的に穿孔する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172683A JPH1126711A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172683A JPH1126711A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126711A true JPH1126711A (ja) | 1999-01-29 |
Family
ID=15946434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172683A Pending JPH1126711A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126711A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| WO2005101488A1 (ja) * | 2004-04-16 | 2005-10-27 | Asahi Glass Company, Limited | 高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法 |
| US7157731B2 (en) | 1999-05-18 | 2007-01-02 | Fujitsu Limited | Semiconductor device and its manufacture |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
-
1997
- 1997-06-30 JP JP9172683A patent/JPH1126711A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157731B2 (en) | 1999-05-18 | 2007-01-02 | Fujitsu Limited | Semiconductor device and its manufacture |
| US7595231B2 (en) | 1999-05-18 | 2009-09-29 | Fujitsu Microelectronics Limited | Semiconductor device and its manufacture |
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
| US8610219B2 (en) | 1999-10-27 | 2013-12-17 | Renesas Electronics Corporation | Semiconductor device having a memory cell section, an adjacent circuit section, and silicide formed on an impurity diffused region |
| US8710569B2 (en) | 1999-10-27 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| WO2005101488A1 (ja) * | 2004-04-16 | 2005-10-27 | Asahi Glass Company, Limited | 高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4151992B2 (ja) | 半導体集積回路装置 | |
| US6545360B1 (en) | Semiconductor device and manufacturing method thereof | |
| US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
| US5023683A (en) | Semiconductor memory device with pillar-shaped insulating film | |
| JP3599548B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2001217403A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20010009805A1 (en) | Borderless contact structure and method of forming the same | |
| JP2002198443A (ja) | 半導体装置及びその製造方法 | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| US20020076895A1 (en) | Fabrication method for an embedded dynamic random access memory (DRAM) | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP4290921B2 (ja) | 半導体集積回路装置 | |
| KR100712972B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| US6642093B2 (en) | Method for manufacturing a semiconductor device | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPH1126719A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH1126711A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4077966B2 (ja) | 半導体装置の製造方法 | |
| JPH07211902A (ja) | Ｍｉｓ型トランジスタ及びその作製方法 | |
| JPH1126718A (ja) | 半導体集積回路装置の製造方法 | |
| JPH08316431A (ja) | 半導体装置とその製造方法 | |
| JPH1126715A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1126716A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000269461A (ja) | 半導体記憶装置及びその製造方法 |