JPH07211902A

JPH07211902A - Ｍｉｓ型トランジスタ及びその作製方法

Info

Publication number: JPH07211902A
Application number: JP1775794A
Authority: JP
Inventors: Koichi Hayakawa; 康一早川; Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-01-19
Filing date: 1994-01-19
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】パンチスルー特性とサブスレッショルド特性の
両方を向上させることができ、しかも、放熱性に優れ、
チャネル内マジョリティーキャリアが蓄積され難いＭＩ
Ｓ型トランジスタ及びその作製方法を提供する。【構成】半導体基板１０の表面に形成されたＭＩＳ型ト
ランジスタは、チャネル領域３０の下方にのみ絶縁層１
１又は半絶縁層が形成されている。半導体基板表面にソ
ース領域、チャネル領域及びドレイン領域が形成され、
チャネル領域の上にはゲート電極領域が形成されたＭＩ
Ｓ型トランジスタの作製方法は、チャネル領域形成予定
領域の下方にのみＳＩＭＯＸ法によって絶縁層を形成す
る工程を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＩＳ型トランジスタ
及びその作製方法に関する。

【０００２】

【従来の技術】模式的な一部断面図を図１３の（Ａ）に
示す従来のプレーナ技術に基づいた通常のＭＩＳ型トラ
ンジスタは、半導体基板１０の表面に形成された薄いゲ
ート酸化膜２１及びゲート電極２２から成るゲート電極
領域２０、ゲート電極領域２０の一方の側に形成された
ソース領域３１、並びにゲート電極領域２０の他方の側
に形成されたドレイン領域３２から構成されている。そ
して、ソース領域３１から注入されたキャリアは、ゲー
ト電極領域２０直下のチャネル領域３０を通過し、ドレ
イン領域３２に到達する。ドレイン領域３２に到達する
キャリアは、通常、ゲート電極領域２０に印加されるゲ
ート電圧によって制御される。尚、図中、参照番号１３
は素子分離領域、１４はウエル、２３はゲートサイドウ
オールである。

【０００３】昨今のデバイス微細化技術の進歩に伴い、
ゲート電極幅が縮小化され、ドレイン電圧がソース領域
３１にまで直接影響を与えるに至っている。特に、半導
体基板表面から深いチャネル領域の部分においては、ゲ
ート電圧ではなくドレイン電圧が支配的になる。そのた
め、ゲート電圧で制御できない電流がソース領域３１か
らドレイン領域３２へと流れる、所謂パンチスルー現象
が避けられなくなっている。

【０００４】また、ＭＩＳ型トランジスタの特性値の１
つに、Ｓ値と呼ばれるサブスレッショルド係数がある。
ＭＩＳ型トランジスタの動作電圧を低電圧化するために
は、ゲート電圧の小さい変化でドレイン電流を大きく変
化させる必要がある。そのためには、Ｓ値を小さくする
必要がある。Ｓ値は次の式で表わすことができる。Ｓ＝（ｋ_B・Ｔ／ｑ）ｌｏｇ_1O（１＋Ｃ_D／Ｃ_OX）但し、ｋ_Bはボルツマン定数、Ｔは絶対温度、ｑは電子
の電荷、Ｃ_Dは空乏層容量、Ｃ_OXはゲート酸化膜の容量
である。

【０００５】

【発明が解決しようとする課題】このように、Ｓ値はチ
ャネル領域３０の空乏層容量（チャネル容量）Ｃ_Dに依
存し、空乏層容量Ｃ_Dが小さいほどＳ値も小さくなる。
通常の構造を有するＭＩＳ型トランジスタにおいては、
パンチスルー特性を改善するために、チャネル領域３０
下部の不純物濃度を高くしている。しかしながら、この
ようにチャネル領域３０下部の不純物濃度を高くする
と、空乏層幅が薄くなる。その結果、空乏層容量Ｃ_Dが
大きくなり、Ｓ値が増加し、サブスレッショルド特性が
低下するという問題がある。従って、パンチスルー特性
の向上とサブスレッショルド特性の向上を同時に達成す
ることは、極めて困難である。

【０００６】図１４に遅延時間とドレイン面積の関係を
示す。ドレイン面積、即ち接合容量（寄生容量）が増加
するに従い、遅延時間が増大する。尚、ゲート電極の幅
Ｌを０．１μｍ、Ｖ_DDを２．５Ｖとした。回路シミュレ
ーションによる遅延時間の要因分析を行ったところ、接
合容量が遅延時間発生要因の約５０％をも占めている。
従って、半導体素子の高速化を図るためには、接合容量
（寄生容量）を低減することが不可欠である。

【０００７】半導体素子の微細化に伴い、ソース・ドレ
イン領域においては浅い接合が要求される。通常の熱処
理ではドーパントの拡散によって接合が深くなるため、
現状では、ランプアニールやレーザアニールを行ってい
るが、より安定した品質の浅い結合の形成が望まれてい
る。

【０００８】これらの特性を同時に向上させるための手
段の１つとして、ＳＯＩ（Semiconductor On Insulato
r）構造が提案されている。ＳＯＩ構造を有するＭＩＳ
型トランジスタの構造の模式的な一部断面図を、図１３
の（Ｂ）に示す。図１３の（Ｂ）中、参照番号８０は絶
縁層であり、８１は絶縁層８０上に形成された半導体層
である。この半導体層８１に、チャネル領域３０、ソー
ス領域３１、ドレイン領域３２が形成されている。ま
た、半導体層８１上にゲート酸化膜２１及びゲート電極
２２が形成されている。ＳＯＩ構造を採用することによ
って、図１３の（Ａ）に示した通常のＭＩＳ型トランジ
スタで問題とされるパンチスルー特性の向上を図ること
ができる。また、接合容量を非常に小さくすることがで
き、サブスレッショルド特性の向上も同時に図ることが
できる。

【０００９】しかしながら、ＳＯＩ構造においては、ト
ランジスタが絶縁層８０によって半導体基板１０から完
全に隔離されているために、放熱性が悪く、トランジス
タが蓄熱し易いという問題がある。また、チャネル領域
３０にチャネル内マジョリティーキャリア（電流を伝え
るキャリアと逆の導電型を有するキャリア）が蓄積され
易いという問題がある。チャネル内マジョリティーキャ
リアが蓄積されると、所謂寄生バイポーラ効果によって
様々な問題が生じる。例えば、電圧電流特性にキンクが
発生し、ソース・ドレイン耐圧が減少する。

【００１０】従って、本発明の目的は、パンチスルー特
性とサブスレッショルド特性の両方を向上させることが
でき、しかも、放熱性に優れ、チャネル内マジョリティ
ーキャリアが蓄積され難く、寄生バイポーラ効果が生じ
難いＭＩＳ型トランジスタ及びその作製方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】上記の目的は、半導体基
板表面に形成されたＭＩＳ型トランジスタであって、チ
ャネル領域の下方にのみ絶縁層又は半絶縁層が形成され
ていることを特徴とする本発明の第１の態様に係るＭＩ
Ｓ型トランジスタによって達成することができる。

【００１２】本発明の第１の態様に係るＭＩＳ型トラン
ジスタにおいては、絶縁層又は半絶縁層は、ソース領域
の一部にまで更に延びていてもよいし、ドレイン領域の
一部にまで更に延びていてもよいし、更には、ソース領
域の一部及びドレイン領域の一部にまで更に延びていて
もよい。

【００１３】また、ソース領域とドレイン領域との外縁
領域並びにチャネル領域に、ソース領域及びドレイン領
域の導電型とは反対の導電型を有する低抵抗領域を形成
することもできる。これによって、チャネル内マジョリ
ティーキャリアを効果的に排出することができる。

【００１４】チャネル領域と空乏層との境界領域に、絶
縁層又は半絶縁層が形成されていることが好ましい。具
体的には、この境界領域は、ゲート長０．３５μｍのＭ
ＩＳＦＥＴに対して、半導体基板表面から例えば４０乃
至１２０ｎｍの深さの所に形成することが望ましい。

【００１５】上記の目的は、半導体基板表面にソース領
域、チャネル領域及びドレイン領域が形成され、チャネ
ル領域の上にはゲート電極領域が形成されたＭＩＳ型ト
ランジスタの作製方法であって、チャネル領域形成予定
領域の下方にのみＳＩＭＯＸ（Separation by IMplante
d OXygen）法によって絶縁層を形成する工程を含むこと
を特徴とする本発明の第１の態様に係るＭＩＳ型トラン
ジスタの作製方法によって達成することができる。

【００１６】更に、上記の目的は、半導体基板表面にソ
ース領域、チャネル領域及びドレイン領域が形成され、
チャネル領域の上にはゲート電極領域が形成されたＭＩ
Ｓ型トランジスタの作製方法であって、半導体基板に不
純物をドープし、半導体基板の表面から一定の深さの所
に半絶縁層を形成する工程と、ソース領域形成予定領域
及びドレイン領域形成予定領域に不純物のイオン注入を
行い、ソース領域及びドレイン領域を形成する工程、を
含むことを特徴とする本発明の第２の態様に係るＭＩＳ
型トランジスタの作製方法によって達成することができ
る。

【００１７】本発明の第２の態様に係るＭＩＳ型トラン
ジスタの作製方法にあっては、半導体基板の表面から一
定の深さの所に半絶縁層を形成するための不純物のドー
プにおいては、深い準位を形成する不純物を用い、ソー
ス領域及びドレイン領域を形成するためのイオン注入に
おいては、深い準位を形成する不純物の濃度よりも高い
濃度でドナー又はアクセプターをドープすることが好ま
しい。

【００１８】また、本発明の第１若しくは第２の態様に
係るＭＩＳ型トランジスタの作製方法においては、絶縁
層又は半絶縁層を、ソース領域の一部にまで更に形成す
ることができ、あるいは、ドレイン領域の一部にまで更
に形成することができ、更にはまた、ソース領域の一部
及びドレイン領域の一部にまで更に形成することができ
る。

【００１９】本発明の第１若しくは第２の態様に係るＭ
ＩＳ型トランジスタの作製方法においては、ソース領域
及びドレイン領域並びにゲート電極領域を形成する前
に、ソース領域形成予定領域とドレイン領域形成予定領
域との外縁領域並びにチャネル領域形成予定領域に、ソ
ース領域及びドレイン領域の導電型とは反対の導電型を
有する低抵抗領域を形成することができる。

【００２０】絶縁層又は半絶縁層を、チャネル領域と空
乏層との境界領域に形成することが好ましい。

【００２１】上記の目的は、半導体基板表面に形成され
たＭＩＳ型トランジスタであって、ソース領域及びドレ
イン領域の下方にのみ絶縁層が形成されていることを特
徴とする本発明の第２の態様に係るＭＩＳ型トランジス
タによって達成することができる。

【００２２】本発明の第２の態様に係るＭＩＳ型トラン
ジスタにおいては、絶縁層をチャネル領域の一部にまで
更に延ばしてもよい。

【００２３】上記の目的は、半導体基板表面にソース領
域、チャネル領域及びドレイン領域が形成され、チャネ
ル領域の上にはゲート電極領域が形成されたＭＩＳ型ト
ランジスタの作製方法であって、ソース領域形成予定領
域及びドレイン領域形成予定領域の下方にのみＳＩＭＯ
Ｘ法によって絶縁層を形成する工程を含むことを特徴と
する本発明の第３の態様に係るＭＩＳ型トランジスタの
作製方法によって達成することができる。

【００２４】この本発明の第３の態様に係るＭＩＳ型ト
ランジスタの作製方法においては、絶縁層を、チャネル
領域の一部にまで更に形成してもよい。

【００２５】

【作用】通常の構造を有するＭＩＳ型トランジスタにお
いてパンチスルー現象が発生する領域は、半導体基板の
表面から深さ数十ｎｍ乃至約１００ｎｍに位置するチャ
ネル領域の部分である。本発明の第１の態様に係るＭＩ
Ｓ型トランジスタにおいては、概ねこのチャネル領域の
部分に絶縁層又は半絶縁層が形成されているので、チャ
ネル領域の深部に流れる電流を抑制することができ、そ
の結果、パンチスルー特性を向上させることができる。
また、チャネル領域の下方に形成された絶縁層又は半絶
縁層にはキャリアが侵入することがなく、その結果、チ
ャネル領域の下方における空乏層幅が広くなり、空乏層
容量Ｃ_Dが減少し、サブスレッショルド特性の向上を図
ることができる。

【００２６】しかも、キャリアの移動、侵入を妨げる絶
縁層又は半絶縁層は概ねチャネル領域の下方に存在して
いるだけであるため、熱やチャネル内マジョリティーキ
ャリアはソース領域若しくはドレイン領域を介して半導
体基板に流れ込む。従って、ＳＯＩ構造における問題点
を回避することができる。

【００２７】半絶縁層を形成した場合、絶縁層を形成し
た場合と比較して、一般的にはリーク電流が大きくなる
ものの、ホットエレクトロンが抜け易くなり、熱伝導性
が良くなる。従って、ＭＩＳ型トランジスタの動作が安
定し、しかも設計の自由度が高くなる。要するに、ＭＩ
Ｓ型トランジスタの用途に応じて、絶縁層あるいは半絶
縁層を形成すればよい。

【００２８】また、本発明の第２の態様に係るＭＩＳ型
トランジスタにおいては、ソース領域及びドレイン領域
の下方に絶縁層が形成されているので、浅い結合を形成
でき、しかも、接合容量（寄生容量）の低減を図ること
ができる。また、チャネル領域において半導体基板と導
通がとれているので、ＳＯＩ構造における寄生バイポー
ラ効果の問題を回避することができる。

【００２９】

【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。尚、実施例１〜実施例５で説明する本発
明の第１の態様に係るＭＩＳ型トランジスタは、本発明
の第１の態様に係るＭＩＳ型トランジスタの作製方法に
よって作製され、実施例６〜実施例８で説明する本発明
の第１の態様に係るＭＩＳ型トランジスタは、本発明の
第２の態様に係るＭＩＳ型トランジスタの作製方法によ
って作製される。また、実施例９にて説明する本発明の
第２の態様に係るＭＩＳ型トランジスタは、本発明の第
３の態様に係るＭＩＳ型トランジスタの作製方法によっ
て作製される。

【００３０】（実施例１）実施例１のＭＩＳ型トランジ
スタの模式的な一部断面図を図１に示す。実施例１のＭ
ＩＳ型トランジスタは、本発明の第１の態様に係るＭＩ
Ｓ型トランジスタである。このＭＩＳ型トランジスタ
は、半導体基板１０の表面に形成されており、チャネル
領域３０の下方にのみ絶縁層１１が形成されている。絶
縁層１１はＳｉＯ₂から成る。絶縁層１１は、チャネル
領域と空乏層との境界領域に形成されていることが望ま
しく、具体的には、例えばゲート長０．３５μｍのＭＩ
ＳＦＥＴの場合、半導体基板１０の表面から深さ４０乃
至１２０ｎｍの所に形成されていることが好ましい。実
施例１においては、絶縁層１１は、ソース領域３１及び
ドレイン領域３２には延びていない。

【００３１】ＭＩＳ型トランジスタは、更に、半導体基
板１０の表面に形成された薄いゲート酸化膜２１及びゲ
ート電極２２から成るゲート電極領域２０、ゲート電極
領域２０の一方の側に形成されたソース領域３１、並び
にゲート電極領域２０の他方の側に形成されたドレイン
領域３２から構成されている。ソース領域３１から注入
されたキャリアは、ゲート電極領域２０の下方のチャネ
ル領域３０を通過し、ドレイン領域３２に到達する。ド
レイン領域３２に到達するキャリアは、通常ゲート電極
領域２０に印加されるゲート電圧によって制御される。
尚、図中、参照番号１４はウエルであり、参照番号２３
はＬＤＤ構造を構成するゲートサイドウオールであり、
ゲート電極領域２０の側壁に形成され、ＳｉＯ₂から成
る。

【００３２】以下、半導体基板等の模式的な一部断面図
である図２及び図３を参照して、実施例１のＭＩＳ型ト
ランジスタの作製方法を説明する。このＭＩＳ型トラン
ジスタの作製方法は、基本的には、本発明の第１の態様
のＭＩＳ型トランジスタの作製方法である。

【００３３】［工程−１００］先ず、予めウエル１４が
形成されたシリコン基板から成る半導体基板１０のチャ
ネル領域形成予定領域の下方にのみＳＩＭＯＸ法によっ
て絶縁層１１を形成する。そのために、半導体基板１０
の表面に、通常のフォトリソグラフィ技術によってマス
ク６０を形成する（図２の（Ａ）参照）。マスク６０に
は開口部６１が形成されており、この開口部６１は半導
体基板１０のチャネル領域形成予定領域に相当する部分
の上に形成されている。マスク６０は、熱酸化法やＣＶ
Ｄ法にて形成された二酸化シリコン、窒化シリコン、ポ
リシリコン等から構成することができる。マスク６０の
厚さは、次の酸素イオンのイオン注入時に酸素イオンを
半導体基板１０に到達させない厚さであればよく、例え
ば１μｍ程度である。

【００３４】次いで、半導体基板１０の表面に酸素イオ
ンのイオン注入を行う。イオン注入の条件は特に限定さ
れるものではないが、例えば２００ｋｅＶ、１×１０¹⁸
／ｃｍ²とすることができる。マスク６０を形成した半
導体基板１０にイオン注入を行うことによって、マスク
６０で被覆された半導体基板１０にはイオン注入が施さ
れず、開口部６１の底部に露出した半導体基板１０にの
み酸素イオンが注入され、半導体基板１０のチャネル領
域形成予定領域の下方にのみ酸素注入層１１Ａが形成さ
れる。具体的には、半導体基板１０の表面から深さ４０
乃至１２０ｎｍ程度の所に、この酸素注入層１１Ａが形
成される（図２の（Ｂ）参照）。

【００３５】その後、半導体基板１０をアニール処理す
る。アニール処理は、例えば１２６０゜Ｃとすることが
できる。尚、マスク６０はアニール処理の前、あるいは
アニール処理の後に除去する。これによって、酸素注入
層１１Ａが埋め込み型の二酸化シリコンから成る絶縁層
１１に変化する（図２の（Ｃ）参照）。絶縁層１１の上
方には半導体層１２が残される。半導体層１２の厚さは
概ね３０乃至１００ｎｍである。こうして、シリコン基
板から成る半導体基板１０のチャネル領域形成予定領域
の下方にのみＳＩＭＯＸ法によって絶縁層１１が形成さ
れる。

【００３６】［工程−１１０］次に、図２の（Ｄ）に示
すように、例えば通常の選択酸化法（ＬＯＣＯＳ法）に
よって素子分離領域１３を形成する。

【００３７】［工程−１２０］その後、熱酸化法等の従
来の方法に基づき半導体基板１０の表面にＳｉＯ₂から
成るゲート酸化膜２１を形成し、更に、チャネル領域形
成予定領域の上方に、ポリシリコンやシリサイド、ポリ
サイド、金属等から成るゲート電極２２を形成する。こ
れによって、ゲート酸化膜２１及びゲート電極２２から
構成されたゲート電極領域２０が形成される。次いで、
ＬＤＤ構造を形成するためのイオン注入を行い、全面に
ＳｉＯ₂から成る絶縁膜を堆積させた後、かかる絶縁膜
をエッチバックすることによってゲート電極領域２０の
側壁にＳｉＯ₂から成るゲートサイドウオール２３を形
成する（図３の（Ａ）参照）。

【００３８】［工程−１３０］次に、半導体基板１０の
ソース領域形成予定領域及びドレイン領域形成予定領域
にイオン注入を施し、ソース領域３１及びドレイン領域
３２を形成する。一方、ゲート電極領域２０直下の半導
体層１２にはチャネル領域３０が形成される。こうして
図１に示した実施例１のＭＩＳ型トランジスタが作製さ
れる。ソース領域３１及びドレイン領域３２を形成する
ためのイオン注入の条件を以下に例示する。Ｎ型チャネル形成の場合ドーパント：Ａｓイオン加速電圧：２０ｋｅＶドーズ量：３×１０¹⁵／ｃｍ² Ｐ型チャネル形成の場合ドーパント：ＢＦ₂イオン加速電圧：３０ｋｅＶドーズ量：４×１０¹⁵／ｃｍ²

【００３９】［工程−１４０］その後、例えばＳｉＯ₂
から成る層間絶縁層４０を例えばＣＶＤ法にて全面に形
成し、ソース領域３１及びドレイン領域３２の上方の層
間絶縁層４０にフォトリソグラフィ技術及びドライエッ
チング技術に基づき開口部４１を形成する（図３の
（Ｂ）参照）。尚、層間絶縁層としては、ＳｉＯ₂以外
にも、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の公
知の絶縁材料、あるいはこれらの絶縁層を積層したもの
から構成することができる。

【００４０】次いで、例えばスパッタ法にてＴｉ層／Ｔ
ｉＮ層（図示せず）を順に開口部４１内を含む層間絶縁
層４０上に堆積させる。Ｔｉ層は次に形成する金属配線
材料層とソース領域３１やドレイン領域３２との間のコ
ンタクト抵抗を減ずる目的で形成する。また、ＴｉＮ層
は、金属配線材料層がソース領域３１やドレイン領域３
２に突き抜けることを防止するバリアメタルとしての機
能を有する。その後、例えばスパッタ法にてアルミニウ
ム系合金から成る金属配線材料層４２を開口部４１内を
含む層間絶縁層４０上に堆積させる（図３の（Ｃ）参
照）。その後、層間絶縁層４０上に堆積した金属配線材
料層４２、Ｔｉ層／ＴｉＮ層を所望のパターンにパター
ニングする。アルミニウム系合金には、純Ａｌ、あるい
はＡｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−
Ｇｅ等のアルミニウム合金が包含される。

【００４１】タングステンから成る金属配線材料層を所
謂ブランケットタングステンＣＶＤ法や選択タングステ
ンＣＶＤ法にて形成することもできる。ブランケットタ
ングステンＣＶＤ法によるタングステンの形成条件を以
下に例示する。使用ガス：ＷＦ₆／Ｈ₂／Ｎ₂／Ａｒ＝７５／５００／
３００／２２００sccm 温度：４５０゜Ｃ圧力：１．１×１０⁴Ｐａ膜厚：０．４μｍ一方、選択タングステンＣＶＤ法によるタングステンの
形成条件を以下に例示する。使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝１０／１０００／２５
sccm 温度：２６０゜Ｃ圧力：２７Ｐａ膜厚：０．１５μｍ

【００４２】（実施例２）実施例２は実施例１の変形で
ある。実施例１においては、絶縁層１１がチャネル領域
の下方にのみ形成されていたが、実施例２においては、
図４の（Ａ）に模式的な一部断面図を示すように、絶縁
層１１はソース領域３１の一部にまで更に延びている。
尚、ソース領域３１の一部にまで延びた絶縁層１１の部
分を図４の（Ａ）では１１Ａで示す。絶縁層１１はソー
ス領域３１の全面に延びてはいない。その他の構造は実
施例１と同様であり、詳細な説明は省略する。

【００４３】絶縁層１１をソース領域３１の一部にまで
延ばすことによって、絶縁層１１をチャネル領域の下方
にのみ形成する場合と比較して、チャネル領域３０の熱
発散は若干犠牲になる。また、チャネル内マジョリティ
ーキャリアは、チャネル領域３０からｐｎ接合を越えて
ソース領域３１に抜ける必要が生じるので、チャネル内
マジョリティーキャリアの排出性が若干犠牲になる。し
かしながら、チャネル領域３０とソース領域３１は絶縁
層１１の上方の僅かな部分で接しているだけなので、空
乏層容量Ｃ_Dを一層低減することができる。

【００４４】実施例２のＭＩＳ型トランジスタの作製方
法は、実施例１の［工程−１００］において、チャネル
領域形成予定領域に相当する半導体基板１０の表面、及
びソース領域形成予定領域に相当する半導体基板１０の
表面の一部に、マスク６０の開口部６１を形成する点を
除き、実施例１のＭＩＳ型トランジスタの作製方法と実
質的に同様とすることができるので、詳細な説明は省略
する。

【００４５】（実施例３）実施例３も実施例１の変形で
ある。実施例１においては、絶縁層１１がチャネル領域
の下方にのみ形成されていたが、実施例３においては、
図４の（Ｂ）に模式的な一部断面図を示すように、絶縁
層１１はドレイン領域３２の一部にまで更に延びてい
る。尚、ドレイン領域３２の一部にまで延びた絶縁層１
１の部分を図４の（Ｂ）では１１Ｂで示す。絶縁層１１
はドレイン領域３２の全面に延びてはいない。その他の
構造は実施例１と同様であり、詳細な説明は省略する。

【００４６】絶縁層１１をドレイン領域３２の一部にま
で延ばすことによって、絶縁層１１をチャネル領域の下
方にのみ形成する場合と比較して、チャネル領域３０の
熱発散は若干犠牲になる。しかしながら、チャネル領域
３０とドレイン領域３２は絶縁層１１の上方の僅かな部
分で接しているだけなので、空乏層容量Ｃ_Dを一層低減
することができる。

【００４７】実施例３のＭＩＳ型トランジスタの作製方
法は、実施例１の［工程−１００］において、チャネル
領域形成予定領域に相当する半導体基板１０の表面、及
びドレイン領域形成予定領域に相当する半導体基板１０
の表面の一部に、マスク６０の開口部６１を形成する点
を除き、実施例１のＭＩＳ型トランジスタの作製方法と
実質的に同様とすることができるので、詳細な説明は省
略する。

【００４８】（実施例４）実施例４も実施例１の変形で
ある。実施例４においては、図４の（Ｃ）に模式的な一
部断面図を示すように、絶縁層１１はソース領域３１及
びドレイン領域３２の一部にまで更に延びている。その
他の構造は実施例１と同様であり、詳細な説明は省略す
る。尚、ソース領域３１の一部にまで延びた絶縁層１１
の部分を図４の（Ｃ）では１１Ａで示し、ドレイン領域
３２の一部にまで延びた絶縁層１１の部分を１１Ｂで示
す。

【００４９】絶縁層１１をソース領域３１及びドレイン
領域３２の一部にまで延ばすことによって、チャネル領
域３０とソース領域３１及びドレイン領域３２は、絶縁
層１１の上方の僅かな部分で接する。従って、絶縁層１
１をチャネル領域の下方にのみ形成する場合と比較し
て、チャネル領域３０の熱発散は若干犠牲になるが、空
乏層容量Ｃ_Dを一層低減することができる。

【００５０】実施例４のＭＩＳ型トランジスタの作製方
法は、実施例１の［工程−１００］において、チャネル
領域形成予定領域に相当する半導体基板１０の表面、並
びにソース領域形成予定領域及びドレイン領域形成予定
領域に相当する半導体基板１０の表面の一部に、マスク
６０の開口部６１を形成する点を除き、実施例１のＭＩ
Ｓ型トランジスタの作製方法と実質的に同様とすること
ができるので、詳細な説明は省略する。

【００５１】（実施例５）実施例５のＭＩＳ型トランジ
スタにおいては、図５に模式的な一部断面図を示すよう
に、ソース領域３１とドレイン領域３２との外縁領域並
びにチャネル領域３０に、ソース領域３１及びドレイン
領域３２の導電型とは反対の導電型を有する低抵抗領域
３１Ａ，３２Ａ，３０Ａが形成されている。これらの低
抵抗領域３１Ａ，３２Ａ，３０Ａを形成することによっ
て、チャネル内マジョリティーキャリアの排出を一層効
果的に行うことができる。

【００５２】実施例５のＭＩＳ型トランジスタの作製方
法は、［工程−１１０］と［工程−１２０］との間に以
下の工程を加えることを除き、実施例１のＭＩＳ型トラ
ンジスタの作製方法と同様とすることができる。以下、
実施例１の［工程−１１０］と［工程−１２０］との間
に加えるべき工程を、図６を参照して主に説明する。

【００５３】［工程−５００］先ず、予めウエル１４が
形成された実施例１の［工程−１００］と同様に、シリ
コン基板から成る半導体基板１０のチャネル領域形成予
定領域の下方にのみＳＩＭＯＸ法によって絶縁層１１を
形成する。次に、実施例１の［工程−１１０］と同様
に、素子分離領域１３を形成する（図６の（Ａ）参
照）。

【００５４】［工程−５１０］その後、ソース領域形成
予定領域とドレイン領域形成予定領域との外縁領域並び
にチャネル領域形成予定領域に、ソース領域及びドレイ
ン領域の導電型とは反対の導電型を有する低抵抗領域３
１Ａ，３２Ａ，３０Ａを形成する。具体的には、全面に
イオン注入を施し、これらの低抵抗領域を形成する。
（図６の（Ｂ）参照）。イオン注入の条件を以下に例示
する。Ｎ型チャネル形成の場合ドーパント：Ｂイオン加速電圧：２８０ｋｅＶドーズ量：４×１０¹²／ｃｍ² Ｐ型チャネル形成の場合ドーパント：Ｐイオン加速電圧：３５０ｋｅＶドーズ量：８×１０¹²／ｃｍ²

【００５５】［工程−５２０］次に、実施例１の［工程
−１２０］と同様に、ゲート電極領域２０、ゲートサイ
ドウオール２３を形成し、更に、半導体基板１０のソー
ス領域形成予定領域及びドレイン領域形成予定領域に例
えばイオン注入を施し、ソース領域形成予定領域及びド
レイン領域形成予定領域に、ソース領域３１及びドレイ
ン領域３２を形成する。一方、ゲート電極領域２０の直
下の半導体層１２にはチャネル領域３０が形成される。
こうして図５に示した実施例５のＭＩＳ型トランジスタ
が作製される。イオン注入の条件を以下に例示する。Ｎ型チャネル形成の場合ドーパント：Ａｓイオン加速電圧：２０ｋｅＶドーズ量：３×１０¹⁵／ｃｍ² Ｐ型チャネル形成の場合ドーパント：ＢＦ₂イオン加速電圧：３０ｋｅＶドーズ量：４×１０¹⁵／ｃｍ²

【００５６】［工程−５３０］その後、実施例１の［工
程−１４０］と同様に、層間絶縁層４０、開口部４１、
Ｔｉ層／ＴｉＮ層、金属配線材料層４２を形成し（図６
の（Ｃ）参照）、次いで金属配線材料層４２、Ｔｉ層／
ＴｉＮ層を所望のパターンにパターニングする。

【００５７】尚、実施例５で説明した絶縁層１１を、実
施例２、実施例３、実施例４にて説明した形態、即ち、
絶縁層を、ソース領域の一部にまで更に延ばし、ドレイ
ン領域の一部にまで更に延ばし、更には、ソース領域の
一部及びドレイン領域の一部にまで更に延ばしてもよ
い。

【００５８】（実施例６）実施例６〜実施例８で説明す
るＭＩＳ型トランジスタは、本発明の第１の態様に係る
ＭＩＳ型トランジスタであり、基本的には、本発明の第
２の態様に係るＭＩＳ型トランジスタの作製方法によっ
て作製される。

【００５９】実施例６のＭＩＳ型トランジスタの模式的
な一部断面図を図７に示す。実施例６のＭＩＳ型トラン
ジスタは半導体基板１０の表面に形成されており、チャ
ネル領域３０の下方にのみ半絶縁層５１が形成されてい
る。半絶縁層５１は、酸素やバナジウム等の深い準位を
形成する不純物が大量に（例えば１０¹⁸乃至１０²⁰／ｃ
ｍ³程度に）ドープされたシリコンから成る。

【００６０】ＭＩＳ型トランジスタは、更に、半導体基
板１０の表面に形成された薄いゲート酸化膜２１及びゲ
ート電極２２から成るゲート電極領域２０、ゲート電極
領域２０の一方の側に形成されたソース領域３１、並び
にゲート電極領域２０の他方の側に形成されたドレイン
領域３２から構成されている。ソース領域３１及びドレ
イン領域３２は、ドナー又はアクセプターを大量に（深
い準位を形成する上述の不純物の濃度以上に）半絶縁層
５１にドープすることによって形成することができる。

【００６１】実施例６においては、半絶縁層５１は、ソ
ース領域３１及びドレイン領域３２には延びていない。
ソース領域３１から注入されたキャリアは、ゲート電極
領域２０の下方のチャネル領域３０を通過し、ドレイン
領域３２に到達する。ドレイン領域３２に到達するキャ
リアは、通常ゲート電極領域２０に印加されるゲート電
圧によって制御される。

【００６２】以下、半導体基板等の模式的な一部断面図
である図８を参照して、実施例６のＭＩＳ型トランジス
タの作製方法を説明する。

【００６３】［工程−６００］先ず、予めウエル１４が
形成されたシリコン基板から成る半導体基板１０の基板
上に半絶縁層５１を形成し、更にその上に厚さ５０乃至
２００ｎｍ程度の半導体層５２を形成する（図８の
（Ａ）参照）。半絶縁層５１は、酸素やバナジウム等の
深い準位を形成する不純物が大量にドープされたシリコ
ンから成る。一方、半導体層５２はシリコンから成る。
半絶縁層５１は、シリコンのエピタキシャル成長中に、
酸素やバナジウム等の深い準位を形成する不純物を１０
¹⁸乃至１０²⁰／ｃｍ³程度ドープすることによって形成
することができる。その後、シリコンのエピタキシャル
成長によって、半導体絶縁層５１の上に半導体層５２を
形成する。

【００６４】尚、マスクを設けることによって、半絶縁
層５１をチャネル領域形成予定領域の下方にのみ選択的
に形成してもよい。あるいは又、半導体基板に不純物を
ドープする別の形態として、酸素イオン等を半導体基板
１０にイオン注入することもでき、これによって、半導
体基板１０の表面から所定の深さの所に半絶縁層５１を
形成することもできる。一方、半絶縁層５１の上には所
定の厚さを有する半導体層５２が形成される。

【００６５】［工程−６１０］次に、例えば通常の選択
酸化法（ＬＯＣＯＳ）によって素子分離領域１３を形成
する。

【００６６】［工程−６２０］その後、熱酸化法等の従
来の方法に基づき半導体基板１０の表面にＳｉＯ₂から
成るゲート酸化膜２１を形成し、更に、チャネル領域形
成予定領域の上方に、ポリシリコンやシリサイド、ポリ
サイド、金属等から成るゲート電極２２を形成する。こ
れによって、ゲート酸化膜２１及びゲート電極２２から
構成されたゲート電極領域２０が形成される。その後、
実施例１の［工程−１２０］と同様にＬＤＤ構造を形成
する（図８の（Ｂ）参照）。

【００６７】［工程−６３０］次に、半導体基板１０の
ソース領域形成予定領域及びドレイン領域形成予定領域
にイオン注入を施し、ソース領域３１及びドレイン領域
３２を形成する。一方、ゲート電極領域２０の直下の半
導体層１２にはチャネル領域３０が形成される。こうし
て図７に示した実施例６のＭＩＳ型トランジスタが作製
される。尚、ソース領域形成予定領域及びドレイン領域
形成予定領域において、［工程−６００］にて形成され
た半絶縁層５１を導電層とするために、言い換えれば、
ソース領域３１及びドレイン領域３２を形成するため
に、ドナー又はアクセプターを大量（［工程−６００］
にて形成された半絶縁層５１における不純物の濃度以
上）に半絶縁層５１にドープする必要がある。イオン注
入の条件を以下に例示する。Ｎ型チャネル形成の場合ドーパント：Ａｓイオン加速電圧：２０ｋｅＶドーズ量：３×１０¹⁵／ｃｍ² Ｐ型チャネル形成の場合ドーパント：ＢＦ₂イオン加速電圧：３０ｋｅＶドーズ量：４×１０¹⁵／ｃｍ²

【００６８】［工程−６４０］その後、実施例１の［工
程−１４０］と同様に、層間絶縁層４０、開口部４１、
Ｔｉ層／ＴｉＮ層、金属配線材料層４２を形成し（図８
の（Ｃ）参照）、次いで金属配線材料層４２、Ｔｉ層／
ＴｉＮ層を所望のパターンにパターニングする。

【００６９】（実施例７）実施例６にて説明した半絶縁
層５１は、チャネル領域３０の下方にのみ半絶縁層５１
が形成されている。この半絶縁層５１を、実施例２にて
説明したと同様に、ソース領域３１の一部にまで延ばす
ことができ、また、実施例３にて説明したと同様に、ド
レイン領域の一部にまで延ばすことができ、更には、実
施例４にて説明したと同様に、ソース領域の一部及びド
レイン領域の一部にまで延ばすことができる。

【００７０】例えば、半絶縁層５１を、実施例２にて説
明したと同様にソース領域３１の一部にまで延ばす場合
には、実施例６の［工程−６００］と同様に、半導体基
板１０の上に半絶縁層５１及び半導体層５２を形成す
る。また、半導体基板１０のソース領域形成予定領域及
びドレイン領域形成予定領域にイオン注入を施し、ソー
ス領域３１及びドレイン領域３２を形成する際、ソース
領域形成予定領域及びドレイン領域形成予定領域へのイ
オン注入は実施例６の［工程−６３０］と同様とすれば
よい。一方、半絶縁層を延ばすべきソース領域形成予定
領域の部分へのイオン注入は、実施例６の［工程−６３
０］にて説明したイオン注入条件よりも加速電圧及びド
ーズ量を下げた条件で実施する。これによって、半絶縁
層を延ばすべきソース領域形成予定領域の部分には半絶
縁層５１が残される。

【００７１】半絶縁層５１を、ドレイン領域の一部にま
で延ばす場合、あるいは又、ソース領域の一部及びドレ
イン領域の一部にまで延ばす場合も、実質的には上述し
た方法と同様の方法で半絶縁層５１、ソース領域３１、
ドレイン領域３２を形成することができる。

【００７２】（実施例８）実施例６の変形である実施例
８のＭＩＳ型トランジスタにおいては、実施例５と同様
に、ソース領域３１及びドレイン領域３２の外縁領域並
びにチャネル領域３０に、ソース領域３１及びドレイン
領域３２の導電型とは反対の導電型を有する低抵抗領域
が形成されている。これらの低抵抗領域を形成すること
によって、チャネル内マジョリティーキャリアの排出を
一層効果的に行うことができる。

【００７３】実施例８のＭＩＳ型トランジスタの作製方
法は、［工程−６１０］と［工程−６２０］との間に、
実施例５の［工程−５１０］と同様の工程を加えること
を除き、実施例６のＭＩＳ型トランジスタの作製方法と
同様とすることができる。

【００７４】（実施例９）実施例９のＭＩＳ型トランジ
スタの模式的な一部断面図を図９に示す。実施例９のＭ
ＩＳ型トランジスタは、本発明の第２の態様に係るＭＩ
Ｓ型トランジスタである。このＭＩＳ型トランジスタ
は、半導体基板１０の表面に形成されており、ソース領
域３１及びドレイン領域３２の下方にのみ絶縁層７１が
形成されている。絶縁層７１はＳｉＯ₂から成る。例え
ばゲート長０．３５μｍのＭＩＳＦＥＴの場合、絶縁層
７１は、半導体基板１０の表面から深さ４０乃至１２０
ｎｍの所に形成されていることが好ましい。実施例９に
おいては、絶縁層７１は、チャネル領域３０には延びて
いない。

【００７５】ＭＩＳ型トランジスタは、更に、半導体基
板１０の表面に形成された薄いゲート酸化膜２１及びゲ
ート電極２２から成るゲート電極領域２０、及びＳｉＯ
₂から成りＬＤＤ構造を構成するゲートサイドウオール
２３から構成されている。

【００７６】以下、半導体基板等の模式的な一部断面図
である図１０及び図１１を参照して、実施例９のＭＩＳ
型トランジスタの作製方法を説明する。このＭＩＳ型ト
ランジスタの作製方法は、基本的には、本発明の第３の
態様のＭＩＳ型トランジスタの作製方法である。

【００７７】［工程−９００］先ず、予めウエル１４が
形成されたシリコン基板から成る半導体基板１０のソー
ス領域形成予定領域及びドレイン領域形成予定領域の下
方にのみＳＩＭＯＸ法によって絶縁層７１を形成する。
そのために、半導体基板１０の表面に、通常のフォトリ
ソグラフィ技術によってマスク６０を形成する（図１０
の（Ａ）参照）。マスク６０には開口部６１が形成され
ており、この開口部６１は半導体基板１０のソース領域
形成予定領域及びドレイン領域形成予定領域に相当する
部分の上に形成されている。マスク６０は、熱酸化法や
ＣＶＤ法にて形成された二酸化シリコン、窒化シリコ
ン、ポリシリコン等から構成することができる。マスク
６０の厚さは例えば１μｍ程度である。

【００７８】次いで、半導体基板１０の表面に酸素イオ
ンのイオン注入を行う。イオン注入の条件は特に限定さ
れるものではないが、例えば２００ｋｅＶ、１×１０¹⁸
／ｃｍ²とすることができる。マスク６０を形成した半
導体基板１０にイオン注入を行うことによって、マスク
６０で被覆された半導体基板１０にはイオン注入が施さ
れず、開口部６１の底部に露出した半導体基板１０にの
み酸素イオンが注入され、半導体基板１０のチャネル領
域形成予定領域の下方にのみ酸素注入層７１Ａが形成さ
れる。具体的には、半導体基板１０の表面から深さ４０
乃至１２０ｎｍ程度の所、例えば１００ｎｍの所に、こ
の酸素注入層７１Ａが形成される（図１０の（Ｂ）参
照）。

【００７９】その後、半導体基板１０をアニール処理す
る。アニール処理は、例えば１２６０゜Ｃとすることが
できる。尚、マスク６０はアニール処理の前、あるいは
アニール処理の後に除去する。これによって、酸素注入
層７１Ａが埋め込み型の二酸化シリコンから成る絶縁層
７１に変化する（図１０の（Ｃ）参照）。絶縁層７１の
上方には半導体層７２が残される。半導体層７２の厚さ
は概ね４０乃至１２０ｎｍ、例えば１００ｎｍである。
こうして、シリコン基板から成る半導体基板１０のソー
ス領域形成予定領域及びドレイン領域形成予定領域の下
方にのみＳＩＭＯＸ法によって絶縁層７１が形成され
る。

【００８０】［工程−９１０］次に、図１０の（Ｄ）に
示すように、例えば通常の選択酸化法（ＬＯＣＯＳ法）
によって素子分離領域１３を形成する。

【００８１】［工程−９２０］その後、熱酸化法等の従
来の方法に基づき半導体基板１０の表面にＳｉＯ₂から
成るゲート酸化膜２１を形成し、更に、チャネル領域形
成予定領域の上方に、ポリシリコンやシリサイド、ポリ
サイド、金属等から成るゲート電極２２を形成する。こ
れによって、ゲート酸化膜２１及びゲート電極２２から
構成されたゲート電極領域２０が形成される。次いで、
ＬＤＤ構造を形成するためのイオン注入を行い、全面に
ＳｉＯ₂から成る絶縁膜を堆積させた後、かかる絶縁膜
をエッチバックすることによってゲート電極領域２０の
側壁にＳｉＯ₂から成るゲートサイドウオール２３を形
成する（図１１の（Ａ）参照）。

【００８２】［工程−９３０］次に、半導体基板１０の
ソース領域形成予定領域及びドレイン領域形成予定領域
にイオン注入を施し、ソース領域３１及びドレイン領域
３２を形成する。一方、ゲート電極領域２０直下の半導
体層１２にはチャネル領域３０が形成される。こうして
図９に示した実施例９のＭＩＳ型トランジスタが作製さ
れる。イオン注入の条件を以下に例示する。Ｎ型チャネル形成の場合ドーパント：Ａｓイオン加速電圧：２０ｋｅＶドーズ量：３×１０¹⁵／ｃｍ² Ｐ型チャネル形成の場合ドーパント：ＢＦ₂イオン加速電圧：３０ｋｅＶドーズ量：４×１０¹⁵／ｃｍ²

【００８３】［工程−９４０］その後、実施例１の［工
程−１４０］と同様に、層間絶縁層４０、開口部４１、
Ｔｉ層／ＴｉＮ層、金属配線材料層４２を形成し（図１
１の（Ｂ）参照）、次いで金属配線材料層４２、Ｔｉ層
／ＴｉＮ層を所望のパターンにパターニングする。

【００８４】尚、ソース領域３１の下方に形成された絶
縁層７１をチャネル領域３０の一部にまで更に延ばして
もよいし、あるいは又、ドレイン領域３２の下方に形成
された絶縁層７１をチャネル領域３０の一部にまで更に
延ばしてもよいし、更には、ソース領域３１及びドレイ
ン領域３２の下方に形成された絶縁層７１をチャネル領
域３０の一部にまで更に延ばしてもよい。このようなＭ
ＩＳ型トランジスタの作製方法は、実施例９の［工程−
９００］において、マスク６０の開口部６１を形成する
領域を変える点を除き、実施例９のＭＩＳ型トランジス
タの作製方法と実質的に同様とすることができるので、
詳細な説明は省略する。

【００８５】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した各種条件は例示であり、適
宜変更することができる。配線構造の形成に用いた材料
（Ｔｉ，ＴｉＮ，アルミニウム系合金、タングステン
等）も、公知の各種材料に置き換えることができる。

【００８６】素子分離領域の形成と絶縁層若しくは半絶
縁層の形成順序を、場合によっては逆にしてもよい。

【００８７】更には、例えば、実施例１において、絶縁
層１１を形成する際、同時に素子分離領域１３を形成す
ることもできる。この場合には、半導体基板１０の表面
に、通常のフォトリソグラフィ技術によってマスク６０
を形成する（図１２の（Ａ）参照）。マスク６０には開
口部６１が形成されており、この開口部６１はチャネル
領域形成予定領域に相当する半導体基板１０の表面に形
成されている。また、素子分離領域形成予定領域上のマ
スク６０の部分６０Ａの厚さは、ソース領域形成予定領
域上及びドレイン領域形成予定領域上のマスク６０の厚
さより薄くする。次いで、半導体基板１０の表面に酸素
イオンのイオン注入を施す。

【００８８】マスク６０を形成した半導体基板１０にイ
オン注入を行うことによって、マスク６０で被覆された
半導体基板１０のソース領域形成予定領域及びドレイン
領域形成予定領域にはイオン注入が施されない。開口部
６１の底部に露出した半導体基板１０には酸素イオンが
注入され、半導体基板１０のチャネル領域形成予定領域
の下方に酸素注入層１１Ａが形成される。また、マスク
６０で被覆された半導体基板１０の素子分離領域形成予
定領域においては、半導体基板１０の浅い領域にイオン
注入が施され、酸素注入層１３Ａが形成される（図１２
の（Ｂ）参照）。

【００８９】その後、半導体基板１０をアニール処理す
る。アニール処理は、例えば１２６０゜Ｃとすることが
できる。尚、マスク６０はアニール処理の前、あるいは
アニール処理の後に除去する。これによって、酸素注入
層１１Ａが埋め込み型の二酸化シリコンから成る絶縁層
１１に変化する（図１２の（Ｃ）参照）。絶縁層１１の
上方には半導体層１２が残される。一方、素子分離領域
形成予定領域における酸素注入層１３Ａが二酸化シリコ
ンから成る素子分離領域１３に変化する（図１２の
（Ｃ）参照）。

【００９０】こうして、シリコン基板から成る半導体基
板１０のチャネル領域形成予定領域の下方にのみＳＩＭ
ＯＸ法によって絶縁層１１が形成される。また、同時に
素子分離領域１３が形成される。

【００９１】

【発明の効果】本発明の第１の態様に係るＭＩＳ型トラ
ンジスタにおいては、通常のＭＩＳ型トランジスタでパ
ンチスルー現象が発生するチャネル領域の部分に絶縁層
又は半絶縁層が形成されているので、チャネル領域の深
部に流れる電流を抑制することができ、その結果、パン
チスルー特性を向上させることができる。また、チャネ
ル領域の下方に形成された絶縁層又は半絶縁層にキャリ
アが侵入することがなく、その結果、チャネル領域の下
方における空乏層幅が広くなり、空乏層容量が減少し、
サブスレッショルド特性の向上を図ることができる。

【００９２】しかも、キャリアの移動、侵入を妨げる絶
縁層又は半絶縁層は概ねチャネル領域の下方に存在して
いるだけであるため、熱やチャネル内マジョリティーキ
ャリアはソース領域若しくはドレイン領域を介して半導
体基板に流れ込む。

【００９３】本発明の第２の態様に係るＭＩＳ型トラン
ジスタにおいても、接合容量（寄生容量）の低減によっ
て、ＭＩＳ型トランジスタの動作速度の高速化を図るこ
とができ、しかも低電圧動作が可能になる。また、ソー
ス・ドレイン領域において浅い接合を容易に形成するこ
とができ、しかも接合リーク電流の減少を図ることがで
きる。更には、ＳＯＩ構造で問題となる寄生バイポーラ
効果を抑制することができる。

【図面の簡単な説明】

【図１】実施例１のＭＩＳ型トランジスタの模式的な一
部断面図である。

【図２】実施例１のＭＩＳ型トランジスタの作製方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図３】図２に引き続き、実施例１のＭＩＳ型トランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。

【図４】実施例２、実施例３及び実施例４のＭＩＳ型ト
ランジスタの模式的な一部断面図である。

【図５】実施例５のＭＩＳ型トランジスタの模式的な一
部断面図である。

【図６】実施例５のＭＩＳ型トランジスタの作製方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図７】実施例６のＭＩＳ型トランジスタの模式的な一
部断面図である。

【図８】実施例６のＭＩＳ型トランジスタの作製方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図９】実施例９のＭＩＳ型トランジスタの模式的な一
部断面図である。

【図１０】実施例９のＭＩＳ型トランジスタの作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図１１】図１０に引き続き、実施例９のＭＩＳ型トラ
ンジスタの作製方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１２】絶縁層と素子分離領域を同時に形成する方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図１３】通常のＭＩＳ型トランジスタ及びＳＯＩ構造
を有するＭＩＳ型トランジスタの構造の模式的な一部断
面図である。

【図１４】遅延時間とドレイン面積の関係を示す図であ
る。

【符号の説明】

１０半導体基板１１，７１絶縁層１１Ａ酸素注入層１２半導体層１３素子分離領域２０ゲート電極領域２１ゲート酸化膜２２ゲート電極２３ゲートサイドウオール３０チャネル領域３１ソース領域３２ドレイン領域４０層間絶縁層４１開口部４２金属配線材料層５１半絶縁層５２半導体層６０マスク６１マスクに形成された開口部８０絶縁層８１半導体層

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成されたＭＩＳ型トラ
ンジスタであって、チャネル領域の下方にのみ絶縁層又
は半絶縁層が形成されていることを特徴とするＭＩＳ型
トランジスタ。
【請求項２】前記絶縁層又は半絶縁層が、ソース領域の
一部にまで更に延びていることを特徴とする請求項１に
記載のＭＩＳ型トランジスタ。
【請求項３】前記絶縁層又は半絶縁層が、ドレイン領域
の一部にまで更に延びていることを特徴とする請求項１
に記載のＭＩＳ型トランジスタ。
【請求項４】前記絶縁層又は半絶縁層が、ソース領域の
一部及びドレイン領域の一部にまで更に延びていること
を特徴とする請求項１に記載のＭＩＳ型トランジスタ。
【請求項５】ソース領域とドレイン領域との外縁領域並
びにチャネル領域に、ソース領域及びドレイン領域の導
電型とは反対の導電型を有する低抵抗領域が形成されて
いることを特徴とする請求項１乃至請求項４のいずれか
１項に記載のＭＩＳ型トランジスタ。
【請求項６】前記絶縁層又は半絶縁層は、チャネル領域
と空乏層との境界領域に形成されていることを特徴とす
る請求項１乃至請求項５のいずれか１項に記載のＭＩＳ
型トランジスタ。
【請求項７】半導体基板表面に形成されたＭＩＳ型トラ
ンジスタであって、ソース領域及びドレイン領域の下方
にのみ絶縁層が形成されていることを特徴とするＭＩＳ
型トランジスタ。
【請求項８】絶縁層がチャネル領域の一部にまで更に延
びていることを特徴とする請求項７に記載のＭＩＳ型ト
ランジスタ。
【請求項９】半導体基板表面にソース領域、チャネル領
域及びドレイン領域が形成され、該チャネル領域の上に
はゲート電極領域が形成されたＭＩＳ型トランジスタの
作製方法であって、チャネル領域形成予定領域の下方にのみＳＩＭＯＸ法に
よって絶縁層を形成する工程を含むことを特徴とするＭ
ＩＳ型トランジスタの作製方法。
【請求項１０】半導体基板表面にソース領域、チャネル
領域及びドレイン領域が形成され、該チャネル領域の上
にはゲート電極領域が形成されたＭＩＳ型トランジスタ
の作製方法であって、半導体基板に不純物をドープし、半導体基板の表面から
一定の深さの所に半絶縁層を形成する工程と、ソース領域形成予定領域及びドレイン領域形成予定領域
に不純物のイオン注入を行い、ソース領域及びドレイン
領域を形成する工程、を含むことを特徴とするＭＩＳ型
トランジスタの作製方法。
【請求項１１】半導体基板の表面から一定の深さの所に
半絶縁層を形成するための不純物のドープにおいては、
深い準位を形成する不純物を用い、ソース領域及びドレイン領域を形成するためのイオン注
入においては、前記深い準位を形成する不純物の濃度よ
りも高い濃度でドナー又はアクセプターをドープするこ
とを特徴とする請求項１０に記載のＭＩＳ型トランジス
タの作製方法。
【請求項１２】前記絶縁層又は半絶縁層を、ソース領域
の一部にまで更に形成することを特徴とする請求項９、
請求項１０又は請求項１１に記載のＭＩＳ型トランジス
タの作製方法。
【請求項１３】前記絶縁層又は半絶縁層を、ドレイン領
域の一部にまで更に形成することを特徴とする請求項
９、請求項１０又は請求項１１に記載のＭＩＳ型トラン
ジスタの作製方法。
【請求項１４】前記絶縁層又は半絶縁層を、ソース領域
の一部及びドレイン領域の一部にまで更に形成すること
を特徴とする請求項９、請求項１０又は請求項１１に記
載のＭＩＳ型トランジスタの作製方法。
【請求項１５】ソース領域及びドレイン領域並びにゲー
ト電極領域を形成する前に、ソース領域形成予定領域と
ドレイン領域形成予定領域との外縁領域並びにチャネル
領域形成予定領域に、ソース領域及びドレイン領域の導
電型とは反対の導電型を有する低抵抗領域を形成するこ
とを特徴とする請求項９乃至請求項１４のいずれか１項
に記載のＭＩＳ型トランジスタの作製方法。
【請求項１６】前記絶縁層又は半絶縁層を、チャネル領
域と空乏層との境界領域に形成することを特徴とする請
求項９乃至請求項１５のいずれか１項に記載のＭＩＳ型
トランジスタの作製方法。
【請求項１７】半導体基板表面にソース領域、チャネル
領域及びドレイン領域が形成され、該チャネル領域の上
にはゲート電極領域が形成されたＭＩＳ型トランジスタ
の作製方法であって、ソース領域形成予定領域及びドレイン領域形成予定領域
の下方にのみＳＩＭＯＸ法によって絶縁層を形成する工
程を含むことを特徴とするＭＩＳ型トランジスタの作製
方法。
【請求項１８】絶縁層を、チャネル領域の一部にまで更
に形成することを特徴とする請求項１７に記載のＭＩＳ
型トランジスタの作製方法。