KR100597459B1 - 반도체 소자의 게이트 전극형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 보다 자세하게는 리버스 스페이서를 형성함으로써 나노미터 스케일 게이트 채널의 제조가 가능하고, 실리콘 에피층을 이용해 엘리베이티드 소오스/드레인을 형성함으로써 얕은 접합 구조를 구현할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판의 상부에 실리콘 에피층을 형성하는 단계; 상기 에피층에 트렌치를 형성하여 소정의 산화막을 갭필하는 단계; 상기 갭필된 산화막을 식각하여 리버스 스페이서를 형성하는 단계; 상기 리버스 스페이서를 포함한 실리콘 기판의 상부에 게이트 산화막과 게이트 폴리실리콘을 적층하여 게이트를 형성하는 단계; 상기 게이트의 측면 하부영역에 포켓-웰과 LDD 영역의 형성을 위한 이온을 주입하는 단계; 상기 게이트를 포함한 실리콘 기판 전면에 질화막을 적층하고 식각하여 스페이서를 형성하는 단계; 상기 스페이서와 게이트를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온을 주입하는 단계; 및 상기 게이트 전극의 상부 및 소오스/드레인 상부의 실리콘 에피층에 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 리버스 스페이서를 형성함으로써 나노미터 스케일 게이트 채널의 제조가 가능하고, 실리콘 에피층을 이용해 엘리베이티드 소오스/드레인을 형성함으로써 얕은 접합구조를 구현할 수 있는 효과가 있다. 또한 기존의 게이트 공정기술을 그대로 도입하였기 때문에 제조 공정의 단순화와 제조 원가의 절감이 가능하다는 효과를 가지고 있다.
리버스 스페이서, 얕은 접합, 엘리베이티드 소오스/드레인
Description
도 1은 종래기술에 의한 엘리베이티드 소오스/드레인 구조의 단면도.
도 2a 내지 도 2d는 본 발명에 의한 리버스 스페이서를 갖춘 게이트 전극 형성방법의 단면도.
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 보다 자세하게는 리버스(reverse) 스페이서(spacer)를 형성함으로써 나노미터 스케일(nanometer scale) 게이트 채널(gate channel)의 제조가 가능하고, 실리콘 에피층을 이용해 엘리베이티드(elevated) 소오스/드레인을 형성함으로써 얕은 접합(shallow junction) 구조를 구현할 수 있는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 모스(metal-oxide-metal; MOS) 트랜지스터의 크기 또한 점점 감소하고 있다. 모스 트랜지스터의 크기가 감소함으로써 게이트 전극의 폭 및 소오스/드레인 영역의 면적이 감소한다. 이에 따라, 게이트 전극의 저항은 물론 소오스/드레인 영역의 컨택저항(contact resistance)이 증가한다. 또한, 고집적 반도체소자에 채택되는 모스 트랜지스터의 소오스/드레인 영역은 단채널효과(short channel effect)를 방지하기 위하여 얕은 접합을 갖도록 형성하여야 한다. 그러나 소오스/드레인 영역의 접합깊이가 얕아지면, 소오스/드레인 영역의 접합누설전류(junction leakage current) 특성이 저하되고 소오스/드레인 영역의 저항이 증가한다. 최근에, 실리콘보다 작은 밴드갭 에너지를 갖는 물질층, 즉 SiGe층과 금속배선을 서로 접촉시킴으로써 금속배선의 콘택저항을 개선시키는 방법이 제안된 바 있다(Shigeaki Zaima et al. 1997 Materials Research Society, pp.223-228).
한편, 게이트 전극의 저항 및 소오스/드레인 영역의 콘택저항을 개선하기 위하여 살리사이드(salicide) 공정을 사용하는 방법은 널리 알려져 있다. 그러나 고집적 반도체 소자에 사용되는 작은 모스 트랜지스터를 제조하는 데 있어서 살리사이드 공정을 채택할 경우에 소오스/드레인 영역의 접합누설전류 특성이 더욱 악화되는 문제점이 있다. 따라서, 소오스/드레인 영역 상에 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정으로 SiGe층을 형성하는 엘리베이티드 소오스/드레인(elevated source/drain) 기술 및 살리사이드 기술을 함께 채택하여 접합누설전류 특성을 개선시킴과 동시에 게이트 전극의 저항 및 소오스/드레인 영역의 저항을 개선시키는 방법이 제안된 바 있다.
도 1을 참조하여 종래의 엘리베이티드 소오/드레인을 가지는 트랜지스터 제 조방법을 설명하면 다음과 같다. 제 1 도전형의 반도체 기판(1)의 소정영역 상에 열산화막과 같은 절연물질로 이루어진 게이트 절연막(3)이 형성되고, 상기 게이트 절연막 상에 게이트 패턴(5)이 형성된다. 상기 반도체 기판은 단결정 실리콘을 이루어진 실리콘 기판인 것이 바람직하고, 상기 게이트 패턴은 도핑된(doped) 폴리실리콘(polysilicon)막으로 형성되는 것이 바람직하다. 또한, 상기 게이트 패턴은 차례로 적층된 도핑된 폴리실리콘막 및 캡핑(capping)막으로 구성될 수도 있다. 이때, 상기 캡핑막은 실리콘 질화막 또는 실리콘 산화막인 것이 바람직하다. 상기 게이트 패턴 측벽에는 절연체막, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성된 스페이서(spacer, 9)가 마련된다. 상기 게이트 패턴 하부의 채널영역을 사이에 두고 반도체 기판 표면에 서로 이격된 제 2 도전형의 소오스/드레인 영역(13)이 형성된다. 상기 소오스/드레인 영역은 LDD(lightly doped drain)형인 것이 바람직하다. 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대되는 도전형이다. 상기 소오스/드레인 영역 상에는 소오스/드레인 영역과 동일한 도전형, 즉 제 2 도전형의 불순물로 도우핑된 SiGe막(15)이 선택적으로 형성되고, 상기 SiGe막 상에 금속 실리사이드막(17a)이 형성된다. 또한, 상기 게이트 패턴이 도핑된 폴리실리콘막만으로 형성된 경우에는 게이트 패턴 상에도 SiGe막 및 금속 실리사이드막이 차례로 적층된다. 이에 따라, 도에 도시된 바와 같이 상기 소오스/드레인 영역은 그 위에 형성된 SiGe막과 함께 엘리베이티드 소오스/드레인을 구성한다. 여기서, 금속 실리사이드막은 내화성 금속, 예컨대 코발트, 탄탈륨 및 타이타늄 중 어느 하나와 실리콘이 함유된 물질막으로서 반도체 기판의 표면에 불순물로 도우핑된 소오스/드레인 영역(13)보다 비저항이 매우 낮다. 또한, 상기 금속 실리사이드막 및 상기 소오스/드레인 영역 사이에 개재된 SiGe막은 실리콘으로 이루어진 기판, 즉 실리콘 기판보다 밴드갭 에너지가 작다.
상기한 종래 기술에 따른 모스 트랜지스터에 따르면, 엘리베이티드 소오스/드레인 구조를 채택함으로써 실제적인 소오스/드레인 영역의 접합깊이를 얕게 유지하면서 금속 실리사이드막으로부터 소오스/드레인 영역의 접합면까지의 거리를 증가시킬 수 있다. 이에 따라, 모스 트랜지스터의 단채널 특성을 개선시킬 수 있음은 물론 소오스/드레인 영역의 누설전류 특성을 개선시킬 수 있다.
하지만, 상술한 종래의 기술은 소오스/드레인 영역의 상부에 실리콘 기판과 이종물질의 에피층이 선택적으로 적층되어야 하며, 적층 후에는 소오스/드레인 영역에 도핑된 불순물과 같은 종류의 불순물을 추가로 도핑함으로써 공정이 복잡해지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 리버스 스페이서를 형성함으로써 나노미터 스케일 게이트 채널의 제조가 가능하고, 실리콘 에피층을 이용해 엘리베이티드 소오스/드레인을 형성함으로써 얕은 접합구조를 구현할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판의 상부에 실리콘 에피층을 형성하는 단계; 상기 에피층에 트렌치를 형성하여 소정의 산화막을 갭필하는 단계; 상기 갭필된 산화막을 식각하여 리버스 스페이서를 형성하는 단계; 상기 리버스 스페이서를 포함한 실리콘 기판의 상부에 게이트 산화막과 게이트 폴리실리콘을 적층하여 게이트를 형성하는 단계; 상기 게이트의 측면 하부영역에 포켓-웰과 LDD 영역의 형성을 위한 이온을 주입하는 단계; 상기 게이트를 포함한 실리콘 기판 전면에 질화막을 적층하고 식각하여 스페이서를 형성하는 단계; 상기 스페이서와 게이트를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온을 주입하는 단계; 및 상기 게이트 전극의 상부 및 소오스/드레인 상부의 실리콘 에피층에 실리사이드를 형성하는 단계로 이루어진 반도체 소자의 게이트 전극 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 실리콘 기판(1)의 상부 전면에 실리콘 에피층(2)을 형성한 단면도이다.
다음, 도 2b는 리버스 스페이서(3)를 형성하는 단계를 보여주는 단면도이다. 상기 실리콘 에피층에 소정 폭을 가지는 트렌치를 형성한 후, 소정의 절연막을 채워준다. 이때 상기 트렌치는 추후 형성될 게이트의 폭보다 크게 형성되며, 소정의 절연막을 채워준 후에는 건식식각으로 트렌치의 측벽에 리버스 스페이서를 형성한다. 이때 상기 절연막은 TEOS(Tetraethylorthosilicate) 또는 TEOS-SiN-TEOS의 복 합막으로 이루어 진다.
다음, 도 2c는 게이트 전극을 형성하는 단계를 보여주는 단면도이다. 상기 리버스 스페이서가 형성된 트렌치의 상부에 게이트 산화막(4)과 게이트 폴리실리콘(5)을 형성한 후 게이트가 형성될 영역을 패터닝하여 건식식각으로 게이트를 완성한다. 이때 상기 게이트의 폭은 상기 트렌치의 폭보다 작고, 트렌치 양측의 리버스 스페이서 사이의 폭보다는 크게 형성된다. 또한 상기 게이트 전극 하부 실리콘 기판에 형성되는 채널영역의 길이는 상기 리버스 스페이서 사이의 폭으로 정의된다. 따라서 종래의 게이트 전극에 의해 정의되는 채널보다는 그 폭을 작게 형성할 수 있고, 90nm 이하의 트랜지스터 공정에서 활용될 수 있음을 특징으로 한다.
이후 이온주입 공정을 행하여 포켓-웰(pocket-well, 미도시) 영역과 LDD(lightly doped drain, 6) 영역을 형성한다. 이때 종래의 기술에서는 접합영역의 누설전류를 방지하기 위한 얕은 접합(shallow junction)을 형성하기 위하여 낮은 에너지의 이온을 주입하지만, 본 발명에서는 실리콘 기판의 상부에 형성된 실리콘 에피층이 완충막 역할을 하기 때문에, 고에너지의 이온을 주입하여도 얕은 접합을 형성할 수 있는 특징을 가진다.
다음, 도 2d는 실리사이드(8)를 형성하는 단계를 보여주는 단면도이다. 상기 게이트 전극의 측벽에 스페이서를 형성하기 위해 질화막을 상기 게이트 전극을 포함한 실리콘 기판의 전면에 증착한다. 이후 게이트 전극의 측벽에만 질화막을 남기는 식각을 행하여 스페이서를 형성한다. 이후 상기 스페이서와 게이트를 마스크로 하여 이온주입을 행하여 깊은 소오스/드레인(deep source/drain, 7) 영역을 형성한다. 이때 소오스/드레인 영역의 상부에 잔존하는 실리콘 에피층도 동시에 이온주입이 됨으로써 엘리베이티드(elevated) 소스/드레인의 형성이 가능하며, 이것에 의해 나노미터 스케일(scale)의 트랜지스터 설계에서 필수적으로 요구되는 얕은 접합과 기생저항(parasitic capacitance)의 문제를 해결할 수 있는 특징을 가진다. 이후 상기 게이트 전극과 소오스/드레인 영역의 상부에 공지의 방법으로 실리사이드를 형성한다.
상술한 바와 같이 리버스 스페이서와 에피층을 이용한 나노미터 스케일의 트랜지스터를 형성하는 방법은 기존의 게이트 공정기술을 그대로 도입하였기 때문에 제조 공정의 단순화와 제조 원가의 절감이 가능하다는 효과를 가지고 있다. 즉 실리콘 기판과 동일한 실리콘 에피층을 소오스/드레인 영역을 형성하기 이전에 적층하여 불순물 이온주입 공정을 동시에 실시함으로써, 추가적인 이온주입 공정이 요구되는 선택적 에피성장 공정과 비교하여 단순화를 기할 수 있다는 것이다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 리버스 스페이서를 형성함으로써 나노미터 스케일 게이트 채널의 제조가 가능하고, 실리콘 에피층을 이용해 엘리베이티드 소오스/드레인을 형성함으로써 얕은 접합구조를 구현할 수 있는 효과가 있다.
또한 기존의 게이트 공정기술을 그대로 도입하였기 때문에 제조 공정의 단순화와 제조 원가의 절감이 가능하다는 효과를 가지고 있다.
Claims (5)
- 반도체 소자의 게이트 전극 형성방법에 있어서,실리콘 기판의 상부에 실리콘 에피층을 형성하는 단계;상기 에피층에 트렌치를 형성하여 소정의 산화막을 갭필하는 단계;상기 갭필된 산화막을 식각하여 리버스 스페이서를 형성하는 단계;상기 리버스 스페이서를 포함한 실리콘 기판의 상부에 게이트 산화막과 게이트 폴리실리콘을 적층하여 게이트를 형성하는 단계;상기 게이트의 측면 하부영역에 포켓-웰과 LDD 영역의 형성을 위한 이온을 주입하는 단계;상기 게이트를 포함한 실리콘 기판 전면에 질화막을 적층하고 식각하여 스페이서를 형성하는 단계;상기 스페이서와 게이트를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온을 주입하는 단계; 및상기 게이트 전극의 상부 및 소오스/드레인 상부의 실리콘 에피층에 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 리버스 스페이서는 상기 트렌치의 측벽에 건식식각으로 형성되며, TEOS 또는 TEOS-SiN-TEOS 복합막임을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 트렌치의 측벽에 형성된 리버스 스페이서 사이의 폭에 의해 게이트 채널의 길이가 정의됨을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 이온을 주입하는 단계는 종래의 고에너지 이온을 주입해 얕은 접합을 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 소오스/드레인 상부의 실리콘 에피층에 형성된 실리사이드는 엘리베이티드 소오스/드레인으로 작용함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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