TWI708372B - 半導體記憶體結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體記憶體結構及其製備方法。該半導體記憶體結構具有一基底、一閘極結構、一汲極應力源以及一源極應力源。該閘極結構設置在該基底中。該源極應力源與該汲極應力源均具有一應變部，該應變部設置在該基底中。

Description

半導體記憶體結構及其製備方法
本申請案主張2019/07/24申請之美國正式申請案第16/520,569號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體記憶體結構及其製備方法。特別是關於一種具有一汲極應力源、一源極應力源與一埋入式閘極的半導體記憶體結構及其製備方法。
縮減半導體元件的尺寸會導致改善效能、增加容量及/或降低成本。然而，當半導體元件的尺寸變得更小時，一半導體元件可能無法實現多樣的元件特性。因此，對半導體製造而言，尺寸縮減需要更複雜精密的技術。舉例來說，當將一金屬氧化半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)的通道長度調整到一特定程度時，則可能發生短通道效應。當該通道長度與源極以及汲極接面之空乏層寬度之等級大小相同時，一MOSFET元件被視為短的。舉例來說，短通道效應包括汲致障蔽下降(drain induced barrier lowering)以及熱載子損傷(hot-carrier degradation)。
再者，為了強化半導體元件的性能，已使用應變的矽。應變的矽為一層矽，其中該等矽原子伸展到超過其標準內原子間距(normal interatomic distance)。將這些矽原子分開地移動得更遠，會降低其原子力(atomic forces)，該原子力經由電晶體而干預電子移動，也因此改善載子移動率(carrier mobility)，導致較佳的晶片效能以及較低的耗能。舉例來說，可由將該層的矽放置在一矽鍺(silicon germanium，SiGe)基底上，其中該等原子設置得比與一矽基底分開地更遠。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體記憶體結構。在本揭露之一實施例中，該半導體記憶體結構包括一基底；一汲極應力源，具有一應變部，設置在該基底中；一源極應力源，具有一應變部，設置在該基底中；以及一閘極結構，設置在該基底中，並位在該汲極應力源與該源極應力源。
在一些實施例中，該基底包含矽鍺，而該汲極應力源與該源極應力源包含矽。
在一些實施例中，該半導體記憶體結構還包括一位元線，連接該汲極應力源。
在一些實施例中，該半導體記憶體結構還包括一位元線接觸點，設置在該汲極應力源與該位元線之間。
在一些實施例中，該半導體記憶體結構，還包括一儲存電容，連接該源極應力源。
在一些實施例中，該半導體記憶體結構還包括一儲存節點接觸點，設置在該儲存電容與該源極應力源之間。
在一些實施例中，該汲極應力源包括一第一汲極層、一第二汲極層以及一第三汲極層，而該源極應力源包括一第一源極層、一第二源極層以及一第三源極層。
在一些實施例中，該閘極結構包括一閘極電極、一閘極介電層以及一閘極密封物。
在一些實施例中，該半導體記憶體結構，還包括一淺溝隔離(shallow trench isolation)。
本揭露之另一實施例提供一種半導體記憶體結構的製備方法。該製備方法的步驟包括提供一基底；在該基底中形成一閘極溝槽；在該閘極溝槽中形成一閘極結構；在該基底中形成一汲極凹處以及一源極凹處，其中該閘極溝槽位在該汲極凹處與該源極凹處之間；以及在該汲極凹處與該源極凹處分別形成一汲極應力源與一源極應力源。
在一些實施例中，形成該閘極結構的該步驟包括：在該閘極溝槽中形成一閘極介電層；在該閘極溝層中與該閘極介電層上形成一閘極電極；以及在該閘極電極上形成一閘極密封物。
在一些實施例中，在該基底中形成該閘極溝層的該步驟包括可選擇的蝕刻。
在一些實施例中，形成該汲極應力源與該源極應力源的該步驟包括：形成一第一含矽層；形成一第二含矽層；以及形成一第三含矽層。
在一些實施例中，該基底包含矽鍺。
在一些實施例中，形成該汲極凹處與該源極凹處的該步驟包括可選擇的蝕刻。
在一些實施例中，該半導體記憶體結構的製備方法還包括一步驟，該步驟為在該汲極應力源上形成一位元線接觸點。
在一些實施例中，該半導體記憶體結構的製備方法還包括一步驟，該步驟為形成一位元線，該位元線經由該位元線接觸點連接該汲極應力源。
在一些實施例中，該半導體記憶體結構的製備方法還包括一步驟，該步驟為在該源極應力源上形成一儲存節點接觸點。
在一些實施例中，該半導體記憶體結構的製備方法還包括一步驟，該步驟為形成一儲存電容，該儲存電容經由該儲存節電接觸點連接該源極應力源。
在一些實施例中，該半導體記憶體結構的製備方法還包括一步驟，該步驟為在該基底中形成一淺溝隔離。
本揭露的半導體記憶體結構，包括一閘極結構，該閘極結構設置在一閘極溝槽中；意即，該閘極是埋入該基底中。該埋入式閘極為完全地埋置在該基底的表面下方，因此通道的長度藉由小心地設計閘極溝槽的體積大小來確認，也因此可避免短通道效應，其係導致一半導體元件具有較高可靠度。
再者，該汲極應力源與該源極應力源均用來增加該基底的內原子間距，也因此產生具有一應變矽層的一通道。因此，可顯著地改善在通道中之該等載子(carriers)的移動率(mobility)。與該埋入式閘極相組了的該特徵導致一產品具有較佳性能、較低耗能以及較高可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例的一種半導體記憶體結構之剖視示意圖。請參考圖1。本揭露所提供的半導體記憶體結構100具有一基底110、一閘極結構120、一汲極應力源(drain stressor)130以及一源極應力源(source stressor)140。閘極結構120設置在基底110中。汲極應力源130具有一應變部(strained part)130a，埋置在基底110中；而源極應力源140具有一應變部140a，埋置在基底110中。在一些實施例中，閘極結構120由一閘極介電層122、一閘極電極124以及一閘極密封物(gate seal)126所構成。在其他實施例中，汲極應力源130具有一第一汲極層132、一第二汲極層134以及一第三汲極層136；源極應力源140具有一第一源極層142、一第二源極層144以及一第三源極層146。在一些實施例中，半導體記憶體結構100還可包括複數個淺溝隔離(shallow trench isolations)190，其係界定出主動區(active region)(圖未示)。
圖2為依據本揭露一些實施例的一種半導體記憶體結構之剖視示意圖。在一些實施例中，本揭露所提供的半導體記憶體結構100a類似於如圖1所揭露的半導體記憶體結構100，但還包括一位元線(bit line)170以及一儲存電容(storage capacitor)180，該儲存電容180包括一儲存節點(storage mode)184、一儲存胞極板(cell plate)182以及一介電層186，而借電層186位在儲存節點184與儲存胞極板182之間。在一些實施例中，半導體記憶體結構100a還可包括一位元線接觸點150以及一儲存節點接觸點160，藉此位元線170經由位元線接觸點150電性連接汲極應力源130，而儲存電容180的儲存節點184經由儲存節點接觸點160電性連接源極應力源140。在一些實施例中，閘極結構120可連接一字元線(word line)(圖未示)。
在一些實施例中，基底110可為一半導體基底，例如矽、碳化矽、矽鍺(silicon germanium)、一III-V族化合物半導體，或其組合，或其類似物。在一些實施例中，用來形成汲極應力源130與源極應力源140的材料可為矽，其可藉由矽鍺(SiGe)來伸展以產生一應變矽層。在一些實施例中，汲極應力源130與源極應力源140可為氫基終端(hydrogen-terminated)。
閘極結構120埋置在基底110中。例如本揭露之閘極結構120的一埋入式閘極(buried gate)，可藉由控制閘極溝槽(gate trench)112的深度，而簡易地保證在汲極應力源130與源極應力源140之間的通道(圖未示)之長度，其係可降低短通道效應。
再者，汲極應力源130與源極應力源140以可形成一應變矽層的材料所製，其係具有一較大的內原子間距(interatomic distance)，並可增加該等載子的移動率，也因此改善元件的效能。
半導體記憶體結構100的製備方法將於下配合圖式進行詳細說明。圖3為依據本揭露一些實施例的一種半導體記憶體結構的製備方法之流程示意圖。圖4到圖9為依據本揭露一些實施例的製備一種半導體記憶體結構之各步驟的剖視示意圖。請參考圖1及圖4到圖9。該製備方法的第一步驟S11包括提供一基底110。在一些實施例中，基底110可為一半導體基底，例如矽、碳化矽(SiC)、矽鍺(SiGe)、一III-V族化合物半導體，或其組合，或其類似物。在一些實施例中，基底110可具有一淺溝隔離190，如圖4所示。舉例來說，許多淺溝隔離(STI)溝槽(圖未示)可行承在基底110上並填滿，以形成該等淺溝隔離190。在一些實施例中，STI溝槽可由可選擇的蝕刻所形成。接下來，為了形成該等淺溝隔離190，可執行在基底110與該等STI溝槽的上方形成一絕緣層(insulating layer)的步驟。在一些實施例中，絕緣層可由以一流體氧化層(fluid oxide layer)為基礎的一單一間隙填充製程(single gap-filling process)所形成。在一些實施例中，絕緣層可經配置以為流體氧化層與沉積氧化層之組合的形式。舉例來說，流體氧化層可包含一旋轉塗佈介電質(spin-on dielectric，SOD)，沉積氧化層可包含高密度電漿(high-density plasma，HDP)氧化層。然後以化學機械研磨(chemical mechanical polishing，CMP)研磨絕緣層，以移除在基底110上的絕緣層。餘留在該等STI溝槽中的絕緣層形成如圖4所示的淺溝隔離190。
請參考圖5。在步驟S13中，一閘極溝槽112形成在基底110上。在一些實施例中，基底110可選擇地蝕刻以形成閘極溝槽112。在一些實施例中，一硬遮罩層(圖未示)形成在基底110上，且用於界定閘極區的一光阻圖案(photoresist pattern)(圖未示)形成在硬遮罩層上。在此例中，舉例來說，硬遮罩層可經配置以為一非晶碳層(amorphous carbon layer，ACL)與一氮氧化矽(SiON)層的一堆疊形式。然後，硬遮罩層使用光阻圖案當成一蝕刻遮罩進行蝕刻，以便形成一硬遮罩圖案(圖未示)。接下來，移除光阻圖案，並使用硬遮罩圖案當作一蝕刻遮罩以蝕刻基底110，以使閘極溝槽112形成在基底110上。在一些實施例中，溝槽不僅可蝕刻基底的主動區所形成，亦可蝕刻淺溝隔離190所形成。通常，一閘極經配置以為一線路(line)形式，以使主動區與淺溝隔離190同時進行蝕刻，並形成一線型溝槽(line-type trench)。在此例中，主動區與淺溝隔離190具有不同的蝕刻選擇率(etch selectivity ratios)，以使淺溝隔離190能蝕刻得比主動區更深。意即，主動區經配置以為一鰭式閘極(fin gate)形式，以使其比在閘極區中的淺購隔離190更突出。
請參考圖6。在步驟S15中，閘極結構120形成在閘極溝槽112中。在一些實施例中，閘極結構120可包括一閘極介電層122，舉例來說，其係可為一氧化層，並藉由在閘極溝槽112中執行一氧化製程以氧化在在閘極溝槽112中之基底110所形成。接下來，閘極電極124形成在閘極溝槽112中，如圖7所示。在一些實施例中，閘極電極124可藉由在基底110上與閘極溝槽112中沉積一金屬層(圖未示)所形成，然後處理金屬層直到金屬層低於基底110的表面且餘留的金屬層僅填滿部分的閘極溝槽112為止。在此例中，舉例來說，金屬層可包含一氮化鈦(TiN)層、一氮化鉭(TaN)層、一鎢(W)層，或其類似物。為了降低閘極電極124的電阻(resistance)，一薄氮化鈦層(或一氮化鉭層)可共形地(conformably)沉積，且鎢層可用來以間隙填充(gap filling)的方式形成具有低電阻的閘極電極124。
在一些實施例中，閘極電極124可藉由沉積氮化鈦層及氮化鉭層所形成，或可藉由依序沉積碳化鈦層、氮化鉭層以及鎢層所形成。然後沉積的金屬層可以CMP或其類似製程進行平坦化。接下來，金屬層以金屬層僅埋置在溝槽一些部分中的方式進行回蝕(etched back)與清潔(cleaned)，以便形成閘極電極124。在此例中，回蝕製程連續地進行直到在閘極溝槽112中的金屬層之表面變得低於基底110的表面，且獲得閘極電極124的所欲高度為止。
在一些實施例中，然後閘極電極124可以一閘極密封物126進行密封，如圖8所示。在本例中，例如一氮化物層的一密封層(圖未示)可形成來密封閘極溝槽112的上部並保護閘極電極124。在一些實施例中，在密封層以閘極溝槽112完全地被氮化物層填滿的方式所密封之後，藉由一剝離製程(strip process)可選擇地移除密封層，以使密封層僅餘留在閘極電極124的上方以及在閘極溝槽112中。
接下來，在步驟S17中，汲極凹處(drain recess)114與源極凹處(source recess)116形成在基底110上，如圖9所示。在一些實施例中，界定出汲極與源極區的一硬遮罩(圖未示)，可藉由一微影製程(photolithography process)所形成，舉例來說，可使用選擇在基底110之材料的一濕蝕刻製程來形成汲極凹處114與源極凹處116，其中濕蝕刻製程使用硬遮罩來形成汲極凹處114與源極凹處116。舉例來說，例如四氟化碳(carbon tetrafluoride，CF 4)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、其組合或其類似物的一蝕刻劑(etchant)，可用來執行濕蝕刻製程，並形成汲極凹處114與源極凹處116。
在步驟S19中，汲極應力源130與源極應力源140分別地形成在汲極凹處114與源極凹處116中。請參考圖1。在一些實施例中，汲極應力源130與源極應力源140可藉由循環沉積和蝕刻(cyclic deposition and etching，CDE)製程所形成。CDE製程包括磊晶沉積(epitaxial deposition)/部分蝕刻(partial etch)製程，其係重複一或多次。在此例中，一第一含矽層(first silicon-containing layer)(圖未示)磊晶地沉積在汲極凹處114與源極凹處116中。在一些實施例中，所導致的金屬氧化半導體(metal-oxide-semiconductor，MOS)元件為nMOS，舉例來說，第一含矽層可由矽、碳化矽、其他半導體材料，及/或其組合所製。第一含矽層的沉積可使用至少一含矽前驅物，例如SiH 4、Si 3H 8、Si 2H 6、SiH 2Cl 2、其他含矽前驅物，及/或其組合。在一些實施例中，第一含矽層的沉積可包含第一含矽層的臨場(in-situ)摻雜。當所導致的MOS元件為nMOS元件時，舉例來說，可使用如PH 3及/或其他n型摻雜前驅物的一n型摻雜前驅物。
在一些實施例中，第一含矽層的沉積可使用一載體氣體(carrier gas)，以將含矽前驅物與n型摻雜前驅物引入製程腔室。舉例來說，載體氣體可為N 2、H 2，或其組合。在一些實施例中，舉例來說，第一含矽層可由CVD、ALCVD、UHVCVD、LPCVD、RPCVD，或其他適合的CVD、MBE、其他適合的磊晶製程或其組合所形成。接下來，移除第一含矽層在汲極凹處114與源極凹處116的一部份，以形成第一汲極層132與第一源極層142。在一些實施例中，第一含矽層的移除可包括使用一蝕刻氣體，其包含以下至少其中一種：HCl、Cl 2、GeH 4，及其他適合的蝕刻氣體。
接著，一第二含矽層(圖未示)磊晶地沉積在餘留的第一汲極層132與第一源極層142上。在一些實施例中，形成第二含矽層的材料與方法相同於或類似於如上所述的第一含矽層。在一些實施例中，第二含矽層可具有一摻雜濃度，其係不同於第一含矽層的摻雜濃度。然後移除第二含矽層在汲極凹處114與源極凹處116中的一部分，以形成第二汲極層134與第二源極層144，其係分別地位在第一汲極層132上與第二源極層142上。在一些實施例中，第二含矽層的移除相同於或類似於如上所述的第一含矽層之移除。
接下來，一第三含矽層(圖未示)磊晶地沉積以選擇性磊晶生長(selective epitaxial growth，SEG)製程填滿汲極凹處114與源極凹處116的餘留空間。SEG製程為一選擇性沉積製程，且由此製程所形成的第三含矽層沉積在第二汲極層134與第二源極層144上，以形成第三汲極層136與第三源極層146。依據本揭露的一些實施例，由SEG製程所沉積的第三含矽層可形成越過基底110的表面，如圖1所示。在另外的實施例中，第三含矽層的頂表面可大致地與基底110的頂表面齊平。在一些實施例中，第三含矽層摻雜有磷(phosphorus，P)。
在一些實施例中，製造流程可連續以形成如圖2所揭露的半導體記憶體結構100a。請參考圖10至圖13。在此例中，位元線接觸點150與儲存節點接觸點160可分別地形成在汲極應力源130與源極應力源140上。在一些實施例中，形成位元線接觸點150與儲存節點接觸點160可包括在基底110上沉積一導電層(圖未示)，例如一銅層，其中導電層接觸汲極應力源130與源極應力源140。在此例中，然後可蝕刻導電層以移除導電層未接觸汲極應力源130與源極應力源140的該部分，以形成位元線接觸點150與儲存節點接觸點160。在一些實施例中，可使用一鑲嵌製程(damascene process)或雙重鑲嵌製程(dual damascene process)形成更複雜形狀的位元線接觸點150與儲存節點接觸點160。在一些實施例中，位元線接觸點150與儲存節點接觸點160的形成可在與導電層形成的相同步驟中執行。在其他實施例中，可分開形成位元線接觸點150與儲存節點接觸點160。
接下來，在一些實施例中可形成一儲存電容180，以製成如圖2所示的半導體記憶體結構100a。在此例中，儲存節點160可藉由將一層間介電質(圖未示)形成在基底110上而最先形成。再來，請參考圖11，一儲存節點接觸點孔(圖未示)形成在層間介電質上，其中儲存節點接觸點孔暴露在基底110上的儲存節點接觸點160。接下來，一導電層(圖未示)形成在層間介電質上，並填滿儲存節點接觸點孔。接下來，藉由一微影製程圖案化導電層，以形成儲存節點184。
再來，請參考圖12，使用例如CVD或氧化的方法，使介電層186可形成在儲存節點184上。在一些實施例中，介電層186可為SiO 2– Si 3N 4– SiO 2的一三明治結構(sandwich structure)。最後，儲存胞極板182可藉由使用LPCVD形成一多晶矽層(圖未示)然後執行一微影製程以界定出儲存胞極板182的圖案所形成。
接下來，請參考圖13，在一些實施例中，可形成一位元線170，其中位元線170連接位元線接觸點150。在一些實施例中，位元線170的形成可包括下列步驟：形成一層間介電質(圖未示)；在層間介電質上形成一位元線接觸點孔(圖未示)，其中位元線接觸點孔暴露在基底110上的位元線接觸點150；在層間介電質上形成一導電層(圖未示)，並填滿位元線接觸點孔；以及圖案化導電層以形成位元線170。
綜上所述，本揭露提供的半導體記憶體結構100、100a 包括該等埋入式閘極與汲極/源極應力源130、140。在製造一埋入式閘極期間，藉由決定閘極溝槽112的深度而可保證通道的長度，其係可降低短通道效應並導致具有較佳可靠度的元件。
再者，本揭露所提供的半導體記憶體結構100、100a亦包括一汲極應力源130與一源極應力源140，其係產生具有較大內原子間距的該等應變矽層，因此降低干預該等載子的原子力，並導致具有較佳可靠度的該等載子，也因此導致具有較佳效能的元件。
在一實施例中，本揭露提供一種半導體記憶體結構。該半導體記憶體結構包括一基底、一閘極結構、一汲極應力源以及一源極應力源。該汲極應力源與該源極應力源均具有一應變部，該應變部設置在該基底中。該閘極結構設置在該基底中，並位在該汲極應力源與該源極應力源之間。
本揭露的另一實施例提供一種半導體記憶體結構的製備方法。該製備方法開始於提供一基底。接下來，一閘極溝槽形成在該基底上。接下來的步驟為在該閘極溝槽中形成一閘極結構。在接下來的步驟中，一汲極凹處以及一源極凹處形成在該基底上，以使該閘極溝槽位在該汲極凹處以及該源極凹處之間。之後，一汲極應力源與一源極應力源分別地形成在該汲極凹處以及該源極凹處中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體記憶體結構
100a:半導體記憶體結構
110:基底
112:閘極溝槽
114:汲極凹處
116:源極凹處
120:閘極結構
122:閘極介電層
124:閘極電極
126:閘極密封物
130:汲極應力源
130a:應變部
132:第一汲極層
134:第二汲極層
136:第三汲極層
140:源極應力源
140a:應變部
142:第一源極層
144:第二源極層
146:第三源極層
150:位元線接觸點
160:儲存節點接觸點
170:位元線
180:儲存電容
182:儲存胞極板
184:儲存節點
186:介電層
190:淺溝隔離
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一種半導體記憶體結構之剖視示意圖。 圖2為依據本揭露一些實施例的一種半導體記憶體結構之剖視示意圖。 圖3為依據本揭露一些實施例的一種半導體記憶體結構的製備方法之流程示意圖。 圖4到圖13為依據本揭露一些實施例的製備一種半導體記憶體結構之各步驟的剖視示意圖。
100:半導體記憶體結構
110:基底
112:閘極溝槽
114:汲極凹處
116:源極凹處
120:閘極結構
122:閘極介電層
124:閘極電極
126:閘極密封物
130:汲極應力源
130a:應變部
132:第一汲極層
134:第二汲極層
136:第三汲極層
140:源極應力源
140a:應變部
142:第一源極層
144:第二源極層
146:第三源極層
150:位元線接觸點

Claims (8)

  1. 一種半導體記憶體結構，包括：一基底；一汲極應力源，具有一應變部，設置在該基底中；一源極應力源，具有一應變部，設置在該基底中；以及一閘極結構，設置在該基底中，並位在該汲極應力源與該源極應力源；其中該汲極應力源包括一第一汲極層、一第二汲極層以及一第三汲極層，而該源極應力源包括一第一源極層、一第二源極層以及一第三源極層。
  2. 如請求項1所述之半導體記憶體結構，其中該基底包含矽鍺，而該汲極應力源與該源極應力源包含矽。
  3. 如請求項1所述之半導體記憶體結構，還包括一位元線，連接該汲極應力源。
  4. 如請求項3所述之半導體記憶體結構，還包括一位元線接觸點，設置在該汲極應力源與該位元線之間。
  5. 如請求項1所述之半導體記憶體結構，還包括一儲存電容，連接該源極應力源。
  6. 如請求項5所述之半導體記憶體結構，還包括一儲存節點接觸點，設置在該儲存電容與該源極應力源之間。
  7. 如請求項1所述之半導體記憶體結構，其中該閘極結構包括一閘極電極、一閘極介電層以及一閘極密封物。
  8. 如請求項1所述之半導體記憶體結構，還包括一淺溝隔離。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799237B (zh) * 2021-12-09 2023-04-11 南亞科技股份有限公司 半導體記憶體元件
US11706913B2 (en) 2021-12-09 2023-07-18 Nanya Technology Corporation Method for manufacturing semiconductor memory device
US11832437B2 (en) 2021-12-09 2023-11-28 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing current leakage

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11641735B1 (en) * 2021-10-18 2023-05-02 Nanya Technology Corporation Memory structure having a hexagonal shaped bit line contact disposed on a source/drain region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI625842B (zh) * 2014-04-28 2018-06-01 美光科技公司 鐵電記憶體及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5697952B2 (ja) * 2010-11-05 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法およびデータ処理システム
JP4771024B2 (ja) * 2011-04-15 2011-09-14 ソニー株式会社 半導体装置の製造方法
US8796751B2 (en) * 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9601619B2 (en) * 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile
US9287398B2 (en) * 2014-02-14 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor strain-inducing scheme
KR20150105866A (ko) * 2014-03-10 2015-09-18 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 형성 방법
US9991384B2 (en) * 2015-01-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US10665693B2 (en) * 2015-04-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102356492B1 (ko) * 2017-03-10 2022-01-28 에스케이하이닉스 주식회사 트랜지스터를 포함하는 전자 장치 및 그 제조 방법
KR102279732B1 (ko) * 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102378471B1 (ko) * 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI625842B (zh) * 2014-04-28 2018-06-01 美光科技公司 鐵電記憶體及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799237B (zh) * 2021-12-09 2023-04-11 南亞科技股份有限公司 半導體記憶體元件
US11706913B2 (en) 2021-12-09 2023-07-18 Nanya Technology Corporation Method for manufacturing semiconductor memory device
US11832437B2 (en) 2021-12-09 2023-11-28 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing current leakage

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