CN113206089A - 半导体器件和方法 - Google Patents

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陈振平
高魁佑
林士尧
林志翰
张铭庆
陈昭成
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Abstract

本申请涉及半导体器件和方法。一种器件，包括：鳍，该鳍从半导体衬底突出；栅极堆叠，该栅极堆叠在鳍的侧壁之上并且沿着鳍的侧壁；栅极间隔件，该栅极间隔件沿着栅极堆叠的侧壁和鳍的侧壁；外延源极/漏极区域，该外延源极/漏极区域在鳍中并且与栅极间隔件相邻；以及角间隔件，该角间隔件在栅极堆叠和栅极间隔件之间，其中，该角间隔件沿着鳍的侧壁延伸，其中，栅极堆叠和鳍的侧壁之间的第一区域中没有该角间隔件，其中，栅极堆叠和栅极间隔件之间的第二区域中没有该角间隔件。

Description

半导体器件和方法
技术领域
本申请涉及半导体器件和方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。
发明内容
根据本公开的第一方面，提供了一种半导体器件，包括：鳍，所述鳍从半导体衬底突出；栅极堆叠，所述栅极堆叠在所述鳍的侧壁之上并且沿着所述鳍的所述侧壁；栅极间隔件，所述栅极间隔件沿着所述栅极堆叠的侧壁和所述鳍的所述侧壁；外延源极/漏极区域，所述外延源极/漏极区域在所述鳍中并且与所述栅极间隔件相邻；以及角间隔件，所述角间隔件在所述栅极堆叠和所述栅极间隔件之间，其中，所述角间隔件沿着所述鳍的所述侧壁延伸，其中，所述栅极堆叠和所述鳍的所述侧壁之间的第一区域中没有所述角间隔件，其中，所述栅极堆叠和所述栅极间隔件之间的第二区域中没有所述角间隔件。
根据本公开的第二方面，提供了一种半导体器件，包括：鳍，所述鳍在衬底之上；栅极结构，所述栅极结构在所述鳍的上表面和相对的侧壁上；栅极间隔件，所述栅极间隔件沿着所述栅极结构的所述相对的侧壁，其中，所述栅极间隔件的第一部分具有第一宽度，其中，所述栅极间隔件的第二部分具有大于所述第一宽度的第二宽度，其中，所述第一部分比所述第二部分更靠近所述鳍，其中，所述第一宽度和所述第二宽度是在平行于所述鳍的侧壁的第一方向上测量到的；虚设电介质材料，所述虚设电介质材料在所述鳍上，其中，所述虚设电介质材料在所述鳍和所述栅极间隔件之间延伸；以及角间隔件，其中，所述角间隔件中的每个角间隔件内插在所述栅极结构和所述栅极间隔件的所述第一部分中的相应的一个第一部分之间。
根据本公开的第三方面，提供了一种形成半导体器件的方法，所述方法包括：形成鳍，所述鳍从衬底突出；形成虚设栅极结构，所述虚设栅极结构在所述鳍的沟道区域之上延伸；在所述虚设栅极结构的侧壁上形成第一间隔件层；在所述鳍上的与所述沟道区域相邻的位置处外延生长源极/漏极区域；去除所述虚设栅极结构，以形成凹槽；在所述凹槽内沉积第二间隔件层；在所述第二间隔件层上执行刻蚀工艺，其中，在执行所述刻蚀工艺后，所述第二间隔件层的剩余部分保留在所述凹槽内以形成角间隔件，其中，所述角间隔件彼此分隔开，其中，所述角间隔件位于所述凹槽的与所述鳍相邻的角区域处；以及在所述凹槽内并且在所述角间隔件上形成替换栅极结构。
附图说明
在结合附图阅读下面的具体实施方式时，可以根据下面的具体实施方式最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6和图7是根据一些实施例的FinFET的制造中的中间阶段的截面视图。
图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图10D、图10E、图11A、图11B、图12A、图12B、图13A、图13B和图13C是根据一些实施例的FinFET制造中的中间阶段的各种视图。
图14A、图14B和图14C是根据一些实施例的FinFET的制造中的电介质层的沉积中的中间阶段的各种视图。
图15A、图15B和图15C是根据一些实施例的FinFET的制造中的电介质层的沉积中的中间阶段的截面视图。
图16A、图16B和图16C是根据一些实施例的FinFET的制造中的角间隔件的形成中的中间阶段的各种视图。
图17A、图17B、图17C和图17D是根据一些实施例的FinFET的制造中的电介质层的沉积中的中间阶段的截面视图。
图18A、图18B、图18C、图18D、图19A、图19B、图20A和图20B是根据一些实施例的FinFET的制造中的中间阶段的各种视图。
图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B和图24C是根据一些实施例的具有角间隔件的FinFET的制造中的中间阶段的各种视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，这里使用的空间相关描述符也可以相应地解释。
各种实施例描述了用于形成这样的间隔件的工艺，这些间隔件将FinFET器件的替换栅极堆叠的角与相邻的外延源极/漏极区域分隔开。在一些实施例中，在去除虚设栅极堆叠之后，在曾存在虚设栅极堆叠的位置处所形成凹槽中沉积电介质层。然后蚀刻该电介质层，使得电介质层中的一些部分保留在凹槽的角区域中。电介质层的这些剩余部分形成这样的“角间隔件”，这些“角间隔件”阻止在凹槽的角区域中形成替换栅极堆叠。角间隔件在替换栅极堆叠和外延源极/漏极区域之间，从而增加了替换栅极堆叠与外延源极/漏极区域之间的分隔距离。替换栅极堆叠和外延源极/漏极区之间的这种增加的分隔距离可以减小替换栅极堆叠和外延源极/漏极区之间的寄生电容和/或泄漏电流，从而可以改进FinFET器件的速度、性能、可靠性和/或产量。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56被设置在衬底50中，并且鳍52在相邻的隔离区域56上方突出并且在相邻的隔离区域56之间突出。虽然隔离区域56被描述/示出为与衬底50分隔开，但是如本文所使用的，术语“衬底”可以用于仅指代半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52被示出为与衬底50的单个连续材料，但是鳍52和/或衬底50可以包括单个材料或多个材料。在此上下文中，鳍52指的是在相邻的隔离区域56之间延伸的部分。
栅极电介质层96沿着鳍52的侧壁并且在鳍52的顶表面之上，并且栅极电极98在栅极电介质层96之上。源极/漏极区域82被设置在鳍52的关于栅极电介质层96和栅极电极98的相对侧上。图1还示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极98的纵向轴线，并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵向轴线并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面D-D平行于截面A-A并且延伸穿过FinFET的源极/漏极区域82。截面EE平行于截面B-B并且延伸穿过FinFET的栅极电极98。为清楚起见，后续附图参考这些参考截面。
在使用后栅极工艺形成的FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)、纳米结构(例如，纳米片、纳米线、栅极全环绕结构等)、或场效应晶体管(NSFET)等中使用的方面。
图2至图20B是根据一些实施例的FinFET制造中的中间阶段的截面视图。图2至图7示出了图1中所示的参考截面A-A，区别是包括多个鳍/FinFET。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图16A、图18A、图19A和图20A是沿着图1中所示的参考截面A-A进行图示的，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图16B、图18B、图18D、图19B和图20B是沿着图1中所示的类似截面BB进行图示的，区别是包括多个鳍/FinFET。图8C、图9C、图10C、图13C、图14C、图16C、图17A、图17B、图17C、图17D和图18C被示出为图8A和图8B所示的截面C-C处的平面视图。截面C-C是穿过鳍52的沟道区域58和外延源极/漏极区域82(参见图10A至图10E)的截面，并且其平行于衬底50的主表面。图10D和图10E是沿着图1中所示的参考截面D-D进行图示的，区别是包括多个鳍/FinFET。图15A、图15B和图15C是沿着图1和图14C所示的参考截面E-E进行图示的。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶片，例如，硅晶片。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如，NMOS晶体管，例如，n型FinFET。p型区域50P可以用于形成p型器件，例如，PMOS晶体管，例如，p型FinFET。n型区域50N可以与p型区域50P在物理上分隔开(如分隔物51所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，在衬底50中形成鳍52。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来图案化鳍52。一般地，双图案化或多图案化工艺将光刻和自对准工艺结合起来，允许图案被创建有例如比使用单个直接光刻工艺以其他方式可获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着图案化的牺牲层来形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图4中，在衬底50之上并且在相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或前述项的组合，并且可以通过以下方式而形成：高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成另一种材料(例如，氧化物))等、或前述项的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成例如上面讨论的填充材料。
在图5中，将去除工艺应用于绝缘材料54以去除鳍52之上的多余的绝缘材料54。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺使鳍52暴露，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是齐平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料54齐平。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷以使得n型区域50N和p型区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形)、或前述项的组合。通过适当的蚀刻，STI区域56的顶表面可以被形成为平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以被使用利用例如稀释的氢氟酸(dHF)的氧化物去除。
关于图2至图6描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺来形成鳍。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷以使得同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可用于鳍52。例如，图5中的鳍52可以被凹陷，并且与鳍52不同的材料可以在凹陷的鳍52之上外延生长。在这样的实施例中，鳍52包括凹陷材料，以及设置在凹陷的材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍52。在外延生长同质外延结构或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和随后的注入，但原位和注入掺杂可以一起使用。
更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铝铟、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在p型区域50P中形成N阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂和/或其他掩模(未示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。图案化光致抗蚀剂，以使衬底50的p型区域50P暴露。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是以等于或小于1018cm-3(例如，在约1016cm-3至约1018cm-3之间)的浓度注入该区域中的磷、砷、锑等。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在p型区域50P的注入之后，在p型区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。图案化光致抗蚀剂以使衬底50的n型区域50N暴露。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是以等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)的浓度注入该区域中的硼、氟化硼、铟等。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并且激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但原位和注入掺杂可以一起使用。
在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来进行沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后(例如，通过CMP)被平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由其他材料制成，这些其他材料具有对隔离区域(例如，STI区域56和/或虚设电介质层60)的蚀刻的高蚀刻选择性。掩模层64可以包括一层或多层的例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层62和单个掩模层64。注意，仅为了说明的目的，虚设电介质层60被示出为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域56，从而STI区域之上并且在虚设栅极层62和STI区域56之间延伸。
图8A至图20B示出了在制造实施例器件中的各种附加步骤。图8A至图20B示出了n型区域50N和p型区域50P中的任一个的特征。例如，图8A至图20B中所示的结构可适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果有的话)在每个附图所附的文本中进行描述。图8C、图9C、图10C、图13C、图14C、图16C、图17A、图17B、图17C、图17D和图18C被示出为穿过图8A和图8B所示的截面C-C处的结构的平面视图。注意，图8A和图8B中所示的截面C-C在鳍52的沟道区域58的顶表面下方。
在图8A、图8B和图8C中，可以使用可接受的光刻和蚀刻技术对掩模层64(参见图7)进行图案化以形成掩模74。然后可以将掩模74的图案转移到虚设栅极层62。在一些实施例(未示出)中，也可以通过可接受的蚀刻技术将掩模74的图案转移到虚设电介质层60，以形成虚设栅极72。虚设栅极72覆盖鳍52的相应的沟道区域58。掩模74的图案可被用于将每个虚设栅极72与相邻的虚设栅极在物理上分隔开。虚设栅极72还可以具有基本垂直于相应的外延鳍52的长度方向的长度方向。
此外，在图8A至图8C中，可以在虚设栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。热氧化或沉积(跟随有各向异性蚀刻)可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。
参考图8C，在一些实施例中，掩模74或虚设栅极72在靠近鳍52处具有喇叭形(flared)轮廓。在一些情况下，喇叭形轮廓可能是由于影响形成掩模74或虚设栅极72的光刻和/或蚀刻步骤的形貌或载荷所产生的。例如，在一些情况下，具有约4:1或更高的纵横比(高度：宽度)的虚设栅极72可能更容易被形成为在靠近鳍52处具有喇叭形轮廓。虚设栅极72可以具有喇叭形轮廓，使得它们在靠近鳍52处的宽度W2大于远离鳍52处的宽度W1。在一些实施例中，虚设栅极72的远离鳍52的区域可以具有在约10nm至约30nm之间的宽度W1。在一些实施例中，虚设栅极72的靠近鳍52的区域可以具有在约11nm至约40nm之间的宽度W2。宽度W2可以比宽度W1大宽度W3，该宽度W3在约1nm至约10nm之间。在一些实施例中，宽度W3可以在宽度W1的约10％至约30％的范围内。除这些宽度以外的其他宽度也是可能的，并且虚设栅极72的喇叭形轮廓区域可以具有与所示形状或尺寸不同的形状或尺寸。在一些实施例中，光刻或蚀刻步骤被控制，以在靠近鳍52处产生虚设栅极72的所期望的喇叭形轮廓，例如通过虚设栅极72的纵横比的适当选择。在一些实施例中，虚设栅极72中形成在鳍52的顶表面上的部分(例如，如图8B所示)在靠近鳍52处不具有喇叭形轮廓。以此方式，可以形成具有这样的喇叭形轮廓的虚设栅极72，该喇叭形轮廓靠近鳍52的侧壁并且不靠近鳍52的顶表面。虚设栅极72中形成在鳍52的顶表面上的部分可以具有与宽度W1或宽度W2大致相同的宽度，或者可以具有不同的宽度(例如，宽度W1和W2之间的宽度、或另一宽度)。
在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有约1015cm-3至约1019cm-3范围的杂质浓度。可以使用退火来修复植入损伤并且激活所注入的杂质。
在图9A、图9B和图9C中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积绝缘材料并且随后对绝缘材料执行各向异性地蚀刻来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、前述项的组合等。栅极间隔件86可以由一层绝缘材料或由多层各种绝缘材料形成。栅极密封间隔件80和栅极间隔件86可以被统称为间隔件85。参考图9C，在一些实施例中，间隔件85的远离鳍52的区域中的厚度S1可以在约
Figure BDA0002945769770000111
至约
Figure BDA0002945769770000112
之间。在一些实施例中，间隔件85的靠近鳍52的区域中的厚度S2在约
Figure BDA0002945769770000113
至约
Figure BDA0002945769770000114
之间，其可以比S1小约
Figure BDA0002945769770000115
至约
Figure BDA0002945769770000116
之间。在一些实施例中，厚度S2：S1的比在约1：1.1至约1：1.5之间。其他厚度或相对厚度也是可能的。
注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。也可以使用其他工艺和顺序。例如，可以利用更少或附加的间隔件，或者可以利用不同的步骤顺序(例如，栅极密封间隔件80可以在形成栅极间隔件86之前不被蚀刻，产生“L形”栅极密封间隔件，间隔件可以被形成并且被去除，等等)。此外，n型和p型器件可以使用不同的结构和步骤来形成。例如，n型器件的LDD区域可以在形成栅极密封间隔件80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔件80之后形成。
在图10A、图10B和图10C中，在鳍52中形成外延源极/漏极区域82。在鳍52中形成外延源极/漏极区域82，使得每个虚设栅极72被设置在相应的外延源极/漏极区域82的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，并且还可以穿透鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与虚设栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会使所得FinFET的随后形成栅极短路。在一些实施例中，外延源极/漏极区82可以在栅极间隔件86下方延伸，如图10B至图10C所示。可以选择外延源极/漏极区82的材料，以在相应的沟道区域58中施加应力，从而改进性能。
n型区域50N中的外延源极/漏极区域82可以通过掩蔽p型区域50P并蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，n型区域50N中的外延源极/漏极区域82在凹槽中外延生长。外延源极/漏极区域82可以包括任何(例如，适合于n型FinFET的)可接受的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域82可以通过掩蔽n型区域50N并蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹陷来形成。然后，p型区域50P中的外延源极/漏极区域82在凹槽中外延生长。外延源极/漏极区域82可以包括任何(例如，适合于p型FinFET的)可接受的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应力的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后执行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
图10D和图10E示出了沿着参考截面D-D的FinFET的截面。作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得相同FinFET的相邻源极/漏极区域82合并，如图10D所示。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区域82保持分隔开，如图10D所示。在图10C和图10D所示的实施例中，形成栅极间隔件86以覆盖鳍52的侧壁的一部分，其在STI区域56上方延伸，从而阻挡外延生长。在一些其它实施例中，用于形成栅极间隔件86的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长区域延伸到STI区域56的表面。
在图11A和图11B中，第一层间电介质(ILD)88被沉积在图10A和图10B所示的结构之上。第一ILD88可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87被设置在第一ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包括电介质材料(例如，氮化硅、氧化硅、氮氧化硅等)，其具有低于上覆的第一ILD 88的材料的蚀刻速率。
在图12A和图12B中，可以执行诸如CMP之类的平坦化工艺以使得第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，并且可以去除沿着掩模74的侧壁的栅极密封间隔件80和栅极间隔件86中的一些部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86以及第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过ILD 88而暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图13A、图13B和图13C中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成凹槽90。图13A至图13B分别示出了沿着参考截面A-A和B-B的截面视图。图13C在沿着图13A至图13B所示的参考截面C-C的平面视图中示出了穿过沟道区域58和外延源极/漏极区域82的截面。在一些实施例中，去除虚设栅极72，并且虚设电介质层60保留并由凹槽90暴露。在一些实施例中，凹槽90由虚设电介质层60和间隔件85横向地界定。每个凹槽90覆盖相应的鳍52的沟道区域58，该沟道区域58布置在外延源极/漏极区的相邻对82之间。在去除期间，虚设电介质层60在虚设栅极72被蚀刻时可以用作蚀刻停止层。
在一些实施例中，虚设栅极72的靠近鳍52的喇叭形轮廓导致凹槽90在靠近鳍52处具有喇叭形轮廓，如图13C所示。例如，凹槽90的靠近鳍52的区域的宽度W5可以大于凹槽90的远离鳍52的区域的宽度W4。在一些实施例中，凹槽90的远离鳍52的区域的宽度W4可以与宽度W1大致相同(参见图8C)。在一些实施例中，凹槽90的靠近鳍52的区域的宽度W5可以在约
Figure BDA0002945769770000141
至约
Figure BDA0002945769770000142
之间，其可以比宽度W3大约
Figure BDA0002945769770000143
至约
Figure BDA0002945769770000144
以此方式，凹槽90可以具有这样的与鳍52相邻的角区域91，该角区域91相对于凹槽90的远离鳍52的区域横向地突出。凹槽90可以比凹槽90的远离鳍52的区域更靠近外延源极/漏极区域82地延伸。在图13C中示出示例角区域91。
在一些实施例中，角区域91可以沿着鳍52突出约
Figure BDA0002945769770000145
与约
Figure BDA0002945769770000146
之间的距离D1，并且可以延伸垂直于鳍52的约
Figure BDA0002945769770000147
至约
Figure BDA0002945769770000148
之间的距离D2。其他距离也是可能的。在其他实施例中，角区域91可以具有与图13C中所示不同的形状或尺寸。例如，间隔件85的在角区域91处的侧壁可以是直的、弯曲的、凹的，凸的、不规则的等。
在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。各向异性干法蚀刻工艺可以包括使用选择性地蚀刻虚设栅极72而不明显蚀刻第一ILD 88或栅极间隔件86的(一种或多种)反应气体。在一些实施例中，各向异性干法蚀刻工艺包括以约10瓦特至约1000瓦特之间的功率产生等离子体。各向异性干法蚀刻工艺可以在约5mTorr至约500mTorr之间的压力下并且在约40℃至约100℃之间的工艺温度下执行。各向异性干法蚀刻工艺可以包括约10瓦特至约800瓦特之间的偏置功率。在一些实施例中，各向异性干法蚀刻工艺可以使用一种或多种工艺气体，例如，HBr、Cl2、H2、N2O2、O2、CxFy、CHxFy等或前述项的组合。例如，在一些实施例中，各向异性蚀刻工艺包括：以约10sccm至约500sccm的流速流通HBr；以约10sccm至约200sccm的流速流通Cl2；以约50sccm至约1000sccm的流速流通He；以约1sccm至约50sccm的流速流通CF4；以约5sccm至约20sccm的流速流通CH2F2；和/或以约5sccm至约20sccm的流速流通O2。其他工艺气体或工艺条件也是可能的。
在图14A、图14B和图14C中，根据一些实施例，在结构之上并且在凹槽90内沉积电介质层92。电介质层92可以沉积为在STI区域56、ILD 88、CESL 87、栅极密封间隔件80和栅极间隔件86之上延伸的共形层。电介质层92可以沿着凹槽90的侧壁并且在凹槽90内在虚设电介质层60之上延伸。在图14C中，电介质层92的被沉积在侧壁上的部分被指示为电介质层92，并且被沉积在顶表面(例如，横向表面)上的部分被指示为电介质层92'。在一些实施例中，电介质层92在凹槽90内的虚设电介质层60的顶表面上形成的厚度T1在约
Figure BDA0002945769770000151
与约
Figure BDA0002945769770000152
之间。电介质层92在虚设电介质层60的侧壁上的厚度T2可以在约
Figure BDA0002945769770000153
到约
Figure BDA0002945769770000154
之间。在一些实施例中，电介质层92被形成在栅极间隔件85的侧壁上并具有在约
Figure BDA0002945769770000155
与约
Figure BDA0002945769770000156
之间的厚度T3。厚度T1、T2和/或T3可以是相似的厚度或可以是不同的厚度。如图14C所示，电介质层92填充或部分填充凹槽90的角区域91。用电介质层92填充角区域91允许形成角间隔件94(在图16A至图16C中更详细地描述)。这样，所沉积的电介质层92材料的量可以是基于角区域91的尺寸的。在一些实施例中，电介质层92将角区域91横向填充至厚度T4(从角区域91的角测量到的)。厚度T4可以在约
Figure BDA0002945769770000161
到约
Figure BDA0002945769770000162
之间，并且可以大于、小于或约等于距离D1(参见图13C)。其他厚度也是可能的。
电介质层92可以被形成为沿着表面具有基本均匀的厚度，或者可以被形成为沿着表面具有不同的厚度。例如，电介质层92可以被形成为在凹槽90的侧壁上具有均匀或变化的厚度轮廓，例如，在靠近凹槽90的顶部处最厚或在靠近凹槽90的底部处最厚。其他厚度轮廓也是可能的，例如形成具有垂直表面、成角度的表面、直表面、弯曲表面、凸表面、凹表面、不规则表面等的电介质层92。在一些实施例中，电介质层92的厚度轮廓通过控制沉积工艺的参数或特性来控制。例如，更共形的沉积工艺可以产生类似于图15A所示的厚度轮廓(下面更详细地描述)，或者较不共形的沉积工艺可以产生类似于图15B或图15C所示的厚度轮廓(下面更详细地描述)。在一些实施例中，可以控制电介质层92的厚度轮廓，例如，以确保角区域91被完全填充，或促进形成具有期望的尺寸、形状或厚度轮廓的角间隔件94(参见图16C)。下面针对图16C更详细地讨论具有特定厚度轮廓的角间隔件94的形成。
作为示例，图15A、图15B和图15C示出了根据一些实施例的具有不同厚度轮廓的电介质层92。图15A至图15C示出了沿着图1和图14C所示的参考截面E-E的截面视图。图15A示出了这样的电介质层92，该电介质层92在凹槽90的底部和侧壁上具有基本均匀的厚度(类似于图14A至图14C所示的电介质层92)。例如，图15A中所示的电介质层92可以在虚设电介质层60上具有基本均匀的厚度T1，并且在栅极间隔件85的侧壁上具有基本均匀的厚度T3。厚度T1和T3可以是类似的或不同的厚度。
图15B示出了具有这样的厚度轮廓的电介质层92，该厚度轮廓使得电介质层92在靠近凹槽90的底部处具有较大的厚度，并且在靠近凹槽90的顶部处具有较小的厚度。例如，电介质层92在靠近凹槽90的顶部处的顶部厚度T3T可以小于在靠近凹槽90的底部处的底部厚度T3B。在一些实施例中，顶部厚度T3T可以在底部厚度T3B的约5％至约95％之间。在一些实施例中，电介质层92在虚拟电介质层60上的厚度T1可以大于顶部厚度T3T，并且该厚度T1可以类似于底部厚度T3B。其他相对厚度也是可能的。
图15C示出了具有这样的厚度轮廓的电介质层92，该厚度轮廓使得电介质层92在靠近凹槽90的顶部处具有较大的厚度，并且在靠近凹槽90的底部处具有较小的厚度。例如，电介质层92在靠近凹槽90的顶部处的顶部厚度T3T可以大于在靠近凹槽90的底部处的底部厚度T3B。在一些实施例中，底部厚度T3B可以在顶部厚度T3T的约5％至约95％之间。在一些实施例中，电介质层92在虚拟电介质层60上的厚度T1可以小于顶部厚度T3T，并且该厚度T1可以类似于底部厚度T3B。其他相对厚度也是可能的。
电介质层92可以是电介质材料，例如，氧化物、氮化物等。在一些实施例中，电介质材料是硅基材料，例如，氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅等。其他电介质材料也是可能的。在一些实施例中，电介质层92包括多层不同的电介质材料。在一些实施例中，电介质层92是可以在诸如栅极间隔件85、沟道区域58之类的其他特征的材料之上选择性地蚀刻的材料。可以使用适当沉积工艺(例如，CVD、PECVD、PVD、ALD等或前述项的组合)来沉积电介质层92。
在图16A、图16B和图16C中，根据一些实施例，执行蚀刻工艺以蚀刻电介质层92并形成角间隔件94。在一些实施例中，蚀刻工艺从凹槽90的底表面和侧壁表面去除电介质层92，但是在角区域91中和在靠近角区域91处不完全地蚀刻电介质层92。蚀刻工艺还可以从STI区域56、ILD 88、CESL 87、栅极密封间隔件80和/或栅极间隔件86的顶表面去除电介质层92。以此方式，在执行蚀刻工艺之后，电介质层92的一些部分保留在角区域91中。在一些情况下，角区域91和/或角区域91内的相对较厚的电介质层92的狭窄几何形状可以允许在靠近角区域91的电介质层92的蚀刻速率比远离角区域91的电介质层92的蚀刻速率慢。在一些实施例中，可以控制蚀刻工艺，以在已去除电介质层92的远离角区域91的部分之后并且在去除电介质层92的靠近角区域91的部分之前停止蚀刻。以此方式，角区域91内的电介质层92可以被不完全地蚀刻。电介质层92的剩余部分部分地或完全地填充角区域91，并且在本文中称为角间隔件94。在一些实施例中，如图16A至图16C所示，蚀刻工艺还可以蚀刻穿过虚设电介质层60以使沟道区域58暴露。
如图16C中所示，角间隔件94覆盖间隔件85和/或虚设电介质层60的靠近角区域91的部分。每个角间隔件94具有从栅极间隔件85延伸到虚设电介质层60的侧壁95。在一些实施例中，角间隔件94可以沿着鳍52延伸(例如，沿着虚设电介质层60)在约
Figure BDA0002945769770000181
和约
Figure BDA0002945769770000182
之间的距离T5，并且可以垂直于鳍52延伸(例如，沿着栅极间隔件85延伸)在约
Figure BDA0002945769770000183
与约
Figure BDA0002945769770000184
之间的距离T6。在一些实施例中，距离T5大于角区域91的距离D1(参见图13C)，但是在其他实施例中其可以约等于或小于距离D1。距离T6可以大于、约等于或小于角区域91的距离D2(见图13C)。其他距离也是可能的。在一些实施例中，侧壁95可以与虚拟电介质层60具有约10°至约90°的角度A1。
在一些实施例中，角间隔件94沿着从靠近凹槽90的顶部处到靠近凹槽90的底部处的垂直方向上具有基本均匀的尺寸(例如，距离T5、距离T6和/或截面积)或基本均匀的形状。在其他实施例中，角间隔件94可以沿着垂直方向具有变化的尺寸、形状或截面积。例如，在一些实施例中，沉积在靠近凹槽90的底部处具有较大厚度的电介质层92(如图15B所示)可以允许形成这样的角间隔件94，该角间隔件94在靠近凹槽90的顶部处的尺寸大于靠近凹槽底部处的尺寸。例类似的，沉积在靠近凹槽90的底部处具有较大厚度的电介质层92(如图15C所示)可以允许形成这样的角间隔件94，该角间隔件94在靠近凹槽90的底部处的尺寸(例如，较大的距离T5和/或T6)大于靠近凹槽顶部处的尺寸。以此方式，可以将栅极电极98和外延源极/漏极区域82之间的分隔距离S3(参见图18C)控制为在沿着垂直方向的不同位置处为不同的距离，这允许更好地控制栅极电极98和外延源极/漏极区域82之间电容(在下文更详细地描述)。
图16C示出了近似三角形的具有直的侧壁95的角间隔件94，但是角间隔件94可以被形成为具有其他形状。例如，侧壁95可具有弯曲形状、凸起形状、凹入形状、不规则形状等或前述项的组合。下面针对图17A至图17D描述具有不同形状的角间隔件94的一些示例。可以通过控制角区域91的形状、电介质层92的厚度和/或蚀刻电介质层92的蚀刻工艺的参数来控制角间隔件94的形状。在一些情况下，可以控制侧壁95的形状，以控制分隔距离S3或控制栅极电介质层96和栅极电极98的形状(参见图18C)。例如，凸起的侧壁95可以增加分隔距离S3。
在一些实施例中，蚀刻电介质层92并形成角间隔件94的蚀刻工艺包括一种或多种干法蚀刻工艺、一种或多种湿法蚀刻工艺或它们的组合。例如，蚀刻工艺可以包括等离子体蚀刻工艺，其可以是各向同性蚀刻工艺、各向异性蚀刻工艺或它们的组合。在一些实施例中，等离子体蚀刻工艺包括使用选择性地蚀刻诸如第一ILD 88、栅极密封间隔件80、栅极间隔件86之类的其他特征之上的电介质层92的(一种或多种)反应气体。在一些实施例中，在工艺气体被供应到工艺腔室中的情况下，在处理室中执行等离子体蚀刻工艺。处理气体可以包括单一气体或气体混合物。工艺气体可以包括CF4、C2F6、CH3F、C4F6、CHF3、CH2F2、Cl2、C4H6、BCl3、SiCl4、SF6、HBr、H2、NF3等、其他气体或前述项的组合。在一些实施例中，工艺气体可以包括用于控制等离子体蚀刻工艺的选择性的其他气体，例如，O2、CO2、SO2、CO、SiCl4、N2等、其他气体或前述项的组合。例如，在一些情况下，增加工艺气体中的O2的量可以提高等离子体蚀刻工艺对氧化硅的选择性。工艺气体还可以包括载气，例如Ar、He、Ne、Xe等或前述项的组合。
工艺气体可以以约10ccm至约5000ccm之间的速率流入到工艺腔室中。可以使用约0瓦特至约3000瓦特之间的偏置功率以及约10瓦特至约3000瓦特之间的等离子体功率来执行等离子体刻蚀工艺。等离子体蚀刻工艺可以在约40℃至约100℃之间的温度下执行。工艺腔室中的压力可在约1mTorr至约10Torr之间。其他工艺条件也是可能的。在一些实施例中，等离子体是直接等离子体。在其他实施例中，等离子体是在连接到工艺腔室的单独的等离子体生成腔室中生成的远程等离子体。可以通过任何合适的生成等离子体的方法将工艺气体激活为等离子体，例如，使用变压器耦合等离子体发生器、感应耦合等离子体(ICP)系统、磁增强反应离子技术、电子回旋共振技术等。
在一些实施例中，等离子体蚀刻工艺可以包括例如原子层蚀刻(ALE)工艺、RIE工艺或另一等离子体工艺。例如，可以使用约100瓦特至约800瓦特之间的偏置功率以及约10瓦特至约500瓦特之间的等离子体功率来执行等离子体刻蚀工艺。等离子体蚀刻工艺可以在约40℃至约100℃之间的温度下执行。工艺腔室中的压力可在约5mTorr至约100Torr之间。在一些实施例中，各向异性蚀刻工艺包括：以约10sccm至约500sccm的流速流通HBr；以约10sccm至约200sccm的流速流通Cl2；以约100sccm至约1000sccm的流速流通Ar；以约10sccm至约100sccm的流速流通C4F6；和/或以约10sccm至约100sccm的流速流通O2。其他工艺气体或工艺条件也是可能的。
可以在单个蚀刻步骤中或使用多个步骤来执行蚀刻工艺。在一些实施例中，使用第一蚀刻工艺来蚀刻电介质层92以使虚设电介质层60暴露并形成角间隔件94，然后使用第二蚀刻工艺来蚀刻虚设电介质60的暴露部分。在这些实施例中，第一蚀刻工艺和/或第二蚀刻工艺可以包括单个蚀刻步骤或多个蚀刻步骤。图16A至图16C示出了虚设电介质层60被蚀刻的实施例，但是在其他实施例中，虚设电介质层60未被蚀刻并且保留在沟道区域58之上。在一些实施例中，可以通过控制执行蚀刻工艺的持续时间来不完全地蚀刻电介质层92，以形成角间隔件94。例如，可以执行蚀刻工艺(或蚀刻工艺的步骤)直至电介质层92被从栅极间隔件95的侧壁和沟道区域58之上去除，但是在电介质层92被从角区域91完全去除之前停止该蚀刻工艺。
在一些实施例中，可以使用与用于在衬底50的一个区域中形成角间隔件94所使用的蚀刻工艺不同的蚀刻工艺在衬底50的另一区域中形成角间隔件94。以此方式，例如，不同的区域可以包括具有不同的形状或尺寸的角间隔件94。在一些实施例中，在一个区域中电介质层92可以被蚀刻以形成角间隔件94，但是在另一区域中电介质层92可以被完全去除而不形成角间隔件94。在一些实施例中，在一个区域中电介质层92可以被蚀刻以形成角间隔件94，但是在另一区域中电介质层92不被蚀刻并且保留在凹槽90内。当使用诸如所描述的那些不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。下文针对图21A至图21C到图24A至图24C描述在单独的区域中电介质层92不被蚀刻的示例实施例。
转到图17A至图17D，根据一些实施例，示出了具有不同形状的角间隔件94。图17A至图17D示出了图16C所示的区域93的详细视图。可通过控制蚀刻工艺的参数或特性(例如，控制过度蚀刻、工艺气体流速、等离子体功率、偏置功率或其他参数或特性)来控制图17A至图17D所示的角间隔件94的形状或角间隔件94的其他形状。图17A示出了具有凹入的侧壁95并且包括基本直的截面的示例角间隔件94。在一些情况下，形成具有凹入侧壁95的角间隔件94可以允许形成较大的栅极电极98。侧壁95可以相对于虚设电介质层60具有角度A1。在一些实施例中，侧壁95的端部可与栅极间隔件85大致齐平，如图17A所示。在其他实施例中，侧壁95的端部可相对于栅极间隔件85成角度。图17B示出了具有凹入且弯曲的侧壁95的示例角间隔件94。在一些实施例中，增加偏置功率、通过增加工艺时间或等离子体功率来增加过度蚀刻的量，可以形成具有更凹入或弯曲的侧壁的角间隔件94。图17C示出了具有与间隔件85基本齐平的侧壁95的示例角间隔件94。以此方式，角间隔件94填充角区域91，但是未明显地延伸到角区域91的外部，并且因此角间隔件94具有与角区域91类似的截面积。在一些实施例中，增加过度蚀刻的量可以形成这样的角间隔件94，该角间隔件94在角区域91的外部延伸较少(例如，形成较小的角间隔件94)。在一些实施例中，通过增加蚀刻工艺的偏置功率来形成与栅极间隔件85的侧壁(例如，与栅极密封间隔件80)更齐平的角间隔件94。在其他实施例中，角间隔件94可以不完全填充角区域91，或者可以突出到角区域91的外部。图17D示出了具有不规则形状的示例角间隔件94。如图17D所示，角间隔件94可具有与虚设电介质层60的被蚀刻的侧壁大致平齐的侧壁95，其可允许更大的分隔距离S3(参见图18C)。图17D所示的侧壁95包括凸起区域，该凸起区域也可以允许更大的分隔距离S3。如下所述，较大的分隔距离S3可以允许减小的寄生电容并改进器件性能。在一些实施例中，可以通过控制过度蚀刻和偏置功率的相对强度来形成不规则轮廓。图17A至图17D中所示的角间隔件94是示例。具有其他尺寸或形状的角间隔件94和它们的侧壁95是可能的，并且所有这样的变体被认为在本公开的范围内。
在图18A、图18B、图18C和图18D中，根据一些实施例，在凹槽90内形成栅极电介质层96和栅极电极98，以用于获得替换栅极。图18D示出了图18B的区域97的详细视图。栅极电介质层96可以包括被沉积在凹槽90中的一层或多层，例如，被沉积在鳍52的顶表面和侧壁上(例如，在沟道区域58上)以及在间隔件85的侧壁上。栅极电介质层96也被沉积在角间隔件94的侧壁95上和虚设电介质层60上。栅极电介质层96也可以被形成在第一ILD 88的顶表面上(图中未示出)。在一些实施例中，栅极电介质层96包括一个或多个电介质层，例如，一个或多个层的氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层96包括通过热或化学氧化形成的氧化硅的界面层和上覆的高k电介质材料，例如，金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。栅极电介质层96可以包括具有大于约7.0的k值的电介质层。栅极电介质层96的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设电介质层60的部分保留在凹槽90中的实施例中，栅极电介质层96可以包括虚设电介质层60的材料(例如，氧化硅)。
栅极电极98被分别沉积在栅极电介质层96之上，并且填充凹槽90的剩余部分。栅极电极98可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，虽然图18B至图18C中示出了单层栅极电极98，但是栅极电极98可以包括任何数量的衬里层98A、任何数量的功函数调整层98B和填充材料98C，如图18D所示。在填充凹槽90之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层96和栅极电极98的材料的多余部分，这些多余部分位于ILD 88的顶表面之上。因此，栅极电极98和栅极电介质层96的材料的剩余部分形成所得FinFET的替代栅极。栅极电极98和栅极电介质层96可以被统称为“替换栅极”、“栅极结构”或“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
参考图18C，角间隔件94阻止栅极电介质层86和栅极电极98被沉积在角区域91的至少一部分中。因此，角间隔件94的存在增加了靠近角区域91处的外延源极/漏极区域82和栅极电极98之间的总分隔距离S3。例如，在不形成角间隔件94的情况下，栅极电介质层96将被沉积在角区域91内，并且栅极电介质层96将与外延源极/漏极区域82分隔距离S4。在一些实施例中，距离S4可以在约
Figure BDA0002945769770000232
至约
Figure BDA0002945769770000233
之间，但其他距离也是可能的。由于角间隔件94的原因，栅极电介质层96与外延源极/漏极区域82分隔的距离S5大于距离S4。在一些实施例中，距离S5可以在约
Figure BDA0002945769770000234
至约
Figure BDA0002945769770000231
之间。在一些实施例中，距离S5可以比距离S4大约
Figure BDA0002945769770000235
至约
Figure BDA0002945769770000236
之间。其他距离或相对距离也是可能的。以此方式，通过形成角间隔件94，可以增加外延源极/漏极区域82和相邻的栅极电极98之间的分隔距离S3。在一些实施例中，分隔距离S3可以在约
Figure BDA0002945769770000237
至约
Figure BDA0002945769770000238
之间。在一些实施例中，如本文所述的角间隔件94的使用可以使栅极电极98和相邻的源极/漏极区域82之间的分隔距离S3增加约
Figure BDA0002945769770000239
到约
Figure BDA00029457697700002310
之间。其他距离或相对距离也是可能的。还将认识到，图18C中所示的距离S3、S4和/或S5旨在表示外延源极/漏极区域82和相关联的特征之间的相对距离。例如，距离S3、S4和/或S5可以表示最小距离、平均距离、“有效”距离、近似距离等。
在一些实施例中，角间隔件94的存在使得栅极堆叠被形成为在靠近角区域91处具有圆形边缘或倒角边缘。例如，靠近鳍52处的栅极堆叠可以被成形为大致像具有圆角的矩形(例如，“体育场”形状或椭圆形)，或者大致像具有倒角的矩形。栅极堆叠的其他形状也是可能的，并且这些其他形状取决于角间隔件94的(一个或多个)特定形状。通过蚀刻电介质层92以形成角间隔件94，可以增加分隔距离S3而不显着减小栅极堆叠的尺寸(如同电介质层92保持未被蚀刻的可能情况)。分隔距离S3还可以取决于角间隔件94的(一个或多个)特定形状，并且可以控制角间隔件94的形状或尺寸来控制分隔距离S3。例如，被形成为具有凸起侧壁95(例如，如图17D所示中或之类的)角间隔件94可以允许比被形成为具有凹入侧壁95(例如，如图17B中所示或之类的)角间隔件94更大的分隔距离S3。形成相对较大的角间隔件94可以允许相对较大的分隔距离S3，而形成相对较小的角间隔件94可以允许相对较小的分隔距离S3。在一些情况下，可以针对特定应用、器件或结构的需要来形成特定形状或尺寸的角间隔件94或栅极堆叠以及特定的分隔距离S3。
在一些情况下，通过形成增加栅极电极98和外延源极/漏极区域82之间的分隔距离S3的角间隔件94，可以改进器件性能。例如，增加分隔距离S3可以减小栅极电极98和外延源极/漏极区域82之间的寄生电容，这可以提高器件速度。在一些情况下，增加分隔距离S3可以减少栅极堆叠和外延源极/漏极区域82之间的电流泄漏。此外，增加分隔距离S3可以减少在器件制造期间在栅极堆叠和外延源极/漏极区域82之间形成短路(例如，由于导电残留物等引起)的几率。这样可以提高产量、工艺灵活性和器件可靠性。
在n型区域50N和p型区域50P中形成栅极电介质层96可以同时发生，使得每个区域中的栅极电介质层96由相同的材料形成，并且形成栅极电极98可以同时发生，使得每个区域中的栅极电极98由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层96可以通过不同的工艺形成，使得栅极电介质层96可以是不同的材料，并且每个区域中的栅极电极98可以通过不同的工艺形成，使得栅极电极98可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图19A和图19B中，栅极掩模106被形成在栅极堆叠(包括栅极电介质层96和相应的栅极电极98)之上，并且栅极掩模可以被设置在栅极间隔件86的相对部分之间。在一些实施例中，形成栅极掩模106包括使栅极堆叠凹陷，使得在栅极堆叠正上方并且在栅极间隔件86的相对部分之间形成凹槽。在凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模106，随后执行平坦化工艺以去除在第一ILD 88之上延伸的电介质材料的多余部分。
还如图19A和图19B所示，第二ILD 108被沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108是由诸如PSG、BSG、BPSG、USG之类的电介质材料形成的，并且可以通过诸如CVD和PECVD之类的任何适当的方法来沉积。随后形成的栅极接触件110(图20A和图20B)穿过第二ILD 108和栅极掩模106，以接触凹陷的栅极电极98的顶表面。
在图20A和20B中，根据一些实施例，栅极接触件110和源极/漏极接触件112被成形为通过第二ILD 108和第一ILD 88。用于源极/漏极接触件112的开口被形成为通过第一ILD88和第二ILD 108，并且用于栅极接触件110的开口被形成为通过第二ILD 108和栅极掩模106。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬里(未示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112被物理地和电气地耦合到外延源极/漏极区域82，并且栅极接触件110被物理地和电气地耦合到栅极电极98。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。尽管每个源极/漏极接触件112和栅极接触件110被示出为形成为具有相同的截面，但是应当理解，每个源极/漏极接触件112和栅极接触件110可以被形成为具有不同的截面，这可以避免接触件的短路。
图21A至图21C到图24A至图24C示出了根据一些实施例的在衬底50的第一区域150A中而不在衬底50的第二区域140B中形成角间隔件94的中间步骤。图21A至图21C示出了类似于图14A至图14C中所示的结构(例如，在已沉积了电介质层92之后)，区别是衬底50具有用于形成第一类型的器件(例如，芯逻辑区域)的第一区域150A和用于形成第二类型的器件的第二区域150B(例如，输入/输出区域)。第一区域150A可以与第二区域150B在物理上分隔开(如分隔物151所示)，并且可以在区域150A和区域150B之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。第一区域150A和/或第二区域150B可以重叠或者可以与n型区域50N和/或p型区域50P分开。图21A、图22A、图23A和图24A示出了沿着参考截面A-A的第一区域150A和第二区域150B的截面图。图21B、图22B、图23B和图24B示出了截面C-C处的第一区域150A的平面视图，图21C、图22C、图23C和图24C示出了截面C-C处的第二区域150B的平面视图。在其他实施例中，衬底50可以具有多于两个的区域。
图21A至图21C示出了已沉积了电介质层92之后的第一区域150A和第二区域150B(类似于图14A至图14C)。图21A至图21C示出了第一区域150A和第二区域150B的具有类似特征的器件，但是在其他实施例中，不同的区域可以包括不同的器件或具有不同特征的器件，并且所有这样的变体都被认为是在本公开的范围内。
在图22A至图22C中，根据一些实施例，掩模层152被形成并且被图案化。掩模层152可以被形成在第一区域150A和第二区域150B中的电介质层92之上。掩模层152可以是例如光致抗蚀剂、光致抗蚀剂结构等，并且可以使用旋涂工艺或其他合适的技术来形成。然后可以对掩模层152进行图案化以使第一区域150A暴露。可以使用可接受的光刻技术来对掩模层152进行图案化。如图22A至图22C所示，图案化的掩模层152覆盖第二区域150B中的电介质层92(包括第二区域150B的凹槽90内的电介质层92)。
在图23A至图23C中，根据一些实施例，蚀刻工艺被执行以蚀刻第一区域150A中的电介质层92。蚀刻工艺可以类似于针对图16A至图16C所描述的工艺，并且因此在第一区域150A的凹槽90中形成角间隔件94。图23A和图23B示出了通过蚀刻工艺而被蚀刻的第一区域150A的虚设电介质层60，但是在其他实施例中，虚设电介质层60可以保留在沟道区域58上。如图23A和图23C所示，覆盖第二区域150B的掩模层152阻止第二区域150B的电介质层92被蚀刻工艺所蚀刻。
在图24A至图24C中，根据一些实施例，掩模层152被去除，并且在第一区域150A和第二区域150B中形成栅极堆叠。可以使用诸如蚀刻工艺或灰化工艺之类的适当工艺来去除掩模层152。栅极堆叠可以包括栅极电介质层96和栅极电极98(类似于针对图18A至图18C描述的栅极堆叠)，这些栅极堆叠可以使用诸如先前描述的那些合适的技术来形成。在一些实施例中，第一区域150A中的栅极堆叠可以与第二区域150B中的栅极堆叠同时形成。在其他实施例中，第一区域150A中的栅极电介质层96和/或栅极电极98可以在掩模层152被去除之前形成，并且第二区域150B中的栅极电介质层96和/或栅极电极98可以在掩膜层152被去除之后形成。
如图24A至图24C所示，栅极堆叠可以在第二区域150B中的电介质层92上形成。以此方式，用于第二区域150B中的器件的栅极电介质层可以包括电介质层92和虚设电介质层60，从而使得该器件具有有效地较厚的栅极电介质层。此外，在凹槽90内的电介质层92的存在可以在栅极电极98和外延源极/漏极区域82之间提供额外的间隔，以减少泄漏或电容。在一些情况下，较厚的栅极电介质层可以用于相对较高功率或较高电压器件，例如，输入/输出器件等。以此方式，可以针对单独的区域中的器件形成角间隔件94和较厚的栅极电介质层(但是使用一些相同的处理步骤)。针对图21A至图24C描述的实施例是示例，并且其他变体也是可能的，包括附加的掩蔽步骤、附加的沉积步骤、附加的蚀刻步骤等。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚拟栅极堆叠和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极堆叠被去除之后，牺牲层可以在沟道区域中被部分或全部去除。在一些实施例中，可以形成和蚀刻与本文所述的电介质层92相似的电介质层，其中该电介质层的区域被不完全地蚀刻以留下与本文所述的角间隔件94类似的剩余部分。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式形成ILD以及与替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利申请公开No.2016/0365414中所公开的那样来形成，该专利公开通过引用整体并入本文。
本文描述的实施例具有一些优点。本文描述的技术允许形成与栅极间隔件和鳍的沟道区域相邻的角间隔件。角间隔件可以通过以下步骤来形成：在去除虚设栅极之后沉积电介质层，然后控制电介质层的蚀刻以使得电介质层的一些部分保留作为角间隔件。角间隔件在替换栅极堆叠的形成期间被留在原处，这导致替换栅极堆叠的一些部分通过角间隔件与外延源极/漏极区域分隔。角间隔件提供的这种额外的间隔可以减少栅极堆叠和外延源极/漏极区域之间的寄生电容，从而可以改进器件的高速性能。此外，角间隔件的使用可以减少栅极堆叠和外延源极/漏极区域之间的电流泄漏。对于特定的应用，可以控制角区域的尺寸或形状。此外，使用角间隔件可以将栅极堆叠与外延源极/漏极区域分隔，而不会显着减小栅极堆叠的尺寸。在一些情况下，可以使用掩蔽步骤在衬底的单独的区域中形成角间隔件。在一些情况下，可以在不减小用于形成栅极堆叠的工艺窗口或增加漏极引起的势垒泄漏(DIBL)效应的情况下形成如本文所述的角间隔件。如此，在一些情况下，角间隔件可以实现本文所述的优点，而没有明显的工艺变化、器件布局变化或对器件性能的其他方面的影响。
根据实施例，一种器件包括：鳍，该鳍从半导体衬底突出；栅极堆叠，该栅极堆叠在鳍的侧壁之上并且沿着鳍的侧壁；栅极间隔件，该栅极间隔件沿着栅极堆叠的侧壁和鳍的侧壁；外延源极/漏极区域，该外延源极/漏极区域在鳍中并且与栅极间隔件相邻；以及角间隔件，该角间隔件在栅极堆叠和栅极间隔件之间，其中，该角间隔件沿着鳍的侧壁延伸，其中，栅极堆叠和鳍的侧壁之间的第一区域中没有该角间隔件，其中，栅极堆叠和栅极间隔件之间的第二区域中没有该角间隔件。在实施例中，该器件包括虚设栅极电介质层，该虚设栅极电介质层沿着鳍的侧壁延伸，其中，该虚设栅极电介质层在角间隔件和鳍之间。在实施例中，栅极堆叠包括与角间隔件物理接触的栅极电介质层。在实施例中，角间隔件包括氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。在实施例中，角间隔件沿着鳍的侧壁延伸
Figure BDA0002945769770000291
至
Figure BDA0002945769770000292
的范围内的距离。在实施例中，角间隔件在平面视图中具有三角形的截面。在实施例中，角间隔件的沿着栅极堆叠的侧壁延伸的表面具有凹入轮廓。在实施例中，栅极堆叠包括栅极电介质和栅极电极，其中，该栅极电介质与鳍物理接触。
根据实施例，一种器件包括：鳍，该鳍在衬底之上；栅极结构，该栅极结构在鳍的上表面和相对的侧壁上；栅极间隔件，该栅极间隔件沿着栅极结构的相对的侧壁，其中，该栅极间隔件的第一部分具有第一宽度，其中，该栅极间隔件的第二部分具有大于第一宽度的第二宽度，其中，第一部分比第二部分更靠近鳍，其中，第一宽度和第二宽度是在平行于鳍的侧壁的第一方向上测量到的；虚设电介质材料，该虚设电介质材料在鳍上，其中，该虚设电介质材料在鳍和栅极间隔件之间延伸；以及角间隔件，其中，该角间隔件中的每个角间隔件内插在栅极结构和栅极间隔件的第一部分中的相应的一个第一部分之间。在实施例中，栅极间隔件的第二部分与栅极结构物理接触。在实施例中，栅极结构的第一部分具有第三宽度，其中，栅极结构的第二部分具有大于第三宽度的第四宽度，其中，栅极结构的第一部分比栅极结构的第二部分更靠近鳍，其中，第三宽度和第四宽度是在第一方向上测量到的。在实施例中，栅极间隔件的第一部分在第一方向上被隔开第一距离，其中，第一距离大于第四宽度。在实施例中，角间隔件具有面向栅极结构的凸起侧壁。在实施例中，角间隔件的在第二方向上测量到的长度在
Figure BDA0002945769770000293
至
Figure BDA0002945769770000294
的范围内，第二方向与鳍的侧壁正交。在实施例中，角间隔件的在第一方向上具有最大宽度的部分与虚设电介质材料物理接触。在实施例中，角间隔件的材料与虚设电介质材料不同。
根据实施例，一种形成半导体器件的方法包括：形成鳍，该鳍从衬底突出；形成虚设栅极结构，该虚设栅极结构在鳍的沟道区域之上延伸；在虚设栅极结构的侧壁上形成第一间隔件层；在鳍上的与沟道区域相邻的位置处外延生长源极/漏极区域；去除所述虚设栅极结构，以形成凹槽；在凹槽内沉积第二间隔件层；在第二间隔件层上执行刻蚀工艺，其中，在执行该刻蚀工艺后，第二间隔件层的剩余部分保留在凹槽内以形成角间隔件，其中，角间隔件彼此分隔开，其中，角间隔件位于凹槽的与鳍相邻的角区域处；以及在凹槽内并且在角间隔件上形成替换栅极结构。在实施例中，蚀刻工艺使沟道区域暴露。在实施例中，形成替换栅极结构包括：在角间隔件上并且在凹槽中的沟道区域上沉积栅极电介质材料，其中，栅极电介质材料与沟道区域和第一间隔件层物理接触；以及在栅极电介质材料上沉积栅极电极材料。在实施例中，第二间隔件层的剩余部分各自具有
Figure BDA0002945769770000301
至
Figure BDA0002945769770000302
的范围内的长度。
上述概括了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：鳍，所述鳍从半导体衬底突出；栅极堆叠，所述栅极堆叠在所述鳍的侧壁之上并且沿着所述鳍的所述侧壁；栅极间隔件，所述栅极间隔件沿着所述栅极堆叠的侧壁和所述鳍的所述侧壁；外延源极/漏极区域，所述外延源极/漏极区域在所述鳍中并且与所述栅极间隔件相邻；以及角间隔件，所述角间隔件在所述栅极堆叠和所述栅极间隔件之间，其中，所述角间隔件沿着所述鳍的所述侧壁延伸，其中，所述栅极堆叠和所述鳍的所述侧壁之间的第一区域中没有所述角间隔件，其中，所述栅极堆叠和所述栅极间隔件之间的第二区域中没有所述角间隔件。
示例2.根据示例1所述的半导体器件，还包括虚设栅极电介质层，所述虚设栅极电介质层沿着所述鳍的所述侧壁延伸，其中，所述虚设栅极电介质层在所述角间隔件和所述鳍之间。
示例3.根据示例1所述的半导体器件，其中，所述栅极堆叠包括物理接触所述角间隔件的栅极电介质层。
示例4.根据示例1所述的半导体器件，其中，所述角间隔件包括氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
示例5.根据示例1所述的半导体器件，其中，所述角间隔件沿着所述鳍的所述侧壁延伸
Figure BDA0002945769770000311
至
Figure BDA0002945769770000312
的范围内的距离。
示例6.根据示例1所述的半导体器件，其中，所述角间隔件在平面视图中具有三角形截面。
示例7.根据示例1所述的半导体器件，其中，所述角间隔件的沿着所述栅极堆叠的所述侧壁延伸的表面具有凹入轮廓。
示例8.根据示例1所述的半导体器件，其中，所述栅极堆叠包括栅极电介质和栅极电极，其中，所述栅极电介质与所述鳍物理接触。
示例9.一种半导体器件，包括：鳍，所述鳍在衬底之上；栅极结构，所述栅极结构在所述鳍的上表面和相对的侧壁上；栅极间隔件，所述栅极间隔件沿着所述栅极结构的所述相对的侧壁，其中，所述栅极间隔件的第一部分具有第一宽度，其中，所述栅极间隔件的第二部分具有大于所述第一宽度的第二宽度，其中，所述第一部分比所述第二部分更靠近所述鳍，其中，所述第一宽度和所述第二宽度是在平行于所述鳍的侧壁的第一方向上测量到的；虚设电介质材料，所述虚设电介质材料在所述鳍上，其中，所述虚设电介质材料在所述鳍和所述栅极间隔件之间延伸；以及角间隔件，其中，所述角间隔件中的每个角间隔件内插在所述栅极结构和所述栅极间隔件的所述第一部分中的相应的一个第一部分之间。
示例10.根据示例9所述的半导体器件，其中，所述栅极间隔件的所述第二部分与所述栅极结构物理接触。
示例11.根据示例9所述的半导体器件，其中，所述栅极结构的第一部分具有第三宽度，其中，所述栅极结构的第二部分具有大于所述第三宽度的第四宽度，其中，所述栅极结构的所述第一部分比所述栅极结构的所述第二部分更靠近所述鳍，其中，所述第三宽度和第四宽度是在所述第一方向上测量到的。
示例12.根据示例11所述的半导体器件，其中，所述栅极间隔件的所述第一部分在所述第一方向上被间隔开第一距离，其中，所述第一距离大于所述第四宽度。
示例13.根据示例11所述的半导体器件，其中，所述角间隔件具有面向所述栅极结构的凸起侧壁。
示例14.根据示例9所述的半导体器件，其中，所述角间隔件的在第二方向上测量到的长度在
Figure BDA0002945769770000321
至
Figure BDA0002945769770000322
的范围内，所述第二方向与所述鳍的所述侧壁正交。
示例15.根据示例9所述的半导体器件，其中，所述角间隔件的在所述第一方向上具有最大宽度的部分与所述虚设电介质材料物理接触。
示例16.根据示例9所述的半导体器件，其中，所述角间隔件的材料与所述虚设电介质材料不同。
示例17.一种形成半导体器件的方法，所述方法包括：形成鳍，所述鳍从衬底突出；形成虚设栅极结构，所述虚设栅极结构在所述鳍的沟道区域之上延伸；在所述虚设栅极结构的侧壁上形成第一间隔件层；在所述鳍上的与所述沟道区域相邻的位置处外延生长源极/漏极区域；去除所述虚设栅极结构，以形成凹槽；在所述凹槽内沉积第二间隔件层；在所述第二间隔件层上执行刻蚀工艺，其中，在执行所述刻蚀工艺后，所述第二间隔件层的剩余部分保留在所述凹槽内以形成角间隔件，其中，所述角间隔件彼此分隔开，其中，所述角间隔件位于所述凹槽的与所述鳍相邻的角区域处；以及在所述凹槽内并且在所述角间隔件上形成替换栅极结构。
示例18.根据示例17所述的方法，其中，所述蚀刻工艺使所述沟道区域暴露。
示例19.根据示例17所述的方法，其中，形成所述替换栅极结构包括：在所述角间隔件上并且在所述凹槽中的所述沟道区域上沉积栅极电介质材料，其中，所述栅极电介质材料与所述沟道区域和所述第一间隔件层物理接触；以及在所述栅极电介质材料上沉积栅极电极材料。
示例20.根据示例17所述的方法，其中，所述第二间隔件层的所述剩余部分各自具有
Figure BDA0002945769770000331
至
Figure BDA0002945769770000332
的范围内的长度。

Claims (10)

1.一种半导体器件，包括：
鳍，所述鳍从半导体衬底突出；
栅极堆叠，所述栅极堆叠在所述鳍的侧壁之上并且沿着所述鳍的所述侧壁；
栅极间隔件，所述栅极间隔件沿着所述栅极堆叠的侧壁和所述鳍的所述侧壁；
外延源极/漏极区域，所述外延源极/漏极区域在所述鳍中并且与所述栅极间隔件相邻；以及
角间隔件，所述角间隔件在所述栅极堆叠和所述栅极间隔件之间，其中，所述角间隔件沿着所述鳍的所述侧壁延伸，其中，所述栅极堆叠和所述鳍的所述侧壁之间的第一区域中没有所述角间隔件，其中，所述栅极堆叠和所述栅极间隔件之间的第二区域中没有所述角间隔件。
2.根据权利要求1所述的半导体器件，还包括虚设栅极电介质层，所述虚设栅极电介质层沿着所述鳍的所述侧壁延伸，其中，所述虚设栅极电介质层在所述角间隔件和所述鳍之间。
3.根据权利要求1所述的半导体器件，其中，所述栅极堆叠包括物理接触所述角间隔件的栅极电介质层。
4.根据权利要求1所述的半导体器件，其中，所述角间隔件包括氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
5.根据权利要求1所述的半导体器件，其中，所述角间隔件沿着所述鳍的所述侧壁延伸
Figure FDA0002945769760000011
至
Figure FDA0002945769760000012
的范围内的距离。
6.根据权利要求1所述的半导体器件，其中，所述角间隔件在平面视图中具有三角形截面。
7.根据权利要求1所述的半导体器件，其中，所述角间隔件的沿着所述栅极堆叠的所述侧壁延伸的表面具有凹入轮廓。
8.根据权利要求1所述的半导体器件，其中，所述栅极堆叠包括栅极电介质和栅极电极，其中，所述栅极电介质与所述鳍物理接触。
9.一种半导体器件，包括：
鳍，所述鳍在衬底之上；
栅极结构，所述栅极结构在所述鳍的上表面和相对的侧壁上；
栅极间隔件，所述栅极间隔件沿着所述栅极结构的所述相对的侧壁，其中，所述栅极间隔件的第一部分具有第一宽度，其中，所述栅极间隔件的第二部分具有大于所述第一宽度的第二宽度，其中，所述第一部分比所述第二部分更靠近所述鳍，其中，所述第一宽度和所述第二宽度是在平行于所述鳍的侧壁的第一方向上测量到的；
虚设电介质材料，所述虚设电介质材料在所述鳍上，其中，所述虚设电介质材料在所述鳍和所述栅极间隔件之间延伸；以及
角间隔件，其中，所述角间隔件中的每个角间隔件内插在所述栅极结构和所述栅极间隔件的所述第一部分中的相应的一个第一部分之间。
10.一种形成半导体器件的方法，所述方法包括：
形成鳍，所述鳍从衬底突出；
形成虚设栅极结构，所述虚设栅极结构在所述鳍的沟道区域之上延伸；
在所述虚设栅极结构的侧壁上形成第一间隔件层；
在所述鳍上的与所述沟道区域相邻的位置处外延生长源极/漏极区域；
去除所述虚设栅极结构，以形成凹槽；
在所述凹槽内沉积第二间隔件层；
在所述第二间隔件层上执行刻蚀工艺，其中，在执行所述刻蚀工艺后，所述第二间隔件层的剩余部分保留在所述凹槽内以形成角间隔件，其中，所述角间隔件彼此分隔开，其中，所述角间隔件位于所述凹槽的与所述鳍相邻的角区域处；以及
在所述凹槽内并且在所述角间隔件上形成替换栅极结构。
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