DE102020132620A1 - Halbleitervorrichtung und Verfahren - Google Patents

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Kuei-Yu Kao
Shih-Yao Lin
Chih-Han Lin
Ming-Ching Chang
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Abstract

Eine Vorrichtung weist eine Finne, die von einem Halbleitersubstrat hervorsteht; einen Gate-Stapel über und entlang einer Seitenwand der Finne; einen Gateabstandshalter entlang einer Seitenwand des Gate-Stapels und entlang der Seitenwand der Finne; einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gateabstandshalter; und einen Eckenabstandshalter zwischen dem Gate-Stapel und dem Gateabstandshalter auf, wobei sich der Eckenabstandshalter entlang der Seitenwand der Finne erstreckt, wobei ein erster Bereich zwischen dem Gate-Stapel und der Seitenwand der Finne frei von dem Eckenabstandshalter ist, wobei ein zweiter Bereich zwischen dem Gate-Stapel und dem Gateabstandshalter frei von dem Eckenabstandshalter ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Anmeldung Nr. 63/025,332 , eingereicht am Freitag, 15. Mai 2020, welche Anmeldung hier durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen (-bauelemente) werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie zum Beispiel PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithografie zur Ausbildung von Schaltungskomponenten und Elementen darauf gefertigt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Strukturgröße, wodurch ermöglicht wird, dass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für einen FinFET gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6 und 7 sind Querschnittsansichten von Zwischenphasen beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 10D, 10E, 11A, 11B, 12A, 12B, 13A, 13B und 13C sind verschiedene Ansichten von Zwischenphasen beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 14A, 14B und 14C sind verschiedene Ansichten einer Zwischenphase bei der Abscheidung einer dielektrischen Schicht beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 15A, 15B und 15C sind Querschnittsansichten einer Zwischenphase bei der Abscheidung einer dielektrischen Schicht beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 16A, 16B und 16C sind verschiedene Ansichten einer Zwischenphase bei der Ausbildung von Eckenabstandshaltern beim Herstellen eines FinFET gemäß einigen Ausführungsformen.
    • 17A, 17B, 17C und 17D sind Querschnittsansichten einer Zwischenphase bei der Abscheidung einer dielektrischen Schicht beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 18A, 18B, 18C, 18D, 19A, 19B, 20A und 20B sind verschiedene Ansichten von Zwischenphasen beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
    • 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B und 24C sind verschiedene Ansichten von Zwischenphasen beim Herstellen von FinFETs mit Eckenabstandshaltern gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen beschreiben Prozesse zum Ausbilden von Abstandshaltern (Spacer), die die Ecken eines Ersatz-Gate-Stapels einer FinFET-Vorrichtung von angrenzenden epitaktischen Source/Drain-Bereichen trennen. Bei einigen Ausführungsformen wird nach dem Entfernen des Dummy-Gate-Stapels eine dielektrische Schicht in der Vertiefung abgeschieden, die am früheren Ort des Dummy-Gate-Stapels ausgebildet ist. Die dielektrische Schicht wird dann derart geätzt, dass Abschnitte der dielektrischen Schicht in den Eckbereichen der Vertiefung verbleiben. Diese verbleibenden Abschnitte der dielektrischen Schicht bilden „Eckenabstandshalter“ aus, die das Ausbilden des Ersatz-Gate-Stapels in den Eckbereichen der Vertiefung unterbinden. Die Eckenabstandshalter befinden sich zwischen dem Ersatz-Gate-Stapel und den epitaktischen Source/Drain-Bereichen und vergrößern somit den Trennungsabstand zwischen dem Ersatz-Gate-Stapel und den epitaktischen Source/Drain-Bereichen. Dieser vergrößerte Trennungsabstand zwischen dem Ersatz-Gate-Stapel und den epitaktischen Source/Drain-Bereichen kann parasitäre Kapazität und/oder Leckstrom zwischen dem Ersatz-Gate-Stapel und den epitaktischen Source/Drain-Bereichen verringern und kann daher Geschwindigkeit, Leistungsfähigkeit, Zuverlässigkeit und/oder Ausbeute einer FinFET-Vorrichtung verbessern.
  • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für einen FinFET gemäß einigen Ausführungsformen. Der FinFET weist eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. Isolationsbereiche 56 sind in dem Substrat 50 angeordnet, und die Finne 52 steht über und zwischen benachbarten Isolationsbereichen 56 hervor. Zwar sind die Isolationsbereiche 56 als vom Substrat 50 getrennt beschrieben/veranschaulicht, der Begriff „Substrat“, wie er vorliegend verwendet wird, kann jedoch in Bezug auf ein Halbleitersubstrat allein oder auf ein Halbleitersubstrat mit Isolationsbereichen verwendet werden. Außerdem ist die Finne 52 zwar als ein einziges, mit dem Substrat 50 durchgängiges Material veranschaulicht, die Finne 52 und/oder das Substrat 50 können jedoch ein einziges Material oder mehrere Materialien umfassen. In diesem Zusammenhang bezieht sich die Finne 52 auf den Abschnitt, der sich zwischen den benachbarten Isolierbereichen 56 erstreckt.
  • Eine dielektrische Gate-Schicht 96 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 52, und eine Gate-Elektrode 98 befindet sich über der dielektrischen Gate-Schicht 96. Source/Drain-Bereiche 82 sind bezüglich der dielektrischen Gate-Schicht 96 und der Gate-Elektrode 98 auf gegenüberliegenden Seiten der Finne 52 angeordnet. 1 veranschaulicht ferner Referenzschnittebenen, die in nachfolgenden Figuren verwendet werden. Die Schnittebene A-A verläuft entlang einer Längsachse der Gate-Elektrode 98 und in einer Richtung, die zum Beispiel senkrecht zur Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET ist. Die Schnittebene B-B ist senkrecht zur Schnittebene A-A und verläuft entlang einer Längsachse der Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET. Die Schnittebene D-D ist parallel zur Schnittebene A-A und verläuft durch einen Source/Drain-Bereich 82 des FinFET. Die Schnittebene E-E ist parallel zur Schnittebene B-B und verläuft durch die Gate-Elektrode 98 des FinFET. Der Klarheit halber nehmen nachfolgende Figuren auf diese Referenzschnittebenen Bezug.
  • Einige der vorliegend erörterten Ausführungsformen werden im Zusammenhang mit FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses (Gate-zuletzt-Prozesses) ausgebildet werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess (Gate-zuerst-Prozess) verwendet werden. Außerdem erwägen einige Ausführungsformen Aspekte, die in planaren Bauelementen verwendet werden, wie zum Beispiel planaren FETs, Nanostruktur- (z. B. Nanofolien-, Nanodraht-, Gate-All-Around- oder dergleichen) Feldeffekttransistoren (NSFETs) oder dergleichen.
  • 2 bis 20B sind Querschnittsansichten von Zwischenphasen beim Herstellen von FinFETs gemäß einigen Ausführungsformen. 2 bis 7 veranschaulichen die Referenzschnittebene A-A, die, abgesehen von Mehrfach-Finnen/FinFETs, in 1 veranschaulicht ist. 8A, 9A, 10A, 11A, 12A, 13A, 14A, 16A, 18A, 19A und 20A sind entlang der in 1 gezeigten Referenzschnittebene A-A veranschaulicht, und 8B, 9B, 10B, 11B, 12B, 13B, 14B, 16B, 18B, 18D, 19B und 20B sind entlang einer ähnlichen Schnittebene B-B veranschaulicht, die, abgesehen von Mehrfach-Finnen/FinFETs, in 1 veranschaulicht ist. 8C, 9C, 10C, 13C, 14C, 16C, 17A, 17B, 17C, 17D und 18C sind als Draufsichten in der in 8A und 8B veranschaulichten Schnittebene C-C veranschaulicht. Die Schnittebene C-C ist ein Querschnitt durch den Kanalbereich 58 und die epitaktischen Source/Drain-Bereiche 82 (siehe 10A-E) einer Finne 52 und ist parallel zu einer Hauptfläche des Substrats 50. 10D und 10E sind in der Referenzschnittebene D-D veranschaulicht, die, abgesehen von Mehrfach-Finnen/FinFETs, in 1 veranschaulicht ist. 15A, 15B und 15C sind in der in 1 und 14C veranschaulichten Referenzschnittebene E-E veranschaulicht.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator- (SOI- bzw. Semiconductor on Insulator-) Substrat oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, etwa ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide- bzw. BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, etwa ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon umfassen.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann dem Ausbilden von Bauelementen vom n-Typ dienen, etwa NMOS-Transistoren, z. B. n-FinFETs. Der p-Bereich 50P kann dem Ausbilden von Bauelementen vom p-Typ dienen, etwa PMOS-Transistoren, z. B. p-FinFETs. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch den Teiler 51 veranschaulicht), und eine beliebige Anzahl von Bauelementmerkmalen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein.
  • In 3 sind Finnen 52 in dem Substrat 50 ausgebildet. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 durch Ätzen von Gräben in das Substrat 50 in dem Substrat 50 ausgebildet werden. Das Ätzen kann ein beliebiges annehmbares Ätzverfahren sein, etwa reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE - Neutral Beam Etch) oder dergleichen oder Kombinationen davon. Das Ätzen kann anisotrop sein.
  • Die Finnen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnen 52 können beispielsweise unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren. Bei einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Finnen 52 verbleiben.
  • In 4 ist ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 ausgebildet. Das Isoliermaterial 54 kann ein Oxid wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch eine chemische Gasphasenabscheidung mit einem Plasma hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasmasystem und Nach-Aushärten zur Umwandlung in ein anderes Material wie etwa ein Oxid) oder dergleichen oder eine Kombination davon ausgebildet werden. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess ausgebildet werden, können verwendet werden. Bei der veranschaulichten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Nachdem das Isoliermaterial ausgebildet wurde, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 54 derart ausgebildet, dass überschüssiges Isoliermaterial 54 die Finnen 52 bedeckt. Zwar ist das isolierende Material 54 als eine einzelne Schicht veranschaulicht, bei einigen Ausführungsformen können jedoch mehrere Schichten verwendet werden. Beispielsweise kann bei einigen Ausführungsformen zuerst eine Auskleidung (nicht gezeigt) entlang einer Fläche des Substrats 50 und der Finnen 52 ausgebildet werden. Danach kann ein Füllmaterial, zum Beispiel die vorstehend erörterten, über der Auskleidung ausgebildet werden.
  • In 5 wird ein Entfernungsprozess auf das Isoliermaterial 54 angewendet, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess wie zum Beispiel chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 derart frei, dass die oberen Flächen der Finnen 52 und des Isolationsmaterials 54 nach Abschluss des Planarisierungsprozesses eben sind. Bei Ausführungsformen, in denen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske derart freilegen oder entfernen, dass die oberen Flächen der Maske bzw. der Finnen 52 und des Isolationsmaterials 54 nach Abschluss des Planarisierungsprozesses eben sind.
  • In 6 wird das Isoliermaterial 54 vertieft, um Grabenisolationsbereiche (Shallow Trench Isolation- bzw. STI-Bereiche) 56 auszubilden. Das Isoliermaterial 54 wird derart vertieft, dass obere Abschnitte der Finnen 52 in dem n-Bereich 50N und dem p-Bereich 50P zwischen benachbarten STI-Bereichen 56 hervorstehen. Ferner können die oberen Flächen der STI-Bereiche 56 eine flache Fläche wie veranschaulicht, eine konvexe Fläche, eine konkave Fläche (etwa durch Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 kann können durch eine angemessene Ätzung flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 56 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, beispielsweise eines Ätzprozesses, der gegenüber dem Material des Isoliermaterials 54 selektiv ist (d. h. der das Material des Isoliermaterials 54 mit einer schnelleren Rate ätzt als das Material der Finnen 52). Es kann beispielsweise eine Oxidentfernung verwendet werden, die zum Beispiel verdünnte Fluorwasserstoffsäure (dHF) verwendet.
  • Der mit Bezug auf 2 bis 6 beschriebene Prozess stellt lediglich ein Beispiel dafür dar, wie die Finnen 52 ausgebildet werden können. Bei einigen Ausführungsformen können die Finnen durch einen epitaktischen Wachstumsprozess ausgebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch aufgewachsen werden und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen so aus der dielektrischen Schicht hervorstehen, dass sie Finnen ausbilden. Zusätzlich können bei einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 vertieft werden und ein Material, das verschieden von den Finnen 52 ist, kann über den vertieften Finnen 52 epitaktisch aufgewachsen werden. Bei solchen Ausführungsformen umfassen die Finnen 52 das vertiefte Material sowie das über dem vertieften Material angeordnete epitaktisch aufgewachsene Material. Bei einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaktische Strukturen können dann unter Verwendung eines Materials, das von dem Substrat 50 verschieden ist, in den Gräben epitaktisch aufgewachsen werden und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen so aus der dielektrischen Schicht hervorstehen, dass sie die Finnen 52 ausbilden. Bei einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktischen Strukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorherige und nachfolgende Implantationen vermieden werden können, In-situ- und Implantationsdotierung können jedoch auch zusammen verwendet werden.
  • Ferner kann es vorteilhaft sein, in dem n-Bereich 50N (z. B. ein NMOS-Bereich) ein anderes Material als das Material im p-Bereich 50P (z. B. ein PMOS-Bereich) epitaktisch aufzuwachsen. Bei verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen ausgebildet werden. Die verfügbare Materialien zum Ausbilden von III-V-Verbindungshalbleitern umfassen, sind aber nicht beschränkt auf, zum Beispiel Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Ferner können in 6 angemessene Wannen (nicht gezeigt) in den Finnen 52 und/oder dem Substrat 50 ausgebildet sein. Bei einigen Ausführungsformen kann eine p-Wanne in dem n-Bereich 50N ausgebildet werden und eine n-Wanne kann in dem p-Bereich 50P ausgebildet werden. Bei einigen Ausführungsformen werden sowohl im n-Bereich 50N als auch im p-Bereich 50P eine p-Wanne oder eine n-Wanne ausgebildet.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotolacks und/oder anderer Masken (nicht gezeigt) implementiert werden. Beispielsweise kann ein Fotolack über den Finnen 52 und den STI-Bereichen 56 in dem n-Bereich 50N ausgebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P des Substrats 50 freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik ausgebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Nachdem das Fotolack strukturiert wurde, wird eine n-Fremdstoffimplantation in dem p-Bereich 50P durchgeführt und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass n-Fremdstoffe in den n-Bereich 50N implantiert werden. Die n-Fremdstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die mit einer Konzentration kleiner oder gleich 1018 cm-3, wie z. B. zwischen ungefähr 1016cm-3 und ungefähr 1018 cm-3 in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, beispielsweise durch einen annehmbaren Veraschungsprozess.
  • Im Anschluss an die Implantation des p-Bereichs 50P wird ein Fotolack über den Finnen 52 und den STI-Bereichen 56 in dem p-Bereich 50P ausgebildet. Der Fotolack wird strukturiert, um den n-Bereich 50N des Substrats 50 freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik ausgebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Nachdem das Fotolack strukturiert wurde, kann eine p-Fremdstoffimplantation in dem n-Bereich 50N durchgeführt werden und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass p-Fremdstoffe in den p-Bereich 50P implantiert werden. Die p-Fremdstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die mit einer Konzentration kleiner oder gleich 1018 cm-3, wie z. B. zwischen ungefähr 1016 cm-3 und ungefähr 1018 cm-3 in den Bereich implantiert werden. Nach der Implantation kann der Fotolack entfernt werden, beispielsweise durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperschritt durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Fremdstoffe zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien epitaktischer Finnen während des Wachstums in situ dotiert werden, wodurch die Implantationen vermieden werden können, In-situ- und Implantationsdotierung können jedoch auch zusammen verwendet werden.
  • In 7 ist eine dielektrische Dummy-Schicht 60 auf den Finnen 52 ausgebildet. Die dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß einer annehmbaren Technik abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht 62 wird über der dielektrischen Dummy-Schicht 60 ausgebildet, und eine Maskenschicht 64 wird über der Dummy-Gate-Schicht 62 ausgebildet. Die Dummy-Gate-Schicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden und dann zum Beispiel durch eine CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus einem leitfähigen oder einem nicht leitfähigen Material sein und kann aus der Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Abscheidung durch Kathodenzerstäubung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsbereichen, z. B. den STI-Bereichen 56 und/oder der dielektrischen Dummy-Schicht 60, aufweisen. Die Maskenschicht 64 kann eine oder mehrere Schichten aus zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 über den n- Bereich 50N und den p-Bereich 50P ausgebildet. Es ist zu beachten, dass die dielektrische Dummy-Schicht 60 lediglich aus Gründen der Veranschaulichung so gezeigt ist, dass sie nur die Finnen 52 bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 60 derart abgeschieden werden, dass die dielektrische Dummy-Schicht 60 die STI-Bereiche 56 bedeckt und sich dabei über den STI-Bereichen und zwischen der dielektrischen Dummy-Schicht 62 und den STI-Gebieten 56 erstreckt.
  • 8A bis 20B veranschaulichen verschiedene zusätzliche Schritte beim Herstellen von Ausführungsform-Vorrichtungen. 8A bis 20B veranschaulichen Merkmale entweder im n-Bereich 50N oder im p-Bereich 50P. Beispielsweise können die in 8A bis 20B veranschaulichten Strukturen sowohl auf den n-Bereich 50N als auch den p-Bereich 50P anwendbar sein. Unterschiede zwischen den Strukturen des n-Bereichs 50N und denen des p-Bereichs 50P werden (sofern vorhanden) in dem Text beschrieben, der jede Figur begleitet. 8C, 9C, 10C, 13C, 14C, 16C, 17A, 17B, 17C, 17D und 18C sind als Draufsichten durch die Struktur in der in 8A und 8B veranschaulichten Schnittebene C-C veranschaulicht. Es wird darauf hingewiesen, dass die in 8A und 8B gezeigte Schnittebene C-C unter der oberen Fläche der Kanalbereiche 58 der Finnen 52 liegt.
  • In 8A, 8B und 8C kann die Maskenschicht 64 (siehe 7) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 74 auszubilden. Die Struktur der Masken 74 kann dann auf die Dummy-Gate-Schicht 62 übertragen werden. Bei einigen Ausführungsformen (nicht veranschaulicht) kann die Struktur der Masken 74 auch durch eine annehmbare Ätztechnik auf die dielektrische Dummy-Schicht 60 übertragen werden, um Dummy-Gates 72 auszubilden. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann verwendet werden, um die einzelnen Dummy-Gates 72 physisch von angrenzenden Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der entsprechenden epitaktischen Finnen 52 ist.
  • Außerdem in 8A-C: Gateversiegelungsabstandshalter 80 können auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 ausgebildet sein. Die Gateversiegelungsabstandshalter 80 können durch eine thermische Oxidation oder eine Abscheidung gefolgt von einer anisotropen Ätzung ausgebildet werden. Die Gateversiegelungsabstandshalter 80 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen ausgebildet werden.
  • Unter Bezugnahme auf 8C können bei einigen Ausführungsformen die Masken 74 oder die Dummy-Gates 72 nahe den Finnen 52 ein aufgeweitetes Profil aufweisen. Bei einigen Fällen kann das aufgeweitete Profil auf Topografie oder Beladung zurückzuführen sein, die die Lithografie- und/oder Ätzschritte beeinflusst, die die Masken 74 oder die Dummy-Gates 72 ausbilden. Zum Beispiel wird bei einigen Fällen ein Dummy-Gate 72 mit einem Seitenverhältnis (Höhe:Breite) von ungefähr 4:1 oder mehr mit größerer Wahrscheinlichkeit mit einem aufgeweiteten Profil nahe den Finnen 52 ausgebildet. Die Dummy-Gates 72 können ein aufgeweitetes Profil derart aufweisen, dass sie eine Breite W2 nahe den Finnen 52 aufweisen, die größer ist als eine Breite W1 weitab der Finnen 52. Bei einigen Ausführungsformen können Bereiche der Dummy-Gates 72 weitab der Finnen 52 eine Breite W1 aufweisen, die zwischen ungefähr 10 nm und ungefähr 30 nm liegt. Bei einigen Ausführungsformen können Bereiche der Dummy-Gates 72 nahe den Finnen 52 eine Breite W2 aufweisen, die zwischen ungefähr 11 nm und ungefähr 40 nm liegt. Die Breite W2 kann um eine Breite W3, die zwischen ungefähr 1 nm und ungefähr 10 nm liegt, größer sein als die Breite W1. Bei einigen Ausführungsformen kann die Breite W3 im Bereich von ungefähr 10 % bis ungefähr 30 % der Breite W1 liegen. Neben diesen sind andere Breiten möglich, und die Bereiche der Dummy-Gates 72 mit aufgeweitetem Profil können eine andere Form oder Größe als die gezeigte aufweisen. Bei einigen Ausführungsformen werden die Fotolithografie- oder Ätzschritte gesteuert, um ein gewünschtes aufgeweitetes Profil der Dummy-Gates 72 nahe den Finnen 52 zu erzeugen, etwa durch angemessene Auswahl des Seitenverhältnisses der Dummy-Gates 72. Bei einigen Ausführungsformen weisen auf oberen Flächen der Finnen 52 ausgebildete Abschnitte der Dummy-Gates 72 (z. B. wie in 8B gezeigt) kein aufgeweitetes Profil nahe den Finnen 52 auf. Auf diese Weise kann ein Dummy-Gate 72 ausgebildet werden, das ein aufgeweitetes Profil nahe Seitenwänden einer Finne 52 und nicht nahe einer oberen Fläche der Finne 52 aufweist. Die auf den oberen Flächen der Finnen 52 ausgebildeten Abschnitte der Dummy-Gates 72 können eine Breite aufweisen, die ungefähr gleich der Breite W1 oder der Breite W2 ist, oder eine andere Breite aufweisen, etwa eine Breite zwischen den Breiten W1 und W2, oder eine ganz andere Breite.
  • Nach der Ausbildung der Gateversiegelungsabstandshalter 80 können Implantationen für schwach dotierte Source/Drain-Bereiche (LDD-Bereiche) (nicht explizit veranschaulicht) durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann, ähnlich wie bei den vorstehend mit Bezug auf 6 erörterten Implantationen, eine Maske, etwa ein Fotolack, über dem n-Bereich 50N ausgebildet werden, wobei der p-Bereich 50P freiliegt, und Fremdstoffe angemessenen Typs (z. B. p-Fremdstoffe) können in die freiliegenden Finnen 52 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Danach kann eine Maske, etwa ein Fotolack, über dem p-Bereich 50P ausgebildet werden, wobei die n-Bereiche 50N freiliegen, und Fremdstoffe angemessenen Typs (z. B. n-Fremdstoffe) können in die freiliegenden Finnen 52 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Fremdstoffe können beliebige der zuvor erörterten n-Fremdstoffe sein, und die p-Fremdstoffe können beliebige der zuvor erörterten p-Fremdstoffe sein. Die Fremdstoffkonzentration der schwach dotierten Source/Drain-Bereiche kann zwischen 1015 cm-3 und 1019 cm-3 liegen. Ein Temperschritt kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Fremdstoffe zu aktivieren.
  • In 9A, 9B und 9C sind Gateabstandshalter 86 auf den Gateversiegelungsabstandshaltern 80 entlang von Seitenwänden der Dummy-Gates 72 und der Masken 74 ausgebildet. Die Gateabstandshalter 86 können durch konformes Abscheiden eines isolierenden Materials und anschließendes anisotropes Ätzen des isolierenden Materials ausgebildet werden. Das isolierende Material der Gateabstandshalter 86 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein. Die Gateabstandshalter 86 können aus einer Schicht isolierenden Materials oder aus mehreren Schichten verschiedener isolierender Materialien ausgebildet werden. Die Gateversiegelungsabstandshalter 80 und die Gateabstandshalter 86 können gemeinsam als Abstandshalter 85 bezeichnet werden. Unter Bezugnahme auf 9C kann bei einigen Ausführungsformen die Dicke S1 der Abstandshalter 85 in Bereichen weitab der Finnen 52 zwischen ungefähr 15 Å und ungefähr 1100 Å liegen. Bei einigen Ausführungsformen liegt die Dicke S2 der Abstandshalter 85 in Bereichen nahe den Finnen 52 zwischen ungefähr 5 Å und ungefähr 1000 Å, was ungefähr 10 Å bis ungefähr 100 Å kleiner als S1 sein kann. Bei einigen Ausführungsformen liegt das Verhältnis der Dicken S2:S1 zwischen ungefähr 1:1,1 und ungefähr 1:1,5. Andere Dicken oder relative Dicken sind möglich.
  • Es ist zu beachten, dass die vorstehende Offenbarung einen Prozess zum Ausbilden von Abstandshaltern und LDD-Bereichen allgemein beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden oder es kann eine andere Schrittabfolge verwendet werden (z. B. können die Gateversiegelungsabstandshalter 80 vor dem Ausbilden der Gateabstandshalter 86 nicht geätzt werden, was zu „L-förmigen“ Gateversiegelungsabstandshaltern führt, Abstandshalter können ausgebildet und entfernt werden und/oder dergleichen). Außerdem können die Bauelemente vom n-Typ und p-Typ unter Verwendung unterschiedlicher Strukturen und Schritte ausgebildet werden. Beispielsweise können LDD-Bereiche für Bauelemente vom n-Typ vor dem Ausbilden der Gateversiegelungsabstandshalter 80 ausgebildet werden, während LDD-Bereiche für Bauelemente vom p-Typ nach dem Ausbilden der Gateversiegelungsabstandshalter 80 ausgebildet werden können.
  • In 10A, 10B und 10C sind epitaktische Source/Drain-Bereiche 82 in den Finnen 52 ausgebildet. Die epitaktischen Source/Drain-Bereiche 82 werden derart in den Finnen 52 ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 82 angeordnet ist. Bei einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche 82 in die Finnen 52 erstrecken und diese auch durchdringen. Bei einigen Ausführungsformen werden die Gateabstandshalter 86 dazu verwendet, die epitaktischen Source/Drain-Bereiche 82 um einen angemessenen seitlichen Abstand von den Dummy-Gates 72 zu trennen, sodass die epitaktischen Source/Drain-Bereiche 82 die nachfolgend ausgebildeten Gates der sich ergebenden FinFETs nicht kurzschließen. Bei einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche 82 unter die Gateabstandshalter 86 erstrecken, wie in 10B-C gezeigt ist. Ein Material der epitaktischen Source/Drain-Bereiche 82 kann so gewählt werden, dass in den entsprechenden Kanalbereichen 58 eine mechanische Spannung ausgeübt wird, wodurch die Leistungsfähigkeit verbessert wird.
  • Die epitaktischen Source/Drain-Bereiche 82 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P und Ätzen der Source/Drain-Bereiche der Finnen 52 in dem n-Bereich 50N ausgebildet werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem n-Bereich 50N in den Vertiefungen epitaktisch aufgewachsen. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges annehmbares Material umfassen, etwa ein für n-FinFETs angemessenes. Wenn die Finne 52 zum Beispiel aus Silizium ist, können die epitaktischen Source/Drain-Bereiche 82 in dem n-Bereich 50N Materialien umfassen, die in dem Kanalbereich 58 eine Zugbelastung ausüben, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem n-Bereich 50N können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 82 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N und Ätzen der Source/Drain-Bereiche der Finnen 52 in dem p-Bereich 50P ausgebildet werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem p-Bereich 50P in den Vertiefungen epitaktisch aufgewachsen. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges annehmbares Material umfassen, etwa ein für p-FinFETs angemessenes. Wenn die Finne 52 zum Beispiel aus Silizium ist, können die epitaktischen Source/Drain-Bereiche 82 in dem p-Bereich 50P Materialien umfassen, die in dem Kanalbereich 58 eine Druckbelastung ausüben, wie etwa Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem p-Bereich 50P können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 82 und/oder die Finnen 52 können mit Dotierstoffen implantiert werden, um Source/Drain-Bereiche auszubilden, ähnlich dem zuvor erörterten Prozess zum Ausbilden schwach dotierter Source/Drain-Bereiche, gefolgt von einem Temperschritt. Die Source/Drain-Bereiche können eine Fremdstoffkonzentration zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n- und/oder p-Fremdstoffe für Source/Drain-Bereiche können beliebige der zuvor erörterten Fremdstoffe sein. Bei einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 82 während des Wachstums in situ dotiert werden.
  • 10D und 10E veranschaulichen Querschnitte eines FinFET in der Referenzschnittebene D-D. Als Ergebnis der Epitaxieprozesse, die zur Ausbildung der epitaktischen Source/Drain-Bereiche 82 in dem n-Bereich 50N und dem p-Bereich 50P verwendet werden, weisen obere Flächen der epitaktischen Source/Drain-Bereiche Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 52 hinweg erstrecken. Bei einigen Ausführungsformen führen diese Facetten dazu, dass aneinandergrenzende Source/Drain-Bereiche 82 desselben FinFET sich vereinigen, wie durch 10D veranschaulicht ist. Bei anderen Ausführungsformen bleiben aneinandergrenzende Source/Drain-Bereiche 82 nach Abschluss des Epitaxieprozesses getrennt, wie durch 10D veranschaulicht ist. Bei den in 10C und 10D veranschaulichten Ausführungsformen werden Gateabstandshalter 86 ausgebildet, die einen Abschnitt der Seitenwände der Finnen 52 bedecken und sich über die STI-Bereiche 56 erstrecken und dadurch das epitaktische Wachstum unterbinden. Bei einigen anderen Ausführungsformen kann die Abstandshalterätzung, die zur Ausbildung der Gateabstandshalter 86 verwendet wird, angepasst werden, um das Abstandshaltermaterial zu entfernen, um zu ermöglichen, dass sich der epitaktisch aufgewachsene Bereich bis zur Fläche des STI-Bereichs 56 erstreckt.
  • In 11A und 11B wird ein erstes Zwischenschichtdielektrikum (ILD - Interlayer Dielectric) 88 über der in 10A und 10B veranschaulichten Struktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material ausgebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa durch CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess ausgebildet werden, können verwendet werden. Bei einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 87 zwischen dem ersten ILD 88 und den epitaktischen Source/Drain-Bereichen 82, den Masken 74 und den Gateabstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine niedrigere Ätzrate aufweist als das Material des darüberliegenden ersten ILD 88.
  • In 12A und 12B kann ein Planarisierungsprozess, wie zum Beispiel CMP, durchgeführt werden, um zu bewirken, dass die obere Fläche des ersten ILD 88 in der gleichen Ebene liegt wie die oberen Flächen der Dummy-Gates 72 oder der Masken 74. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 entfernen und kann Abschnitte der Gateversiegelungsabstandshalter 80 und der Gateabstandshalter 86 entlang von Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess können obere Flächen der Dummy-Gates 72, der Gateversiegelungsabstandshalter 80, der Gateabstandshalter 86 und des ersten ILD 88 eben sein. Demgemäß sind die oberen Flächen der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 verbleiben, wobei in diesem Fall der Planarisierungsprozess bewirkt, dass die obere Fläche des ersten ILD 88 in der gleichen Ebene liegt wie die oberen Flächen der oberen Fläche der Masken 74.
  • In 13A, 13B und 13C werden die Dummy-Gates 72 und die Masken 74 (sofern vorhanden) in einem Ätzschritt (oder mehreren Ätzschritten) derart entfernt, dass Vertiefungen 90 ausgebildet werden. 13A-B veranschaulichen Querschnittsansichten in der Referenzschnittebene A-A bzw. B-B. 13C zeigt in einer Draufsicht auf die in 13A-B gezeigte Referenzschnittebene C-C einen Schnitt durch den Kanalbereich 58 und die epitaktischen Source/Drain-Bereiche 82. Bei einigen Ausführungsformen werden die Dummy-Gates 72 entfernt und die dielektrische Dummy-Schicht 60 verbleibt und wird durch die Vertiefungen 90 freigelegt. Bei einigen Ausführungsformen wird die Vertiefung 90 seitlich durch die dielektrische Dummy-Schicht 60 und die Abstandshalter 85 begrenzt. Jede Vertiefung 90 liegt über einem Kanalbereich 58 einer jeweiligen Finne 52, die zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 82 angeordnet ist. Während der Entfernung kann die dielektrische Dummy-Schicht 60 als Ätzstoppschicht beim Ätzen der Dummy-Gates 72 verwendet werden.
  • Bei einigen Ausführungsformen resultiert das aufgeweitete Profil der Dummy-Gates 72 nahe den Finnen 52 darin, dass die Vertiefungen 90 ein aufgeweitetes Profil nahe den Finnen 52 aufweisen, wie in 13C veranschaulicht ist. Beispielsweise können Bereiche der Vertiefungen 90 nahe den Finnen 52 eine Breite W5 aufweisen, die größer ist als eine Breite W4 von Bereichen der Vertiefungen 90 weitab der Finnen 52. Bei einigen Ausführungsformen können Bereiche der Vertiefungen 90, die weitab der Finnen 52 sind, eine Breite W4 aufweisen, die ungefähr so groß ist wie die Breite W1 (siehe 8C). Bei einigen Ausführungsformen können Bereiche der Vertiefungen 90, die nahe den Finnen 52 sind, eine Breite W5 aufweisen, die zwischen ungefähr 100 Ä und ungefähr 300 Ä liegt, was ungefähr 1 Ä bis ungefähr 1200 Ä größer als die Breite W3 sein kann. Auf diese Weise können die Vertiefungen 90 an die Finnen 52 angrenzende Eckbereiche 91 aufweisen, die im Vergleich zu Bereichen der Vertiefungen 90, die weitab der Finnen 52 sind, seitlich hervorstehen. Die Vertiefungen 90 können sich näher an die epitaktischen Source/Drain-Bereichen 82 erstrecken als Bereiche der Vertiefungen 90, die weitab der Finnen 52 sind. Beispielhafte Eckbereiche 91 sind in 13C angegeben.
  • Bei einigen Ausführungsformen können die Eckbereiche 91 um einen Abstand D1, der zwischen ungefähr 0,5 Å und ungefähr 600 Å liegt, entlang der Finnen 52 hervorstehen und um einen Abstand D2, der zwischen ungefähr 0,5 Å und ungefähr 600 Å liegt, senkrecht zu den Finnen 52 hervorstehen. Andere Abstände sind möglich. Bei anderen Ausführungsformen können die Eckbereiche 91 eine andere Form oder Größe als in 13C gezeigt aufweisen. Beispielsweise können die Seitenwände der Abstandshalter 85 an den Eckbereichen 91 gerade, gekrümmt, konkav, konvex, unregelmäßig usw. sein.
  • Bei einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Der anisotrope Trockenätzprozess kann Verwenden eines (oder mehrerer) reaktiver Gase umfassen, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gateabstandshalter 86 signifikant zu ätzen. Bei einigen Ausführungsformen umfasst der anisotrope Trockenätzprozess Erzeugen eines Plasmas mit einer Leistung zwischen ungefähr 10 Watt und ungefähr 1000 Watt. Der anisotrope Trockenätzprozess kann bei einem Druck zwischen ungefähr 5 mTorr und ungefähr 500 mTorr und einer Prozesstemperatur zwischen ungefähr 40 °C und ungefähr 100 °C durchgeführt werden. Der anisotrope Trockenätzprozess kann eine Vorspannungsleistung von zwischen ungefähr 10 Watt und ungefähr 800 Watt aufweisen. Bei einigen Ausführungsformen können bei dem anisotropen Trockenätzprozess ein oder mehrere Prozessgase wie HBr, C12, H2, N2, O2, CxFy, CHxFy oder dergleichen oder Kombinationen davon verwendet werden. Zum Beispiel umfasst der anisotrope Ätzprozess bei einigen Ausführungsformen Strömen von HBr mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 500 sccm, Strömen von Cl2 mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 200 sccm, Strömen von He mit einer Flussrate zwischen ungefähr 50 sccm und ungefähr 1000 sccm, Strömen von CF4 mit einer Flussrate zwischen ungefähr 1 sccm und ungefähr 50 sccm, Strömen von CH2F2 mit einer Flussrate zwischen ungefähr 5 sccm und ungefähr 20 sccm und/oder Strömen von O2 mit einer Flussrate zwischen ungefähr 5 sccm und ungefähr 20 sccm. Andere Prozessgase oder Prozessbedingungen sind möglich.
  • In 14A, 14B und 14C wird gemäß einigen Ausführungsformen eine dielektrische Schicht 92 über der Struktur und innerhalb der Vertiefungen 90 abscheiden. Die dielektrische Schicht 92 kann als eine konforme Schicht abgeschieden werden, die sich über die STI-Bereiche 56, das ILD 88, die CESL 87, die Gateversiegelungsabstandshalter 80 und die Gateabstandshalter 86 erstreckt. Die dielektrische Schicht 92 kann sich entlang von Seitenwänden der Vertiefungen 90 und über die dielektrische Dummy-Schicht 60 innerhalb der Vertiefungen 90 erstrecken. In 14C sind Abschnitte der dielektrischen Schicht 92, die auf Seitenwänden abgeschieden sind, als dielektrische Schicht 92 bezeichnet, und Abschnitte, die auf oberen Flächen (z. B. den seitlichen Flächen) abgeschieden sind, sind als dielektrische Schicht 92' bezeichnet. Bei einigen Ausführungsformen wird die dielektrische Schicht 92 derart ausgebildet, dass sie auf den oberen Flächen der dielektrische Dummy-Schicht 60 innerhalb der Vertiefungen 90 eine Dicke T1 aufweist, die zwischen ungefähr 0,5 Å und ungefähr 300 Å liegt. Die dielektrische Schicht 92 kann eine Dicke T2 auf Seitenwänden der dielektrische Dummy-Schicht 60 aufweisen, die zwischen ungefähr 0,5 Å und ungefähr 300 Å liegt. Bei einigen Ausführungsformen wird die dielektrische Schicht 92 auf Seitenwänden der Gateabstandshalter 85 mit einer Dicke T3 zwischen ungefähr 0,5 Å und ungefähr 300 Å ausgebildet. Die Dicken T1, T2 und/oder T3 können ähnliche Dicken oder unterschiedliche Dicken sein. Wie in 14C gezeigt ist, füllt die dielektrische Schicht 92 die Eckbereiche 91 der Vertiefungen 90 oder füllt diese teilweise. Füllen der Eckbereiche 91 mit der dielektrischen Schicht 92 ermöglicht der Ausbildung von Eckenabstandshaltern 94, die detaillierter mit Bezug auf 16A-C beschrieben werden. Dementsprechend kann die Menge an abgeschiedenem Material der dielektrischen Schicht 92 auf der Größe der Eckbereiche 91 basieren. Bei einigen Ausführungsformen füllt die dielektrische Schicht 92 die Eckbereiche 91 seitlich bis zu einer Dicke T4, gemessen von der Ecke der Eckbereiche 91. Die Dicke T4 kann zwischen ungefähr 0,5 Å und ungefähr 600 Å liegen und kann größer als, kleiner als oder etwa gleich dem Abstand D1 sein (siehe 13C). Andere Dicken sind möglich.
  • Die dielektrische Schicht 92 kann mit einer im Wesentlichen einheitlichen Dicke entlang einer Fläche ausgebildet werden oder kann mit einer variierenden Dicke entlang einer Fläche ausgebildet werden. Zum Beispiel kann die dielektrische Schicht 92 mit einem Dickenprofil auf Seitenwänden der Vertiefung 90 ausgebildet werden, das einheitlich ist oder das variiert, etwa derart, dass es nahe der Oberseite der Vertiefung 90 am dicksten ist oder nahe dem Boden der Vertiefung 90 am dicksten ist. Andere Dickenprofile sind möglich, etwa Ausbilden einer dielektrischen Schicht 92 mit vertikalen Flächen, schrägen Fläche, geraden Flächen, gekrümmten Flächen, konvexen Flächen, konkaven Flächen, unregelmäßigen Flächen usw. Bei einigen Ausführungsformen wird das Dickenprofil der dielektrischen Schicht 92 durch Steuern von Parametern oder Eigenschaften des Abscheidungsprozesses gesteuert. Zum Beispiel kann ein konformerer Abscheidungsprozess ein Dickenprofil erzeugen, das dem in 15A gezeigten ähnlich ist (nachstehend detaillierter beschrieben), oder ein weniger konformer Abscheidungsprozess kann ein Dickenprofil erzeugen, das dem in 15B oder 15C gezeigten ähnlich ist (nachstehend detaillierter beschrieben). Bei einigen Ausführungsformen kann das Dickenprofil der dielektrischen Schicht 92 zum Beispiel gesteuert werden, um sicherzustellen, dass die Eckbereiche 91 vollständig gefüllt werden, oder um die Ausbildung von Eckenabstandshaltern 94 (siehe 16C) mit gewünschter Größe, Form oder Dickenprofil zu erleichtern. Die Ausbildung von Eckenabstandshaltern 94 mit einem bestimmten Dickenprofil wird nachstehend mit Bezug auf 16C detaillierter erörtert.
  • Als Beispiele veranschaulichen 15A, 15B und 15C dielektrische Schichten 92 mit unterschiedlichen Dickenprofilen gemäß einigen Ausführungsformen. 15A-C veranschaulichen Querschnittsansichten entlang der in 1 und 14C angegebenen Referenzschnittebene E-E. 15A zeigt eine dielektrische Schicht 92 mit einer im Wesentlichen einheitlichen Dicke auf dem Boden und den Seitenwänden der Vertiefung 90, ähnlich wie die in 14A-C gezeigte dielektrische Schicht 92. Zum Beispiel kann die in 15A gezeigte dielektrische Schicht 92 eine im Wesentlichen einheitliche Dicke T1 auf der dielektrischen Dummy-Schicht 60 und eine im Wesentlichen einheitliche Dicke T3 auf Seitenwänden der Gateabstandshalter 85 aufweisen. Die Dicken T1 und T3 können ähnliche Dicken oder unterschiedliche Dicken sein.
  • 15B veranschaulicht eine dielektrische Schicht 92 mit einem derartigen Dickenprofil, dass die dielektrische Schicht 92 nahe dem Boden der Vertiefung 90 eine größere Dicke aufweist und nahe der Oberseite der Vertiefung 90 eine geringere Dicke aufweist. Beispielsweise kann die dielektrische Schicht 92 nahe der Oberseite der Vertiefung 90 eine obere Dicke T3T aufweisen, die kleiner ist als eine untere Dicke T3B nahe dem Boden der Vertiefung 90. Bei einigen Ausführungsformen kann die obere Dicke T3T zwischen ungefähr 5 % und ungefähr 95 % der unteren Dicke T3B liegen. Bei einigen Ausführungsformen kann die dielektrische Schicht 92 eine Dicke T1 auf der dielektrische Dummy-Schicht 60 aufweisen, die größer ist als die obere Dicke T3T und ähnlich der unteren Dicke T3B sein kann. Andere relative Dicken sind möglich.
  • 15C veranschaulicht eine dielektrische Schicht 92 mit einem derartigen Dickenprofil, dass die dielektrische Schicht 92 nahe der Oberseite der Vertiefung 90 eine größere Dicke aufweist und nahe dem Boden der Vertiefung 90 eine geringere Dicke aufweist. Beispielsweise kann die dielektrische Schicht 92 nahe der Oberseite der Vertiefung 90 eine obere Dicke T3T aufweisen, die größer ist als eine untere Dicke T3B nahe dem Boden der Vertiefung 90. Bei einigen Ausführungsformen kann die untere Dicke T3B zwischen ungefähr 5 % und ungefähr 95 % der oberen Dicke T3T liegen. Bei einigen Ausführungsformen kann die dielektrische Schicht 92 eine Dicke T1 auf der dielektrische Dummy-Schicht 60 aufweisen, die kleiner ist als die obere Dicke T3T und ähnlich der unteren Dicke T3B sein kann. Andere relative Dicken sind möglich.
  • Die dielektrische Schicht 92 kann ein dielektrisches Material sein, etwa ein Oxid, ein Nitrid oder dergleichen. Bei einigen Ausführungsformen ist das dielektrische Material ein auf Silizium basierendes Material, wie zum Beispiel Siliziumoxid, Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen. Andere dielektrische Materialien sind möglich. Bei einigen Ausführungsformen weist die dielektrische Schicht 92 mehrere Schichten aus verschiedenen dielektrischen Materialien auf. Bei einigen Ausführungsformen ist die dielektrische Schicht 92 aus einem Material, das selektiv gegenüber den Materialien anderer Merkmale, wie z. B. den Gateabstandshaltern 85, dem Kanalbereich 58, geätzt werden kann. Die dielektrische Schicht 92 kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden, etwa durch CVD, PECVD, PVD, ALD oder dergleichen oder Kombinationen davon.
  • In 16A, 16B und 16C wird gemäß einigen Ausführungsformen ein Ätzprozess durchgeführt, um die dielektrische Schicht 92 zu ätzen und Eckenabstandshalter 94 auszubilden. Bei einigen Ausführungsformen entfernt der Ätzprozess die dielektrische Schicht 92 von den Bodenflächen und den Seitenwandflächen der Vertiefungen 90, ätzt jedoch die dielektrische Schicht 92 in und nahe den Eckbereichen 91 unvollständig. Der Ätzprozess kann die dielektrische Schicht 92 auch von den oberen Flächen der STI-Bereiche 56, des ILD 88, der CESL 87, der Gateversiegelungsabstandshalter 80 und/oder der Gateabstandshalter 86 entfernen. Auf diese Weise verbleiben nach Durchführen des Ätzprozesses Abschnitte der dielektrischen Schicht 92 in den Eckbereichen 91. In einigen Fällen können die schmale Geometrie der Eckbereiche 91 und/oder die im Vergleich dickere dielektrische Schicht 92 in den Eckbereichen 91 eine Ätzrate der dielektrischen Schicht 92 ermöglichen, die nahe den Eckbereichen 91 langsamer ist als weitab der Eckbereiche 91. Bei einigen Ausführungsformen kann der Ätzprozess gesteuert werden, um das Ätzen nach dem Entfernen von Abschnitten der dielektrischen Schicht 92 weitab der Eckbereiche 91, jedoch vor dem Entfernen von Abschnitten der dielektrischen Schicht 92 nahe den Eckbereichen 91 zu stoppen. Auf diese Weise kann die dielektrische Schicht 92 in den Eckbereichen 91 unvollständig geätzt werden. Die verbleibenden Abschnitte der dielektrischen Schicht 92 füllen die Eckbereiche 91 teilweise oder vollständig und werden vorliegend als Eckenabstandshalter 94 bezeichnet. Bei einigen Ausführungsformen kann der Ätzprozess auch durch die dielektrische Dummy-Schicht 60 ätzen, um den Kanalbereich 58 freizulegen, wie in 16A-C gezeigt ist.
  • Wie in 16C gezeigt ist, bedecken die Eckenabstandshalter 94 Abschnitte der Abstandshalter 85 und/oder der dielektrischen Dummy-Schicht 60 nahe den Eckbereichen 91. Jeder Eckenabstandshalter 94 weist eine Seitenwand 95 auf, die sich von einem Gateabstandshalter 85 zur dielektrische Dummy-Schicht 60 erstreckt. Bei einigen Ausführungsformen kann sich der Eckenabstandshalter 94 entlang der Finnen 52 (z. B. entlang der dielektrische Dummy-Schicht 60) um einen Abstand T5 erstrecken, der zwischen ungefähr 0,5 Ä und ungefähr 600 Ä liegt, und kann sich senkrecht zu den Finnen 52 (z. B. entlang der Gateabstandshalter 85) um einen Abstand T6 zwischen ungefähr 0,5 Ä und ungefähr 600 Ä erstrecken. Bei einigen Ausführungsformen ist der Abstand T5 größer als der Abstand D1 (siehe 13C) der Eckbereiche 91, kann jedoch bei anderen Ausführungsformen ungefähr gleich oder kleiner als der Abstand D1 sein. Der Abstand T6 kann größer, ungefähr gleich oder kleiner als der Abstand D2 (siehe 13C) der Eckbereiche 91 sein. Andere Abstände sind möglich. Bei einigen Ausführungsformen kann die Seitenwand 95 einen Winkel A1 zu der dielektrische Dummy-Schicht 60 zwischen ungefähr 10° und ungefähr 90° aufweisen.
  • Bei einigen Ausführungsformen weisen die Eckenabstandshalter 94 eine im Wesentlichen einheitliche Größe (z. B. Abstände T5, Abstand T6 und/oder Querschnittsfläche) oder eine im Wesentlichen einheitliche Form in einer vertikalen Richtung von nahe der Oberseite der Vertiefung 90 bis nahe dem Boden der Vertiefung 90 auf. Bei anderen Ausführungsformen können die Eckenabstandshalter 94 in einer vertikalen Richtung variierende Größe, Form oder Querschnittsfläche aufweisen. Zum Beispiel kann bei einigen Ausführungsformen Abscheiden einer dielektrischen Schicht 92 mit einer größeren Dicke nahe dem Boden der Vertiefung 90, wie in 15B gezeigt ist, die Ausbildung von Eckenabstandshaltern 94 ermöglichen, die nahe der Oberseite der Vertiefung 90 größer sind als nahe dem Boden der Vertiefung 90. Auf ähnliche Weise kann Abscheiden einer dielektrischen Schicht 92 mit einer größeren Dicke nahe dem Boden der Vertiefung 90, wie in 15C gezeigt ist, die Ausbildung von Eckenabstandshaltern 94 ermöglichen, die nahe dem Boden der Vertiefung 90 größer sind (z. B. größere Abstände T5 und/oder T6 aufweisen) als nahe der Oberseite der Vertiefung 90. Auf diese Weise kann der Trennungsabstand S3 zwischen einer Gate-Elektrode 98 und einem epitaktischen Source/Drain-Bereich 82 (siehe 18C) derart gesteuert werden, dass er an verschiedenen Stellen entlang einer vertikalen Richtung unterschiedlich ist, was eine bessere Steuerung der Kapazität zwischen der Gate-Elektrode 98 und dem epitaktischen Source/Drain-Bereich 82 ermöglichen kann, wie nachfolgend detaillierter beschrieben wird.
  • 16C veranschaulicht die Eckenabstandshalter 94 derart, dass sie eine ungefähr dreieckige Form mit einer geraden Seitenwand 95 aufweisen, die Eckenabstandshalter 94 können jedoch so ausgebildet werden, dass sie andere Formen aufweisen. Zum Beispiel kann die Seitenwand 95 eine gekrümmte Form, eine konvexe Form, eine konkave Form, eine unregelmäßige Form oder dergleichen oder eine Kombination davon aufweisen. Einige Beispiele für Eckenabstandshalter 94 unterschiedlicher Form werden nachstehend mit Bezug auf 17A-D beschrieben. Die Form der Eckenabstandshalter 94 kann durch Steuern der Form der Eckbereiche 91, der Dicke der dielektrischen Schicht 92 und/oder von Parametern des Ätzprozesses gesteuert werden, der die dielektrische Schicht 92 ätzt. In einigen Fällen kann die Form der Seitenwände 95 gesteuert werden, um den Trennungsabstand S3 zu steuern oder um die Form der dielektrische Gate-Schicht 96 und der Gate-Elektrode 98 zu steuern (siehe 18C). Beispielsweise kann eine konvexe Seitenwand 95 den Trennungsabstand S3 erhöhen.
  • Bei einigen Ausführungsformen umfasst der Ätzprozess, der die dielektrische Schicht 92 ätzt und die Eckenabstandshalter 94 ausbildet, einen oder mehrere Trockenätzprozesse, einen oder mehrere Nassätzprozesse oder Kombinationen davon. Beispielsweise kann der Ätzprozess einen Plasmaätzprozess umfassen, der ein isotroper Ätzprozess, ein anisotroper Ätzprozess oder eine Kombination davon sein kann. Bei einigen Ausführungsformen umfasst der Plasmaätzprozess Verwenden eines (oder mehrerer) reaktiver Gase, die die dielektrische Schicht 92 selektiv gegenüber anderen Merkmalen wie dem ersten ILD 88, den Gateversiegelungsabstandshaltern 80, den Gateabstandshaltern 86 usw. ätzen. Bei einigen Ausführungsformen wird der Plasmaätzprozess in einer Prozesskammer durchgeführt, wobei Prozessgase in die Prozesskammer eingeleitet werden. Die Prozessgase können ein einzelnes Gas oder eine Mischung von Gasen umfassen. Die Prozessgase können CF4, C2F6, CH3F, C4F6, CHF3, CH2F2, Cl2, C4H6, BCl3, SiCl4, SF6, HBr, H2, NF3 oder dergleichen, andere Gase oder Kombinationen davon umfassen. Bei einigen Ausführungsformen können die Prozessgase andere Gase umfassen, die zur Steuerung einer Selektivität des Plasmaätzprozesses verwendet werden, etwa O2, CO2, SO2, CO, SiCl4, N2 oder dergleichen, andere Gase oder Kombinationen davon. Zum Beispiel kann in einigen Fällen Erhöhen der Menge an O2 in dem Prozessgas die Selektivität des Plasmaätzprozesses gegenüber Siliziumoxid erhöhen. Die Prozessgase können auch Trägergase wie Ar, He, Ne, Xe oder dergleichen oder Kombinationen davon umfassen.
  • Die Prozessgase können mit einer Rate zwischen ungefähr 10 sccm und ungefähr 5000 sccm in die Prozesskammer strömen. Der Plasmaätzprozess kann unter Verwendung einer Vorspannungsleistung zwischen ungefähr 0 Watt und ungefähr 3000 Watt und mit einer Plasmaleistung zwischen ungefähr 10 Watt und ungefähr 3000 Watt durchgeführt werden. Der Plasmaätzprozess kann bei einer Temperatur zwischen ungefähr 40 °C und ungefähr 100 °C durchgeführt werden. Ein Druck in der Prozesskammer kann zwischen ungefähr 1 mTorr und ungefähr 10 Torr liegen. Andere Prozessbedingungen sind möglich. Bei einigen Ausführungsformen ist das Plasma ein direktes Plasma. Bei anderen Ausführungsformen ist das Plasma ein Remote-Plasma, das in einer getrennten Plasmaerzeugungskammer erzeugt wird, die mit der Prozesskammer verbunden ist. Prozessgase können durch beliebige geeignete Plasmaerzeugungsverfahren zu Plasma aktiviert werden, etwa durch Verwenden eines transformatorgekoppelten Plasmagenerators, von Systemen mit induktiv gekoppeltem Plasmagenerator (ICP-Systemen), von magnetisch verstärkten reaktiven Ionenätztechniken, von Elektronenzyklotronresonanztechniken oder dergleichen.
  • Bei einigen Ausführungsformen kann der Plasmaätzprozess zum Beispiel einen Atomlagenätz- (Atomic Layer Etching- bzw. ALE-) Prozess, einen RIE-Prozess oder einen anderen Plasmaprozess umfassen. Zum Beispiel kann der Plasmaätzprozess unter Verwendung einer Vorspannungsleistung zwischen ungefähr 100 Watt und ungefähr 800 Watt und mit einer Plasmaleistung zwischen ungefähr 10 Watt und ungefähr 500 Watt durchgeführt werden. Der Plasmaätzprozess kann bei einer Temperatur zwischen ungefähr 40 °C und ungefähr 100 °C durchgeführt werden. Ein Druck in der Prozesskammer kann zwischen ungefähr 5 mTorr und ungefähr 100 Torr liegen. Bei einigen Ausführungsformen umfasst der anisotrope Ätzprozess Strömen von HBr mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 500 sccm, Strömen von Cl2 mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 200 sccm, Strömen von Ar mit einer Flussrate zwischen ungefähr 100 sccm und ungefähr 1000 sccm, Strömen von C4F6 mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 100 sccm und/oder Strömen von O2 mit einer Flussrate zwischen ungefähr 10 sccm und ungefähr 100 sccm. Andere Prozessgase oder Prozessbedingungen sind möglich.
  • Der Ätzprozess kann in einem einzigen Ätzschritt oder unter Verwendung mehrerer Schritte durchgeführt werden. Bei einigen Ausführungsformen wird ein erster Ätzprozess verwendet, um die dielektrische Schicht 92 zu ätzen, um die dielektrische Dummy-Schicht 60 freizulegen und die Eckenabstandshalter 94 auszubilden, und dann wird ein zweiter Ätzprozess verwendet, um die freigelegten Abschnitte der dielektrischen Dummy-Schicht 60 zu ätzen. Bei diesen Ausführungsformen können der erste Ätzprozess und/oder der zweite Ätzprozess einen einzigen Ätzschritt oder mehrere Ätzschritte umfassen. 16A-C zeigen eine Ausführungsform, in der die dielektrische Dummy-Schicht 60 geätzt wird, bei anderen Ausführungsformen wird die dielektrische Dummy-Schicht 60 jedoch nicht geätzt und verbleibt über dem Kanalbereich 58. Bei einigen Ausführungsformen kann die dielektrische Schicht 92 durch Steuern der Dauer des Durchführens des Ätzprozesses unvollständig geätzt werden, um die Eckenabstandshalter 94 auszubilden. Beispielsweise kann der Ätzprozess (oder ein Schritt des Ätzprozesses) durchgeführt werden, bis die dielektrische Schicht 92 von Seitenwänden der Gateabstandshalter 95 und von oberhalb des Kanalbereichs 58 entfernt ist, jedoch gestoppt werden, bevor die dielektrische Schicht 92 vollständig von den Eckbereichen 91 entfernt ist.
  • Bei einigen Ausführungsformen können die Eckenabstandshalter 94 in einem Bereich des Substrats 50 unter Verwendung eines Ätzprozesses ausgebildet werden, der verschieden von demjenigen ist, der zur Ausbildung der Eckenabstandshalter 94 in einem anderen Bereich des Substrats 50 verwendet wird. Auf diese Weise können verschiedene Bereiche zum Beispiel Eckenabstandshalter 94 unterschiedlicher Form oder Größe aufweisen. Bei einigen Ausführungsformen kann die dielektrische Schicht 92 in einem Bereich geätzt werden, um Eckenabstandshalter 94 auszubilden, während die dielektrische Schicht 92 in einem anderen Bereich vollständig entfernt werden kann, ohne Eckenabstandshalter 94 auszubilden. Bei einigen Ausführungsformen kann die dielektrische Schicht 92 in einem Bereich geätzt werden, um Eckenabstandshalter 94 auszubilden, während in einem anderen Bereich die dielektrische Schicht 92 nicht geätzt wird und in den Vertiefungen 90 verbleibt. Wenn unterschiedliche Verfahren wie die beschriebenen verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um angemessene Bereiche zu maskieren bzw. freizulegen. Eine beispielhafte Ausführungsform, in der die dielektrische Schicht 92 in einem getrennten Bereich nicht geätzt wird, ist nachstehend mit Bezug auf 21 A-C bis 24A-C beschrieben.
  • Es wird nun auf 17A-D Bezug genommen; dort sind Eckenabstandshalter 94 unterschiedlicher Form gemäß einigen Ausführungsformen dargestellt. 17A-D zeigen eine detaillierte Ansicht des in 16C angegebenen Bereichs 93. Die in 17A-D gezeigten Formen der Eckenabstandshalter 94 oder andere Formen von Eckenabstandshaltern 94 können durch Steuern der Parameter oder Eigenschaften des Ätzprozesses gesteuert werden, beispielsweise Steuern des Überätzens, der Prozessgasflussraten, der Plasmaleistung, der Vorspannungsleistung oder von anderen Parametern oder Eigenschaften. 17A veranschaulicht einen beispielhaften Eckenabstandshalter 94 mit einer Seitenwand 95, die konkav ist und im Wesentlichen gerade Abschnitte aufweist. In einigen Fällen kann Ausbilden eines Eckenabstandshalters 94 mit einer konkaven Seitenwand 95 die Ausbildung einer größeren Gate-Elektrode 98 ermöglichen. Die Seitenwand 95 kann einen Winkel A1 zur dielektrische Dummy-Schicht 60 aufweisen. Bei einigen Ausführungsformen kann ein Ende der Seitenwand 95 ungefähr bündig mit dem Gateabstandshalter 85 sein, wie in 17A gezeigt ist. Bei anderen Ausführungsformen kann ein Ende der Seitenwand 95 einen Winkel zum Gateabstandshalter 85 aufweisen. 17B veranschaulicht einen beispielhaften Eckenabstandshalter 94 mit einer Seitenwand 95, die konkav und gekrümmt ist. Bei einigen Ausführungsformen kann Erhöhen der Vorspannungsleistung, Erhöhen des Ausmaßes an Überätzung durch Verlängerung der Prozesszeit oder Erhöhung der Plasmaleistung einen Eckenabstandshalter 94 ausbilden, der eine stärker konkave bzw. gekrümmte Seitenwand aufweist. 17C veranschaulicht einen beispielhaften Eckenabstandshalter 94 mit einer Seitenwand 95, die im Wesentlichen bündig mit dem Abstandshalter 85 ist. Auf diese Weise füllt der Eckenabstandshalter 94 den Eckbereich 91, erstreckt sich jedoch nicht signifikant außerhalb des Eckbereichs 91, und somit weist der Eckenabstandshalter 94 eine Querschnittsfläche auf, die derjenigen des Eckbereichs 91 ähnlich ist. Bei einigen Ausführungsformen kann Erhöhen des Ausmaßes an Überätzung einen Eckenabstandshalter 94 ausbilden, der sich weniger außerhalb des Eckbereichs 91 erstreckt (z. B. einen kleineren Eckenabstandshalter 94 ausbildet). Bei einigen Ausführungsformen ein Eckenabstandshalter 94, der mit einer Seitenwand des Gateabstandshalters 85 (z. B. mit den Gateversiegelungsabstandshaltern 80) bündiger ist, durch Erhöhen der Vorspannungsleistung des Ätzprozesses. Bei anderen Ausführungsformen kann der Eckenabstandshalter 94 einen Eckbereich 91 unvollständig füllen oder aus einem Eckbereich 91 hervorstehen. 17D veranschaulicht einen beispielhaften Eckenabstandshalter 94 mit unregelmäßiger Form. Wie in 17D gezeigt ist, kann ein Eckenabstandshalter 94 eine Seitenwand 95 aufweisen, die ungefähr bündig mit der geätzten Seitenwand der dielektrische Dummy-Schicht 60 ist, was einen größeren Trennungsabstand S3 ermöglichen kann (siehe 18C). Die in 17D gezeigte Seitenwand 95 weist einen konvexen Bereich auf, der ebenso einen größeren Trennungsabstand S3 ermöglichen kann. Wie nachstehend beschrieben ist, kann ein größerer Trennungsabstand S3 eine geringere parasitäre Kapazität und verbesserte Bauelement-Leistungsfähigkeit ermöglichen. Bei einigen Ausführungsformen kann durch Steuern der relativen Stärke des Überätzens und der Vorspannungsleistung ein unregelmäßiges Profil ausgebildet werden. Die in 17A-D gezeigten Eckenabstandshalter 94 sind Beispiele. Eckenabstandshalter 94 und deren Seitenwände 95 mit anderer Größe oder Form sind möglich und alle derartigen Variationen werden als im Schutzumfang der vorliegenden Offenbarung liegend betrachtet.
  • In 18A, 18B, 18C und 18D werden gemäß einigen Ausführungsformen innerhalb der Vertiefungen 90 eine dielektrische Gate-Schicht 96 und Gate-Elektroden 98 für Ersatz-Gates ausgebildet. 18D veranschaulicht eine detaillierte Ansicht des Bereichs 97 aus 18B. Die dielektrische Gate-Schicht 96 kann eine oder mehrere Schichten umfassen, die in den Vertiefungen 90 abgeschieden werden, beispielsweise auf oberen Flächen und den Seitenwänden der Finnen 52 (z. B. auf den Kanalbereichen 58) und auf Seitenwänden der Abstandshalter 85. Die dielektrische Gate-Schichten 96 werden auch auf den Seitenwänden 95 der Eckenabstandshalter 94 und auf der dielektrische Dummy-Schicht 60 abgeschieden. Die dielektrische Gate-Schicht 96 kann auch auf der oberen Fläche des ersten ILD 88 (in den Figuren nicht gezeigt) ausgebildet werden. Bei einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 96 eine oder mehrere dielektrische Schichten, etwa eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 96 zum Beispiel eine Grenzflächenschicht aus Siliziumoxid, das durch thermische oder chemische Oxidation ausgebildet wird, und ein darüberliegendes dielektrisches Material mit hohem k-Wert auf, etwa ein Metalloxid oder Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die dielektrische Gate-Schicht 96 kann eine dielektrische Schicht mit einem k-Wert (einer Permittivität) von mehr als ungefähr 7,0 aufweisen. Die Ausbildungsverfahren der dielektrischen Gate-Schicht 96 können Molekularstrahlabscheidung (MBD - Molecular-Beam Deposition), ALD, PECVD und dergleichen umfassen. Bei Ausführungsformen, in denen Abschnitte der dielektrischen Dummy-Schicht 60 in den Vertiefungen 90 verbleiben, kann die dielektrische Gate-Schicht 96 ein Material der dielektrischen Dummy-Schicht 60 (z. B. Siliziumoxid) umfassen.
  • Die Gate-Elektroden 98 werden jeweils über der dielektrischen Gate-Schicht 96 abgeschieden und füllen die verbleibenden Abschnitte der Vertiefungen 90. Die Gate-Elektroden 98 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten daraus umfassen. Zwar ist zum Beispiel in 18B-C eine Gate-Elektrode 98 mit einer Einzelschicht veranschaulicht, die Gate-Elektrode 98 kann jedoch eine beliebige Anzahl von Auskleidungsschichten 98A, eine beliebige Anzahl von die Austrittsarbeit einstellenden Schichten 98B und ein Füllmaterial 98C umfassen, wie durch 18D veranschaulicht ist. Nach dem Füllen der Vertiefungen 90 kann ein Planarisierungsprozess, etwa eine CMP, durchgeführt werden, um überschüssige Abschnitte der dielektrischen Gate-Schicht 96 und des Materials der Gate-Elektroden 98 zu entfernen, deren überschüssige Abschnitte über der oberen Fläche des ILD 88 liegen. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 98 und der dielektrischen Gate-Schicht 96 bilden somit Ersatz-Gates der resultierenden FinFETs aus. Die Gate-Elektroden 98 und die dielektrische Gate-Schicht 96 können zusammen als „Ersatz-Gate“, „Gate-Struktur“ oder „Gate-Stapel“ bezeichnet werden. Das Gate und die Gate-Stapel können sich entlang von Seitenwänden eines Kanalbereichs 58 der Finnen 52 erstrecken.
  • Unter Bezugnahme auf 18C unterbinden die Eckenabstandshalter 94 die Abscheidung der dielektrische Gate-Schichten 86 und der Gate-Elektroden 98 in mindestens einem Abschnitt der Eckbereiche 91. Somit erhöht das Vorhandensein der Eckenabstandshalter 94 den gesamten Trennungsabstand S3 zwischen den epitaktischen Source/Drain-Bereichen 82 und der Gate-Elektrode 98 nahe den Eckbereichen 91. Ohne die Ausbildung der Eckenabstandshalter 94 würde zum Beispiel die dielektrische Gate-Schicht 96 in den Eckbereichen 91 abgeschieden werden und die dielektrische Gate-Schicht 96 würde um einen Abstand S4 von den epitaktischen Source/Drain-Bereichen 82 getrennt sein. Bei einigen Ausführungsformen kann der Abstand S4 zwischen ungefähr 10 Å und ungefähr 100 Å liegen, allerdings sind andere Abstände möglich. Aufgrund der Eckenabstandshalter 94 ist die dielektrische Gate-Schicht 96 um einen Abstand S5, der größer als der Abstand S4 ist, von den epitaktischen Source/Drain-Bereichen 82 getrennt. Bei einigen Ausführungsformen kann der Abstand S5 zwischen ungefähr 10 Å und ungefähr 700 Å liegen. Bei einigen Ausführungsformen kann der Abstand S5 ungefähr 0,5 Å bis ungefähr 600 Å größer als der Abstand S4 sein. Andere Abstände oder relative Abstände sind möglich. Auf diese Weise kann der Trennungsabstand S3 zwischen den epitaktischen Source/Drain-Bereichen 82 und den angrenzenden Gate-Elektroden 98 durch Ausbilden der Eckenabstandshalter 94 vergrößert werden. Bei einigen Ausführungsformen kann der Trennungsabstand S3 zwischen ungefähr 10 Å und ungefähr 800 Å liegen. Bei einigen Ausführungsformen kann die Verwendung von Eckenabstandshaltern 94, wie sie vorliegend beschrieben ist, den Trennungsabstand S3 zwischen einer Gate-Elektrode 98 und einem angrenzenden Source/Drain-Bereich 82 um ungefähr 10 Å bis ungefähr 700 Å erhöhen. Andere Abstände oder relative Abstände sind möglich. Es versteht sich außerdem, dass die in 18C gezeigten Abstände S3, S4 und/oder S5 relative Abstände zwischen den epitaktischen Source/Drain-Bereichen 82 und den zugehörigen Merkmalen darstellen sollen. Zum Beispiel können die Abstände S3, S4 und/oder S5 minimale Abstände, mittlere Abstände, „effektive“ Abstände, ungefähre Abstände oder dergleichen darstellen.
  • Bei einigen Ausführungsformen führt das Vorhandensein der Eckenabstandshalter 94 dazu, dass der Gate-Stapel so ausgebildet wird, dass er nahe den Eckbereichen 91 abgerundete Kanten oder abgeschrägte Kanten aufweist. Zum Beispiel können die Gate-Stapel nahe den Finnen 52 ungefähr wie ein Rechteck mit abgerundeten Ecken (z. B. in der Form eines „Stadions“ oder oval) oder ungefähr wie ein Rechteck mit abgeschrägten Ecken geformt sein. Andere Formen des Gate-Stapels sind möglich und hängen von der/den speziellen Form(en) der Eckenabstandshalter 94 ab. Durch Ätzen der dielektrischen Schicht 92, um die Eckenabstandshalter 94 auszubilden, kann der Trennungsabstand S3 vergrößert werden, ohne die Größe des Gate-Stapels signifikant zu verringern, was der Fall sein kann, wenn die dielektrische Schicht 92 ungeätzt bleibt. Der Trennungsabstand S3 kann auch von der/den speziellen Form(en) der Eckenabstandshalter 94 abhängen, und die Form oder Größe des Eckenabstandshalters 94 kann gesteuert werden, um den Trennungsabstand S3 zu steuern. Zum Beispiel kann ein mit einer konvexen Seitenwand 95 ausgebildeter Eckenabstandshalter 94 (z. B. wie in 17D gezeigt ist, oder dergleichen) einen größeren Trennungsabstand S3 ermöglichen als ein mit einer konkaven Seitenwand 95 ausgebildeter Eckenabstandshalter 94 (z. B. wie in 17B gezeigt ist, oder dergleichen). Ausbilden eines im Vergleich größeren Eckenabstandshalters 94 kann einen im Vergleich größeren Trennungsabstand S3 ermöglichen, und Ausbilden eines im Vergleich kleineren Eckenabstandshalters 94 kann einen im Vergleich kleineren Trennungsabstand S3 ermöglichen. In einigen Fällen können die spezielle Form oder Größe der Eckenabstandshalter 94 oder Gate-Stapel und der spezielle Trennungsabstand S3 nach Bedarf für eine spezielle Anwendung, Vorrichtung oder Struktur ausgebildet werden.
  • In einigen Fällen kann die Bauelement-Leistungsfähigkeit durch Ausbilden von Eckenabstandshaltern 94 verbessert werden, die den Trennungsabstand S3 zwischen den Gate-Elektroden 98 und den epitaktischen Source/Drain-Bereichen 82 vergrößern. Beispielsweise kann Vergrößern des Trennungsabstands S3 die parasitäre Kapazität zwischen den Gate-Elektroden 98 und den epitaktischen Source/Drain-Bereichen 82 verringern, was die Bauelement-Geschwindigkeit erhöhen kann. In einigen Fällen kann Vergrößern des Trennungsabstands S3 den Leckstrom zwischen dem Gate-Stapel und den epitaktischen Source/Drain-Bereichen 82 verringern. Außerdem kann Vergrößern des Trennungsabstands S3 die Wahrscheinlichkeit verringern, dass sich während der Bauelement-Herstellung (z. B. aufgrund von leitfähigen Rückständen oder dergleichen) Kurzschlüsse zwischen dem Gate-Stapel und den epitaktischen Source/Drain-Bereichen 82 bilden. Dies kann Ausbeute, Prozessflexibilität und Bauelement-Zuverlässigkeit verbessern.
  • Die Ausbildung der dielektrischen Gate-Schicht 96 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, sodass die dielektrische Gate-Schicht 96 in jedem Bereich aus den gleichen Materialien ausgebildet wird, und die Ausbildung der Gate-Elektroden 98 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 98 in jedem Bereich aus den gleichen Materialien ausgebildet werden. Bei einigen Ausführungsformen kann die dielektrische Gate-Schicht 96 in jedem Bereich durch verschiedenartige Prozesse ausgebildet werden, sodass die dielektrische Gate-Schicht 96 aus unterschiedlichen Materialien sein kann, und/oder die Gate-Elektroden 98 in jedem Bereich können durch verschiedenartige Prozesse ausgebildet werden, sodass die Gate-Elektroden 98 aus unterschiedlichen Materialien sein können. Wenn unterschiedliche Prozesse verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um angemessene Bereiche zu maskieren bzw. freizulegen.
  • In 19A und 19B wird eine Gate-Maske 106 über dem Gate-Stapel ausgebildet (der eine dielektrische Gate-Schicht 96 und eine entsprechende Gate-Elektrode 98 umfasst), wobei die Gate-Maske zwischen gegenüberliegenden Abschnitten der Gateabstandshalter 86 angeordnet sein kann. Bei einigen Ausführungsformen umfasst Ausbilden der Gate-Maske 106 Vertiefen des Gate-Stapels, sodass eine Vertiefung direkt über dem Gate-Stapel und zwischen gegenüberliegenden Abschnitten von Gateabstandshaltern 86 ausgebildet wird. In die Vertiefung wird eine Gate-Maske 106 gefüllt, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweist, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 88 erstrecken.
  • Wie ebenfalls in 19A und 19B veranschaulicht ist, wird über dem ersten ILD 88 ein zweites ILD 108 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren ausgebildet wird. Bei einigen Ausführungsformen wird das zweite ILD 108 aus einem dielektrischen Material ausgebildet, etwa PSG, BSG, BPSG, USG oder dergleichen, und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa CVD und PECVD. Die anschließend ausgebildeten Gate-Kontakte 110 (20A und 20B) durchdringen das zweite ILD 108 und die Gate-Maske 106, um die obere Fläche der vertieften Gate-Elektrode 98 zu kontaktieren.
  • In 20A und 20B sind gemäß einigen Ausführungsformen Gate-Kontakte 110 und Source/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 ausgebildet. Öffnungen für die Source/Drain-Kontakte 112 sind durch das erste ILD 88 und das zweite ILD 108 ausgebildet, und Öffnungen für den Gate-Kontakt 110 sind durch das zweite ILD 108 und die Gate-Maske 106 ausgebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken ausgebildet werden. Eine Auskleidung (nicht gezeigt), wie eine Diffusionssperrschicht, eine Klebeschicht oder dergleichen, und ein leitfähiges Material sind in den Öffnungen ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche des ILD 108 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitfähige Material bilden die Source/Drain-Kontakte 112 und die Gate-Kontakte 110 in den Öffnungen aus. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 82 und den Source/Drain-Kontakten 112 auszubilden. Die Source/Drain-Kontakte 112 sind physisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 82 gekoppelt, und die Gate-Kontakte 110 sind physisch und elektrisch mit den Gate-Elektroden 98 gekoppelt. Die Source/Drain-Kontakte 112 und die Gate-Kontakte 110 können in verschiedenen Prozessen ausgebildet werden oder können in demselben Prozess ausgebildet werden. Zwar sind sie derart gezeigt, dass sie in der gleichen Schnittebene ausgebildet sind, es versteht sich jedoch, dass die Source/Drain-Kontakte 112 und die Gate-Kontakte 110 in unterschiedlichen Schnittebenen ausgebildet sein können, wodurch ein Kurzschließen der Kontakte vermieden werden kann.
  • 21A-C bis 24A-C veranschaulichen Zwischenschritte in der Ausbildung von Eckenabstandshaltern 94 in einem ersten Bereich 150A eines Substrats 50 und nicht in einem zweiten Bereich 140B des Substrats 50 gemäß einigen Ausführungsformen. 21A-C veranschaulichen eine Struktur, die der in 14A-C gezeigten (z. B. nach Abscheiden einer dielektrischen Schicht 92) ähnlich ist, mit der Ausnahme, dass das Substrat 50 einen ersten Bereich 150A zum Ausbilden von Bauelementen eines ersten Typs (z. B. Kernlogikbereich) und einen zweiten Bereich 150B zum Ausbilden von Bauelementen eines zweiten Typs (z. B. Eingabe-/Ausgabebereich) aufweist. Der erste Bereich 150A kann physisch von dem zweiten Bereich 150B getrennt sein (wie durch den Teiler 151 veranschaulicht), und eine beliebige Anzahl von Bauelementmerkmalen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) können zwischen dem ersten Bereich 150A und dem zweiten Bereich 150B angeordnet sein. Der erste Bereich 150A und/oder der zweite Bereich 150B können den n-Bereich 50N und/oder den p-Bereich überlappen oder davon getrennt sein. 21A, 22A, 23A und 24A veranschaulichen Querschnittsansichten des ersten Bereichs 150A und des zweiten Bereichs 150B in der Referenzschnittebene A-A. 21B, 22B, 23B und 24B veranschaulichen Draufsichten des ersten Bereichs 150A in der Schnittebene C-C, und 21C, 22C, 23C und 24C veranschaulichen Draufsichten des zweiten Bereichs 150B in der Schnittebene C-C. Bei anderen Ausführungsformen kann das Substrat 50 mehr als zwei Bereiche aufweisen.
  • 21A-C veranschaulichen den ersten Bereich 150A und den zweiten Bereich 150B nach dem Abscheiden der dielektrischen Schicht 92, ähnlich wie 14A-C. 21A-C zeigen die Bauelemente des ersten Bereichs 150A und des zweiten Bereichs 150B mit ähnlichen Merkmalen, bei anderen Ausführungsformen können unterschiedliche Bereiche jedoch unterschiedliche Bauelemente oder Bauelemente mit unterschiedlichen Eigenschaften aufweisen, und alle derartigen Variationen werden als im Schutzumfang der vorliegenden Offenbarung liegend betrachtet.
  • In 22A-C wird gemäß einigen Ausführungsformen eine Maskenschicht 152 ausgebildet und strukturiert. Die Maskenschicht 152 kann über der dielektrischen Schicht 92 in dem ersten Bereich 150A und dem zweiten Bereich 150B ausgebildet werden. Die Maskenschicht 152 kann zum Beispiel ein Fotolack, eine Fotolackstruktur oder dergleichen sein und kann unter Verwendung eines Aufschleuderprozesses oder einer anderen geeigneten Technik ausgebildet werden. Die Maskenschicht 152 kann dann strukturiert werden, um den ersten Bereich 150A freizulegen. Die Maskenschicht 152 kann unter Verwendung annehmbarer fotolithografischer Techniken strukturiert werden. Wie in 22A-C gezeigt ist, bedeckt die strukturierte Maskenschicht 152 die dielektrische Schicht 92 in dem zweiten Bereich 150B, einschließlich innerhalb der Vertiefungen 90 des zweiten Bereichs 150B.
  • In 23A-C wird gemäß einigen Ausführungsformen ein Ätzprozess durchgeführt, um die dielektrische Schicht 92 in dem ersten Bereich 150A zu ätzen. Der Ätzprozess kann ähnlich dem in Bezug auf 16A-C beschriebenen sein und bildet dementsprechend Eckenabstandshalter 94 in den Vertiefungen 90 des ersten Bereichs 150A aus. 23A und 23B zeigen, dass die dielektrische Dummy-Schicht 60 des ersten Bereichs 150A durch den Ätzprozess geätzt wurde, bei anderen Ausführungsformen kann die dielektrische Dummy-Schicht 60 jedoch auf den Kanalbereichen 58 verbleiben. Wie in 23A und 23C gezeigt ist, unterbindet die Maskenschicht 152, die den zweiten Bereich 150B bedeckt, das Ätzen der dielektrischen Schicht 92 des zweiten Bereichs 150B durch den Ätzprozess.
  • In 24A-C wird gemäß einigen Ausführungsformen die Maskenschicht 152 entfernt und Gate-Stapel in dem ersten Bereich 150A und dem zweiten Bereich 150B werden ausgebildet. Die Maskenschicht 152 kann unter Verwendung eines geeigneten Prozesses entfernt werden, etwa eines Ätzprozesses oder eines Veraschungsprozesses. Die Gate-Stapel können ähnlich den in Bezug auf 18A-C beschriebenen Gate-Stapeln eine dielektrische Gate-Schicht 96 und eine Gate-Elektrode 98 umfassen, die unter Verwendung geeigneter Techniken, wie den zuvor beschriebenen, ausgebildet werden können. Bei einigen Ausführungsformen können die Gate-Stapel im ersten Bereich 150A gleichzeitig mit den Gate-Stapeln im zweiten Bereich 150B ausgebildet werden. Bei anderen Ausführungsformen können die dielektrische Gate-Schicht 96 und/oder eine Gate-Elektrode 98 in dem ersten Bereich 150A vor dem Entfernen der Maskenschicht 152 ausgebildet werden, wohingegen die dielektrische Gate-Schicht 96 und/oder die Gate-Elektrode 98 in dem zweiten Bereich 150B nach dem Entfernen der Maskenschicht 152 ausgebildet werden.
  • Wie in 24A-C gezeigt ist, können die Gate-Stapel auf der dielektrischen Schicht 92 in dem zweiten Bereich 150B ausgebildet werden. Auf diese Weise können die dielektrische Gate-Schichten für die Bauelemente in dem zweiten Bereich 150B die dielektrische Schicht 92 und die dielektrische Dummy-Schicht 60 umfassen, was dazu führt, dass das Bauelement eine in wirksamer Weise dickere dielektrische Gate-Schicht aufweist. Außerdem kann das Vorhandensein der dielektrischen Schicht 92 innerhalb der Vertiefungen 90 für eine zusätzliche Trennung zwischen den Gate-Elektroden 98 und den epitaktischen Source/Drain-Bereichen 82 sorgen, um Leckstrom oder Kapazität zu verringern. In einigen Fällen kann die dickere dielektrische Gate-Schicht für Bauelemente mit im Vergleich höherer Leistung oder höherer Spannung verwendet werden, wie etwa Eingabe/Ausgabe-Bauelemente oder dergleichen. Auf diese Weise können die Eckenabstandshalter 94 und dickere dielektrische Gate-Schichten für Bauelemente in getrennten Bereichen, jedoch unter Verwendung von einigen gleichen Verarbeitungsschritten ausgebildet werden. Die in 21A-24C beschriebene Ausführungsform ist ein Beispiel, und es sind andere Variationen möglich, einschließlich zusätzlicher Maskierungsschritte, zusätzlicher Abscheidungsschritte, zusätzlicher Ätzschritte oder dergleichen.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostruktur-Bauelemente wie Nanostruktur- (z. B. Nanofolien-, Nanodraht-, Gate-All-Around- usw.) Feldeffekttransistoren (NSFETs) angewendet werden. Bei einer NSFET-Ausführungsform sind die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels mit abwechselnder Schichtfolge aus Kanalschichten und Opferschichten ausgebildet werden. Dummy-Gate-Stapel und Source/Drain-Bereiche werden in ähnlicher Weise wie bei den vorstehend beschriebenen Ausführungsformen ausgebildet. Nach dem Entfernen der Dummy-Gate-Stapel können die Opferschichten in Kanalbereichen teilweise oder vollständig entfernt werden. Bei einigen Ausführungsformen kann eine dielektrische Schicht, die der vorliegend beschriebenen dielektrischen Schicht 92 ähnlich ist, ausgebildet und geätzt werden, wobei Bereiche der dielektrischen Schicht unvollständig geätzt werden, um verbleibende Abschnitte zu hinterlassen, die den vorliegend beschriebenen Eckenabstandshaltern 94 ähnlich sind. Die Ersatz-Gate-Strukturen werden auf ähnliche Weise wie bei den vorstehend beschriebenen Ausführungsformen ausgebildet, die Ersatz-Gate-Strukturen können Öffnungen, die durch das Entfernen der Opferschichten hinterlassen wurden, teilweise oder vollständig füllen und die Ersatz-Gate-Strukturen können die Kanalschichten in den Kanalbereichen der NSFET-Bauelemente teilweise oder vollständig umgeben. Die ILDs und die Kontakte zu den Ersatz-Gate-Strukturen und den Source/Drain-Bereichen können auf ähnliche Weise wie bei den vorstehend beschriebenen Ausführungsformen ausgebildet werden. Ein Nanostruktur-Bauelement kann wie in der US-Patentanmeldung mit der Veröffentlichungsnr. 2016/0365414 offenbart ausgebildet werden, die vorliegend durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
  • Die vorliegend beschriebenen Ausführungsformen weisen einige Vorteile auf. Die vorliegend beschriebenen Techniken ermöglichen die Ausbildung von Eckenabstandshaltern angrenzend an die Gateabstandshalter und den Kanalbereich einer Finne. Die Eckenabstandshalter können durch Abscheiden einer dielektrischen Schicht nach dem Entfernen von Dummy-Gates und nachfolgendes Steuern einer Ätzung der dielektrischen Schicht derart ausgebildet werden, dass Abschnitte der dielektrischen Schicht als Eckenabstandshalter verbleiben. Die Eckenabstandshalter werden bei der Ausbildung des Ersatz-Gate-Stapels an ihrer Position belassen, was zum Ergebnis hat, dass Abschnitte des Ersatz-Gate-Stapels durch die Eckenabstandshalter von den epitaktischen Source/Drain-Bereichen getrennt sind. Diese zusätzliche durch die Eckenabstandshalter bereitgestellte Trennung kann die parasitäre Kapazität zwischen dem Gate-Stapel und den epitaktischen Source/Drain-Bereichen verringern, was die Hochgeschwindigkeitsleistungsfähigkeit des Bauelements verbessern kann. Zusätzlich kann die Verwendung der Eckenabstandshalter den Leckstrom zwischen dem Gate-Stapel und den epitaktischen Source/Drain-Bereichen verringern. Größe oder Form der Eckbereiche können für eine spezielle Anwendung gesteuert werden. Zusätzlich kann die Verwendung von Eckenabstandshaltern den Gate-Stapel von den epitaktischen Source/Drain-Bereichen trennen, ohne dass die Größe des Gate-Stapels signifikant verringert wird. In einigen Fällen können Maskierungsschritte verwendet werden, um Eckenabstandshalter in getrennten Bereichen eines Substrats auszubilden. In einigen Fällen können die Eckenabstandshalter, wie sie vorliegend beschrieben sind, ausgebildet werden, ohne das Prozessfenster für die Gate-Stapel-Ausbildung einzuschränken oder DIBL- (draininduzierte Barriereleckage) Effekte zu verstärken. Somit können in einigen Fällen die Eckenabstandshalter die vorliegend beschriebenen Vorteile ohne signifikante Prozessänderungen, Bauelementlayout-Änderungen oder Auswirkungen auf andere Aspekte der Bauelementleistungsfähigkeit erreichen.
  • Gemäß einer Ausführungsform umfasst eine Vorrichtung eine Finne, die von einem Halbleitersubstrat hervorsteht; einen Gate-Stapel über und entlang einer Seitenwand der Finne; einen Gateabstandshalter entlang einer Seitenwand des Gate-Stapels und entlang der Seitenwand der Finne; einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gateabstandshalter; und einen Eckenabstandshalter zwischen dem Gate-Stapel und dem Gateabstandshalter, wobei sich der Eckenabstandshalter entlang der Seitenwand der Finne erstreckt, wobei ein erster Bereich zwischen dem Gate-Stapel und der Seitenwand der Finne frei von dem Eckenabstandshalter ist, wobei ein zweiter Bereich zwischen dem Gate-Stapel und dem Gateabstandshalter frei von dem Eckenabstandshalter ist. Bei einer Ausführungsform umfasst die Vorrichtung eine dielektrische Dummy-Gate-Schicht auf, die sich entlang der Seitenwand der Finne erstreckt, wobei sich die dielektrische Dummy-Gate-Schicht zwischen dem Eckenabstandshalter und der Finne befindet. Bei einer Ausführungsform umfasst der Gate-Stapel eine dielektrische Gate-Schicht, die den Eckenabstandshalter physisch kontaktiert. Bei einer Ausführungsform umfassen die Eckenabstandshalter Siliziumoxid, Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid, Siliziumoxynitrid oder Siliziumoxycarbonitrid. Bei einer Ausführungsform erstreckt sich der Eckenabstandshalter entlang der Seitenwand der Finne um einen Abstand, der im Bereich von 0,5 Å bis 600 Å liegt. Bei einer Ausführungsform weist der Eckenabstandshalter in einer Draufsicht einen dreieckigen Querschnitt auf. Bei einer Ausführungsform weist die Fläche des Eckenabstandshalters, die sich entlang der Seitenwand des Gate-Stapels erstreckt, ein konkaves Profil auf. Bei einer Ausführungsform umfasst der Gate-Stapel ein Gate-Dielektrikum und eine Gate-Elektrode auf, wobei das Gate-Dielektrikum die Finne physisch kontaktiert.
  • Gemäß einer Ausführungsform weist eine Vorrichtung eine Finne über einem Substrat; eine Gate-Struktur auf einer oberen Fläche und gegenüberliegenden Seitenwänden der Finne; einen Gateabstandshalter entlang der gegenüberliegenden Seitenwände der Gate-Struktur, wobei erste Abschnitte der Gateabstandshalter eine erste Breite aufweisen, wobei zweite Abschnitte der Gateabstandshalter eine zweite Breite aufweisen, die größer ist als die erste Breite, wobei die ersten Abschnitte näher an der Finne sind als die zweiten Abschnitte, wobei die erste Breite und die zweite Breite in einer ersten Richtung parallel zu einer Seitenwand der Finne gemessen werden; ein dielektrisches Dummy-Material auf der Finne, wobei sich das dielektrische Dummy-Material zwischen der Finne und den Gateabstandshaltern erstreckt; und Eckenabstandshalter auf, wobei jeder der Eckenabstandshalter zwischen der Gate-Struktur und einem entsprechenden der ersten Abschnitte der Gateabstandshalter angeordnet ist. Bei einer Ausführungsform kontaktieren die zweiten Abschnitte des Gateabstandshalters die Gate-Struktur physisch. Bei einer Ausführungsform weist ein erster Abschnitt der Gate-Struktur eine dritte Breite auf, wobei ein zweiter Abschnitt der Gate-Struktur eine vierte Breite aufweist, die größer ist als die dritte Breite, wobei der erste Abschnitt der Gate-Struktur näher an der Finne ist als der zweite Abschnitt der Gate-Struktur und wobei die dritte Breite und die vierte Breite in der ersten Richtung gemessen werden. Bei einer Ausführungsform sind die ersten Abschnitte der Gateabstandshalter in der ersten Richtung um einen ersten Abstand getrennt, wobei der erste Abstand größer ist als die vierte Breite. Bei einer Ausführungsform weisen die Eckenabstandshalter konvexe Seitenwände auf, die der Gate-Struktur zugewandt sind. Bei einer Ausführungsform weist der Eckenabstandshalter eine in einer zweiten Richtung gemessene Länge auf, die im Bereich von 0,5 Å bis 600 Å liegt, wobei die zweite Richtung orthogonal zu der Seitenwand der Finne ist. Bei einer Ausführungsform kontaktiert ein Abschnitt des Eckenabstandshalters, der die größte Breite in der ersten Richtung aufweist, das dielektrische Dummy-Material physisch. Bei einer Ausführungsform ist ein Material des Eckenabstandshalters von dem dielektrischen Dummy-Material verschieden.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung Ausbilden einer Finne, die von einem Substrat hervorsteht; Ausbilden einer Dummy-Gate-Struktur, die sich über einen Kanalbereich der Finne erstreckt; Ausbilden einer ersten Abstandshalterschicht auf Seitenwänden der Dummy-Gate-Struktur; epitaktisches Aufwachsen von Source/Drain-Bereichen auf der Finne, die an den Kanalbereich angrenzt; Entfernen der Dummy-Gate-Struktur, um eine Vertiefung auszubilden; Abscheiden einer zweiten Abstandshalterschicht innerhalb der Vertiefung; Durchführen eines Ätzprozesses an der zweiten Abstandshalterschicht, wobei nach dem Durchführen des Ätzprozesses verbleibende Abschnitte der zweiten Abstandshalterschicht innerhalb der Vertiefung verbleiben, um Eckenabstandshalter auszubilden, wobei die Eckenabstandshalter voneinander getrennt sind, wobei sich die Eckenabstandshalter an Eckbereichen der Vertiefung angrenzend an die Finne befinden; und Ausbilden einer Ersatz-Gate-Struktur innerhalb der Vertiefung und auf den Eckenabstandshaltern. Bei einer Ausführungsform legt der Ätzprozess den Kanalbereich frei. Bei einer Ausführungsform umfasst Ausbilden der Ersatz-Gate-Struktur Abscheiden eines dielektrischen Gate-Materials auf den Eckenabstandshaltern und auf dem Kanalbereich in der Vertiefung, wobei das dielektrische Gate-Material den Kanalbereich und die erste Abstandshalterschicht physisch kontaktiert; und Abscheiden eines Gate-Elektrodenmaterials auf dem dielektrische Gate-Material. Bei einer Ausführungsform weisen die verbleibenden Abschnitte der zweiten Abstandshalterschicht jeweils eine Länge im Bereich von 0,5 Å bis 600 Å auf.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/025332 [0001]

Claims (20)

  1. Vorrichtung, umfassend: eine Finne, die von einem Halbleitersubstrat hervorsteht; einen Gate-Stapel über und entlang einer Seitenwand der Finne; einen Gateabstandshalter entlang einer Seitenwand des Gate-Stapels und entlang der Seitenwand der Finne; einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gateabstandshalter; und einen Eckenabstandshalter zwischen dem Gate-Stapel und dem Gateabstandshalter, wobei sich der Eckenabstandshalter entlang der Seitenwand der Finne erstreckt, wobei ein erster Bereich zwischen dem Gate-Stapel und der Seitenwand der Finne frei von dem Eckenabstandshalter ist, wobei ein zweiter Bereich zwischen dem Gate-Stapel und dem Gateabstandshalter frei von dem Eckenabstandshalter ist.
  2. Vorrichtung nach Anspruch 1, ferner umfassend eine dielektrische Dummy-Gate-Schicht, die sich entlang der Seitenwand der Finne erstreckt, wobei sich die dielektrische Dummy-Gate-Schicht zwischen dem Eckenabstandshalter und der Finne befindet.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der Gate-Stapel eine dielektrische Gate-Schicht umfasst, die den Eckenabstandshalter physisch kontaktiert.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Eckenabstandshalter Siliziumoxid, Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid, Siliziumoxynitrid oder Siliziumoxycarbonitrid umfasst.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei sich der Eckenabstandshalter entlang der Seitenwand der Finne um einen Abstand erstreckt, der im Bereich von 0,5 Å bis 600 Å liegt.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Eckenabstandshalter in einer Draufsicht einen dreieckigen Querschnitt aufweist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Fläche des Eckenabstandshalters, die sich entlang der Seitenwand des Gate-Stapels erstreckt, ein konkaves Profil aufweist.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Gate-Stapel ein Gate-Dielektrikum und eine Gate-Elektrode aufweist, wobei das Gate-Dielektrikum die Finne physisch kontaktiert.
  9. Vorrichtung, umfassend: eine Finne über einem Substrat; eine Gate-Struktur auf einer oberen Fläche und gegenüberliegenden Seitenwänden der Finne; einen Gateabstandshalter entlang der gegenüberliegenden Seitenwände der Gate-Struktur, wobei erste Abschnitte der Gateabstandshalter eine erste Breite aufweisen, wobei zweite Abschnitte der Gateabstandshalter eine zweite Breite aufweisen, die größer ist als die erste Breite, wobei die ersten Abschnitte näher an der Finne sind als die zweiten Abschnitte, wobei die erste Breite und die zweite Breite in einer ersten Richtung parallel zu einer Seitenwand der Finne gemessen werden; ein dielektrisches Dummy-Material auf der Finne, wobei sich das dielektrische Dummy-Material zwischen der Finne und den Gateabstandshaltern erstreckt; und Eckenabstandshalter, wobei jeder der Eckenabstandshalter zwischen der Gate-Struktur und einem entsprechenden der ersten Abschnitte der Gateabstandshalter angeordnet ist.
  10. Vorrichtung nach Anspruch 9, wobei die zweiten Abschnitte der Gateabstandshalter die Gate-Struktur physisch kontaktieren.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei ein erster Abschnitt der Gate-Struktur eine dritte Breite aufweist, wobei ein zweiter Abschnitt der Gate-Struktur eine vierte Breite aufweist, die größer ist als die dritte Breite, wobei der erste Abschnitt der Gate-Struktur näher an der Finne ist als der zweite Abschnitt der Gate-Struktur und wobei die dritte Breite und die vierte Breite in der ersten Richtung gemessen werden.
  12. Vorrichtung nach Anspruch 11, wobei die ersten Abschnitte der Gateabstandshalter in der ersten Richtung um einen ersten Abstand getrennt sind, wobei der erste Abstand größer ist als die vierte Breite.
  13. Vorrichtung nach Anspruch 11 oder 12, wobei die Eckenabstandshalter konvexe Seitenwände aufweisen, die der Gate-Struktur zugewandt sind.
  14. Vorrichtung nach einem der vorhergehenden Ansprüche 9 bis 13, wobei der Eckenabstandshalter eine in einer zweiten Richtung gemessene Länge aufweist, die im Bereich von 0,5 Å bis 600 Å liegt, wobei die zweite Richtung orthogonal zu der Seitenwand der Finne ist.
  15. Vorrichtung nach einem der vorhergehenden Ansprüche 9 bis 14, wobei ein Abschnitt des Eckenabstandshalters, der die größte Breite in der ersten Richtung aufweist, das dielektrische Dummy-Material physisch kontaktiert.
  16. Vorrichtung nach einem der vorhergehenden Ansprüche 9 bis 15, wobei ein Material des Eckenabstandshalters von dem dielektrischen Dummy-Material verschieden ist.
  17. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Finne, die von einem Substrat hervorsteht; Ausbilden einer Dummy-Gate-Struktur, die sich über einen Kanalbereich der Finne erstreckt; Ausbilden einer ersten Abstandshalterschicht auf Seitenwänden der Dummy-Gate-Struktur; epitaktisches Aufwachsen von Source/Drain-Bereichen auf der Finne, die an den Kanalbereich angrenzt; Entfernen der Dummy-Gate-Struktur, um eine Vertiefung auszubilden; Abscheiden einer zweiten Abstandshalterschicht innerhalb der Vertiefung; Durchführen eines Ätzprozesses an der zweiten Abstandshalterschicht, wobei nach dem Durchführen des Ätzprozesses verbleibende Abschnitte der zweiten Abstandshalterschicht innerhalb der Vertiefung verbleiben, um Eckenabstandshalter auszubilden, wobei die Eckenabstandshalter voneinander getrennt sind, wobei sich die Eckenabstandshalter an Eckbereichen der Vertiefung angrenzend an die Finne befinden; und Ausbilden einer Ersatz-Gate-Struktur innerhalb der Vertiefung und auf den Eckenabstandshaltern.
  18. Verfahren nach Anspruch 17, wobei der Ätzprozess den Kanalbereich freilegt.
  19. Verfahren nach Anspruch 17 oder 18, wobei Ausbilden der Ersatz-Gate-Struktur umfasst: Abscheiden eines dielektrischen Gate-Materials auf den Eckenabstandshaltern und auf dem Kanalbereich in der Vertiefung, wobei das dielektrische Gate-Material den Kanalbereich und die erste Abstandshalterschicht physisch kontaktiert; und Abscheiden eines Gate-Elektrodenmaterials auf dem dielektrischen Gate-Material.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die verbleibenden Abschnitte der zweiten Abstandshalterschicht jeweils eine Länge im Bereich von 0,5 Å bis 600 Ä aufweisen.
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