DE102020115611A1 - Halbleitervorrichtung und verfahren - Google Patents

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semiconductor
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Guan-Ren Wang
Yun-Min Chang
Yu-Lien Huang
Ching-Feng Fu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung, die Source/Drain-Kontakte, die sich in Source/Drain-Regionen hinein erstrecken, unter obersten Flächen der Source/Drain-Regionen aufweist, und Verfahren zu deren Herstellung werden offenbart. In einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Halbleitersubstrat; eine erste Kanalregion über dem Halbleitersubstrat; einen ersten Gate-Stapel über dem Halbleitersubstrat, der vier Seiten der ersten Kanalregion umgibt; eine erste epitaxiale Source/Drain-Region, die an den ersten Gate-Stapel und die erste Kanalregion grenzt; und einen ersten Source/Drain-Kontakt, der mit der ersten epitaxialen Source/Drain-Region gekoppelt ist, wobei sich eine unterste Fläche des ersten Source/Drain-Kontakts unter eine oberste Fläche der ersten Kanalregion erstreckt.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie zum Beispiel in Personalcomputern, Handys, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat nacheinander abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierung der kleinstmöglichen Merkmalsgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können. In dem Maße aber, wie die kleinstmöglichen Merkmalsgrößen reduziert werden, entstehen zusätzliche Probleme, die gelöst werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Beispiel für eine Halbleitervorrichtung, die Nanostruktur-Feldeffekttransistoren (NSFETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 20A, 20B, 21A, 21B, 21C, 21D, 21E, 22A, 22B, 22C, 22D, 22E, 22F, 23A und 23B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • 24 veranschaulicht ein Beispiel einer Halbleitervorrichtung, die Finnen-Feldeffekt-Transistoren (FinFETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 25, 26, 27,28, 29A, 29B, 30A, 30B, 31A, 31B, 32A, 32B, 33A, 33B, 33C, 34A, 34B, 34C, 35A, 35B, 36A, 36B, 37A, 37B, 38A, 38B, 38C, 39A, 39B, 39C, 40A, 40B, 40C, 41A und 41B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Halbleitervorrichtungen und Verfahren zu deren Herstellung bereit, bei denen sich Source/Drain-Kontakte an Oberseiten von epitaxialen Source/Drain-Regionen vorbei und in sie hinein erstrecken. In konkreten Ausführungsformen können erste Aussparungen durch ein Zwischenschichtdielektrikum hindurch gebildet werden, um Oberseiten der epitaxialen Source/Drain-Regionen freizulegen. Ein Plasmaätzprozess mit zwei Zyklen kann dann verwendet werden, um zweite Aussparungen in die epitaxialen Source/Drain-Regionen auf eine Tiefe von mehr als etwa 15 nm von Oberseiten benachbarter Kanalregionen aus zu ätzen. Die ersten Aussparungen und die zweiten Aussparungen können dann mit einem leitfähigen Material gefüllt werden, um die Source/Drain-Kontakte zu bilden. Das Bilden der Source/Drain-Kontakte, die sich in die epitaxialen Source/Drain-Regionen hinein erstrecken, kann die Distanz zwischen den Source/Drain-Kontakten und den Kanalregionen der Halbleitervorrichtungen verringern, was den Source/Drain-Kontaktwiderstand (Rcsd) senken und die elektrische Leistung der Halbleitervorrichtungen verbessern kann.
  • 1 veranschaulicht ein Beispiel von Nanostruktur-Feldeffekttransistoren (NSFETs) (wobei die Nanostruktur zum Beispiel durch Nanolagen, Nanodrähte, Gate-All-Around oder dergleichen gebildet werden kann) gemäß einigen Ausführungsformen. Die NSFETs umfassen Nanostrukturen 55 über einem Substrat 50 (zum Beispiel einem Halbleitersubstrat). Die Nanostrukturen 55 weisen zweite Halbleiterschichten 54A-54C auf, die als Kanalregionen der Nanostrukturen 55 fungieren. Flachgrabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) 58 werden in dem Substrat 50 angeordnet, und die Nanostrukturen 55 werden über und zwischen benachbarten STI-Regionen 58 angeordnet. Obgleich die STI-Regionen 58 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“ im Sinne des vorliegenden Textes auf das Halbleitersubstrat allein oder auf eine Kombination aus dem Halbleitersubstrat und den STI-Regionen beziehen.
  • Gate-Dielektrikumschichten 100 befinden sich entlang Oberseiten, Seitenwänden und Unterseiten der Nanostrukturen 55, wie zum Beispiel auf Oberseiten, Seitenwänden und Unterseiten einer jeden der zweiten Halbleiterschichten 54A-54C und entlang Oberseiten und Seitenwänden von Abschnitten des Substrats 50. Gate-Elektroden 102 befinden sich über den Gate-Dielektrikumschichten 100. Epitaxiale Source/Drain-Regionen 92 sind auf gegenüberliegenden Seiten der Nanostrukturen 55, der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 angeordnet. 1 veranschaulicht des Weiteren Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 102 und in einer Richtung, die zum Beispiel senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 92 der NSFETs verläuft. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Nanostruktur 55 und beispielsweise in einer Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 92 der NSFETs. Der Querschnitt C-C' verläuft parallel zum Querschnitt A-A' und erstreckt sich durch die epitaxialen Source/Drain-Regionen 92 der NSFETs hindurch. Die anschließenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige im vorliegenden Text besprochene Ausführungsformen werden im Zusammenhang mit NSFETs und Finnen-Feldeffekttransistoren (FinFETs) besprochen, die mittels Gate-Last-Prozessen gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Des Weiteren erwägen einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, wie zum Beispiel planaren FETs.
  • 2 bis 23B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von NSFETs gemäß einigen Ausführungsformen. 2 bis 5, 6A, 13A, 14A, 15A, 16A, 17A, 18A, 22A und 23A zeigen den in 1 veranschaulichten Referenzquerschnitt A-A'. 6B, 7B, 8B, 9B, 10B, 11B, 11C, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 21D, 21E, 22B, 22F und 23B veranschaulichen den in 1 veranschaulichten Referenzquerschnitt B-B'. 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 18C, 19A, 20A, 21A, 21C, 22C, 22D und 22E veranschaulichen den in 1 veranschaulichten Referenzquerschnitt C-C'.
  • In 2 wird ein Substrat 50 für das Bilden von NSFETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder einem Dotanden vom n-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich Silizium-Germanium, Gallium-Arsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen davon umfassen.
  • Das Substrat 50 weist eine Region 50N und eine Region 50P auf. Die Region 50N kann zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-NSFETs, verwendet werden. Die Region 50P kann zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-NSFETs, verwendet werden. Die Region 50N kann physisch von der Region 50P getrennt sein (wie durch den Teiler 51 veranschaulicht), und es können beliebig viele Vorrichtungsmerkmale (zum Beispiel andere aktive Bauelemente, dotierte Regionen, Isolationsstrukturen usw.) zwischen der Region 50N und der Region 50P angeordnet sein.
  • Das Substrat 50 kann schwach mit p- oder einer n-Störatomen dotiert sein. Eine Anti-Punch-Through-Implantation (APT-Implantation) kann auf einem oberen Abschnitt des Substrats 50 ausgeführt werden, um eine APT-Region 53 zu bilden. Während der APT-Implantation können Dotanden in die Region 50N und die Region 50P implantiert werden. Die Dotanden können einen Leitfähigkeitstyp aufweisen, der dem Leitfähigkeitstyp der Source/Drain-Regionen (wie zum Beispiel der epitaxialen Source/Drain-Regionen 92, die unten in Bezug auf die 12A-12C besprochen werden), die in jeder der Region 50N und der Region 50P gebildet werden sollen, entgegengesetzt ist. Die APT-Region 53 kann sich unter den anschließend gebildeten Source/Drain-Regionen in den resultierenden NSFETs, die in anschließenden Prozessen gebildet werden, erstrecken. Die APT-Region 53 kann verwendet werden, um Leckströme aus den Source/Drain-Regionen zu dem Substrat 50 zu reduzieren. In einigen Ausführungsformen kann die Dotierungskonzentration in der APT-Region 53 zwischen etwa 1×1018 Atomen/cm3 und etwa 1×1019 Atomen/cm3 liegen. Im Interesse der Einfachheit und Lesbarkeit ist die APT-Region 53 in anschließenden Zeichnungen nicht veranschaulicht.
  • Des Weiteren wird in 2 ein Mehrschichtstapel 56 über dem Substrat 50 gebildet. Der Mehrschichtstapel 56 weist abwechselnde erste Halbleiterschichten 52 und zweite Halbleiterschichten 54 aus verschiedenen Halbleitermaterialien auf. Die ersten Halbleiterschichten 52 können aus ersten Halbleitermaterialien gebildet werden, zu denen zum Beispiel Silizium-Germanium (SiGe) oder dergleichen gehören kann. Die zweiten Halbleiterschichten 54 können aus zweiten Halbleitermaterialien gebildet werden, die zum Beispiel Silizium (Si), Siliziumkohlenstoff (SiC) oder dergleichen enthalten können. In anderen Ausführungsformen können die ersten Halbleiterschichten 52 aus den zweiten Halbleitermaterialien gebildet werden, und die zweiten Halbleiterschichten 54 können aus den ersten Halbleitermaterialien gebildet werden. Zu Veranschaulichungszwecken weist der Mehrschichtstapel 56 drei der ersten Halbleiterschichten 52 (zum Beispiel erste Halbleiterschichten 52A-52C) und drei der zweiten Halbleiterschichten 54 (zum Beispiel zweite Halbleiterschichten 54A-54C) auf. In anderen Ausführungsformen kann der Mehrschichtstapel 56 jede beliebige Anzahl der ersten Halbleiterschichten 52 und der zweiten Halbleiterschichten 54 aufweisen. Jede der Schichten des Mehrschichtstapels 56 kann epitaxial durch ein Verfahren wie zum Beispiel chemische Aufdampfung (Chemical Vapor Deposition, CVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), Dampfphasenepitaxie (Vapor Phase Epitaxy, VPE), Molekularstrahlepitaxie (Vapor Phase Epitaxy, MBE) oder dergleichen gezüchtet werden.
  • Zu Veranschaulichungszwecken werden die zweiten Halbleiterschichten 54 so beschrieben, dass sie Kanalregionen in fertigen NSFET-Vorrichtungen aufweisen. Die ersten Halbleiterschichten 52 können Opferschichten sein, die anschließend entfernt werden können. Ungeachtet dessen können in einigen Ausführungsformen die zweiten Halbleiterschichten 54A-54C Kanalregionen in fertigen NSFET-Vorrichtungen bilden, während die ersten Halbleiterschichten 52A-52D Opferschichten sein können.
  • In 3 werden Nanostrukturen 55 in dem Mehrschichtstapel 56 gebildet, und das Substrat 50 wird geätzt. In einigen Ausführungsformen können die Nanostrukturen 55 durch Ätzen von Gräben in dem Mehrschichtstapel 56 und in dem Substrat 50 gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie zum Beispiel ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen, oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Nanostrukturen 55 und das Substrat 50 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Nanostrukturen 55 und das Substrat 50 mittels eines oder mehrerer Photolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zum Strukturieren der Nanostrukturen 55 und des Substrats 50 verwendet werden. In einigen Ausführungsformen kann nach dem Strukturieren der Nanostrukturen 55 und des Substrats 50 eine Maske (oder eine andere Schicht) auf den Nanostrukturen 55 verbleiben.
  • In 4 werden Flachgrabenisolationsregionen (STI-Regionen) 58 neben den Nanostrukturen 55 und den strukturierten Abschnitten des Substrats 50 gebildet. Die STI-Regionen 58 können durch Bilden eines Isolationsmaterials (nicht separat veranschaulicht) über dem Substrat 50 und zwischen benachbarten Nanostrukturen 55/strukturierten Abschnitten des Substrats 50 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (High Density Plasma Chemical Vapor Deposition, HDP-CVD), eine fließfähige CVD (Flowable CVD, FCVD) (zum Beispiel eine CVDbasierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem mit nachträglichem Aushärten zum Umwandeln des abgeschiedenen Materials in ein anderes Material, wie zum Beispiel ein Oxid), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess hergestellt werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isolationsmaterial gebildet wurde. In einer Ausführungsform wird das Isolationsmaterial so ausgebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Das Isolationsmaterial kann eine einzelne Schicht umfassen oder kann mehrere Schichten umfassen. Zum Beispiel kann in einigen Ausführungsformen eine Auskleidung (nicht separat veranschaulicht) zuerst entlang Flächen des Substrats 50 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie zum Beispiel jene, die oben besprochen wurden, über der Auskleidung ausgebildet werden.
  • Dann wird ein Abtragsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial und die Nanostrukturen 55 planarisieren. Der Planarisierungsprozess legt die Nanostrukturen 55 so frei, dass Oberseiten der Nanostrukturen 55 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses bündig sind.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Regionen 58 zu bilden, wie in 4 veranschaulicht. Das Isolationsmaterial wird so ausgespart, dass die oberen Abschnitte der Nanostrukturen 55 und des Substrats 50 zwischen benachbarten STI-Regionen 58 hervorstehen. Des Weiteren können die Oberseiten der STI-Regionen 58 flache Oberflächen, wie veranschaulicht, konvexe Oberflächen, konkave Oberflächen (zum Beispiel napfförmig), oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 58 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die STI-Regionen 58 können mittels eines akzeptablen Ätzprozesses ausgespart werden, wie zum Beispiel einem, der für das Material des Isolationsmaterials selektiv ist (der zum Beispiel das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Nanostrukturen 55 und des Substrats 50). Zum Beispiel kann ein Oxidabtrag beispielsweise mittels verdünnter Flusssäure (dHF) verwendet werden.
  • Der in Bezug auf die 2-4 beschriebene Prozess ist nur ein Beispiel dafür, wie die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Nanostrukturen 55 durch epitaxiale Wachstumsprozesse gebildet werden. Zum Beispiel können dielektrische Schichten über Oberseiten des Substrats 50 gebildet werden, und Gräben können durch die dielektrischen Schichten hindurch geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaxiale Strukturen können in den Gräben epitaxial gezüchtet werden, und die dielektrischen Schichten können so ausgespart werden, dass die epitaxialen Strukturen von der dielektrischen Schicht vorstehen, um die Nanostrukturen 55 zu bilden. In den Nanostrukturen 55 können die epitaxialen Strukturen abwechselnd Schichten der ersten Halbleitermaterialien und der zweiten Halbleitermaterialien umfassen. Das Substrat 50 kann epitaxialen Strukturen aufweisen, die homoepitaxiale Strukturen oder heteroepitaxiale Strukturen sein können. Die dielektrischen Schichten können anschließend so ausgespart werden, dass die Nanostrukturen 55 und Abschnitte des Substrats 50 von der dielektrischen Schicht vorstehen. In Ausführungsformen, bei denen die Nanostrukturen 55 und Abschnitte des Substrats 50 epitaxial gezüchtet werden, können die epitaxial gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorherige und anschließende Implantierungen überflüssig machen kann, obgleich in-situ- und Implantierungsdotierung auch zusammen verwendet werden können.
  • Darüber hinaus kann es vorteilhaft sein, Material in der Region 50N (zum Beispiel der NMOS-Region) epitaxial zu züchten, das sich von den Materialien in der Region 50P (zum Beispiel der PMOS-Region) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte des Substrats 50 aus Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören beispielsweise Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Des Weiteren können in 4 geeignete Mulden (nicht separat veranschaulicht) in den Nanostrukturen 55 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen können P-Mulden in der Region 50N ausgebildet werden, und N-Mulden können in der Region 50P ausgebildet werden. In weiteren Ausführungsformen können sowohl in der Region 50N als auch in der Region 50P P-Mulden oder N-Mulden gebildet werden.
  • In Ausführungsformen, die verschiedene Muldentypen aufweisen, können verschiedene Implantierungsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresists oder anderer Masken (nicht separat veranschaulicht) ausgeführt werden. Beispielsweise kann ein Photoresist über den Nanostrukturen 55, dem Substrat 50 und den STI-Regionen 58 in der Region 50N gebildet werden. Der Photoresist wird so strukturiert, dass die Region 50P des Substrats 50 freigelegt wird. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, wird eine Implantierung von n-Störatomen in der Region 50P ausgeführt, und der Photoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Störatome in die n-Region 50N implantiert werden. Die n-Störatome können Phosphor, Arsen, Antimon oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel von etwa 1×1016 Atomen/cm3 bis etwa 1×1018 Atomen/cm3. Nach der Implantierung wird der Photoresist entfernt, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach der Implantierung der Region 50P wird ein Photoresist über den Nanostrukturen 55, dem Substrat 50 und den STI-Regionen 58 in der Region 50P gebildet. Der Photoresist wird so strukturiert, dass die Region 50N des Substrats 50 freigelegt wird. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann eine Implantierung von p-Störatomen in der Region 50N ausgeführt werden, und der Photoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Störatome in die Region 50P implantiert werden. Die p-Störatome können Bor, Borfluorid, Indium oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel von etwa 1×1016 Atomen/cm3 bis etwa 1×1018 Atomen/cm3. Nach der Implantierung kann der Photoresist entfernt werden, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach den Implantierungen der Region 50N und der Region 50P kann ein Tempern ausgeführt werden, um Implantierungsschäden zu reparieren und die p- und/oder n-Störatome, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien von epitaxialen Finnen während des Wachstums in situ dotiert werden, was die Implantierungen vermeiden kann, obgleich in-situ- und Implantierungsdotierung zusammen verwendet werden können.
  • In 5 werden Dummy-Dielektrikumschichten 60 auf den Nanostrukturen 55 und dem Substrat 50 gebildet. Die Dummy-Dielektrikumschicht 60 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Über der Dummy-Dielektrikumschicht 60 wird eine Dummy-Gate-Schicht 62 gebildet, und über der Dummy-Gate-Schicht 62 wird eine Maskenschicht 64 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumschicht 60 abgeschieden und dann durch einen Prozess wie zum Beispiel CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilicide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputterabscheidung oder andere im Stand der Technik bekannte und verwendete Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität im Vergleich zu dem Material der STI-Regionen 58 aufweisen. Die Maskenschicht 64 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 über der Region 50N und der Region 50P gebildet. Es ist anzumerken, dass die Dummy-Dielektrikumschichten 260 allein zur Veranschaulichung so gezeigt sind, dass sie nur die Nanostrukturen 55 und das Substrat 50 bedecken. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 60 so abgeschieden werden, dass die Dummy-Dielektrikumschicht 60 die STI-Regionen 58 bedeckt und sich dabei zwischen der Gateschicht 62 und den STI-Regionen 58 erstreckt.
  • Figuren und 6A bis 23B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsvorrichtungen. 6B bis 23B veranschaulichen Merkmale in der Region 50N oder der Region 50P. Zum Beispiel können die in den 6B bis 23B veranschaulichten Strukturen sowohl für die Region 50N als auch für den Region 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen der Region 50N und der Region 50P sind im begleitenden Text zu jeder Figur beschrieben.
  • In den 6A und 6B kann die Maskenschicht 64 (siehe 5) mittels akzeptabler Photolithographie- und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Eine akzeptable Ätztechnik kann verwendet werden, um die Struktur der Masken 74 zu der Dummy-Gate-Schicht 62 zu übertragen, um Dummy-Gates 72 zu bilden. In einigen Ausführungsformen kann die Struktur der Masken 74 auch zu der Dummy-Dielektrikumschichten 60 übertragen werden. Die Dummy-Gates 72 bedecken jeweilige Kanalregionen der Nanostrukturen 55. In einer Ausführungsform können die Kanalregionen in den zweiten Halbleiterschichten 54A-54C, die die zweiten Halbleitermaterialien enthalten, gebildet werden. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates 72 zu trennen. Die Dummy-Gates 72 können eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung jeweiliger Nanostrukturen 55 verläuft.
  • In den 7A und 7B werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in den 6A und 6B veranschaulichten Strukturen gebildet. In den 7A und 7B wird die erste Abstandshalterschicht 80 auf Oberseiten der STI-Regionen 58, Oberseiten und Seitenwänden der Nanostrukturen 55 und der Masken 74 sowie Seitenwänden des Substrats 50, der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 gebildet. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann durch thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die zweite Abstandshalterschicht 82 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandshalterschicht 82 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden.
  • In den 8A und 8B werden die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 zu bilden. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können durch einen geeigneten Ätzprozess geätzt werden, wie zum Beispiel einen isotropen Ätzprozess (zum Beispiel einen Nassätzprozess), einen anisotropen Ätzprozess (zum Beispiel einen Trockenätzprozess) oder dergleichen. Wie in 8A veranschaulicht, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 an Seitenwänden der Nanostrukturen 55 und des Substrats 50 angeordnet. Wie in 8B veranschaulicht, kann die zweite Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80 neben den Masken 74, den Dummy-Gates 72 und den Dummy-Dielektrikumschichten 60 entfernt werden, und die ersten Abstandshalter 81 werden an Seitenwänden der Masken 74, der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 angeordnet.
  • Nachdem die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 gebildet wurden, können Implantierungen für schwach dotierte Source/Drain-Regionen (Lightly Doped Source/Drain, LDD-Regionen) (nicht separat veranschaulicht) vorgenommen werden. In Ausführungsformen mit verschiedenen Arten von Vorrichtungen, ähnlich den oben in 4 besprochenen Implantierungen, kann eine Maske, wie zum Beispiel ein Photoresist, über der Region 50N gebildet werden, während die Region 50P frei liegt, und in die freigelegten Nanostrukturen 55 und das Substrat 50 in der Region 50P können Störatome eines geeigneten Typs (zum Beispiel p-Typ) implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie beispielsweise ein Photoresist, über der Region 50P gebildet werden, während die Region 50N frei liegt, und es können Störatome eines geeignetes Typs (zum Beispiel n-Typ) in die freigelegten Nanostrukturen 55 und das Substrat 50 in der Region 50N implantiert werden Die Maske kann dann entfernt werden. Die n-Störatome können beliebige der zuvor besprochenen n-Störatome sein, und die p-Störatome können beliebige der zuvor besprochenen p-Störatome sein. Die schwach dotierten Source/Drain-Regionen können eine Konzentration von Störatomen von etwa 1×1015 Atomen/cm3 bis etwa 1×1019 Atomen/cm3 aufweisen. Ein Tempern kann zum Reparieren von Implantierungsschäden und zum Aktivieren der implantierten Störatome verwendet werden.
  • Es ist anzumerken, dass die obige Offenbarung allgemein einen Prozess des Bildens von Abstandshaltern und LDD-Regionen beschreibt. Es können auch andere Prozesse und Abfolgen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (zum Beispiel können die ersten Abstandshalter 81 vor dem Bilden der zweiten Abstandshalter 83 gebildet werden, zusätzliche Abstandshalter können gebildet und entfernt werden, und/oder dergleichen. Darüber hinaus können die n- und p-Vorrichtungen mittels anderer Strukturen und Schritte gebildet werden.
  • In den 9A und 9B werden erste Aussparungen 86 in den Nanostrukturen 55 und dem Substrat 50 ausgebildet. Die ersten Aussparungen 86 können sich durch die ersten Halbleiterschichten 52A-52C und die zweiten Halbleiterschichten 54A-54C und in das Substrat 50 hinein erstrecken. Wie in 9A veranschaulicht, können Oberseiten der STI-Regionen 58 mit Oberseiten des Substrats 50 bündig sein. In verschiedenen Ausführungsformen können sich die ersten Aussparungen 86 auf eine Oberseite des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; das Substrat 50 kann so geätzt werden, dass Unterseiten der ersten Aussparungen 86 unter den Oberseiten der STI-Regionen 58 angeordnet sind; oder dergleichen. Die ersten Aussparungen 86 können durch Ätzen der Nanostrukturen 55 und des Substrats 50 mittels anisotroper Ätzprozesse wie zum Beispiel RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 74 maskieren Abschnitte der Nanostrukturen 55 und des Substrats 50 während der zum Bilden der ersten Aussparungen 86 verwendeten Ätzprozesse. Jede Schicht des Mehrschichtstapels 56 kann mit einem einzigen Ätzprozess geätzt werden. In anderen Ausführungsformen können mehrere Ätzprozesse verwendet werden, um die Schichten des Mehrschichtstapels 56 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 zu stoppen, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben.
  • In den 10A und 10B werden Abschnitte von Seitenwänden der Schichten des aus den ersten Halbleitermaterialien gebildeten Mehrschichtstapels 56 (zum Beispiel die ersten Halbleiterschichten 52A-52C), die durch die ersten Aussparungen 86 freigelegt werden, geätzt, um Seitenwandaussparungen 88 zu bilden. Obgleich Seitenwände der ersten Halbleiterschichten 52A-52C in 10B als gerade veranschaulicht sind, können die Seitenwände auch konkav oder konvex sein. Die Seitenwände können mittels isotroper Ätzprozesse, wie zum Beispiel Nassätzen oder dergleichen, geätzt werden. Die Ätzmittel, die zum Ätzen der ersten Halbleiterschichten 52A-52C verwendet werden, können für die ersten Halbleitermaterialien selektiv sein, dergestalt, dass die zweiten Halbleiterschichten 54A-54C und das Substrat 50 im Vergleich zu den ersten Halbleiterschichten 52A-52C relativ ungeätzt bleiben. In einer Ausführungsform, in der die ersten Halbleiterschichten 52A-52C zum Beispiel SiGe enthalten und die zweiten Halbleiterschichten 54A-54C zum Beispiel Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Ätzen von Seitenwänden des Mehrschichtstapels 56 verwendet werden. In weiteren Ausführungsformen können die Schichten des Mehrschichtstapels 56 mittels eines Trockenätzprozesses geätzt werden. Fluorwasserstoff, ein anderes Gas auf Fluorbasis oder dergleichen kann zum Ätzen von Seitenwänden des Mehrschichtstapels 56 verwendet werden.
  • In den 11A-11C werden erste innere Abstandhalter 90 in der Seitenwandaussparung 88 gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandshalterschicht (nicht separat veranschaulicht) über den in den 10A und 10B veranschaulichten Strukturen gebildet werden. Die innere Abstandshalterschicht kann durch einen konformen Abscheidungsprozess, wie zum Beispiel CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandshalterschicht kann ein Material wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid umfassen, obgleich jedes geeignete Material, wie zum Beispiel Materialien mittels niedriger Dielektrizitätskonstante (niedrigem k-Wert) mit einem k-Wert von weniger als etwa 3,5, verwendet werden kann. Die innere Abstandshalterschicht kann dann geätzt werden, um die ersten inneren Abstandshalter 90 zu bilden. Obgleich äußere Seitenwände der ersten inneren Abstandshalter 90 in 11B mit Seitenwänden der zweiten Halbleiterschichten 54A-54C bündig veranschaulicht sind, können sich die äußeren Seitenwände der ersten inneren Abstandshalter 90 über Seitenwände der zweiten Halbleiterschichten 54A-54C hinaus erstrecken oder von diesen eingerückt sein. Außerdem sind zwar die äußeren Seitenwände der ersten inneren Abstandshalter 90 in 11B als gerade veranschaulicht, doch können die äußeren Seitenwände der ersten inneren Abstandshalter 90 auch konkav oder konvex sein. Als ein Beispiel veranschaulicht 11C eine Ausführungsform, bei der Seitenwände der ersten Halbleiterschichten 52A-52C konkav sind, äußere Seitenwände der ersten inneren Abstandshalter 90 konkav sind, und die ersten inneren Abstandshalter von Seitenwänden der zweiten Halbleiterschichten 54A-54C eingerückt sind. Die innere Abstandshalterschicht kann durch einen anisotropen Ätzprozess, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung der anschließend gebildeten Source/Drain-Regionen (wie zum Beispiel der epitaxialen Source/Drain-Regionen 92, die unten in Bezug auf die 12A-12C besprochen werden) durch anschließende Ätzprozesse zu verhindern.
  • In den 12A-12C werden in den ersten Aussparungen 86 epitaxiale Source/Drain-Regionen 92 gebildet, um eine Verspannung an die zweiten Halbleiterschichten 54A-54C der Nanostrukturen 55 anzulegen und dadurch die Leistung zu verbessern. Wie in 12B veranschaulicht, werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 so ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweils benachbarten Paaren der epitaxialen Source/Drain-Regionen 92 angeordnet ist. Die epitaxialen Source/Drain-Regionen 92 können Höhen H1 von etwa 40 nm bis etwa 60 nm, zum Beispiel etwa 50 nm, aufweisen. In einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaxialen Source/Drain-Regionen 92 von den Dummy-Gates 72 um eine geeignete seitliche Distanz zu trennen, so dass die epitaxialen Source/Drain-Regionen 92 die anschließend gebildeten Gates der resultierenden NSFETs nicht kurzschließen. Die ersten inneren Abstandshalter 90 können verwendet werden, um die epitaxialen Source/Drain-Regionen 92 von den ersten Halbleiterschichten 52A-52C um geeignete laterale Distanzen zu trennen, um Kurzschlüsse zwischen den epitaxialen Source/Drain-Regionen 92 und den anschließend gebildeten Gates der resultierenden NSFETs zu verhindern.
  • Die epitaxialen Source/Drain-Regionen 92 in der Region 50N, zum Beispiel der NMOS-Region, können durch Maskieren der Region 50P, zum Beispiel der PMOS-Region, gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 92 können jedes akzeptable Material enthalten, das für n-NSFETs geeignet ist. Wenn zum Beispiel die zweiten Halbleiterschichten 54A-54C Silizium sind, so können die epitaxialen Source/Drain-Regionen 92 Materialien enthalten, die eine Zugspannung an die zweiten Halbleiterschichten 54A-54C anlegen, wie zum Beispiel Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Regionen 92 können Oberflächen aufweisen, die von jeweiligen Oberflächen des Mehrschichtstapels 56 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 92 in der Region 50P, zum Beispiel der PMOS-Region, können durch Maskieren der Region 50N, zum Beispiel der NMOS-Region, gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 92 können jedes akzeptable Material enthalten, das für p-NSFETs geeignet ist. Wenn zum Beispiel die zweiten Halbleiterschichten 54A-54C Silizium sind, so können die epitaxialen Source/Drain-Regionen 92 Materialien umfassen, die eine Druckspannung an die zweiten Halbleiterschichten 54A-54C anlegen, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Regionen 92 können ebenfalls Oberflächen aufweisen, die von jeweiligen Oberflächen des Mehrschichtstapels 56 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 92, die zweiten Halbleiterschichten 54A-54C und/oder das Substrat 50 können mit Dotanden implantiert werden, um Source/Drain-Regionen zu bilden, ähnlich dem Prozess, der zuvor für die Bildung schwach dotierter Source/Drain-Regionen besprochen wurde, gefolgt von einem Tempern. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 92 während des Wachstums in situ mit den Dotanden dotiert werden. Die Source/Drain-Regionen können eine Störatomkonzentration zwischen etwa 1×1019 Atomen/cm3 und etwa 1×1021 Atomen/cm3 aufweisen. Die Störatome vom n-Typ und/oder vom p-Typ für Source/Drain-Regionen können beliebige der zuvor besprochenen Störatome sein.
  • Im Ergebnis der Epitaxieprozesse, die zur Bildung der epitaxialen Source/Drain-Regionen 92 in der Region 50N und der Region 50P verwendet werden, weisen Oberseiten der epitaxialen Source/Drain-Regionen 92 Facetten auf, die sich seitlich nach außen über Seitenwände der Nanostrukturen 55 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Regionen 92 desselben NSFET verschmelzen, wie durch 12A veranschaulicht. In anderen Ausführungsformen bleiben benachbarte Source/Drain-Regionen 92 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie durch 12C veranschaulicht. In den Ausführungen, die in den 12A und 12C veranschaulicht sind, können die ersten Abstandshalter 81 so gebildet werden, dass sie Abschnitte der Seitenwände der Nanostrukturen 55 und des Substrats 50 bedecken, die sich über den STI-Regionen 58 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. In einigen anderen Ausführungen kann die zum Bilden der ersten Abstandshalter 81 verwendete Abstandshalter-Ätzung so justiert werden, dass das Abstandshaltermaterial entfernt wird, damit sich die epitaxial gezüchtete Region bis zur Fläche der STI-Region 58 erstrecken kann.
  • Die epitaxialen Source/Drain-Regionen 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Zum Beispiel können die epitaxialen Source/Drain-Regionen 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Für die epitaxialen Source/Drain-Regionen 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus anderen Halbleitermaterialien gebildet werden und kann auf andere Dotierungskonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierungskonzentration aufweisen, die geringer ist als die der zweiten Halbleitermaterialschicht 92B und größer als die der dritten Halbleitermaterialschicht 92C. In Ausführungsformen, in denen die epitaxialen Source/Drain-Regionen 92 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden, und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • 12D veranschaulicht eine Ausführungsform, bei der Seitenwände der ersten Halbleiterschichten 52A-52C konkav sind, äußere Seitenwände der ersten inneren Abstandshalter 90 sind konkav, und die ersten inneren Abstandshalter von Seitenwänden der zweiten Halbleiterschichten 54A-54C eingerückt sind. Wie in 12D veranschaulicht, können die epitaxialen Source/Drain-Regionen 92 in Kontakt mit den ersten inneren Abstandshaltern 90 gebildet werden und können sich über Seitenwände der zweiten Halbleiterschichten 54A-54C hinaus erstrecken.
  • In den 13A-13C wird jeweils ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 96 über der in den 6A, 12B und 12A veranschaulichten Struktur abgeschieden (die Prozesse der 7A-12C verändern den in 6A veranschaulichten Querschnitt nicht). Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, plasmaunterstützte CVD (PECVD) oder FCVD, abgeschieden werden. Zu den dielektrischen Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gehören. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess hergestellt werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 94 zwischen dem ersten ILD 96 und den epitaxialen Source/Drain-Regionen 92, der Maske 74 und den ersten Abstandshaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine geringere Ätzrate als das Material des darüberliegenden ersten ILD 96 aufweist.
  • In den 14A-14C kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die Oberseite des ersten ILD 96 bündig mit der Oberseite der Dummy-Gates 72 oder der Masken 74 abschließen zu lassen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der ersten Abstandshalter 81 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die Oberseiten der Dummy-Gates, der ersten Abstandshalter 81 und des ersten ILD 96 bündig. Dementsprechend werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 96 hindurch freigelegt. In einigen Ausführungsformen können die Masken 74 bleiben; in diesem Fall wird durch den Planarisierungsprozess die Oberseite des ersten ILD 96 mit der Oberseite der Masken 74 und den ersten Abstandshaltern 81 bündig gemacht.
  • In den 15A und 15B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 98 entstehen. Abschnitte der dielektrischen Dummy-Schicht 60 in den zweiten Aussparungen 98 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die Dummy-Dielektrikumschichten 60 bleiben und werden durch die zweiten Aussparungen 98 freigelegt. In einigen Ausführungen werden die Dummy-Dielektrikumschichten 60 aus den Aussparungen 98 in einer ersten Region eines Dies (zum Beispiel einer Kernlogikregion) entfernt und verbleiben in zweiten Aussparungen 98 in einer zweiten Region des Dies (zum Beispiel einer Eingabe-/Ausgabe-Region). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 selektiv mit einer schnelleren Rate ätzen als das erste ILD 96 oder die ersten Abstandshalter 81. Jede zweite Aussparung 98 legt Abschnitte des Mehrschichtstapels 56, die in anschließend ausgeführten NSFETs als Kanalregionen fungieren, frei und/oder überlagert diese. Abschnitte des Mehrschichtstapels 56, die als Kanalregionen fungieren, werden zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 92 angeordnet. Während des Entfernens können die Dummy-Dielektrikumschichten 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumschichten 60 können dann nach dem Entfernen der Dummy-Gates 72 optional entfernt werden.
  • In den 16A und 16B werden die ersten Halbleiterschichten 52A-52C entfernt, wodurch die zweiten Aussparungen 98 erweitert werden. Die ersten Halbleiterschichten 52A-52C können durch einen isotropen Ätzprozess wie zum Beispiel Nassätzen oder dergleichen entfernt werden. Die ersten Halbleiterschichten 52A-52C können mittels Ätzmitteln entfernt werden, die für die Materialien der ersten Halbleiterschichten 52A-52C selektiv sind, während die zweiten Halbleiterschichten 54A-54C, das Substrat 50 und die STI-Regionen 58 im Vergleich zu den ersten Halbleiterschichten 52A-52C relativ ungeätzt bleiben. In einer Ausführungsform, in der die ersten Halbleiterschichten 52A-52C zum Beispiel SiGe enthalten und die zweiten Halbleiterschichten 54A-54C zum Beispiel Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die ersten Halbleiterschichten 52A-52C zu entfernen.
  • In den 17A und 17B werden Gate-Dielektrikumschichten 100 und Gate-Elektroden 102 für Ersatz-Gates gebildet. Die Gate-Dielektrikumschichten 100 werden konform in den zweiten Aussparungen 98 abgeschieden, wie zum Beispiel auf Oberseiten und Seitenwände des Substrats 50 und auf Oberseiten, Seitenwände und Unterseiten der zweiten Halbleiterschichten 54A-54C. Die Gate-Dielektrikumschichten 100 können ebenfalls auf Oberseiten der ersten ILD 96, der CESL 94, der ersten Abstandshalter 81 und der STI-Regionen 58 abgeschieden werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 100 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen enthalten die Gate-Dielektrikumschichten 100 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 100 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschichten 100 können Molekularstrahlabscheidung (Molecular-Beam Deposition, MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 102 werden jeweils über den Gate-Dielektrikumschichten 100 abgeschieden und füllen die restlichen Abschnitte der zweiten Aussparungen 98. Die Gate-Elektroden 102 können ein metallhaltiges Material wie zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon enthalten. Obgleich zum Beispiel in den 17A und 17B einschichtige Gate-Elektroden 102 veranschaulicht sind, können die Gate-Elektroden 102 jede beliebigen Anzahl von Auskleidungsschichten, jede beliebige Anzahl von Austrittsarbeits-Abstimmschichten und ein Füllmaterial umfassen. Jede Kombination der Schichten, aus denen die Gate-Elektroden 102 gebildet sind, kann in den Bereichen zwischen jeder der zweiten Halbleiterschichten 54A-54C und zwischen der zweiten Halbleiterschicht 54A und dem Substrat 50 abgeschieden werden. Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 100 und des Materials der Gate-Elektroden 102, wobei diese überschüssigen Abschnitte über der Oberseite des ersten ILD 96 liegen, zu entfernen. Die restlichen Materialabschnitte der Gate-Elektroden 102 und der Gate-Dielektrikumschichten 100 bilden somit Ersatz-Gates der resultierenden NSFETs. Die Gate-Elektroden 102 und die Gate-Dielektrikumschichten 100 können zusammen als „Gate-Stapel“ bezeichnet werden.
  • Die Bildung der Gate-Dielektrikumschichten 100 in der Region 50N und in der Region 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikumschichten 100 in jeder Region aus den gleichen Materialien gebildet werden, und die Bildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 102 in jeder Region aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 100 in jeder Region durch eigenständige Prozesse gebildet werden, so dass die Gate-Dielektrikumschichten 100 unterschiedliche Materialien sein können, und/oder die Gate-Elektroden 102 in jeder Region können durch eigenständige Prozesse gebildet werden, so dass die Gate-Elektroden 102 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um zweckmäßige Regionen zu maskieren und freizulegen, wenn eigenständige Prozesse verwendet werden.
  • In den 18A-18C wird ein zweites ILD 106 über dem ersten ILD 96 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, abgeschieden werden. Gemäß einigen Ausführungsformen wird vor dem Bilden des zweiten ILD 106 der Gate-Stapel (einschließlich der dielektrischen Gate-Schichten 100 und der entsprechenden darüberliegenden Gate-Elektroden 102) so ausgespart, dass eine Aussparung direkt über dem Gate-Stapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 81 gebildet wird. Eine Gate-Maske 104, die eine oder mehrere Schichten aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials, die sich über das erste ILD 96 erstrecken, zu entfernen. Anschließend gebildete Gate-Kontakte (wie zum Beispiel die Gate-Kontakte 114, die unten in Bezug auf die 23A und 23B besprochen werden) durchdringen die Gate-Maske 104, um die Oberseite der ausgesparten Gate-Elektroden 102 zu kontaktieren.
  • In den 19A und 19B werden das zweite ILD 106, das erste ILD 96 und die CESL 94 geätzt, um dritte Aussparungen 108 zu bilden, die Flächen der epitaxialen Source/Drain-Regionen 92 freilegen. Die dritten Aussparungen 108 können durch Ätzen mittels eines anisotropen Ätzprozesses, wie zum Beispiel RIE, NBE oder dergleichen, gebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 108 durch das zweite ILD 106 und das erste ILD 96 hindurch mittels eines ersten Ätzprozesses geätzt werden und können dann mittels eines zweiten Ätzprozesses durch die CESL 94 hindurch geätzt werden. Über dem zweiten ILD 106 kann eine Maske, wie zum Beispiel ein Photoresist, gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 gegen den ersten Ätzprozess und den zweiten Ätzprozess zu maskieren.
  • In den 20A und 20B werden dritte Abstandshalter 110 an Seitenwänden der dritten Aussparungen 108 ausgebildet. Eine dritte Abstandshalterschicht (nicht separat veranschaulicht) kann auf Oberseiten des zweiten ILD 106 und der epitaxialen Source/Drain-Regionen 92 sowie an Seitenwänden des zweiten ILD 106, des ersten ILD 96 und der CESL 94 gebildet werden. Die dritte Abstandshalterschicht kann durch thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die dritte Abstandshalterschicht kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die dritte Abstandshalterschicht kann durch einen geeigneten Ätzprozess wie zum Beispiel anisotropes Ätzen (zum Beispiel einen Trockenätzprozess) oder dergleichen zum Bilden der dritten Abstandshalterschicht 110 geätzt werden. Wie in den 20A und 20B veranschaulicht, können die dritten Abstandshalter 110 an Seitenwänden des zweiten ILD 106, des ersten ILD 96 und der CESL 94 in den dritten Aussparungen 108 verbleiben. Die dritten Abstandshalter 110 können Dicken von etwa 2 nm bis etwa 5 nm, wie zum Beispiel etwa 3 nm, haben und können verwendet werden, um Seitenwände des zweiten ILD 106, des ersten ILD 96 und des CESL 94 vor einem Ätzen zu schützen, das anschließend an den epitaxialen Source/Drain-Regionen 92 durchgeführt wird. In einigen Ausführungen können die dritten Abstandshalter 110 aus Siliziumnitrid gebildet werden und können dafür verwendet werden, Leckströme von anschließend gebildeten Source/Drain-Kontakten (wie zum Beispiel den Source/Drain-Kontakten 112, die unten in Bezug auf die 22A-22F besprochen werden) zu verhindern, und können dafür verwendet werden, Zuverlässigkeitsprobleme im Zusammenhang mit der Durchschlagspannung (Vbd) zu beheben und dadurch die Leistung zu erhöhen und Vorrichtungsdefekte zu reduzieren
  • In den 21A-21E werden die epitaxialen Source/Drain-Regionen 92 geätzt, um die dritten Aussparungen 108 zu erweitern. Die epitaxialen Source/Drain-Regionen 92 können durch einen anisotropen Ätzprozess wie zum Beispiel RIE, NBE oder dergleichen geätzt werden. Die epitaxialen Source/Drain-Regionen 92 können durch einen iterativen Ätzprozess geätzt werden, bei dem jede Iteration einen dritten Ätzprozess umfasst, dem ein vierter Ätzprozess folgt. Der dritte Ätzprozess und der vierte Ätzprozess können sich von dem ersten Ätzprozess und dem zweiten Ätzprozess, die zum Ätzen des ersten ILD 96, des zweiten ILD 106 und des CESL 94 verwendet werden, unterscheiden. Der iterative Ätzprozess kann von 5 Iterationen bis zu 20 Iterationen, zum Beispiel 10 Iterationen, wiederholt werden. Der iterative Ätzprozess kann so lange wiederholt werden, bis eine Tiefe D1 der dritten Aussparungen 108 unter Oberseiten der zweiten Halbleiterschichten 54C größer als etwa 15 nm ist oder von etwa 10 nm bis etwa 20 nm, wie zum Beispiel etwa 15 nm, beträgt. Eine Tiefe D2 der dritten Aussparungen 108 unterhalb der Oberseiten der epitaxialen Source/Drain-Regionen 92 kann größer als etwa 18 nm sein oder von etwa 13 nm bis etwa 23 nm, wie zum Beispiel etwa 18 nm, betragen. Ein Verhältnis der Tiefe D2 der dritten Aussparungen 108 zur Höhe H1 der epitaxialen Source/Drain-Regionen 92 kann von etwa 1:3 bis etwa 1:2, wie zum Beispiel etwa 2:5, betragen. Die untersten Flächen der dritten Aussparungen 108 können oberhalb der, unterhalb der, oder auf gleicher Höhe mit den, untersten Oberflächen der zweiten Halbleiterschichten 54A angeordnet werden. Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 können sich unter den untersten Flächen der dritten Aussparungen 108 erstrecken. Zum Beispiel können sich, wie in den 21B, 21D und 21E veranschaulicht, Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102, die zwischen dem Substrat 50 und den zweiten Halbleiterschichten 54A gebildet sind, unter den untersten Flächen der dritten Aussparungen 108 erstrecken. In einigen Ausführungsformen können sich Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102, die zwischen den zweiten Halbleiterschichten 54A und den zweiten Halbleiterschichten 54B gebildet sind, unter den untersten Flächen der dritten Aussparungen 108 erstrecken. Das Ätzen der dritten Aussparungen 108 auf die beschriebenen Tiefen verringert die Distanz zwischen anschließend gebildeten Source/Drain-Kontakten (wie zum Beispiel Source/Drain-Kontakte 112, die unten in Bezug auf die 22B-22F besprochen werden) und den zweiten Halbleiterschichten 54A-54C, wodurch der Source/Drain-Kontaktwiderstand (Rcsd) verringert und die Vorrichtungsleistung von NSFETs verbessert wird. Ein zu tiefes Ätzen der dritten Aussparungen 108 kann die Leistung der epitaxialen Source/Drain-Regionen 92 beeinträchtigen, was die Vorrichtungsleistung verringert und Vorrichtungsdefekte verursacht. Wie in den 21A und 21B veranschaulicht, können Seitenwände der epitaxialen Source/Drain-Regionen 92 an Seitenwände der dritten Aussparungen 110 grenzen. In anderen Ausführungsformen, wie in den 21C und 21D veranschaulicht, können die dritten Aussparungen 108 die epitaxialen Source/Drain-Regionen 92 unter den dritten Abstandshaltern 110 unterschneiden.
  • 21E veranschaulicht ein Profil der dritten Aussparungen 108 gemäß einigen Ausführungsformen. Wie in der in 21E gezeigten Ausführungsform gezeigt, können Seitenwände der epitaxialen Source/Drain-Regionen 92 neben den dritten Aussparungen 108 an Seitenwände der dritten Abstandshalter 110 grenzen. Abschnitte der Seitenwände der epitaxialen Source/Drain-Regionen 92, die an die dritten Aussparungen 108 grenzen, können im Wesentlichen gerade sein und können zu einer abgerundeten Spitze geneigt sein. Wie des Weiteren in 21E veranschaulicht, können sich die dritten Aussparungen 108 durch die dritte Halbleitermaterialschicht 92C und teilweise durch die zweite Halbleitermaterialschicht 92B erstrecken. In einigen Ausführungsformen können sich die dritten Aussparungen 108 jedoch teilweise durch die dritte Halbleitermaterialschicht 92C, durch die dritte Halbleitermaterialschicht 92C, durch die zweite Halbleitermaterialschicht 92B und teilweise durch die erste Halbleitermaterialschicht 92A oder dergleichen erstrecken.
  • Der dritte Ätzprozess kann ein drittes Ätzgas und ein viertes Ätzgas verwenden. Das dritte Ätzgas kann Fluormethan (CH3F), Difluormethan (CH2F2) oder dergleichen enthalten, und das vierte Ätzgas kann Wasserstoff (H2) oder dergleichen enthalten. Eine Strömungsrate des dritten Ätzgases kann von etwa 10 sccm bis etwa 40 sccm, wie zum Beispiel etwa 15 sccm, betragen, und eine Strömungsrate des vierten Ätzgases kann von etwa 150 sccm bis etwa 300 sccm, wie zum Beispiel etwa 200 sccm, betragen. Der dritte Ätzprozess kann bei einem Druck von etwa 10 mTorr bis etwa 30 mTorr, wie zum Beispiel etwa 15 mTorr, und einer Temperatur von etwa 30°C bis etwa 60 °C, wie zum Beispiel etwa 40°C, durchgeführt werden. Ein Plasma kann aus dem dritten Ätzgas und dem vierten Ätzgas unter Verwendung eines Plasmagenerators mit einer Leistung von etwa 100 W bis etwa 300 W, wie zum Beispiel etwa 200 W, erzeugt werden. Ein Substrathalter, auf dem das Substrat 50 während des dritten Ätzprozesses angeordnet ist, kann mit einer Spannung von etwa 200 V bis etwa 400 V, wie zum Beispiel etwa 300 V, vorgespannt werden.
  • Der vierte Ätzprozess kann ein fünftes Ätzgas und ein sechstes Ätzgas verwenden. Das fünfte Ätzgas kann Stickstoff (N2), Argon (Ar) oder dergleichen enthalten, und das sechste Ätzgas kann Wasserstoff (H2) oder dergleichen enthalten. Eine Strömungsrate des fünften Ätzgases kann von etwa 100 sccm bis etwa 300 sccm, wie zum Beispiel etwa 150 sccm, betragen, und eine Strömungsrate des sechsten Ätzgases kann von etwa 150 sccm bis etwa 300 sccm, wie zum Beispiel etwa 200 sccm, betragen. Der vierte Ätzprozess kann bei einem Druck von etwa 10 mTorr bis etwa 30 mTorr, wie zum Beispiel etwa 15 mTorr, und einer Temperatur von etwa 30°C bis etwa 60 °C, wie zum Beispiel etwa 40°C, durchgeführt werden. Ein Plasma kann aus dem fünften Ätzgas und dem sechsten Ätzgas unter Verwendung eines Plasmagenerators mit einer Leistung von etwa 100 W bis etwa 300 W, wie zum Beispiel etwa 150 W, erzeugt werden. Ein Substrathalter, auf dem das Substrat 50 während des vierten Ätzprozesses angeordnet ist, kann mit einer Spannung von etwa 200 V bis etwa 400 V, wie zum Beispiel etwa 250 V, vorgespannt werden.
  • Das Ätzen der epitaxialen Source/Drain-Regionen 92 mittels des dritten Ätzprozesses kann dafür führen, dass am Boden der dritten Aussparungen 108 neben den epitaxialen Source/Drain-Regionen 92 ein Polymer-Nebenprodukt entsteht. Der vierte Ätzprozess kann dann verwendet werden, um das Polymer-Nebenprodukt zu entfernen. Der vierte Ätzprozess kann anisotrop sein und kann das Polymer-Nebenprodukt von den Bodenflächen der dritten Aussparungen 108 mit einer höheren Rate entfernen, als der zweite Ätzprozess das Polymer-Nebenprodukt von Seitenflächen der dritten Aussparungen 108 entfernt. Daher können der dritte Ätzprozess und der vierte Ätzprozess zum anisotropen Ätzen der epitaxialen Source/Drain-Regionen 92 verwendet werden.
  • In den 22A-22F werden die Source/Drain-Kontakte 112 gebildet. Die Source/Drain-Kontakte 112 werden in den dritten Aussparungen 108 gebildet. In den dritten Aussparungen 108 werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die Auskleidung kann durch einen konformen Abscheidungsprozess, wie zum Beispiel Atomschichtabscheidung (ALD), chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder dergleichen, abgeschieden werden. In einigen Ausführungsformen kann die Auskleidung eine Haftschicht aufweisen, und mindestens ein Abschnitt der Haftschicht kann behandelt werden, um eine Diffusionssperrschicht zu bilden. Zum Beispiel kann an der Haftschicht ein Nitrierprozess, einschließlich beispielsweise ein Stickstoffplasmaprozess, ausgeführt werden, um mindestens einen Abschnitt der Haftschicht in die Diffusionssperrschicht umzuwandeln. In einigen Ausführungsformen kann die Haftschicht vollständig so umgewandelt werden, dass keine Haftschicht zurückbleibt und die Diffusionssperrschicht eine Haft-/Sperrschicht ist. In einigen Ausführungsformen bleibt ein Abschnitt der Haftschicht unkonvertiert, so dass der Abschnitt der Haftschicht mit der Diffusionssperrschicht auf der Haftschicht verbleibt.
  • Eine Silicid-Region kann neben den epitaxialen Source/Drain-Regionen 92 gebildet werden, indem ein Abschnitt der epitaxialen Source/Drain-Regionen 92 neben den Auskleidung mit der Auskleidung reagiert. Ein Tempern, wie zum Beispiel ein schnelles thermisches Tempern (Rapid Thermal Anneal, RTA), kann durchgeführt werden, um die Reaktion der epitaxialen Source/Drain-Regionen 92 mit der Auskleidung zu unterstützen.
  • Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann mittels ALD, CVD, PVD oder dergleichen abgeschieden werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen, nachdem die Auskleidung und das leitfähige Material gebildet wurden. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontakte 112 in den dritten Aussparungen 108. Die Source/Drain-Kontakte 112 werden physisch und elektrisch mit den epitaxialen Source/Drain-Regionen 92 gekoppelt.
  • Unterseiten der Source/Drain-Kontakte 112 können auf gleicher Höhe mit Unterseiten der zweiten Halbleiterschicht 54A liegen oder können darüber oder darunter angeordnet sein. Die Unterseiten der Source/Drain-Kontakte 112 können auch unter Unterseiten der zweiten Halbleiterschichten 54B und 54C und unter Oberseiten der zweiten Halbleiterschichten 54A-54C angeordnet werden. Eine vertikale Distanz D3 zwischen den Unterseiten der Source/Drain-Kontakte 112 und den Unterseiten der zweiten Halbleiterschicht 54A kann von etwa 10 nm bis etwa 14 nm, wie zum Beispiel etwa 12 nm, betragen. Die Source/Drain-Kontakte 112 können seitlich von den zweiten Halbleiterschichten 54A-54C um eine Distanz D4 von etwa 4 nm bis etwa 8 nm, wie zum Beispiel etwa 6 nm, getrennt sein. Die Unterseiten der Source/Drain-Kontakte 112 können sich in die epitaxialen Source/Drain-Regionen 92 auf eine Tiefe D9 erstrecken, die größer als etwa 18 nm sein oder von etwa 13 nm bis etwa 23 nm, wie zum Beispiel etwa 18 nm, unter den Oberseiten der epitaxialen Source/Drain-Regionen 92 betragen kann. Ein Verhältnis zwischen der Tiefe D9 der Source/Drain-Kontakte 112 und der Höhe H1 der epitaxialen Source/Drain-Regionen 92 kann von etwa 1:3 bis etwa 1:2, wie zum Beispiel etwa 2:5, betragen. Wenn die epitaxialen Source/Drain-Regionen 92 und die Source/Drain-Kontakte 112 gemäß diesem Verhältnis gebildet werden, so wird der Source/Drain-Kontaktwiderstand (Rcsd) minimiert, während gleichzeitig sichergestellt wird, dass genügend Material der epitaxialen Source/Drain-Regionen 92 verbleibt, um effektiv als Source/Drain-Region zu fungieren. Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 können sich unter den Unterseiten der Source/Drain-Kontakte 112 erstrecken. Zum Beispiel können sich, wie in den 22B und 22F veranschaulicht, Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102, die zwischen dem Substrat 50 und den zweiten Halbleiterschichten 54A gebildet werden, unter den Unterseiten der Source/Drain-Kontakte 112 erstrecken. In einigen Ausführungsformen können sich Abschnitte der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102, die zwischen den zweiten Halbleiterschichten 54A und den zweiten Halbleiterschichten 54B gebildet sind, unter den Unterseiten der Source/Drain-Kontakte 112 erstrecken.
  • Durch das Ätzen der epitaxialen Source/Drain-Regionen 92 zum Bilden der dritten Aussparungen 108 und das Bilden der Source/Drain-Kontakte 112 in den dritten Aussparungen 108 wird die Distanz zwischen den Source/Drain-Kontakten 112 und den zweiten Halbleiterschichten 54A-54C, die in fertigen NSFETs als Kanäle fungieren, verringert. Zum Beispiel kann eine maximale Distanz zwischen einer der zweiten Halbleiterschichten 54A-54C und den Source/Drain-Kontakten 112 zwischen etwa 4 nm und etwa 8 nm, wie zum Beispiel etwa 6 nm, betragen. Dies reduziert den Source/Drain-Kontaktwiderstand (Rcsd), was die Vorrichtungsleistung von NSFETs, die durch die oben beschriebenen Verfahren gebildet werden, verbessert.
  • Die 22D und 22E veranschaulichen den Querschnitt C-C' mit alternativen Ausführungsformen der Source/Drain-Kontakte 112. Wie in den 22D und 22E veranschaulicht, können die Source/Drain-Kontakte 112 benachbarte Paare von fusionierten epitaxialen Source/Drain-Regionen 92 kontaktieren. Die Source/Drain-Kontakte 112 können mit den epitaxialen Source/Drain-Regionen 92 in Kontakt kommen und können sich zwischen den Paaren fusionierter epitaxialer Source/Drain-Regionen 92 auf größere Tiefen erstrecken. Die Source/Drain-Kontakte 112 können ein quadratischeres Profil haben, wie in 22D veranschaulicht, oder ein welligeres Profil, wie in 22E veranschaulicht. Unterseiten der Source/Drain-Kontakte 112 können oberhalb der STI-Regionen 58 angeordnet werden oder können sich zu den STI-Regionen 58 erstrecken. Die epitaxialen Source/Drain-Regionen 92 können die oben beschriebenen Silicid-Regionen der Source/Drain-Kontakte 112 kontaktieren. Das Bilden der Source/Drain-Kontakte 112 in Kontakt mit benachbarten Paaren der fusionierten epitaxialen Source/Drain-Regionen 92 führt zu großen Kontaktflächen zwischen den Source/Drain-Kontakten 112 und den epitaxialen Source/Drain-Regionen 92, was den Source/Drain-Kontaktwiderstand (Rcsd) weiter reduziert.
  • 22F veranschaulicht ein Profil der dritten Aussparungen der Source/Drain-Kontakte 112 gemäß der in 21E veranschaulichten Ausführungsform. Wie durch die in 22F veranschaulichte Ausführungsform gezeigt, können die Source/Drain-Kontakte 112 geneigte Seitenwände haben, die im Wesentlichen gerade neben den dritten Abstandshaltern 110 und neben den epitaxialen Source/Drain-Regionen 92 verlaufen, die sich zu einem abgerundeten Punkt erstrecken. Die epitaxialen Source/Drain-Regionen können Silicid-Regionen der Source/Drain-Kontakte 112 kontaktieren. In einigen Ausführungsformen können sich die Source/Drain-Kontakte 112 durch die dritte Halbleitermaterialschicht 92C und teilweise durch die zweite Halbleitermaterialschicht 92B erstrecken. In einigen Ausführungsformen brauchen sich die Source/Drain-Kontakte jedoch nur teilweise durch die dritte Halbleitermaterialschicht 92C, durch die dritte Halbleitermaterialschicht 92C, durch die zweite Halbleitermaterialschicht 92B und teilweise durch die erste Halbleitermaterialschicht 92A oder dergleichen zu erstrecken.
  • In den 23A und 23B werden Gate-Kontakte 114 gebildet. Öffnungen für die Gate-Kontakte 114 werden durch das zweite ILD 106 und die Gate-Maske 104 hindurch gebildet. Die Öffnungen können durch akzeptable Photolithografie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die Gate-Kontakte 114 in den Öffnungen. Die Gate-Kontakte 114 sind physisch und elektrisch mit den Gate-Elektroden 102 gekoppelt. In verschiedenen Ausführungsformen können die Gate-Kontakte 114 durch dieselben Prozesse zur selben Zeit wie die Source/Drain-Kontakte 112 oder durch verschiedene Prozesse und vor oder nach den Source/Drain-Kontakten 112 gebildet werden. Obgleich gezeigt ist, dass sie in den gleichen Querschnitten gebildet sind, versteht es sich, dass jeder der Source/Drain-Kontakte 112 und der Gate-Kontakte 114 in einem anderen Querschnitt gebildet werden kann, wodurch ein Kurzschluss der Kontakte vermieden werden könnte.
  • 24-41B veranschaulichen eine Ausführungsform, in der die oben beschriebenen Lehren auf Finnen-Feldeffekttransistoren (FinFETs) angewendet werden. 24 veranschaulicht ein Beispiel für FinFETs gemäß einigen Ausführungsformen. Die FinFETs umfassen Finnen 255 auf einem Substrat 250 (zum Beispiel einem Halbleitersubstrat). Flachgrabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) 258 werden in dem Substrat 250 angeordnet, und die Finnen 255 ragen über und zwischen benachbarten STI-Regionen 258 hinaus. Obgleich die STI-Regionen 258 als von dem Substrat 250 getrennt beschrieben/veranschaulicht sind, kann der Begriff „Substrat“ im Sinne des vorliegenden Textes so verwendet werden, dass er sich entweder nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat einschließlich der STI-Regionen bezieht. Außerdem sind die Finnen 255 als einzelne, durchgehende Materialien mit dem Substrat 250 veranschaulicht, doch können die Finnen 255 und/oder das Substrat 250 auch ein einzelnes Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 255 auf die Abschnitte, die sich zwischen den benachbarten STI-Regionen 258 erstrecken.
  • Gate-Dielektrikumschichten 300 verlaufen entlang von Seitenwänden und über einer Oberseite der Finnen 255, und Gate-Elektroden 302 befinden sich über den Gate-Dielektrikumschichten 300. Epitaxiale Source/Drain-Regionen 292 sind auf gegenüberliegenden Seiten der Finnen 255, der Gate-Dielektrikumschichten 300 und der Gate-Elektroden 302 angeordnet. 24 veranschaulicht des Weiteren Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 302 und in einer Richtung, die zum Beispiel senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 292 der FinFETs verläuft. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Finne 255 und beispielsweise in einer Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 292 der FinFETs. Der Querschnitt C-C' verläuft parallel zum Querschnitt A-A' und erstreckt sich durch die epitaxialen Source/Drain-Regionen 292 der FinFETs hindurch. Die anschließenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • 25 bis 41B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 25 bis 28 veranschaulichen den in 24 veranschaulichten Referenzquerschnitt A-A'. 29A, 34A, 35A, 36A, 36A, 37A, 38A und 41A sind entlang des in 24 veranschaulichten Referenzquerschnitts A-A' veranschaulicht. 29B, 30B, 31B, 32B, 33B, 34B, 35B, 36B, 37B, 38B, 39B, 39C, 40B, 40C und 41B sind entlang eines ähnlichen, in 24 veranschaulichten Querschnitts B-B' veranschaulicht. 30A, 31A, 32A, 33A, 33C, 34C, 38C, 39A und 40A sind entlang des in 24 veranschaulichten Referenzquerschnitts C-C' veranschaulicht.
  • In 25 wird ein Substrat 250 bereitgestellt. Das Substrat 250 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder einem Dotanden vom n-Typ) oder undotiert sein kann. Das Substrat 250 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 250 Silizium, Germanium, einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich Silizium-Germanium, Gallium-Arsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen davon umfassen.
  • Das Substrat 250 weist eine Region 250N und eine Region 250P auf. Die Region 250N kann zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-FinFETs, verwendet werden. Die Region 250P kann zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-FinFETs, verwendet werden. Die Region 250N kann physisch von der Region 250P getrennt sein (wie durch den Teiler 251 veranschaulicht), und es können beliebig viele Vorrichtungsmerkmale (zum Beispiel andere aktive Bauelemente, dotierte Regionen, Isolationsstrukturen usw.) zwischen der Region 250N und der Region 250P angeordnet sein.
  • In 26 werden in dem Substrat 250 Finnen 255 gebildet. Die Finnen 255 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 255 in dem Substrat 250 durch Ätzen von Gräben in dem Substrat 250 ausgebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie zum Beispiel ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen, oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 255 können mit jedem geeigneten Verfahren strukturiert werden. So können beispielsweise die Finnen 255 mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zum Strukturieren der Finnen 255 verwendet werden. In einigen Ausführungen kann die Maske (oder eine andere Schicht) auf den Finnen 255 verbleiben.
  • In 27 werden Flachgrabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) 258 neben den Finnen 255 gebildet. Die STI-Regionen 258 können durch Bilden eines Isolationsmaterials (nicht separat veranschaulicht) über dem Substrat 250 und zwischen benachbarten Finnen 255 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (High Density Plasma Chemical Vapor Deposition, HDP-CVD), eine fließfähige CVD (Flowable CVD, FCVD) (zum Beispiel eine CVDbasierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem mit nachträglichem Aushärten zum Umwandeln des abgeschiedenen Materials in ein anderes Material, wie zum Beispiel ein Oxid), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess hergestellt werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isolationsmaterial gebildet wurde. In einer Ausführungsform wird das Isolationsmaterial so ausgebildet, dass überschüssiges Isolationsmaterial die Finnen 255 bedeckt. Das Isolationsmaterial kann eine einzelne Schicht umfassen oder kann mehrere Schichten umfassen. Zum Beispiel kann in einigen Ausführungsformen eine Auskleidung (nicht separat veranschaulicht) zuerst entlang Flächen des Substrats 250 und der Finnen 255 gebildet werden. Danach kann ein Füllmaterial, wie zum Beispiel jene, die oben besprochen wurden, über der Auskleidung ausgebildet werden.
  • Dann wird ein Abtragsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnen 255 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial und die Finnen 255 planarisieren. Der Planarisierungsprozess legt die Finnen 255 frei, dergestalt, dass die Oberseiten der Finnen 255 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses bündig abschließen.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Regionen 258 zu bilden, wie in 27 veranschaulicht. Das Isolationsmaterial wird so ausgespart, dass die oberen Abschnitte der Finnen 255 und des Substrats 250 zwischen benachbarten STI-Regionen 258 hervorstehen. Des Weiteren können die Oberseiten der STI-Regionen 258 flache Oberflächen, wie veranschaulicht, konvexe Oberflächen, konkave Oberflächen (zum Beispiel napfförmig), oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 258 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die STI-Regionen 258 können mittels eines akzeptablen Ätzprozesses ausgespart werden, wie zum Beispiel einem, der für das Material des Isolationsmaterials selektiv ist (der zum Beispiel das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Finnen 255 und des Substrats 250). Zum Beispiel kann ein Oxidabtrag beispielsweise mittels verdünnter Flusssäure (dHF) verwendet werden.
  • Der mit Bezug auf die 25-27 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 255 ausgebildet werden können. In einigen Ausführungsformen können die Finnen 255 durch einen epitaxialen Wachstumsprozess ausgebildet werden. Beispielsweise kann eine dielektrische Schicht über einer Oberseite des Substrats 250 ausgebildet sind, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 250 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht hervorstehen und Finnen bilden. Zusätzlich können in einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 255 verwendet werden. Zum Beispiel können die Finnen 255 in 27 ausgespart werden, und ein anderes Material als das der Finnen 255 kann epitaxial über den ausgesparten Finnen 255 gezüchtet werden. In solchen Ausführungsformen umfassen die Finnen 255 das ausgesparte Material sowie das epitaxial gezüchtete Material, das über dem ausgesparten Material angeordnet ist. In einer weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 250 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaxiale Strukturen können dann epitaxial in den Gräben unter Verwendung eines von dem Substrat 250 verschiedenen Materials gezüchtet werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen 255 zu bilden. In einigen Ausführungsformen, in denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gezüchtet werden, können die gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorherige und nachfolgende Implantierungen vermeiden kann, obwohl in-situ- und Implantierungsdotierung auch zusammen verwendet werden können.
  • Darüber hinaus kann es vorteilhaft sein, in der Region 250N (zum Beispiel einer NMOS-Region) epitaxial ein Material zu züchten, das sich von dem Material in der Region 250P (zum Beispiel einer PMOS-Region) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 255 aus Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören beispielsweise Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Des Weiteren können in 27 geeignete Mulden (nicht separat veranschaulicht) in den Finnen 255 und/oder dem Substrat 250 gebildet werden. In einigen Ausführungsformen kann ein P-Mulde in der Region 250N ausgebildet werden, und eine N-Mulde kann in der Region 250P ausgebildet werden. In einigen Ausführungsformen wird sowohl in der Region 250N als auch in der Region 250P eine P- oder eine N-Mulde gebildet.
  • In den Ausführungsformen mit verschiedenen Muldentypen können die verschiedenen Implantierungsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresists oder anderer Masken (nicht separat veranschaulicht) bewerkstelligt werden. Beispielsweise kann ein Photoresist über den Finnen 255 und den STI-Regionen 258 in der Region 250N ausgebildet werden. Der Photoresist wird so strukturiert, dass die Region 250P des Substrats 250, wie zum Beispiel eine PMOS-Region, frei liegt. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, wird eine Implantierung von n-Störatomen in der Region 250P ausgeführt, und der Photoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Störatome in die Region 250N, wie zum Beispiel eine NMOS-Region, implantiert werden. Die n-Störatome können Phosphor, Arsen, Antimon oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel zwischen etwa 1×1016 Atomen/cm3 und etwa 1×1018 Atomen/cm3. Nach der Implantierung wird der Photoresist entfernt, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach der Implantierung der Region 250P wird über den Finnen 255 und den STI-Regionen 258 in der Region 250P ein Photoresist ausgebildet. Der Photoresist wird so strukturiert, dass die Region 250N des Substrats 250, wie zum Beispiel die NMOS-Region, frei liegt. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann eine Implantierung von p-Störatomen in der Region 250N ausgeführt werden, und der Photoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Störatome in die Region 250P, wie zum Beispiel die PMOS-Region, implantiert werden. Die p-Störatome können Bor, Borfluorid, Indium oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel zwischen etwa 1×1016 Atomen/cm3 und etwa 1×1018 Atomen/cm3. Nach der Implantierung kann der Photoresist entfernt werden, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach den Implantierungen der Region 250N und der Region 250P kann ein Tempern ausgeführt werden, um Implantierungsschäden zu reparieren und die p- und/oder n-Störatome, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien von epitaxialen Finnen während des Wachstums in situ dotiert werden, was die Implantierungen vermeiden kann, obgleich in-situ- und Implantierungsdotierung zusammen verwendet werden können.
  • In 28 werden Dummy-Dielektrikumschichten 260 auf den Finnen 255 und dem Substrat 250 gebildet. Die Dummy-Dielektrikumschicht 260 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Über der Dummy-Dielektrikumschicht 260 wird eine Dummy-Gate-Schicht 262 gebildet, und über der Dummy-Gate-Schicht 262 wird eine Maskenschicht 264 gebildet. Die Dummy-Gate-Schicht 262 kann über der Dummy-Dielektrikumschicht 260 abgeschieden und dann durch einen Prozess wie zum Beispiel CMP planarisiert werden. Die Maskenschicht 264 kann über der Dummy-Gate-Schicht 262 abgeschieden werden. Die Dummy-Gate-Schicht 262 kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilicide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 262 kann durch physikalische Aufdampfung (PVD), CVD, Sputterabscheidung oder andere im Stand der Technik bekannte und verwendete Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 262 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität im Vergleich zu dem Material der STI-Regionen 258 aufweisen. Die Maskenschicht 264 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 262 und eine einzelne Maskenschicht 264 über der Region 250N und der Region 250P gebildet. Es ist anzumerken, dass die Dummy-Dielektrikumschichten 260 allein zur Veranschaulichung so gezeigt sind, dass sie nur die Finnen 255 und das Substrat 250 bedecken. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 260 so abgeschieden werden, dass die Dummy-Dielektrikumschicht 260 die STI-Regionen 258 bedeckt und sich dabei zwischen der Gateschicht 262 und den STI-Regionen 258 erstreckt.
  • Figuren und 29A bis 41B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsvorrichtungen. 29B bis 41B veranschaulichen Merkmale in der Region 250N oder der Region 250P. Zum Beispiel können die in den 29B bis 41B veranschaulichten Strukturen sowohl für die Region 250N als auch für den Region 250P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen der Region 250N und der Region 250P sind im begleitenden Text zu jeder Figur beschrieben.
  • In den 29A und 29B kann die Maskenschicht 264 (siehe 28) mittels akzeptabler Photolithographie- und Ätztechniken strukturiert werden, um Masken 274 zu bilden. Eine akzeptable Ätztechnik kann verwendet werden, um die Struktur der Masken 274 zu der Dummy-Gate-Schicht 262 zu übertragen, um Dummy-Gates 272 zu bilden. In einigen Ausführungsformen kann die Struktur der Masken 274 auch zu der Dummy-Dielektrikumschichten 260 übertragen werden. Die Dummy-Gates 272 bedecken jeweilige Kanalregionen 268 der Finnen 255. Die Struktur der Masken 274 kann verwendet werden, um jedes der Dummy-Gates 272 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 272 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung jeweiliger epitaxialer Finnen 255 verläuft.
  • In den 30A und 30B werden eine erste Abstandshalterschicht 280 und eine zweite Abstandshalterschicht 282 über den in den 29A und 29B veranschaulichten Strukturen gebildet. In den 30A und 30B wird die erste Abstandshalterschicht 280 auf Oberseiten der STI-Regionen 258, Oberseiten und Seitenwänden der Finnen 255 und der Masken 274 sowie Seitenwänden der Dummy-Gates 272 und der Dummy-Dielektrikumschichten 260 gebildet. Die zweite Abstandshalterschicht 282 wird über der ersten Abstandshalterschicht 280 abgeschieden. Die erste Abstandshalterschicht 280 kann durch thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Abstandshalterschicht 280 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die zweite Abstandshalterschicht 282 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandshalterschicht 282 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden.
  • In den 31A und 31B werden die erste Abstandshalterschicht 280 und die zweite Abstandshalterschicht 282 geätzt, um erste Abstandshalter 281 und zweite Abstandshalter 283 zu bilden. Die erste Abstandshalterschicht 280 und die zweite Abstandshalterschicht 282 können durch einen geeigneten Ätzprozess geätzt werden, wie zum Beispiel einen isotropen Ätzprozess (zum Beispiel einen Nassätzprozess), einen anisotropen Ätzprozess (zum Beispiel einen Trockenätzprozess) oder dergleichen. Wie in 31A veranschaulicht, werden die ersten Abstandshalter 281 und die zweiten Abstandshalter 283 an Seitenwänden der Finnen 255 angeordnet. Wie in 31B veranschaulicht, kann die zweite Abstandshalterschicht 282 über der ersten Abstandshalterschicht 280 neben den Masken 274, den Dummy-Gates 272 und den Dummy-Dielektrikumschichten 260 entfernt werden, und die ersten Abstandshalter 281 werden an Seitenwänden der Masken 274, der Dummy-Gates 272 und der Dummy-Dielektrikumschichten 260 angeordnet.
  • Nachdem die ersten Abstandshalter 281 und die zweiten Abstandshalter 283 gebildet wurden, können Implantierungen für schwach dotierte Source/Drain-Regionen (Lightly Doped Source/Drain, LDD-Regionen) (nicht separat veranschaulicht) vorgenommen werden. In Ausführungsformen mit verschiedenen Arten von Vorrichtungen, ähnlich den oben in 27 besprochenen Implantierungen, kann eine Maske, wie zum Beispiel ein Photoresist, über der Region 50N gebildet werden, während die Region 50P freigelegt wird, und in die freigelegten Finnen 255 und das Substrat 250 in der Region 50P können Störatome eines geeigneten Typs (zum Beispiel p-Typ) implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie beispielsweise ein Photoresist, über der Region 250P gebildet werden, während die Region 250N frei liegt, und es können Störatome eines geeignetes Typs (zum Beispiel n-Typ) in die freigelegten Finnen 255 und das Substrat 250 in der Region 250N implantiert werden Die Maske kann dann entfernt werden. Die n-Störatome können beliebige der zuvor besprochenen n-Störatome sein, und die p-Störatome können beliebige der zuvor besprochenen p-Störatome sein. Die schwach dotierten Source/Drain-Regionen können eine Konzentration von Störatomen von etwa 1×1015 Atomen/cm3 bis etwa 1×1019 Atomen/cm3 aufweisen. Ein Tempern kann zum Reparieren von Implantierungsschäden und zum Aktivieren der implantierten Störatome verwendet werden.
  • Es ist anzumerken, dass die obige Offenbarung allgemein einen Prozess des Bildens von Abstandshaltern und LDD-Regionen beschreibt. Es können auch andere Prozesse und Abfolgen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (zum Beispiel können die ersten Abstandshalter 281 vor dem Bilden der zweiten Abstandshalter 283 gebildet werden, zusätzliche Abstandshalter können gebildet und entfernt werden, und/oder dergleichen. Darüber hinaus können die n- und p-Vorrichtungen mittels anderer Strukturen und Schritte gebildet werden.
  • In den 32A und 32B werden erste Aussparungen 286 in den Finnen 255 und dem Substrat 250 ausgebildet. Wie in 32A veranschaulicht, können Oberseiten der STI-Regionen 258 mit Oberseiten des Substrats 250 bündig sein. Das Substrat 250 kann so geätzt werden, dass Unterseiten der ersten Aussparungen 286 über oder unter den Oberseiten der STI-Regionen 258 angeordnet sind. Die ersten Aussparungen 286 können durch Ätzen der Finnen 255 und des Substrats 250 mittels anisotroper Ätzprozesse wie zum Beispiel RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandshalter 281, die zweiten Abstandshalter 283 und die Masken 274 maskieren Abschnitte der Finnen 255 und des Substrats 250 während der zum Bilden der ersten Aussparungen 286 verwendeten Ätzprozesse. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um die ersten Aussparungen 286 zu bilden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 286 zu stoppen, nachdem die ersten Aussparungen 286 eine gewünschte Tiefe erreicht haben.
  • In den 33A-33C werden in den ersten Aussparungen 286 epitaxiale Source/Drain-Regionen 292 gebildet, um eine Verspannung an die Kanalregionen 268 der Finnen 255 anzulegen und dadurch die Leistung zu verbessern. Wie in 33B veranschaulicht, werden die epitaxialen Source/Drain-Regionen 292 in den ersten Aussparungen 286 so ausgebildet, dass jedes Dummy-Gate 272 zwischen jeweils benachbarten Paaren der epitaxialen Source/Drain-Regionen 292 angeordnet ist. Die epitaxialen Source/Drain-Regionen 292 können Höhen H2 von etwa 40 nm bis etwa 60 nm, zum Beispiel etwa 50 nm, aufweisen. In einigen Ausführungsformen werden die ersten Abstandshalter 281 verwendet, um die epitaxialen Source/Drain-Regionen 292 von den Dummy-Gates 272 um eine geeignete seitliche Distanz zu trennen, so dass die epitaxialen Source/Drain-Regionen 292 die anschließend gebildeten Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source/Drain-Regionen 292 in der Region 250N, zum Beispiel der NMOS-Region, können durch Maskieren der Region 250P, zum Beispiel der PMOS-Region, gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 292 in den ersten Aussparungen 286 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 292 können jedes akzeptable Material enthalten, das für n-FinFETs geeignet ist. Wenn zum Beispiel die Finnen 255 Silizium sind, so können die epitaxialen Source/Drain-Regionen 292 Materialien enthalten, die eine Zugspannung an die Finnen 255 anlegen, wie zum Beispiel Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Regionen 292 können Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 255 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 292 in der Region 250P, zum Beispiel der PMOS-Region, können durch Maskieren der Region 250N, zum Beispiel der NMOS-Region, gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 292 in den ersten Aussparungen 286 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 292 können jedes akzeptable Material enthalten, das für p-NSFETs geeignet ist. Wenn die Finnen 255 zum Beispiel Silizium sind, so können die epitaxialen Source/Drain-Regionen 292 Materialien enthalten, die eine Druckspannung an die Finnen 255 anlegen, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Regionen 292 können ebenfalls Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 255 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 292, die Finnen 255 und/oder das Substrat 250 können mit Dotanden implantiert werden, um Source/Drain-Regionen zu bilden, ähnlich dem Prozess, der zuvor für die Bildung schwach dotierter Source/Drain-Regionen besprochen wurde, gefolgt von einem Tempern. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 292 während des Wachstums in situ mit den Dotanden dotiert werden. Die Source/Drain-Regionen können eine Störatomkonzentration zwischen etwa 1×1019 Atomen/cm3 und etwa 1×1021 Atomen/cm3 aufweisen. Die Störatome vom n-Typ und/oder vom p-Typ für Source/Drain-Regionen können beliebige der zuvor besprochenen Störatome sein.
  • Im Ergebnis der Epitaxieprozesse, die zur Bildung der epitaxialen Source/Drain-Regionen 292 in der Region 250N und der Region 250P verwendet werden, weisen Oberseiten der epitaxialen Source/Drain-Regionen 292 Facetten auf, die sich seitlich nach außen über Seitenwände der Finnen 255 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Regionen 292 desselben FinFET verschmelzen, wie durch 33A veranschaulicht. In anderen Ausführungsformen bleiben benachbarte Source/Drain-Regionen 292 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie durch 33C veranschaulicht. In den Ausführungen, die in den 33A und 33C veranschaulicht sind, können die ersten Abstandshalter 281 so gebildet werden, dass sie Abschnitte der Seitenwände der Finnen 255 bedecken, die sich über den STI-Regionen 258 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. In einigen anderen Ausführungen kann die zum Bilden der ersten Abstandshalter 281 verwendete Abstandshalter-Ätzung so justiert werden, dass das Abstandshaltermaterial entfernt wird, damit sich die epitaxial gezüchtete Region bis zur Fläche der STI-Region 258 erstrecken kann.
  • Die epitaxialen Source/Drain-Regionen 292 können eine oder mehrere Halbleitermaterialschichten umfassen. Zum Beispiel können die epitaxialen Source/Drain-Regionen 292 eine erste Halbleitermaterialschicht 292A, eine zweite Halbleitermaterialschicht 292B und eine dritte Halbleitermaterialschicht 292C umfassen. Für die epitaxialen Source/Drain-Regionen 292 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 292A, der zweiten Halbleitermaterialschicht 292B und der dritten Halbleitermaterialschicht 292C kann aus anderen Halbleitermaterialien gebildet werden und kann auf andere Dotierungskonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 292A eine Dotierungskonzentration aufweisen, die geringer ist als die der zweiten Halbleitermaterialschicht 292B und größer als die der dritten Halbleitermaterialschicht 292C. In Ausführungsformen, in denen die epitaxialen Source/Drain-Regionen 292 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 292A abgeschieden werden, die zweite Halbleitermaterialschicht 292B kann über der ersten Halbleitermaterialschicht 292A abgeschieden werden, und die dritte Halbleitermaterialschicht 292C kann über der zweiten Halbleitermaterialschicht 292B abgeschieden werden.
  • In den 34A-34C wird jeweils ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 296 über der in den 29A, 33B und 33A veranschaulichten Struktur abgeschieden (die Prozesse der 30A-33C verändern den in 29A veranschaulichten Querschnitt nicht). Das erste ILD 296 kann aus einem dielektrischen Material gebildet werden und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, plasmaunterstützte CVD (PECVD) oder FCVD, abgeschieden werden. Zu den dielektrischen Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gehören. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess hergestellt werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 294 zwischen dem ersten ILD 296 und den epitaxialen Source/Drain-Regionen 292, der Maske 274 und den ersten Abstandshaltern 281 angeordnet. Die CESL 294 kann ein dielektrisches Material wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine geringere Ätzrate als das Material des darüberliegenden ersten ILD 296 aufweist.
  • In den 35A-35C kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die Oberseite des ersten ILD 296 bündig mit der Oberseite der Dummy-Gates 272 oder der Masken 274 abschließen zu lassen. Der Planarisierungsprozess kann auch die Masken 274 auf den Dummy-Gates 272 und Abschnitte der ersten Abstandshalter 281 entlang Seitenwänden der Masken 274 entfernen. Nach dem Planarisierungsprozess sind die Oberseiten der Dummy-Gates 272, der ersten Abstandshalter 281 und des ersten ILD 296 bündig. Dementsprechend werden die Oberseiten der Dummy-Gates 272 durch das erste ILD 296 hindurch freigelegt. In einigen Ausführungsformen können die Masken 274 bleiben; in diesem Fall wird durch den Planarisierungsprozess die Oberseite des ersten ILD 296 mit der Oberseite der Masken 274 und den ersten Abstandshaltern 281 bündig gemacht.
  • In den 36A und 36B werden die Dummy-Gates 272 und die Masken 274, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 298 entstehen. Abschnitte der dielektrischen Dummy-Schicht 260 in den zweiten Aussparungen 298 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 272 entfernt, und die Dummy-Dielektrikumschichten 260 bleiben und werden durch die zweiten Aussparungen 298 freigelegt. In einigen Ausführungen werden die Dummy-Dielektrikumschichten 260 aus den Aussparungen 298 in einer ersten Region eines Dies (zum Beispiel einer Kernlogikregion) entfernt und verbleiben in zweiten Aussparungen 298 in einer zweiten Region des Dies (zum Beispiel einer Eingabe-/Ausgabe-Region). In einigen Ausführungsformen werden die Dummy-Gates 272 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 272 selektiv mit einer schnelleren Rate ätzen als das erste ILD 296 oder die ersten Abstandshalter 281. Jede zweite Aussparung 298 legt eine Kanalregion 268 einer jeweiligen Finne 255 frei und/oder liegt über ihr. Jede Kanalregion 268 ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 292 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumschicht 260 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 272 geätzt werden. Die Dummy-Dielektrikumschicht 260 kann dann nach dem Entfernen der Dummy-Gates 272 optional entfernt werden.
  • In den 37A und 37B werden Gate-Dielektrikumschichten 300 und Gate-Elektroden 302 für Ersatz-Gates gebildet. Die Gate-Dielektrikumschichten 300 werden konform in den zweiten Aussparungen 298 abgeschieden, wie zum Beispiel auf Oberseiten und an Seitenwänden der Finnen 255. Die Gate-Dielektrikumschichten 300 können ebenfalls auf Oberseiten der ersten ILD 296, der CESL 294, der ersten Abstandshalter 281 und der STI-Regionen 258 abgeschieden werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 300 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen enthalten die Gate-Dielektrikumschichten 300 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 300 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschichten 300 können Molekularstrahlabscheidung (Molecular-Beam Deposition, MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 302 werden jeweils über den Gate-Dielektrikumschichten 300 abgeschieden und füllen die restlichen Abschnitte der zweiten Aussparungen 298. Die Gate-Elektroden 302 können ein metallhaltiges Material wie zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon enthalten. Obgleich zum Beispiel in den 37A und 37B einschichtige Gate-Elektroden 302 veranschaulicht sind, können die Gate-Elektroden 302 jede beliebigen Anzahl von Auskleidungsschichten, jede beliebige Anzahl von Austrittsarbeits-Abstimmschichten und ein Füllmaterial umfassen. Nach dem Füllen der zweiten Aussparungen 298 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 300 und des Materials der Gate-Elektroden 302, wobei diese überschüssigen Abschnitte über der Oberseite des ersten ILD 296 liegen, zu entfernen. Die restlichen Materialabschnitte der Gate-Elektroden 102 und der Gate-Dielektrikumschichten 300 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 302 und die Gate-Dielektrikumschichten 300 können zusammen als „Gate-Stapel“ bezeichnet werden.
  • Die Bildung der Gate-Dielektrikumschichten 300 in der Region 250N und in der Region 250P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikumschichten 300 in jeder Region aus den gleichen Materialien gebildet werden, und die Bildung der Gate-Elektroden 302 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 302 in jeder Region aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 300 in jeder Region durch eigenständige Prozesse gebildet werden, so dass die Gate-Dielektrikumschichten 300 unterschiedliche Materialien sein können, und/oder die Gate-Elektroden 302 in jeder Region können durch eigenständige Prozesse gebildet werden, so dass die Gate-Elektroden 302 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um zweckmäßige Regionen zu maskieren und freizulegen, wenn eigenständige Prozesse verwendet werden.
  • In den 38A-38C wird ein zweites ILD 306 über dem ersten ILD 296 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 306 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 306 aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, abgeschieden werden. Gemäß einigen Ausführungsformen wird vor dem Bilden des zweiten ILD 306 der Gate-Stapel (einschließlich der dielektrischen Gate-Schichten 300 und der entsprechenden darüberliegenden Gate-Elektroden 302) so ausgespart, dass eine Aussparung direkt über dem Gate-Stapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 281 gebildet wird. Eine Gate-Maske 304, die eine oder mehrere Schichten aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials, die sich über das erste ILD 296 erstrecken, zu entfernen. Anschließend gebildete Gate-Kontakte (wie zum Beispiel die Gate-Kontakte 314, die unten in Bezug auf die 41A und 41B besprochen werden) durchdringen die Gate-Maske 304, um die Oberseite der ausgesparten Gate-Elektroden 302 zu kontaktieren.
  • In den 39A-39C werden das zweite ILD 306, das erste ILD 296 und die CESL 294 geätzt, um dritte Aussparungen 308 zu bilden, die Flächen der epitaxialen Source/Drain-Regionen 292 freilegen. Die dritten Aussparungen 308 können durch Ätzen mittels eines anisotropen Ätzprozesses, wie zum Beispiel RIE, NBE oder dergleichen, gebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 308 durch das zweite ILD 306 und das erste ILD 296 hindurch mittels eines ersten Ätzprozesses geätzt werden und können dann mittels eines zweiten Ätzprozesses durch die CESL 294 hindurch geätzt werden. Über dem zweiten ILD 306 kann eine Maske, wie zum Beispiel ein Photoresist, gebildet und strukturiert werden, um Abschnitte des zweiten ILD 306 gegen den ersten Ätzprozess und den zweiten Ätzprozess zu maskieren.
  • Des Weiteren werden in den 39A-39C dritte Abstandshalter 310 an Seitenwänden der dritten Aussparungen 308 ausgebildet. Eine dritte Abstandshalterschicht (nicht separat veranschaulicht) kann auf Oberseiten des zweiten ILD 306 und der epitaxialen Source/Drain-Regionen 292 sowie an Seitenwänden des zweiten ILD 306, des ersten ILD 296 und der CESL 294 gebildet werden. Die dritte Abstandshalterschicht kann durch thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die dritte Abstandshalterschicht kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die dritte Abstandshalterschicht kann durch einen geeigneten Ätzprozess wie zum Beispiel anisotropes Ätzen (zum Beispiel einen Trockenätzprozess) oder dergleichen zum Bilden der dritten Abstandshalterschicht 310 geätzt werden. Wie in den 39A-39C veranschaulicht, können die dritten Abstandshalter 310 an Seitenwänden des zweiten ILD 306, des ersten ILD 296 und der CESL 294 in den dritten Aussparungen 308 verbleiben. Die dritten Abstandshalter 310 können Dicken von etwa 2 nm bis etwa 5 nm, wie zum Beispiel etwa 3 nm, haben und können verwendet werden, um Seitenwände des zweiten ILD 306, des ersten ILD 296 und des CESL 294 vor einem Ätzen zu schützen, das anschließend an den epitaxialen Source/Drain-Regionen 292 durchgeführt wird. In einigen Ausführungen können die dritten Abstandshalter 310 aus Siliziumnitrid gebildet werden und können dafür verwendet werden, Leckströme von anschließend gebildeten Source/Drain-Kontakten (wie zum Beispiel den Source/Drain-Kontakten 312, die unten in Bezug auf die 40A-40C besprochen werden) zu verhindern, und können dafür verwendet werden, Zuverlässigkeitsprobleme im Zusammenhang mit der Durchschlagspannung (Vbd) zu beheben und dadurch die Leistung zu erhöhen und Vorrichtungsdefekte zu reduzieren
  • Des Weiteren werden in den 39A-39C die epitaxialen Source/Drain-Regionen 292 geätzt, um die dritten Aussparungen 308 zu erweitern. Die epitaxialen Source/Drain-Regionen 292 können durch einen anisotropen Ätzprozess wie zum Beispiel RIE, NBE oder dergleichen geätzt werden. Die epitaxialen Source/Drain-Regionen 292 können durch einen iterativen Ätzprozess geätzt werden, bei dem jede Iteration einen dritten Ätzprozess umfasst, dem ein vierter Ätzprozess folgt. Der dritte Ätzprozess und der vierte Ätzprozess können sich von dem ersten Ätzprozess und dem zweiten Ätzprozess, die zum Ätzen des ersten ILD 296, des zweiten ILD 306 und des CESL 294 verwendet werden, unterscheiden. Der iterative Ätzprozess kann von 5 Iterationen bis zu 20 Iterationen, zum Beispiel 10 Iterationen, wiederholt werden. Der iterative Ätzprozess kann so lange wiederholt werden, bis eine Tiefe D5 der dritten Aussparungen 308 unter Oberseiten der Kanalregionen 258 der Finnen 255 größer als etwa 13 nm ist oder von etwa 8 nm bis etwa 18 nm, wie zum Beispiel etwa 14 nm, beträgt. Eine Tiefe D6 der dritten Aussparungen 308 unterhalb der Oberseiten der epitaxialen Source/Drain-Regionen 292 kann größer als etwa 15 nm sein oder von etwa 10 nm bis etwa 20 nm, wie zum Beispiel etwa 15 nm, betragen. Ein Verhältnis der Tiefe D2 der dritten Aussparungen 308 zur Höhe H2 der epitaxialen Source/Drain-Regionen 292 kann von etwa 1:3 bis etwa 1:2, wie zum Beispiel etwa 2:5, betragen. Das Ätzen der dritten Aussparungen 308 auf die beschriebenen Tiefen verringert die Distanz zwischen anschließend gebildeten Source/Drain-Kontakten (wie zum Beispiel Source/Drain-Kontakte 312, die unten in Bezug auf die 40A-40C besprochen werden) und den Finnen 255, wodurch der Source/Drain-Kontaktwiderstand (Rcsd) verringert und die Vorrichtungsleistung der FinFETs verbessert wird. Ein zu tiefes Ätzen der dritten Aussparungen 308 kann die Leistung der epitaxialen Source/Drain-Regionen 292 beeinträchtigen, was die Vorrichtungsleistung verringert und Vorrichtungsdefekte verursacht. Wie in den 39A und 39B veranschaulicht, können Seitenwände der epitaxialen Source/Drain-Regionen 292 an Seitenwände der dritten Aussparungen 310 grenzen. In anderen Ausführungsformen (nicht separat veranschaulicht) können die dritten Aussparungen 308 die epitaxialen Source/Drain-Regionen 292 unter den dritten Abstandshaltern 310 unterschneiden, ähnlich der Ausführungsform, die in den 21C und 21D veranschaulicht ist.
  • 39C veranschaulicht ein Profil der dritten Aussparungen 308 gemäß einigen Ausführungsformen. Wie in der in 39C gezeigten Ausführungsform gezeigt, können Seitenwände der epitaxialen Source/Drain-Regionen 292 neben den dritten Aussparungen 308 an Seitenwände der dritten Abstandshalter 310 grenzen. Abschnitte der Seitenwände der epitaxialen Source/Drain-Regionen 292, die an die dritten Aussparungen 308 grenzen, können im Wesentlichen gerade sein und können zu einer abgerundeten Spitze geneigt sein. Wie des Weiteren in 39C veranschaulicht, können sich die dritten Aussparungen 308 durch die dritte Halbleitermaterialschicht 292C und teilweise durch die zweite Halbleitermaterialschicht 292B erstrecken. In einigen Ausführungsformen können sich die dritten Aussparungen 308 jedoch teilweise durch die dritte Halbleitermaterialschicht 292C, durch die dritte Halbleitermaterialschicht 292C, durch die zweite Halbleitermaterialschicht 292B und teilweise durch die erste Halbleitermaterialschicht 292A oder dergleichen erstrecken.
  • Der dritte Ätzprozess kann ein drittes Ätzgas und ein viertes Ätzgas verwenden. Das dritte Ätzgas kann Fluormethan (CH3F), Difluormethan (CH2F2) oder dergleichen enthalten, und das vierte Ätzgas kann Wasserstoff (H2) oder dergleichen enthalten. Eine Strömungsrate des dritten Ätzgases kann von etwa 10 sccm bis etwa 40 sccm, wie zum Beispiel etwa 15 sccm, betragen, und eine Strömungsrate des vierten Ätzgases kann von etwa 150 sccm bis etwa 300 sccm, wie zum Beispiel etwa 200 sccm, betragen. Der dritte Ätzprozess kann bei einem Druck von etwa 10 mTorr bis etwa 30 mTorr, wie zum Beispiel etwa 15 mTorr, und einer Temperatur von etwa 30 °C bis etwa 60 °C, wie zum Beispiel etwa 40 °C, durchgeführt werden. Ein Plasma kann aus dem dritten Ätzgas und dem vierten Ätzgas unter Verwendung eines Plasmagenerators mit einer Leistung von etwa 150 W bis etwa 300 W, wie zum Beispiel etwa 200 W, erzeugt werden. Ein Substrathalter, auf dem das Substrat 50 während des dritten Ätzprozesses angeordnet ist, kann mit einer Spannung von etwa 200 V bis etwa 400 V, wie zum Beispiel etwa 300 V, vorgespannt werden.
  • Der vierte Ätzprozess kann ein fünftes Ätzgas und ein sechstes Ätzgas verwenden. Das fünfte Ätzgas kann Stickstoff (N2), Argon (Ar) oder dergleichen enthalten, und das sechste Ätzgas kann Wasserstoff (H2) oder dergleichen enthalten. Eine Strömungsrate des fünften Ätzgases kann von etwa 100 sccm bis etwa 300 sccm, wie zum Beispiel etwa 150 sccm, betragen, und eine Strömungsrate des sechsten Ätzgases kann von etwa 150 sccm bis etwa 300 sccm, wie zum Beispiel etwa 200 sccm, betragen. Der vierte Ätzprozess kann bei einem Druck von etwa 10 mTorr bis etwa 30 mTorr, wie zum Beispiel etwa 15 mTorr, und einer Temperatur von etwa 30 °C bis etwa 60 °C, wie zum Beispiel etwa 40 °C, durchgeführt werden. Ein Plasma kann aus dem fünften Ätzgas und dem sechsten Ätzgas unter Verwendung eines Plasmagenerators mit einer Leistung von etwa 100 W bis etwa 300 W, wie zum Beispiel etwa 150 W, erzeugt werden. Ein Substrathalter, auf dem das Substrat 50 während des vierten Ätzprozesses angeordnet ist, kann mit einer Spannung von etwa 200 V bis etwa 400 V, wie zum Beispiel etwa 250 V, vorgespannt werden.
  • Das Ätzen der epitaxialen Source/Drain-Regionen 292 mittels des dritten Ätzprozesses kann dafür führen, dass am Boden der dritten Aussparungen 308 neben den epitaxialen Source/Drain-Regionen 292 ein Polymer-Nebenprodukt entsteht. Der vierte Ätzprozess kann dann verwendet werden, um das Polymer-Nebenprodukt zu entfernen. Der vierte Ätzprozess kann anisotrop sein und kann das Polymer-Nebenprodukt von den Bodenflächen der dritten Aussparungen 308 mit einer höheren Rate entfernen, als der zweite Ätzprozess das Polymer-Nebenprodukt von Seitenflächen der dritten Aussparungen 308 entfernt. Daher können der dritte Ätzprozess und der vierte Ätzprozess zum anisotropen Ätzen der epitaxialen Source/Drain-Regionen 292 verwendet werden.
  • In den 40A-40C werden die Source/Drain-Kontakte 312 gebildet. Die Source/Drain-Kontakte 312 werden in den dritten Aussparungen 308 gebildet. In den dritten Aussparungen 308 werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die Auskleidung kann durch einen konformen Abscheidungsprozess, wie zum Beispiel Atomschichtabscheidung (ALD), chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder dergleichen, abgeschieden werden. In einigen Ausführungsformen kann die Auskleidung eine Haftschicht aufweisen, und mindestens ein Abschnitt der Haftschicht kann behandelt werden, um eine Diffusionssperrschicht zu bilden. Zum Beispiel kann an der Haftschicht ein Nitrierprozess, einschließlich beispielsweise ein Stickstoffplasmaprozess, ausgeführt werden, um mindestens einen Abschnitt der Haftschicht in die Diffusionssperrschicht umzuwandeln. In einigen Ausführungsformen kann die Haftschicht vollständig so umgewandelt werden, dass keine Haftschicht zurückbleibt und die Diffusionssperrschicht eine Haft-/Sperrschicht ist. In einigen Ausführungsformen bleibt ein Abschnitt der Haftschicht unkonvertiert, so dass der Abschnitt der Haftschicht mit der Diffusionssperrschicht auf der Haftschicht verbleibt.
  • Eine Silicid-Region kann neben den epitaxialen Source/Drain-Regionen 292 gebildet werden, indem ein Abschnitt der epitaxialen Source/Drain-Regionen 292 neben den Auskleidung mit der Auskleidung reagiert. Ein Tempern, wie zum Beispiel ein schnelles thermisches Tempern (Rapid Thermal Anneal, RTA), kann durchgeführt werden, um die Reaktion der epitaxialen Source/Drain-Regionen 292 mit der Auskleidung zu unterstützen.
  • Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann mittels ALD, CVD, PVD oder dergleichen abgeschieden werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 306 zu entfernen, nachdem die Auskleidung und das leitfähige Material gebildet wurden. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontakte 312 in der dritten Aussparung 308. Die Source/Drain-Kontakte 312 werden physisch und elektrisch mit den epitaxialen Source/Drain-Regionen 292 gekoppelt. Obgleich die Source/Drain-Kontakte 312, die dritten Abstandshalter 310 und die epitaxialen Source/Drain-Regionen 292 so veranschaulicht sind, dass sie die gleichen Strukturen aufweisen wie die Source/Drain-Kontakte 112, die dritten Abstandshalter 110 und die epitaxialen Source/Drain-Regionen 92, die in den 22B und 22C veranschaulicht sind, können die Source/Drain-Kontakte 312, die dritten Abstandshalter 310 und die epitaxialen Source/Drain-Regionen 292 jede beliebige der Strukturen für die Source/Drain-Kontakte 112, die dritten Abstandshalter 110 und die epitaxialen Source/Drain-Regionen 92, die in den 21A-22F veranschaulicht sind, oder andere geeignete Strukturen aufweisen.
  • Unterseiten der Source/Drain-Kontakte 312 können unter Oberseiten der Finnen 255 um eine Distanz D7 von etwa 8 nm bis etwa 18 nm, wie zum Beispiel etwa 14 nm, angeordnet sein. Die Source/Drain-Kontakte 312 können seitlich von den Finnen 255 um eine Distanz D8 von etwa 4 nm bis etwa 8 nm, wie zum Beispiel etwa 6 nm, getrennt sein. Die Unterseiten der Source/Drain-Kontakte 312 können sich in die epitaxialen Source/Drain-Regionen 292 auf eine Tiefe D10 erstrecken, die größer als etwa 18 nm sein oder von etwa 13 nm bis etwa 23 nm, wie zum Beispiel etwa 18 nm, unter den Oberseiten der epitaxialen Source/Drain-Regionen 292 betragen kann. Ein Verhältnis zwischen der Tiefe D10 der Source/Drain-Kontakte 312 und der Höhe H2 der epitaxialen Source/Drain-Regionen 292 kann von etwa 1:3 bis etwa 1:2, wie zum Beispiel etwa 2:5, betragen. Wenn die epitaxialen Source/Drain-Regionen 292 und die Source/Drain-Kontakte 312 gemäß diesem Verhältnis gebildet werden, so wird der Source/Drain-Kontaktwiderstand (Rcsd) minimiert, während gleichzeitig sichergestellt wird, dass genügend Material der epitaxialen Source/Drain-Regionen 292 verbleibt, um effektiv als Source/Drain-Region zu fungieren. Durch das Ätzen der epitaxialen Source/Drain-Regionen 292 zum Bilden der dritten Aussparungen 308 und das Bilden der Source/Drain-Kontakte 312 in den dritten Aussparungen 308 wird die Distanz zwischen den Source/Drain-Kontakten 312 und den Kanalregionen 268 der Finnen 255 verringert. Zum Beispiel kann eine maximale Distanz zwischen einer der Finnen 255 und den Source/Drain-Kontakten 312 von etwa 4 nm bis etwa 8 nm, also etwa 6 nm, betragen. Dies reduziert den Source/Drain-Kontaktwiderstand (Rcsd), was die Vorrichtungsleistung von FinFETs, die durch die oben beschriebenen Verfahren gebildet werden, verbessert.
  • In den 41A und 41B werden Gate-Kontakte 314 gebildet. Öffnungen für die Gate-Kontakte 314 werden durch das zweite ILD 306 und die Gate-Maske 304 hindurch gebildet. Die Öffnungen können durch akzeptable Photolithografie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 306 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die Gate-Kontakte 314 in den Öffnungen. Die Gate-Kontakte 314 sind physisch und elektrisch mit den Gate-Elektroden 302 gekoppelt. In verschiedenen Ausführungsformen können die Gate-Kontakte 314 durch dieselben Prozesse zur selben Zeit wie die Source/Drain-Kontakte 312 oder durch verschiedene Prozesse und vor oder nach den Source/Drain-Kontakten 312 gebildet werden. Obgleich gezeigt ist, dass sie in den gleichen Querschnitten gebildet sind, versteht es sich, dass jeder der Source/Drain-Kontakte 312 und der Gate-Kontakte 314 in einem anderen Querschnitt gebildet werden kann, wodurch ein Kurzschluss der Kontakte vermieden werden könnte.
  • Wie oben besprochen, wird durch das Ätzen der epitaxialen Source/Drain-Regionen 92 und der epitaxialen Source/Drain-Regionen 292 und das Bilden der Source/Drain-Kontakte 112 und der Source/Drain-Kontakte 312, die sich in die epitaxialen Source/Drain-Regionen 92 bzw. die epitaxialen Source/Drain-Regionen 292 erstrecken, der Source/Drain-Kontaktwiderstand (Rcsd) verringert, wodurch die Vorrichtungsleistung der NSFETs und FinFETs, die durch die oben beschriebenen Verfahren gebildet werden, verbessert wird.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Halbleitersubstrat; eine erste Kanalregion über dem Halbleitersubstrat; einen ersten Gate-Stapel über dem Halbleitersubstrat, der vier Seiten der ersten Kanalregion umgibt; eine erste epitaxiale Source/Drain-Region, die an den ersten Gate-Stapel und die erste Kanalregion grenzt; und einen ersten Source/Drain-Kontakt, der mit der ersten epitaxialen Source/Drain-Region gekoppelt ist, wobei sich eine unterste Fläche des ersten Source/Drain-Kontakts unter eine oberste Fläche der ersten Kanalregion erstreckt. In einer Ausführungsform erstreckt sich die unterste Fläche des ersten Source/Drain-Kontakts unter der obersten Fläche der ersten Kanalregion um mehr als 15 nm. In einer Ausführungsform enthält die Halbleitervorrichtung des Weiteren eine zweite Kanalregion unter der ersten Kanalregion, wobei sich die unterste Fläche des ersten Source/Drain-Kontakts unter einer obersten Fläche der zweiten Kanalregion erstreckt. In einer Ausführungsform erstreckt sich der erste Source/Drain-Kontakt durch ein erstes Zwischenschichtdielektrikum, wobei ein Abstandshalter den ersten Source/Drain-Kontakt von dem ersten Zwischenschichtdielektrikum trennt. In einer Ausführungsform befindet sich eine oberste Fläche der ersten epitaxialen Source/Drain-Region von 10 nm bis 20 nm über der untersten Fläche des ersten Source/Drain-Kontakts. In einer Ausführungsform erstreckt sich eine unterste Fläche des ersten Gate-Stapels unter der untersten Fläche des ersten Source/Drain-Kontakts.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren: Bilden eines Gate-Stapels über einem Halbleitersubstrat; epitaxiales Züchten einer ersten Source/Drain-Region in dem Halbleitersubstrat neben dem Gate-Stapel, wobei das epitaxiale Züchten der ersten Source/Drain-Region umfasst: epitaxiales Züchten eines ersten Halbleitermaterials; epitaxiales Züchten eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial; und epitaxiales Züchten eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei eine Atomkonzentration eines Dotanden in dem ersten Halbleitermaterial zwischen einer Atomkonzentration eines Dotanden in dem dritten Halbleitermaterial und einer Atomkonzentration eines Dotanden in dem ersten Halbleitermaterial liegt; Ätzen der ersten Source/Drain-Region, um eine erste Aussparung in der ersten Source/Drain-Region zu bilden, wobei sich die erste Aussparung durch das dritte Halbleitermaterial und teilweise durch das zweite Halbleitermaterial hindurch erstreckt, wobei eine unterste Fläche der ersten Aussparung über einer untersten Fläche des zweiten Halbleitermaterials angeordnet ist, wobei das Ätzen der ersten Source/Drain-Region das iterative Ätzen der ersten Source/Drain-Region unter Verwendung eines ersten Ätzprozesses und eines zweiten Ätzprozesses, der andere Ätzmittel als der erste Ätzprozess verwendet, umfasst; und Bilden eines ersten Source/Drain-Kontakts in der ersten Aussparung, der mit der ersten Source/Drain-Region gekoppelt ist. In einer Ausführungsform umfasst das Ätzen der ersten Source/Drain-Region mit dem ersten Ätzprozess das Generieren eines ersten Plasmas aus Fluormethan (CH3F) und Wasserstoff (H2). In einer Ausführungsform umfasst das Ätzen der ersten Source/Drain-Region mit dem zweiten Ätzprozess das Generieren eines zweiten Plasmas aus Stickstoff (N2) und Wasserstoff (H2). In einer Ausführungsform werden der erste Ätzprozess und der zweite Ätzprozess von 5 bis 20 Iterationen wiederholt. In einer Ausführungsform ätzt der erste Ätzprozess die erste Source/Drain-Region und bildet ein Polymer-Nebenprodukt entlang Flächen der ersten Source/Drain-Region, während der zweite Ätzprozess das Polymer-Nebenprodukt ätzt. In einer Ausführungsform umfasst das Verfahren des Weiteren: Bilden eines Zwischenschichtdielektrikums über dem Gate-Stapel und der ersten Source/Drain-Region; und Ätzen des Zwischenschichtdielektrikums zum Bilden einer zweiten Aussparung, die die erste Source/Drain-Region freilegt, bevor die erste Source/Drain-Region zum Bilden der ersten Aussparung geätzt wird. In einer Ausführungsform hat die erste Aussparung gerade Seitenwände, wobei die Distanz zwischen gegenüberliegen Seitenwänden der ersten Aussparung von einer Oberseite der ersten Aussparung zur untersten Fläche der ersten Aussparung abnimmt.
  • Gemäß einer weiteren Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne über einem Halbleitersubstrat; einen Gate-Stapel über der Finne; eine epitaxiale Source/Drain-Region über der Finne neben dem Gate-Stapel; und einen Source/Drain-Kontakt, der mit der epitaxialen Source/Drain-Region gekoppelt ist, wobei sich eine unterste Fläche des Source/Drain-Kontakts unter einer Oberseite der Finne um eine erste Distanz erstreckt, wobei ein Verhältnis der ersten Distanz zu einer Höhe der epitaxialen Source/Drain-Region von 1:3 bis 1:2 beträgt. In einer Ausführungsform weist die Halbleitervorrichtung des Weiteren auf: einen Gate-Abstandshalter neben dem Gate-Stapel; und ein erstes Zwischenschichtdielektrikum (ILD), das den Gate-Stapel und den Gate-Abstandshalter umgibt, wobei das erste ILD eine Oberseite aufweist, die mit Oberseiten des Gate-Stapels und des Gate-Abstandshalters auf gleicher Höhe liegt, wobei sich der Source/Drain-Kontakt durch das erste ILD hindurch erstreckt. In einer Ausführungsform weist die Halbleitervorrichtung des Weiteren ein zweites ILD über dem ersten ILD auf, wobei sich der Source/Drain-Kontakt durch das zweite ILD hindurch erstreckt. In einer Ausführungsform weist die Halbleitervorrichtung des Weiteren einen ILD-Abstandshalter auf, der den Source/Drain-Kontakt von dem ersten ILD und dem zweiten ILD trennt, wobei der ILD-Abstandshalter Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid enthält. In einer Ausführungsform erstreckt sich die unterste Fläche des Source/Drain-Kontakts unter einer Oberseite der epitaxialen Source/Drain-Region um eine Distanz im Bereich von 10 nm bis 20 nm. In einer Ausführungsform weist die Halbleitervorrichtung des Weiteren auf: eine zweite Finne über dem Halbleitersubstrat; und eine zweite epitaxiale Source/Drain-Region über der zweiten Finne, wobei die zweite epitaxiale Source/Drain-Region von der epitaxialen Source/Drain-Region getrennt ist und der Source/Drain-Kontakt mit der zweiten epitaxialen Source/Drain-Region gekoppelt ist. In einer Ausführungsform ist die epitaxiale Source/Drain-Region eine fusionierte epitaxiale Source/Drain-Region über der Finne und einer dritten Finne, und die zweite epitaxiale Source/Drain-Region ist eine zweite fusionierte epitaxiale Source/Drain-Region über der zweiten Finne und einer vierten Finne.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat; eine erste Kanalregion über dem Halbleitersubstrat; einen ersten Gate-Stapel über dem Halbleitersubstrat, der vier Seiten der ersten Kanalregion umgibt; eine erste epitaxiale Source/Drain-Region, die an den ersten Gate-Stapel und die erste Kanalregion grenzt; und einen ersten Source/Drain-Kontakt, der mit der ersten epitaxialen Source/Drain-Region gekoppelt ist, wobei sich eine unterste Fläche des ersten Source/Drain-Kontakts unter eine oberste Fläche der ersten Kanalregion erstreckt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich die unterste Fläche des ersten Source/Drain-Kontakts um mehr als 15 nm unter der obersten Fläche der ersten Kanalregion erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, die des Weiteren eine zweite Kanalregion unter der ersten Kanalregion umfasst, wobei sich die unterste Fläche des ersten Source/Drain-Kontakts unter einer obersten Fläche der zweiten Kanalregion erstreckt.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei sich der erste Source/Drain-Kontakt durch ein erstes Zwischenschichtdielektrikum erstreckt, wobei ein Abstandshalter den ersten Source/Drain-Kontakt von dem ersten Zwischenschichtdielektrikum trennt.
  5. Halbleitervorrichtung nach Anspruch 4, wobei eine oberste Fläche der ersten epitaxialen Source/Drain-Region von 10 nm bis 20 nm über der untersten Fläche des ersten Source/Drain-Kontakts liegt.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei sich eine unterste Fläche des ersten Gate-Stapels unter der untersten Fläche des ersten Source/Drain-Kontakts erstreckt.
  7. Verfahren, das umfasst: Bilden eines Gate-Stapels über einem Halbleitersubstrat; epitaxiales Züchten einer ersten Source/Drain-Region in dem Halbleitersubstrat neben dem Gate-Stapel, wobei das epitaxiale Züchten der ersten Source/Drain-Region umfasst: epitaxiales Züchten eines ersten Halbleitermaterials; epitaxiales Züchten eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial; und epitaxiales Züchten eines dritten Halbleitermaterials über dem zweiten Halbleitermaterial, wobei eine Atomkonzentration eines Dotanden in dem ersten Halbleitermaterial zwischen einer Atomkonzentration eines Dotanden in dem dritten Halbleitermaterial und einer Atomkonzentration eines Dotanden in dem ersten Halbleitermaterial liegt; Ätzen der ersten Source/Drain-Region, um eine erste Aussparung in der ersten Source/Drain-Region zu bilden, wobei sich die erste Aussparung durch das dritte Halbleitermaterial und teilweise durch das zweite Halbleitermaterial hindurch erstreckt, wobei eine unterste Fläche der ersten Aussparung über einer untersten Fläche des zweiten Halbleitermaterials angeordnet ist, wobei das Ätzen der ersten Source/Drain-Region das iterative Ätzen der ersten Source/Drain-Region unter Verwendung eines ersten Ätzprozesses und eines zweiten Ätzprozesses, der andere Ätzmittel als der erste Ätzprozess verwendet, umfasst; und Bilden eines ersten Source/Drain-Kontakts in der ersten Aussparung, der mit der ersten Source/Drain-Region gekoppelt ist.
  8. Verfahren nach Anspruch 7, wobei das Ätzen der ersten Source/Drain-Region mit dem ersten Ätzprozess das Generieren eines ersten Plasmas aus Fluormethan (CH3F) und Wasserstoff (H2) umfasst.
  9. Verfahren nach Anspruch 8, wobei das Ätzen der ersten Source/Drain-Region mit dem zweiten Ätzprozess das Generieren eines zweiten Plasmas aus Stickstoff (N2) und Wasserstoff (H2) umfasst.
  10. Verfahren nach einem der vorangehenden Ansprüche 7 bis 9, wobei der erste Ätzprozess und der zweite Ätzprozess von 5 bis 20 Iterationen wiederholt werden.
  11. Verfahren nach einem der vorangehenden Ansprüche 7 bis 10, wobei der erste Ätzprozess die erste Source/Drain-Region ätzt und ein Polymer-Nebenprodukt entlang Flächen der ersten Source/Drain-Region bildet, während der zweite Ätzprozess das Polymer-Nebenprodukt ätzt.
  12. Verfahren nach einem der vorangehenden Ansprüche 7 bis 11, das des Weiteren umfasst: Bilden eines Zwischenschichtdielektrikums über dem Gate-Stapel und der ersten Source/Drain-Region; und Ätzen des Zwischenschichtdielektrikums zum Bilden einer zweiten Aussparung, die die erste Source/Drain-Region freilegt, bevor die erste Source/Drain-Region zum Bilden der ersten Aussparung geätzt wird.
  13. Verfahren nach einem der vorangehenden Ansprüche 7 bis 12, wobei die erste Aussparung gerade Seitenwände hat, wobei die Distanz zwischen gegenüberliegen Seitenwänden der ersten Aussparung von einer Oberseite der ersten Aussparung zur untersten Fläche der ersten Aussparung abnimmt.
  14. Halbleitervorrichtung, die umfasst: eine Finne über einem Halbleitersubstrat; einen Gate-Stapel über der Finne; eine epitaxiale Source/Drain-Region über der Finne neben dem Gate-Stapel; und einen Source/Drain-Kontakt, der mit der epitaxialen Source/Drain-Region gekoppelt ist, wobei sich eine unterste Fläche des Source/Drain-Kontakts unter einer Oberseite der Finne um eine erste Distanz erstreckt, wobei ein Verhältnis der ersten Distanz zu einer Höhe der epitaxialen Source/Drain-Region von 1:3 bis 1:2 beträgt.
  15. Halbleitervorrichtung nach Anspruch 14, die des Weiteren umfasst: einen Gate-Abstandshalter neben dem Gate-Stapel; und ein erstes Zwischenschichtdielektrikum (ILD), das den Gate-Stapel und den Gate-Abstandshalter umgibt, wobei das erste ILD eine Oberseite aufweist, die mit Oberseiten des Gate-Stapels und des Gate-Abstandshalters auf gleicher Höhe liegt, wobei sich der Source/Drain-Kontakt durch das erste ILD hindurch erstreckt.
  16. Halbleitervorrichtung nach Anspruch 15, die des Weiteren ein zweites ILD über dem ersten ILD umfasst, wobei sich der Source/Drain-Kontakt durch das zweite ILD hindurch erstreckt.
  17. Halbleitervorrichtung nach Anspruch 16, die des Weiteren einen ILD-Abstandshalter umfasst, der den Source/Drain-Kontakt von dem ersten ILD und dem zweiten ILD trennt, wobei der ILD-Abstandshalter Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid umfasst.
  18. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 14 bis 17, wobei sich die unterste Fläche des Source/Drain-Kontakts unter einer Oberseite der epitaxialen Source/Drain-Region um eine Distanz im Bereich von 10 nm bis 20 nm erstreckt.
  19. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 14 bis 18, die des Weiteren umfasst: eine zweite Finne über dem Halbleitersubstrat; und eine zweite epitaxiale Source/Drain-Region über der zweiten Finne, wobei die zweite epitaxiale Source/Drain-Region von der epitaxialen Source/Drain-Region getrennt ist und der Source/Drain-Kontakt mit der zweiten epitaxialen Source/Drain-Region gekoppelt ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die epitaxiale Source/Drain-Region eine fusionierte epitaxiale Source/Drain-Region über der Finne und einer dritten Finne ist, und wobei die zweite epitaxiale Source/Drain-Region ist eine zweite fusionierte epitaxiale Source/Drain-Region über der zweiten Finne und einer vierten Finne ist.
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