KR20210013833A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210013833A
KR20210013833A KR1020190091531A KR20190091531A KR20210013833A KR 20210013833 A KR20210013833 A KR 20210013833A KR 1020190091531 A KR1020190091531 A KR 1020190091531A KR 20190091531 A KR20190091531 A KR 20190091531A KR 20210013833 A KR20210013833 A KR 20210013833A
Authority
KR
South Korea
Prior art keywords
spacer
nanowire
disposed
internal
region
Prior art date
Application number
KR1020190091531A
Other languages
English (en)
Inventor
신우철
김선욱
송승민
이남현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190091531A priority Critical patent/KR20210013833A/ko
Priority to US16/776,677 priority patent/US11227914B2/en
Priority to CN202010564186.9A priority patent/CN112310219A/zh
Publication of KR20210013833A publication Critical patent/KR20210013833A/ko
Priority to US17/575,918 priority patent/US11710770B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제2 영역이 정의되는 기판, 제1 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 제2 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 제1 나노와이어와 제2 나노와이어 사이에 배치되고, 제1 수소 몰분율의 수소를 포함하는 제1 내부 스페이서, 및 제3 나노와이어와 제4 나노와이어 사이에 배치되고, 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 제2 내부 스페이서를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, NMOS 영역에 배치되는 내부 스페이서의 물성 및 PMOS 영역에 배치되는 내부 스페이서의 물성을 조절하여, NMOS 트랜지스터의 문턱 전압과 PMOS 트랜지스터의 문턱 전압 사이의 문턱 전압 쉬프트(shift)를 효과적으로 형성하여 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 영역 및 제2 영역이 정의되는 기판, 제1 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 제2 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 제1 나노와이어와 제2 나노와이어 사이에 배치되고, 제1 수소 몰분율의 수소를 포함하는 제1 내부 스페이서, 및 제3 나노와이어와 제4 나노와이어 사이에 배치되고, 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 제2 내부 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 영역 및 제2 영역이 정의되는 기판, 제1 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 제2 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 제1 및 제2 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제3 및 제4 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제1 나노와이어와 제2 나노와이어 사이에서 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율의 산소를 포함하는 제1 내부 스페이서, 및 제3 나노와이어와 제4 나노와이어 사이에서 제2 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소를 포함하는 제2 내부 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 제1 영역 및 제2 영역이 정의되는 기판, 제1 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 내지 제3 나노와이어, 제2 영역의 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제4 내지 제6 나노와이어, 제1 내지 제3 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제4 내지 제6 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제1 내지 제3 나노와이어의 적어도 일 측에 배치되는 제1 소오스/드레인 영역, 제4 내지 제6 나노와이어의 적어도 일 측에 배치되는 제2 소오스/드레인 영역, 제1 나노와이어와 제2 나노와이어 사이에서 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율의 산소 및 제1 수소 몰분율의 수소를 포함하는 제1 내부 스페이서, 제4 나노와이어와 제5 나노와이어 사이에서 제2 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소 및 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 제2 내부 스페이서, 제1 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택, 및 제2 소오스/드레인 영역에 연결되는 제2 소오스/드레인 컨택을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 2의 R1 영역 및 R2 영역을 확대한 확대도이다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 2의 R1 영역 및 R2 영역을 확대한 확대도이다.
설명의 편의성을 위해, 도 1에서는 제1 층간 절연막(162), 제2 층간 절연막(170) 및 제1 소오스/드레인 컨택(181) 및 제2 소오스/드레인 컨택(182)은 도시하지 않았다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(105), 제1 하부 패턴(101), 제2 하부 패턴(102), 제1 내지 제6 나노와이어(111, 112, 113, 114, 115, 116), 제1 게이트 구조체(120), 제2 게이트 구조체(130), 제1 내지 제4 핀-컷 게이트 구조체(120_1, 120_2, 130_1, 130_2), 제1 소오스/드레인 영역(151), 제2 소오스/드레인 영역(152), 제1 층간 절연막(162), 제2 층간 절연막(170), 제1 소오스/드레인 컨택(181), 제2 소오스/드레인 컨택(182), 제1 실리사이드막(191) 및 제2 실리사이드막(192)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)에는 제1 하부 패턴(101)이 형성되는 제1 영역(Ⅰ) 및 제2 하부 패턴(102)이 형성되는 제2 영역(Ⅱ)이 정의될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 NMOS 영역이고, 제2 영역(Ⅱ)은 PMOS 영역 일 수 있다.
제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 문턱 전압은 서로 다를 수 있다. 예를 들어, 제1 영역(Ⅰ)의 문턱 전압은 제2 영역(Ⅱ)의 문턱 전압보다 클 수 있다.
제1 하부 패턴(101) 및 제2 하부 패턴(102)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 하부 패턴(101) 및 제2 하부 패턴(102)은 각각 제1 방향(X)을 따라 길게 연장될 수 있다. 제1 하부 패턴(101) 및 제2 하부 패턴(102)은 길이 방향인 제1 방향(X)으로 정렬될 수 있다. 제1 하부 패턴(101) 및 제2 하부 패턴(102)은 제1 방향(X)으로 이격될 수 있다.
제1 하부 패턴(101) 및 제2 하부 패턴(102)은 각각 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 하부 패턴(101) 및 제2 하부 패턴(102)은 예를 들어, 핀형 패턴 형상을 가질 수 있다. 제1 하부 패턴(101) 및 제2 하부 패턴(102)은 소자 분리막(105)에 의해 분리될 수 있다.
소자 분리막(105)은 기판(100) 상에 배치될 수 있다. 소자 분리막(105)은 제1 하부 패턴(101) 및 제2 하부 패턴(102)의 측벽 상에 배치될 수 있다. 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도 2에는 제1 영역(Ⅰ)의 기판(100) 상에 3개의 나노와이어(111, 112, 113)가 순차적으로 배치되고, 제2 영역(Ⅱ)의 기판(100) 상에 3개의 나노와이어(114, 115, 116)가 순차적으로 배치되는 것으로 예시적으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시에, 제1 영역(Ⅰ)의 기판(100) 상에 배치되는 나노와이어의 개수는 다를 수 있고, 제2 영역(Ⅱ)의 기판(100) 상에 배치되는 나노와이어의 개수 역시 다를 수 있다.
제1 내지 제3 나노와이어(111, 112, 113)는 제1 영역(Ⅰ)의 기판(100) 상에 제3 방향(Z)으로 순차적으로 이격되어 배치될 수 있다.
구체적으로, 제1 나노와이어(111)는 제1 영역(Ⅰ)의 기판(100) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다. 제2 나노와이어(112)는 제1 나노와이어(111) 상에 기판(100)의 두께 방향인 제3 방향(Z)으로 이격되어 배치될 수 있다. 제3 나노와이어(113)는 제2 나노와이어(112) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다.
제1 내지 제3 나노와이어(111, 112, 113) 각각은 제1 방향(X)으로 연장될 수 있다. 제1 내지 제3 나노와이어(111, 112, 113) 각각은 NMOS 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 내지 제3 나노와이어(111, 112, 113) 각각은 예를 들어, 전자의 이동도가 높은 물질을 포함할 수 있다.
제4 내지 제6 나노와이어(114, 115, 116)는 제2 영역(Ⅱ)의 기판(100) 상에 제3 방향(Z)으로 순차적으로 이격되어 배치될 수 있다.
구체적으로, 제4 나노와이어(114)는 제2 영역(Ⅱ)의 기판(100) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다. 제5 나노와이어(115)는 제4 나노와이어(114) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다. 제6 나노와이어(116)는 제5 나노와이어(115) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다.
제4 내지 제6 나노와이어(114, 115, 116) 각각은 제1 방향(X)으로 연장될 수 있다. 제4 내지 제6 나노와이어(114, 115, 116) 각각은 PMOS 트랜지스터의 채널 영역으로 사용될 수 있다. 제4 내지 제6 나노와이어(114, 115, 116) 각각은 예를 들어, 정공의 이동도가 높은 물질을 포함할 수 있다.
제1 나노와이어(111)는 제4 나노와이어(114)와 동일 레벨에 배치될 수 있다. 제2 나노와이어(112)는 제5 나노와이어(115)와 동일 레벨에 배치될 수 있다. 제3 나노와이어(113)는 제6 나노와이어(116)와 동일 레벨에 배치될 수 있다.
제1 게이트 구조체(120)는 제1 영역(Ⅰ)의 기판(100) 상에 배치될 수 있다. 제1 게이트 구조체(120)는 제2 방향(Y)으로 연장되어, 제1 하부 패턴(101)과 교차할 수 있다.
제1 핀-컷 게이트 구조체(120_1)는 제1 영역(Ⅰ)의 기판(100) 상에서 제1 게이트 구조체(120)와 제1 방향(X)으로 이격될 수 있다. 제1 핀-컷 게이트 구조체(120_1)는 제2 방향(Y)으로 연장되어, 제1 하부 패턴(101)과 교차할 수 있다.
제2 핀-컷 게이트 구조체(120_2)는 제1 영역(Ⅰ)의 기판(100) 상에서 제1 게이트 구조체(120)와 제1 방향(X)으로 이격될 수 있다. 제2 핀-컷 게이트 구조체(120_2)는 제2 방향(Y)으로 연장되어, 제1 하부 패턴(101)과 교차할 수 있다. 제1 게이트 구조체(120)는 제1 핀-컷 게이트 구조체(120_1)와 제2 핀-컷 게이트 구조체(120_2) 사이에 배치될 수 있다.
제1 게이트 구조체(120)는 제1 하부 패턴(101)과 전체적으로 중첩될 수 있다. 제1 핀-컷 게이트 구조체(120_1) 및 제2 핀-컷 게이트 구조체(120_2) 각각은 제1 하부 패턴(101)의 일부와 중첩될 수 있다. 예를 들어, 제1 게이트 구조체(120)와 제1 하부 패턴(101)이 교차하는 제1 방향(X)의 폭은 제1 게이트 구조체(120)의 제1 방향(X)의 폭과 같다. 제1 핀-컷 게이트 구조체(120_1)와 제1 하부 패턴(101)이 교차하는 제1 방향(X)의 폭은 제1 핀-컷 게이트 구조체(120_1)의 제1 방향(X)의 폭보다 작다. 제2 핀-컷 게이트 구조체(120_2)와 제1 하부 패턴(101)이 교차하는 제1 방향(X)의 폭은 제2 핀-컷 게이트 구조체(120_2)의 제1 방향(X)의 폭보다 작다.
제1 게이트 구조체(120)는 제1 내지 제3 나노와이어(111, 112, 113)를 둘러쌀 수 있다. 제1 핀-컷 게이트 구조체(120_1)는 제1 내지 제3 나노와이어(111, 112, 113) 각각의 종단을 전체적으로 둘러쌀 수 있다. 제2 핀-컷 게이트 구조체(120_2)는 제1 핀-컷 게이트 구조체(120_1)에 의해 둘러싸여지는 제1 내지 제3 나노와이어(111, 112, 113) 각각의 종단과 대향하는 제1 내지 제3 나노와이어(111, 112, 113) 각각의 다른 종단을 전체적으로 둘러쌀 수 있다.
제1 게이트 구조체(120)에 의해 둘러싸여지는 제1 내지 제3 나노와이어(111, 112, 113)와 제1 핀-컷 게이트 구조체(120_1)에 의해 둘러싸여지는 제1 내지 제3 나노와이어(111, 112, 113) 사이에는 제1 소오스/드레인 영역(151)이 배치될 수 있다. 또한, 제1 게이트 구조체(120)에 의해 둘러싸여지는 제1 내지 제3 나노와이어(111, 112, 113)와 제2 핀-컷 게이트 구조체(120_2)에 의해 둘러싸여지는 제1 내지 제3 나노와이어(111, 112, 113) 사이에는 제1 소오스/드레인 영역(151)이 배치될 수 있다.
제2 게이트 구조체(130)는 제2 영역(Ⅱ)의 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(130)는 제2 방향(Y)으로 연장되어, 제2 하부 패턴(102)과 교차할 수 있다.
제3 핀-컷 게이트 구조체(130_1)는 제2 영역(Ⅱ)의 기판(100) 상에서 제2 게이트 구조체(130)와 제1 방향(X)으로 이격될 수 있다. 제3 핀-컷 게이트 구조체(130_1)는 제2 방향(Y)으로 연장되어, 제2 하부 패턴(102)과 교차할 수 있다.
제4 핀-컷 게이트 구조체(130_2)는 제2 영역(Ⅱ)의 기판(100) 상에서 제2 게이트 구조체(130)와 제1 방향(X)으로 이격될 수 있다. 제4 핀-컷 게이트 구조체(130_2)는 제2 방향(Y)으로 연장되어, 제2 하부 패턴(102)과 교차할 수 있다. 제2 게이트 구조체(130)는 제3 핀-컷 게이트 구조체(130_1)와 제4 핀-컷 게이트 구조체(130_2) 사이에 배치될 수 있다.
제2 게이트 구조체(130)는 제2 하부 패턴(102)과 전체적으로 중첩될 수 있다. 제3 핀-컷 게이트 구조체(130_1) 및 제4 핀-컷 게이트 구조체(130_2) 각각은 제2 하부 패턴(102)의 일부와 중첩될 수 있다. 예를 들어, 제2 게이트 구조체(130)와 제2 하부 패턴(102)이 교차하는 제1 방향(X)의 폭은 제2 게이트 구조체(130)의 제1 방향(X)의 폭과 같다. 제3 핀-컷 게이트 구조체(130_1)와 제2 하부 패턴(102)이 교차하는 제1 방향(X)의 폭은 제3 핀-컷 게이트 구조체(130_1)의 제1 방향(X)의 폭보다 작다. 제4 핀-컷 게이트 구조체(130_2)와 제2 하부 패턴(102)이 교차하는 제1 방향(X)의 폭은 제4 핀-컷 게이트 구조체(130_2)의 제1 방향(X)의 폭보다 작다.
제2 게이트 구조체(130)는 제4 내지 제6 나노와이어(114, 115, 116)를 둘러쌀 수 있다. 제3 핀-컷 게이트 구조체(130_1)는 제4 내지 제6 나노와이어(114, 115, 116) 각각의 종단을 전체적으로 둘러쌀 수 있다. 제4 핀-컷 게이트 구조체(130_2)는 제3 핀-컷 게이트 구조체(130_1)에 의해 둘러싸여지는 제4 내지 제6 나노와이어(114, 115, 116) 각각의 종단과 대향하는 제4 내지 제6 나노와이어(114, 115, 116) 각각의 다른 종단을 전체적으로 둘러쌀 수 있다.
제2 게이트 구조체(130)에 의해 둘러싸여지는 제4 내지 제6 나노와이어(114, 115, 116)와 제3 핀-컷 게이트 구조체(130_1)에 의해 둘러싸여지는 제4 내지 제6 나노와이어(114, 115, 116) 사이에는 제2 소오스/드레인 영역(152)이 배치될 수 있다. 또한, 제2 게이트 구조체(130)에 의해 둘러싸여지는 제4 내지 제6 나노와이어(114, 115, 116)와 제4 핀-컷 게이트 구조체(130_2)에 의해 둘러싸여지는 제4 내지 제6 나노와이어(114, 115, 116) 사이에는 제2 소오스/드레인 영역(152)이 배치될 수 있다.
제1 게이트 구조체(120), 제1 핀-컷 게이트 구조체(120_1) 및 제2 핀-컷 게이트 구조체(120_2) 각각은 제1 게이트 전극(121), 제1 게이트 절연막(122), 제1 캡핑 패턴(123), 제1 외부 스페이서(124) 및 제1 내부 스페이서(141)를 포함할 수 있다.
제2 게이트 구조체(130), 제3 핀-컷 게이트 구조체(130_1) 및 제4 핀-컷 게이트 구조체(130_2) 각각은 제2 게이트 전극(131), 제2 게이트 절연막(132), 제2 캡핑 패턴(133), 제2 외부 스페이서(134) 및 제2 내부 스페이서(142)를 포함할 수 있다.
이하에서, 제1 게이트 구조체(120), 제1 핀-컷 게이트 구조체(120_1) 및 제2 핀-컷 게이트 구조체(120_2)에 대해서 설명한다. 제2 게이트 구조체(130), 제3 핀-컷 게이트 구조체(130_1) 및 제4 핀-컷 게이트 구조체(130_2)에 관한 설명은 제1 게이트 구조체(120), 제1 핀-컷 게이트 구조체(120_1) 및 제2 핀-컷 게이트 구조체(120_2)에 관한 설명을 통해 쉽게 알 수 있다.
제1 게이트 전극(121)은 제1 영역(Ⅰ)의 기판(100) 상에서 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(121)은 제1 내지 제3 나노와이어(111, 112, 113) 각각을 둘러쌀 수 있다.
제1 게이트 전극(121)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(121)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 절연막(122)은 제1 게이트 전극(121)의 양 측벽 및 바닥면을 따라 배치될 수 있다. 제1 게이트 절연막(122)은 제1 영역(Ⅰ)의 기판(100)과 제1 게이트 전극(121) 사이, 소자 분리막(105)과 제1 게이트 전극(121) 사이, 제1 나노와이어(111)와 제1 게이트 전극(121) 사이, 제2 나노와이어(112)와 제1 게이트 전극(121) 사이 및 제3 나노와이어(113)와 제1 게이트 전극(121) 사이에 배치될 수 있다. 또한, 제1 게이트 절연막(122)은 제1 내부 스페이서(141)와 제1 게이트 전극(121) 사이 및 제1 외부 스페이서(124)와 제1 게이트 전극(121) 사이에 배치될 수 있다.
제1 게이트 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 캡핑 패턴(123)은 제1 게이트 전극(121) 상에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 외부 스페이서(124)와 제1 캡핑 패턴(123) 사이에 배치되지 않는 것으로 도시하였지만, 이는 설명의 편의성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에서, 제1 캡핑 패턴(123)은 제1 외부 스페이서(124)의 내측벽 사이에 형성되는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 외부 스페이서(124)의 상면도 제1 게이트 전극(121)과 같이 제1 층간 절연막(162)의 상면보다 아래로 리세스되어 있을 수 있다. 이와 같은 경우, 제1 캡핑 패턴(123)은 제1 외부 스페이서(124)의 상면 및 제1 게이트 전극(121)의 상면 상에 배치될 수 있다.
제1 캡핑 패턴(123)의 상면은 제1 층간 절연막(162)의 상면과 동일 평면 상에 형성될 수 있다. 제1 캡핑 패턴(123)은 예를 들어, 제1 층간 절연막(162)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(123)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 외부 스페이서(124)는 제3 나노와이어(113) 상에서 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 제1 외부 스페이서(124)는 제1 내지 제3 나노와이어(111, 112, 113)와 교차할 수 있다.
제1 핀-컷 게이트 구조체(120_1)에 포함된 제1 외부 스페이서(124)의 일부는 소자 분리막(105) 상에 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 또한, 제2 핀-컷 게이트 구조체(120_2)에 포함된 제1 외부 스페이서(124)의 일부는 소자 분리막(105) 상에 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다.
도 2에는 제1 외부 스페이서(124)가 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 외부 스페이서(124)는 다중막으로 형성될 수 있다.
제1 외부 스페이서(124)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(151)은 제1 게이트 구조체(120)와 제1 핀-컷 게이트 구조체(120_1)사이 및 제1 게이트 구조체(120)와 제2 핀-컷 게이트 구조체(120_2)사이 각각에 배치될 수 있다. 제1 소오스/드레인 영역(151)은 제1 하부 패턴(101) 상에 배치될 수 있다. 제1 소오스/드레인 영역(151)은 제1 내지 제3 나노와이어(111, 112, 113) 각각과 직접 접할 수 있다.
제1 소오스/드레인 영역(151)의 상면은 제1 하부 패턴(101) 상에서 최상부 나노와이어인 제3 나노와이어(113)의 상면과 실질적으로 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 소오스/드레인 영역(152)은 제2 게이트 구조체(130)와 제3 핀-컷 게이트 구조체(130_1)사이 및 제2 게이트 구조체(130)와 제4 핀-컷 게이트 구조체(130_2)사이 각각에 배치될 수 있다. 제2 소오스/드레인 영역(152)은 제2 하부 패턴(102) 상에 배치될 수 있다. 제2 소오스/드레인 영역(152)은 제4 내지 제6 나노와이어(114, 115, 116) 각각과 직접 접할 수 있다.
제2 소오스/드레인 영역(152)의 상면은 제2 하부 패턴(102) 상에서 최상부 나노와이어인 제6 나노와이어(116)의 상면과 실질적으로 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내부 스페이서(141)는 제1 하부 패턴(101)과 제1 나노와이어(111) 사이에서 제1 게이트 전극(121)의 적어도 일 측에 배치될 수 있다. 제1 내부 스페이서(141)는 제1 나노와이어(111)와 제2 나노와이어(112) 사이에서 제1 게이트 전극(121)의 적어도 일 측에 배치될 수 있다. 제1 내부 스페이서(141)는 제2 나노와이어(112)와 제3 나노와이어(113) 사이에서 제1 게이트 전극(121)의 적어도 일 측에 배치될 수 있다.
제1 내부 스페이서(141)는 제1 게이트 구조체(120)에 포함된 제1 게이트 전극(121)과 제1 소오스/드레인 영역(151) 사이에 배치될 수 있다. 제1 내부 스페이서(141)는 제1 핀-컷 게이트 구조체(120_1)에 포함된 제1 게이트 전극(121)과 제1 소오스/드레인 영역(151) 사이에 배치될 수 있다. 제1 내부 스페이서(141)는 제2 핀-컷 게이트 구조체(120_2)에 포함된 제1 게이트 전극(121)과 제1 소오스/드레인 영역(151) 사이에 배치될 수 있다.
제1 내부 스페이서(141)는 양 측벽이 곡면으로 형성된 사변형 형상을 가질 수 있다. 즉, 제1 소오스/드레인 영역(151)과 접하는 제1 내부 스페이서(141)의 측벽 및 제1 게이트 절연막(122)과 접하는 제1 내부 스페이서(141)의 측벽 각각이 곡면으로 형성될 수 있다.
제2 내부 스페이서(142)는 제2 하부 패턴(102)과 제4 나노와이어(114) 사이에서 제2 게이트 전극(131)의 적어도 일 측에 배치될 수 있다. 제2 내부 스페이서(142)는 제4 나노와이어(114)와 제5 나노와이어(115) 사이에서 제2 게이트 전극(131)의 적어도 일 측에 배치될 수 있다. 제2 내부 스페이서(142)는 제5 나노와이어(115)와 제6 나노와이어(116) 사이에서 제2 게이트 전극(131)의 적어도 일 측에 배치될 수 있다.
제2 내부 스페이서(142)는 제2 게이트 구조체(130)에 포함된 제2 게이트 전극(131)과 제2 소오스/드레인 영역(152) 사이에 배치될 수 있다. 제2 내부 스페이서(142)는 제3 핀-컷 게이트 구조체(130_1)에 포함된 제2 게이트 전극(131)과 제2 소오스/드레인 영역(152) 사이에 배치될 수 있다. 제2 내부 스페이서(142)는 제4 핀-컷 게이트 구조체(130_2)에 포함된 제2 게이트 전극(131)과 제2 소오스/드레인 영역(152) 사이에 배치될 수 있다.
제2 내부 스페이서(142)는 양 측벽이 곡면으로 형성된 사변형 형상을 가질 수 있다. 즉, 제2 소오스/드레인 영역(152)과 접하는 제2 내부 스페이서(142)의 측벽 및 제2 게이트 절연막(132)과 접하는 제2 내부 스페이서(142)의 측벽 각각이 곡면으로 형성될 수 있다.
제1 내부 스페이서(141) 및 제2 내부 스페이서(142)는 서로 다른 물성을 가질 수 있다. 구체적으로, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142)는 수소 몰분율 및 산소 몰분율 중 적어도 하나가 다를 수 있다. 여기에서, 몰분율이란 두 성분 이상을 포함하는 물질계에서 전체 성분에 대한 어떤 성분의 몰수 비를 의미한다. 예를 들어, 제1 물질의 함량이 10%라는 것은 전체 성분의 몰수에 대한 제1 물질의 몰수 비가 10:1인 것을 의미할 수 있다.
몇몇 실시예에서, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각에 포함된 산소 몰분율이 동일하고, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각에 포함된 수소 몰분율이 다를 수 있다. 예를 들어, 제1 내부 스페이서(141)는 제1 수소 몰분율의 수소를 포함할 수 있고, 제2 내부 스페이서(142)는 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함할 수 있다. 이 경우, 예를 들어, 제1 수소 몰분율은 2% 내지 5%이고, 제2 수소 몰분율은 5% 내지 10% 일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 내부 스페이서(141)에 포함된 산소의 제1 산소 몰분율 및 제2 내부 스페이서(142)에 포함된 산소의 제2 산소 몰분율이 다를 수 있다.
몇몇 실시예에서, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각에 포함된 수소 몰분율이 동일하고, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각에 포함된 산소 몰분율이 다를 수 있다. 예를 들어, 제1 내부 스페이서(141)는 제1 산소 몰분율의 산소를 포함할 수 있고, 제2 내부 스페이서(142)는 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소를 포함할 수 있다. 이 경우, 예를 들어, 제1 산소 몰분율은 2% 내지 5%이고, 제2 산소 몰분율은 5% 내지 10% 일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 내부 스페이서(141)에 포함된 수소의 제1 수소 몰분율 및 제2 내부 스페이서(142)에 포함된 수소의 제2 수소 몰분율이 다를 수 있다. 즉, 제1 내부 스페이서(141)는 제1 산소 몰분율의 산소 및 제1 수소 몰분율의 수소를 포함하고, 제2 내부 스페이서(142)는 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소 및 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함할 수 있다.
동일 레벨에 배치되는 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각의 제1 방향(X)의 두께는 동일할 수 있다.
예를 들어, 제1 나노와이어(111)와 제2 나노와이어(112) 사이에 배치된 제1 내부 스페이서(141)의 제1 방향(X)의 제1 두께(t1)는 제4 나노와이어(114)와 제5 나노와이어(115) 사이에 배치된 제2 내부 스페이서(142)의 제1 방향(X)의 제2 두께(t2)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내부 스페이서(141)의 제1 방향(X)의 두께는 3 nm 내지 5 nm이고, 제2 내부 스페이서(142)의 제1 방향(X)의 두께는 2 nm 내지 4 nm 일 수 있다.
제1 내부 스페이서(141)의 제1 수소 몰분율, 제1 산소 몰분율 및 제1 방향(X)의 두께는 기판(100)의 제1 영역(Ⅰ)에 형성된 NMOS 트랜지스터의 문턱 전압을 조절하기 위해 상호 보완적으로 조절될 수 있다.
제2 내부 스페이서(142)의 제2 수소 몰분율, 제2 산소 몰분율 및 제1 방향(X)의 두께는 기판(100)의 제2 영역(Ⅱ)에 형성된 PMOS 트랜지스터의 문턱 전압을 조절하기 위해 상호 보완적으로 조절될 수 있다.
제1 내부 스페이서(141) 및 제2 내부 스페이서(142)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 내부 스페이서(141)는 SiN을 포함하고, 제2 내부 스페이서(142)는 SiON을 포함할 수 있다.
다른 몇몇 실시예에서, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142)는 동일한 물질을 포함할 수 있다. 예를 들어, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각은 SiN을 포함할 수 있다. 또한, 예를 들어, 제1 내부 스페이서(141) 및 제2 내부 스페이서(142) 각각은 SiON을 포함할 수 있다.
식각 정지막(161)은 제1 외부 스페이서(124)의 외측벽, 제2 외부 스페이서(134)의 외측벽 및 소자 분리막(105)의 상면을 따라 배치될 수 있다.
식각 정지막(161)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 하나를 포함할 수 있다. 식각 정지막(161)은 이후에 설명되는 제1 층간 절연막(162)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 층간 절연막(162)은 식각 정지막(161) 상에 배치될 수 있다. 제1 층간 절연막(162)은 제1 외부 스페이서(124)의 측벽 및 제2 외부 스페이서(134)의 측벽을 둘러쌀 수 있다. 제1 층간 절연막(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(162) 상에 배치될 수 있다. 제2 층간 절연막(170)은 제1 게이트 구조체(120), 제1 핀-컷 게이트 구조체(120_1), 제2 핀-컷 게이트 구조체(120_2), 제2 게이트 구조체(130), 제3 핀-컷 게이트 구조체(130_1) 및 제4 핀-컷 게이트 구조체(130_2)를 덮을 수 있다. 제2 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 컨택(181) 및 제2 소오스/드레인 컨택(182)은 제2 층간 절연막(170) 및 제1 층간 절연막(162) 내에 배치될 수 있다.
제1 소오스/드레인 컨택(181)은 제1 하부 패턴(101) 상의 제1 소오스/드레인 영역(151)의 내부로 연장될 수 있다. 제1 소오스/드레인 컨택(181)은 예를 들어, 제2 나노와이어(112)와 동일 레벨까지 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 소오스/드레인 컨택(182)은 제2 하부 패턴(102) 상의 제2 소오스/드레인 영역(152)의 내부로 연장될 수 있다. 제2 소오스/드레인 컨택(182)은 예를 들어, 제5 나노와이어(115)와 동일 레벨까지 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 실리사이드막(191)은 제1 소오스/드레인 컨택(181)과 제1 소오스/드레인 영역(151) 사이에 배치될 수 있다. 제2 실리사이드막(192)은 제2 소오스/드레인 컨택(182)과 제2 소오스/드레인 영역(152) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 NMOS 영역에 배치되는 제1 내부 스페이서(141)의 물성 및 PMOS 영역에 배치되는 제2 내부 스페이서(142)의 물성을 조절하여, NMOS 트랜지스터의 문턱 전압과 PMOS 트랜지스터의 문턱 전압 사이의 문턱 전압 쉬프트(shift)를 효과적으로 형성함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 5를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 5를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 제1 내부 스페이서(141)의 제1 방향(X)의 제1 두께(t1)가 제2 하부 패턴(102) 상에 배치되는 제2 내부 스페이서(242)의 제1 방향(X)의 제3 두께(t3)보다 크게 형성될 수 있다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 제1 내부 스페이서(341)가 제1 게이트 전극(121)을 향해 볼록하게 형성될 수 있다. 또한, 제2 하부 패턴(102) 상에 배치되는 제2 내부 스페이서(342)가 제2 게이트 전극(131)을 향해 볼록하게 형성될 수 있다. 이하에서, 볼록하게 형성된다는 의미는 측벽이 전체적으로 곡면 형상을 갖는 것을 의미한다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 내부 스페이서(441) 및 제2 하부 패턴(102) 상에 배치되는 내부 스페이서(442) 각각이 다중막으로 형성될 수 있다.
예를 들어, 내부 스페이서(441)는 제1 게이트 절연막(122)과 접하는 제1 내부 스페이서(441_1) 및 제1 내부 스페이서(441_1)와 제1 소오스/드레인 영역(151) 사이에 배치되는 제3 내부 스페이서(441_2)를 포함할 수 있다.
제1 내부 스페이서(441_1)의 상면은 제2 나노와이어(112)와 접하고, 제1 내부 스페이서(441_1)의 하면은 제1 나노와이어(111)와 접할 수 있다. 제3 내부 스페이서(441_2)는 제1 내부 스페이서(441_1)를 향해 볼록하게 형성될 수 있다.
예를 들어, 내부 스페이서(442)는 제2 게이트 절연막(132)과 접하는 제2 내부 스페이서(442_1) 및 제2 내부 스페이서(442_1)와 제2 소오스/드레인 영역(152) 사이에 배치되는 제4 내부 스페이서(442_2)를 포함할 수 있다.
제2 내부 스페이서(442_1)의 상면은 제5 나노와이어(115)와 접하고, 제2 내부 스페이서(442_1)의 하면은 제4 나노와이어(114)와 접할 수 있다. 제4 내부 스페이서(442_2)는 제2 내부 스페이서(442_1)를 향해 볼록하게 형성될 수 있다.
제1 내부 스페이서(441_1) 및 제2 내부 스페이서(442_1)는 서로 다른 물성을 가질 수 있다. 제3 내부 스페이서(441_2) 및 제4 내부 스페이서(442_2)는 동일한 물성을 가질 수 있다.
제1 내부 스페이서(441_1) 및 제2 내부 스페이서(442_1)는 제3 내부 스페이서(441_2) 및 제4 내부 스페이서(442_2)와 다른 물질을 포함할 수 있다. 예를 들어, 제1 내부 스페이서(441_1) 및 제2 내부 스페이서(442_1) 각각은 SiON을 포함하고, 제3 내부 스페이서(441_2) 및 제4 내부 스페이서(442_2) 각각은 SiN을 포함할 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 내부 스페이서(541) 및 제2 하부 패턴(102) 상에 배치되는 내부 스페이서(542) 각각이 다중막으로 형성될 수 있다.
예를 들어, 내부 스페이서(541)는 제1 게이트 절연막(122)과 접하는 제1 내부 스페이서(541_1) 및 제1 내부 스페이서(541_1)와 제1 소오스/드레인 영역(151) 사이에 배치되는 제3 내부 스페이서(541_2)를 포함할 수 있다.
제1 내부 스페이서(541_1)의 상면은 제2 나노와이어(112)와 접하고, 제1 내부 스페이서(541_1)의 하면은 제1 나노와이어(111)와 접할 수 있다. 제3 내부 스페이서(541_2)의 상면은 제2 나노와이어(112)와 접하고, 제3 내부 스페이서(541_2)의 하면은 제1 나노와이어(111)와 접할 수 있다.
예를 들어, 내부 스페이서(542)는 제2 게이트 절연막(132)과 접하는 제2 내부 스페이서(542_1) 및 제2 내부 스페이서(542_1)와 제2 소오스/드레인 영역(152) 사이에 배치되는 제4 내부 스페이서(542_2)를 포함할 수 있다.
제2 내부 스페이서(542_1)의 상면은 제5 나노와이어(115)와 접하고, 제2 내부 스페이서(542_1)의 하면은 제4 나노와이어(114)와 접할 수 있다. 제4 내부 스페이서(542_2)의 상면은 제5 나노와이어(115)와 접하고, 제4 내부 스페이서(542_2)의 하면은 제4 나노와이어(114)와 접할 수 있다.
제1 내부 스페이서(541_1) 및 제2 내부 스페이서(542_1)는 서로 다른 물성을 가질 수 있다. 제3 내부 스페이서(541_2) 및 제4 내부 스페이서(542_2)는 동일한 물성을 가질 수 있다. 예를 들어, 제1 내부 스페이서(541_1) 및 제2 내부 스페이서(542_1)는 제3 내부 스페이서(541_2) 및 제4 내부 스페이서(542_2)와 다른 물질을 포함할 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 내부 스페이서(641) 및 제2 하부 패턴(102) 상에 배치되는 내부 스페이서(642) 각각이 다중막으로 형성될 수 있다.
예를 들어, 내부 스페이서(641)는 제1 게이트 절연막(122)과 접하는 제1 내부 스페이서(641_1) 및 제1 내부 스페이서(641_1)와 제1 소오스/드레인 영역(151) 사이에 배치되는 제3 내부 스페이서(641_2)를 포함할 수 있다.
제1 내부 스페이서(641_1)는 제1 게이트 절연막(122), 제1 나노와이어(111)의 상면 및 제2 나노와이어(112)의 하면을 따라 컨포말하게 배치될 수 있다.
예를 들어, 내부 스페이서(642)는 제2 게이트 절연막(132)과 접하는 제2 내부 스페이서(642_1) 및 제2 내부 스페이서(642_1)와 제2 소오스/드레인 영역(152) 사이에 배치되는 제4 내부 스페이서(642_2)를 포함할 수 있다.
제2 내부 스페이서(642_1)는 제2 게이트 절연막(132), 제4 나노와이어(114)의 상면 및 제5 나노와이어(115)의 하면을 따라 컨포말하게 배치될 수 있다.
제1 내부 스페이서(641_1) 및 제2 내부 스페이서(642_1)는 서로 다른 물성을 가질 수 있다. 제3 내부 스페이서(641_2) 및 제4 내부 스페이서(642_2)는 동일한 물성을 가질 수 있다. 예를 들어, 제1 내부 스페이서(641_1) 및 제2 내부 스페이서(642_1)는 제3 내부 스페이서(641_2) 및 제4 내부 스페이서(642_2)와 다른 물질을 포함할 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 패턴(101) 상에 배치되는 내부 스페이서(741) 및 제2 하부 패턴(102) 상에 배치되는 내부 스페이서(742) 각각이 다중막으로 형성될 수 있다.
예를 들어, 내부 스페이서(741)는 제1 게이트 절연막(122)과 접하는 제1 내부 스페이서(741_1) 및 제1 내부 스페이서(741_1)와 제1 소오스/드레인 영역(151) 사이에 배치되는 제3 내부 스페이서(741_2)를 포함할 수 있다.
제1 내부 스페이서(741_1) 및 제3 내부 스페이서(741_2) 각각은 제1 게이트 전극(121)을 향해 볼록하게 형성될 수 있다.
예를 들어, 내부 스페이서(742)는 제2 게이트 절연막(132)과 접하는 제2 내부 스페이서(742_1) 및 제2 내부 스페이서(742_1)와 제2 소오스/드레인 영역(152) 사이에 배치되는 제4 내부 스페이서(742_2)를 포함할 수 있다.
제2 내부 스페이서(742_1) 및 제4 내부 스페이서(742_2) 각각은 제2 게이트 전극(131)을 향해 볼록하게 형성될 수 있다.
제1 내부 스페이서(741_1) 및 제2 내부 스페이서(742_1)는 서로 다른 물성을 가질 수 있다. 제3 내부 스페이서(741_2) 및 제4 내부 스페이서(742_2)는 동일한 물성을 가질 수 있다. 예를 들어, 제1 내부 스페이서(741_1) 및 제2 내부 스페이서(742_1)는 제3 내부 스페이서(741_2) 및 제4 내부 스페이서(742_2)와 다른 물질을 포함할 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(800)이 SOI(silicon-on-insulator) 기판이다. 즉, 기판(800)은 실리콘층(800_1) 및 실리콘층(800_1) 상에 배치된 절연층(800_2)을 포함할 수 있다. 제1 하부 패턴(101) 및 제2 하부 패턴(102) 각각은 절연층(800_2) 상에 배치될 수 있다.
절연층(800_2)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 실리콘층(800_1)은 예를 들어, 실리콘 기판일 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(951)의 상면이 제1 하부 패턴(101) 상에서 최상부 나노와이어인 제3 나노와이어(113)의 상면보다 높게 형성될 수 있다. 또한, 제2 소오스/드레인 영역(952)의 상면은 제2 하부 패턴(102) 상에서 최상부 나노와이어인 제6 나노와이어(116)의 상면보다 높게 형성될 수 있다.
제1 실리사이드막(991)의 상면은 제3 나노와이어(113)의 상면보다 높게 형성될 수 있다. 제2 실리사이드막(992)의 상면은 제6 나노와이어(116)의 상면보다 높게 형성될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(1081)이 제1 소오스/드레인 영역(151)의 내부로 연장되지 않는다. 즉, 제1 소오스/드레인 컨택(1081)은 제1 소오스/드레인 영역(151)의 상면 상에 배치될 수 있다. 또한, 제2 소오스/드레인 컨택(1082)은 제2 소오스/드레인 영역(152)의 내부로 연장되지 않는다. 즉, 제2 소오스/드레인 컨택(1082)은 제2 소오스/드레인 영역(152)의 상면 상에 배치될 수 있다.
제1 실리사이드막(1091)은 제1 소오스/드레인 컨택(1081)과 제1 소오스/드레인 영역(151) 사이에 배치될 수 있다. 제2 실리사이드막(1092)은 제2 소오스/드레인 컨택(1082)과 제2 소오스/드레인 영역(152) 사이에 배치될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 나노와이어(111, 112, 113)와 접하는 제1 소오스/드레인 영역(1151)의 측벽이 제3 방향(Z)으로 일정한 경사 프로파일을 갖도록 연장될 수 있다.
제1 소오스/드레인 영역(1151)들 사이에 배치된 제1 내지 제3 나노와이어(111, 112, 113) 각각의 제1 방향(X)의 길이들은 서로 동일할 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 나노와이어(111, 112, 113)와 접하는 제1 소오스/드레인 영역(1251)의 측벽이 제3 방향(Z)으로 일정한 경사 프로파일을 갖도록 연장될 수 있다. 또한, 제4 내지 제6 나노와이어(114, 115, 116)와 접하는 제2 소오스/드레인 영역(1252)의 측벽이 제3 방향(Z)으로 일정한 경사 프로파일을 갖도록 연장될 수 있다.
제1 소오스/드레인 영역(1251)들 사이에 배치된 제1 내지 제3 나노와이어(111, 112, 113) 각각의 제1 방향(X)의 길이들은 서로 동일할 수 있다. 또한, 제2 소오스/드레인 영역(1252)들 사이에 배치된 제4 내지 제6 나노와이어(114, 115, 116) 각각의 제1 방향(X)의 길이들은 서로 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
101: 제1 하부 패턴 102: 제2 하부 패턴
111 내지 116: 제1 내지 제6 나노와이어
120: 제1 게이트 구조체 120_1: 제1 핀-컷 게이트 구조체
120_2: 제2 핀-컷 게이트 구조체 130: 제2 게이트 구조체
130_1: 제3 핀-컷 게이트 구조체 130_2: 제4 핀-컷 게이트 구조체
141: 제1 내부 스페이서 142: 제2 내부 스페이서
151: 제1 소오스/드레인 영역 152: 제2 소오스/드레인 영역
181: 제1 소오스/드레인 컨택 182: 제2 소오스/드레인 컨택

Claims (20)

  1. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 제1 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어;
    상기 제2 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 상기 제1 방향으로 연장되는 제3 및 제4 나노와이어;
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에 배치되고, 제1 수소 몰분율의 수소를 포함하는 제1 내부 스페이서; 및
    상기 제3 나노와이어와 상기 제4 나노와이어 사이에 배치되고, 상기 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 제2 내부 스페이서를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 내부 스페이서는 제1 산소 몰분율의 산소를 포함하고,
    상기 제2 내부 스페이서는 상기 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 동일 레벨에 배치되고,
    상기 제1 내부 스페이서의 상기 제1 방향의 제1 두께는 상기 제2 내부 스페이서의 상기 제1 방향의 제2 두께보다 큰 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 내부 스페이서의 상기 제1 두께는 3 nm 내지 5 nm 이고,
    상기 제2 내부 스페이서의 상기 제2 두께는 2 nm 내지 4 nm 인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 서로 다른 물질을 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 내부 스페이서는 SiN을 포함하고, 상기 제2 내부 스페이서는 SiON을 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에서 상기 제1 내부 스페이서 상에 배치되는 제3 내부 스페이서와,
    상기 제3 나노와이어와 상기 제4 나노와이어 사이에서 상기 제2 내부 스페이서 상에 배치되는 제4 내부 스페이서를 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 및 제2 내부 스페이서는 상기 제3 및 제4 내부 스페이서와 다른 물질을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 및 제2 내부 스페이서 각각은 SiON을 포함하고,
    상기 제3 및 제4 내부 스페이서 각각은 SiN을 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 및 제2 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극과,
    상기 제3 및 제4 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극을 더 포함하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 영역의 문턱 전압 및 상기 제2 영역의 문턱 전압은 서로 다른 반도체 장치.
  12. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 제1 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어;
    상기 제2 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 상기 제1 방향으로 연장되는 제3 및 제4 나노와이어;
    상기 제1 및 제2 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제3 및 제4 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율의 산소를 포함하는 제1 내부 스페이서; 및
    상기 제3 나노와이어와 상기 제4 나노와이어 사이에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소를 포함하는 제2 내부 스페이서를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 내부 스페이서는 제1 수소 몰분율의 수소를 포함하고,
    상기 제2 내부 스페이서는 상기 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 동일 레벨에 배치되고,
    상기 제1 내부 스페이서의 상기 제1 방향의 제1 두께는 상기 제2 내부 스페이서의 상기 제1 방향의 제2 두께보다 큰 반도체 장치.
  15. 제 12항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 동일한 물질을 포함하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에서 상기 제1 내부 스페이서 상에 배치되는 제3 내부 스페이서와,
    상기 제3 나노와이어와 상기 제4 나노와이어 사이에서 상기 제2 내부 스페이서 상에 배치되는 제4 내부 스페이서를 더 포함하는 반도체 장치.
  17. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 제1 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 제1 방향으로 연장되는 제1 내지 제3 나노와이어;
    상기 제2 영역의 상기 기판 상에 순차적으로 배치되고, 각각이 상기 제1 방향으로 연장되는 제4 내지 제6 나노와이어;
    상기 제1 내지 제3 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제4 내지 제6 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제1 내지 제3 나노와이어의 적어도 일 측에 배치되는 제1 소오스/드레인 영역;
    상기 제4 내지 제6 나노와이어의 적어도 일 측에 배치되는 제2 소오스/드레인 영역;
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 산소 몰분율의 산소 및 제1 수소 몰분율의 수소를 포함하는 제1 내부 스페이서;
    상기 제4 나노와이어와 상기 제5 나노와이어 사이에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 산소 몰분율보다 큰 제2 산소 몰분율의 산소 및 상기 제1 수소 몰분율보다 큰 제2 수소 몰분율의 수소를 포함하는 제2 내부 스페이서;
    상기 제1 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택; 및
    상기 제2 소오스/드레인 영역에 연결되는 제2 소오스/드레인 컨택을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 나노와이어와 상기 제2 나노와이어 사이에서 상기 제1 내부 스페이서 상에 배치되는 제3 내부 스페이서와,
    상기 제4 나노와이어와 상기 제5 나노와이어 사이에서 상기 제2 내부 스페이서 상에 배치되는 제4 내부 스페이서를 더 포함하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제1 내부 스페이서는 SiN을 포함하고, 상기 제2 내부 스페이서는 SiON을 포함하는 반도체 장치.
  20. 제 17항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 각각은 SiON을 포함하는 반도체 장치.
KR1020190091531A 2019-07-29 2019-07-29 반도체 장치 KR20210013833A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190091531A KR20210013833A (ko) 2019-07-29 2019-07-29 반도체 장치
US16/776,677 US11227914B2 (en) 2019-07-29 2020-01-30 Semiconductor device
CN202010564186.9A CN112310219A (zh) 2019-07-29 2020-06-19 半导体器件
US17/575,918 US11710770B2 (en) 2019-07-29 2022-01-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190091531A KR20210013833A (ko) 2019-07-29 2019-07-29 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210013833A true KR20210013833A (ko) 2021-02-08

Family

ID=74259777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190091531A KR20210013833A (ko) 2019-07-29 2019-07-29 반도체 장치

Country Status (3)

Country Link
US (2) US11227914B2 (ko)
KR (1) KR20210013833A (ko)
CN (1) CN112310219A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210013833A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR102670495B1 (ko) * 2019-12-18 2024-05-29 삼성전자주식회사 반도체 장치
US11264502B2 (en) * 2020-02-27 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080272437A1 (en) 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS
CN108369957B (zh) * 2015-12-24 2022-03-01 英特尔公司 形成用于纳米线设备结构的自对准垫片的方法
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
KR102527382B1 (ko) * 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
US9704863B1 (en) 2016-09-09 2017-07-11 International Business Machines Corporation Forming a hybrid channel nanosheet semiconductor structure
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
KR102285641B1 (ko) 2017-03-10 2021-08-03 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10229971B1 (en) * 2017-11-16 2019-03-12 International Business Machines Corporation Integration of thick and thin nanosheet transistors on a single chip
KR20210013833A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US11227914B2 (en) 2022-01-18
US11710770B2 (en) 2023-07-25
US20210036106A1 (en) 2021-02-04
US20220140075A1 (en) 2022-05-05
CN112310219A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
US11282939B2 (en) Semiconductor device including work function adjusting metal gate structure
KR20210013833A (ko) 반도체 장치
US11521900B2 (en) Semiconductor device and method of fabricating the same
US11139382B2 (en) Semiconductor device
US9985106B2 (en) Semiconductor devices utilizing spacer structures
US20240063259A1 (en) Semiconductor device
KR102552696B1 (ko) 반도체 장치
US10529859B2 (en) Multi-channel transistor including an asymmetrical source/drain contact
US11705520B2 (en) Semiconductor device
US20220254884A1 (en) Semiconductor device
KR20200005419A (ko) 반도체 장치
US20220085161A1 (en) Semiconductor device
US11462537B2 (en) Semiconductor device
US11728409B2 (en) Semiconductor device
US20240120274A1 (en) Semiconductor device
KR20220091805A (ko) 반도체 장치 및 그 제조 방법
CN118173518A (zh) 半导体器件

Legal Events

Date Code Title Description
A201 Request for examination