KR102552696B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102552696B1
KR102552696B1 KR1020180084293A KR20180084293A KR102552696B1 KR 102552696 B1 KR102552696 B1 KR 102552696B1 KR 1020180084293 A KR1020180084293 A KR 1020180084293A KR 20180084293 A KR20180084293 A KR 20180084293A KR 102552696 B1 KR102552696 B1 KR 102552696B1
Authority
KR
South Korea
Prior art keywords
fin
shaped pattern
gate electrode
pattern
gate
Prior art date
Application number
KR1020180084293A
Other languages
English (en)
Other versions
KR20200009655A (ko
Inventor
하승석
박경미
송현승
천건용
하대원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180084293A priority Critical patent/KR102552696B1/ko
Priority to US16/395,691 priority patent/US10916534B2/en
Priority to CN201910529268.7A priority patent/CN110739307A/zh
Priority to TW108125413A priority patent/TWI814870B/zh
Publication of KR20200009655A publication Critical patent/KR20200009655A/ko
Application granted granted Critical
Publication of KR102552696B1 publication Critical patent/KR102552696B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Abstract

소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 NMOS 영역 및 PMOS 영역을 포함하는 기판, 상기 NMOS 영역의 상기 기판 상에, 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 상기 PMOS 영역의 상기 기판 상에, 제2 트렌치에 의해 분리되고, 제2 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴, 상기 제1 트렌치의 적어도 일부를 채우는 제1 소자 분리막, 상기 제2 트렌치의 적어도 일부를 채우는 제2 소자 분리막, 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극으로, 상기 제1 게이트 전극의 바닥면이 상기 제1 핀형 패턴의 상면을 따라 연장된 폭은 상기 제1 게이트 전극의 폭과 동일한 제1 게이트 전극, 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극으로, 상기 제2 게이트 전극의 바닥면이 상기 제2 핀형 패턴의 상면을 따라 연장된 폭은 상기 제2 게이트 전극의 폭과 동일한 제2 게이트 전극, 및 상기 제2 소자 분리막 상에, 상기 제2 방향으로 이격된 제3 게이트 전극 및 제4 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 NMOS 영역 및 PMOS 영역을 포함하는 기판; 상기 NMOS 영역의 상기 기판 상에, 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 PMOS 영역의 상기 기판 상에, 제2 트렌치에 의해 분리되고, 제2 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴; 상기 제1 트렌치의 적어도 일부를 채우는 제1 소자 분리막; 상기 제2 트렌치의 적어도 일부를 채우는 제2 소자 분리막; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극으로, 상기 제1 게이트 전극의 바닥면이 상기 제1 핀형 패턴의 상면을 따라 연장된 폭은 상기 제1 게이트 전극의 폭과 동일한 제1 게이트 전극; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극으로, 상기 제2 게이트 전극의 바닥면이 상기 제2 핀형 패턴의 상면을 따라 연장된 폭은 상기 제2 게이트 전극의 폭과 동일한 제2 게이트 전극; 및 상기 제2 소자 분리막 상에, 상기 제2 방향으로 이격된 제3 게이트 전극 및 제4 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 NMOS 영역 및 PMOS 영역을 포함하는 기판; 상기 NMOS 영역의 상기 기판 상에, 제1 폭을 갖는 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 PMOS 영역의 상기 기판 상에, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치에 의해 분리되고, 제2 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 전극을 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 상기 제1 게이트 전극과 제1 거리만큼 이격된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 상기 제1 거리는 상기 제1 폭보다 크거나 같은 제2 게이트 구조체; 및 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 사이에, 제3 게이트 구조체 및 제4 게이트 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 NMOS 영역에 배치되고, 제1 방향으로 연장되는 제1 핀형 패턴; 상기 NMOS 영역에 배치되고, 상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 상기 제1 방향으로 이격된 제2 핀형 패턴으로, 상기 제2 핀형 패턴은 상기 제1 핀형 패턴과 제1 트렌치에 의해 분리되는 제2 핀형 패턴; PMOS 영역에 배치되고, 상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 제2 방향으로 이격된 제3 핀형 패턴; 상기 PMOS 영역에 배치되고, 상기 제3 핀형 패턴과 상기 제1 방향으로 이격되는 제4 핀형 패턴으로, 상기 제4 핀형 패턴은 상기 제3 핀형 패턴과 제2 트렌치에 의해 분리되는 제4 핀형 패턴; 상기 제1 트렌치의 적어도 일부를 채우는 제1 소자 분리막; 상기 제2 트렌치의 일부를 채우는 제2 소자 분리막; 상기 제1 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 전극; 및 상기 제2 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되는 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극의 바닥면 및 상기 제2 게이트 전극의 바닥면은 상기 제1 트렌치와 비중첩되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 사이를 가로지른다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판으로, 상기 제1 영역은 상기 제2 영역과 동일한 도전형의 트랜지스터가 형성되는 기판; 상기 제1 영역의 상기 기판 상에, 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제2 영역의 상기 기판 상에, 제2 트렌치에 의해 분리되고, 제2 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴의 종단과 교차하는 제1 게이트 전극; 및 상기 제3 핀형 패턴 상에, 상기 제3 핀형 패턴의 종단과 교차하는 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극이 상기 제1 핀형 패턴의 상면을 따라 연장된 상기 제1 방향의 폭은 상기 제2 게이트 전극이 상기 제3 핀형 패턴의 상면을 따라 연장된 상기 제2 방향의 폭보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위하 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다.
도 12는 도 11의 A - A를 따라 절단한 단면도이다.
도 13은 도 11의 D - D를 따라 절단한 단면도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다.
도 16는 도 15의 B - B를 따라 절단한 단면도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 18은 핀형 패턴과 비중첩되는 폭에 대한 포화 전류의 관계를 나타내는 그래프이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다.
도 20 내지 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23 내지 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다.
설명의 편의성을 위해, 도 1에서는 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 도시하지 않았다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제4 핀형 패턴(110, 210, 310, 410), 제1 내지 제4 게이트 구조체(120, 220, 320, 420), 제1 필드 절연막(105), 제2 필드 절연막(106) 및 제3 필드 절연막(107)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 예를 들어, 제1 영역(R1)은 NMOS 영역이고, 제2 영역(R2)은 PMOS 영역일 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 서로 인접하는 영역일 수도 있고, 서로 분리된 영역일 수도 있다.
일 예로, 제1 영역(R1) 및 제2 영역(R2)은 서로 인접하여, 서로 동일한 게이트 구조체(120, 220, 320, 420)를 공유할 수 있다. 다른 예로, 제1 영역(R1) 및 제2 영역(R2)은 서로 분리되어, 동일한 게이트 구조체를 공유하지 않을 수도 있다.
도 1에서, 제1 영역(R1) 및 제2 영역(R2)의 사이에 있는 영역은 제1 영역(R1) 및 제2 영역(R2) 사이에 배치되는 필드 영역일 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다.
예를 들어, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 핀 트렌치(105t)에 의해 정의될 수 있다. 예를 들어, 제1 내지 제4 핀형 패턴의 장변(110a, 210a, 310a, 410a)는 각각 핀 트렌치(105t)에 의해 정의될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 제1 영역(R1)에 배치될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 NMOS의 채널 영역으로 사용될 수 있다.
제1 및 제2 핀형 패턴(110, 210)는 길이 방향인 제1 방향(X1)으로 정렬될 수 있다. 제1 핀형 패턴(110)은 제2 핀형 패턴(210)과 제1 방향(X1)으로 이격될 수 있다.
제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)은 서로 마주볼 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 핀-컷(fin-cut) 트렌치(106t)에 의해 분리될 수 있다. 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)는 제1 핀-컷 트렌치(106t)에 의해 정의될 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 기판(100)의 제2 영역(R2)에 배치될 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 각각 PMOS의 채널 영역으로 사용될 수 있다.
제3 및 제4 핀형 패턴(310, 410)은 길이 방향인 제1 방향(X1)으로 정렬될 수 있다. 제3 핀형 패턴(310)은 제4 핀형 패턴(410)과 제1 방향(X1)으로 이격되어 있을 수 있다.
제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)은 서로 마주볼 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제2 핀-컷 트렌치(107t)에 의해 분리될 수 있다. 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)는 제2 핀-컷 트렌치(107t)에 의해 정의될 수 있다.
예를 들어, 제1 핀-컷 트렌치(106t)의 제1 방향(X1)으로의 폭(W11)은 제2 핀-컷 트렌치(107t)의 제1 방향(X1)으로의 폭(W12)보다 작다. 제1 핀-컷 트렌치(106t)의 제1 방향(X1)으로의 폭(W11) 및 제2 핀-컷 트렌치(107t)의 제1 방향(X1)으로의 폭(W12)은 제1 내지 제4 핀형 패턴(110, 210, 310, 410)의 상면이 기준일 수 있다.
제3 및 제4 핀형 패턴(310, 410)은 제1 핀형 패턴(110)과 제2 방향(Y1)으로 이격될 수 있다. 제3 핀형 패턴의 장변(310a)은 제1 핀형 패턴의 장변(110a)과 마주보고, 제4 핀형 패턴의 장변(410a)은 제2 핀형 패턴의 장변(210a)과 마주볼 수 있다. 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 복수개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다.
또한, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 필드 절연막(105)는 핀 트렌치(105t)의 일부를 채울 수 있다. 제1 필드 절연막(105)는 제1 내지 제4 핀형 패턴의 장변(110a, 210a, 310a, 410a)의 측벽 일부 상에 배치될 수 있다.
제2 필드 절연막(106)은 제1 핀-컷 트렌치(106t)의 적어도 일부를 채울 수 있다. 예를 들어, 제2 필드 절연막(106)은 제1 핀-컷 트렌치(106t)의 일부를 채울 수 있다. 제2 필드 절연막(106)은 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)의 측벽 일부 상에 배치될 수 있다. 제2 필드 절연막(106)은 제1 방향(X1)으로 길게 연장되는 제1 필드 절연막(105)에 의해 분리될 수 있다.
제3 필드 절연막(107)은 제2 핀-컷 트렌치(107t)의 적어도 일부를 채울 수 있다. 예를 들어, 제3 필드 절연막(107)은 제2 핀-컷 트렌치(107t)의 일부를 채울 수 있다. 제3 필드 절연막(107)은 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)의 측벽 일부 상에 배치될 수 있다. 제3 필드 절연막(107)은 제1 방향(X1)으로 길게 연장되는 제1 필드 절연막(105)에 의해 분리될 수 있다.
제1 내지 제3 필드 절연막(105, 106, 107)은 finFET의 채널 영역으로 사용될 수 있는 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 전기적으로 분리하는 소자 분리막일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 필드 절연막(106)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다. 제3 필드 절연막(107)의 상면은 제3 핀형 패턴(310)의 상면 및 제4 핀형 패턴(410)의 상면보다 낮을 수 있다.
제1 내지 제3 필드 절연막(105, 106, 107)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 기판(100) 상에 제2 방향(Y1)으로 연장될 수 있다. 각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 제1 방향(X1)으로 이격될 수 있다.
제1 게이트 구조체(120)는 제1 핀형 패턴(110) 상에서, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)을 포함하는 제1 핀형 패턴(110)의 종단과 중첩될 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴(110)의 상면을 따라 연장될 수 있다.
제2 게이트 구조체(220)는 제2 핀형 패턴(210) 상에서, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 포함하는 제2 핀형 패턴(210)의 종단과 중첩될 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴(210)의 상면을 따라 연장될 수 있다.
제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 제2 필드 절연막(106)의 상면 상에 배치되지 않을 수 있다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 제3 필드 절연막(107)의 상면 상에 배치될 수 있다.
제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이에 배치될 수 있다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b) 사이를 가로지를 수 있다.
제3 게이트 구조체(320)는 제1 및 제3 핀형 패턴(110, 310) 상에서, 제1 및 제3 핀형 패턴(110, 310)과 교차할 수 있다. 제4 게이트 구조체(420)는 제2 및 제4 핀형 패턴(210, 410) 상에서, 제2 및 제4 핀형 패턴(210, 410)과 교차할 수 있다. 제3 및 제4 게이트 구조체(420)는 각각 제1 및 제2 핀형 패턴(110, 210)의 종단과 중첩되지 않는다.
제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)을 포함하는 제1 핀형 패턴(110)의 종단을 감싸지 않을 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 포함하는 제2 핀형 패턴(210)의 종단을 감싸지 않을 수 있다. 다르게 설명하면, 제1 핀형 패턴의 단변(110b)을 정의하는 제1 핀형 패턴(110)의 측벽 상에, 제1 게이트 구조체(120)가 배치되지 않을 수 있다. 제2 핀형 패턴의 단변(210b)을 정의하는 제2 핀형 패턴(210)의 측벽 상에, 제2 게이트 구조체(220)가 배치되지 않을 수 있다.
예를 들어, 제1 핀-컷 트렌치(106t)의 제1 방향(X1)으로의 폭(W11)은 제1 핀형 패턴(110) 상의 제1 게이트 구조체(120) 및 제2 핀형 패턴(210) 상의 제2 게이트 구조체(220) 사이의 거리(W22)와 실질적으로 동일할 수 있다.
제1 게이트 구조체(120)는 제3 핀형 패턴(310)과 접촉할 수 있다. 제4 핀형 패턴(410)은 제4 핀형 패턴(410)과 접촉할 수 있다. 제1 게이트 구조체(120)는 제3 핀형 패턴의 단변(310b)을 포함하는 제3 핀형 패턴(310)의 종단을 감쌀 수 있다. 제2 게이트 구조체(220)는 제4 핀형 패턴의 단변(410b)을 포함하는 제4 핀형 패턴(410)의 종단을 감쌀 수 있다. 다르게 설명하면, 제3 핀형 패턴의 단변(310b)을 정의하는 제3 핀형 패턴(310)의 측벽 상에, 제1 게이트 구조체(120)가 배치될 수 있다. 제4 핀형 패턴의 단변(410b)을 정의하는 제4 핀형 패턴(410)의 측벽 상에, 제2 게이트 구조체(220)가 배치될 수 있다.
제1 영역(R1)에서 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이의 이격 거리는, 제2 영역(R2)에서 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이의 이격 거리와 실질적으로 동일할 수 있다.
각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 게이트 전극(130, 230, 330, 430)과, 게이트 절연막(135, 235, 335, 435)과, 게이트 스페이서(140, 240, 340, 440)와, 게이트 스페이서(140, 240, 340, 440)에 의해 정의되는 게이트 트렌치(140t, 240t, 340t, 440t)와, 캡핑 패턴(145, 245, 345, 445)을 포함할 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 각각의 게이트 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 각각의 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 고유전율 절연막을 포함할 수 있다.
고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 각각의 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각의 게이트 절연막(135, 235, 335, 435) 상에 배치될 수 있다. 제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 게이트 트렌치(140t, 240t, 340t, 440t)의 적어도 일부를 채울 수 있다.
제1 게이트 전극(130)은 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 게이트 전극(130)은 제2 필드 절연막(106)의 상면을 따라 연장되지 않을 수 있다. 다르게 설명하면, 제1 게이트 전극(130)의 바닥면이 제1 핀형 패턴(110)의 상면을 따라 연장된 폭은, 제1 게이트 전극(130)의 제1 방향(X1)으로의 폭(W31)과 동일할 수 있다.
제1 게이트 전극(130)은 제3 핀형 패턴(310) 상에 배치되지 않을 수 있다. 제1 게이트 전극(130)의 바닥면은 제3 핀형 패턴(310)의 상면 상에 연장되지 않을 수 있다. 제1 게이트 전극(130)은 제3 필드 절연막(107)의 상에 배치될 수 있다. 제1 게이트 전극(130)은 제3 필드 절연막(107)의 상면을 따라 제1 방향(X1)으로 연장될 수 있다.
제2 게이트 전극(230)은 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 게이트 전극(230)은 제2 필드 절연막(106)의 상면을 따라 연장되지 않을 수 있다. 다르게 설명하면, 제2 게이트 전극(230)의 바닥면이 제2 핀형 패턴(210)의 상면을 따라 연장된 폭은, 제2 게이트 전극(230)의 제1 방향(X1)으로의 폭(W32)과 동일할 수 있다.
제2 게이트 전극(230)은 제4 핀형 패턴(410) 상에 배치되지 않을 수 있다. 제2 게이트 전극(230)의 바닥면은 제4 핀형 패턴(410)의 상면 상에 연장되지 않을 수 있다. 제2 게이트 전극(230)은 제3 필드 절연막(107)의 상에 배치될 수 있다. 제2 게이트 전극(230)은 제3 필드 절연막(107)의 상면을 따라 제1 방향(X1)으로 연장될 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이를 가로지를 수 있다.
제1 게이트 전극(130)과 제2 게이트 전극(230)이 제1 방향(X1)으로 이격된 거리(W21)은 제1 핀-컷 트렌치(106t)의 폭(W11)보다 클 수 있다. 제1 게이트 전극(130)과 제2 게이트 전극(230)이 제1 방향(X1)으로 이격된 거리(W21)는 제1 핀형 패턴(110)의 상면 상의 제1 게이트 전극(130)의 바닥면과, 제2 핀형 패턴(210)의 상면 상의 제2 게이트 전극(230)의 바닥면이 기준일 수 있다.
제1 게이트 전극(130)의 바닥면과, 제2 게이트 전극(230)의 바닥면은 제1 핀-컷 트렌치(106t)와 중첩되지 않을 수 있다. 여기에서, '바닥면과 트렌치가 중첩된다'는 것은 바닥면의 일부가 트렌치의 입구 부분을 따라 제1 방향(X1)으로 연장되는 것을 의미한다. 예를 들어, 제1 핀-컷 트렌치(106t)의 입구 부분은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면 사이일 수 있다.
또는, '바닥면과 트렌치가 중첩된다'는 것은 바닥면과 트렌치가 기판(100)의 두께 방향으로 포개진 것을 의미한다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 측벽 상에 배치될 수 있다.
제1 게이트 스페이서(140)는 제1 핀형 패턴(110)의 상면 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제2 필드 절연막(106)과 기판(100)의 두께 방향으로 중첩되지 않을 수 있다.
제1 게이트 스페이서(140)는 제3 핀형 패턴(310)의 상면 상에 배치될 수 있다. 제1 게이트 전극(130)의 일측에 배치되는 제1 게이트 스페이서(140)는 제3 핀형 패턴(310)의 상면 상에 배치될 수 있다. 제1 게이트 전극(130)의 일측에 배치되는 제1 게이트 스페이서(140)의 적어도 일부는 제3 핀형 패턴(310)의 상면을 따라 연장될 수 있다. 제1 게이트 전극(130)의 타측에 배치되는 제1 게이트 스페이서(140)는 제3 필드 절연막(107)의 상면 상에 배치될 수 있다.
제2 게이트 스페이서(240)는 제2 핀형 패턴(210)의 상면 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 필드 절연막(106)과 기판(100)의 두께 방향으로 중첩되지 않을 수 있다.
제2 게이트 스페이서(240)는 제4 핀형 패턴(410)의 상면 상에 배치될 수 있다. 제2 게이트 전극(230)의 일측에 배치되는 제2 게이트 스페이서(240)는 제4 핀형 패턴(410)의 상면 상에 배치될 수 있다. 제2 게이트 전극(230)의 일측에 배치되는 제2 게이트 스페이서(240)의 적어도 일부는 제4 핀형 패턴(410)의 상면을 따라 연장될 수 있다. 제2 게이트 전극(230)의 타측에 배치되는 제2 게이트 스페이서(240)는 제3 필드 절연막(107)의 상면 상에 배치될 수 있다.
각각 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 캡핑 패턴(145, 245, 345, 445)는 각각 게이트 전극(130, 230, 330, 430) 및 각각의 게이트 스페이서(140, 240, 340, 440) 상에 형성될 수 있다.
각각의 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 4에서, 각각의 캡핑 패턴(145, 245, 345, 445)은 게이트 트렌치(140t, 240t, 340t, 440t)의 일부를 채우지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1에서, 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 제1 영역(R1) 및 제2 영역(R2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
다르게 설명하면, 제1 영역(R1)에 배치되는 게이트 구조체(120, 220, 320, 420)는, 제2 영역(R2)에 배치되는 게이트 구조체(120, 220, 320, 420)와 직접 연결되어 있다. 하지만, 게이트 구조체(120, 220, 320, 420)는 제1 영역(R1)에만 배치될 수 있다. 이와 같은 경우, 다른 게이트 구조체들이 제2 영역에 배치될 수 있다. 제2 영역(R2)에 배치되는 게이트 구조체들은 제1 영역(R1)에 배치되는 게이트 구조체(120, 220, 320, 420)와 직접 연결되지 않을 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310) 상에 형성될 수 있다. 제4 에피택셜 패턴(450)은 제4 핀형 패턴(410) 상에 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제4 에피택셜 패턴(450)은 제4 핀형 패턴(410)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
하부 층간 절연막(191)은 제1 내지 제3 필드 절연막(105, 106, 107) 상에 형성되고, 제1 내지 제4 에피택셜 패턴(150, 250, 350, 450)을 덮을 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 주변에 형성될 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 측벽의 적어도 일부를 감쌀 수 있다.
하부 층간 절연막(191)은 제1 핀-컷 트렌치(106t)의 일부를 채울 수 있다. 하부 층간 절연막(191)은 제2 필드 절연막(106) 상에 배치될 수 있다. 하부 층간 절연막(191)은 제3 필드 절연막(107), 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)가 채우고 남은 제2 핀-컷 트렌치(107t)를 채울 수 있다.
하부 층간 절연막(191)의 상면은 각각의 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)의 상면과 동일 평면에 놓일 수 있다.
도시되지 않았지만, 하부 층간 절연막(191)은 제1 내지 제4 에피택셜 패턴(150, 250, 350, 450)의 상면을 따라 연장되는 식각 방지막을 더 포함할 수 있다.
상부 층간 절연막(192)은 하부 층간 절연막(191)과, 제1 내지 제4 게이트 구조체(120, 220, 320, 420) 상에 형성된다. 층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함한다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심을 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(130)과 제2 게이트 전극(230)이 제1 방향(X1)으로 이격된 거리(W21)은 제1 핀-컷 트렌치(106t)의 폭(W11)과 실질적으로 동일할 수 있다.
제1 게이트 전극(130)의 바닥면은 제1 핀형 패턴(110)의 상면을 따라 연장되는 부분은 포함하고, 제2 필드 절연막(106)의 상면을 따라 연장되는 부분을 포함하지 않을 수 있다.
제2 게이트 전극(230)의 바닥면은 제2 핀형 패턴(210)의 상면을 따라 연장되는 부분은 포함하고, 제2 필드 절연막(106)의 상면을 따라 연장되는 부분을 포함하지 않을 수 있다.
제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)을 포함하는 제1 핀형 패턴(110)의 종단을 감쌀 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 포함하는 제2 핀형 패턴(210)의 종단을 감쌀 수 있다.
다르게 설명하면, 제1 핀형 패턴의 단변(110b)을 정의하는 제1 핀형 패턴(110)의 측벽 상에, 제1 게이트 구조체(120)가 배치될 수 있다. 제2 핀형 패턴의 단변(210b)을 정의하는 제2 핀형 패턴(210)의 측벽 상에, 제2 게이트 구조체(220)가 배치될 수 있다.
제1 핀-컷 트렌치(106t)의 제1 방향(X1)으로의 폭(W11)은 제1 핀형 패턴(110) 상의 제1 게이트 구조체(120) 및 제2 핀형 패턴(210) 상의 제2 게이트 구조체(220) 사이의 거리(W22)보다 클 수 있다.
제1 게이트 전극(130)의 일측에 배치되는 제1 게이트 스페이서(140)는 제1 핀형 패턴(110)의 상면을 따라 연장될 수 있다. 제1 게이트 전극(130)의 타측에 배치되는 제1 게이트 스페이서(140)는 제2 필드 절연막(106)의 상면 상에 배치될 수 있다.
제2 게이트 전극(230)의 일측에 배치되는 제2 게이트 스페이서(240)는 제2 핀형 패턴(210)의 상면을 따라 연장될 수 있다. 제2 게이트 전극(230)의 타측에 배치되는 제2 게이트 스페이서(240)는 제2 필드 절연막(106)의 상면 상에 배치될 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위하 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심을 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(130)의 일부는 제3 핀형 패턴(310) 상에 배치될 수 있다. 제2 게이트 전극(230)의 일부는 제4 핀형 패턴(410) 상에 배치될 수 있다.
제1 게이트 전극(130)의 바닥면은 제3 핀형 패턴(310)의 상면을 따라 연장되는 부분과, 제3 필드 절연막(107)의 상면을 따라 연장되는 부분을 포함할 수 있다.
제2 게이트 전극(230)의 바닥면은 제4 핀형 패턴(410)의 상면을 따라 연장되는 부분과, 제3 필드 절연막(107)의 상면을 따라 연장되는 부분을 포함할 수 있다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 제1 내지 제4 게이트 트렌치(140t, 240t, 340t, 440t)의 일부를 채울 수 있다.
제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 각각 게이트 전극(130, 230, 330, 430)이 형성되고 남은 게이트 트렌치(140t, 240t, 340t, 440t)를 채울 수 있다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)의 상면은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)의 상면과 동일 평면에 놓일 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)과 제1 내지 제4 게이트 스페이서(140, 240, 340, 440) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 각각 캡핑 패턴(145, 245, 345, 445)를 포함하지 않을 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9을 참고하면, 본 발명의 몇몇 실시예들에 따른 제1 핀형 패턴(110)과, 제3 핀형 패턴(310) 사이의 기판(100) 내에, 액티브 트렌치(DT)가 형성될 수 있다.
액티브 트렌치(DT)는 제1 영역(R1) 및 제2 영역(R2) 사이의 필드 영역에 배치될 수 있다.
액티브 트렌치(DT)는 제1 핀형 패턴의 장변(도 1의 110a) 및 제3 핀형 패턴의 장변(도 1의 310a)을 정의하는 핀 트렌치(105t)보다 깊을 수 있다. 제1 필드 절연막(105)은 액티브 트렌치(DT)를 채우고 있다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이에, 기판(100)으로부터 돌출된 돌출 패턴(FP)을 더 포함할 수 있다.
돌출 패턴(FP)은 제1 영역(R1) 및 제2 영역(R2) 사이의 필드 영역에 배치될 수 있다.
돌출 패턴(FP)의 높이는 제1 핀형 패턴(110)의 높이 및 제3 핀형 패턴(310)의 높이보다 작다. 돌출 패턴(FP)의 높이는 제3 게이트 전극(330)과 중첩되는 부분의 제1 필드 절연막(105)의 높이보다 작다.
다르게 설명하면, 돌출 패턴(FP)의 상면은 제1 필드 절연막(105)에 의해 덮일 수 있다. 돌출 패턴(FP)는 예를 들어, 제1 방향(도 1의 X1)으로 연장될 수 있지만, 이에 제한되는 것은 아니다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다. 도 12는 도 11의 A - A를 따라 절단한 단면도이다. 도 13은 도 11의 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11 내지 도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 소자 분리 구조체(180)를 더 포함할 수 있다.
소자 분리 구조체(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 배치될 수 있다. 소자 분리 구조체(180)는 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이에 배치될 수 있다.
소자 분리 구조체(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 분리시킬 수 있다. 소자 분리 구조체(180)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에 배치될 수 있다.
소자 분리 구조체(180)는 하부 분리 트렌치(181t) 및 상부 분리 트렌치(182t)를 채울 수 있다. 하부 분리 트렌치(181t) 및 상부 분리 트렌치(182t)는 제1 핀형 패턴(110)의 상면과, 제2 핀형 패턴(210)의 상면을 기준으로 구분될 수 있다.
하부 분리 트렌치(181t)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 분리할 수 있다. 도 12에서, 하부 분리 트렌치(181t)의 깊이는 핀 트렌치(도 4의 105t)의 깊이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 형성한 후, 하부 분리 트렌치(181t)는 형성될 수 있으므로, 하부 분리 트렌치(181t)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 형성된 에피택셜 패턴의 적어도 일부를 제거하여 형성될 수 있다.
상부 분리 트렌치(182t)는 제1 게이트 구조체(120)의 측벽, 제2 게이트 구조체(220)의 측벽 및 하부 층간 절연막(191)에 의해 정의될 수 있다. 상부 분리 트렌치(182t)의 측벽은 제1 게이트 스페이서(140), 제2 게이트 스페이서(240), 제1 캡핑 패턴(145) 및 제2 캡핑 패턴(245)에 의해 정의되는 부분을 포함할 수 있다. 상부 분리 트렌치(182t)에 의해 제1 게이트 전극(130) 및 제2 게이트 전극(230)는 노출되지 않을 수 있다.
하부 분리 트렌치(181t) 및 상부 분리 트렌치(182t)는 제1 게이트 구조체(120)의 측벽 및 제2 게이트 구조체(220)의 측벽에 자기 정렬(self-aligned)될 수 있다. 상부 분리 트렌치(181t)의 제1 방향(X1)으로의 폭(W13)은 제1 핀형 패턴(110) 상의 제1 게이트 구조체(120) 및 제2 핀형 패턴(210) 상의 제2 게이트 구조체(220) 사이의 거리(W22)와 실질적으로 동일할 수 있다. 상부 분리 트렌치(181t)의 제1 방향(X1)으로의 폭(W13)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 기준일 수 있다.
또한, 제1 게이트 전극(130)과 제2 게이트 전극(230)이 제1 방향(X1)으로 이격된 거리(W21)은 상부 분리 트렌치(181t)의 폭(W13)보다 클 수 있다.
소자 분리 구조체(180)의 상면의 높이는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 상면의 높이보다 높다. 예를 들어, 소자 분리 구조체(180)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
소자 분리 구조체(180)의 상면은 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면보다 높거나 같을 수 있다. 도 12에서, 소자 분리 구조체(180)의 상면은 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면보다 높을 수 있다. 소자 분리 구조체(180)의 상면은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 상면과 동일 평면에 놓일 수 있다.
도 13에서, 제2 방향(Y1)으로 연장되는 하부 분리 트렌치(181t)의 측벽의 일부는 제1 필드 절연막(105)에 의해 정의될 수 있다. 하부 분리 트렌치(181t)의 일부는 제1 필드 절연막(105) 내로 만입될 수 있지만, 이에 제한되는 것은 아니다.
하부 분리 트렌치(181t)의 바닥면은 제1 필드 절연막(105)과, 기판(100) 및 남은 핀(RF)에 의해 정의될 수 있다. 남은 핀(RF)은 하부 분리 트렌치(181t)를 형성하는 식각 공정에서 핀형 패턴 부분이 제거되고, 남은 부분일 수 있다. 도시된 것과 달리, 남은 핀(RF)이 없을 수 있음은 물론이다.
소자 분리 구조체(180)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 소자 분리 구조체(180)는 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11 내지 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 상부 분리 트렌치(182t)의 측벽은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면에 대해, 예각을 가질 수 있다.
상부 분리 트렌치(182t)에 의해, 제1 게이트 전극(130), 제2 게이트 전극(230), 제1 게이트 절연막(135) 및 제2 게이트 절연막(235)이 노출될 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다. 도 16는 도 15의 B - B를 따라 절단한 단면도이다. 설명의 편의상, 도 11 내지 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 및 도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리 구조체(180)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이로 연장될 수 있다.
소자 분리 구조체(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이뿐 만 아니라, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이를 가로지를 수 있다. 소자 분리 구조체(180)는 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이와, 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b) 사이에 배치될 수 있다.
소자 분리 구조체(180)는 제3 필드 절연막(107) 내에 형성된 필드 분리 트렌치(183t)를 채울 수 있다. 소자 분리 구조체(180)의 일부는 제3 필드 절연막(107) 내에 만입될 수 있다.
필드 분리 트렌치(183t)는 하부 분리 트렌치(181t) 및 상부 분리 트렌치(182t)가 형성되는 동안, 제3 필드 절연막(107)의 적어도 일부가 제거되어 형성될 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 18은 핀형 패턴과 비중첩되는 폭에 대한 포화 전류의 관계를 나타내는 그래프이다.
설명의 편의상, 도 1 내지 도 16을 이용하여 설명한 내용과 중복되는 내용을 간략히 하거나, 생략한다.
또한, 제3 영역(R3)에서, 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)이 연장된 방향으로 절단한 단면도는 도 2, 도 3, 도 5 및 도 6을 통해, 본 발명의 기술 분야에 속하는 통상의 기술자에게 유추될 수 있다. 제4 영역(R4)에서, 제7 핀형 패턴(710) 및 제8 핀형 패턴(810)이 연장된 방향으로 절단한 단면도는 도 2, 도 3, 도 5 및 도 6을 통해, 본 발명의 기술 분야에 속하는 통상의 기술자에게 유추될 수 있다.
도 17을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제5 내지 제8 핀형 패턴(510, 610, 710, 810), 제5 내지 제8 게이트 전극(520, 520_1, 620, 620_1, 720, 720_1, 820, 820_1)을 포함할 수 있다.
기판(100)은 제3 영역(R3) 및 제4 영역(R4)을 포함할 수 있다. 예를 들어, 제3 영역(R3) 및 제4 영역(R4)은 NMOS 영역일 수 있다.
제5 핀형 패턴(510) 및 제6 핀형 패턴(610)은 기판(100)의 제3 영역(R3)에 배치될 수 있다. 제5 및 제6 핀형 패턴(510, 610)는 길이 방향인 제3 방향(X2)으로 정렬될 수 있다. 제5 핀형 패턴(510)은 제6 핀형 패턴(610)과 제3 방향(X2)으로 이격될 수 있다. 제5 및 제6 핀형 패턴(510, 610)는 각각 제3 방향(X2)으로 연장되는 장변(510a, 610a)을 포함할 수 있다.
제5 핀형 패턴의 단변(510b) 및 제6 핀형 패턴의 단변(610b)은 서로 마주볼 수 있다. 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)은 제3 핀-컷 트렌치(108t)에 의해 분리될 수 있다. 제5 핀형 패턴의 단변(510b) 및 제6 핀형 패턴의 단변(610b)는 제3 핀-컷 트렌치(108t)에 의해 정의될 수 있다.
제5 게이트 전극(530, 530_1)은 제5 핀형 패턴(510) 상에 배치될 수 있다. 제5 게이트 전극(530, 530_1)은 제4 방향(Y2)으로 연장되고, 제5 핀형 패턴(510)과 교차할 수 있다. 제5 게이트 전극(530, 530_1)는 제5 노말 게이트 전극(530_1)과, 제5 엣지 게이트 전극(530)을 포함할 수 있다. 제5 노말 게이트 전극(530_1)은 제5 핀형 패턴의 단변(510b)을 포함하는 종단과 중첩되지 않는다. 제5 엣지 게이트 전극(530)은 제5 핀형 패턴의 단변(510b)을 포함하는 종단과 교차하고, 중첩될 수 있다.
제6 게이트 전극(630, 630_1)은 제6 핀형 패턴(610) 상에 배치될 수 있다. 제6 게이트 전극(630, 630_1)은 제4 방향(Y2)으로 연장되고, 제6 핀형 패턴(610)과 교차할 수 있다. 제6 게이트 전극(630, 630_1)는 제6 노말 게이트 전극(630_1)과, 제6 엣지 게이트 전극(630)을 포함할 수 있다. 제6 노말 게이트 전극(630_1)은 제6 핀형 패턴의 단변(610b)을 포함하는 종단과 중첩되지 않는다. 제6 엣지 게이트 전극(630)은 제6 핀형 패턴의 단변(610b)을 포함하는 종단과 교차하고, 중첩될 수 있다.
제7 핀형 패턴(710) 및 제8 핀형 패턴(810)은 기판(100)의 제4 영역(R4)에 배치될 수 있다. 제7 및 제8 핀형 패턴(710, 810)는 길이 방향인 제5 방향(X3)으로 정렬될 수 있다. 제7 핀형 패턴(710)은 제8 핀형 패턴(710)과 제5 방향(X3)으로 이격될 수 있다. 제7 및 제8 핀형 패턴(710, 810)는 각각 제5 방향(X3)으로 연장되는 장변(710a, 710a)을 포함할 수 있다.
제7 핀형 패턴의 단변(710b) 및 제8 핀형 패턴의 단변(810b)은 서로 마주볼 수 있다. 제7 핀형 패턴(710) 및 제8 핀형 패턴(810)은 제4 핀-컷 트렌치(109t)에 의해 분리될 수 있다. 제7 핀형 패턴의 단변(710b) 및 제8 핀형 패턴의 단변(810b)는 제4 핀-컷 트렌치(109t)에 의해 정의될 수 있다.
제7 게이트 전극(730, 730_1)은 제7 핀형 패턴(710) 상에 배치될 수 있다. 제7 게이트 전극(730, 730_1)은 제6 방향(Y3)으로 연장되고, 제7 핀형 패턴(710)과 교차할 수 있다. 제7 노말 게이트 전극(730_1)은 제7 핀형 패턴의 단변(710b)을 포함하는 종단과 중첩되지 않는다. 제7 엣지 게이트 전극(730)은 제7 핀형 패턴의 단변(710b)을 포함하는 종단과 교차하고, 중첩될 수 있다.
제8 게이트 전극(830, 830_1)은 제8 핀형 패턴(810) 상에 배치될 수 있다. 제8 게이트 전극(830, 830_1)은 제6 방향(Y3)으로 연장되고, 제8 핀형 패턴(810)과 교차할 수 있다. 제8 노말 게이트 전극(830_1)은 제8 핀형 패턴의 단변(810b)을 포함하는 종단과 중첩되지 않는다. 제8 엣지 게이트 전극(830)은 제8 핀형 패턴의 단변(810b)을 포함하는 종단과 교차하고, 중첩될 수 있다.
예를 들어, 제5 엣지 게이트 전극(530)이 제5 핀형 패턴(510)의 상면을 따라 연장된 제3 방향(X2)으로의 폭은 제1 길이(L1)일 수 있다. 제7 엣지 게이트 전극(730)이 제7 핀형 패턴(710)의 상면을 따라 연장된 제5 방향(X3)으로의 폭은 제2 길이(L2)일 수 있다.
제5 엣지 게이트 전극(530)이 제5 핀형 패턴(510)과 비중첩되는 제3 방향(X2)으로의 폭은 언턱(untuck) 폭(z)일 수 있다. 여기에서, 언턱 폭(z)의 하한은 0이고, 언턱 폭(z)의 상한은 제5 엣지 게이트 전극(530)의 제3 방향(X2)으로의 폭일 수 있다.
도 18은 NMOS에서, 언턱 폭(z)과 포화 전류(Idsat) 사이의 관계를 나타내는 그래프이다.
도 18에서, 언턱 폭(z)이 증가함에 따라, 포화 전류(Idsat)는 감소하는 경향이 있다. 즉, 제5 엣지 게이트 전극(530)이 제5 핀형 패턴(510)과 비중첩되는 제3 방향(X2)으로의 폭(z)이 증가함에 따라, 제5 핀형 패턴(510)을 포함하는 트랜지스터의 포화 전류(Idsat)는 감소하는 경향이 있다.
다르게 설명하면, 제5 엣지 게이트 전극(530)이 제5 핀형 패턴(510)의 상면을 따라 연장된 제3 방향(X2)으로의 폭(L1)이 증가할수록, 제5 핀형 패턴(510)을 포함하는 트랜지스터의 포화 전류(Idsat)는 증가할 수 있다.
예를 들어, 제5 엣지 게이트 전극(530)이 제5 핀형 패턴(510)의 상면을 따라 연장된 제3 방향(X2)으로의 폭(L1)은 제7 엣지 게이트 전극(730)이 제7 핀형 패턴(710)의 상면을 따라 연장된 제5 방향(X3)으로의 폭(L2)보다 작을 수 있다.
이 때, 제5 핀형 패턴(510)을 포함하는 트랜지스터의 포화 전류는 제7 핀형 패턴(710)을 포함하는 트랜지스터의 포화 전류보다 작을 수 있다.
제5 및 제6 게이트 전극(530, 530_1, 630, 630_1) 사이의 거리는 제1 피치(P1)일 수 있다. 제7 및 제8 게이트 전극(730, 730_1, 830, 830_1) 사이의 거리는 제2 피치(P2)일 수 있다.
제1 피치(P1)와 제2 피치(P2)가 동일할 때, 제3 핀-컷 트렌치(108t)의 제3 방향(X2)으로의 폭은 제4 핀-컷 트렌치(109t)의 제5 방향(X3)으로의 폭보다 클 수 있다.
만약, 제1 피치(P1)와 제2 피치(P2)가 서로 다를 경우, 제3 핀-컷 트렌치(108t)의 제3 방향(X2)으로의 폭은 제4 핀-컷 트렌치(109t)의 제5 방향(X3)으로의 폭보다 클 수도 있고, 같을 수도 있고, 작을 수도 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(130)이 제1 핀형 패턴(110)의 상면을 따라 연장된 제1 방향(X1)으로의 폭은 제3 길이(L3)일 수 있다. 제1 게이트 전극(130)이 제3 핀형 패턴(310)의 상면을 따라 연장된 제1 방향(X1)으로의 폭은 제4 길이(L4)일 수 있다.
예를 들어, 제3 길이(L3)는 제4 길이(L4)보다 크다.
제1 게이트 전극(130)이 제1 핀형 패턴(110)의 상면을 따라 연장된 제1 방향(X1)으로의 폭(L3)는 제1 게이트 전극(130)의 제1 방향(X1)으로의 폭(도 2의 W31)보다 작다. 제1 게이트 전극(130)이 제3 핀형 패턴(310)의 상면을 따라 연장된 제1 방향(X1)으로의 폭(L4)는 제1 게이트 전극(130)의 제1 방향(X1)으로의 폭(도 2의 W31)보다 작다.
도 20 내지 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20을 참고하면, 기판(100) 상에, 제1 마스크 패턴(MASK1) 및 제2 마스크 패턴(MASK2)이 형성될 수 있다.
제1 마스크 패턴(MASK1)은 제1 영역(R1)에 형성되고, 제2 마스크 패턴(MASK2)은 제2 영역(R2)에 형성될 수 있다.
도 21을 참고하면, 제1 마스크 패턴(MASK1) 및 제2 마스크 패턴(MASK2)을 이용하여, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)이 형성될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 제1 방향(X1)으로 길게 연장될 수 있다. 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 제2 방향(Y1)으로 이격될 수 있다. 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)은 제2 방향(Y1)으로 이격될 수 있다.
도 22를 참고하면, 제2 방향(Y1)으로 길게 연장되는 제1 내지 제4 게이트 전극(130, 230, 330, 430)이 형성될 수 있다.
제1 게이트 전극(130)은 제1 핀형 패턴(110) 상에 배치되고, 제1 핀형 패턴(110)의 종단과 중첩될 수 있다. 제2 게이트 전극(230)은 제2 핀형 패턴(210) 상에 배치되고, 제2 핀형 패턴(210)의 종단과 중첩될 수 있다.
제3 게이트 전극(330)은 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 상에 형성될 수 있다. 제3 게이트 전극(330)은 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)과 교차할 수 있다. 제4 게이트 전극(430)은 제2 핀형 패턴(210) 및 제4 핀형 패턴(410) 상에 형성될 수 있다. 제4 게이트 전극(430)은 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)과 교차할 수 있다.
도 23 내지 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23을 참고하면, 제1 영역(R1)에 제1 방향(X1)으로 길게 연장된 프리 핀(F1)이 형성된다. 프리 핀(F1)은 제2 방향(Y1)으로 이격되어 있다.
제2 영역(R2)에, 제1 방향(X1)으로 정렬된 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)이 형성된다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제1 방향(X1)으로 이격되어 있다.
프리 핀(F1)은 제3 핀형 패턴(310) 및 제3 핀형 패턴(310)과 제2 방향(Y1)으로 이격되어 있다.
도 24를 참고하면, 제2 방향(Y1)으로 길게 연장되는 제1 내지 제4 게이트 전극(130, 230, 330, 430)이 형성될 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 프리 핀(F1) 상에 배치될 수 있다. 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b) 사이에 배치될 수 있다.
제3 게이트 전극(330)은 프리 핀(F1) 및 제3 핀형 패턴(310) 상에 형성될 수 있다. 제3 게이트 전극(330)은 프리 핀(F1) 및 제3 핀형 패턴(310)과 교차할 수 있다. 제4 게이트 전극(430)은 프리 핀(F1) 및 제4 핀형 패턴(410) 상에 형성될 수 있다. 제4 게이트 전극(430)은 프리 핀(F1) 및 제4 핀형 패턴(410)과 교차할 수 있다.
도 25를 참고하면, 제1 게이트 전극(130) 및 제2 게이트 전극(230) 사이의 프리 핀(F1)이 제거될 수 있다. 이를 통해, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 형성될 수 있다.
프리 핀(F1)이 제거된 공간을 절연 물질로 채워, 소자 분리 구조체(180)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106, 107: 필드 절연막
120, 220, 320, 420: 게이트 구조체 180: 소자 분리 구조체
110, 210, 310, 410, 510, 610, 710, 810: 핀형 패턴
130, 230, 330, 430, 530, 630, 730, 830: 게이트 전극

Claims (20)

  1. NMOS 영역 및 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역의 상기 기판 상에, 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 PMOS 영역의 상기 기판 상에, 제2 트렌치에 의해 분리되고, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 각각 평행하게 상기 제1 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴;
    상기 제1 트렌치 내의 제1 소자 분리막;
    상기 제2 트렌치 내의 제2 소자 분리막;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 핀형 패턴을 교차하는 제1 게이트 전극;
    상기 제2 방향으로 연장되고, 상기 제2 핀형 패턴을 교차하는 제2 게이트 전극;
    상기 제2 소자 분리막 상에, 상기 제2 방향으로 연장되는 제3 게이트 전극; 및
    상기 제2 소자 분리막 상에, 상기 제2 방향으로 연장되고 상기 제3 게이트 전극과 이격된 제4 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제3 게이트 전극 및 상기 제4 게이트 전극은 상기 제3 핀형 패턴의 상면 및 상기 제4 핀형 패턴의 상면에 비배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제3 게이트 전극의 측벽 상에 배치되는 제1 게이트 스페이서와, 상기 제4 게이트 전극의 측벽 상에 배치되는 제2 게이트 스페이서를 더 포함하고,
    상기 제1 게이트 스페이서는 상기 제3 핀형 패턴과 접촉하고, 상기 제2 게이트 스페이서는 제4 핀형 패턴과 접촉하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 게이트 스페이서의 적어도 일부는 상기 제3 핀형 패턴의 상면에 배치되고,
    상기 제2 게이트 스페이서의 적어도 일부는 상기 제4 핀형 패턴의 상면에 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 전극의 측벽 상에 배치되는 제1 게이트 스페이서와, 상기 제2 게이트 전극의 측벽 상에 배치되는 제2 게이트 스페이서를 더 포함하고,
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 제1 소자 분리막과 비중첩되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 소자 분리막의 상면은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 높고,
    상기 제2 소자 분리막의 상면은 상기 제3 핀형 패턴의 상면 및 상기 제4 핀형 패턴의 상면보다 낮은 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 소자 분리막의 상면은 상기 제1 게이트 전극의 상면보다 높거나 같은 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 소자 분리막의 상면은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮고,
    상기 제2 소자 분리막의 상면은 상기 제3 핀형 패턴의 상면 및 상기 제4 핀형 패턴의 상면보다 낮은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작은 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제3 게이트 전극과 직접 연결되고,
    상기 제2 게이트 전극은 상기 제4 게이트 전극과 직접 연결되는 반도체 장치.
  11. NMOS 영역 및 PMOS 영역을 포함하는 기판;
    상기 기판의 상기 NMOS 영역상에, 제1 폭을 갖는 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 기판의 상기 PMOS 영역상에, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치에 의해 분리되고, 상기 제1 핀형 패턴 및 제2 핀형 패턴과 각각 평행하게 상기 제1 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴;
    상기 제1 핀형 패턴을 교차하는 제1 게이트 전극;
    상기 제2 핀형 패턴을 교차하고, 상기 제1 폭 이상의 제1 거리만큼 상기 제1 게이트 전극으로부터 이격된 제2 게이트 전극; 및
    상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 사이에, 제3 게이트 전극 및 제4 게이트 전극을 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제3 게이트 전극은 상기 제3 핀형 패턴의 종단을 감싸고,
    상기 제4 게이트 전극은 상기 제4 핀형 패턴의 종단을 감싸는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 게이트 전극의 측벽 상에 배치되는 제1 게이트 스페이서와, 상기 제2 게이트 전극의 측벽 상에 배치되는 제2 게이트 스페이서를 더 포함하고,
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서가 이격된 거리는 상기 제1 폭과 동일한 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 트렌치 내에 배치되고 상기 제1 및 제2 게이트 스페이서 사이에 배치되는 소자 분리막을 더 포함하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 트렌치 내의 제1 소자 분리막과, 상기 제2 트렌치 내의 제2 소자 분리막을 더 포함하는 반도체 장치.
  16. NMOS 영역 내에서 각각 제1 방향으로 연장되고 제1 트렌치에 의해 분리된 제1 핀형 패턴 및 제2 핀형 패턴을 포함하고, PMOS 영역 내에서 각각 상기 제1 핀형 패턴 및 제2 핀형 패턴과 각각 평행하게 상기 제1 방향으로 연장되고 제2 트렌치에 의해 분리되는 제3 핀형 패턴 및 제4 핀형 패턴을 포함하는 기판;
    상기 제1 트렌치 내의 제1 소자 분리막;
    상기 제2 트렌치 내의 제2 소자 분리막;
    상기 제1 방향에 교차하는 제2 방향으로 연장되고 상기 제1 핀형 패턴을 교차하는 제1 게이트 전극; 및
    상기 제2 방향으로 연장되고, 상기 제2 핀형 패턴을 교차하는 제2 게이트 전극을 포함하고,
    상기 제1 게이트 전극 및 제2 게이트 전극은 상기 제3 핀형 패턴 및 제4 핀형 패턴 사이에 배치되고, 상기 제1 트렌치를 오버랩하지 않는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 각각 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴을 교차하지 않는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 소자 분리막의 상면은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮은 반도체 장치.
  19. 제16 항에 있어서,
    상기 제1 소자 분리막의 상면은 상기 제1 게이트 전극의 상면보다 높은 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 소자 분리막은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 사이로 연장되는 반도체 장치.
KR1020180084293A 2018-07-19 2018-07-19 반도체 장치 KR102552696B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180084293A KR102552696B1 (ko) 2018-07-19 2018-07-19 반도체 장치
US16/395,691 US10916534B2 (en) 2018-07-19 2019-04-26 Semiconductor device
CN201910529268.7A CN110739307A (zh) 2018-07-19 2019-06-18 半导体器件
TW108125413A TWI814870B (zh) 2018-07-19 2019-07-18 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180084293A KR102552696B1 (ko) 2018-07-19 2018-07-19 반도체 장치

Publications (2)

Publication Number Publication Date
KR20200009655A KR20200009655A (ko) 2020-01-30
KR102552696B1 true KR102552696B1 (ko) 2023-07-05

Family

ID=69161156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180084293A KR102552696B1 (ko) 2018-07-19 2018-07-19 반도체 장치

Country Status (4)

Country Link
US (1) US10916534B2 (ko)
KR (1) KR102552696B1 (ko)
CN (1) CN110739307A (ko)
TW (1) TWI814870B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US11171206B2 (en) * 2019-07-11 2021-11-09 Micron Technology, Inc. Channel conduction in semiconductor devices
US20220392808A1 (en) * 2021-06-04 2022-12-08 Intel Corporation Gate aligned fin cut for advanced integrated circuit structure fabrication

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245883B1 (en) * 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102150942B1 (ko) 2014-12-01 2020-09-03 삼성전자주식회사 핀펫을 구비하는 반도체 장치
US9406676B2 (en) 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices
KR20160112105A (ko) 2015-03-18 2016-09-28 삼성전자주식회사 STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치
US9876074B2 (en) 2015-05-22 2018-01-23 International Business Machines Corporation Structure and process to tuck fin tips self-aligned to gates
KR20170027048A (ko) * 2015-09-01 2017-03-09 삼성전자주식회사 반도체 장치
US9412616B1 (en) 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
KR102457130B1 (ko) * 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
KR102533498B1 (ko) * 2018-06-04 2023-05-17 엘지전자 주식회사 세탁기의 제어방법

Also Published As

Publication number Publication date
TW202008598A (zh) 2020-02-16
TWI814870B (zh) 2023-09-11
CN110739307A (zh) 2020-01-31
US10916534B2 (en) 2021-02-09
US20200027870A1 (en) 2020-01-23
KR20200009655A (ko) 2020-01-30

Similar Documents

Publication Publication Date Title
KR102402763B1 (ko) 반도체 장치
KR102549340B1 (ko) 반도체 장치 및 이의 제조 방법
KR20190025281A (ko) 반도체 장치 및 이의 제조 방법
KR102343202B1 (ko) 반도체 장치 및 이의 제조 방법
KR102443814B1 (ko) 반도체 장치 및 이의 제조 방법
US9985106B2 (en) Semiconductor devices utilizing spacer structures
US20220077284A1 (en) Semiconductor device
TWI772431B (zh) 具有絕緣源極/汲極跨接結構之半導體裝置
KR102552696B1 (ko) 반도체 장치
KR20170087634A (ko) 반도체 장치 및 이의 제조 방법
KR20200134404A (ko) 반도체 장치
KR102500943B1 (ko) 반도체 장치 및 이의 제조 방법
KR102567631B1 (ko) 반도체 장치 및 그 제조 방법
US11552167B2 (en) Semiconductor device including an element separation structure
JP7248412B2 (ja) 半導体装置
KR102330087B1 (ko) 반도체 장치 및 이의 제조 방법
US20210257474A1 (en) Semiconductor device and method for fabricating the same
KR102375583B1 (ko) 반도체 장치 및 이의 제조 방법
KR102388352B1 (ko) 반도체 장치 및 이의 제조 방법
US11728409B2 (en) Semiconductor device
KR20220162980A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant