KR20200134404A - 반도체 장치 - Google Patents

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Abstract

게이트 올 어라운드 구조를 갖는 트랜지스터에서, 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 상의 제1 나노 시트, 제2 핀형 패턴 상의 제2 나노 시트, 제1 트렌치의 측벽의 적어도 일부와, 바닥면을 따라 연장되는 제1 핀 라이너, 제1 핀 라이너 상에, 제1 트렌치의 일부를 채우는 제1 필드 절연막, 및 제1 핀형 패턴의 종단과 중첩되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체로, 제1 트렌치의 바닥면으로부터 제1 게이트 스페이서의 바닥면까지의 높이는 제1 트렌치의 바닥면으로부터 제1 필드 절연막의 상면까지의 높이보다 큰 제1 게이트 구조체를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터에서, 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 상의 제1 나노 시트, 제2 핀형 패턴 상의 제2 나노 시트, 제1 트렌치의 측벽의 적어도 일부와, 바닥면을 따라 연장되는 제1 핀 라이너, 제1 핀 라이너 상에, 제1 트렌치의 일부를 채우는 제1 필드 절연막, 및 제1 핀형 패턴의 종단과 중첩되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체로, 제1 트렌치의 바닥면으로부터 제1 게이트 스페이서의 바닥면까지의 높이는 제1 트렌치의 바닥면으로부터 제1 필드 절연막의 상면까지의 높이보다 큰 제1 게이트 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 상의 제1 나노 시트, 제2 핀형 패턴 상의 제2 나노 시트, 제1 트렌치의 일부를 채우는 제1 필드 절연막, 제1 핀형 패턴의 종단과 중첩되는 제1 게이트 구조체, 제1 핀형 패턴의 측벽과 제1 필드 절연막 사이에, 제1 트렌치의 측벽의 적어도 일부와, 바닥면을 따라 연장되는 제1 핀 라이너, 및 제1 게이트 구조체의 측벽 및 제1 필드 절연막의 상면을 따라 연장되고, 제1 핀 라이너와 접촉하는 제1 절연 라이너를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 상의 제1 나노 시트, 제2 핀형 패턴 상의 제2 나노 시트, 트렌치의 측벽과 바닥면을 따라 연장되고, 라이너 트렌치를 정의하는 핀 라이너, 핀 라이너 상에, 라이너 트렌치의 일부를 채우는 필드 절연막, 및 제1 핀형 패턴의 종단과 중첩되는 게이트 구조체를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4a 내지 도 4d는 도 1의 나노 시트를 B - B을 따라서 절단한 다양한 단면도들이다.
도 5a 내지 도 5c와, 도 6은 도 1의 나노 시트를 A - A를 따라서 절단한 다양한 단면도들이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 12는 도 11의 C - C를 따라 절단한 단면도이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14는 도 13의 D - D를 따라 절단한 단면도이다.
도 15는 도 13의 제1 영역(I)의 제1 절연 라이너와, 제2 영역(II)의 제2 절연 라이너의 두께를 비교하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 핀형 패턴을 채널로 사용하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4a 내지 도 4d는 도 1의 나노 시트를 B - B을 따라서 절단한 다양한 단면도들이다. 도 5a 내지 도 5c와, 도 6은 도 1의 나노 시트를 A - A를 따라서 절단한 다양한 단면도들이다. 설명의 편의성을 위해, 도 1에서는 층간 절연막(190)은 도시하지 않았다.
도 1 내지 도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 노말 나노 시트(115), 제1 더미 나노 시트(116), 제2 노말 나노 시트(215), 제2 더미 나노 시트(216), 제1 게이트 구조체(120, 120_1), 제2 게이트 구조체(220, 220_1), 제1 핀 라이너(111) 및 제1 절연 라이너(155)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X1)을 따라 길게 연장될 수 있다.
예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X1)으로 연장되는 장변(110a, 210a)와, 제2 방향(Y1)으로 연장되는 단변(110b, 210b)을 포함할 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 핀 트렌치(106t)에 의해 정의될 수 있다. 예를 들어, 제1 핀형 패턴의 장변(110a) 및 제2 핀형 패턴의 장변(210a)은 각각 핀 트렌치(106t)에 의해 정의될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 길이 방향인 제1 방향(X1)으로 정렬될 수 있다. 제1 핀형 패턴(110)은 제2 핀형 패턴(210)과 제1 방향(X1)으로 이격될 수 있다.
제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)은 서로 마주볼 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 핀-컷(fin-cut) 트렌치(105t)에 의해 분리될 수 있다. 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)은 제1 핀-컷 트렌치(105t)에 의해 정의될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 동일한 물질을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴일 수 있다.
제1 핀 라이너(111)는 핀 트렌치(106t)의 측벽의 적어도 일부와, 핀 트렌치(106t)의 바닥면을 따라 연장될 수 있다. 제1 핀 라이너(111)는 제1 핀-컷 트렌치(105t)의 측벽의 적어도 일부와, 제1 핀-컷 트렌치(105t)의 바닥면을 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 라이너(111)는 핀 트렌치(106t)의 측벽을 따라 전체적으로 형성되고, 제1 핀-컷 트렌치(105t)의 측벽을 따라 전체적으로 형성될 수 있다.
제1 핀 라이너(111)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 마주보는 하면과, 하면에 대향되는 상면을 포함할 수 있다. 제1 핀 라이너(111)는 핀 트렌치(106t) 및 제1 핀-컷 트렌치(105t)를 따라 형성되므로, 제1 핀 라이너(111)의 상면에 의해 제1 라이너 트렌치(111t)가 정의될 수 있다.
제1 핀 라이너(111)는 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 필드 절연막(105)은 제1 핀-컷 트렌치(105t)의 일부를 채울 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴의 단변(110b)을 포함하는 측벽 일부 및 제2 핀형 패턴의 단변(210b)을 포함하는 측벽 일부 상에 배치될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴의 단변(110b)을 포함하는 측벽의 일부와, 제2 핀형 패턴의 단변(210b)을 포함하는 측벽의 일부를 덮지 않는다.
제1 핀-컷 트렌치(105t)의 바닥면을 기준으로, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 제1 필드 절연막(105)의 상면보다 높다.
제1 필드 절연막(105)은 제1 라이너 트렌치(111t)의 일부를 채울 수 있다. 제1 필드 절연막(105)은 제1 라이너 트렌치(111t)의 일부를 채우므로, 제1 필드 절연막(105)은 제1 핀-컷 트렌치(105t)의 측벽을 따라 연장된 제1 핀 라이너(111)의 일부를 덮지 않는다.
제1 핀-컷 트렌치(105t)의 바닥면을 기준으로, 제1 핀 라이너(111)의 일부는 제1 필드 절연막(105)의 상면보다 위로 돌출되어 있다.
제1 핀-컷 트렌치(105t)은 노출 영역(105t_E)를 포함할 수 있다. 제1 핀-컷 트렌치의 노출 영역(105t_E)은 제1 필드 절연막(105)에 의해 덮이지 않은 영역일 수 있다. 제1 핀-컷 트렌치의 노출 영역(105t_E)은 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)에 의해 덮이지 않은 영역일 수 있다.
제1 핀 라이너(111)는 제1 핀-컷 트렌치의 노출 영역(105t_E)의 적어도 일부를 따라 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 라이너(111)는 제1 핀-컷 트렌치의 노출 영역(105t_E)을 따라 전체적으로 형성될 수 있다.
제2 필드 절연막(106)은 핀 트렌치(106t)의 적어도 일부를 채울 수 있다. 제2 필드 절연막(106)은 제1 라이너 트렌치(111t)의 적어도 일부를 채울 수 있다.
제2 필드 절연막(106)은 제1 핀형 패턴의 장변(110a)을 포함하는 측벽 및 제2 핀형 패턴의 단변(210b)을 포함하는 측벽 상에 배치될 수 있다. 도 3에서, 제2 필드 절연막(106)은 제1 핀형 패턴의 장변(110a)을 포함하는 측벽 및 제2 핀형 패턴의 단변(210b)을 포함하는 측벽을 전체적으로 덮는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 필드 절연막(105) 및 제2 필드 절연막(106)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 나노 시트(115, 116)은 기판(100) 상에 배치될 수 있다. 제1 나노 시트(115, 116)는 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 나노 시트(115, 116)는 제1 더미 나노 시트(116)과, 제1 노말 나노 시트(115)를 포함할 수 있다.
서로 간에 이격된 제1 나노 시트(115, 116)는 제1 핀형 패턴(110)의 상면을 따라 제1 방향(X1)으로 배열될 수 있다. 제1 방향(X1)으로 이격된 제1 나노 시트(115, 116) 사이에 제1 에피택셜 패턴(150)이 배치될 수 있다.
제1 더미 나노 시트(116)은 제1 핀형 패턴의 단변(110b), 즉 제1 핀형 패턴(110)의 종단에 배치될 수 있다. 다르게 설명하면, 제1 더미 나노 시트(116)는 하나의 제1 에피택셜 패턴(150)과 연결될 수 있다. 제1 노말 나노 시트(115)는 제1 방향(X1)으로 양측에 배치된 제1 에피택셜 패턴(150)과 연결될 수 있다.
제2 나노 시트(215, 216)은 기판(100) 상에 배치될 수 있다. 제2 나노 시트(215, 216)는 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 나노 시트(215, 216)는 제2 더미 나노 시트(216)과, 제2 노말 나노 시트(215)를 포함할 수 있다.
서로 간에 이격된 제2 나노 시트(215, 216)는 제2 핀형 패턴(210)의 상면을 따라 제1 방향(X1)으로 배열될 수 있다. 제1 방향(X1)으로 이격된 제2 나노 시트(215, 216) 사이에 제2 에피택셜 패턴(150)이 배치될 수 있다.
제2 더미 나노 시트(216)은 제2 핀형 패턴의 단변(210b), 즉 제2 핀형 패턴(210)의 종단에 배치될 수 있다. 다르게 설명하면, 제2 더미 나노 시트(216)는 하나의 제2 에피택셜 패턴(250)과 연결될 수 있다. 제2 노말 나노 시트(215)는 제2 방향(Y1)으로 양측에 배치된 제2 에피택셜 패턴(250)과 연결될 수 있다.
제1 나노 시트(115, 116) 및 제2 나노 시트(215, 216)는 각각 기판(100)의 두께 방향으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 복수의 제1 나노 시트(115, 116)는 제1 핀형 패턴(110) 상에 순차적으로 배치될 수 있다. 복수의 제2 나노 시트(215, 216)는 제2 핀형 패턴(210) 상에 순차적으로 배치될 수 있다.
도 2 및 도 3에서, 기판(100)의 두께 방향으로 배치된 제1 나노 시트(115, 116) 및 제2 나노 시트(215, 216)는 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 핀형 패턴(110)과 제1 나노 시트(115, 116)는 제1 핀형 패턴(110)과 제1 나노 시트(115, 116)를 포함하는 핀 구조체의 일부를 선택적으로 제거하여 형성될 수 있다. 이로 인해, 제1 나노 시트(115, 116)의 제2 방향(Y1)으로의 폭은 제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭과 같거나 작을 수 있다. 또한, 제1 더미 나노 시트(116)의 일측은 제1 핀형 패턴의 단변(110b)과 정렬될 수 있다.
제2 핀형 패턴(210) 및 제2 나노 시트(215, 216)도 상술한 것과 같은 관계를 가질 수 있다.
제1 나노 시트(115, 116) 및 제2 나노 시트(215, 216)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 나노 시트(115, 116) 및 제2 나노 시트(215, 216)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 나노 시트(115, 116)는 각각의 높이에 대응되는 제2 나노 시트(215, 216)과 동일한 물질을 포함할 수 있다.
제1 노말 나노 시트(115) 및 제2 노말 나노 시트(215)는 각각 제1 노말 나노 시트(115) 및 제2 노말 나노 시트(215)를 포함하는 각각의 트랜지스터의 채널 영역으로 사용될 수 있다. 기판(100)의 두께 방향으로 적층된 각각의 제1 노말 나노 시트(115) 및 제2 노말 나노 시트(215)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
다르게 설명하면, 제1 핀형 패턴(110)에 가장 인접한 제1 노말 나노 시트(115)와, 제1 핀형 패턴(110)에 다음으로 인접한 제1 노말 나노 시트(115)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
또한, 제1 나노 시트(115, 116)는 제1 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 제1 핀형 패턴(110)과 다른 물질을 포함할 수도 있다.
제1 게이트 구조체(120, 120_1)는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(120, 120_1)는 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 구조체(120, 120_1)는 제1 종단 게이트 구조체(120)과, 제1 노말 게이트 구조체(120_1)를 포함할 수 있다. 제1 종단 게이트 구조체(120)는 제1 핀형 패턴(110)의 종단과 중첩될 수 있다. 제1 종단 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)과 중첩되는 위치에 배치될 수 있다.
제1 게이트 구조체(120, 120_1)는 제1 방향(X1)으로 이격된 각각의 제1 나노 시트(115, 116)과 교차할 수 있다. 제1 노말 게이트 구조체(120_1)는 제1 노말 나노 시트(115)를 감쌀 수 있다. 제1 종단 게이트 구조체(120)는 제1 더미 나노 시트(116)를 감쌀 수 있다.
제2 게이트 구조체(220, 220_1)는 제2 방향(Y1)으로 연장될 수 있다. 제2 게이트 구조체(220, 220_1)는 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 구조체(220, 220_1)는 제2 종단 게이트 구조체(220)과, 제2 노말 게이트 구조체(220_1)를 포함할 수 있다. 제2 종단 게이트 구조체(220)는 제2 핀형 패턴(210)의 종단과 중첩될 수 있다. 제2 종단 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)과 중첩되는 위치에 배치될 수 있다.
제2 게이트 구조체(220, 220_1)는 제1 방향(X1)으로 이격된 각각의 제2 나노 시트(215, 216)과 교차할 수 있다. 제2 노말 게이트 구조체(220_1)는 제2 노말 나노 시트(215)를 감쌀 수 있다. 제2 종단 게이트 구조체(220)는 제2 더미 나노 시트(216)를 감쌀 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)는 제1 핀-컷 트렌치(105t)의 측벽을 따라 형성된 제1 핀 라이너(111)와 접촉할 수 있다.
제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)는 제1 필드 절연막(105)의 상면과, 제1 핀형 패턴(110)의 높이 방향 및 제2 핀형 패턴(210)의 높이 방향으로 이격된다.
다르게 설명하면, 제1 종단 게이트 구조체(120)의 바닥면과 제1 필드 절연막(105)의 상면 사이에서, 제1 핀 라이너(111)의 일부는 제1 필드 절연막(105)에 의해 덮이지 않는다. 제2 종단 게이트 구조체(220)의 바닥면과 제1 필드 절연막(105)의 상면 사이에서, 제1 핀 라이너(111)의 일부는 제1 필드 절연막(105)에 의해 덮이지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)는 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이에 배치되는 제1 필드 절연막(105)과 접촉하지 않는다. 반면, 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)는 제1 핀형 패턴의 장변(110a) 및 제2 핀형 패턴의 장변(210a)을 따라 배치된 제2 필드 절연막(106)과 접촉할 수 있다.
제1 종단 게이트 구조체(120)의 중앙으로부터 제2 종단 게이트 구조체(220)의 중앙까지의 거리는 제1 거리(W11)일 수 있다. 제1 핀-컷 트렌치(105t)에 의해 분리된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리는 제2 거리(W12)일 수 있다. 예를 들어, 제2 거리(W12)는 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면을 기준으로 정의될 수 있다. 또는, 제2 거리(W12)는 인접하는 제1 더미 나노 시트(116) 및 제2 더미 나노 시트(216) 사이의 거리일 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 거리(W11)는 제2 거리(W12)보다 크다. 다르게 설명하면, 주기적으로 형성된 제1 게이트 구조체(120, 120_1) 및 제2 게이트 구조체(220, 220_1) 사이의 피치는 인접하는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 분리된 폭보다 크다.
제1 게이트 구조체(120, 120_1)는 제1 게이트 전극(130), 제1 게이트 절연막(135), 제1 게이트 스페이서(140), 제1 게이트 트렌치(140t) 및 제1 캡핑 패턴(145)를 포함할 수 있다. 제2 게이트 구조체(220, 220_1)는 제2 게이트 전극(230), 제2 게이트 절연막(235), 제2 게이트 스페이서(240), 제2 게이트 트렌치(240t) 및 제2 캡핑 패턴(245)를 포함할 수 있다.
이하에서, 제1 게이트 구조체(120, 120_1)에 대해서 설명한다. 제2 게이트 구조체(220, 220_1)에 관한 설명은 제1 게이트 구조체(120, 120_1)에 관한 설명을 통해 쉽게 알 수 있다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115, 116)와 교차할 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115, 116)와 교차하는 제1 게이트 트렌치(140t)를 정의할 수 있다.
제1 게이트 스페이서(140)는 제1 방향(X1)으로 연장된 제1 노말 나노 시트(115)의 양 종단에 위치할 수 있다. 제1 게이트 스페이서(140)는 제1 노말 나노 시트(115)의 양측에서, 서로 마주보며 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 노말 나노 시트(115)가 통과하는 관통부를 포함할 수 있다.
각각의 제1 노말 나노 시트(115)는 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 각각의 제1 노말 나노 시트(115)의 종단의 둘레와 전체적으로 접촉할 수 있다.
반면, 제1 더미 나노 시트(116)은 서로 마주보는 제1 게이트 스페이서(140) 중 하나를 통과할 수 있다. 제1 더미 나노 시트(116)이 관통하는 제1 게이트 스페이서(140)는 제1 더미 나노 시트(116)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제1 게이트 스페이서(140)는 제1 핀형 패턴(110) 및 제1 나노 시트(115, 116) 사이와, 각각의 제1 나노 시트(115, 116) 사이에 배치될 수 있다.
제1 핀형 패턴(110)의 종단부에 배치된 제1 게이트 스페이서(140)는 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이에 배치된 제1 필드 절연막(105)의 상면과 접촉하지 않는다.
제1 필드 절연막(105)의 상면과, 제1 게이트 스페이서(140) 사이에, 제1 필드 절연막(105)에 의해 덮이지 않는 제1 핀 라이너(111)의 일부가 위치할 수 있다.
제1 핀-컷 트렌치(105t)의 바닥면으로부터 제1 게이트 스페이서(140)의 바닥면까지의 높이(H11)는 제1 핀-컷 트렌치(105t)의 바닥면으로부터 제1 필드 절연막(105)의 상면까지의 높이(H12)보다 크다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(135)는 각각의 제1 나노 시트(115, 116)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(135)은 각각의 제1 나노 시트(115, 116)을 감쌀 수 있다. 제1 게이트 절연막(135)은 제2 필드 절연막(106)의 상면 및 제1 핀형 패턴(110) 상에도 형성될 수 있다. 제1 게이트 절연막(135)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다.
제1 게이트 절연막(135)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 각각의 제1 나노 시트(115, 116)의 둘레를 따라 연장될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(135) 및 각각의 제1 나노 시트(115, 116) 사이와, 제1 게이트 절연막(135)과 제1 핀형 패턴(110) 사이에 계면막(interfacial layer)이 형성될 수도 있다. 덧붙여, 계면막의 형성 방법에 따라, 계면막은 제1 게이트 절연막(135)의 프로파일과 동일하게 형성될 수도 있다.
제1 게이트 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 전극(130)은 기판(100) 및 제1 핀형 패턴(110)과 이격되어 형성되는 제1 나노 시트(115, 116)와 교차할 수 있다. 제1 게이트 전극(130)은 각각의 제1 나노 시트(115, 116)의 둘레를 감쌀 수 있다. 제1 게이트 전극(130)은 제1 나노 시트(115, 116) 및 제1 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다. 제1 게이트 전극(130)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극(130)은 제1 게이트 절연막(135) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 게이트 트렌치(140t)의 일부를 채워, 제2 방향(Y1)으로 연장될 수 있다.
제1 게이트 전극(130) 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(125)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 캡핑 패턴(145)은 제1 게이트 전극(130) 상에 배치될 수 있다. 제1 캡핑 패턴(145)은 제1 게이트 전극(130)이 형성되고 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다.
제1 게이트 절연막(135)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(145) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 2에서, 제1 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 내측벽 사이에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 스페이서(140)의 상면도 제1 게이트 전극(130)과 같이 하부 층간 절연막(191)의 상면보다 아래로 리세스되어 있을 수 있다. 이와 같은 경우, 제1 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 상면 및 제1 게이트 전극(130)의 상면 상에 형성될 수 있다.
제1 캡핑 패턴(145)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면 상에 놓일 수 있다. 제1 캡핑 패턴(145)은 예를 들어, 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 에피택셜 패턴(150)는 서로 인접하는 제1 게이트 구조체(120, 120_1) 사이에 형성될 수 있다. 제1 에피택셜 패턴(150)는 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 노말 나노 시트(115)의 양측에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 더미 나노 시트(116)의 일측에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 나노 시트(115, 116)와 연결될 수 있다.
제2 에피택셜 패턴(250)는 서로 인접하는 제2 게이트 구조체(220, 220_1) 사이에 형성될 수 있다. 제2 에피택셜 패턴(250)는 제2 핀형 패턴(210) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 노말 나노 시트(215)의 양측에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 더미 나노 시트(216)의 일측에 배치될 수 있다. 제2 에피택셜 패턴(150)은 제2 나노 시트(215, 216)와 연결될 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 노말 나노 시트(115)를 채널 영역으로 사용하는 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 노말 나노 시트(215)를 채널 영역으로 사용하는 소오스/드레인에 포함될 수 있다.
각각의 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 동일한 도전형의 트랜지스터의 소오스/드레인에 포함될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)이 각각 PMOS 트랜지스터의 소오스/드레인에 포함될 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)이 각각 NMOS 트랜지스터의 소오스/드레인에 포함될 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 예를 들어 Si 또는 SiC를 포함할 수 있다.
제1 절연 라이너(155)는 제1 에피택셜 패턴(150)의 프로파일, 제2 에피택셜 패턴(250)의 프로파일, 제1 게이트 스페이서(140)의 외측벽, 제2 게이트 스페이서(240)의 외측벽 및 제1 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제1 절연 라이너(155)는 제1 게이트 스페이서(140) 및 제1 필드 절연막(105) 사이와, 제2 게이트 스페이서(240) 및 제1 필드 절연막(105) 사이의 제1 핀 라이너(111)와 접촉할 수 있다. 다르게 설명하면, 제1 절연 라이너(155)는 제1 종단 게이트 구조체(120) 및 제1 필드 절연막(105) 사이와, 제2 종단 게이트 구조체(220) 및 제1 필드 절연막(105) 사이의 제1 핀 라이너(111)와 접촉할 수 있다.
제1 절연 라이너(155)의 일부는 제1 게이트 스페이서(140) 및 제1 필드 절연막(105)의 상면 사이에 형성되어, 제1 게이트 스페이서(140)와 제1 필드 절연막(105)이 접촉하지 않는다. 제1 절연 라이너(155)의 일부는 제2 게이트 스페이서(240) 및 제1 필드 절연막(105)의 상면 사이에 형성되어, 제2 게이트 스페이서(240)와 제1 필드 절연막(105)이 접촉하지 않는다.
제1 절연 라이너(155)는 제1 핀-컷 트렌치의 노출 영역(105t_E)의 적어도 일부를 따라 형성될 수 있다. 제1 절연 라이너(155)는 제1 핀 라이너(111)에 의해 정의된 제1 라이너 트렌치(111t)의 일부를 따라 형성될 수 있다.
제1 절연 라이너(155)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 하나를 포함할 수 있다. 제1 절연 라이너(155)는 이후에 설명되는 하부 층간 절연막(191)과 식각 선택비를 갖는 물질을 포함할 수 있다.
층간 절연막(190)은 제1 절연 라이너(155) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 측벽 및 제2 게이트 스페이서(240)의 측벽을 감쌀 수 있다.
층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함할 수 있다. 상부 층간 절연막(192)은 제1 게이트 구조체(120, 120_1) 및 제2 게이트 구조체(220, 220_1) 상에 형성될 수 있다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4d를 이용하여, 제1 노말 나노 시트(115)의 횡단면에 대해서 설명한다.
도 4a에서, 제1 노말 나노 시트(115)의 횡단면(115s)은 직선(115m)과 곡면(115n)의 조합으로 이루어진 도형일 수 있다. 제1 노말 나노 시트(115)의 횡단면(115s)은 예를 들어, 모서리가 둥근 사각형일 수 있다. 제1 노말 나노 시트(115)의 횡단면(115s)에서, 제1 노말 나노 시트(115)의 폭(L1)과 제1 노말 나노 시트(115)의 높이(L2)는 서로 다를 수 있다. 예를 들어, 제1 노말 나노 시트(115)의 횡단면(115s)은 모서리가 둥근 직사각형일 수 있지만, 이에 제한되는 것은 아니다.
도 4a와 달리 도 4b에서, 제1 노말 나노 시트(115)의 횡단면(115s)에서, 제1 노말 나노 시트(115)의 폭(L1)과 제1 노말 나노 시트(115)의 높이(L2)는 서로 동일할 수 있다. 예를 들어, 제1 노말 나노 시트(115)의 횡단면(115s)은 모서리가 둥근 정사각형일 수 있지만, 이에 제한되는 것은 아니다. 도 4a와 달리 도 4c에서, 제1 노말 나노 시트(115)의 횡단면(115s)에서, 서로 마주보는 제1 노말 나노 시트(115)의 일변의 폭(L11)과 제1 노말 나노 시트(115)의 타변의 폭(L12)은 서로 다를 수 있다. 예를 들어, 제1 노말 나노 시트(115)의 횡단면(115s)은 모서리가 둥근 사다리꼴일 수 있지만, 이에 제한되는 것은 아니다. 도 4a와 달리 도 4d에서, 제1 노말 나노 시트(115)의 횡단면(115s)는 곡선(115n)의 조합으로 이루어진 도형일 수 있다.
도 4a 내지 도 4c에서 도시된 것과 달리, 제1 노말 나노 시트(115)의 횡단면(115s)은 직선의 조합으로 이루어진 도형 중의 하나일 수도 있다. 제1 노말 나노 시트(115)의 횡단면(115s)은 모서리가 둥글지 않은 사각형일 수도 있다.
도 5a 내지 도 5c를 이용하여, 제1 노말 나노 시트(115)의 종단면에 대해서 설명한다.
도 5a에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 노말 나노 시트(115)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 노말 나노 시트(115)의 종단 부분의 두께(t1_a)는 제1 노말 나노 시트(115)의 가운데 부분의 두께(t1_b)와 실질적으로 동일할 수 있다.
도 5b에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 노말 나노 시트(115)의 두께는 감소할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 노말 나노 시트(115)의 종단 부분의 두께(t1_a)는 제1 노말 나노 시트(115)의 가운데 부분의 두께(t1_b)보다 두꺼울 수 있다. 도 5c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 노말 나노 시트(115)의 두께는 증가할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 노말 나노 시트(115)의 종단 부분의 두께(t1_a)는 제1 노말 나노 시트(115)의 가운데 부분의 두께(t1_b)보다 얇을 수 있다. 도 5b 및 도 5c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 노말 나노 시트(115)의 두께는 연속적으로 변할 수 있다.
도 6을 이용하여, 제1 노말 나노 시트(115)의 종단면에 대해서 설명한다.
제1 노말 나노 시트(115)는 트리밍된 시트 패턴일 수 있다. 제1 노말 나노 시트(115)은 제1 부분(115a)과 제2 부분(115b)을 포함할 수 있다. 제1 노말 나노 시트의 제2 부분(115b)는 제1 노말 나노 시트의 제1 부분(115a)을 중심으로 양측에 배치될 수 있다. 제1 노말 나노 시트의 제2 부분(115b)은 제1 게이트 스페이서(140)와 중첩되는 부분일 수 있고, 제1 노말 나노 시트의 제1 부분(115a)은 제1 게이트 절연막(135) 및 제1 게이트 전극(130)과 중첩되는 부분일 수 있다.
제1 노말 나노 시트의 제2 부분(115b)의 두께(t1_c)는 제1 노말 나노 시트의 제1 부분(115a)의 두께(t1_d)보다 크다.
도 6에서 도시된 것과 달리, 제1 노말 나노 시트의 제2 부분(115b)과 제1 노말 나노 시트의 제1 부분(115a)의 연결부분이 라운딩될 수 있음은 물론이다. 또한, 도 6에서, 제1 노말 나노 시트의 제1 부분(115a)의 폭은 위치에 상관없이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 노말 나노 시트의 제1 부분(115a)의 폭은 도 5b 또는 도 5c와 같이 변할 수 있음은 물론이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴의 단변(110b)을 포함하는 측벽으로부터 제2 핀형 패턴(210)을 향해 돌출된 반도체 결절(nodule)(150dN)을 더 포함할 수 있다.
반도체 결절(150dN)은 제2 핀형 패턴의 단변(210b)을 포함하는 측벽에도 형성될 수 있다. 반도체 결절(150dN)은 제1 핀-컷 트렌치의 노출 영역(105t_E)에 해당되는 제1 핀형 패턴(110) 및/또는 제2 핀형 패턴(210) 부분에 형성될 수 있다.
반도체 결절(150dN)은 제1 종단 게이트 구조체(120)의 바닥면과 제1 필드 절연막(105)의 상면 사이의 제1 핀형 패턴의 단변(110b)을 포함하는 측벽 상에 형성될 수 있다. 또한, 반도체 결절(150dN)은 제2 종단 게이트 구조체(220)의 바닥면과 제1 필드 절연막(105)의 상면 사이의 제2 핀형 패턴의 단변(210b)을 포함하는 측벽 상에 형성될 수 있다.
도시된 것과 달리, 반도체 결절(150dN)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 중 하나의 핀형 패턴에만 형성될 수도 있다.
제1 핀 라이너(111)는 제1 핀-컷 트렌치의 노출 영역(105t)의 일부에 형성될 수 있다. 즉, 제1 핀-컷 트렌치의 노출 영역(105t) 중 일부에는 제1 핀 라이너(111)가 형성되고, 나머지 부분에는 제1 핀 라이너(111)가 형성되지 않을 수 있다.
제1 핀 라이너(111)가 형성되지 않은 제1 핀-컷 트렌치의 노출 영역(105t)은 제1 필드 절연막(105), 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)에 의해 덮이지 않을 수 있다.
반도체 결절(150dN)은 제1 핀 라이너(111), 제1 필드 절연막(105), 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)에 의해 덮이지 않은 제1 핀형 패턴의 단변(110b)을 포함하는 측벽 및/또는 제2 핀형 패턴의 단변(210b)을 포함하는 측벽에 형성될 수 있다.
반도체 결절(150dN)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)에 포함된 물질을 포함할 수 있다.
제1 절연 라이너(155)는 반도체 결절(150dN)의 프로파일을 따라 형성될 수 있다.
반도체 결절(150dN)은 제1 게이트 스페이서(140) 및 제1 핀 라이너(111) 사이와, 제2 게이트 스페이서(240) 및 제1 핀 라이너(111) 사이에 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
반도체 결절(150dN)과 제1 게이트 스페이서(140) 사이에, 제1 핀 라이너(111)의 일부가 남아있을 수 있다. 반도체 결절(150dN)과 제2 게이트 스페이서(240) 사이에, 제1 핀 라이너(111)의 일부가 남아있을 수 있다.
도시된 것과 달리, 제1 핀형 패턴(110)으로부터 돌출된 반도체 결절(150dN)과, 제2 핀형 패턴(210)으로부터 돌출된 반도체 결절(150dN)이 서로 만날 수도 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스페이서(140)의 일부 및 제2 게이트 스페이서(240)의 일부는 제1 핀-컷 트렌치(105t)의 측벽을 따라 형성될 수 있다.
제1 핀-컷 트렌치(105t)의 측벽의 일부를 정의하는 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽 상에는 제1 핀 라이너(111)가 형성될 수 있다. 제1 핀-컷 트렌치(105t)의 측벽의 나머지를 정의하는 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽 상에는 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)가 형성될 수 있다.
제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)는 제1 핀-컷 트렌치(105t)의 측벽을 따라 형성된 제1 핀 라이너(111)와 접촉할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연 라이너(155)는 제1 하부 절연 라이너(155a)와, 제1 상부 절연 라이너(155b)를 포함할 수 있다.
제1 하부 절연 라이너(155a)는 제1 핀 라이너(111)와 접촉할 수 있다. 제1 상부 절연 라이너(155b)는 제1 하부 절연 라이너(155a) 상에 형성될 수 있다.
제1 하부 절연 라이너(155a)는 예를 들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 제1 상부 절연 라이너(155b)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2) 또는 이들의 조합 중 하나를 포함할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120, 120_1)과, 제2 게이트 구조체(220, 220_1)는 캡핑 패턴을 포함하지 않을 수 있다.
제1 게이트 전극(130) 상에 제1 캡핑 패턴(도 2의 145)가 형성되지 않고, 제2 게이트 전극(230) 상에 제2 캡핑 패턴(도 2의 245)가 형성되지 않으므로, 제1 게이트 전극(130)의 상면과, 제2 게이트 전극(230)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면 상에 놓일 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 12는 도 11의 C - C를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220) 사이에, 제2 방향(Y1)으로 길게 연장되는 더미 게이트 구조체(170)를 더 포함할 수 있다.
더미 게이트 구조체(170)는 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b) 사이를 통과할 수 있다. 더미 게이트 구조체(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하지 않는다. 더미 게이트 구조체(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 중첩되지 않는다.
더미 게이트 구조체(170)는 제1 핀-컷 트렌치(105t) 내에 형성된 제1 필드 절연막(105) 상에 배치될 수 있다. 더미 게이트 구조체(170)는 제1 필드 절연막(105)의 상면 상에 놓일 수 있다. 더미 게이트 구조체(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 제1 필드 절연막(105) 상에 배치될 수 있다.
더미 게이트 구조체(170)는 제1 필드 절연막(105)과 접촉할 수 있다. 더미 게이트 구조체(170)는 제1 필드 절연막(105)의 상면과 접촉할 수 있다.
더미 게이트 구조체(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하지 않으므로, 제1 핀-컷 트렌치(105t)의 측벽 및 바닥면을 따라 형성된 제1 핀 라이너(111)는 더미 게이트 구조체(170)와 접촉하지 않는다.
더미 게이트 구조체(170)와 접촉하는 부분의 제1 필드 절연막(105)의 상면은 제1 핀 라이너(111)와 만나는 지점에서 제1 필드 절연막(105)의 상면보다 높다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 형성하는 공정 중, 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체(220)의 하부에 위치하는 제1 필드 절연막(105)이 제거될 수 있다. 이로 인해, 더미 게이트 구조체(170) 하부의 제1 필드 절연막(105)의 상면의 높이가 제1 종단 게이트 구조체(120) 및 제2 종단 게이트 구조체 하부의 제1 필드 절연막(105)의 상면의 높이보다 높을 수 있다.
더미 게이트 구조체(170)를 사이에 둔 제1 종단 게이트 구조체(120)의 중앙 및 제2 종단 게이트 구조체(220)의 중앙 사이의 거리는 제3 거리(W21)일 수 있다. 더미 게이트 구조체(170)를 사이에 둔 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리는 제4 거리(W22)일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 거리(W21)는 제4 거리(W22)보다 크다.
더미 게이트 구조체(170)는 더미 게이트 전극(171), 더미 게이트 절연막(172), 더미 게이트 스페이서(173), 더미 게이트 트렌치(173t) 및 더미 캡핑 패턴(174)를 포함할 수 있다.
더미 게이트 스페이서(173)는 제2 방향(Y1)으로 연장될 수 있다. 더미 게이트 스페이서(173)는 더미 게이트 트렌치(173t)를 정의할 수 있다.
더미 게이트 절연막(172)는 더미 게이트 트렌치(173t)의 측벽 및 바닥면을 따라 연장될 수 있다.
더미 게이트 전극(171)은 더미 게이트 스페이서(173) 사이에 배치될 수 있다. 더미 게이트 전극(117)은 더미 게이트 절연막(172) 상에 형성될 수 있다. 더미 게이트 전극(171)은 더미 게이트 트렌치(173t)의 일부를 채울 수 있다.
더미 캡핑 패턴(174)는 더미 게이트 전극(171) 상에 배치될 수 있다. 더미 캡핑 패턴(174)는 더미 게이트 전극(171)이 형성되고 남은 더미 게이트 트렌치(173t)의 나머지를 채울 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 14는 도 13의 D - D를 따라 절단한 단면도이다. 도 15는 도 13의 제1 영역(I)의 제1 절연 라이너와, 제2 영역(II)의 제2 절연 라이너의 두께를 비교하기 위한 도면이다.
도 13의 A - A를 따라 절단한 단면도는 도 2, 도 7 및 도 8에 나타낸 도면 중 하나와 실질적으로 동일할 수 있다.
덧붙여, 도 13의 제1 영역(I) 및 도 13의 A - A를 절단한 단면도에 도시된 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 노말 나노 시트(115), 제1 더미 나노 시트(116), 제2 노말 나노 시트(215), 제2 더미 나노 시트(216), 제1 게이트 구조체(120, 120_1), 제2 게이트 구조체(220, 220_1), 제1 핀 라이너(111) 및 제1 절연 라이너(155)는 도 1 내지 도 8을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 도 13 내지 도 15에 관한 설명은 제2 영역(II)에 도시된 내용을 중심으로 설명한다.
도 13 내지 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(310), 제4 핀형 패턴(310), 제1 노말 나노 시트(115), 제1 더미 나노 시트(116), 제2 노말 나노 시트(215), 제2 더미 나노 시트(216), 제3 노말 나노 시트(315), 제3 더미 나노 시트(316), 제4 노말 나노 시트(415), 제4 더미 나노 시트(416), 제1 게이트 구조체(120, 120_1), 제2 게이트 구조체(220, 220_1), 제3 게이트 구조체(320, 320_1), 제4 게이트 구조체(420, 420_1), 제1 핀 라이너(111), 제2 핀 라이너(311), 제1 절연 라이너(155) 및 제2 절연 라이너(355)를 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 PMOS 영역이고, 제2 영역(II)은 NMOS 영역일 수 있다.
제1 영역(I)에 배치된 제1 노말 나노 시트(115) 및 제2 노말 나노 시트(215)는 PMOS 트랜지스터의 채널 영역으로 사용될 수 있다. 제2 영역(II)에 배치된 제3 노말 나노 시트(315) 및 제4 노말 나노 시트(415)는 NMOS 트랜지스터의 채널 영역으로 사용될 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 각각 제1 방향(X1)을 따라 길게 연장될 수 있다. 예를 들어, 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 각각 제3 방향(X2)으로 연장되는 장변(310a, 410a)와, 제4 방향(Y2)으로 연장되는 단변(310b, 410b)을 포함할 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 길이 방향인 제3 방향(X2)으로 정렬될 수 있다. 제3 핀형 패턴(310)은 제4 핀형 패턴(310)과 제3 방향(X2)으로 이격될 수 있다. 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)은 서로 마주볼 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 제2 핀-컷 트렌치(107t)에 의해 분리될 수 있다. 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)은 제2 핀-컷 트렌치(107t)에 의해 정의될 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 각각 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 서로 동일한 물질을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)은 실리콘을 포함하는 실리콘 핀형 패턴일 수 있다.
제2 핀 라이너(311)는 제2 핀-컷 트렌치(107t)의 측벽의 적어도 일부와, 제2 핀-컷 트렌치(107t)의 바닥면을 따라 연장될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 라이너(111)는 제1 핀-컷 트렌치(105t)의 측벽을 따라 전체적으로 형성될 수 있다.
제2 핀 라이너(311)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)을 마주보는 하면과, 하면에 대향되는 상면을 포함할 수 있다. 제2 핀 라이너(311)는 제2 핀-컷 트렌치(107t)를 따라 형성되므로, 제2 핀 라이너(311)의 상면에 의해 제2 라이너 트렌치(311t)가 정의될 수 있다. 제2 핀 라이너(311)는 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제3 필드 절연막(107)은 제2 핀-컷 트렌치(107t)의 일부를 채울 수 있다. 제3 필드 절연막(107)은 제3 핀형 패턴의 단변(310b)을 포함하는 측벽 및 제4 핀형 패턴의 단변(410b)을 포함하는 측벽 상에 배치될 수 있다.
제3 필드 절연막(107)은 제2 라이너 트렌치(311t)의 적어도 일부를 채울 수 있다. 제3 필드 절연막(107)은 제2 핀-컷 트렌치(107t)의 측벽을 따라 연장된 제2 핀 라이너(311)를 덮을 수 있다.
제3 나노 시트(315, 316)은 기판(100) 상에 배치될 수 있다. 제3 나노 시트(315, 316)는 제3 핀형 패턴(310) 상에 배치될 수 있다. 제3 나노 시트(315, 316)는 제3 더미 나노 시트(316)과, 제3 노말 나노 시트(315)를 포함할 수 있다. 제3 방향(X2)으로 이격된 제3 나노 시트(315, 316) 사이에 제3 에피택셜 패턴(350)이 배치될 수 있다. 제3 더미 나노 시트(316)는 하나의 제3 에피택셜 패턴(350)과 연결될 수 있다. 제3 노말 나노 시트(315)는 제3 방향(X2)으로 양측에 배치된 제3 에피택셜 패턴(350)과 연결될 수 있다.
제4 나노 시트(415, 416)은 기판(100) 상에 배치될 수 있다. 제4 나노 시트(415, 416)는 제4 핀형 패턴(310) 상에 배치될 수 있다. 제4 나노 시트(415, 416)는 제4 더미 나노 시트(416)과, 제4 노말 나노 시트(415)를 포함할 수 있다. 제3 방향(X2)으로 이격된 제4 나노 시트(415, 416) 사이에 제4 에피택셜 패턴(450)이 배치될 수 있다. 제4 더미 나노 시트(416)는 하나의 제4 에피택셜 패턴(450)과 연결될 수 있다. 제4 노말 나노 시트(415)는 제3 방향(X2)으로 양측에 배치된 제4 에피택셜 패턴(450)과 연결될 수 있다.
제3 나노 시트(315, 316) 및 제4 나노 시트(415, 416)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제3 나노 시트(315, 316) 및 제4 나노 시트(415, 416)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제3 나노 시트(315, 316)는 각각의 높이에 대응되는 제4 나노 시트(415, 416)과 동일한 물질을 포함할 수 있다.
제3 게이트 구조체(320, 320_1)는 제4 방향(Y2)으로 연장될 수 있다. 제3 게이트 구조체(320, 320_1)는 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 구조체(320, 320_1)는 제3 종단 게이트 구조체(320)과, 제3 노말 게이트 구조체(320_1)를 포함할 수 있다. 제3 종단 게이트 구조체(320)는 제3 핀형 패턴(310)의 종단과 중첩될 수 있다. 제3 종단 게이트 구조체(320)는 제3 핀형 패턴의 단변(310b)과 중첩되는 위치에 배치될 수 있다. 제3 게이트 구조체(320, 320_1)는 제3 방향(X2)으로 이격된 각각의 제3 나노 시트(315, 316)과 교차할 수 있다. 제3 노말 게이트 구조체(320_1)는 제3 노말 나노 시트(315)를 감쌀 수 있다. 제3 종단 게이트 구조체(320)는 제3 더미 나노 시트(316)를 감쌀 수 있다.
제4 게이트 구조체(420, 420_1)는 제4 방향(Y2)으로 연장될 수 있다. 제4 게이트 구조체(420, 420_1)는 제4 핀형 패턴(410)과 교차할 수 있다. 제4 게이트 구조체(420, 420_1)는 제4 종단 게이트 구조체(420)과, 제4 노말 게이트 구조체(420_1)를 포함할 수 있다. 제4 종단 게이트 구조체(420)는 제4 핀형 패턴(310)의 종단과 중첩될 수 있다. 제4 종단 게이트 구조체(420)는 제4 핀형 패턴의 단변(410b)과 중첩되는 위치에 배치될 수 있다.
제4 게이트 구조체(420, 420_1)는 제3 방향(X2)으로 이격된 각각의 제4 나노 시트(415, 416)과 교차할 수 있다. 제4 노말 게이트 구조체(420_1)는 제4 노말 나노 시트(415)를 감쌀 수 있다. 제4 종단 게이트 구조체(420)는 제4 더미 나노 시트(416)를 감쌀 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 종단 게이트 구조체(320) 및 제4 종단 게이트 구조체(420)는 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b) 사이에 배치되는 제3 필드 절연막(107)과 접촉할 수 있다.
제3 종단 게이트 구조체(320)의 중앙으로부터 제4 종단 게이트 구조체(420)의 중앙까지의 거리는 제5 거리(W31)일 수 있다. 제2 핀-컷 트렌치(107t)에 의해 분리된 제3 핀형 패턴(310) 및 제4 핀형 패턴(310) 사이의 거리는 제6 거리(W32)일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제5 거리(W31)는 제6 거리(W32)보다 크다. 다르게 설명하면, 주기적으로 형성된 제3 게이트 구조체(320, 320_1) 및 제4 게이트 구조체(420, 420_1) 사이의 피치는 인접하는 제3 핀형 패턴(310) 및 제4 핀형 패턴(310)이 분리된 폭보다 크다.
제3 게이트 구조체(320, 320_1)는 제3 게이트 전극(330), 제3 게이트 절연막(335), 제3 게이트 스페이서(340), 제3 게이트 트렌치(340t) 및 제3 캡핑 패턴(345)를 포함할 수 있다. 제4 게이트 구조체(420, 420_1)는 제4 게이트 전극(430), 제4 게이트 절연막(435), 제4 게이트 스페이서(440), 제4 게이트 트렌치(440t) 및 제4 캡핑 패턴(445)를 포함할 수 있다.
제3 에피택셜 패턴(350)는 서로 인접하는 제3 게이트 구조체(320, 320_1) 사이에 형성될 수 있다. 제3 에피택셜 패턴(350)는 제3 핀형 패턴(310) 상에 형성될 수 있다. 제4 에피택셜 패턴(450)는 서로 인접하는 제4 게이트 구조체(420, 420_1) 사이에 형성될 수 있다. 제4 에피택셜 패턴(450)는 제4 핀형 패턴(410) 상에 형성될 수 있다.
제2 절연 라이너(355)는 제3 에피택셜 패턴(350)의 프로파일, 제4 에피택셜 패턴(450)의 프로파일, 제3 게이트 스페이서(340)의 외측벽, 제4 게이트 스페이서(440)의 외측벽 및 제3 필드 절연막(107)의 상면을 따라 형성될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 절연 라이너(355)는 제2 핀 라이너(311)와 접촉하지 않을 수 있다. 제2 절연 라이너(355)와 제2 핀 라이너(311) 사이에, 제3 필드 절연막(107)의 일부가 개재될 수 있다.
제2 절연 라이너(355)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 하나를 포함할 수 있다. 제2 절연 라이너(355)는 하부 층간 절연막(191)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 15에서, 제1 영역(I)에서, 제1 핀 라이너(111)와 하부 층간 절연막(191) 사이에 형성되는 제1 절연 라이너(155)의 두께는 제1 두께(t11)일 수 있다. 제2 영역(II)에서, 제3 필드 절연막(107)과 하부 층간 절연막(191) 사이에 형성된 제2 절연 라이너(355)의 두께는 제2 두께(t12)일 수 있다. 예를 들어, 제1 두께(t11)는 제2 두께(t12)보다 크다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 16은 제1 영역(I)의 제1 절연 라이너와, 제2 영역(II)의 제2 절연 라이너를 비교하기 위한 도면이다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연 라이너(155)는 제1 핀 라이너(111) 상에 순차적으로 적층된 제1 하부 절연 라이너(155a)와, 제1 상부 절연 라이너(155b)를 포함할 수 있다.
제2 절연 라이너(355)에 포함된 물질은 제1 상부 절연 라이너(155b)에 포함된 물질과 동일할 수 있다. 예를 들어, 제1 상부 절연 라이너(155b)와 제2 절연 라이너(355)는 동일한 제조 공정에서 형성되는 막일 수 있다.
제1 절연 라이너(155)의 두께는 제2 절연 라이너(355)의 두께보다 크다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제3 필드 절연막(107)은 제2 핀-컷 트렌치(107t)의 측벽을 따라 연장된 제2 핀 라이너(311)의 일부를 덮지 않는다.
제2 핀-컷 트렌치(107t)의 바닥면을 기준으로, 제2 핀 라이너(311)의 일부는 제3 필드 절연막(107)의 상면보다 위로 돌출되어 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 종단 게이트 구조체(320) 및 제4 종단 게이트 구조체(420)는 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b) 사이에 배치되는 제3 필드 절연막(107)과 접촉하지 않는다.
제2 절연 라이너(355)는 제3 게이트 스페이서(340) 및 제3 필드 절연막(107) 사이와, 제4 게이트 스페이서(440) 및 제3 필드 절연막(107) 사이의 제2 핀 라이너(311)와 접촉할 수 있다. 제2 절연 라이너(355)는 제3 종단 게이트 구조체(320) 및 제3 필드 절연막(107) 사이와, 제4 종단 게이트 구조체(420) 및 제3 필드 절연막(107) 사이의 제2 핀 라이너(311)와 접촉할 수 있다.
제2 절연 라이너(355)의 일부는 제3 게이트 스페이서(340) 및 제3 필드 절연막(107)의 상면 사이에 형성되어, 제3 게이트 스페이서(340)와 제3 필드 절연막(107)이 접촉하지 않는다. 제2 절연 라이너(355)의 일부는 제4 게이트 스페이서(440) 및 제3 필드 절연막(107)의 상면 사이에 형성되어, 제4 게이트 스페이서(440)와 제3 필드 절연막(107)이 접촉하지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106, 107: 필드 절연막
110, 210, 310, 410: 핀형 패턴 111, 311: 핀 라이너
155, 355: 절연 라이너

Claims (20)

  1. 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 상의 제1 나노 시트;
    상기 제2 핀형 패턴 상의 제2 나노 시트;
    상기 제1 트렌치의 측벽의 적어도 일부와, 바닥면을 따라 연장되는 제1 핀 라이너;
    상기 제1 핀 라이너 상에, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막; 및
    상기 제1 핀형 패턴의 종단과 중첩되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체로, 상기 제1 트렌치의 바닥면으로부터 상기 제1 게이트 스페이서의 바닥면까지의 높이는 상기 제1 트렌치의 바닥면으로부터 상기 제1 필드 절연막의 상면까지의 높이보다 큰 제1 게이트 구조체를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트렌치는 상기 제1 게이트 스페이서의 바닥면과 상기 필드 절연막의 상면 사이에 위치하는 노출 영역을 포함하고,
    상기 제1 핀 라이너는 상기 제1 트렌치의 노출 영역의 적어도 일부를 따라 연장되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 핀 라이너는 상기 제1 트렌치의 노출 영역을 따라 전체적으로 형성되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 핀형 패턴의 측벽으로부터 상기 제2 핀형 패턴을 향해 돌출된 반도체 결절(nodule)을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 스페이서의 측벽 및 상기 제1 필드 절연막의 상면을 따라 연장되는 절연 라이너를 더 포함하고,
    상기 절연 라이너는 상기 제1 핀 라이너와 접촉하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 절연 라이너는 상기 제1 핀 라이너와 접촉하는 하부 절연 라이너와, 상기 하부 절연 라이너 상의 상부 절연 라이너를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    제2 트렌치에 의해 분리되고, 제2 방향으로 각각 연장되는 제3 핀형 패턴 및 제4 핀형 패턴과,
    상기 제3 핀형 패턴 상의 제3 나노 시트와,
    상기 제4 핀형 패턴 상의 제4 나노 시트와,
    상기 제2 트렌치의 측벽의 일부와, 바닥면을 따라 연장되는 제2 핀 라이너와,
    상기 제2 핀 라이너 상에, 상기 제2 트렌치의 일부를 채우는 제2 필드 절연막과,
    상기 제3 핀형 패턴의 종단과 중첩되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체를 더 포함하고,
    상기 제2 게이트 구조체는 상기 제2 필드 절연막의 상면과 접촉하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 PMOS 영역에 배치되고,
    상기 제3 핀형 패턴 및 상기 제4 핀형 패턴은 NMOS 영역에 배치되는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 게이트 스페이서의 측벽 및 상기 제1 필드 절연막의 상면을 따라 연장되는 제1 절연 라이너와,
    상기 제2 게이트 스페이서의 측벽 및 상기 제2 필드 절연막의 상면을 따라 연장되는 제2 절연 라이너를 더 포함하고,
    상기 제1 절연 라이너의 두께는 상기 제2 절연 라이너의 두께보다 큰 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 필드 절연막의 상면과 비접촉하는 반도체 장치.
  11. 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 상의 제1 나노 시트;
    상기 제2 핀형 패턴 상의 제2 나노 시트;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제1 핀형 패턴의 종단과 중첩되는 제1 게이트 구조체;
    상기 제1 핀형 패턴의 측벽과 상기 제1 필드 절연막 사이에, 상기 제1 트렌치의 측벽의 적어도 일부와, 바닥면을 따라 연장되는 제1 핀 라이너; 및
    상기 제1 게이트 구조체의 측벽 및 상기 제1 필드 절연막의 상면을 따라 연장되고, 상기 제1 핀 라이너와 접촉하는 제1 절연 라이너를 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 필드 절연막의 상면과 상기 제1 핀형 패턴의 높이 방향으로 이격된 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 게이트 구조체의 바닥면과 상기 제1 필드 절연막 사이에서, 상기 제1 핀 라이너의 일부는 상기 제1 필드 절연막에 의해 덮이지 않는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 상기 제1 필드 절연막 상에 배치된 제2 게이트 구조체를 더 포함하고,
    상기 제2 게이트 구조체는 상기 제1 필드 절연막과 접촉하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 핀형 패턴은 상기 제1 방향으로 연장되는 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단변을 포함하고,
    상기 제1 핀형 패턴의 단변은 상기 제1 트렌치에 의해 정의되고, 상기 제1 핀형 패턴의 장변은 제2 트렌치에 의해 정의되고,
    상기 제1 게이트 구조체는 제1 필드 절연막과 비접촉하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 트렌치의 적어도 일부를 채우는 제2 필드 절연막을 더 포함하고,
    상기 제1 게이트 구조체는 상기 제2 필드 절연막과 접촉하는 반도체 장치.
  17. 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 상의 제1 나노 시트;
    상기 제2 핀형 패턴 상의 제2 나노 시트;
    상기 트렌치의 측벽과 바닥면을 따라 연장되고, 라이너 트렌치를 정의하는 핀 라이너;
    상기 핀 라이너 상에, 상기 라이너 트렌치의 일부를 채우고, 상기 핀 라이너의 일부를 노출시키는 필드 절연막; 및
    상기 제1 핀형 패턴의 종단과 중첩되는 게이트 구조체를 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 핀 라이너의 일부는 상기 필드 절연막의 상면보다 위로 돌출된 반도체 장치.
  19. 제18 항에 있어서,
    상기 게이트 구조체의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 절연 라이너를 더 포함하고,
    상기 절연 라이너는 상기 핀 라이너와 접촉하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 핀 라이너는 상기 게이트 구조체와 접촉하는 반도체 장치.
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