KR102549340B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

인접하는 트랜지스터의 소오스/드레인 사이의 쇼트(short)를 방지하여, 신뢰성 및 동작 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 핀형 패턴, 상기 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체, 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체, 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 더미 스페이서로, 상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 제1 및 제2 게이트 스페이서의 상면까지의 높이보다 작은 더미 스페이서, 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 트렌치, 및 상기 트렌치를 채우고, 제1 절연막과 상기 제1 절연막 상의 제2 절연막을 포함하는 소자 분리막으로, 상기 제1 절연막은 상기 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 트렌치의 바닥면에 형성된 상기 제1 절연막의 두께는 상기 트렌치의 측벽 상에 형성된 제1 절연막의 두께보다 큰 소자 분리막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 인접하는 트랜지스터의 소오스/드레인 사이의 쇼트(short)를 방지하여, 신뢰성 및 동작 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 인접하는 트랜지스터의 소오스/드레인 사이의 쇼트(short)를 방지하여, 신뢰성 및 동작 특성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 핀형 패턴; 상기 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 더미 스페이서로, 상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 제1 및 제2 게이트 스페이서의 상면까지의 높이보다 작은 더미 스페이서; 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 트렌치; 및 상기 트렌치를 채우고, 제1 절연막과 상기 제1 절연막 상의 제2 절연막을 포함하는 소자 분리막으로, 상기 제1 절연막은 상기 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 트렌치의 바닥면에 형성된 상기 제1 절연막의 두께는 상기 트렌치의 측벽 상에 형성된 제1 절연막의 두께보다 큰 소자 분리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 핀형 패턴; 상기 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 더미 스페이서; 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 트렌치; 및 상기 트렌치의 일부를 채우는 제1 절연막과, 상기 제1 절연막 상에 상기 제1 절연막의 최상면을 덮는 제2 절연막을 포함하는 소자 분리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역의 제1 핀형 패턴; 상기 제1 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 제1 더미 스페이서; 상기 제1 더미 스페이서 사이에, 상기 제1 핀형 패턴 및 상기 제1 더미 스페이서에 의해 정의되는 측벽을 포함하는 제1 트렌치; 제1 트렌치를 채우고, 제1 절연막과, 상기 제1 절연막 상의 제2 절연막을 포함하는 제1 소자 분리막으로, 상기 제1 절연막은 상기 제2 절연막과 다른 물질을 포함하는 제1 소자 분리막; 상기 제2 영역의 제2 핀형 패턴; 상기 제2 핀형 패턴 상에, 제3 게이트 스페이서를 포함하는 제3 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제3 게이트 구조체와 이격되고, 제4 게이트 스페이서를 포함하는 제4 게이트 구조체; 제3 게이트 스페이서 및 상기 제4 게이트 스페이서 사이에, 서로 이격된 한 쌍의 제2 더미 스페이서; 상기 제2 더미 스페이서 사이에, 상기 제2 핀형 패턴 및 상기 제2 더미 스페이서에 의해 정의되는 측벽을 포함하는 제2 트렌치; 및 제2 트렌치를 채우고, 상기 제1 절연막과 동일한 물질을 포함하는 제2 소자 분리막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 2의 P 영역을 확대하여 도시한 도면들이다.
도 4는 도 1의 B - B를 따라서 절단한 단면도이다.
도 5는 도 1의 C - C를 따라서 절단한 단면도이다. 도 6은 도 1의 D - D를 따라서 절단한 단면도이다.
도 7a 내지 도 12는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 내지 도 17은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20 및 도 21은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 23은 도 22의 A - A 및 E - E를 따라서 절단한 단면도이다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25 내지 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계도면들이다.
도 33 내지 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계도면들이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 2의 P 영역을 확대하여 도시한 도면들이다. 도 4는 도 1의 B - B를 따라서 절단한 단면도이다. 도 5는 도 1의 C - C를 따라서 절단한 단면도이다. 도 6은 도 1의 D - D를 따라서 절단한 단면도이다.
참고적으로, 설명의 편의를 위해, 도 1은 제1 및 제2 층간 절연막(190, 195)와, 제1 및 제2 게이트 절연막(130, 230)을 제외하고 도시하였다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 제1 소자 분리막(160)과, 제1 더미 스페이서(170)와, 제1 에피택셜 패턴(150, 150_1)과, 제2 에피택셜 패턴(250)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 인접하여, 나란하게 형성될 수 있다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제2 방향(Y1)으로 배열되어 있을 수 있다. 좀 더 구체적으로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 각각 포함할 수 있다. 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변은 서로 마주볼 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
도 1 내지 도 6을 이용하여 설명하는 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 동일한 타입의 트랜지스터의 채널 영역을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 덮을 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 덮을 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 제1 핀형 패턴(110)의 장변과 제2 핀형 패턴(210)의 장변 사이에 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105)과, 제2 핀형 패턴(210) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 각각 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 서로 제1 방향(X1)으로 이격되어 배치될 수 있다.
제1 게이트 구조체(115)는 제1 게이트 전극(120)과, 제1 게이트 절연막(130)과, 제1 게이트 스페이서(140)와, 제1 게이트 스페이서(140)에 의해 정의되는 제1 게이트 트렌치(140t)를 포함할 수 있다.
제2 게이트 구조체(215)는 제2 게이트 전극(220)과, 제2 게이트 절연막(230)과, 제2 게이트 스페이서(240)와, 제2 게이트 스페이서(240)에 의해 정의되는 제2 게이트 트렌치(240t)를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 핀형 패턴(110), 필드 절연막(105) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(130)은 제1 핀형 패턴(110) 및 제1 게이트 전극(120) 사이와, 제2 핀형 패턴(210) 및 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 형성될 수 있다.
제2 게이트 절연막(230)은 제1 핀형 패턴(110) 및 제2 게이트 전극(220) 사이와, 제2 핀형 패턴(210) 및 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다.
제2 게이트 절연막(230)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 형성될 수 있다.
도 4에서 도시된 것과 달리, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이와, 제1 게이트 절연막(125) 및 제2 핀형 패턴(210) 사이에 계면막(interfacial layer)이 더 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 포함하는 물질에 따라, 계면막은 달라질 수 있음은 물론이다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 에피택셜 패턴(150)은 제1 게이트 구조체(115)의 양측에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 게이트 구조체(215)의 양측에 형성될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 서로 인접하는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 서로 간에 이격되어 있다.
각각의 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 반도체 패턴일 수 있다.
제1 핀형 패턴(110)이 PMOS 트랜지스터의 채널 영역을 포함할 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 핀형 패턴(110)이 NMOS 트랜지스터의 채널 영역을 포함할 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 Si일 때, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. 또는, 제1 핀형 패턴(110)이 Si일 때, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)는 각각 실리콘 에피택셜 패턴일 수 있다.
도 6에서, 제1 핀형 패턴(110) 상의 제1 에피택셜 패턴(150)과, 제2 핀형 패턴(210) 상의 제1 에피택셜 패턴(150_1)은 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 필드 절연막(105)이 감싸는 제1 핀형 패턴(110)의 측벽의 높이는 기판(100)으로부터 제1 핀형 패턴(110)과 제1 에피택셜 패턴(150) 사이의 경계 면까지의 거리와 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
한 쌍의 제1 더미 스페이서(170)는 서로 마주보는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240) 사이에 배치될 수 있다. 제1 더미 스페이서(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 배치되고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다.
예를 들어, 제1 에피택셜 패턴(150)은 제1 게이트 스페이서(140) 및 제1 더미 스페이서(170) 사이에 형성되고, 제2 에피택셜 패턴(250)은 제2 게이트 스페이서(240) 및 제1 더미 스페이서(170) 사이에 형성될 수 있다.
제1 더미 스페이서(170)는 제1 내측 스페이서(172)와 제1 외측 스페이서(171)를 포함할 수 있다. 제1 외측 스페이서(171)는 제1 내측 스페이서(172) 및 제1 게이트 스페이서(140) 사이와, 제1 내측 스페이서(172) 및 제2 게이트 스페이서(240) 사이에 위치할 수 있다.
제1 외측 스페이서(171)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)가 다중막 구조를 가질 경우, 제1 외측 스페이서(171)도 제1 게이트 스페이서(140)와 동일한 다중막 구조를 가질 수 있다. 제1 내측 스페이서(172)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 외측 스페이서(171)의 제1 방향(X1)으로의 폭은 제1 게이트 스페이서(140)의 제1 방향(X1)으로의 폭과 실질적으로 동일할 수 있으므로, 제1 더미 스페이서(170)의 제1 방향(X1)으로의 폭은 제1 게이트 스페이서(140)의 제1 방향(X1)으로의 폭보다 클 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 더미 스페이서(170)의 상면까지의 높이(h3)는 제1 핀형 패턴(110)의 상면으로부터 제1 게이트 스페이서(140)의 상면까지의 높이(h1) 및 제1 핀형 패턴(110)의 상면으로부터 제2 게이트 스페이서(240)의 상면까지의 높이(h2)보다 작다.
제1 분리 트렌치(160t)는 제1 더미 스페이서(170) 사이에 형성될 수 있다. 제1 분리 트렌치(160t)은 제1 핀형 패턴(110) 및 제1 더미 스페이서(170)에 의해 정의되는 측벽을 포함할 수 있다. 좀 더 구체적으로, 제1 분리 트렌치(160t)의 측벽은 제1 핀형 패턴(110) 및 제1 내측 스페이서(172)에 의해 정의될 수 있다.
제1 내측 스페이서(172)를 형성함으로써, 제1 소자 분리막(160)을 형성하기 위한 제1 분리 트렌치(160t) 형성 시, 인접한 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)이 손상되지 않는다. 이에 따라, 반도체 장치의 신뢰성이 향상될 수 있다.
도 3a 및 도 3b에서, 제1 분리 트렌치(160t)는 라운딩된 형태의 바닥면을 가질 수 있다. 도 3a에서, 제1 핀형 패턴(110) 내의 제1 분리 트렌치(160t)의 폭은 일정할 수 있다. 예를 들어, 제1 핀형 패턴(110)의 상면에서 제1 거리만큼 떨어진 지점에서의 제1 분리 트렌치의 폭(WT12)은 제1 핀형 패턴(110)의 상면에서 제1 거리보다 큰 제2 거리만큼 떨어진 지점에서의 제1 분리 트렌치의 폭(WT11)과 실질적으로 동일할 수 있다. 반면, 도 3b에서, 제1 핀형 패턴(110) 내의 제1 분리 트렌치(160t)의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 예를 들어, 제1 핀형 패턴(110)의 상면에서 제1 거리만큼 떨어진 지점에서의 제1 분리 트렌치의 폭(WT12)은 제1 핀형 패턴(110)의 상면에서 제1 거리보다 큰 제2 거리만큼 떨어진 지점에서의 제1 분리 트렌치의 폭(WT11)보다 클 수 있다.
제1 소자 분리막(160)은 제1 분리 트렌치(160t) 내에 형성될 수 있다. 제1 소자 분리막(160)은 제1 분리 트렌치(160t)를 채울 수 있다. 제1 소자 분리막(160)은 제1 하부 절연막(161)과, 제1 상부 절연막(162)을 포함할 수 있다.
제1 소자 분리막(160)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)과 이격되어 있을 수 있다. 즉, 제1 소자 분리막(160) 및 제1 에피택셜 패턴(150) 사이와, 제1 소자 분리막(160) 및 제2 에피택셜 패턴(250) 사이에, 제1 핀형 패턴(110)의 일부가 개재되어 있을 수 있다. 제1 내측 스페이서(172)는 제1 소자 분리막(160)과 제1 외측 스페이서(171) 사이에 형성될 수 있다.
제1 하부 절연막(161)은 제1 분리 트렌치(160t)의 측벽 및 바닥면을 따라서 연장될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 분리 트렌치(160t)의 바닥면에 형성된 제1 하부 절연막(161)의 두께(t11)은 제1 분리 트렌치(160t)의 측벽에 형성된 제1 하부 절연막(161)의 두께(t12)보다 크다. 즉, 제1 하부 절연막(161)은 제1 분리 트렌치(160t)의 측벽 및 바닥면을 따라서 컨포말하게(conformally) 형성되지 않는다. 제1 상부 절연막(162)은 제1 하부 절연막(161) 상에 형성될 수 있다. 제1 상부 절연막(162)은 제1 하부 절연막(161)이 형성되고 남은 제1 분리 트렌치(160t)를 채울 수 있다.
제1 하부 절연막(161)은 제1 상부 절연막(162)과 다른 절연 물질을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 절연막(162)의 영률(Young's Modulus)은 제1 하부 절연막(161)의 영률보다 작을 수 있다. 제1 하부 절연막(161)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 제1 상부 절연막(162)은 예를 들어, 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 상부 절연막(162)을 제1 하부 절연막(161)보다 영률이 작은 물질을 사용함으로써, 제1 소자 분리막(160)에 인접하는 트랜지스터에 가해지는 스트레스의 크기를 조절할 수 있다. 이를 통해, 동일한 기능을 갖는 트랜지스터의 구동 전압의 편차를 줄여줌으로써, 반도체 장치의 신뢰성 및 성능을 개선할 수 있다.
제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리막(160)의 최하부까지의 깊이(d31)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1)보다 크다. 또한, 제1 핀형 패턴(110)의 상면으로부터 제1 소자 분리막(160)의 최하부까지의 깊이(d31)는 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 크다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 최하부까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1)보다 크다. 또한, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 최하부까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 크다.
또한, 예를 들어, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 상면까지의 높이(h4)는 제1 핀형 패턴(110)의 상면으로부터 제1 더미 스페이서(170)의 상면까지의 높이(h3)와 실질적으로 동일할 수 있다. 즉, 제1 상부 절연막(162)은 제1 더미 스페이서(170)의 상면을 전체적으로 덮지 않을 수 있다.
도 5에서, 제1 하부 절연막(161)은 필드 절연막(105)의 상면의 프로파일을 따라 형성되고, 제1 상부 절연막(162)은 제1 하부 절연막(161) 상에 형성될 수 있다. 제1 분리 트렌치(160t)를 형성하는 과정에서, 필드 절연막(105)의 상면은 일부 식각될 수 있다. 이를 통해, 제1 핀형 패턴(110)의 상면은 라운딩된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 층간 절연막(190)은 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)과, 제1 소자 분리막(160)과, 제1 더미 스페이서(170) 상에 형성될 수 있다. 하부 층간 절연막(190)은 제1 게이트 구조체(115)의 측벽 및 제2 게이트 구조체(215)의 측벽을 감쌀 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)은 하부 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
하부 층간 절연막(190)은 재증착된(redeposited) 절연막(190rd)을 포함할 수 있다. 재증착된 절연막(190rd)는 제1 소자 분리막(160)을 형성한 후에 증착된 영역일 수 있다. 재증착된 절연막(190rd)는 제1 소자 분리막(160) 및 제1 더미 스페이서(170) 상에 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연막(161)의 최상면 및 제1 상부 절연막(162)의 최상면은 하부 층간 절연막(190)과 접할 수 있다. 즉, 제1 하부 절연막(161)의 최상면 및 제1 상부 절연막(162)의 최상면은 하부 층간 절연막(190) 중 재증착된 절연막(190rd)과 접할 수 있다. 여기서, "접한다"는 것은 예를 들어, 제1 상부 절연막(162)의 최상면과 하부 층간 절연막(190) 사이에 다른 막이 개재되지 않는다는 것을 의미한다.
상부 층간 절연막(195)은 하부 층간 절연막(190)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215) 상에 형성된다.
하부 층간 절연막(190) 및 상부 층간 절연막(195)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7a 내지 도 9는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 절연막(161)의 최상면(161ts)는 경사면일 수 있다. 제1 분리 트렌치(160t)의 측벽 상에 형성된 제1 하부 절연막(161)은 모따기(chamfered)된 형상을 가질 수 있다.
제1 분리 트렌치(160t)의 측벽 상에 형성된 제1 하부 절연막(161)은 제1 더미 스페이서(170)와 마주보는 제1 측벽과 제1 상부 절연막(162)과 마주보는 제2 측벽을 포함할 수 있다. 이 때, 제1 하부 절연막의 최상면(161ts)은 제1 더미 스페이서(170)와 마주보는 제1 측벽에 대해 예각(α)을 가질 수 있다.
제1 상부 절연막(162)의 최상면은 제1 더미 스페이서(170)의 상면보다 기판(100)에 더 가까울 수 있다.
도 7a에서, 제1 하부 절연막의 최상면(161ts)의 기울기는 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 7b를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리막(160)은 제1 하부 절연막(161) 내에 형성된 에어갭(161g)을 포함할 수 있다. 에어갭(161g)은 제1 하부 절연막(161)에 의해 둘러싸여 있을 수 있다.
도 7c를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리막(160)은 제1 상부 절연막(162) 내에 형성된 에어갭(162g)을 포함할 수 있다. 에어갭(162g)은 제1 상부 절연막(162)에 의해 둘러싸여 있을 수 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 외측 스페이서(171)는 서로 다른 폭을 갖는 하부(171a)와 상부(171b)를 포함할 수 있다.
제1 외측 스페이서의 상부(171b)는 제1 외측 스페이서의 하부(171a) 상에 위치할 수 있다. 예를 들어, 제1 외측 스페이서의 상부(171b)의 폭(W12)은 제1 외측 스페이서의 하부(171a)의 폭(W11)보다 작을 수 있다. 제1 외측 스페이서(171)는 단차진 형상(stepwise shape)으로 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면을 기준으로, 제1 외측 스페이서(171)의 높이는 제1 내측 스페이서(172)의 높이보다 높을 수 있다. 좀 더 구체적으로, 제1 핀형 패턴(110)의 상면을 기준으로, 제1 외측 스페이서의 상부(171b)의 상면 높이는 제1 내측 스페이서(172)의 상면 높이보다 높을 수 있다.
제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 상면까지의 높이는 제1 핀형 패턴(110)의 상면으로부터 제1 더미 스페이서(170)의 상면까지의 높이보다 작을 수 있다. 제1 상부 절연막(162)은 제1 더미 스페이서(170)의 상면을 전체적으로 덮지 않을 수 있다. 재증착된 절연막(190rd)의 일부는 제1 외측 스페이서의 상부(171b) 사이에 개재될 수 있다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 스페이서(170)는 하부(170a)와 상부(170b)를 포함할 수 있다.
제1 더미 스페이서의 하부(170a)는 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라 제1 더미 스페이서(170)의 폭이 일정할 수 있다. 반면, 제1 더미 스페이서의 상부(170b)는 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라 제1 더미 스페이서(170)의 폭이 연속적으로 줄어들 수 있다.
다르게 설명하면, 제1 더미 스페이서(170)는 서로 마주보는 내측벽(170si)와, 외측벽(170sw)을 포함할 수 있다. 제1 더미 스페이서의 내측벽(170si)는 제1 내측 스페이서(172)에 포함되고, 제1 소자 분리막(160)과 마주한다. 제1 더미 스페이서의 외측벽(170sw)는 제1 외측 스페이서(171)에 포함되고, 하부 층간 절연막(190)과 마주한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면을 기준으로, 제1 더미 스페이서의 외측벽(170sw)의 높이는 제1 더미 스페이서의 내측벽(170si)의 높이보다 높을 수 있다.
도 9에서, 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라, 제1 더미 스페이서의 상부(170b)의 폭은 일정하게 줄어드는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 제1 내측 스페이서(172)의 상면은 제1 핀형 패턴(110)의 상면에 대해 경사면이고, 제1 외측 스페이서(171)의 상면은 제1 핀형 패턴(110)의 상면과 나란한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 10 및 도 11은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 최하부까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1)보다 작을 수 있다.
또한, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 최하부까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 작을 수 있다.
한편, 도시된 것과 달리, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 최하부까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1) 및 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)와 실질적으로 동일할 수도 있다.
도 11을 참고하면 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 제1 게이트 캡핑 패턴(155)을 더 포함하고, 제2 게이트 구조체(215)는 제2 게이트 캡핑 패턴(255)을 더 포함할 수 있다.
제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 제1 게이트 캡핑 패턴(155)은 제1 게이트 전극(120) 상에 형성될 수 있다. 제1 게이트 캡핑 패턴(155)은 제1 게이트 전극(120)이 형성되고 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다.
제2 게이트 전극(220)은 제2 게이트 트렌치(240t)의 일부를 채울 수 있다. 제2 게이트 캡핑 패턴(255)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제2 게이트 캡핑 패턴(255)은 제2 게이트 전극(220)이 형성되고 남은 제2 게이트 트렌치(240t)의 나머지를 채울 수 있다.
도 11에서, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(155) 사이에 형성되지 않고, 제2 게이트 절연막(230)은 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(255) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(155)의 상면과 제2 게이트 캡핑 패턴(255)의 상면은 각각 하부 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다.
제1 게이트 캡핑 패턴(155) 및 제2 게이트 캡핑 패턴(255)은 예를 들어, 하부 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 게이트 캡핑 패턴(155) 및 제2 게이트 캡핑 패턴(255)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 12는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 하부 층간 절연막(190) 및 상부 층간 절연막(195) 사이에 형성된 층간 절연막 보호막(191)을 더 포함할 수 있다.
층간 절연막 보호막(191)의 상면은 제1 게이트 구조체(115)의 상면 및 제2 게이트 구조체(215)의 상면과 동일 평면 상에 놓일 수 있다.
층간 절연막 보호막(191)은 제조 공정에서, 층간 절연막 보호막(191) 하부에 배치된 하부 층간 절연막(190)을 보호하는 역할을 할 수 있다. 이를 통해, 반도체 장치의 신뢰성이 개선될 수 있다. 층간 절연막 보호막(191) 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로, 도 14는 도 13의 P 영역을 확대하여 도시한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 절연막(162)은 제1 하부 절연막(161)의 최상면을 덮을 수 있다. 또한, 제1 하부 절연막(161)의 최상면은 하부 층간 절연막(190)과 접하지 않는다.
제1 분리 트렌치(160t)는 제1 핀형 패턴(110)에 의해 측벽이 정의되는 제1 부분(160ta)와, 제1 핀형 패턴(110) 및 제1 더미 스페이서(170)에 의해 측벽이 정의되는 제1 부분(160tb)를 포함할 수 있다.
제1 하부 절연막(161)은 제1 분리 트렌치(160t)의 일부인 제1 분리 트렌치의 제1 부분(160ta)을 채울 수 있다. 제1 하부 절연막(161)은 제1 분리 트렌치의 제2 부분(160tb)의 측벽을 따라 연장되는 부분을 포함하지 않을 수 있다. 제1 하부 절연막(161)은 제1 더미 스페이서(170)의 측벽을 따라 연장되는 부분을 포함하지 않는다.
제1 상부 절연막(162)은 제1 하부 절연막(161)의 최상면을 덮으면서, 제1 분리 트렌치의 제2 부분(160tb)을 채울 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 층간 절연막(190)과 제1 상부 층간 절연막(195)은 층상 구조(lamination structure)로 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 하면까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 하부 절연막(161)의 상면까지의 깊이와 실질적으로 동일할 수 있다.
이에 따라, 제1 핀형 패턴(110)의 상면으로부터 제1 하부 절연막(161)의 상면까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1) 및 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 크다.
제1 핀형 패턴(110)의 상면으로부터 제1 상부 절연막(162)의 상면까지의 높이(h4)는 제1 핀형 패턴(110)의 상면으로부터 제1 더미 스페이서(170)의 상면까지의 높이(h3)와 실질적으로 동일할 수 있다.
도시되지 않았지만, 제1 소자 분리막(160)은 제1 하부 절연막(161) 내에 형성된 에어갭 및/또는 제1 상부 절연막(162) 내에 형성된 에어갭을 더 포함할 수도 있다.
도 15 내지 도 16b는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 및 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15 내지 도 16b는 도 13의 P 영역을 확대한 도면들이다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 스페이서(170)는 하부(170a)와 상부(170b)를 포함할 수 있다. 제1 더미 스페이서의 하부(170a)는 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라 제1 더미 스페이서(170)의 폭이 일정할 수 있다. 반면, 제1 더미 스페이서의 상부(170b)는 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라 제1 더미 스페이서(170)의 폭이 연속적으로 줄어들 수 있다.
제1 핀형 패턴(110)의 상면을 기준으로, 제1 더미 스페이서의 외측벽(170sw)의 높이는 제1 더미 스페이서의 내측벽(170si)의 높이보다 높을 수 있다.
제1 더미 스페이서(170)는 제1 더미 스페이서의 내측벽(170si)과 제1 더미 스페이서(170)의 상면을 연결하는 연결 경사면(170cs)를 포함할 수 있다. 제1 더미 스페이서의 연결 경사면(170cs)는 제1 내측 스페이서(172) 및 제1 외측 스페이서(171)가 식각되어 형성될 수 있다.
도 16a를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 스페이서(170)의 폭은 제1 핀형 패턴(110)의 상면에서 멀어짐에 따라 연속적으로 감소할 수 있다.
제1 더미 스페이서(170)는 제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라 제1 더미 스페이서(170)의 폭이 일정한 부분을 포함하지 않을 수 있다.
제1 더미 스페이서(170)는 제1 더미 스페이서(170)의 바닥면과 제1 더미 스페이서(170)의 상면을 연결하는 연결 경사면(170cs)을 포함할 수 있다.
도 16b를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)에 의해 정의되는 제1 분리 트렌치(160t)의 측벽은 제1 기울기를 갖는 제1 측벽(160tsa)과, 제1 기울기와 다른 제2 기울기를 갖는 제2 측벽(160tsb)을 포함할 수 있다.
제1 분리 트렌치(160t)의 측벽은 제2 측벽(160tsb)과 연결되고, 제1 더미 스페이서의 연결 경사면(170cs)에 의해 정의되는 부분을 더 포함한다.
제1 하부 절연막(161)을 형성하는 과정에서, 제1 더미 스페이서의 연결 경사면(170cs)과, 제1 분리 트렌치(160t)의 제2 측벽(160tsb)는 형성될 수 있다. 다르게 설명하면, 제1 분리 트렌치(160t)의 제2 측벽(160tsb)이 형성되는 공정은 제1 분리 트렌치(160t)의 제1 측벽(160tsb)이 형성되는 공정과 다른 공정이므로, 제1 분리 트렌치(160t)의 제2 측벽(160tsb)의 기울기는 제1 분리 트렌치(160t)의 제1 측벽(160tsa)의 기울기와 다를 수 있다.
제1 더미 스페이서(170)의 폭은 제1 핀형 패턴(110)의 상면에서 멀어짐에 따라 연속적으로 감소할 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 및 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 하부 절연막(161)의 상면까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1) 및 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 작다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로, 도 19는 도 19의 P 영역을 확대하여 도시한 도면이다. 설명의 편의상, 도 13 및 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18 및 도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연막(161)은 제1 분리 트렌치(160t)의 측벽을 따라 연장되는 돌출부(161p)를 포함할 수 있다. 즉, 제1 하부 절연막(161)은 제1 분리 트렌치(160t)의 측벽의 일부 및 바닥면을 따라 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 분리 트렌치(160t)의 바닥면에 형성된 제1 하부 절연막(161)의 두께(t11)은 제1 하부 절연막의 돌출부(161p)의 두께(t12)보다 크다.
제1 하부 절연막의 돌출부(161p)의 최상면(161ts)는 제1 상부 절연막(162)에 의해 덮여 있고, 제1 상부 절연막(162)과 접할 수 있다. 다만, 도 19에서, 제1 하부 절연막의 돌출부(161p)는 제1 더미 스페이서(170)의 측벽을 따라 연장되는 부분을 포함하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 20 및 도 21은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 18 및 도 19를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연막의 돌출부(161p)의 최상면(161ts)는 제1 분리 트렌치(160t)의 측벽에 대해 경사를 갖는 경사면일 수 있다.
제1 하부 절연막의 돌출부(161p)의 최상면(161ts)은 모따기되어 있을 수 있다.
도 21을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 제1 하부 절연막(161)의 상면까지의 깊이(d32)는 제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴(150)의 하면까지의 깊이(d1) 및 제1 핀형 패턴(110)의 상면으로부터 제2 에피택셜 패턴(250)의 하면까지의 깊이(d2)보다 작다.
도 22은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 23은 도 22의 A - A 및 E - E를 따라서 절단한 단면도이다.
참고적으로, 설명의 편의를 위해, 도 22는 제1 및 제2 층간 절연막(190, 195)와, 제1 내지 제4 게이트 절연막(130, 230, 330, 430)을 제외하고 도시하였다. 또한, 도 22의 제1 영역(I)은 도 1 내지 도 6을 이용하여 설명한 것과 실질적으로 동일할 수 있으므로, 제2 영역(II)을 중심으로 설명한다. 또한, 도 23의 제1 영역(I)은 도 2과 유사하게 도시하였지만, 제1 영역(I)은 도 1 내지 도 12를 이용하여 설명한 다양한 실시예 중의 하나일 수 있음은 자명하다.
도 22 및 도 23을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 제1 소자 분리막(160)과, 제1 더미 스페이서(170)와, 제1 에피택셜 패턴(150, 150_1)과, 제2 에피택셜 패턴(250)을 더 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수 있다. 즉, 제1 영역(I)이 제1 도전형의 트랜지스터가 형성되는 영역일 경우, 제2 영역(II)은 제1 도전형과 다른 제2 도전형의 트랜지스터가 형성되는 영역일 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제2 영역(II)의 기판(100) 상에, 제3 방향(X1)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제4 방향(Y2)으로 배열되어 있을 수 있다.
제3 게이트 구조체(315) 및 제4 게이트 구조체(415)는 각각 제4 방향(Y2)으로 연장될 수 있다. 제3 게이트 구조체(315) 및 제4 게이트 구조체(415)는 각각 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차하도록 형성될 수 있다. 제3 게이트 구조체(315) 및 제4 게이트 구조체(415)는 서로 제3 방향(X2)으로 이격되어 배치될 수 있다.
제3 게이트 구조체(315)는 제3 게이트 전극(320)과, 제3 게이트 절연막(330)과, 제3 게이트 스페이서(340)와, 제3 게이트 스페이서(340)에 의해 정의되는 제3 게이트 트렌치(340t)를 포함할 수 있다.
제4 게이트 구조체(415)는 제4 게이트 전극(420)과, 제4 게이트 절연막(430)과, 제4 게이트 스페이서(440)와, 제4 게이트 스페이서(440)에 의해 정의되는 제4 게이트 트렌치(440t)를 포함할 수 있다.
제3 게이트 전극(320) 및 제4 게이트 전극(420)은 각각 제3 핀형 패턴(310), 필드 절연막(105) 및 제4 핀형 패턴(410) 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제3 게이트 전극(320)의 측벽 상에 형성될 수 있다. 제4 게이트 스페이서(440)는 제4 게이트 전극(420)의 측벽 상에 형성될 수 있다. 제3 게이트 절연막(330)은 제3 핀형 패턴(310) 및 제3 게이트 전극(320) 사이와, 제4 핀형 패턴(410) 및 제3 게이트 전극(320) 사이에 형성될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 트렌치(340t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제4 게이트 절연막(430)은 제3 핀형 패턴(310) 및 제4 게이트 전극(420) 사이와, 제4 핀형 패턴(410) 및 제4 게이트 전극(420) 사이에 형성될 수 있다. 제4 게이트 절연막(430)은 제4 게이트 트렌치(440t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 게이트 구조체(315)의 양측에 형성될 수 있다. 제4 에피택셜 패턴(450)은 제4 게이트 구조체(415)의 양측에 형성될 수 있다.
한 쌍의 제2 더미 스페이서(370)는 서로 마주보는 제3 게이트 스페이서(340) 및 제4 게이트 스페이서(440) 사이에 배치될 수 있다. 제2 더미 스페이서(370)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 상에 배치되고, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다. 제2 더미 스페이서(370)는 제2 내측 스페이서(372)와 제2 외측 스페이서(371)를 포함할 수 있다. 제2 내측 스페이서(372)는 제2 외측 스페이서(371)과 제2 소자 분리막(360) 사이에 위치할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 핀형 패턴(310)의 상면으로부터 제2 더미 스페이서(370)의 상면까지의 높이(h7)는 제3 핀형 패턴(310)의 상면으로부터 제3 게이트 스페이서(340)의 상면까지의 높이(h5) 및 제3 핀형 패턴(310)의 상면으로부터 제4 게이트 스페이서(440)의 상면까지의 높이(h6)보다 작다.
제2 분리 트렌치(360t)는 제2 더미 스페이서(370) 사이에 형성될 수 있다. 제2 분리 트렌치(360t)은 제3 핀형 패턴(310) 및 제2 더미 스페이서(370)에 의해 정의되는 측벽을 포함할 수 있다.
제2 소자 분리막(360)은 제2 분리 트렌치(360t) 내에 형성될 수 있다. 제2 소자 분리막(360)은 제2 분리 트렌치(360t)를 채울 수 있다. 제2 소자 분리막(360)은 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450)과 이격되어 있을 수 있다. 제2 소자 분리막(360)은 하부 층간 절연막(190)과 접할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 소자 분리막(360)은 제1 소자 분리막(160)의 제1 하부 절연막(161)과 동일한 물질을 포함할 수 있다. 제2 소자 분리막(360)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
제3 핀형 패턴(310)의 상면으로부터 제2 소자 분리막(360)의 최하부까지의 깊이는 제3 핀형 패턴(310)의 상면으로부터 제3 에피택셜 패턴(350)의 하면까지의 깊이 및 제3 핀형 패턴(310)의 상면으로부터 제4 에피택셜 패턴(450)의 하면까지의 깊이보다 크다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 22 및 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 또한, 도 24의 제1 영역(I)은 도 13과 유사하게 도시하였지만, 제1 영역(I)은 도 13 내지 도 21를 이용하여 설명한 다양한 실시예 중의 하나일 수 있음은 자명하다.
도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 절연막(162)은 제1 하부 절연막(161)의 최상면을 덮을 수 있다. 또한, 제1 하부 절연막(161)의 최상면은 하부 층간 절연막(190)과 접하지 않는다.
도 25 내지 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계도면들이다.
도 25를 참고하면, 기판(100) 상에, 기판(100)으로부터 돌출된 제1 핀형 패턴(110)이 형성된다. 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하고, 서로 이격되는 제1 내지 제3 더미 게이트 전극(121, 125, 221)과, 제1 내지 제3 하드 마스크(122, 222, 126)이 형성된다. 제1 내지 제3 하드 마스크(122, 222, 126)는 질화막을 포함할 수 있다.
또한, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(140)과, 제2 더미 게이트 전극(221)의 측벽 상에 제2 게이트 스페이서(240)와, 제3 더미 게이트 전극(125)의 측벽 상에 프리 스페이서(171p)가 형성된다.
제1 더미 게이트 전극(121) 및 제3 더미 게이트 전극(125) 사이에 제1 에피택셜 패턴(150)이 형성되고, 제2 더미 게이트 전극(221)과 제3 더미 게이트 전극(125) 사이에 제2 에피택셜 패턴(250)이 형성된다. 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)을 덮는 하부 층간 절연막(190)이 형성된다. 하부 층간 절연막(190)에 의해, 제1 더미 게이트 전극(121) 상의 제1 하드 마스크(122)와, 제2 더미 게이트 전극(221) 상의 제2 하드 마스크(222)와, 제3 더미 게이트 전극(125) 상의 제3 하드 마스크(126)가 노출될 수 있다.
하부 층간 절연막(190) 상에, 제3 하드 마스크(126)을 노출시키는 마스크 패턴(50)이 형성된다.
도 26을 참고하면, 식각 공정을 통해, 노출된 제3 하드 마스크(126)가 제거된다. 제3 하드 마스크(126)와, 프리 스페이서(171p)가 동일한 물질을 포함할 경우, 제3 하드 마스크(126)이 제거되는 동안, 프리(pre) 스페이서(171p)의 일부가 제거될 수 있다. 이를 통해, 제3 더미 게이트 전극(125)의 측벽에 식각된 프리 스페이서(171g)가 형성된다. 또한, 도시된 것과 같이, 상면이 노출된 하부 층간 절연막(190)의 일부도 제거될 수 있다.
도 27을 참고하면, 노출된 제3 더미 게이트 전극(125)이 제거되어, 제1 핀형 패턴(110)의 상면이 노출된다. 이어서, 마스크 패턴(50)의 상면과, 식각된 프리 스페이서(171g)의 측벽과, 노출된 제1 핀형 패턴(110)의 상면을 따라 산화막(51)이 형성된다.
도 28을 참고하면, 산화막(51)을 이방성 식각하여, 식각된 프리 스페이서(171g)의 측벽과 노출된 하부 층간 절연막(190) 상에 산화막 패턴(172p)가 형성된다.
도 29를 참고하면, 반도체 물질, 산화막, 및 질화막을 미리 정한 선택비로 식각할 수 있는 에천트(etchant)를 사용하여, 제1 핀형 패턴(110)과, 산화막 패턴(172p)과, 식각된 프리 스페이서(171g)를 식각한다. 이를 통해, 제1 핀형 패턴(110) 내에 제1 분리 트렌치(160t)가 형성된다. 또한, 제1 분리 트렌치(160t)의 측벽의 일부를 정의하는 제1 내측 스페이서(172) 및 제1 외측 스페이서(171)이 형성된다. 이 과정에서, 마스크 패턴(50)도 제거될 수 있다.
도 30을 참고하면, 제1 분리 트렌치(160t)의 측벽 및 바닥면과, 하부 층간 절연막(190)의 상면과, 제1 하드 마스크(122) 및 제2 하드 마스크(222)를 따라 프리 하부 절연막(161t)이 형성된다. 이 때, 제1 분리 트렌치(160t)의 바닥면에 형성된 프리 하부 절연막(161t)의 두께는 제1 분리 트렌치(160t)의 측벽에 형성된 하부 절연막(161t)의 두께보다 두껍다. 이어서, 프리 하부 절연막(161t) 상에 제 분리 트렌치(160t)를 채우는 프리 상부 절연막(162p)이 형성된다.
도 31을 참고하면, 프리 하부 절연막(161t) 및 프리 상부 절연막(162p)의 일부를 제거하여, 제1 분리 트렌치(160t) 내에 제1 하부 절연막(161)과, 제1 상부 절연막(162)을 포함하는 제1 소자 분리막(160)이 형성된다. 이어서, 제1 소자 분리막(160) 상에, 재증착된 절연막(190rd)가 형성된다.
도 32를 참고하면, 하부 층간 절연막(190) 및 제1 하드 마스크(122) 및 제2 하드 마스크(222)를 제거하여, 제1 및 제2 더미 게이트 전극(121, 221)이 노출된다.
이어서, 도 2 및 도 8과 같이, 제1 및 제2 게이트 전극(120, 220)이 형성된다.
도 33 내지 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계도면들이다. 도 33에 대한 설명에서, 도 25와 중복되는 부분은 생략한다.
도 33을 참고하면, 제1 내지 제3 더미 게이트 전극(121, 125, 221)의 상면이 노출되는 하부 층간 절연막(190)이 형성된다. 하부 층간 절연막(190) 상에, 제1 및 제2 더미 게이트 전극(121, 221)을 덮고, 제3 더미 게이트 전극(125)를 노출시키는 마스크 패턴(50)이 형성된다.
도 34를 참고하면, 제3 더미 게이트 전극(125)를 제거하여, 제1 핀형 패턴(110)의 상면의 일부가 노출된다. 프리 스페이서(171p)의 측벽에, 산화막 패턴(도 28 참고)이 형성된다. 이어서, 프리 스페이서(171p)의 일부와, 산화막 패턴의 일부와, 제1 핀형 패턴(110)의 일부와, 노출된 하부 층간 절연막(190)의 일부를 식각한다. 이를 통해, 제1 핀형 패턴(110) 내에 제1 분리 트렌치(160t)가 형성된다. 또한, 제1 내측 스페이서(172) 및 제1 외측 스페이서(171)를 포함하는 제1 더미 스페이서(170)가 형성된다. 이 과정에서, 마스크 패턴(50)도 제거될 수 있다.
도 35를 참고하면, 제1 분리 트렌치(160t)를 채우는 프리 하부 절연막(161t)이 형성된다. 프리 하부 절연막(161t)은 하부 층간 절연막(190)의 상면 상에도 형성된다.
도 36을 참고하면, 프리 하부 절연막(161t)의 일부를 식각하여, 제1 분리 트렌치(160t)의 일부를 채우는 제1 하부 절연막(161)이 형성된다. 이어서, 제1 하부 절연막(161)의 최상면을 덮고, 제1 분리 트렌치(160t)의 나머지를 채우는 프리 상부 절연막(162p)이 형성된다.
이어서, 프리 상부 절연막(162p)의 일부를 식각하여, 제1 분리 트렌치(160t) 내에 제1 하부 절연막(161)과, 제1 상부 절연막(162)을 포함하는 제1 소자 분리막(160)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210, 310, 410: 핀형 패턴
115, 215, 315, 415: 게이트 구조체 160, 260: 소자 분리막
170: 더미 스페이서

Claims (20)

  1. 기판 상의 핀형 패턴;
    상기 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 더미 스페이서로, 상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 제1 및 제2 게이트 스페이서의 상면까지의 높이보다 작은 더미 스페이서;
    상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 트렌치; 및
    상기 트렌치를 채우고, 제1 절연막과 상기 제1 절연막 상의 제2 절연막을 포함하는 소자 분리막으로, 상기 제1 절연막은 상기 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 트렌치의 바닥면에 형성된 상기 제1 절연막의 두께는 상기 트렌치의 측벽 상에 형성된 제1 절연막의 두께보다 큰 소자 분리막을 포함하고,
    상기 핀형 패턴의 상면으로부터 상기 소자 분리막의 최상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이와 동일한 반도체 장치.
  2. 제1 항에 있어서,
    상기 소자 분리막 상에 상기 제1 게이트 구조체의 측벽 및 제2 게이트 구조체의 측벽을 감싸는 층간 절연막을 더 포함하고,
    상기 제1 절연막의 최상면 및 상기 제2 절연막의 최상면은 상기 층간 절연막과 접하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 절연막은 상기 제1 절연막의 최상면을 덮는 반도체 장치.
  4. 제1 항에 있어서,
    상기 더미 스페이서는 외측 스페이서와, 상기 외측 스페이서와 상기 소자 분리막 사이의 내측 스페이서를 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 외측 스페이서는 하부와, 상기 하부 상의 상부를 포함하고,
    상기 외측 스페이서의 하부의 폭은 상기 외측 스페이서의 상부의 폭보다 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 더미 스페이서는 상기 핀형 패턴의 상면으로부터 멀어짐에 따라 상기 더미 스페이서의 폭이 연속적으로 줄어드는 제1 부분을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 더미 스페이서는 상기 제1 부분과 상기 핀형 패턴 사이에 제2 부분을 포함하고,
    상기 더미 스페이서의 제2 부분의 폭은 상기 핀형 패턴의 상면으로부터 멀어짐에 따라 폭이 일정한 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 게이트 스페이서와 상기 더미 스페이서 사이의 제1 에피택셜 패턴과,
    상기 제2 게이트 스페이서와 상기 더미 스페이서 사이의 제2 에피택셜 패턴을 더 포함하고,
    상기 핀형 패턴의 상면부터 상기 제1 및 제2 에피택셜 패턴의 하면까지의 깊이는 상기 핀형 패턴의 상면부터 상기 소자 분리막의 최하부까지의 깊이보다 작은 반도체 장치.
  9. 제8 항에 있어서,
    상기 핀형 패턴의 상면부터 상기 제1 및 제2 에피택셜 패턴의 하면까지의 깊이는 상기 핀형 패턴의 상면부터 상기 제2 절연막의 최하부까지의 깊이보다 작은 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 절연막의 영률(Young's Modulus)는 상기 제2 절연막의 영률보다 큰 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 절연막은 실리콘 질화물을 포함하고,
    상기 제2 절연막은 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 하나를 포함하는 반도체 장치.
  12. 기판 상의 핀형 패턴;
    상기 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 더미 스페이서;
    상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 트렌치; 및
    상기 트렌치의 일부를 채우는 제1 절연막과, 상기 제1 절연막 상에 상기 제1 절연막의 최상면을 덮는 제2 절연막을 포함하는 소자 분리막을 포함하고,
    상기 핀형 패턴의 상면으로부터 상기 소자 분리막의 최상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이와 동일한 반도체 장치.
  13. 제12 항에 있어서,
    상기 핀형 패턴의 상면으로부터 상기 더미 스페이서의 상면까지의 높이는 상기 핀형 패턴의 상면으로부터 상기 제1 및 제2 게이트 스페이서의 상면까지의 높이보다 작은 반도체 장치.
  14. 제12 항에 있어서,
    상기 트렌치는 상기 핀형 패턴에 의해 측벽이 정의되는 제1 부분과, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 측벽이 정의되는 제2 부분을 포함하고,
    상기 제1 절연막은 상기 트렌치의 제1 부분을 채우고, 상기 제2 절연막은 상기 트렌치의 제2 부분을 채우는 반도체 장치.
  15. 제12 항에 있어서,
    상기 제1 절연막은 상기 제2 절연막과 상기 핀형 패턴 사이에서 상기 트렌치의 측벽을 따라 연장된 돌출부를 포함하는 반도체 장치.
  16. 제12 항에 있어서,
    상기 더미 스페이서는 상기 핀형 패턴의 상면으로부터 멀어짐에 따라 상기 더미 스페이서의 폭이 연속적으로 줄어드는 부분을 포함하는 반도체 장치.
  17. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역의 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 제1 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이에, 서로 이격된 한 쌍의 제1 더미 스페이서;
    상기 제1 더미 스페이서 사이에, 상기 제1 핀형 패턴 및 상기 제1 더미 스페이서에 의해 정의되는 측벽을 포함하는 제1 트렌치;
    제1 트렌치를 채우고, 제1 절연막과, 상기 제1 절연막 상의 제2 절연막을 포함하는 제1 소자 분리막으로, 상기 제1 절연막은 상기 제2 절연막과 다른 물질을 포함하는 제1 소자 분리막;
    상기 제2 영역의 제2 핀형 패턴;
    상기 제2 핀형 패턴 상에, 제3 게이트 스페이서를 포함하는 제3 게이트 구조체;
    상기 제2 핀형 패턴 상에, 상기 제3 게이트 구조체와 이격되고, 제4 게이트 스페이서를 포함하는 제4 게이트 구조체;
    제3 게이트 스페이서 및 상기 제4 게이트 스페이서 사이에, 서로 이격된 한 쌍의 제2 더미 스페이서;
    상기 제2 더미 스페이서 사이에, 상기 제2 핀형 패턴 및 상기 제2 더미 스페이서에 의해 정의되는 측벽을 포함하는 제2 트렌치; 및
    제2 트렌치를 채우고, 상기 제1 절연막과 동일한 물질을 포함하는 제2 소자 분리막을 포함하고,
    상기 제1 핀형 패턴의 상면으로부터 상기 제1 소자 분리막의 최상면까지의 높이는 상기 제1 핀형 패턴의 상면으로부터 상기 제1 더미 스페이서의 상면까지의 높이와 동일한 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 절연막은 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 절연막은 상기 제1 트렌치의 일부를 채우고, 상기 제2 절연막은 상기 제1 트렌치의 나머지를 채우는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 영역은 제1 도전형의 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 상기 제1 도전형과 다른 제2 도전형의 트랜지스터가 형성되는 영역인 반도체 장치.
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