KR102452999B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR102452999B1
KR102452999B1 KR1020160054513A KR20160054513A KR102452999B1 KR 102452999 B1 KR102452999 B1 KR 102452999B1 KR 1020160054513 A KR1020160054513 A KR 1020160054513A KR 20160054513 A KR20160054513 A KR 20160054513A KR 102452999 B1 KR102452999 B1 KR 102452999B1
Authority
KR
South Korea
Prior art keywords
gate
substrate
thickness
forming
region
Prior art date
Application number
KR1020160054513A
Other languages
English (en)
Other versions
KR20170124748A (ko
Inventor
정용국
박기관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160054513A priority Critical patent/KR102452999B1/ko
Priority to US15/480,605 priority patent/US10332797B2/en
Publication of KR20170124748A publication Critical patent/KR20170124748A/ko
Application granted granted Critical
Publication of KR102452999B1 publication Critical patent/KR102452999B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

서로 다른 거리로 이격된 게이트 전극 사이의 반도체 바디에, 로딩 효과(loading effect)가 없이 에피택셜 패턴 형성을 위한 리세스를 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 제1 영역의 기판 상에, 제1 거리만큼 이격된 제1 게이트 적층체를 형성하고, 제2 영역의 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 게이트 적층체를 형성하고, 상기 제1 게이트 적층체 및 상기 제1 영역의 상기 기판을 따라 제1 블로킹막을 형성하고, 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 제1 블로킹막의 두께는 제1 두께이고, 상기 제2 게이트 적층체 및 상기 제2 영역의 상기 기판을 따라 제2 블로킹막을 형성하고, 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 제2 블로킹막의 두께는 상기 제1 두께와 다른 제2 두께이고, 상기 제1 블로킹막, 제2 블로킹막 및 상기 기판을 제거하여, 상기 제1 게이트 적층체 사이에 제1 리세스와, 상기 제2 게이트 적층체 사이에 제2 리세스를 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 서로 다른 거리로 이격된 게이트 전극 사이의 반도체 바디에, 로딩 효과(loading effect)가 없이 에피택셜 패턴 형성을 위한 리세스를 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 제1 영역의 기판 상에, 제1 거리만큼 이격된 제1 게이트 적층체를 형성하고, 제2 영역의 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 게이트 적층체를 형성하고, 상기 제1 게이트 적층체 및 상기 제1 영역의 상기 기판을 따라 제1 블로킹막을 형성하고, 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 제1 블로킹막의 두께는 제1 두께이고, 상기 제2 게이트 적층체 및 상기 제2 영역의 상기 기판을 따라 제2 블로킹막을 형성하고, 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 제2 블로킹막의 두께는 상기 제1 두께와 다른 제2 두께이고, 상기 제1 블로킹막, 제2 블로킹막 및 상기 기판을 제거하여, 상기 제1 게이트 적층체 사이에 제1 리세스와, 상기 제2 게이트 적층체 사이에 제2 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 두께는 상기 제1 두께보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체의 상면 상의 상기 제1 블로킹막의 두께는 상기 제2 게이트 적층체의 상면 상의 상기 제2 블로킹막의 두께와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체의 상면 상의 상기 제1 블로킹막의 두께는 상기 제2 두께와 같거나 크다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹막 및 상기 제2 블로킹막을 형성하기 전에, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 따라 스페이서막을 형성하고, 상기 제1 블로킹막 및 상기 제2 블로킹막을 형성한 후에, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서 및 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹막을 형성하기 전에, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서를 형성하고, 상기 제2 블로킹막을 형성하기 전에, 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서를 형성하기 전에, 상기 제1 게이트 적층체 및 상기 제1 영역의 상기 기판을 따라 제3 블로킹막을 형성하고, 상기 제2 게이트 스페이서를 형성하기 전에, 상기 제2 게이트 적층체 및 상기 제2 영역의 상기 기판을 따라 제4 블로킹막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역의 상기 기판 상에 제1 핀형 패턴과, 상기 제2 영역의 상기 기판 상에 제2 핀형 패턴을 형성하는 것을 더 포함하고, 상기 제1 게이트 적층체는 상기 제1 핀형 패턴과 교차하도록 형성되고, 상기 제2 게이트 적층체는 상기 제2 핀형 패턴과 교차하도록 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스를 채우는 제1 에피택셜 패턴과, 상기 제2 리세스를 채우는 제2 에피택셜 패턴을 형성하고, 상기 제1 에피택셜 패턴, 상기 제2 에피택셜 패턴, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 덮는 층간 절연막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 제거하여, 상기 층간 절연막 내에 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 및 상기 제2 트렌치 내에, 제1 대체 금속 게이트 전극 및 제2 대체 금속 게이트 전극을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 제1 영역의 기판 상에, 제1 거리만큼 이격된 제1 게이트 적층체를 형성하고, 제2 영역의 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 게이트 적층체를 형성하고, 상기 제1 게이트 적층체, 제2 게이트 적층체 및 상기 기판의 상면을 따라 스페이서막을 컨포말하게 형성하고, 상기 스페이서막을 형성한 후, 상기 제1 게이트 적층체, 상기 제2 게이트 적층체 및 상기 기판의 상면을 따라 블로킹막을 형성하는 것을 포함하고, 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께는 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께보다 작고, 상기 제1 게이트 적층체의 상면 상의 상기 블로킹막의 두께는 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께보다 크고, 상기 제2 게이트 적층체의 상면 상의 상기 블로킹막의 두께는 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께와 같거나 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 마스크로 이용하여 상기 블로킹막 및 상기 기판을 제거하여, 상기 제1 게이트 적층체 사이에 제1 리세스와, 상기 제2 게이트 적층체 사이에 제2 리세스를 형성하고, 상기 제1 리세스를 채우는 제1 에피택셜 패턴과, 상기 제2 리세스를 채우는 제2 에피택셜 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체의 상면 상의 상기 블로킹막의 두께는 상기 제2 게이트 적층체의 상면 상의 상기 블로킹막의 두께와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 블로킹막을 형성한 후, 상기 스페이서막을 식각하여, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서와, 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 블로킹막을 형성하기 전에, 상기 스페이서막을 식각하여, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서와, 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 12 내지 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치 제조 방법을 이용하여 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 관한 도면에서는, 예시적으로 평면(planar) 트랜지스터를 형성하는 방법을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 매립된 채널을 갖는 트랜지스터(buried channel array transistor; BCAT) 또는 리세스된 채널을 갖는 트랜지스터(Recess Channel Array Transistor; RCAT) 등의 다양한 구조를 갖는 반도체 장치 제조 방법에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1을 참고하면, 제1 영역(I)의 기판(100) 상에 복수의 제1 게이트 적층체(115)가 형성될 수 있다. 또한, 제2 영역(II)의 기판(100) 상에 복수의 제2 게이트 적층체(215)가 형성될 수 있다.
제1 영역(I)에 형성된 제1 게이트 적층체(115)는 제1 거리(P1)만큼 이격되고, 제2 영역(II)에 형성된 제2 게이트 적층체(215)는 제2 거리(P2)만큼 이격될 수 있다.
제1 게이트 적층체(115)가 이격된 거리(P1)은 제2 게이트 적층체(215)가 이격된 거리(P2)와 다를 수 있다. 예를 들어, 제2 게이트 적층체(215)가 이격된 거리(P2)는 제1 게이트 적층체(115)가 이격된 거리(P1)보다 클 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수도 있고, 서로 동일한 형의 트랜지스터가 형성될 수도 있다.
또한, 제1 영역 및 제2 영역(II)은 각각 예를 들어, 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 트랜지스터가 형성될 수 있다.
제1 게이트 적층체(115)는 기판(100) 상에 순차적으로 형성된 제1 게이트 절연막(131)과, 제1 게이트 전극(121)과, 제1 게이트 하드 마스크(125)를 포함할 수 있다. 제2 게이트 적층체(215)는 기판(100) 상에 순차적으로 형성된 제2 게이트 절연막(231)과, 제2 게이트 전극(221)과, 제2 게이트 하드 마스크(225)를 포함할 수 있다.
예를 들어, 기판(100) 상에 절연막, 도전막 및 하드마스크막을 순차적으로 형성할 수 있다. 하드마스크막 상에 제1 게이트 적층체(115) 및 제2 게이트 적층체(215)를 형성하기 위한 마스크 패턴이 형성될 수 있다.
마스크 패턴을 마스크로 이용하여 식각하여, 제1 영역(I)의 기판(100) 상에 제1 게이트 적층체(115)가 형성되고, 제2 영역(II)의 기판(100) 상에 제2 게이트 적층체(215)가 형성될 수 있다.
한편, 제1 게이트 적층체(115) 및 제2 게이트 적층체(215)는 마스크 패턴을 이용하여 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)를 형성한 후, 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)을 마스크로 이용하여, 제1 및 제2 게이트 전극(121, 221)과, 제1 및 제2 게이트 절연막(131, 231)이 형성될 수도 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 및 제2 게이트 절연막(131, 231)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합을 포함할 수 있다 제1 및 제2 게이트 절연막(131, 231)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성될 수 있다.
제1 및 제2 게이트 전극(121, 221)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 및 제2 게이트 전극(121, 221)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 게이트 하드 마스크(125, 225)는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 제1 및 제2 게이트 하드 마스크(125, 225)는 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 및 제2 게이트 전극(121, 221)은 이 후의 공정에서 리플레이스먼트 금속 게이트로 대체되는 것으로 설명하지만, 이에 제한되는 것은 아니다.
즉, 제1 및 제2 게이트 전극(121, 221)은 이 후의 공정을 위해 공간을 확보하는 몰드 역할이 아니라, 실제 트랜지스터의 게이트 전극으로 활용될 수 있다. 제1 및 제2 게이트 전극(121, 221)이 실제 트랜지스터의 게이트 전극으로 활용될 경우, 제1 및 제2 게이트 전극(121, 221)은 금속성 물질을 포함할 수 있다. 이에 관한 내용은 도 8을 이용하여 설명한다.
덧붙여, 제1 및 제2 게이트 절연막(131, 231)도 실제 트랜지스터의 게이트 절연막으로 활용될 수 있다. 제1 및 제2 게이트 절연막(131, 231)이 실제 트랜지스터의 게이트 절연막으로 활용될 경우, 제1 및 제2 게이트 절연막(131, 231)은 고유전율 유전막을 포함할 수 있다. 이에 관한 내용은 도 8을 이용하여 설명한다.
도 2를 참고하면, 제1 게이트 적층체(115) 및 제1 영역(I)의 기판(100) 상에 제1 스페이서막(141)이 형성될 수 있다. 또한, 제2 게이트 적층체(215) 및 제2 영역(II)의 기판(100) 상에 제2 스페이서막(241)이 형성될 수 있다.
제1 스페이서막(141)은 기판(100)의 상면 및 제1 게이트 적층체(115)를 따라 컨포말하게 형성될 수 있다. 제1 스페이서막(141)은 제1 게이트 적층체(115)의 측벽 및 상면을 따라 형성될 수 있다.
제2 스페이서막(241)은 기판(100)의 상면 및 제2 게이트 적층체(215)를 따라 컨포말하게 형성될 수 있다. 제2 스페이서막(241)은 제2 게이트 적층체(215)의 측벽 및 상면을 따라 형성될 수 있다.
제1 스페이서막(141) 및 제2 스페이서막(241)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN)(silicon oxycarbonitride) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 스페이서막(141) 및 제2 스페이서막(241)은 예를 들어, 화학 기상 증착법, 원자층 증착법 등을 이용하여 형성될 수 있다. 제1 스페이서막(141) 및 제2 스페이서막(241)은 동일한 제조 공정에서 형성될 수 있다.
도 2에서, 제1 스페이서막(141) 및 제2 스페이서막(241)은 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제1 스페이서막(141) 및 제2 스페이서막(241)이 각각 복수의 막일 경우, 각각의 제1 스페이서막(141) 및 제2 스페이서막(241) 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
도 3을 참고하면, 제1 스페이서막(141) 상에 제1 블로킹막(161)이 형성되고, 제2 스페이서막(241) 상에 제2 블로킹막(261)이 형성될 수 있다.
제1 블로킹막(161)은 제1 영역(I)의 기판(100)의 상면 및 제1 게이트 적층체(115)를 따라 형성될 수 있다. 제1 블로킹막(161)은 제1 게이트 적층체(115)의 측벽 및 상면을 따라 형성될 수 있다. 제1 블로킹막(161)은 제1 스페이서막(141)의 프로파일을 따라 형성될 수 있다.
제2 블로킹막(261)은 제2 영역(II)의 기판(100)의 상면 및 제2 게이트 적층체(215)를 따라 형성될 수 있다. 제2 블로킹막(261)은 제2 게이트 적층체(215)의 측벽 및 상면을 따라 형성될 수 있다. 제2 블로킹막(261)은 제2 스페이서막(241)의 프로파일을 따라 형성될 수 있다.
제1 블로킹막(161) 및 제2 블로킹막(261)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 블로킹막(161) 및 제2 블로킹막(261)은 예를 들어, 스텝 커버리지(step coverage)가 나쁜 증착 방법을 이용하여 형성될 수 있다. 제1 블로킹막(161) 및 제2 블로킹막(261)은 동일한 제조 공정에서 형성될 수 있다.
또한, 제1 블로킹막(161) 및 제2 블로킹막(261)은 각각 제1 스페이서막(141) 및 제2 스페이서막(241) 상에 컨포말하게 형성되지 않는다.
제1 게이트 적층체(115)의 상면 상에서 제1 블로킹막(161)의 두께(d12)는 제2 게이트 적층체(215)의 상면 상에서 제2 블로킹막(261)의 두께(d22)와 실질적으로 동일할 수 있다.
제1 블로킹막(161) 및 제2 블로킹막(261)은 동일한 제조 공정에서 형성되고, 제1 게이트 적층체(115)의 상면 및 제2 게이트 적층체(215)의 상면은 기판(100)의 상면으로부터 가장 멀리 위치하기 때문일 수 있다.
제1 블로킹막(161)은 컨포말하게 형성되지 않으므로, 제1 게이트 적층체(115)의 상면 상에서 제1 블로킹막(161)의 두께(d12)는 제1 게이트 적층체(115)의 측벽 상에서 제1 블로킹막(161)의 두께보다 두껍다.
제2 블로킹막(261)은 컨포말하게 형성되지 않으므로, 제2 게이트 적층체(215)의 상면 상에서 제2 블로킹막(261)의 두께(d22)는 제2 게이트 적층체(215)의 측벽 상에서 제2 블로킹막(261)의 두께보다 두껍다.
덧붙여, 제1 게이트 적층체(115)의 상면 상에서 제1 블로킹막(161)의 두께(d12)는, 제1 게이트 적층체(115) 사이의 기판(100) 상에서 제1 블로킹막(161)의 두께(d11)보다 두꺼울 수 있다.
제2 게이트 적층체(215)의 상면 상에서 제2 블로킹막(261)의 두께(d22)는, 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제2 블로킹막(261)의 두께(d21)보다 두껍거나, 동일할 수 있다.
제1 블로킹막(161) 및 제2 블로킹막(261)을 형성하기 위한 소오스는 제1 게이트 적층체(115)의 상면 및 제2 게이트 적층체(215)의 상면보다 위에서 공급될 수 있다.
이 때, 제1 블로킹막(161)을 형성하기 위한 소오스가 제1 게이트 적층체(115)의 상면 상에 증착되는 양은, 제1 블로킹막(161)을 형성하기 위한 소오스가 제1 게이트 적층체(115) 사이의 기판(100) 상에 증착되는 양보다 클 수 있다.
마찬가지로, 제2 블로킹막(261)을 형성하기 위한 소오스가 제2 게이트 적층체(215)의 상면 상에 증착되는 양은, 제2 블로킹막(261)을 형성하기 위한 소오스가 제2 게이트 적층체(215) 사이의 기판(100) 상에 증착되는 양보다 클 수 있다.
또한, 제1 게이트 적층체(115) 사이의 이격된 거리(도 1에서 P1)는 제2 게이트 적층체(215) 사이의 이격된 거리(도 1에서 P2)보다 작다. 이로 인해, 제1 게이트 적층체(115) 사이의 기판(100) 상에 제1 블로킹막(161)이 형성되는 것이, 제2 게이트 적층체(215) 사이의 기판(100) 상에 제2 블로킹막(261)이 형성되는 것보다 어렵다.
따라서, 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제2 블로킹막(261)의 두께(d21)는 제1 게이트 적층체(115) 사이의 기판(100) 상에서 제1 블로킹막(161)의 두께(d11)보다 크다.
덧붙여, 상술한 것과 같은 이유로, 제1 게이트 적층체(115)의 상면 상에서 제1 블로킹막(161)의 두께(d12)는 제1 게이트 적층체(115) 사이의 기판(100) 상에서 제1 블로킹막(161)의 두께(d11)보다 두껍다. 하지만, 제2 게이트 적층체(215)의 상면 상에서 제2 블로킹막(261)의 두께(d22)는, 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제2 블로킹막(261)의 두께(d21)보다 두꺼울 수도 있고, 동일할 수 있다.
제1 게이트 적층체(115)의 상면 상에서 제1 블로킹막(161)의 두께(d12)는 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제2 블로킹막(261)의 두께(d21)보다 두껍거나, 동일할 수 있다.
제1 블로킹막(161) 및 제2 블로킹막(261)을 형성하기 전에, 제1 게이트 적층체(115) 및 제2 게이트 적층체(215)를 마스크로 이용하여 기판(100) 등에 다양한 불순물 주입 공정이 이루어질 수 있다.
불순물 주입 공정이 이루어지는 동안, 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)는 필연적으로 불순물 주입 공정에 노출되게 된다. 이와 같이, 불순물 주입 공정에 반복적으로 노출되게 될 경우, 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)의 특성은 열화될 수 있다.
열화된 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)는 도 7을 이용해서 설명하는 공정까지 제1 게이트 전극(121) 및 제2 게이트 전극(221)을 보호하지 못할 수 있다.
이하의 설명은 제1 영역(I) 및 제2 영역(II)은 NMOS가 형성되는 영역인 것으로 설명한다.
열화된 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225) 중 일부가 소실됨으로써, NMOS 형성 영역의 제1 및 제2 게이트 하드 마스크(125, 225)의 두께가 PMOS 형성 영역의 게이트 하드 마스크의 두께와 큰 차이를 보일 수 있다.
이와 같은 경우, 도 7을 이용해서 설명하는 공정을 진행할 때, NMOS 형성 영역은 제1 및 제2 게이트 하드 마스크(125, 225) 상에 층간 절연막(도 7의 190)이 여전히 남아 있을 수 있다. 이로 인해, 공정 불량이 야기될 수 있다.
하지만, 제1 블로킹막(161) 및 제2 블로킹막(261)을 이용하여, 불순물 주입 공정에 반복적으로 노출된 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)를 보호함으로써, 반도체 장치 제조 공정의 공정 불량 등을 줄여줄 수 있다.
도 4를 참고하면, 제1 블로킹막(161), 제1 스페이서막(141) 및 제1 영역(I)의 기판(100) 일부를 제거하여, 제1 게이트 적층체(115) 사이에 제1 리세스(150r)가 형성될 수 있다.
제2 블로킹막(261), 제2 스페이서막(241) 및 제2 영역(II)의 기판(100) 일부를 제거하여, 제2 게이트 적층체(215) 사이에 제2 리세스(250r)가 형성될 수 있다.
제1 게이트 적층체(115)를 마스크로 이용하여, 제1 블로킹막(161), 제1 스페이서막(141) 및 제1 영역(I)의 기판(100) 일부가 제거될 수 있다. 이를 통해, 제1 리세스(150r)는 형성될 수 있다.
제2 게이트 적층체(215)를 마스크로 이용하여, 제2 블로킹막(261), 제2 스페이서막(241) 및 제2 영역(II)의 기판(100) 일부가 제거될 수 있다. 이를 통해, 제2 리세스(250r)는 형성될 수 있다.
제1 리세스(150r)가 형성되기 전에, 제1 게이트 적층체(115)의 측벽 상에 제1 게이트 스페이서(140)가 형성될 수 있다. 제1 스페이서막(141)을 방향성 식각함으로써, 제1 게이트 스페이서(140)가 형성될 수 있다.
제2 리세스(250r)가 형성되기 전에, 제2 게이트 적층체(215)의 측벽 상에 제2 게이트 스페이서(240)가 형성될 수 있다. 제2 스페이서막(241)을 방향성 식각함으로써, 제2 게이트 스페이서(240)가 형성될 수 있다.
제1 게이트 스페이서(140) 및 제1 리세스(150r)는 동일한 식각 공정에 의해 형성될 수도 있고, 서로 다른 식각 공정에 의해 형성될 수도 있다.
제2 게이트 스페이서(240)는 제1 게이트 스페이서(140)와 동일한 식각 공정에 의해 형성된다. 또한, 제2 리세스(250r)는 제1 리세스(150r)와 동일한 식각 공정에 의해 형성된다.
도 4에서, 제1 게이트 적층체(115)의 측벽 및 상면 상의 제1 블로킹막(161)과, 제2 게이트 적층체(215)의 측벽 및 상면 상의 제2 블로킹막(261)은 모두 제거되는 것으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
제1 블로킹막(161) 및 제2 블로킹막(261)이 없을 경우, 제1 게이트 적층체(115) 사이의 이격된 거리(도 1에서 P1)는 제2 게이트 적층체(215) 사이의 이격된 거리(도 1에서 P2)보다 작기 때문에, 제1 게이트 적층체(115) 사이의 기판(100)보다 제2 게이트 적층체(215) 사이의 기판(100)이 더 식각된다.
이를 통해, 제1 영역(I)에 형성된 제1 리세스(150r)의 깊이는 제2 영역(II)에 형성된 제2 리세스(250r)의 깊이보다 더 얕게 된다. 이와 같은 제1 리세스(150r) 및 제2 리세스(250r) 사이의 깊이 차이는 반도체 장치의 성능 개선에 방해가 될 수 있다.
하지만, 제1 블로킹막(161) 및 제2 블로킹막(261)이 형성될 경우, 제2 게이트 적층체(215) 사이의 기판(100) 상의 절연막의 두께는 제1 게이트 적층체(115) 사이의 기판(100) 상의 절연막의 두께보다 크다.
즉, 제2 게이트 적층체(215) 사이의 기판(100)이 식각되는 시간은 제1 게이트 적층체(115) 사이의 기판(100)이 식각되는 시간보다 작다. 제2 게이트 적층체(215) 사이의 기판(100) 상의 절연막을 제거하는 시간이 제1 게이트 적층체(115) 사이의 기판(100) 상의 절연막을 제거하는 시간보다 크기 때문이다.
이를 통해, 제1 영역(I)에 형성된 제1 리세스(150r)의 깊이와 제2 영역(II)에 형성된 제2 리세스(250r)의 깊이 사이의 차이가 줄어들 수 있다.
도 5를 참고하면, 제1 리세스(150r)를 채우는 제1 에피택셜 패턴(150)과, 제2 리세스(250r)를 채우는 제2 에피택셜 패턴(250)이 기판(100) 내에 형성될 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치의 소오스/드레인 영역일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 PMOS 트랜지스터인 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 압축 스트레스 물질을 포함할 수 있다. 기판(100)이 실리콘 기판일 때, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 기판(100)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 실리콘 기판일 때, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 기판(100)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 기판(100)과 동일한 물질, 즉 실리콘을 포함할 수도 있다.
도 6을 참고하면, 제1 에피택셜 패턴(150), 제2 에피택셜 패턴(250), 제1 게이트 적층체(115) 및 제2 게이트 적층체(215)를 덮는 층간 절연막(190)이 기판(100) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7을 참고하면, 제1 게이트 전극(121) 및 제2 게이트 전극(221)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다.
이에 따라, 제1 게이트 하드 마스크(125) 및 제2 게이트 하드 마스크(225)는 제거될 수 있다.
이어서, 제1 게이트 전극(121) 및 제1 게이트 절연막(131)을 제거하여, 층간 절연막(190) 내에 제1 트렌치(120t)가 형성될 수 있다. 제2 게이트 전극(221) 및 제2 게이트 절연막(231)을 제거하여, 층간 절연막(190) 내에 제2 트렌치(220t)가 형성될 수 있다.
제1 트렌치(120t)는 제1 게이트 스페이서(140)에 의해 정의되고, 제2 트렌치(220t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다.
제1 게이트 전극(121) 및 제2 게이트 전극(221)은 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다. 습식 식각을 구체적으로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 게이트 전극(121) 및 제2 게이트 전극(221)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 절연막(131) 및 제2 게이트 절연막(231)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 제1 게이트 절연막(131) 및 제2 게이트 절연막(231)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.
도 8을 참고하면, 제1 트렌치(120t)의 바닥면에 제1 계면막(interfacial layer)(135)가 형성되고, 제2 트렌치(220t)의 바닥면에 제2 계면막(235)이 형성될 수 있다.
제1 계면막(135) 및 제2 계면막(235)은 실리콘 산화막을 포함할 수 있다. 제1 계면막(135) 및 제2 계면막(235)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
또한, 도 8에서 도시된 것과 달리, 제1 계면막(135) 및 제2 계면막(235)의 형성 방법에 따라, 제1 계면막(135)은 제1 트렌치(120t)의 측벽을 따라 연장되고, 제2 계면막(235)은 제2 트렌치(220t)의 측벽을 따라 연장될 수 있음은 물론이다.
제1 계면막(135) 상에 제3 게이트 절연막(130)이 형성될 수 있다. 제3 게이트 절연막(130)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제2 계면막(235) 상에 제4 게이트 절연막(230)이 형성될 수 있다. 제4 게이트 절연막(230)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제3 게이트 절연막(130) 상에, 제1 트렌치(120t)를 채우는 제3 게이트 전극(120)이 형성될 수 있다. 제3 게이트 전극(120)은 제1 트렌치(120t) 내에 형성될 수 있다.
제4 게이트 절연막(230) 상에, 제2 트렌치(220t)를 채우는 제4 게이트 전극(220)이 형성될 수 있다. 제4 게이트 전극(220)은 제2 트렌치(220t) 내에 형성될 수 있다.
제3 게이트 절연막(130) 및 제4 게이트 절연막(230)은 각각 SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제3 게이트 전극(120) 및 제4 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 게이트 전극(120) 및 제4 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제3 게이트 전극(120) 및 제4 게이트 전극(220)은 리플레이스먼트 공정(replacement process)를 통해 형성된 대체 금속 게이트 전극일 수 있다.
도 1, 도 2, 도 4 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 9는 도 2 이후의 과정을 나타내는 도면일 수 있다.
도 9를 참고하면, 제1 스페이서막(141)을 식각하여, 제1 게이트 적층체(115)의 측벽 상에 제1 게이트 스페이서(140)가 형성될 수 있다.
제2 스페이서막(241)을 식각하여, 제2 게이트 적층체(215)의 측벽 상에 제2 게이트 스페이서(240)가 형성될 수 있다.
제1 스페이서막(141) 및 제2 스페이서막(241)을 방향성 식각함으로써, 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)가 형성될 수 있다.
도 10을 참고하면, 제1 게이트 스페이서(140) 및 제1 게이트 적층체(115) 상에 제1 블로킹막(161)이 형성되고, 제2 게이트 스페이서(240) 및 제2 게이트 적층체(215) 상에 제2 블로킹막(261)이 형성될 수 있다.
제1 블로킹막(161)은 제1 게이트 스페이서(140)가 형성된 제1 게이트 적층체(115)의 측벽 및 상면을 따라 형성될 수 있다.
제2 블로킹막(261)은 제2 게이트 스페이서(240)가 형성된 제2 게이트 적층체(215)의 측벽 및 상면을 따라 형성될 수 있다.
도 4를 참고하면, 제1 블로킹막(161) 및 제1 영역(I)의 기판(100) 일부를 제거하여, 제1 게이트 적층체(115) 사이에 제1 리세스(150r)가 형성될 수 있다.
제2 블로킹막(261) 및 제2 영역(II)의 기판(100) 일부를 제거하여, 제2 게이트 적층체(215) 사이에 제2 리세스(250r)가 형성될 수 있다.
도 1, 도 2, 도 4 내지 도 9 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 3 및 도 9를 참고하면, 제1 블로킹막(161) 및 제1 스페이서막(141)을 식각하여, 제1 게이트 적층체(115)의 측벽 상에 제1 게이트 스페이서(140)가 형성될 수 있다.
제2 블로킹막(261) 및 제2 스페이서막(241)을 식각하여, 제2 게이트 적층체(215)의 측벽 상에 제2 게이트 스페이서(240)가 형성될 수 있다.
도 11을 참고하면, 제1 게이트 스페이서(140) 및 제1 게이트 적층체(115) 상에 제3 블로킹막(162)이 형성되고, 제2 게이트 스페이서(240) 및 제2 게이트 적층체(215) 상에 제4 블로킹막(262)이 형성될 수 있다.
제3 블로킹막(162)은 제1 게이트 스페이서(140)가 형성된 제1 게이트 적층체(115)를 따라 형성될 수 있다. 제3 블로킹막(162)은 제1 게이트 적층체(115)의 측벽 및 상면을 따라 형성될 수 있다. 제3 블로킹막(162)은 제1 영역(I)의 기판(100)의 상면을 따라 형성될 수 있다.
제4 블로킹막(262)은 제2 게이트 스페이서(240)가 형성된 제2 게이트 적층체(215)를 따라 형성될 수 있다. 제4 블로킹막(262)은 제2 게이트 적층체(215)의 측벽 및 상면을 따라 형성될 수 있다. 제4 블로킹막(262)은 제2 영역(II)의 기판(100)의 상면을 따라 형성될 수 있다.
제3 블로킹막(162) 및 제4 블로킹막(262)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제3 블로킹막(162) 및 제4 블로킹막(262)은 예를 들어, 스텝 커버리지(step coverage)가 나쁜 증착 방법을 이용하여 형성될 수 있다. 제3 블로킹막(162) 및 제4 블로킹막(262)은 동일한 제조 공정에서 형성될 수 있다.
제3 블로킹막(162)은 제1 게이트 스페이서(140)가 형성된 제1 게이트 적층체(115)의 측벽 및 상면 상에 컨포말하게 형성되지 않는다. 제4 블로킹막(262)은 제2 게이트 스페이서(240)가 형성된 제2 게이트 적층체(215)의 측벽 및 상면 상에 컨포말하게 형성되지 않는다.
제1 게이트 적층체(115)의 상면 상에서 제3 블로킹막(162)의 두께(d32)는 제2 게이트 적층체(215)의 상면 상에서 제4 블로킹막(262)의 두께(d42)와 실질적으로 동일할 수 있다.
제3 블로킹막(162)은 컨포말하게 형성되지 않으므로, 제1 게이트 적층체(115)의 상면 상에서 제3 블로킹막(162)의 두께(d32)는 제1 게이트 적층체(115)의 측벽 상에서 제3 블로킹막(162)의 두께보다 두껍다.
제4 블로킹막(262)은 컨포말하게 형성되지 않으므로, 제2 게이트 적층체(215)의 상면 상에서 제4 블로킹막(262)의 두께(d42)는 제2 게이트 적층체(215)의 측벽 상에서 제4 블로킹막(262)의 두께보다 두껍다.
제1 게이트 적층체(115)의 상면 상에서 제3 블로킹막(162)의 두께(d32)는, 제1 게이트 적층체(115) 사이의 기판(100) 상에서 제3 블로킹막(162)의 두께(d31)보다 두꺼울 수 있다.
제2 게이트 적층체(215)의 상면 상에서 제4 블로킹막(262)의 두께(d42)는, 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제4 블로킹막(262)의 두께(d41)보다 두껍거나, 동일할 수 있다.
또한, 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제4 블로킹막(262)의 두께(d41)는 제1 게이트 적층체(115) 사이의 기판(100) 상에서 제3 블로킹막(162)의 두께(d31)보다 크다.
게다가, 제1 게이트 적층체(115)의 상면 상에서 제3 블로킹막(162)의 두께(d32)는 제2 게이트 적층체(215) 사이의 기판(100) 상에서 제4 블로킹막(262)의 두께(d41)보다 두껍거나, 동일할 수 있다.
도 4를 참고하면, 제3 블로킹막(162) 및 제1 영역(I)의 기판(100) 일부를 제거하여, 제1 게이트 적층체(115) 사이에 제1 리세스(150r)가 형성될 수 있다.
제4 블로킹막(262) 및 제2 영역(II)의 기판(100) 일부를 제거하여, 제2 게이트 적층체(215) 사이에 제2 리세스(250r)가 형성될 수 있다.
도 12 내지 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13은 도 12의 A - A 및 C - C를 따라서 절단한 단면도이고, 도 14는 도 12의 B - B 및 D - D를 따라서 절단한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다.
도 12 내지 도 14를 참고하면, 기판(100)의 제1 영역(I)에 제1 핀형 패턴(110)이 형성되고, 기판(100)의 제2 영역(II)에 제2 핀형 패턴(210)이 형성될 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라 길게 연장되고, 제2 핀형 패턴(210)은 제2 방향(X2)을 따라 길게 연장될 수 있다.
기판(100) 상에, 필드 절연막(105)이 형성할 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 감쌀 수 있다.
즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 필드 절연막(105)의 상면보다 위로 돌출된 부분을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다.
이어지는 설명은 도 13의 A - A 및 C - C를 따라서 절단한 단면도를 이용하여 설명한다.
도 15를 참고하면, 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하는 제1 게이트 적층체(115)가 형성될 수 있다.
제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 교차하는 제2 게이트 적층체(215)가 형성될 수 있다.
제1 게이트 적층체(115)는 제3 방향(도 12의 Y1)을 따라 길게 연장되고, 제2 게이트 적층체(215)는 제4 방향(도 12의 Y2)을 따라 길게 연장될 수 있다.
이어서, 도 2 내지 도 11을 통해 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 반도체 장치가 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치 제조 방법을 이용하여 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 핀형 패턴 115, 215: 게이트 적층체
120, 121, 220, 221: 게이트 전극 130, 131, 230, 231: 게이트 절연막
140, 240: 게이트 스페이서 141, 241: 스페이서막
150, 250: 에피택셜 패턴 161, 162, 261, 262: 블로킹막

Claims (10)

  1. 제1 영역의 기판 상에, 제1 거리만큼 이격된 제1 게이트 적층체를 형성하고,
    제2 영역의 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 게이트 적층체를 형성하고,
    상기 제1 게이트 적층체 및 상기 제1 영역의 상기 기판을 따라 제1 블로킹막을 형성하고, 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 제1 블로킹막의 두께는 제1 두께이고,
    상기 제2 게이트 적층체 및 상기 제2 영역의 상기 기판을 따라 제2 블로킹막을 형성하고, 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 제2 블로킹막의 두께는 상기 제1 두께와 다른 제2 두께이고,
    상기 제1 블로킹막, 제2 블로킹막 및 상기 기판을 제거하여, 상기 제1 게이트 적층체 사이에 제1 리세스와, 상기 제2 게이트 적층체 사이에 제2 리세스를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 큰 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 게이트 적층체의 상면 상의 상기 제1 블로킹막의 두께는 상기 제2 게이트 적층체의 상면 상의 상기 제2 블로킹막의 두께와 동일한 반도체 장치 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 게이트 적층체의 상면 상의 상기 제1 블로킹막의 두께는 상기 제2 두께와 같거나 큰 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 블로킹막 및 상기 제2 블로킹막을 형성하기 전에, 상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 따라 스페이서막을 형성하고,
    상기 제1 블로킹막 및 상기 제2 블로킹막을 형성한 후에, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서 및 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 블로킹막을 형성하기 전에, 상기 제1 게이트 적층체의 측벽 상에 제1 게이트 스페이서를 형성하고,
    상기 제2 블로킹막을 형성하기 전에, 상기 제2 게이트 적층체의 측벽 상에 제2 게이트 스페이서를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 게이트 스페이서를 형성하기 전에, 상기 제1 게이트 적층체 및 상기 제1 영역의 상기 기판을 따라 제3 블로킹막을 형성하고,
    상기 제2 게이트 스페이서를 형성하기 전에, 상기 제2 게이트 적층체 및 상기 제2 영역의 상기 기판을 따라 제4 블로킹막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 영역의 상기 기판 상에 제1 핀형 패턴과, 상기 제2 영역의 상기 기판 상에 제2 핀형 패턴을 형성하는 것을 더 포함하고,
    상기 제1 게이트 적층체는 상기 제1 핀형 패턴과 교차하도록 형성되고, 상기 제2 게이트 적층체는 상기 제2 핀형 패턴과 교차하도록 형성되는 반도체 장치 제조 방법.
  9. 제1 영역의 기판 상에, 제1 거리만큼 이격된 제1 게이트 적층체를 형성하고,
    제2 영역의 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 게이트 적층체를 형성하고,
    상기 제1 게이트 적층체, 제2 게이트 적층체 및 상기 기판의 상면을 따라 스페이서막을 컨포말하게 형성하고,
    상기 스페이서막을 형성한 후, 상기 제1 게이트 적층체, 상기 제2 게이트 적층체 및 상기 기판의 상면을 따라 블로킹막을 형성하는 것을 포함하고,
    상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께는 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께보다 작고,
    상기 제1 게이트 적층체의 상면 상의 상기 블로킹막의 두께는 상기 제1 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께보다 크고,
    상기 제2 게이트 적층체의 상면 상의 상기 블로킹막의 두께는 상기 제2 게이트 적층체 사이의 상기 기판 상에서 상기 블로킹막의 두께와 같거나 큰 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 게이트 적층체 및 상기 제2 게이트 적층체를 마스크로 이용하여 상기 블로킹막 및 상기 기판을 제거하여, 상기 제1 게이트 적층체 사이에 제1 리세스와, 상기 제2 게이트 적층체 사이에 제2 리세스를 형성하고,
    상기 제1 리세스를 채우는 제1 에피택셜 패턴과, 상기 제2 리세스를 채우는 제2 에피택셜 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
KR1020160054513A 2016-05-03 2016-05-03 반도체 장치 제조 방법 KR102452999B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160054513A KR102452999B1 (ko) 2016-05-03 2016-05-03 반도체 장치 제조 방법
US15/480,605 US10332797B2 (en) 2016-05-03 2017-04-06 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160054513A KR102452999B1 (ko) 2016-05-03 2016-05-03 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20170124748A KR20170124748A (ko) 2017-11-13
KR102452999B1 true KR102452999B1 (ko) 2022-10-07

Family

ID=60244103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160054513A KR102452999B1 (ko) 2016-05-03 2016-05-03 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US10332797B2 (ko)
KR (1) KR102452999B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6677672B2 (ja) * 2017-03-24 2020-04-08 株式会社東芝 半導体装置
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US20210343596A1 (en) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain epitaxial structures for high voltage transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030008486A1 (en) 2001-06-29 2003-01-09 Stmicroelectronics S.A. Method of fabricating a MOS transistor with a drain extension and corresponding transistor
US20080175053A1 (en) 2005-01-03 2008-07-24 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008685A (ko) 2002-07-19 2004-01-31 주식회사 하이닉스반도체 하드 마스크막을 갖는 반도체 메모리 소자의 도전 라인형성방법
WO2006006438A1 (ja) 2004-07-12 2006-01-19 Nec Corporation 半導体装置及びその製造方法
US7579252B2 (en) 2005-09-30 2009-08-25 Microsemi Corporation Self aligned process for BJT fabrication
US8133797B2 (en) 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US8796150B2 (en) 2011-01-24 2014-08-05 International Business Machines Corporation Bilayer trench first hardmask structure and process for reduced defectivity
US8921177B2 (en) 2011-07-22 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an integrated circuit device
US8906760B2 (en) 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9142673B2 (en) 2013-07-31 2015-09-22 Globalfoundries Inc. Devices and methods of forming bulk FinFETS with lateral seg for source and drain on dielectrics

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030008486A1 (en) 2001-06-29 2003-01-09 Stmicroelectronics S.A. Method of fabricating a MOS transistor with a drain extension and corresponding transistor
US20080175053A1 (en) 2005-01-03 2008-07-24 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory

Also Published As

Publication number Publication date
KR20170124748A (ko) 2017-11-13
US10332797B2 (en) 2019-06-25
US20170323831A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
US10403739B2 (en) Method for fabricating semiconductor device
KR102452999B1 (ko) 반도체 장치 제조 방법
CN106816381B (zh) 半导体装置及其制造方法
KR102301249B1 (ko) 반도체 장치
KR102549340B1 (ko) 반도체 장치 및 이의 제조 방법
US10930509B2 (en) Semiconductor devices and methods of manufacturing the same
US10181510B2 (en) Semiconductor device and method for fabricating the same
KR102367948B1 (ko) 반도체 장치 및 이의 제조 방법
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
KR102429611B1 (ko) 반도체 장치 제조 방법
US10043903B2 (en) Semiconductor devices with source/drain stress liner
KR102402482B1 (ko) 반도체 장치 및 이의 제조 방법
US11521900B2 (en) Semiconductor device and method of fabricating the same
KR102416133B1 (ko) 반도체 장치 및 그 제조 방법
US9972544B2 (en) Semiconductor device with conductive pattern on insulating line pattern on spacer on field insulating film in trench between fin patterns
US11894446B2 (en) Method of manufacturing a semiconductor device
TW202224185A (zh) 半導體裝置
KR102568057B1 (ko) 반도체 장치
KR102373620B1 (ko) 반도체 장치
KR102360333B1 (ko) 반도체 장치
US20220310654A1 (en) Method of manufacturing semiconductor device
KR102388352B1 (ko) 반도체 장치 및 이의 제조 방법
KR102375583B1 (ko) 반도체 장치 및 이의 제조 방법
CN106910739B (zh) 半导体器件
US20230343838A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant