KR102568057B1 - 반도체 장치 - Google Patents

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Abstract

소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴, 제2 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴, 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체, 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체, 및 상기 제2 분리 트렌치를 채우고, 상기 제1 게이트 구조체의 단변과 마주보는 제1 소자 분리 구조체를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 제2 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴; 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체; 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체; 및 상기 제2 분리 트렌치를 채우고, 상기 제1 게이트 구조체의 단변과 마주보는 제1 소자 분리 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향인 길이 방향으로 정렬된 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 제1 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴; 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체; 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체; 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴과 교차하는 제3 게이트 구조체; 및 상기 제1 분리 트렌치를 채우는 제1 소자 분리 구조체로, 상기 제1 소자 분리 구조체의 상면의 높이는 상기 제3 핀형 패턴의 상면의 높이보다 높은 제1 소자 분리 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 nMOS 영역에 배치되고, 제1 방향인 길이 방향으로 정렬된 제1 핀형 패턴 및 제2 핀형 패턴; pMOS 영역에 배치되고, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴; 제1 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴; 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체; 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체; 상기 제1 분리 트렌치를 채우는 제1 소자 분리 구조체; 및 상기 제1 게이트 구조체 및 상기 제1 소자 분리 구조체 사이에, 상기 제1 게이트 구조체 및 상기 제1 소자 분리 구조체와 접촉하는 게이트 절연 지지체를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 단면도이다.
도 5는 도 1의 D - D를 따라 절단한 단면도이다.
도 6은 도 1의 E - E를 따라서 절단한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다.
도 20은 도 19의 D - D를 따라서 절단한 단면도이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다.
도 22는 도 21의 B - B를 따라 절단한 단면도이다.
도 23은 도 21의 D - D를 따라 절단한 단면도이다.
도 24는 도 21의 F - F를 따라서 절단한 단면도이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 27은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다.
도 28은 도 27의 B - B를 따라서 절단한 단면도이다.
도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다.
도 30은 도 29의 C - C를 따라서 절단한 단면도이다.
도 31 내지 34은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다. 도 5는 도 1의 D - D를 따라 절단한 단면도이다. 도 6은 도 1의 E - E를 따라서 절단한 단면도이다. 설명의 편의성을 위해, 도 1에서는 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 도시하지 않았다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제4 핀형 패턴(110, 210, 310, 410), 제1 내지 제4 게이트 구조체(120, 220, 320, 420), 게이트 절연 지지체(160) 및 제1 소자 분리 구조체(180)를 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 핀 트렌치(FT)에 의해 정의될 수 있다. 예를 들어, 제1 내지 제4 핀형 패턴의 장변(110a, 210a, 310a, 410a)는 각각 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 및 제2 핀형 패턴(110, 210)는 길이 방향인 제1 방향(X)으로 정렬될 수 있다. 제1 핀형 패턴(110)은 제2 핀형 패턴(210)과 제1 방향(X)으로 이격될 수 있다. 제1 핀형 패턴의 단변(110b) 및 제2 핀형 패턴의 단변(210b)은 서로 마주볼 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 핀-컷 트렌치(ST)에 의해 분리될 수 있다.
제3 및 제4 핀형 패턴(310, 410)은 길이 방향인 제1 방향(X)으로 정렬될 수 있다. 제3 핀형 패턴(310)은 제4 핀형 패턴(410)과 제1 방향(X)으로 이격되어 있을 수 있다. 제3 핀형 패턴의 단변(310b) 및 제4 핀형 패턴의 단변(410b)은 서로 마주볼 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제1 분리 트렌치(180t)에 의해 분리될 수 있다. 예를 들어, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)의 상면을 기준으로, 핀-컷 트렌치(ST)의 제1 방향(X)으로의 폭(W11)는 제1 분리 트렌치(180t)의 제1 방향(X)으로의 폭(W12)보다 크다.
제3 및 제4 핀형 패턴(310, 410)은 제1 핀형 패턴(110)과 제2 방향(Y)으로 이격될 수 있다. 제3 핀형 패턴의 장변(310a)은 제1 핀형 패턴의 장변(110a)과 마주보고, 제4 핀형 패턴의 장변(410a)은 제2 핀형 패턴의 장변(210a)과 마주볼 수 있다. 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 복수개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 및 제2 핀형 패턴(110, 210)이 제1 영역에 형성되고, 제3 및 제4 핀형 패턴(310, 410)이 제2 영역에 형성될 때, 제1 영역과 제2 영역은 서로 동일한 도전형의 트랜지스터가 형성되는 영역일 수도 있고, 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수도 있다.
이하의 설명에서는, 제1 및 제2 핀형 패턴(110, 210)은 NMOS 영역에 형성되고, 제3 및 제4 핀형 패턴(310, 410)은 PMOS 영역에 형성되는 것으로 설명한다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀-컷(fin-cut) 트렌치(ST) 및 핀 트렌치(FT)의 적어도 일부를 채울 수 있다. 필드 절연막(105)은 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)의 측벽 일부 상에 배치될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 핀-컷 트렌치(ST)의 일부를 채울 수 있다.
각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 필드 절연막(105) 상에 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴(110) 상에서, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)을 포함하는 제1 핀형 패턴(110)의 종단과 중첩될 수 있다. 제1 게이트 구조체(120)의 일부는 제1 핀형 패턴(110)의 상면을 따라 연장될 수 있다.
제2 게이트 구조체(220)는 제2 및 제4 핀형 패턴(210, 410) 상에서, 제2 및 제4 핀형 패턴(210, 410)과 교차할 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 포함하는 제2 핀형 패턴(210)의 종단과 중첩될 수 있다. 제2 게이트 구조체(220)의 일부는 제2 핀형 패턴(210)의 상면을 따라 연장될 수 있다.
제3 게이트 구조체(320)는 제1 및 제3 핀형 패턴(110, 310) 상에서, 제1 및 제3 핀형 패턴(110, 310)과 교차할 수 있다. 제4 게이트 구조체(420)는 제2 및 제4 핀형 패턴(210, 410) 상에서, 제2 및 제4 핀형 패턴(210, 410)과 교차할 수 있다. 제3 및 제4 게이트 구조체(420)는 각각 제1 및 제2 핀형 패턴(110, 210)의 종단과 중첩되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120)는 제1 핀형 패턴(110)의 종단을 감싸고, 제2 게이트 구조체(220)는 제2 핀형 패턴(210)의 종단을 감쌀 수 있다. 제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(110b)을 정의하는 제1 핀형 패턴(110)의 측벽을 덮을 수 있다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 정의하는 제2 핀형 패턴(210)의 측벽을 덮을 수 있다.
각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 게이트 전극(130, 230, 330, 430)과, 게이트 절연막(135, 235, 335, 435)과, 게이트 스페이서(140, 240, 340, 440)와, 게이트 스페이서(140, 240, 340, 440)에 의해 정의되는 게이트 트렌치(140t, 240t, 340t, 440t)와, 캡핑 패턴(145, 245, 345, 445)을 포함할 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 각각의 게이트 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 각각의 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 고유전율 절연막을 포함할 수 있다.
고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 각각의 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각의 게이트 절연막(135, 235, 335, 435) 상에 배치될 수 있다. 제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 게이트 트렌치(140t, 240t, 340t, 440t)의 적어도 일부를 채울 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 측벽 상에 형성될 수 있다. 각각 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 캡핑 패턴(145, 245, 345, 445)는 각각 게이트 전극(130, 230, 330, 430) 및 각각의 게이트 스페이서(140, 240, 340, 440) 상에 형성될 수 있다.
각각의 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2, 도 3 및 도 5에서, 각각의 캡핑 패턴(145, 245, 345, 445)은 게이트 트렌치(140t, 240t, 340t, 440t)의 일부를 채우지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310) 상에 형성될 수 있다. 제4 에피택셜 패턴(450)은 제4 핀형 패턴(410) 상에 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제4 에피택셜 패턴(450)은 제4 핀형 패턴(410)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
하부 층간 절연막(191)은 필드 절연막(105) 상에 형성되고, 제1 내지 제4 에피택셜 패턴(150, 250, 350, 450)을 덮을 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 주변에 형성될 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 측벽의 적어도 일부를 감쌀 수 있다.
하부 층간 절연막(191)의 상면은 각각의 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)의 상면과 동일 평면에 놓일 수 있다.
도시되지 않았지만, 하부 층간 절연막(191)은 제1 내지 제4 에피택셜 패턴(150, 250, 350, 450)의 상면을 따라 연장되는 식각 방지막을 더 포함할 수 있다.
제1 소자 분리 구조체(180)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이에 배치될 수 있다. 제1 소자 분리 구조체(180)는 제3 및 제4 핀형 패턴(310, 410)의 단변 사이에 배치될 수 있다. 제1 소자 분리 구조체(180)는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)을 분리시킬 수 있다. 제1 소자 분리 구조체(180)는 제2 게이트 구조체(220) 및 제3 게이트 구조체(320) 사이에 배치될 수 있다.
제1 소자 분리 구조체(180)는 제1 방향(X)으로 연장되는 제1 변(180a)과, 제2 방향(Y)으로 연장되는 제2 변(180b)을 포함한다. 제1 소자 분리 구조체의 제1 변(180a)는 제1 게이트 구조체의 단변(120b)와 마주볼 수 있다. 제1 소자 분리 구조체의 제2 변(180b)은 제3 및 제4 핀형 패턴(310, 410)의 단변과 마주볼 수 있다.
제1 소자 분리 구조체(180) 및 제1 게이트 구조체(120)는 제2 방향(Y)으로 정렬될 수 있다. 제1 소자 분리 구조체(180)는 제1 게이트 구조체(120)가 제2 방향(Y)으로 연장되는 연장선 상에 배치된다.
제1 소자 분리 구조체(180)는 하부 층간 절연막(191)에 포함된 제1 분리 트렌치(180t) 내에 배치될 수 있다. 제1 소자 분리 구조체(180)는 제1 분리 트렌치(180t)를 채울 수 있다. 제1 분리 트렌치(180t)는 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 사이에 형성될 수 있다.
제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 사이에서, 제2 방향(Y)으로 연장되는 제1 분리 트렌치(180t)의 측벽은 제1 더미 스페이서(185), 하부 층간 절연막(191), 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)에 의해 정의될 수 있다.
제1 소자 분리 구조체(180)의 상면의 높이는 제3 및 제4 핀형 패턴(310, 410)의 상면의 높이보다 높다. 예를 들어, 제1 소자 분리 구조체(180)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 제1 소자 분리 구조체(180)의 상면은 제2 내지 제4 게이트 구조체(220, 320, 420)의 상면과 동일 평면에 놓일 수 있다.
도 3에서, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)에 의해 정의되는 제1 분리 트렌치(180t)의 측벽 사이의 폭은 기판(100)에서 멀어짐에 따라 증가하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 4에서, 제1 방향(X)으로 연장되는 제1 분리 트렌치(180t)의 측벽의 일부는 필드 절연막(105)에 의해 정의될 수 있다. 제1 분리 트렌치(180t)의 일부는 필드 절연막(105) 내로 만입될 수 있지만, 이에 제한되는 것은 아니다.
제1 분리 트렌치(180t)의 바닥면은 필드 절연막(105)과, 기판(100) 및 남은 핀(RF)에 의해 정의될 수 있다. 남은 핀(RF)은 제1 분리 트렌치(180t)를 형성하는 식각 공정에서 핀형 패턴 부분이 제거되고, 남은 부분일 수 있다. 도시된 것과 달리, 남은 핀(RF)이 없을 수 있음은 물론이다.
제1 소자 분리 구조체(180)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 제1 소자 분리 구조체(180)는 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 더미 스페이서(185)는 제1 게이트 스페이서(140)와 동일한 물질을 포함할 수 있다. 도시된 것과 달리, 제1 소자 분리 구조체(180)의 측벽 상에, 제1 더미 스페이서(185)가 배치되지 않을 수도 있다.
게이트 절연 지지체(160)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이의 필드 절연막(105) 상에 배치될 수 있다. 게이트 절연 지지체(160)는 제1 및 제3 핀형 패턴(110, 310)과 제2 방향(Y)으로 이격되어 배치될 수 있다.
게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180) 사이에 배치될 수 있다. 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180) 사이의 필드 절연막(105) 상에 배치될 수 있다.
게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180)를 분리할 수 있다. 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180) 사이를 가로지를 수 있다. 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180)는 게이트 절연 지지체(160)를 사이에 두고, 제2 방향(Y)으로 배치될 수 있다.
게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180)와 접촉한다. 게이트 절연 지지체(160)는 제1 방향(X)으로 연장되는 제1 변(160a)와, 제2 방향(Y)으로 연장되는 제2 변(160b)를 포함한다. 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180)는 게이트 절연 지지체의 제1 변(160a)과 접촉한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연 지지체(160)의 제1 방향(X)으로의 폭(W22)은 제1 게이트 구조체(120)의 제1 방향(X)으로의 폭(W21)보다 크거나 같은 수 있다.
예시적으로, 도 1 및 도 5는 게이트 절연 지지체(160)의 제1 방향(X)으로의 폭(W22)은 제1 게이트 구조체(120)의 제1 방향(X)으로의 폭(W21)보다 큰 것을 나타내고 있다.
또한, 도 1 및 도 5에서, 게이트 절연 지지체(160)는 제2 및 제3 게이트 구조체(220, 320)와 접촉하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
게이트 절연 지지체(160)는 하부 층간 절연막(191)에 포함된 절연 트렌치(160t) 내에 배치될 수 있다. 게이트 절연 지지체(160)는 절연 트렌치(160t)를 채울 수 있다. 도 4 및 도 5에서, 제1 절연 트렌치(160t)의 측벽의 일부는 필드 절연막(105) 내로 만입되어, 필드 절연막(105)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다.
도 4에서, 필드 절연막(105)에 의해 정의되는 제1 분리 트렌치(180t)의 바닥면은 제1 절연 트렌치(160t)의 바닥면보다 기판(100)에 더 가까운 것으로 도시되었지만, 이에 제한되는 것은 아니다.
게이트 절연 지지체(160)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 도 4 및 도 5에서, 게이트 절연 지지체(160)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 4에서, 제1 게이트 절연막(135)은 게이트 절연 지지체(160)의 측벽을 따라 연장되지 않는다. 제1 게이트 전극(130)은 게이트 절연 지지체(160)와 접촉할 수 있다. 도 5에서, 게이트 절연 지지체(160)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 게이트 절연 지지체(160)의 상면은 제2 내지 제4 게이트 구조체(220, 320, 420)의 상면과 동일 평면에 놓일 수 있다.
상부 층간 절연막(192)은 하부 층간 절연막(191)과, 게이트 절연 지지체(160)와, 제1 소자 분리 구조체(180)와, 제1 내지 제4 게이트 구조체(120, 220, 320, 420) 상에 형성된다. 층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함한다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(135)은 게이트 절연 지지체(160)의 측벽을 따라 연장되는 부분을 포함한다.
제1 게이트 절연막(135)은 제1 게이트 전극(130) 및 게이트 절연 지지체(160) 사이로 연장될 수 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 제1 내지 제4 게이트 트렌치(140t, 240t, 340t, 440t)의 일부를 채울 수 있다.
제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 각각 게이트 전극(130, 230, 330, 430)이 형성되고 남은 게이트 트렌치(140t, 240t, 340t, 440t)를 채울 수 있다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)의 상면은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)의 상면과 동일 평면에 놓일 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)과 제1 내지 제4 게이트 스페이서(140, 240, 340, 440) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면은 게이트 절연 지지체(도 5의 160)의 상면 및 제1 소자 분리 구조체(도 3의 180)의 상면과 동일 평면에 놓일 수 있다. 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 각각 캡핑 패턴(145, 245, 345, 445)를 포함하지 않을 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연 지지체(160) 및 필드 절연막(105) 사이에, 필드 절연막(105)의 상면으로부터 돌출된 연결 스페이서(120cs)를 더 포함할 수 있다.
연결 스페이서(120cs)는 게이트 절연 지지체(160) 내로 만입되어 있을 수 있다. 예를 들어, 연결 스페이서(120cs)의 높이는 제2 내지 제4 게이트 스페이서(240, 340, 440)의 높이보다 작다. 연결 스페이서(120cs)의 바닥면과, 제2 내지 제4 게이트 스페이서(240, 340, 440)의 바닥면은 필드 절연막(105)과 접할 수 있으므로, 제2 내지 제4 게이트 스페이서(240, 340, 440)의 상면은 연결 스페이서(120cs)의 상면보다 높다.
또한, 연결 스페이서(120cs)는 제1 게이트 구조체(120)와 직접 연결된다. 연결 스페이서(120cs)는 제1 소자 분리 구조체(180)의 측벽 상에 배치된 제1 더미 스페이서(185)와 직접 연결된다. 연결 스페이서(120cs)는 제1 게이트 구조체(120)와 접촉한다. 연결 스페이서(120cs)는 제1 게이트 스페이서(140)와 동일한 물질을 포함한다.
게이트 절연 지지체(160)의 바닥면은 필드 절연막(105) 및 연결 스페이서(120cs)에 의해 정의될 수 있다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연 지지체(160)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)의 일부가 개재될 수 있다.
절연 트렌치(160t)의 바닥면은 필드 절연막(105)에 의해 정의되는 제1 부분과, 하부 층간 절연막(191)에 의해 정의되는 제2 부분을 포함한다. 게이트 절연 지지체(160)의 제2 부분은 게이트 절연 지지체(160)의 제1 부분을 사이에 두고 제1 방향(X)으로 배치될 수 있다.
바닥면이 필드 절연막(105)에 의해 정의되는 게이트 절연 지지체(160)는 필드 절연막(105)과 접촉할 수 있다. 바닥면이 하부 층간 절연막(191)에 의해 정의되는 게이트 절연 지지체(160)는 필드 절연막(105)과 접촉하지 않을 수 있다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12 및 도 13을 참고하면, 제1 핀형 패턴(110)과, 제3 핀형 패턴(310) 사이의 기판(100) 내에, 깊은 트렌치(DT)가 형성될 수 있다.
깊은 트렌치(DT)는 제1 핀형 패턴의 장변(도 1의 110a) 및 제3 핀형 패턴의 장변(도 1의 310a)을 정의하는 핀 트렌치(FT)보다 깊을 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채우고 있다.
게이트 절연 지지체(160)는 깊은 트렌치(DT)를 채우는 필드 절연막(105) 상에 형성될 수 있다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이에, 기판(100)으로부터 돌출된 돌출 패턴(FP)을 더 포함할 수 있다.
돌출 패턴(FP)의 높이는 제1 핀형 패턴(110)의 높이 및 제3 핀형 패턴(310)의 높이보다 작다. 돌출 패턴(FP)의 높이는 제1 게이트 전극(130)과 중첩되는 부분의 필드 절연막(105)의 높이보다 작다.
다르게 설명하면, 돌출 패턴(FP)의 상면은 필드 절연막(105)에 의해 덮일 수 있다. 돌출 패턴(FP)는 예를 들어, 제1 방향(도 1의 X)으로 연장될 수 있지만, 이에 제한되는 것은 아니다.
게이트 절연 지지체(160)의 바닥면이 돌출 패턴(FP)의 상면보다 높은 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 절연 지지체(160)가 돌출 패턴(FP)과 접촉할 수 있음은 물론이다. 이와 같은 경우, 돌출 패턴(FP)의 상면은 필드 절연막(105)에 의해 덮이지 않는다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 층간 절연막(190)을 관통하여 형성되는 컨택(195)를 포함할 수 있다.
컨택(195)은 각각의 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)과 연결될 수 있다. 컨택(195)는 제1 내지 제4 게이트 구조체(120, 220, 320, 420)와 접촉하지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
컨택(195)는 하나의 구조체로 이루어진 것으로 도시하였지만, 이에 제한되는 것은 아니다. 컨택(195)는 기판(100)의 두께 방향으로 배열된 복수의 구조체를 포함할 수 있음은 물론이다.
컨택(195)는 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 컨택(195)과 에피택셜 패턴(150, 250) 사이에, 실리사이드막이 형성될 수도 있다.
도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 핀-컷 트렌치(ST)를 채우는 필드 절연막(105)의 상면의 높이는 제1 핀형 패턴(110)의 상면의 높이 및 제2 핀형 패턴(210)의 상면의 높이와 같거나 높을 수 있다.
제1 핀형 패턴의 단변(110b)을 정의하는 제1 핀형 패턴(110)의 측벽과, 제2 핀형 패턴의 단변(210b)을 정의하는 제2 핀형 패턴(210)의 측벽은 필드 절연막(105)에 의해 덮일 수 있다.
다르게 설명하면, 제1 게이트 구조체(120)는 제1 핀형 패턴의 단변(도 1의 110b)을 정의하는 제1 핀형 패턴(110)의 측벽을 덮지 않는다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(도 1의 210b)을 정의하는 제2 핀형 패턴(210)의 측벽을 덮지 않는다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 20은 도 19의 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연 지지체(160)의 제1 방향(X)으로의 폭은 제1 게이트 구조체(120)의 제1 방향(X)으로의 폭보다 작거나 같을 수 있다.
게이트 절연 지지체(160)는 제1 더미 스페이서(185) 사이에 형성될 수 있다. 제1 더미 스페이서(185)는 게이트 절연 지지체(160)의 측벽 상에 배치될 수 있다. 제1 더미 스페이서(185)는 게이트 절연 지지체(160) 및 제1 소자 분리 구조체(180)의 측벽을 따라 연장될 수 있다.
절연 트렌치(160t)는 제1 더미 스페이서(185)와 정렬되어 형성될 수 있다. 반도체 장치 제조 과정에서, 절연 트렌치(160t)는 제1 더미 스페이서(185)를 마스크로 이용하여 형성될 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 22는 도 21의 B - B를 따라 절단한 단면도이다. 도 23은 도 21의 D - D를 따라 절단한 단면도이다. 도 24는 도 21의 F - F를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21 내지 도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제5 핀형 패턴(510)과, 제2 소자 분리 구조체(181)와, 연결 분리 구조체(182)를 더 포함할 수 있다.
제5 핀형 패턴(510)은 기판(100)으로부터 돌출되어 있을 수 있다. 제5 핀형 패턴(510)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제5 핀형 패턴(510)은 제1 방향(X)으로 연장되는 장변(510a)과, 제2 방향(Y)으로 연장되는 단변(510b)를 포함할 수 있다.
제5 핀형 패턴(510)은 제3 및 제4 핀형 패턴(310, 410)과 길이 방향인 제1 방향(X)으로 정렬될 수 있다. 제3 내지 제5 핀형 패턴(310, 410, 510)은 제1 방향(X)으로 순차적으로 배치될 수 있다. 제4 핀형 패턴(410)은 제3 핀형 패턴(310) 및 제5 핀형 패턴(510) 사이에 배치될 수 있다. 제4 핀형 패턴(410) 및 제5 핀형 패턴(510)은 제2 분리 트렌치(181t)에 의해 분리될 수 있다. 제3 내지 제5 핀형 패턴(310, 410, 510)은 동일한 도전형의 트랜지스터가 형성되는 영역에 배치된다.
제2 게이트 구조체(220)는 제2 핀형 패턴(210)과 교차하지만, 제4 및 제5 핀형 패턴(410, 510)과 교차하지 않을 수 있다. 제2 게이트 구조체(220)는 게이트 절연 지지체(160)까지 연장될 수 있다. 제4 게이트 구조체(420)는 제2 및 제5 핀형 패턴(210, 510) 상에서, 제2 및 제5 핀형 패턴(210, 510)과 교차할 수 있다.
제4 에피택셜 패턴(450)은 제4 핀형 패턴(410) 상에 형성될 수 있다. 제5 에피택셜 패턴(550)은 제5 핀형 패턴(510) 상에 형성될 수 있다.
제2 소자 분리 구조체(181)는 제4 핀형 패턴(410) 및 제5 핀형 패턴(510) 사이에 배치될 수 있다. 제4 핀형 패턴(410)은 제1 소자 분리 구조체(180) 및 제2 소자 분리 구조체(181) 사이에 배치될 수 있다. 제2 소자 분리 구조체(181)는 제4 및 제5 핀형 패턴(410, 510)의 단변 사이에 배치될 수 있다.
제2 소자 분리 구조체(181)는 제4 핀형 패턴(410) 및 제5 핀형 패턴(510)을 분리시킬 수 있다. 제1 및 제2 소자 분리 구조체(180, 181)는 제3 게이트 구조체(320) 및 제4 게이트 구조체(420) 사이에 배치될 수 있다.
제2 소자 분리 구조체(181)는 제1 방향(X)으로 연장되는 제1 변(181a)과, 제2 방향(Y)으로 연장되는 제2 변(181b)을 포함한다. 제2 소자 분리 구조체의 제1 변(181a)는 제2 게이트 구조체의 단변(220b)와 마주볼 수 있다. 제2 소자 분리 구조체의 제2 변(181b)은 제4 및 제5 핀형 패턴(410, 510)의 단변과 마주볼 수 있다.
제2 소자 분리 구조체(181) 및 제2 게이트 구조체(220)는 제2 방향(Y)으로 정렬될 수 있다. 제2 소자 분리 구조체(181)는 제2 게이트 구조체(220)가 제2 방향(Y)으로 연장되는 연장선 상에 배치된다.
제2 소자 분리 구조체(181)는 하부 층간 절연막(191)에 포함된 제2 분리 트렌치(181t) 내에 배치될 수 있다. 제2 소자 분리 구조체(181)는 제2 분리 트렌치(181t)를 채울 수 있다.
제2 분리 트렌치(181t)는 제4 에피택셜 패턴(450) 및 제5 에피택셜 패턴(550) 사이에 형성될 수 있다. 제4 에피택셜 패턴(450) 및 제5 에피택셜 패턴(550) 사이에서, 제2 방향(Y)으로 연장되는 제2 분리 트렌치(181t)의 측벽은 제2 더미 스페이서(186), 하부 층간 절연막(191), 제4 핀형 패턴(410) 및 제5 핀형 패턴(510)에 의해 정의될 수 있다.
제2 소자 분리 구조체(181)의 상면의 높이는 제4 및 제5 핀형 패턴(410, 510)의 상면의 높이보다 높다. 예를 들어, 제2 소자 분리 구조체(181)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제2 소자 분리 구조체(181)의 상면은 제3 및 제4 게이트 구조체(320, 420)의 상면과 동일 평면에 놓일 수 있다.
도 22에서, 제4 핀형 패턴(410) 및 제5 핀형 패턴(510)에 의해 정의되는 제2 분리 트렌치(181t)의 측벽 사이의 폭은 기판(100)에서 멀어짐에 따라 증가하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 24에서, 제1 방향(X)으로 연장되는 제2 분리 트렌치(181t)의 측벽의 일부는 필드 절연막(105)에 의해 정의될 수 있다. 제2 분리 트렌치(181t)의 일부는 필드 절연막(105) 내로 만입될 수 있지만, 이에 제한되는 것은 아니다.
제2 분리 트렌치(181t)의 바닥면은 필드 절연막(105)과, 기판(100) 및 남은 핀(RF)에 의해 정의될 수 있다. 남은 핀(RF)은 제2 분리 트렌치(181t)를 형성하는 식각 공정에서 핀형 패턴 부분이 제거되고, 남은 부분일 수 있다. 도시된 것과 달리, 남은 핀(RF)이 없을 수 있음은 물론이다.
도 24에서, 필드 절연막(105)에 의해 정의되는 제2 분리 트렌치(181t)의 바닥면은 제1 절연 트렌치(160t)의 바닥면보다 기판(100)에 더 가까운 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제2 소자 분리 구조체(181)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 제2 소자 분리 구조체(181)는 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 더미 스페이서(186)는 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다. 도시된 것과 달리, 제2 소자 분리 구조체(181)의 측벽 상에, 제2 더미 스페이서(186)가 배치되지 않을 수도 있다.
연결 분리 구조체(182)는 제1 소자 분리 구조체(180)와 제2 소자 분리 구조체(181) 사이에 배치될 수 있다. 연결 분리 구조체(182)는 제1 소자 분리 구조체(180)와 제2 소자 분리 구조체(181) 사이를 연결할 수 있다. 제2 소자 분리 구조체(181)는 연결 분리 구조체(182)에 의해 제1 소자 분리 구조체(180)와 연결될 수 있다.
연결 분리 구조체(182)는 제1 소자 분리 구조체(180)의 상부와 제2 소자 분리 구조체(181)의 상부를 연결할 수 있다. 연결 분리 구조체(182)의 상면은 제1 및 제2 소자 분리 구조체(180, 181)의 상면과 동일 평면에 놓일 수 있다.
연결 분리 구조체(182)는 제4 핀형 패턴(410) 및 제4 에피택셜 패턴(450)을 덮을 수 있다. 연결 분리 구조체(182)와 제4 핀형 패턴(410) 사이에, 하부 층간 절연막(191)의 일부가 배치될 수 있다.
예를 들어, 연결 분리 구조체(182)와 제4 에피택셜 패턴(450) 사이에, 하부 층간 절연막(191)의 일부가 배치될 수 있다. 다르게 설명하면, 제1 및 제2 소자 분리 구조체(180, 181)의 바닥면을 기준으로, 연결 분리 구조체(182)의 하면은 제4 핀형 패턴(410)의 상면 및 제4 에피택셜 패턴(450)의 상면보다 높다.
제1 및 제2 소자 분리 구조체(180, 181)와, 연결 분리 구조체(182)는 통합 분리 구조체(180ST)에 포함될 수 있다. 일 예로, 제1 및 제2 소자 분리 구조체(180, 181)와, 연결 분리 구조체(182)는 동일한 공정 과정에서 형성되어, 통합 구조(integral structure)일 수 있다.
연결 분리 구조체(182)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180) 사이와, 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181) 사이에 배치될 수 있다. 게이트 절연 지지체(160)는 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180) 사이와, 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181) 사이의 필드 절연막(105) 상에 배치될 수 있다.
게이트 절연 지지체(160)는 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181)를 분리할 수 있다. 게이트 절연 지지체(160)는 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181) 사이를 가로지를 수 있다. 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181)는 게이트 절연 지지체(160)를 사이에 두고, 제2 방향(Y)으로 배치될 수 있다.
게이트 절연 지지체(160)는 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181)와 접촉한다. 게이트 절연 지지체(160)는 연결 분리 구조체(182)와 접촉할 수 있다.
게이트 절연 지지체(160)는 제1 방향(X)으로 연장되는 제1 변(160a)와, 제2 방향(Y)으로 연장되는 제2 변(160b)를 포함한다. 제2 게이트 구조체(220) 및 제2 소자 분리 구조체(181)는 게이트 절연 지지체의 제1 변(160a)과 접촉한다. 연결 분리 구조체(182)는 게이트 절연 지지체의 제1 변(160a)과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연 지지체(160)의 제1 방향(X)으로의 폭은 제1 게이트 구조체(120)의 제1 방향(X)으로의 폭 및 제2 게이트 구조체(220)의 제1 방향(X)으로의 폭보다 크다. 또한, 도 23에서, 게이트 절연 지지체(160)는 제3 및 제4 게이트 구조체(320, 420)와 접촉하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 21 내지 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 연결 분리 구조체(182)는 제4 에피택셜 패턴(450)과 접촉할 수 있다.
연결 분리 구조체(182)를 형성하기 위한 식각 공정에서, 제4 에피택셜 패턴(450)의 상면이 노출될 수 있다. 노출된 제4 에피택셜 패턴(450) 상에 연결 분리 구조체(182)가 형성될 수 있다.
도 26을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 연결 분리 구조체(182)의 일부는 제4 에피택셜 패턴(450) 내로 만입될 수 있다.
연결 분리 구조체(182)를 형성하기 위한 식각 공정에서, 제4 에피택셜 패턴(450)의 일부가 식각될 수 있다. 일부가 식각된 제4 에피택셜 패턴(450) 상에 연결 분리 구조체(182)가 형성될 수 있다.
도 27은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 28은 도 27의 B - B를 따라서 절단한 단면도이다. 설명의 편의상, 도 21 내지 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 27 및 도 28을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(180)는 제2 소자 분리 구조체(181)와 분리된다.
제1 소자 분리 구조체(180) 및 제2 소자 분리 구조체(181) 사이에, 제1 소자 분리 구조체(180) 및 제2 소자 분리 구조체(181)를 연결하는 연결 분리 구조체가 배치되지 않는다.
제4 핀형 패턴(410) 및 제4 에피택셜 패턴(450) 상에, 제1 소자 분리 구조체(180) 및 제2 소자 분리 구조체(181)를 연결하는 연결 분리 구조체가 배치되지 않는다.
도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하는 개략적인 평면도이다. 도 30은 도 29의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 29 및 도 30을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120)는 제1 소자 분리 구조체(180)와 접촉할 수 있다.
제1 게이트 구조체의 단변(120b)은 제1 소자 분리 구조체의 제2 변(180b)와 접촉할 수 있다. 서로 접촉된 제1 게이트 구조체(120) 및 제1 소자 분리 구조체(180)는 제2 방향(Y)을 따라 일렬로 정렬될 수 있다.
제1 게이트 전극(130), 제1 게이트 절연막(135) 및 제1 캡핑 패턴(145)은 제1 소자 분리 구조체(180)와 접촉할 수 있다.
도 31 내지 34은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 31을 참고하면, 제1 방향(X)으로 정렬된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 형성된다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X)으로 이격되어 있다.
제1 방향(X)으로 길게 연장된 프리 핀(F1)이 형성된다. 프리 핀(F1)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 제2 방향(Y)으로 이격되어 있다.
도 32를 참고하면, 프리 게이트 구조체(120SG) 및 제3 게이트 구조체(320)는 제1 핀형 패턴(110) 및 프리 핀(F1) 상에 형성된다.
프리 게이트 구조체(120SG) 및 제3 게이트 구조체(320)는 각각 제1 핀형 패턴(110) 및 프리 핀(F1)과 교차한다. 프리 게이트 구조체(120SG)는 제1 핀형 패턴의 단변(110b)을 포함하는 제1 핀형 패턴(110)의 종단과 중첩된다. 제3 게이트 구조체(320)는 제1 핀형 패턴(110)의 종단과 중첩되지 않는다.
제2 게이트 구조체(220) 및 제4 게이트 구조체(420)는 제2 핀형 패턴(210) 및 프리 핀(F1) 상에 형성된다.
제2 게이트 구조체(220) 및 제4 게이트 구조체(420)는 각각 제2 핀형 패턴(210) 및 프리 핀(F1)과 교차한다. 제2 게이트 구조체(220)는 제2 핀형 패턴의 단변(210b)을 포함하는 제2 핀형 패턴(210)의 종단과 중첩된다. 제4 게이트 구조체(420)는 제2 핀형 패턴(210)의 종단과 중첩되지 않는다.
일 예로, 프리 게이트 구조체(120SG)는 RMG(replacement metal gate) 공정에 의해 형성된 게이트 전극을 포함할 수 있다. 다른 예로, 프리 게이트 구조체(120SG)는 RMG 공정 이전의 더미 몰드 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 프리 게이트 구조체(120SG)는 RMG 공정에 의해 형성된 게이트 전극을 포함하는 것으로 설명한다.
도 33을 참고하면, 프리 게이트 구조체(120SG)을 절단하는 게이트 절연 지지체(160)가 형성된다.
게이트 절연 지지체(160)는 프리 게이트 구조체(120SG)를 제1 게이트 구조체(120)와, 제5 게이트 구조체(120SG)로 분리할 수 있다.
제1 게이트 구조체(120)는 제1 핀형 패턴(110)과 교차한다. 제5 게이트 구조체(120SG)는 프리 핀(F1)과 교차한다.
도 34를 참고하면, 제5 게이트 구조체(120SG) 및 프리 핀(F1)의 일부가 제거될 수 있다.
프리 핀(F1)의 일부가 제거됨으로써, 프리 핀(F1)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)으로 분리될 수 있다.
제5 게이트 구조체(120SG) 및 프리 핀(F1)이 제거된 위치에, 제1 소자 분리 구조체(180)가 형성될 수 있다.
게이트 절연 구조체(160)는 제1 소자 분리 구조체(180) 및 제1 게이트 구조체(120)와 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
120, 220, 320, 420: 게이트 구조체 130, 230, 330, 430: 게이트 전극
160: 게이트 절연 지지체 180, 181, 182: 소자 분리 구조체
110, 210, 310, 410, 510: 핀형 패턴

Claims (20)

  1. 제1 분리 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    제2 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴;
    상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체; 및
    상기 제2 분리 트렌치를 채우고, 상기 제1 게이트 구조체의 단변과 마주보는 제1 소자 분리 구조체를 포함하고,
    상기 제1 소자 분리 구조체는 상기 제1 게이트 구조체와 상기 제2 방향으로 정렬되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이에 배치되는 필드 절연막과,
    상기 제1 소자 분리 구조체 및 상기 제1 게이트 구조체 사이의 상기 필드 절연막 상에, 상기 제1 소자 분리 구조체 및 상기 제1 게이트 구조체와 접촉하는 게이트 절연 지지체를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 절연 지지체의 상기 제1 방향으로의 폭은 상기 제1 게이트 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 게이트 구조체는 상기 필드 절연막의 상면을 따라 연장되는 고유전율 절연막과, 상기 고유전율 절연막 상의 게이트 전극을 포함하고,
    상기 고유전율 절연막은 상기 게이트 절연 지지체의 측벽을 따라 비연장되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 소자 분리 구조체는 상기 제1 게이트 구조체와 접촉하고,
    상기 제1 소자 분리 구조체 및 상기 제1 게이트 구조체는 상기 제2 방향으로 정렬되는 반도체 장치.
  6. 제1 항에 있어서,
    제3 분리 트렌치에 의해 상기 제4 핀형 패턴과 분리되는 제5 핀형 패턴과,
    상기 제3 분리 트렌치를 채우는 제2 소자 분리 구조체를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 소자 분리 구조체의 상부 및 상기 제2 소자 분리 구조체의 상부를 연결하는 연결 분리 구조체를 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 연결 분리 구조체 및 상기 제4 핀형 패턴 사이의 층간 절연막을 더 포함하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 제4 핀형 패턴 상의 에피택셜 패턴을 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제2 게이트 구조체는 상기 제4 핀형 패턴과 교차하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 소자 분리 구조체의 상면의 높이는 상기 제1 게이트 구조체의 상면의 높이와 동일한 반도체 장치.
  12. 제1 방향인 길이 방향으로 정렬된 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    제1 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴;
    상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체;
    상기 제1 핀형 패턴 및 상기 제3 핀형 패턴과 교차하는 제3 게이트 구조체; 및
    상기 제1 분리 트렌치를 채우는 제1 소자 분리 구조체로, 상기 제1 소자 분리 구조체의 상면의 높이는 상기 제3 핀형 패턴의 상면의 높이보다 높은 제1 소자 분리 구조체를 포함하고,
    상기 제1 소자 분리 구조체는 상기 제1 게이트 구조체와 상기 제2 방향으로 정렬되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 소자 분리 구조체 및 상기 제1 게이트 구조체 사이에, 상기 제1 소자 분리 구조체 및 상기 제1 게이트 구조체와 접촉하는 게이트 절연 지지체를 더 포함하고,
    상기 게이트 절연 지지체의 상기 제1 방향으로의 폭은 상기 제1 게이트 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  14. 제12 항에 있어서,
    상기 제2 게이트 구조체는 상기 제4 핀형 패턴과 교차하는 반도체 장치.
  15. 제12 항에 있어서,
    제2 분리 트렌치에 의해 상기 제4 핀형 패턴과 분리되는 제5 핀형 패턴과,
    상기 제2 분리 트렌치를 채우고, 상기 제1 소자 분리 구조체와 연결되는 제2 소자 분리 구조체를 더 포함하는 반도체 장치.
  16. nMOS 영역에 배치되고, 제1 방향인 길이 방향으로 정렬된 제1 핀형 패턴 및 제2 핀형 패턴;
    pMOS 영역에 배치되고, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 핀형 패턴;
    제1 분리 트렌치에 의해 상기 제3 핀형 패턴과 분리되는 제4 핀형 패턴;
    상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체로, 상기 제1 게이트 구조체의 일부는 상기 제1 핀형 패턴의 상면을 따라 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 일부는 상기 제2 핀형 패턴의 상면을 따라 연장되는 제2 게이트 구조체;
    상기 제1 분리 트렌치를 채우는 제1 소자 분리 구조체; 및
    상기 제1 게이트 구조체 및 상기 제1 소자 분리 구조체 사이에, 상기 제1 게이트 구조체 및 상기 제1 소자 분리 구조체와 접촉하는 게이트 절연 지지체를 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 절연 지지체의 상기 제1 방향으로의 폭은 상기 제1 게이트 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  18. 제16 항에 있어서,
    제2 분리 트렌치에 의해 상기 제4 핀형 패턴과 분리되는 제5 핀형 패턴과,
    상기 제2 분리 트렌치를 채우는 제2 소자 분리 구조체를 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 소자 분리 구조체의 상부 및 상기 제2 소자 분리 구조체의 상부를 연결하는 연결 분리 구조체를 더 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 게이트 절연 지지체는 상기 제2 소자 분리 구조체 및 상기 제2 게이트 구조체 사이를 가로지르는 반도체 장치.
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