KR102663811B1 - 집적회로 소자 및 이의 제조 방법 - Google Patents

집적회로 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판, 기판 상에서 핀형 활성 영역과 교차하며 제1 방향과 수직하고 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물, 게이트 구조물의 양측에 배치되는 소스/드레인 영역, 게이트 구조물의 단부와 접촉하는 게이트 분리 절연층, 소스/드레인 영역에 전기적으로 연결되는 제1 컨택, 및 소스/드레인 영역에 전기적으로 연결되고 제1 컨택보다 제1 방향을 따른 길이가 더 긴 제2 컨택을 포함하고, 제2 컨택은 게이트 구조물의 일 측으로부터 단부를 지나 제2 방향을 따라 연장되고 게이트 구조물의 측벽과 마주보는 제1 부분 및 게이트 분리 절연층의 측벽과 마주보는 제2 부분을 포함하고, 제1 부분의 제1 방향을 따른 제1 폭이 제2 부분의 제1 방향을 따른 제2 폭보다 더 크다.

Description

집적회로 소자 및 이의 제조 방법{INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 집적회로 소자 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는, 핀형 활성 영역에 대한 전기적 연결을 제공하는 컨택 구조물을 포함하는 집적회로 소자에 관한 것이다.
전자 제품의 휴대화 경향에 따라, 집적회로 소자의 고집적화에 대한 요구가 증가하고 있다. 이러한 집적회로 소자의 다운 스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여, 집적회로 소자의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 핀형 활성 영역을 포함하는 집적회로 소자가 제안되었다. 또한, 디자인 룰이 감소함에 따라 핀형 활성 영역에 대한 전기적 연결을 제공하는 컨택 구조물의 사이즈 또한 감소되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 디자인 룰이 감소함에 따라 감소된 사이즈를 가지면서도, 신뢰성 있는 전기적 연결을 제공하는 컨택 구조물을 포함하는 집적회로 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제1 방향과 수직하고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역; 상기 게이트 구조물의 단부와 접촉하는 게이트 분리 절연층; 상기 소스/드레인 영역에 전기적으로 연결되는 제1 컨택; 및 상기 소스/드레인 영역에 전기적으로 연결되고, 상기 제1 컨택보다 상기 제1 방향을 따른 길이가 더 긴 제2 컨택;을 포함하고, 상기 제2 컨택은, 상기 게이트 구조물의 일 측으로부터 상기 단부를 지나 상기 제2 방향을 따라 연장되고, 상기 게이트 구조물의 측벽과 마주보는 제1 부분; 및 상기 게이트 분리 절연층의 측벽과 마주보는 제2 부분;을 포함하고, 상기 제1 부분의 상기 제1 방향을 따른 제1 폭이, 상기 제2 부분의 상기 제1 방향을 따른 제2 폭보다 더 크다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제1 방향과 수직하고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역; 상기 게이트 구조물의 단부와 접촉하는 게이트 분리 절연층; 상기 소스/드레인 영역에 전기적으로 연결되고, 상기 게이트 분리 절연층을 가로지르지 않는 제1 컨택; 및 상기 소스/드레인 영역에 전기적으로 연결되고, 상기 게이트 분리 절연층을 가로질러 상기 제2 방향을 따라 연장되는 제2 컨택;을 포함하고, 상기 제1 컨택의 상기 제1 방향을 따른 폭이, 상기 제2 컨택의 상기 제1 방향을 따른 폭보다 더 크다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판; 상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제1 방향과 수직하고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 게이트 구조물; 상기 복수의 게이트 구조물 사이에 배치되는 소스/드레인 영역; 상기 기판 상에서 상기 제1 방향으로 연장되고, 상기 복수의 게이트 구조물 중에서 적어도 하나의 단부와 접촉하는 게이트 분리 절연층; 상기 소스/드레인 영역 중 하나와 전기적으로 연결되는 제1 액티브 컨택; 및 상기 소스/드레인 영역 중 하나와 전기적으로 연결되고, 이웃한 2개의 게이트 구조물들 사이로부터 상기 게이트 분리 절연층을 가로질러 다른 이웃한 2개의 게이트 구조물들 사이까지, 상기 제2 방향을 따라 연장되는 제2 액티브 컨택;을 포함하고, 상기 제2 액티브 컨택은, 상기 이웃한 2개의 게이트 구조물들 사이에 배치되는 제1 부분; 및 상기 게이트 분리 절연층과 접촉하는 제2 부분;을 포함하고, 상기 제1 부분의 상기 제1 방향을 따른 폭이, 상기 제2 부분의 상기 제1 방향을 따른 폭보다 더 크다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 게이트 구조물의 단부에서 게이트 전극과 액티브 컨택 사이의 이격 거리가 상대적으로 크도록 디자인하여, 공정 마진(margin)을 충분히 확보할 수 있다. 이에 따라, 게이트 컷 영역에서 게이트 전극을 구성하는 도전성 물질의 상승(climb)과 같은 현상에 의한 단락이 발생할 가능성을 현저하게 낮출 수 있다. 따라서, 집적회로 소자는 전기적 특성 및 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
도 2a 내지 도 2f는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, D-D' 선, E-E' 선, 및 F-F' 선을 따라 절단한 단면도이다.
도 3 내지 도 5는 각각 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
도 6a 내지 도 11c는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자 중 SRAM 소자를 나타내는 레이아웃이다.
도 13은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이고, 도 2a 내지 도 2f는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, D-D' 선, E-E' 선, 및 F-F' 선을 따라 절단한 단면도이다.
도 1 내지 도 2f를 함께 참조하면, 집적회로 소자(10)는, 핀형 활성 영역(FA)을 갖는 기판(110), 기판(110) 상에서 핀형 활성 영역(FA)과 교차하며 연장되는 게이트 구조물(120), 게이트 구조물(120)의 양측에 배치되는 소스/드레인 영역(114), 게이트 구조물(120)의 단부와 접촉하는 게이트 분리 절연층(134), 및 소스/드레인 영역(114)에 전기적으로 연결되는 액티브 컨택(CA)을 포함한다.
기판(110)은 실리콘(Si)을 포함하는 웨이퍼일 수 있다. 일부 실시예들에서, 상기 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)의 상면(110F1)으로부터 핀형 활성 영역(FA)이 돌출되도록 배치될 수 있다. 핀형 활성 영역(FA)은 상기 기판(110)의 상면(110F1)에 평행한 제1 방향(X 방향)을 따라 연장될 수 있다. 상기 기판(110) 상에는 핀형 활성 영역(FA)의 양 측벽의 하부를 덮는 소자 분리막(112)이 배치될 수 있다.
핀형 활성 영역(FA)은 p-MOS 트랜지스터를 구성하는 활성 영역일 수 있고, 또는 n-MOS 트랜지스터를 구성하는 활성 영역일 수 있다. 상기 핀형 활성 영역(FA) 및 소자 분리막(112) 상에는, 제1 방향(X 방향)으로 서로 이격되고, 기판(110)의 상면(110F1)에 평행하고 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)을 따라 연장되는 게이트 구조물(120)이 배치될 수 있다. 상기 게이트 구조물(120)은 게이트 전극(122), 게이트 절연층(124), 게이트 캡핑층(126), 및 게이트 스페이서(128)를 포함할 수 있다.
게이트 전극(122)은 제2 방향(Y 방향)을 따라 연장되는 복수의 게이트 라인(GL) 각각에 대응될 수 있다. 게이트 전극(122)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(122)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, TiAlC, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트 전극(122)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 텅스텐(W) 또는 알루미늄(Al)으로 이루어질 수 있다. 다른 실시예들에서, 상기 게이트 전극(122)은 적층 구조로서, TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(124)은 게이트 전극(122)의 바닥면과 측벽 상에서 제2 방향(Y 방향)을 따라 연장되도록 배치될 수 있다. 상기 게이트 절연층(124)은, 게이트 전극(122)과 핀형 활성 영역(FA)의 사이 및 게이트 전극(122)과 소자 분리막(112)의 상면의 사이에 개재될 수 있다. 상기 게이트 절연층(124)은 실리콘산화물, 실리콘산질화물, 실리콘산화물보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속산화물 또는 금속산질화물로 이루어질 수 있다. 예를 들어, 상기 게이트 절연층(124)으로 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄산화물(zirconium oxide), 알루미늄산화물(aluminum oxide), HfO2-Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 캡핑층(126)이 게이트 전극(122) 상에 배치될 수 있다. 상기 게이트 캡핑층(126)은 게이트 전극(122)의 상면을 커버하며, 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에서, 상기 게이트 캡핑층(126)은 실리콘질화물을 포함할 수 있다.
게이트 스페이서(128)가 게이트 전극(122)의 양 측벽 및 게이트 캡핑층(126)의 양 측벽 상에 배치될 수 있다. 상기 게이트 스페이서(128)는 게이트 전극(122)의 양 측벽 상에서 게이트 전극(122)의 연장 방향을 따라 연장될 수 있다. 게이트 전극(122)과 게이트 스페이서(128) 사이에는 게이트 절연층(124)이 개재될 수 있다. 일부 실시예들에서, 게이트 스페이서(128)는 실리콘산화물, 실리콘질화물, 실리콘산질화물, 실리콘탄질화물, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 스페이서(128)는 서로 다른 물질로 이루어진 복수 층으로 구성될 수 있다. 도면에는 게이트 스페이서(128)가 단일 층으로 구성된 것이 예시적으로 도시되었으나, 이와 달리, 상기 게이트 스페이서(128)는 게이트 전극(122)의 측벽 상에 순차적으로 적층된 제1 스페이서층, 제2 스페이서층, 및 제3 스페이서층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 스페이서층 및 상기 제3 스페이서층은 실리콘질화물, 실리콘산화물, 또는 실리콘산질화물을 포함할 수 있다. 상기 제2 스페이서층은 상기 제1 스페이서층보다 유전 상수가 낮은 절연 물질을 포함할 수 있고, 또는 상기 제2 스페이서층은 에어 갭(air gap)을 포함할 수도 있다.
소스/드레인 영역(114)이 게이트 구조물(120)의 양측의 핀형 활성 영역(FA)에 배치될 수 있다. 상기 소스/드레인 영역(114)은 예를 들어, 도핑된 SiGe, 도핑된 Ge, 도핑된 SiC, 또는 도핑된 InGaAs으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 핀형 활성 영역(FA)이 n-MOS 트랜지스터를 위한 활성 영역일 때, 소스/드레인 영역(114)은 도핑된 SiC을 포함할 수 있고, 다른 실시예들에서, 핀형 활성 영역(FA)이 p-MOS 트랜지스터를 위한 활성 영역일 때, 소스/드레인 영역(114)은 도핑된 SiGe를 포함할 수 있다.
상기 소스/드레인 영역(114)은, 게이트 구조물(120) 양측의 핀형 활성 영역(FA) 일부분을 제거하여 리세스 영역(R1)을 형성하고, 에피택시 공정에 의해 리세스 영역(R1) 내부를 채우는 반도체층을 성장시킴으로 형성될 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(114)은 복수의 경사면(114F)을 갖는 다각형 형상으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 소스/드레인 영역(114)은 서로 조성을 달리하는 복수의 반도체층으로 구성될 수 있다. 예를 들어, 상기 소스/드레인 영역(114)은 리세스 영역(R1) 내를 순차적으로 채우는 하부 반도체층, 상부 반도체층, 및 캡핑 반도체층을 포함할 수 있다. 상기 하부 반도체층, 상기 상부 반도체층, 및 상기 캡핑 반도체층은 각각 SiGe을 포함하되, Si과 Ge의 함량을 서로 달리할 수 있다.
게이트간 절연층(132)이 서로 이웃하는 게이트 구조물(120) 사이에서 소스/드레인 영역(114)을 덮도록 배치될 수 있다. 상기 게이트간 절연층(132)은 실리콘질화물, 실리콘산화물, 또는 실리콘산질화물을 포함할 수 있다.
복수의 게이트 라인(GL)이 제1 방향(X 방향)을 따라 일정한 간격으로 이격되어, 제2 방향(Y 방향)을 따라 연장되도록 배치될 수 있고, 복수의 게이트 라인(GL)은 게이트 컷 영역(CR)을 사이에 두고 제2 방향(Y 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 예를 들어, 도면에는 게이트 컷 영역(CR)이 순서대로 배치된 5개의 게이트 라인(GL)과 만나며 제1 방향(X 방향)을 따라 연장되도록 도시되었으나, 이에 한정되는 것은 아니다. 집적회로 소자(10)에서 요구하는 바에 따라, 게이트 컷 영역(CR)의 면적은 달라질 수 있다.
게이트 분리 절연층(134)이 상기 게이트 컷 영역(CR) 내에 배치될 수 있다. 상기 게이트 분리 절연층(134)은 게이트 구조물(120)의 절단된 단부와 접촉하도록 배치될 수 있고, 상기 게이트 분리 절연층(134)은 게이트 구조물(120)의 상면과 동일한 레벨에 위치하는 상면을 가질 수 있다. 상기 게이트 분리 절연층(134)은 예를 들어, 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물을 포함할 수 있다.
층간 절연막(136)이 게이트 구조물(120), 게이트간 절연층(132), 및 게이트 분리 절연층(134) 상에 배치될 수 있다. 상기 층간 절연막(136)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, TEOS(Tetra Ethyl Ortho Silicate), 또는 약 2.2 내지 약 2.4의 저유전상수를 가지는 저유전막을 포함할 수 있다.
액티브 컨택(CA)이 소스/드레인 영역(114) 상에 배치되고, 게이트 컨택(CB)이 게이트 구조물(120) 상에 배치될 수 있다.
액티브 컨택(CA)은 액티브 컨택 플러그(152) 및 도전 배리어층(154)을 포함할 수 있다. 일부 실시예들에서, 상기 액티브 컨택 플러그(152)는 Co, W, Ni, Ru, Cu, Al, 이들의 실리사이드, 및 이들의 합금 중 선택되는 적어도 하나로 이루어질 수 있다. 상기 도전 배리어층(154)은 액티브 컨택 플러그(152)의 측벽을 둘러싸도록 배치될 수 있고, 상기 도전 배리어층(154)은, 액티브 컨택 플러그(152)와 게이트 스페이서(128)의 사이, 액티브 컨택 플러그(152)와 층간 절연막(136)의 사이, 및 액티브 컨택 플러그(152)와 소스/드레인 영역(114)의 사이에 개재될 수 있다. 상기 도전 배리어층(154)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 다시 말해, 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)의 내벽 상에 도전 배리어층(154)을 각각 형성할 수 있다. 상기 도전 배리어층(154) 상에 액티브 컨택 플러그(152)를 형성하여, 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)을 채우는 제1 컨택(CA1) 및 제2 컨택(CA2)을 각각 형성할 수 있다.
상기 액티브 컨택(CA)은 제1 컨택(CA1) 및 제2 컨택(CA2)을 포함할 수 있다. 상기 제1 컨택(CA1)은 이웃하는 2개의 게이트 구조물(120) 사이에서 소스/드레인 영역(114) 상에 배치될 수 있고, 상기 제2 컨택(CA2)은 이웃하는 2개의 게이트 구조물(120) 사이로부터 게이트 분리 절연층(134)의 일 측까지 제2 방향(Y 방향)을 따라 연장될 수 있다. 선택적으로, 상기 액티브 컨택(CA)과 소스/드레인 영역(114)의 사이에는 실리사이드층(미도시)이 형성될 수 있다. 상기 실리사이드층은 코발트실리사이드, 니켈실리사이드, 텅스텐실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다.
상기 제1 컨택(CA1)의 측벽은 게이트 스페이서(128) 및 층간 절연막(136)과 접촉할 수 있고, 기판(110)의 상면(110F1)에 수직하는 제3 방향(Z 방향)으로 연장될 수 있다. 상기 제1 컨택(CA1)은 상부 폭(W11)이 하부 폭(W12)보다 더 큰 테이퍼진(tapered) 프로파일을 가질 수 있다.
상기 제2 컨택(CA2)은 이웃하는 2개의 게이트 구조물(120) 사이의 소스/드레인 영역(114) 상에 배치되며, 제2 방향(Y 방향)을 따라 연장되어 게이트 분리 절연층(134)과 접촉할 수 있다. 평면에서 보았을 때, 제2 컨택(CA2)은 제1 방향(X 방향)으로 이격된 2개의 게이트 라인(GL) 사이와, 상기 2개의 게이트 라인(GL)으로부터 제2 방향(Y 방향)으로 이격된 다른 2개의 게이트 라인(GL) 사이까지 연장되도록 배치되며, 제2 컨택(CA2)은 게이트 컷 영역(CR)과 오버랩될 수 있다.
상기 제2 컨택(CA2)은 게이트 구조물(120)의 측벽과 마주보거나 접촉하는 제1 부분(CA2a) 및 게이트 분리 절연층(134)과 마주보거나 접촉하는 제2 부분(CA2b)을 포함할 수 있다. 상기 제2 컨택(CA2)의 제1 부분(CA2a)의 제1 방향(X 방향)을 따른 제1 폭(W21)은 상기 제2 컨택(CA2)의 제2 부분(CA2b)의 제1 방향(X 방향)을 따른 제2 폭(W31)보다 더 클 수 있다. 여기서, 상기 게이트 구조물(120)의 단부와 제1 방향(X 방향)으로 동일 평면에 위치하는 제1 부분(CA2a)의 폭은 제2 부분(CA2b)의 제2 폭(W31)과 실질적으로 동일할 수 있다.
상기 제2 컨택(CA2)의 제1 부분(CA2a)과 제2 부분(CA2b)을 연결하는 제3 부분(CA2c)을 구성 요소로 더 포함할 수 있다. 상기 제2 컨택(CA2)의 제3 부분(CA2c)은 계단 형상으로 돌출된 부분을 지칭할 수 있다. 다만, 이는 설명의 편의를 위한 것으로, 실제 집적회로 소자(10)에서는 이와 다른 형상으로 형성될 수 있다.
상기 제2 컨택(CA2)의 측벽은 게이트 스페이서(128) 및 층간 절연막(136)과 접촉할 수 있고, 기판(110)의 상면(110F1)에 수직하는 제3 방향(Z 방향)으로 연장될 수 있다. 상기 제2 컨택(CA2)의 제1 부분(CA2a)은 상부 폭(W21)이 하부 폭(W22)보다 더 큰 테이퍼진 프로파일을 가질 수 있고, 이와 마찬가지로, 상기 제2 컨택(CA2)의 제2 부분(CA2b)은 상부 폭(W31)이 하부 폭(W32)보다 더 큰 테이퍼진 프로파일을 가질 수 있다.
여기서, 상기 제1 컨택(CA1) 및 상기 제2 컨택(CA2)을 비교하면 다음과 같다. 상기 제1 컨택(CA1)의 제2 방향(Y 방향)을 따른 제1 길이(L1)는 상기 제2 컨택(CA2)의 제2 방향(Y 방향)을 따른 제2 길이(L2)보다 작을 수 있다. 따라서, 상기 제1 컨택(CA1)을 숏(short) 컨택으로 지칭하고, 상기 제2 컨택(CA2)을 롱(long) 컨택으로 지칭할 수 있다. 또한, 상기 제1 컨택(CA1)은 게이트 분리 절연층(134)과 오버랩되지 않고, 상기 제2 컨택(CA2)은 상기 게이트 분리 절연층(134)을 가로지를 수 있다. 또한, 상기 제1 컨택(CA1)의 제1 방향(X 방향)을 따른 상부 폭(W11)은, 상기 제2 컨택(CA2)의 제1 부분(CA2a)의 상부 폭(W21)과 실질적으로 동일할 수 있다.
게이트 컨택(CB)은 게이트 컨택 플러그(156) 및 도전 배리어층(158)을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 컨택 플러그(156)는 Co, W, Ni, Ru, Cu, Al, 이들의 실리사이드, 및 이들의 합금 중 적어도 하나로 이루어질 수 있다. 상기 도전 배리어층(158)은 게이트 컨택 플러그(156)의 측벽을 둘러싸도록 배치될 수 있고, 상기 도전 배리어층(154)은, 게이트 컨택 플러그(156)와 게이트 스페이서(128)의 사이, 게이트 컨택 플러그(156)와 게이트 전극(122)의 사이, 및 게이트 컨택 플러그(156)와 층간 절연막(136)의 사이에 개재될 수 있다. 상기 도전 배리어층(158)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 다시 말해, 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)의 내벽 상에 도전 배리어층(158)을 각각 형성할 수 있다. 상기 도전 배리어층(158) 상에 게이트 컨택 플러그(156)를 형성함에 의해 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)을 채우는 제3 컨택(CB1) 및 제4 컨택(CB2)을 각각 형성할 수 있다.
상기 게이트 컨택(CB)은 제3 컨택(CB1) 및 제4 컨택(CB2)을 포함할 수 있다. 상기 제3 컨택(CB1)은 층간 절연막(136)을 관통하여 게이트 구조물(120) 상에 배치될 수 있다. 상기 제4 컨택(CB2)은 서로 이웃하는 게이트 구조물(120) 상에 배치될 수 있고, 상기 제4 컨택(CB2)의 측벽 일부분을 층간 절연막(136)이 둘러쌀 수 있다. 평면에서 보았을 때, 상기 제3 컨택(CB1)은 하나의 게이트 라인(GL)과 오버랩되도록 배치되며, 상기 제4 컨택(CB2)은 제1 방향(X 방향)으로 이격된 2개의 게이트 라인(GL) 및 2개의 게이트 라인(GL) 사이의 게이트간 절연층(132)과 오버랩되도록 배치될 수 있다.
도시되지는 않았지만, 층간 절연막(136) 상에는 상부 비아 및 상부 배선이 더 형성될 수 있다. 예를 들어, 상기 상부 비아는 액티브 컨택(CA)과 상기 상부 배선 사이, 또는 게이트 컨택(CB)과 상기 상부 배선 사이에 배치될 수 있다. 상기 상부 배선은 서로 다른 레벨에 위치하는 복수의 배선층의 적층 구조로 구성될 수 있고, 상기 상부 비아 및 상기 상부 배선을 둘러싸는 상부 층간 절연막이 더 형성될 수 있다.
또한, 본 발명의 기술적 사상에 따른 집적회로 소자(10)로서, 도면에 도시된 바와 같이 핀형 활성 영역(FA)을 포함하는 핀형 트랜지스터(FinFET)를 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트를 포함하는 트랜지스터(즉, MBCFET®(Multi Bridge Channel FET)), 또는 다양한 3차원(3D) 트랜지스터를 포함할 수 있다.
일반적으로, 집적회로 소자의 다운 스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여, 집적회로 소자의 신뢰성이 저하되는 문제가 발생하고 있다. 이러한 단채널 효과를 감소시키기 위하여, 핀형 활성 영역을 포함하는 집적회로 소자가 제안되었다.
최근 디자인 룰이 종래 포토리소그래피 공정의 한계치 이하로 감소함에 따라, 극자외선(Extreme UltraViolet, EUV)을 이용하는 새로운 공정이 도입되고 있다. 극자외선 공정을 통해, 상기 핀형 활성 영역 상에 배치되는 게이트 라인의 피치(pitch) 사이즈 및 상기 핀형 활성 영역에 전기적 연결을 제공하는 컨택 구조물의 사이즈는 초미세화되고 있다. 다만, 이러한 초미세화는 컨택 구조물과 이웃하는 게이트 라인(즉, 게이트 전극) 사이의 단락과 같은 문제점을 야기할 수 있다. 특히, 단락 문제는 게이트 컷 영역에 위치하는 게이트 라인의 절단된 단부와 컨택 구조물의 사이에서 주로 발생할 수 있다.
이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 상기 게이트 구조물(120)의 단부의 게이트 전극(122)과 상기 제2 컨택(CA2)의 제1 부분(CA2a) 사이의 이격 거리가, 상기 게이트 구조물(120)의 중심부의 게이트 전극(122)과 상기 제2 컨택(CA2)의 제1 부분(CA2a) 사이의 이격 거리보다 더 길도록 레이아웃을 형성한다.
즉, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 상기 게이트 구조물(120)의 절단된 단부에서, 게이트 전극(122)과 상기 제2 컨택(CA2)의 이격 거리가 상대적으로 더 크도록 디자인하여, 공정 마진(margin)을 충분히 확보할 수 있다. 이에 따라, 게이트 컷 영역(CR)에서 게이트 전극(122)을 구성하는 도전성 물질의 상승(climb)과 같은 현상에 의하여 단락이 발생할 가능성을 현저하게 낮출 수 있다.
결과적으로, 본 발명의 기술적 사상의 집적회로 소자(10)는 전기적 특성 및 신뢰성이 향상될 수 있다.
도 3 내지 도 5는 각각 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
이하에서 설명하는 집적회로 소자들(20, 30, 40)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2f에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(10, 도 1 참조)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 집적회로 소자(20)는, 핀형 활성 영역(FA)을 갖는 기판(110), 기판(110) 상에서 핀형 활성 영역(FA)과 교차하며 연장되는 게이트 구조물(120), 게이트 구조물(120)의 양측에 배치되는 소스/드레인 영역(114), 게이트 구조물(120)의 단부와 접촉하는 게이트 분리 절연층(134), 및 소스/드레인 영역(114)에 전기적으로 연결되는 액티브 컨택(CA)을 포함한다.
액티브 컨택(CA)은 제1 컨택(CA1) 및 제2 컨택(CA2_2)을 포함할 수 있다. 상기 제1 컨택(CA1)은 이웃하는 2개의 게이트 구조물(120) 사이에서 소스/드레인 영역(114) 상에 배치될 수 있고, 상기 제2 컨택(CA2_2)은 이웃하는 2개의 게이트 구조물(120) 사이로부터 게이트 분리 절연층(134)의 일 측까지 제2 방향(Y 방향)을 따라 연장될 수 있다.
상기 제2 컨택(CA2_2)은 이웃하는 2개의 게이트 구조물(120) 사이의 소스/드레인 영역(114) 상에 배치되며, 제2 방향(Y 방향)을 따라 연장되어 게이트 분리 절연층(134)과 접촉할 수 있다. 평면에서 보았을 때, 제2 컨택(CA2_2)은 제1 방향(X 방향)으로 이격된 2개의 게이트 라인(GL) 사이와, 상기 2개의 게이트 라인(GL)으로부터 제2 방향(Y 방향)으로 이격된 다른 2개의 게이트 라인(GL) 사이까지 연장되도록 배치되며, 제2 컨택(CA2_2)은 게이트 컷 영역(CR)과 오버랩될 수 있다.
상기 제2 컨택(CA2_2)은 게이트 구조물(120)의 측벽과 마주보거나 접촉하는 제1 부분(CA2a) 및 게이트 분리 절연층(134)과 마주보거나 접촉하는 제2 부분(CA2b)을 포함할 수 있다. 상기 제2 컨택(CA2_2)의 제1 부분(CA2a)의 제1 방향(X 방향)을 따른 제1 폭(W21)은 상기 제2 컨택(CA2_2)의 제2 부분(CA2b)의 제1 방향(X 방향)을 따른 제2 폭(W31)보다 더 클 수 있다. 여기서, 상기 게이트 구조물(120)의 단부와 제1 방향(X 방향)으로 동일 평면에 위치하는 제1 부분(CA2a)의 폭은 제2 부분(CA2b)의 제2 폭(W31)과 실질적으로 동일할 수 있다.
상기 제2 컨택(CA2_2)의 제1 부분(CA2a)과 제2 부분(CA2b)을 연결하는 제3 부분(CA2c)을 구성 요소로 더 포함할 수 있다. 상기 제2 컨택(CA2_2)의 제3 부분(CA2c)의 제1 방향(X 방향)을 따른 폭은, 제1 부분(CA2a)으로부터 제2 부분(CA2b)에 가까워질수록 좁아질 수 있다. 즉, 상기 제2 컨택(CA2_2)의 제3 부분(CA2c)은 경사진 측벽을 가질 수 있다.
여기서, 상기 제1 컨택(CA1) 및 상기 제2 컨택(CA2_2)을 비교하면 다음과 같다. 상기 제1 컨택(CA1)의 제2 방향(Y 방향)을 따른 제1 길이(L1)는 상기 제2 컨택(CA2_2)의 제2 방향(Y 방향)을 따른 제2 길이(L2)보다 작을 수 있다. 또한, 상기 제1 컨택(CA1)은 게이트 분리 절연층(134)과 오버랩되지 않고, 상기 제2 컨택(CA2_2)은 상기 게이트 분리 절연층(134)을 가로지를 수 있다. 또한, 상기 제1 컨택(CA1)의 제1 방향(X 방향)을 따른 상부 폭(W11)은, 상기 제2 컨택(CA2_2)의 제1 부분(CA2a)의 상부 폭(W21)과 실질적으로 동일할 수 있다.
도 4를 참조하면, 집적회로 소자(30)는, 핀형 활성 영역(FA)을 갖는 기판(110), 기판(110) 상에서 핀형 활성 영역(FA)과 교차하며 연장되는 게이트 구조물(120), 게이트 구조물(120)의 양측에 배치되는 소스/드레인 영역(114), 게이트 구조물(120)의 단부와 접촉하는 게이트 분리 절연층(134), 및 소스/드레인 영역(114)에 전기적으로 연결되는 액티브 컨택(CA)을 포함한다.
액티브 컨택(CA)은 제1 컨택(CA1_3) 및 제2 컨택(CA2_3)을 포함할 수 있다. 상기 제1 컨택(CA1_3)은 이웃하는 2개의 게이트 구조물(120) 사이에서 소스/드레인 영역(114) 상에 배치될 수 있고, 상기 제2 컨택(CA2_3)은 이웃하는 2개의 게이트 구조물(120) 사이로부터 게이트 분리 절연층(134)의 일 측까지 제2 방향(Y 방향)을 따라 연장될 수 있다. 상기 제1 컨택(CA1_3)의 모서리는 라운드진(rounded) 형상일 수 있다.
상기 제2 컨택(CA2_3)은 이웃하는 2개의 게이트 구조물(120) 사이의 소스/드레인 영역(114) 상에 배치되며, 제2 방향(Y 방향)을 따라 연장되어 게이트 분리 절연층(134)과 접촉할 수 있다. 평면에서 보았을 때, 제2 컨택(CA2_3)은 제1 방향(X 방향)으로 이격된 2개의 게이트 라인(GL) 사이와, 상기 2개의 게이트 라인(GL)으로부터 제2 방향(Y 방향)으로 이격된 다른 2개의 게이트 라인(GL) 사이까지 연장되도록 배치되며, 제2 컨택(CA2_3)은 게이트 컷 영역(CR)과 오버랩될 수 있다.
상기 제2 컨택(CA2_3)은 게이트 구조물(120)의 측벽과 마주보거나 접촉하는 제1 부분(CA2a) 및 게이트 분리 절연층(134)과 마주보거나 접촉하는 제2 부분(CA2b)을 포함할 수 있다. 상기 제2 컨택(CA2_3)의 제1 부분(CA2a)의 제1 방향(X 방향)을 따른 제1 폭(W21)은 상기 제2 컨택(CA2_3)의 제2 부분(CA2b)의 제1 방향(X 방향)을 따른 제2 폭(W31)보다 더 클 수 있다. 여기서, 상기 게이트 구조물(120)의 단부와 제1 방향(X 방향)으로 동일 평면에 위치하는 제1 부분(CA2a)의 폭은 제2 부분(CA2b)의 제2 폭(W31)과 실질적으로 동일할 수 있다.
상기 제2 컨택(CA2_3)의 제1 부분(CA2a)과 제2 부분(CA2b)을 연결하는 제3 부분(CA2c)을 구성 요소로 더 포함할 수 있다. 상기 제2 컨택(CA2_3)의 제3 부분(CA2c)은 라운드진 형상으로 돌출된 부분을 지칭할 수 있다. 따라서, 상기 제2 컨택(CA2_3)은 전체적으로 땅콩 모양의 형상을 가질 수 있다.
여기서, 상기 제1 컨택(CA1_3) 및 상기 제2 컨택(CA2_3)을 비교하면 다음과 같다. 상기 제1 컨택(CA1_3)의 제2 방향(Y 방향)을 따른 제1 길이(L1)는 상기 제2 컨택(CA2_3)의 제2 방향(Y 방향)을 따른 제2 길이(L2)보다 작을 수 있다. 또한, 상기 제1 컨택(CA1_3)은 게이트 분리 절연층(134)과 오버랩되지 않고, 상기 제2 컨택(CA2_3)은 상기 게이트 분리 절연층(134)을 가로지를 수 있다. 또한, 상기 제1 컨택(CA1_3)의 제1 방향(X 방향)을 따른 상부 폭(W11)은, 상기 제2 컨택(CA2_3)의 제1 부분(CA2a)의 상부 폭(W21)과 실질적으로 동일할 수 있다.
도 5를 참조하면, 집적회로 소자(40)는, 핀형 활성 영역(FA)을 갖는 기판(110), 기판(110) 상에서 핀형 활성 영역(FA)과 교차하며 연장되는 게이트 구조물(120), 게이트 구조물(120)의 양측에 배치되는 소스/드레인 영역(114), 게이트 구조물(120)의 단부와 접촉하는 게이트 분리 절연층(134), 및 소스/드레인 영역(114)에 전기적으로 연결되는 액티브 컨택(CA)을 포함한다.
액티브 컨택(CA)은 제1 컨택(CA1) 및 제2 컨택(CA2_4)을 포함할 수 있다. 상기 제1 컨택(CA1)은 이웃하는 2개의 게이트 구조물(120) 사이에서 소스/드레인 영역(114) 상에 배치될 수 있고, 상기 제2 컨택(CA2_4)은 이웃하는 2개의 게이트 구조물(120) 사이로부터 게이트 분리 절연층(134)의 일 측까지 제2 방향(Y 방향)을 따라 연장될 수 있다.
상기 제2 컨택(CA2_4)은 이웃하는 2개의 게이트 구조물(120) 사이의 소스/드레인 영역(114) 상에 배치되며, 제2 방향(Y 방향)을 따라 연장되어 게이트 분리 절연층(134)과 접촉할 수 있다. 평면에서 보았을 때, 제2 컨택(CA2_4)은 제1 방향(X 방향)으로 이격된 2개의 게이트 라인(GL) 사이와, 상기 2개의 게이트 라인(GL)으로부터 제2 방향(Y 방향)으로 이격된 다른 2개의 게이트 라인(GL) 사이까지 연장되도록 배치되며, 제2 컨택(CA2_4)은 게이트 컷 영역(CR)과 오버랩될 수 있다.
상기 제2 컨택(CA2_4)은 게이트 구조물(120)의 측벽과 마주보거나 접촉하는 제1 부분(CA2a) 및 게이트 분리 절연층(134)과 마주보거나 접촉하는 제2 부분(CA2b)을 포함할 수 있다. 상기 제2 컨택(CA2_4)의 제1 부분(CA2a)의 제1 방향(X 방향)을 따른 제1 폭(W21)은 상기 제2 컨택(CA2_4)의 제2 부분(CA2b)의 제1 방향(X 방향)을 따른 제2 폭(W31)과 동일할 수 있다. 따라서, 상기 제2 컨택(CA2_4)은 전체적으로 기판(110)의 상면에 수직한 제3 방향(Z 방향)으로, 테이퍼진 바(bar) 형상을 가질 수 있다.
여기서, 상기 제1 컨택(CA1) 및 상기 제2 컨택(CA2_4)을 비교하면 다음과 같다. 상기 제1 컨택(CA1)의 제2 방향(Y 방향)을 따른 제1 길이(L1)는 상기 제2 컨택(CA2_4)의 제2 방향(Y 방향)을 따른 제2 길이(L2)보다 작을 수 있다. 또한, 상기 제1 컨택(CA1)은 게이트 분리 절연층(134)과 오버랩되지 않고, 상기 제2 컨택(CA2_4)은 상기 게이트 분리 절연층(134)을 가로지를 수 있다. 또한, 상기 제1 컨택(CA1)의 제1 방향(X 방향)을 따른 상부 폭(W11)은, 상기 제2 컨택(CA2_4)의 제1 부분(CA2a)의 상부 폭(W21)보다 더 클 수 있다.
도 6a 내지 도 11c는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
구체적으로, 도 6a, 도 7a, …, 및 도 11a는 각각 도 1의 A-A' 선을 따라 절단한 단면도에 대응하고, 도 6b, 도 7b, …, 및 도 11b는 각각 도 1의 B-B' 선을 따라 절단한 단면도에 대응하고, 도 6c, 도 7c, …, 및 도 11c는 각각 도 1의 C-C' 선을 따라 절단한 단면도에 대응한다.
도 6a 내지 도 6c를 함께 참조하면, 기판(110)의 활성 영역 중 일부 영역을 식각하여 기판(110)의 상면(110F1)으로부터 수직 방향으로 돌출되고 제1 방향(X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성할 수 있다.
기판(110) 상에 핀형 활성 영역(FA)의 양 측벽을 덮는 소자 분리막(112)을 형성할 수 있다. 도시되지는 않았지만, 소자 분리막(112)과 핀형 활성 영역(FA)의 사이에는 핀형 활성 영역(FA)의 측벽을 컨포멀하게(conformally) 덮는 계면막이 더 형성될 수 있다.
상기 기판(110) 상에 희생 게이트 절연층, 희생 게이트 도전층, 및 하드 마스크 패턴(216)을 순차적으로 형성한 후, 상기 하드 마스크 패턴(216)을 식각 마스크로 사용하여 상기 희생 게이트 도전층 및 상기 희생 게이트 절연층을 패터닝하여, 희생 게이트(214)와 희생 게이트 절연층 패턴(212)을 형성할 수 있다.
하드 마스크 패턴(216), 희생 게이트(214), 및 희생 게이트 절연층 패턴(212)을 커버하는 스페이서 절연층을 ALD(atomic layer deposition) 공정 또는 CVD(chemical vapor deposition) 공정을 사용하여 형성하고, 상기 스페이서 절연층에 이방성 식각 공정을 수행하여 하드 마스크 패턴(216), 희생 게이트(214), 및 희생 게이트 절연층 패턴(212)의 양 측벽 상에 게이트 스페이서(128)를 형성할 수 있다. 예를 들어, 게이트 스페이서(128)는 실리콘질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
여기서, 희생 게이트 절연층 패턴(212), 희생 게이트(214), 하드 마스크 패턴(216), 및 게이트 스페이서(128)를 희생 게이트 구조물(210)의 구성 요소로 지칭하도록 한다.
도 7a 내지 도 7c를 함께 참조하면, 희생 게이트 구조물(210) 양측의 핀형 활성 영역(FA)의 일부를 식각하여 리세스 영역(R1)을 형성하고, 상기 리세스 영역(R1) 내부에 소스/드레인 영역(114)을 형성할 수 있다.
일부 실시예들에서, 소스/드레인 영역(114)은 리세스 영역(R1) 내벽에 노출된 핀형 활성 영역(FA)의 측벽 및 기판(110) 상면을 시드(seed) 층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE(vapor-phase epitaxy), UHV-CVD(ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시(molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 소스/드레인 영역(114) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
상기 소스/드레인 영역(114)은 상기 에피택시 공정에서의 성장 조건을 조절함에 의해 다양한 형상을 가질 수 있다. 예를 들어, 소스/드레인 영역(114)은 소정의 각도로 기울어진 경사면(114F, 도 2d 참조)이 서로 연결되어 형성되는 다각형 형상을 가질 수 있다. 다만, 소스/드레인 영역(114)의 형상이 이에 한정되는 것은 아니며, 핀형 활성 영역(FA)의 물질, 소스/드레인 영역(114)의 물질, 기판(110) 상에 형성되는 트랜지스터의 종류, 에피택시 공정의 조건 등에 따라 다양한 형상을 가질 수 있다.
상기 기판(110) 상에 게이트 스페이서(128) 및 하드 마스크 패턴(216)을 덮는 절연층을 형성하고, 게이트 스페이서(128) 및 하드 마스크 패턴(216) 상면이 노출될 때까지 상기 절연층을 평탄화하여 게이트간 절연층(132)을 형성할 수 있다.
도 8a 내지 도 8c를 함께 참조하면, 하드 마스크 패턴(216, 도 7a 참조), 희생 게이트(214, 도 7a 참조), 및 희생 게이트 절연층 패턴(212, 도 7a 참조)을 제거하여 게이트 스페이서(128) 측벽 사이에 정의되는 게이트 공간을 형성하고, 상기 게이트 공간의 내벽 상에 게이트 절연층(124)을 형성할 수 있다.
게이트 절연층(124) 상에 상기 게이트 공간 내부를 채우는 도전층을 형성한 후, 상기 도전층 상부를 에치백(etch-back) 공정에 의해 제거하여 게이트 전극(122)을 형성할 수 있다. 상기 게이트 전극(122) 및 게이트간 절연층(132) 상에 상기 게이트 공간의 잔류 부분을 채우는 절연층을 형성한 후, 게이트간 절연층(132) 또는 게이트 스페이서(128) 상면이 노출될 때까지 상기 절연층 상부를 제거하여 상기 게이트 공간을 채우는 게이트 캡핑층(126)을 형성할 수 있다.
일부 실시예들에서, 희생 게이트 구조물(210, 도 7a 참조)의 제거 공정은 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들어, HNO3, DHF(diluted fluoric acid), NH4OH, TMAH(tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 식각 용액을 사용할 수 있다.
여기서, 게이트 전극(122), 게이트 절연층(124), 게이트 캡핑층(126), 및 게이트 스페이서(128)를 게이트 구조물(120)의 구성 요소로 지칭하도록 한다. 상기 게이트 구조물(120)을 형성하기 위한 에치백 공정 등에서 게이트간 절연층(132) 및 게이트 스페이서(128)의 상부가 소정 부분 제거되어, 게이트간 절연층(132) 및 게이트 스페이서(128)의 높이가 낮아질 수 있다. 즉, 상기 게이트 구조물(120)의 높이가 희생 게이트 구조물(210, 도 7a 참조)의 높이보다 낮을 수 있다.
도 9a 내지 도 9c를 함께 참조하면, 게이트 구조물(120) 및 게이트간 절연층(132) 상에 게이트 컷 영역(CR, 도 1 참조)을 노출하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 게이트 컷 영역(CR)과 오버랩되는 게이트 구조물(120)의 일부분을 제거할 수 있다.
게이트 구조물(120)의 상기 일부분이 제거된 공간을 채우도록 절연층을 형성하고, 상기 절연층 상부에 에치백 공정을 진행하여, 상기 게이트 컷 영역(CR, 도 1 참조)을 채우는 게이트 분리 절연층(134)을 형성할 수 있다. 즉, 상기 게이트 구조물(120)의 절단된 단부와 게이트 분리 절연층(134)이 접촉할 수 있다.
다른 실시예들에서, 게이트 구조물(120)을 형성하기 위한 공정 이전에, 희생 게이트 구조물(210) 중 게이트 컷 영역(CR)과 오버랩되는 부분을 제거하고, 상기 제거된 공간을 채우는 게이트 분리 절연층(134)을 형성할 수도 있다. 이어서, 하드 마스크 패턴(216, 도 7a 참조), 희생 게이트(214, 도 7a 참조), 및 희생 게이트 절연층 패턴(212, 도 7a 참조)을 제거하여 게이트 스페이서(128) 측벽 사이에 정의되는 게이트 공간을 형성하고, 상기 게이트 공간의 내벽 상에 게이트 절연층(124), 게이트 전극(122), 및 게이트 캡핑층(126)을 순차적으로 형성할 수도 있다.
도 10a 내지 도 10c를 함께 참조하면, 게이트 구조물(120) 및 게이트간 절연층(132)을 덮는 층간 절연막(136)을 형성할 수 있다.
층간 절연막(136) 상에 제1 마스크 패턴(M1)을 형성할 수 있다. 제1 마스크 패턴(M1)은 게이트 구조물(120)과 오버랩되는 위치에 배치되며, 제2 방향(Y 방향)을 따라 연장될 수 있다.
구체적으로, 상기 층간 절연막(136) 상에 제1 마스크 패턴(M1)을 리소그래피 공정으로 형성한다. 포토레지스트를 도포하고 노광 및 현상으로 상기 포토레지스트를 패터닝하여 제1 마스크 패턴(M1)을 형성한다. 여기서, 상기 제1 마스크 패턴(M1)에 의하여, 액티브 컨택(CA, 도 1 참조)이 형성될 오픈 영역이 정의될 수 있다.
최근 디자인 룰이 종래 포토리소그래피 공정의 한계치 이하로 감소함에 따라, 극자외선을 이용하는 새로운 공정이 도입되고 있다. 따라서, 본 발명의 실시예에 따른 제1 마스크 패턴(M1)은 상기 극자외선을 이용하는 공정을 통하여 형성될 수 있다.
도 11a 내지 도 11c를 함께 참조하면, 제1 마스크 패턴(M1, 도 10a 참조)을 식각 마스크로 사용하여 층간 절연막(136) 및 게이트간 절연층(132)을 식각하여, 소스/드레인 영역(114)의 상면의 일부분을 노출하는 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)을 형성할 수 있다.
제1 컨택홀(CA1H)은 게이트 스페이서(128)의 측벽을 노출하도록 형성될 수 있다. 제2 컨택홀(CA2H)의 일부분은 게이트 스페이서(128)의 측벽을 노출하도록 형성될 수 있고, 제2 컨택홀(CA2H)의 다른 부분은 게이트 스페이서(128)의 측벽을 노출하지 않도록 상대적으로 작은 폭으로 형성될 수 있다.
제1 컨택홀(CA1H)은 이웃한 게이트 구조물(120) 사이에서 소스/드레인 영역(114)의 상면을 노출할 수 있다. 제2 컨택홀(CA2H)은 이웃한 게이트 구조물(120) 사이에서 소스/드레인 영역(114)의 상면을 노출하고, 게이트 분리 절연층(134)을 관통하여 소자 분리막(112)의 상면을 노출할 수 있다.
구체적으로, 상기 제1 컨택홀(CA1H)은 상부 폭(H11)이 하부 폭(H12)보다 더 큰 테이퍼진 프로파일을 가질 수 있다. 또한, 상기 제2 컨택홀(CA2H)의 일부분은 상부 폭(H21)이 하부 폭(H22)보다 더 큰 테이퍼진 프로파일을 가질 수 있고, 이와 마찬가지로, 상기 제2 컨택홀(CA2H)의 다른 부분은 상부 폭(H31)이 하부 폭(H32)보다 더 큰 테이퍼진 프로파일을 가질 수 있다.
여기서, 상기 제1 컨택홀(CA1H) 및 상기 제2 컨택홀(CA2H)을 비교하면 다음과 같다. 상기 제1 컨택홀(CA1H)은 게이트 분리 절연층(134)과 오버랩되지 않고, 상기 제2 컨택홀(CA2H)은 상기 게이트 분리 절연층(134)을 가로지를 수 있다. 또한, 상기 제1 컨택홀(CA1H)의 제1 방향(X 방향)을 따른 상부 폭(H11)은, 상기 제2 컨택홀(CA2H)의 일부분의 상부 폭(H21)과 실질적으로 동일할 수 있다.
도 1 내지 도 2f를 다시 참조하면, 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)의 내벽 상에 Ti, Ta, TiN, TaN, 또는 이들의 조합을 사용하여 도전 배리어층(154)을 각각 형성할 수 있다. 상기 도전 배리어층(154) 상에 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)을 채우는 액티브 컨택 플러그(152)를 형성하고, 층간 절연막(136)의 상면이 노출될 때까지 액티브 컨택 플러그(152) 및 도전 배리어층(154)의 상부를 제거하여, 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H) 내에 제1 컨택(CA1) 및 제2 컨택(CA2)을 각각 형성할 수 있다.
이어서, 층간 절연막(136) 상에 제2 마스크 패턴(미도시)을 형성하고 상기 제2 마스크 패턴을 식각 마스크로 사용하여 층간 절연막(136) 일부분을 제거하여 게이트 전극(122)의 상면을 노출하는 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)을 형성할 수 있다. 상기 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)의 내벽 상에 Ti, Ta, TiN, TaN, 또는 이들의 조합을 사용하여 도전 배리어층(158)을 각각 형성할 수 있다. 도전 배리어층(158) 상에 게이트 컨택 플러그(156)를 형성하여, 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)을 채우는 제3 컨택(CB1) 및 제4 컨택(CB2)을 각각 형성할 수 있다.
다른 실시예들에서, 제1 컨택홀(CA1H) 및 제2 컨택홀(CA2H)을 형성한 후 제1 컨택(CA1) 및 제2 컨택(CA2)을 형성하기 전에, 제3 컨택홀(CB1H) 및 제4 컨택홀(CB2H)을 형성하고, 제1 컨택홀(CA1H), 제2 컨택홀(CA2H), 제3 컨택홀(CB1H), 및 제4 컨택홀(CB2H)을 각각 채우는 제1 컨택(CA1), 제2 컨택(CA2), 제3 컨택(CB1), 및 제4 컨택(CB2)을 한 번에 형성할 수도 있다.
이러한 제조 공정들을 거쳐, 본 발명의 기술적 사상의 집적회로 소자(10)가 제조될 수 있고, 집적회로 소자(10)는 전기적 특성 및 신뢰성이 향상될 수 있다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자 중 SRAM 소자를 나타내는 레이아웃이다.
도 12를 참조하면, SRAM 소자(1000)는, 게이트 라인(GL), 게이트 컷 영역(CR), 핀형 활성 영역(FA), 액티브 컨택(CA), 및 게이트 컨택(CB)을 포함한다.
SRAM 소자(1000)의 유닛 셀(SRU)은 복수의 풀다운 트랜지스터 및 복수의 풀업 트랜지스터를 포함할 수 있다.
액티브 컨택(CA)은 제1 컨택(CA1) 및 제2 컨택(CA2)을 포함할 수 있다. 상기 제2 컨택(CA2)은 게이트 라인(GL)의 측벽과 마주보거나 접촉하는 제1 부분(CA2a) 및 게이트 컷 영역(CR)을 가로지르는 제2 부분(CA2b)을 포함할 수 있다. 상기 제2 컨택(CA2)의 제1 부분(CA2a)의 제1 방향(X 방향)을 따른 폭은 제2 부분(CA2b)의 제1 방향(X 방향)을 따른 폭보다 더 클 수 있다.
상기 액티브 컨택(CA)은 SRAM 소자(1000)의 소스 컨택, 드레인 컨택, 비트 라인 컨택, 상보 비트 라인 컨택, 전원 노드 컨택, 또는 접지 노드 컨택으로 사용될 수 있다.
또한, 상기 액티브 컨택(CA)은 SRAM 소자(1000)의 스토리지 노드 컨택으로 사용될 수 있다. 예를 들어, 상기 액티브 컨택(CA)은 게이트 라인(GL)에 의해 구현되는 풀다운 트랜지스터 및 풀업 트랜지스터의 드레인을 패스 게이트에 연결시킬 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 13은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 시스템을 나타내는 구성도이다.
도 13을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 태블릿(tablet), 모바일 폰, 디지털 뮤직 플레이어, 메모리 카드 등일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 마우스, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 도 1 내지 도 5를 참조하여 설명한, 본 발명의 기술적 사상에 따른 집적회로 소자들(10 내지 40) 중 어느 하나를 포함할 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40: 집적회로 소자
120: 게이트 구조물
134: 게이트 분리 절연층
CA: 액티브 컨택
CB: 게이트 컨택

Claims (10)

  1. 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판;
    상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제1 방향과 수직하고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역;
    상기 게이트 구조물의 단부와 접촉하는 게이트 분리 절연층;
    상기 소스/드레인 영역에 전기적으로 연결되는 제1 컨택; 및
    상기 소스/드레인 영역에 전기적으로 연결되고, 상기 제1 컨택보다 상기 제1 방향을 따른 길이가 더 긴 제2 컨택;을 포함하고,
    상기 제2 컨택은, 상기 게이트 구조물의 일 측으로부터 상기 단부를 지나 상기 제2 방향을 따라 연장되고,
    상기 게이트 구조물의 측벽과 마주보는 제1 부분; 및
    상기 게이트 분리 절연층의 측벽과 마주보는 제2 부분;을 포함하고,
    상기 제1 부분의 상기 제1 방향을 따른 제1 폭이, 상기 제2 부분의 상기 제1 방향을 따른 제2 폭보다 더 큰,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 게이트 구조물의 단부와 상기 제1 방향으로 동일 평면에 위치하는 상기 제1 부분의 상기 제1 폭은 상기 제2 폭과 실질적으로 동일한 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제2 컨택의 상기 제2 부분은 상기 게이트 분리 절연층을 가로지르는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 컨택은 상기 게이트 분리 절연층을 가로지르지 않고,
    상기 제1 컨택의 상기 제1 방향을 따른 폭은, 상기 제1 부분의 상기 제1 폭과 실질적으로 동일한 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 게이트 구조물은,
    상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극 상에서 상기 제2 방향으로 연장되는 게이트 캡핑층; 및
    상기 게이트 전극 및 상기 게이트 캡핑층의 양 측벽 상에 배치되는 게이트 스페이서;를 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 컨택 및 상기 제2 컨택은 상기 기판의 상면에 수직한 제3 방향으로 테이퍼진(tapered) 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 컨택 및 상기 제2 컨택은 액티브 컨택이고,
    상기 게이트 구조물 상에 배치되는 게이트 컨택을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 컨택의 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분의 상기 제1 방향을 따른 폭은, 상기 제2 부분에 가까워질수록 좁아지는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    평면에서 보았을 때,
    상기 제2 컨택의 상기 제1 부분의 모서리 부분은 라운드진(rounded) 것을 특징으로 하는 집적회로 소자.
  10. 제1 방향으로 연장되는 핀형 활성 영역을 갖는 기판;
    상기 기판 상에서 상기 핀형 활성 영역과 교차하며, 상기 제1 방향과 수직하고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역;
    상기 게이트 구조물의 단부와 접촉하는 게이트 분리 절연층;
    상기 소스/드레인 영역에 전기적으로 연결되고, 상기 게이트 분리 절연층을 가로지르지 않는 제1 컨택; 및
    상기 소스/드레인 영역에 전기적으로 연결되고, 상기 게이트 분리 절연층을 가로질러 상기 제2 방향을 따라 연장되는 제2 컨택;을 포함하고,
    상기 제1 컨택의 상기 제1 방향을 따른 폭이, 상기 제2 컨택의 상기 제1 방향을 따른 폭보다 더 큰,
    집적회로 소자.
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