CN108475697A - 具有嵌入式电介质间隔的纳米线晶体管 - Google Patents

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Abstract

纳米线晶体管包括用来使栅极电极与晶体管的源极和漏极区分离的嵌入式电介质间隔。嵌入式间隔设置在通道的内部侧壁内，栅极电极通过该通道包围半导体丝。这些嵌入式间隔的存在可以显著降低边缘电容，特别是当晶体管中的线/带/丝的数目增加且内部栅极电极通道的数目增加时。在一些有利实施例中，在外部表面变成嵌入晶体管中之前通过包封那些表面来制造嵌入式电介质间隔。

Description

具有嵌入式电介质间隔的纳米线晶体管
背景技术
集成电路(IC)中采用的晶体管在规模上继续扩大。在finFET现在成为针对最先进的CMOS IC的选取的晶体管架构的情况下，下一代晶体管架构可以采用栅极全包围(GAA)架构(也被称为纳米线/纳米带晶体管)以实现沟道长度的进一步减小（例如对于CMOS 10nm技术节点以及以上）。
在finFET中，栅极电极捆绑在半导体鳍（fin）上。然而，在纳米线晶体管中，栅极电极形成完全围绕半导体丝或纳米线的带，其具有比典型finFET小得多的载流横截面。因此，许多纳米线架构由于与源极/漏极重叠的栅极的增加而不幸地遭受高的边缘电容。这种寄生效应的增加会对晶体管性能产生不利的影响。
因此，具有将相对较少受到边缘电容影响的架构的纳米线晶体管以及制造此类晶体管的技术是有利的。
附图说明
在附图中通过示例的方式并且不通过限制来图示本文中描述的材料。为了简单且清楚地图示，在图中图示的元件不一定按照比例来绘制。例如，为了清楚起见，某些元件的尺寸可以相对于其他元件夸大。进一步地，在适当考虑的情况下，已经在各图之间重复参考标记以指示对应或相似的元件。在图中：
图1A是根据一些实施例的包括嵌入式电介质间隔的纳米线晶体管的等距视图;
图1B是根据一些实施例的在图1A中图示的纳米线晶体管的等距截面视图;
图2和3是根据一些实施例的图示用于制造包括嵌入式电介质间隔的纳米线晶体管的方法的流程图；
图4、5、6、7、8A、8B、9A、9B、10、11、12和13是根据一些实施例的演变为图3中图示的方法中的各个操作的纳米线晶体管结构的等距截面视图；
图14是根据实施例的图示移动计算平台和采用包括嵌入式电介质间隔的纳米线晶体管的数据服务器机器的示意图；以及
图15是根据一些实施例的图示电子计算设备的功能框图。
具体实施方式
参考所附的图来描述一个或多个实施例。尽管详细描绘并讨论了具体配置和布置，但是应该理解这样做仅为了说明性目的。相关领域中的技术人员将会认识到在不偏离该描述的精神和范围的情况下其他配置和布置是可能的。相关领域中的技术人员将会认识到，可以在除了本文中详细描述的那些之外的各种各样的其他系统和应用中采用本文中描述的技术和/或布置。
在下面的详细描述中，对形成其一部分并且说明示例性实施例的附图进行参考。此外，要理解，可以利用其他实施例并且可以在不偏离所要求保护的主题的范围的情况下做出结构和/或逻辑变化。还应该指出，方向和参考（例如上、下、顶、底等等）可仅仅被用来促进绘图中特征的描述。因此，不要以限制的意义来理解下面的详细描述，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
在下面的描述中，阐述许多细节，然而，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实行本实施例。在某些情况下，以框图形式而不是详细地示出公知的方法和设备，以避免使实施例的特征模糊。遍及该说明书对“实施例”或“一个实施例”的参考意指结合该实施例所述的特定特征、结构、功能或特性被包括在至少一个实施例中。因此，在遍及该说明书的各个地方中的短语“在实施例中”或“在一个实施例中”的出现不一定指代同一实施例。此外，该特定特征、结构、功能或特性可以以任何适当的方式组合在一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性没有互相排斥的任何情况下，第一实施例可与第二实施例组合。
如在该描述和所附权利要求中所使用的，意图使单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文以其他方式明确指示。还将理解，本文中所使用的术语“和/或”指代并包括相关联的所列条目中的一个或多个的任何和所有可能组合。
在本文中术语“耦合”和“连接”连同它们的派生词可以被用来描述各部件之间的功能或结构关系。应该理解，不意图使这些术语作为彼此的同义词。相反，在特定实施例中，“连接”可以被用来指示两个或更多元件与彼此直接物理、光学或电气接触。“耦合”可以被用来指示两个或更多元件彼此直接或间接（在它们之间具有其他介于中间的元件）物理或电气接触，以及/或者两个或更多元件彼此协作或交互（例如导致效应关系）。
如在本文中使用的术语“在…上面”、 “在…下面”、“在…之间”和“在…上”指代一个部件或材料关于其他部件或材料的相对位置，在这种情况下此类物理关系是值得注意的。例如，在材料的上下文中，一种材料或设置在另一种材料上面或下面的材料可以直接接触或者可以具有一种或多种介于中间的材料。此外，设置在两种材料或更多材料之间的一种材料可以与两个层直接接触或者可以具有一个或多个介于中间的层。相比之下，在第二材料或材料“上”的第一材料或材料与第二材料/材料直接接触。类似地，在部件组件的上下文中作出类似区别。
如遍及本说明书并且在权利要求中所使用的，通过术语“…中的至少一个”或“…中的一个或多个”结合的条目列表可以意指所列条目的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
本文中描述的是包括嵌入式电介质间隔的纳米线晶体管。该嵌入式电介质间隔用来使栅极电极与晶体管的源极区和漏极区横向分离。该嵌入式电介质间隔所提供的分离降低了进一步作为与充当嵌入式电介质间隔的材料(或空隙)相关联的相对介电常数(或电介质常数)的函数的纳米线晶体管的寄生电容。电介质间隔在本文中被称为“嵌入式”或“内部”，因为与沿着栅极电极的外部侧壁设置的电介质间隔不同，嵌入式间隔被设置在通道的内部侧壁内，当栅极电极在半导体丝周围缠绕时该栅极电极通过该通道延伸。这些嵌入式间隔的存在可以显著降低边缘电容，特别地随着晶体管中的导线/带/丝的数目的增加以及内部栅极电极通道的数目的增加。在下面进一步描述的一些有利实施例中，在外部半导体表面变成嵌入在晶体管的源极和漏极下面之前，通过包封该外部半导体表面来制造嵌入式电介质间隔。
图1A是根据一些实施例的包括嵌入式电介质间隔的纳米线晶体管的外部表面的等距视图。如所示的，纳米线晶体管101被设置在包括半导体区105和隔离电介质区110的衬底上，该隔离电介质区110包围其上设置晶体管101的半导体区105的暴露表面。纳米线晶体管101包括源极111和漏极112。源极111和漏极112通过外部电介质间隔130与栅极电极150横向（例如在y维度上）分离。栅极电极150被设置在（一个或多个）晶体管沟道区的顶部表面上，并且在隔离电介质区110上延伸横向长度（例如在x维度上）。在该示例中，栅极电介质140还从在图1A中提供的有利位置可视。层间电介质（ILD）180被设置在源极111和漏极112上并且与栅极电极150的顶部表面平坦化。在图1A中，沿着与纳米线半导体沟道区的一个侧壁一致的平面181来将ILD 180分段。
图1B是进一步图示如沿着图1A中表示的平面181查看晶体管101的内部表面的等距截面视图。在图1B中，半导体丝115A延伸在源极111和漏极112之间的横向长度。在该说明性实施例中，多个半导体丝115A、115B和115C在垂直堆叠上(例如z维度上)对准。丝115A-115C与源极111和漏极112平行电耦合。在每个半导体丝的横向长度内，存在以虚线表示的设置在两个端部部分116之间的沟道部分。端部部分116将丝115A-115C的沟道部分耦合至源极111和漏极112。在丝115A和沟道部分内的衬底105之间设置的是包括通过栅极电介质140与丝115A分离的栅极电极150的栅极堆叠。嵌入式间隔120被设置在端部部分116内的衬底105和丝115A之间。
如从图1A和1B清楚的那样，外部间隔130接触内部间隔120的两个相对侧壁，就像栅极电介质材料140的一部分与晶体管丝115A-115C的两个相对侧壁接合一样。栅极电介质材料140接触嵌入式电介质间隔120的第三侧壁，并且源极或漏极111、112接触嵌入式电介质间隔120的第四侧壁。在一些实施例中，嵌入式间隔120使栅极电极140与源极111和漏极112分离达基本上等于外部间隔130使栅极电极150与源极111和漏极112分离的横向距离（例如在y维度上）的横向距离（例如在y维度上）。在一些示例性实施例中，该嵌入式间隔120提供不多于5nm（例如1-5nm）的分离。
如在图1B中示出的，嵌入式间隔120使栅极堆叠与源极/漏极分离。因此，仅栅极电介质140（其有利地是具有高体（bulk）相对介电常数（例如k大于9.0k）的至少一种材料）使栅极电极150与丝115A的沟道区的表面分离。嵌入式间隔120（其有利地是具有低体相对介电常数（例如k小于8.0）的至少一种材料）使栅极电极150与源极111和漏极112横向分离。任何电介质材料都可以被采用作为嵌入式间隔120。嵌入式间隔120的介电常数越低，栅极电极150与源极111和/或漏极112之间的寄生电容的减小就越大。该电介质材料还可以是无定形的。一些示例性嵌入式间隔电介质包括氟硅酸盐玻璃、碳掺杂Si(SiC)、氮化硅(SiN)、碳掺杂氮化硅(SiCN)、碳掺杂氧化硅(SiOC)、氧化硅(SiO)、基于硅的聚合电介质（诸如氢硅酸盐类(HSQ)和甲基硅氧烷(MSQ)）以及其他多孔电介质。
尽管嵌入式间隔120的材料成分可以与外部间隔130相同，但是在一些有利实施例中，嵌入式间隔120具有与该外部间隔130不同的成分。例如，外部间隔130可以是具有第一成分的无定形材料，并且嵌入式间隔120可以是具有第二成分的无定形材料。在一些有利实施例中，两个间隔120和130是具有低于8（有利地低于4、并且更有利地低于3.5）的相对介电常数的材料。如下面进一步描述的，区分间隔120和130的成分的可以具有一些制造优点。在一些此类实施例中，嵌入式间隔120具有比外部间隔130的更低的体相对介电常数。例如，在外部间隔130是SiCN或SiC的情况下，嵌入式间隔120可以是SiOC、HSQ或MSQ。
如在图1B中进一步图示的，在将一个或多个附加半导体丝设置在第一丝上的情况下，栅极堆叠进一步设置在各个丝之间。例如，栅极电极150经过丝115A、115B和115C中的每一个与栅极电介质140之间从而使栅极电极150与这些丝中的每一个分离。嵌入式间隔120进一步设置在丝115A-C中的每一个的端部部分之间，以便使栅极电极150与源极/漏极111/112横向间隔基本上相同的间距（例如在y维度上）。
对于一些示例性实施例，衬底半导体区105是硅（Si），这有利于在大幅面衬底（例如300-450mm直径）上的单片集成。在示例性实施例中基本单晶衬底的结晶取向（100）是有利的，但是也可以是（111）或（110）。其他结晶取向也是可能的。例如，衬底工作表面可以被误切或者是朝向[110]斜切2-10°，以促进异质外延的半导体材料的成核。其他衬底实施例也是可能的，其中一些示例包括碳化硅（SiC）、蓝宝石、III-V化合物半导体（例如GaAs）、锗（Ge）、或硅锗（SiGe））。进一步地，衬底半导体105可以是包括体结晶衬底的一部分的区或者可以包括绝缘体上半导体（SOI）衬底的绝缘器件层（在这种情况下半导体可以是Si、SiGe、Ge或第III-V族中的任一个）。
值得一提的是，根据一些实施例的架构适用于包括硅和非硅二者（例如其他IV族或III-V族系统）的各种各样的半导体材料系统。在晶体管101是硅晶体管的一些实施例中，每个半导体丝115A-115C是硅晶体。在一些其他IV族实施例中，每个半导体丝115A-115C是SiGe晶体。在还有的其他IV族实施例中，每个半导体丝115A-115C是Ge晶体。在一些其他非硅实施例中，每个半导体丝115 A-115C是III-V族化合物半导体(例如GaAs、InP、InAs、InGaAs、AlGaAs、GaP、AlAs、InGaP)。
在一些实施例中，晶体管101是NMOS器件，其具有每一个都是利用电活性施主种类（即n+掺杂）掺杂至高水平（例如1e18原子/cm3、或更多）的半导体杂质的源极111和漏极112。例如，III-V半导体丝可以耦合至n+掺杂III-V半导体源极/漏极111/112。在一些备选实施例中，晶体管101是PMOS器件，其具有每一个都是利用电活性受主种类（即p+掺杂）掺杂至高水平的半导体杂质的源极111和漏极112。源极111和漏极112可以具有与丝115A-115C的成分相同的成分，但是不需要这样。例如，Ge半导体丝可以耦合至p+掺杂Ge半导体源极/漏极111/112。第一合金的III-V半导体丝可以耦合至也是第一合金或第二合金的n+掺杂III-V半导体源极/漏极111/112。源极111和/漏极112中的每一个都可以包括被重掺杂的介于中间的材料层分离的各个半导体丝的重掺杂部分，或者可以是如在图1B中图示的基本上均匀成分的单晶体。在该说明性实施例中，源极111和漏极112是与每个丝115A-115C的端部部分116接合的单晶体。在丝115A-115C是Ge的一些示例性实施例中，源极111和漏极112是p+掺杂Ge的单晶体。在丝115A-115C是III-V半导体的其他实施例中，源极111和漏极112是n+掺杂III-V半导体的单晶体。
在还有的其他实施例中，晶体管101可以是隧道场效应晶体管（TFET），其具有每一个都是利用相对导电类型的电活性种类（即以形成栅极p-i-n结构）掺杂至高水平的半导体杂质的源极111和漏极112。
根据一些实施例的架构可适用于各种各样的栅极堆叠，因为栅极堆叠材料的选取根据针对丝115A、115C而采用的半导体材料系统、晶体管的类型（例如TFET、MOSFET）、电导率（n型/p型）和操作模式（例如耗尽/增强）。在半导体丝115A-115C包括Si、SiGe、Ge或III-V化合物的晶体的一些示例性纳米线FET实施例中，栅极电介质材料是从由HfO2、Al2O3、HfSiOx、HfAlOx和TaSiOx组成的组中选择的。在一些其他实施例中，栅极电极150包括具有适用于所选取的（一个或多个）半导体丝的功函数的金属或金属合金。
可以通过实行各种各样的技术的各种各样的方法来制造上面描述的包括嵌入式电介质间隔的纳米线晶体管结构。图2和图3是根据一些实施例的图示用于制造包括嵌入式电介质间隔的纳米线晶体管的方法201、301的流程图。方法310可以被视为方法201的具体实现。方法201的描述提供总览，并且方法301的描述描述了用于制造晶体管101的一些示例性技术（图1A-1B）。
首先参考图2，方法201以在操作210处的接收设置在衬底上的多层鳍开始。在方法201的上游可以执行任何已知的处理以到达在操作210处接收的多层鳍结构。在一些实施例中，该多层鳍包括一个或多个要变成纳米线晶体管的（一个或多个）半导体线或（一个或多个）丝的非牺牲半导体层。非牺牲半导体层被设置在至少在沟道区内要被去除的牺牲层上，以使得栅极堆叠能够完全缠绕非牺牲半导体层周围，例如在非牺牲半导体丝和衬底之间延伸。
在操作220处，通过部分蚀刻在鳍的相对端部处的牺牲层来形成鳍中的横向凹处。该蚀刻对（一个或多个）非牺牲半导体层是有选择性的，以使得（一个或多个）牺牲半导体层的端部相对于（一个或多个）非牺牲半导体层的端部凹进。方法201在操作230处继续，在操作230处电介质材料嵌入横向凹处。该电介质材料可以例如用作嵌入式间隔，或至少用作针对仍在栅极电极和源极/漏极之间的横向间距的心轴。可以在操作230处采用任何沉积和/或回蚀（etch back）工艺以便利用电介质材料回填在鳍的端部处形成的横向凹处。示例性技术包括选择性的沉积和/或氧化。其他示例性技术包括利用选择性（例如各向异性）回蚀的非选择性沉积。选择性的基础可以是在（一个或多个）牺牲层与（一个或多个）非牺牲半导体层之间的成分差异中的一个或多个，以及/或者利用定向种类的处理中的实角阴影。
在横向凹处被回填的情况下，方法201在操作240处继续，在操作240处形成源极/漏极材料。在（一个或多个）半导体丝的一个或多个表面上形成源极/漏极材料。例如，可以形成与非牺牲半导体的端部部分的表面接触的源极/漏极材料。还可以形成与嵌入式电介质间隔接触的源极/漏极材料。可以在操作240处采用已知适用于沉积上述半导体源极/漏极材料中的任一个的任何沉积工艺。在一些有利实施例中，在操作240处单晶源极/漏极半导体外延生长。可以采用已知适用于源极/漏极材料的任何外延生长技术，诸如但不限于金属有机化学气相沉积 (MOCVD )、分子束外延（MBE）或氢化物气相外延（HVPE）。
方法210继续至操作250，在那里用栅极堆叠来替换设置在鳍端部之间（即设置在嵌入式电介质之间）的（一个或多个）牺牲层的材料。牺牲层去除可能需要将保留非牺牲丝的任何已知的选择性蚀刻工艺。在有利实施例中，牺牲层的去除对嵌入式的电介质材料也具有选择性，以使得嵌入式电介质材料被保留在鳍的端部处。然后可以采用能够高度一致的任何栅极电介质沉积工艺以便在非牺牲半导体丝的表面上沉积一种或多种栅极电介质材料，并且潜在地在嵌入式间隔的至少一个表面上沉积一种或多种栅极电介质材料。在一些实施例中，采用原子层沉积（ALD）来沉积上述栅极电介质中的一个或多个。然后可以采用共形金属沉积工艺来回填非牺牲半导体丝和衬底之间的空隙（在那里牺牲材料被去除）。然后方法201在操作250处完成，在操作250处可以执行任何已知的ILD沉积、平坦化、接触金属化和后端处理（例如形成金属互连的层次）。
参考图3，方法301在一些示例性多层纳米线实施例的上下文中提供进一步描述。图4、5、6、7、8A、8B、9A、9B、10、11、12和13是根据一些实施例的演变为方法301中执行的各个操作的纳米线晶体管101的等距截面视图。对于在图1A、1B和图4-13二者中出现的特征，保留在晶体管101的描述中引入的参考数字。
首先参考图3，方法301以形成多层异质外延鳍结构开始。在该示例性实施例中，利用高宽比捕获（ART）来在异质外延鳍材料中实现可接受的晶体质量。在本文中在操作305和310的上下文中描述的ART技术是加性异质外延鳍制造的一个示例，其可以有利地降低跨各个异质结的热和/或晶格失配的影响。在备选实施例中，可以采用常规减性技术，在其中在衬底上生长的（或者黏合/转移至衬底的）盖层（blanket）外延膜堆叠被蚀刻在类似地服从方法301的后续操作的鳍结构中。
在操作305中，在衬底上设置的沟槽材料中形成沟槽。可以通过沟槽材料的z厚度使沟槽完全蚀刻，从而暴露出播种后续外延生长的结晶半导体区。沟槽材料可以是已知适合作为场隔离或浅沟槽隔离材料（诸如但不限于氧化硅）的任何电介质材料、或具有较低相对介电常数的其他材料。尽管沟槽的尺寸可以变化，但是高宽比（z维度：x维度）有利地是至少2:1，并且更有利地是3:1，或者更大。在一些实施例中，沟槽具有在5nm和200nm之间的CD。然而，可以安装需要按比例缩放沟槽材料z厚度和CD以便为包括预定数目的半导体线或丝的堆叠选择的预定鳍高度保持可行的高宽比。
方法301在操作310处继续，在操作310处在沟槽内生长包括介于各非牺牲层之间的非牺牲（沟道）半导体层和牺牲半导体层二者的多层鳍。在有利实施例中，该多层鳍是单晶的，其包括从在沟槽底部处暴露的衬底表面外延生长的牺牲材料。可以在操作310处利用任何外延生长技术（诸如但不限于MOCVD、MBE或HVPE）。鳍的生长对衬底播种表面是有选择性的，从而在周围的无定形沟槽材料中回填沟槽。在操作310处，改变进料气体和其他外延工艺控制参数（例如温度、分压）以便使多个鳍材料层从仍包含在沟槽内的半导体表面外延生长。可以以连续方式来在非牺牲层和牺牲层之间形成多个异质结，其中生长参数的原位改变遵循任何已知技术。可以在操作310处执行抛光以便使多层鳍的顶部表面与周围电介质的顶部表面平坦化。
图4图示在隔离电介质材料110中的沟槽内生长的示例性多层鳍401的等距视图。多层鳍401包括彼此通过介于中间的牺牲半导体层410分离的半导体丝115A、115B、和115C。牺牲半导体层410进一步设置在半导体丝115A和衬底105之间。牺牲半导体层410可以具有与衬底105相同的成分，或者可以是不同的半导体。在丝115-115C是Ge的一些实施例中，牺牲半导体层410是SiGe合金。在丝115A-115C是Si的一些实施例中，牺牲半导体层410是SiGe合金。在丝115A-115C是第一III-V合金的一些实施例中，牺牲半导体层410是第二III-V合金。
在外延鳍生长之后，可以使周围的沟槽材料凹进至期望的水平以暴露鳍材料的侧壁，并且方法301在操作315处继续，在操作315处在要变成沟道区的部位上形成掩模。在一些实施例中，在操作315处形成的掩模是栅极堆叠心轴或牺牲栅极堆叠。在操作315处可以采用任何已知的牺牲栅极结构和制造技术。在一些实施例中，操作315需要电介质沉积和平坦化，以及使电介质中暴露鳍结构的开口图案化并用牺牲栅极回填开口。在备选实施例中，牺牲栅极材料是沉积且图案化为栅极心轴条纹的盖层。在图5中图示的示例中，在使隔离电介质110的顶部表面凹进之后，使用任何常规技术来在多层鳍401上形成包括牺牲栅极550（例如多晶硅）的栅极堆叠心轴。在多层鳍401的至少两个侧壁上形成牺牲栅极550并且该牺牲栅极550在隔离电介质110上横向延伸。在操作315处形成的掩模进一步包括外部间隔电介质130。可以采用任何常规技术来形成外部间隔电介质130，诸如但不限于电介质材料层的盖层共形沉积之后是电介质层的各向异性回蚀以保持沿着形貌特征的外部间隔电介质130。可以沉积上述用于外部间隔电介质130的材料中的任一个，诸如但不限于SiC、SiCN、SiOC、SiO和SiN。对于图5中描绘的实施例，将外部间隔电介质130沉积在栅极堆叠心轴的侧壁上。尽管没有在图5中描绘，但是还可以将外部间隔电介质130沉积在多层鳍401的侧壁上。
方法301（图3）进行至操作320，在操作320处去除鳍的未掩蔽（暴露）端部部分。可以采用对在操作320处形成的掩模上的多层鳍材料有选择性的任何蚀刻工艺来移除自对准至掩模的鳍的端部部分。在图6中图示的示例中，将未被牺牲栅极550和外部间隔130保护的多层鳍401的部分选择性地去除至牺牲栅极550和外部间隔130二者。在有利实施例中，采用各向异性蚀刻来去除与外部间隔130的表面对准的多层鳍401的部分。对于半导体丝115A-115C包括Ge且牺牲层410包括SiGe的示例，操作320可能需要定向等离子体蚀刻和/或结晶湿法蚀刻。在完成操作320时，衬底105的半导体区被暴露，牺牲半导体层410的每个端面和半导体丝115A-C也被暴露。在此处，丝115A-115C具有横向长度（例如在y维度上），其仅包括受牺牲栅极550保护的沟道区和受外部间隔130保护的端部部分。
返回图3，方法301在操作325处继续，在操作325处使（一个或多个）牺牲层的暴露端面横向蚀刻、使牺牲材料凹进并且使非牺牲沟道半导体层的端部部分底切（undercut）。可以采用对非牺牲材料上的牺牲层材料有选择性的任何蚀刻工艺以便以关于掩模侧壁自对准的方式来使（一个或多个）牺牲层的端部部分凹进。在图7中图示的示例中，使牺牲层410有选择性地凹进至外部间隔130的暴露表面，从而形成凹处710。在有利实施例中，采用各向同性蚀刻。对于在半导体丝115A-C包括Ge且牺牲层410包括SiGe的一些实施例，操作325可以需要采用碱性蚀刻剂（例如3-10% TMAH溶液，其对许多SiGe合金有选择性）的化学蚀刻。在完成操作325时，已经去除吸收半导体层410的端部部分。这些端部部分去除可以具有基本上等于外部间隔130的横向长度（例如在y维度上）。例如，在外部间隔130具有1-5nm的厚度的情况下，牺牲层具有在每个端部处从丝115A-115C的横向长度减小1-5nm的横向长度。
在一些实施例中，使牺牲层凹进还使衬底相对于（场）隔离电介质的周围区的顶部表面的顶部半导体表面凹进。例如，如在图7中图示进一步图示的，使所暴露的衬底半导体区105的顶部表面715在电介质110的顶部表面下面凹进达基本上与牺牲层被横向凹进相同的量（例如1-5nm）。
在凹进蚀刻之后，形成嵌入式间隔。在一些实施例中，嵌入式间隔形成需要将第二电介质层添加在沟道掩模的外部电介质间隔部分上，并且然后使第二电介质材料层有选择性地回蚀至外部电介质间隔。此类技术需要原始外部电介质间隔以及凹进区内的嵌入式间隔材料。在一些备选实施例中，嵌入式间隔形成需要用也回填鳍的凹进端部部分的新的外部间隔替换沟道掩模的外部间隔部分。对于后面的实施例，替换外部间隔可以以各向同性蚀刻开始以便去除外部间隔，从而横向减小沟道掩模宽度并暴露非牺牲半导体丝的端部部分的侧壁。可以采用已知适用于蚀刻外部电介质间隔的任何蚀刻剂来达到该目的。
方法310然后在操作330处继续，在操作330处使无定形电介质材料共形沉积在沟道区掩模上。该共形沉积进一步回填多层鳍中的横向凹处。尽管可以采用任何常规沉积技术，但是在有利实施例中，通过ALD来沉积具有低相对介电常数（k）的材料以便将电介质材料完全回填或嵌入横向凹处内。在图8A中图示的示例中，无定形电介质材料810是沉积在牺牲栅极550上面和外部间隔130上面的盖层。在图8B中图示的示例中，无定形电介质材料810是在已经去除外部间隔130之后沉积在牺牲栅极550上的盖层。如在图8B中示出的，在该制造阶段从半导体丝115A-115C的端部部分产生的一些形貌815可能是可见的。对于在图8A和8B中图示的实施例中的任一个，无定形电介质材料810可以是上面针对嵌入式间隔120（例如SiC、SiOC、SiCN、SiN、HSQ、MSQ）描述的示例性材料中的任一个。在一些示例中，电介质材料810具有低相对介电常数（例如比外部间隔130的相对介电常数更低）。在一些其他实施例中，电介质材料810具有低于4（并且更有利地低于3）的相对介电常数。
方法301以操作335继续，在操作335处相对于沟道掩模使在操作330处沉积的电介质材料有选择性地回蚀。该回蚀工艺用来将电介质材料保留在凹处中。该回蚀可以使外部间隔进一步再生，或者去除在操作330处有选择性地沉积至现有的外部间隔的所有电介质材料，仅保留嵌入在凹处中的电介质材料的一部分。对于前者的回蚀可以比对于后者的回蚀具有更短的持续时间。图9A图示沉积在外部间隔130上的电介质材料810的一个示例性实施例。执行电介质层810的各向异性蚀刻以使电介质层810凹进外部间隔130的全高度（例如z维度上）。在图9A中，已经完成电介质层810的蚀刻的约四分之三以图示嵌入式电介质120如何保持为蚀刻前端降低电介质层810靠着外部间隔130的侧壁的高度。对于此类实施例，外部间隔130理想地具有与电介质层810的成分充分不同的成分以促进高度蚀刻选择性。
图9B图示在例如利用也将去除环绕鳍结构的任何纵梁（stringer）的各向同性（例如湿法酸）蚀刻剂去除外部间隔130之后已经在牺牲栅极550上沉积电介质材料810的一些示例性实施例。操作330然后需要电介质层810的各向异性蚀刻，但是仅限于需要使电介质层810凹进半导体丝115A-C的全高度（例如z维度）以便重新暴露半导体丝115A-C的端面的持续时间。如在图9B中示出的，电介质层810的各向异性蚀刻具有再生的外部间隔130，有效地扩展外部电介质间隔以包括内部间隔120。外部间隔130的材料成分也可因外部间隔替换工艺而从其初始状态进行修改。
与利用嵌入式间隔电介质材料替换外部间隔还是仅仅利用嵌入式间隔电介质材料填充在外部间隔中无关，方法310在操作340处继续，在操作340处源极和漏极半导体晶体从暴露的衬底半导体表面外延生长。源极/漏极晶体的外延生长可以利用任何已知的技术，诸如但不限于MOCVD或MBE。在一些实施例中，使假象（pseudomorphic）源极/漏极晶体生长。例如，可以在硅或SiGe衬底半导体表面上生长Ge源极和漏极晶体。在其他实施例中，在第二不同的III-V合金的衬底半导体表面上生长第一III-V合金的源极和漏极晶体。可以在生长操作340期间采用原位掺杂以实现对于最低的接触电阻使杂质掺杂浓度尽可能高。在图11中图示的示例中，源极和漏极晶体111、112从半导体衬底105的表面生长，使得与半导体丝115A-115C中的每一个的端面密切接触，完全嵌入内部间隔120，和/或部分覆盖外部间隔130的一部分。
方法301（图3）在操作345处继续，在操作345处在（一个或多个）非牺牲半导体层上有选择性地去除沟道掩模和（一个或多个）剩余的牺牲层。然后在被暴露的沟道区的横向长度上回填栅极堆叠材料。在嵌入式间隔的侧壁上沉积栅极电介质材料，以及使该栅极电介质材料完全包围（一个或多个）非牺牲半导体层。在栅极电介质材料上沉积栅极电极材料，从而理想地回填在半导体丝之间的和/或在半导体丝和衬底之间的任何空隙。例如在最终栅极堆叠的形成中可以采用任何已知的沉积工艺，诸如ALD。在栅极堆叠形成之前，可以在源极/漏极上沉积ILD，并且使ILD与化学掩模平坦化。图12是图示沿着图11的平面181可见的内部特征的各向同性截面绘图。在由图12例示的一些实施例中，使ILD 180与牺牲栅极550的顶部表面平坦化，随后有选择性地去除该牺牲栅极550的顶部表面以暴露半导体丝115A-115C。在去除牺牲栅极550时，在丝115A和衬底105之间延伸的通道1210被打开。在堆叠的丝之间延伸的类似通道目前也被打开。在每个通道内暴露嵌入式间隔120的侧壁。图13进一步图示在包括栅极电介质140和栅极电极150的栅极堆叠的沉积之后的纳米线晶体管101，从而获得引入图1A和1B中的结构。栅极电介质140沉积在通道1210的所有表面上，从而使栅极电极150与丝115A-115C和衬底半导体区105绝缘。栅极电极150回填通道1210，从而结合在丝115A-115C的相对侧壁上捆扎的栅极电极材料的各部分。
在最终栅极堆叠的形成之后，晶体管101基本上完成。晶体管101然后可以通过任何已知的源极/漏极和栅极接触金属化与集成电路中的其他晶体管电互连。
图13图示例如根据上述实施例的在其中移动计算平台1305和/或数据服务器机器1306包括具有嵌入式间隔的纳米线晶体管的系统。该服务器机器1306可以是任何商业服务器，例如包括设置在机架内且联网在一起用于电子数据处理的任何数目的高性能计算平台，在示例性实施例中其包括封装设备1350。
该移动计算平台1305可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一个的任何便携式设备。例如，该移动计算平台1305可以是平板电脑、智能电话、膝上型计算机等等中的任一个并且可以包括显示屏（例如电容式、电感式、电阻式或光学触摸屏）1311、芯片级或封装级集成系统1310和电池1315。在一些实施例中，显示屏1311是根据上述实施例的具有嵌入式间隔的纳米线晶体管。
无论是设置在展开图1320中图示的集成系统1310内，还是作为服务器机器1306内的独立封装设备，SOC 1360包括根据上述实施例的具有嵌入式间隔的纳米线晶体管。SOC1360可以进一步包括通过多层基于石墨烯的互连电耦合的存储器电路系统和/或处理器电路系统1340（例如SRAM、微处理器、多芯微处理器、图形处理器等等）。控制器1335、PMIC1330或RF（射频）集成电路（RFIC）1325中的任一个可以包括根据上述实施例的具有嵌入式间隔的纳米线晶体管。
如进一步图示的，在该示例性实施例中，RFIC 1325具有耦合至天线（没有被示出）以实施许多无线标准或协议中的任一个以及指定为3G、4G、5G以及以上的任何其他无线协议的输出，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、 长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物。在备选实现中，这些SoC模块中的每一个都可以被集成在耦合至封装衬底、内插器或板的单独IC上。
图14是根据本公开内容的至少一些实现布置的计算设备1400的功能框图。可以在例如移动平台1305或服务器机器1306内部找到计算设备1400。设备1400进一步包括托管许多部件的母板1402，该许多部件诸如但不限于处理器1404（例如应用程序处理器），该母板1402可以进一步合并例如根据上述实施例的包括一个或多个分子石墨烯单元的嵌入式基于石墨烯的TFET。处理器1404可以物理和/或电耦合至母板1402。在一些示例中，处理器1404包括封装在处理器1404内的集成电路管芯。一般来说，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以便将该电子数据变换成可进一步存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
在各个示例中，一个或多个通信芯片1406还可以物理和/或电耦合至母板1402。在进一步实现中，通信芯片1406可以是处理器1404的一部分。依据其应用，计算设备1400可以包括可以或可以不物理且电耦合至母板1402的其他部件。这些其他部件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、指南针、加速度计、陀螺仪、扬声器、相机、和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、压缩盘（CD）、数字多功能盘（DVD）等等）诸如此类。
通信芯片1406可以使得无线通信能够用于数据去到和来自计算设备1400的传递。术语“无线”以及其派生词可以被用来描述可通过使用调制电磁辐射通过非固态介质来传达数据的电路、设备、系统、方法、技术、通信通道等等。该术语并不意味着相关联的设备不包含任何电线，尽管在某些实施例中它们可能不包含任何电线。通信芯片1406可以实施许多无线标准或协议中的任一个，包括但不限于在本文中别的地方描述的那些。如所讨论的，计算设备1300可以包括多个通信芯片1406。例如，第一通信芯片可以专用于较短范围无线通信（诸如WiFi和蓝牙）并且第二通信芯片可以专用于较长范围无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他）。
尽管已经参考各个实现描述了本文中阐述的某些特征，但是不打算以限制意义来解释该描述。因此，认为本文中描述的实现的各种修改以及对本公开内容所属于领域的技术人员来说显而易见的其他实现被认为处在本公开内容的精神和范围内。
将认识到，实施例不限于本文中详细描述的说明性实施例，而是可以在不偏离所附权利要求的范围的情况下以修改和改变来实行该实施例。例如上面的实施例可以包括如下面进一步提供的特征的具体组合。
在一个或多个第一实施例中，一种纳米线晶体管包括：衬底；在设置在衬底上面的源极和漏极之间延伸第一横向长度的第一半导体丝；设置在第一丝和第一横向长度的沟道部分内的衬底之间的栅极堆叠，该栅极堆叠包括通过栅极电介质材料与第一丝分离的栅极电极材料；以及一对嵌入式电介质间隔，其被设置在第一丝和第一横向长度的端部部分内的衬底之间，并且使栅极堆叠与源极和漏极分离。
在第一实施例的深化中，该晶体管进一步包括设置在第一丝上面且在源极和漏极之间延伸第一横向长度的第二半导体丝，并且该栅极堆叠进一步设置在第一丝和第二丝之间，其中栅极电介质使栅极电极材料与第一丝和第二丝分离，并且该嵌入式间隔进一步设置在第一横向长度的端部部分内的第二丝和第一丝之间。
在第一实施例的深化中，该嵌入式电介质间隔包括具有低于3.5的体相对介电常数的无定形电介质材料。
在第一实施例的深化中，该栅极堆叠进一步设置在与衬底相对的第一丝的顶部表面上面，并且在与第一横向长度正交的方向上使第二横向长度延伸超过第一丝，并且具有第二横向长度的外部电介质间隔被设置在顶部丝表面上面和使栅极电极与源极和漏极分离的丝的相对侧壁上面。
在第一实施例的深化中，该外部电介质间隔接触嵌入式电介质间隔的第一和第二侧壁，该栅极电介质材料接触嵌入式电介质间隔的第三侧壁，并且该源极或漏极接触嵌入式电介质间隔的第四侧壁。
在紧接在上面的第一实施例的深化中，该外部电介质间隔使栅极电极与源极和漏极分离达基本上等于嵌入式电介质间隔使栅极电极与源极和漏极分离的距离的距离。
在紧接在上面的第一实施例的深化中，该端部部分中的每一个都包括小于4nm的第一横向长度，并且该外部电介质间隔使栅极堆叠与源极和漏极分离至多4nm。
在紧接在上面的第一实施例的深化中，该外部电介质间隔包括具有第一成分的无定形电介质材料，并且该嵌入式电介质间隔包括具有与第一成分不同的第二成分的无定形电介质材料。
在紧接在上面的第一实施例的深化中，该嵌入式电介质间隔包括具有比外部电介质间隔的相对介电常数更低的相对介电常数的材料。
在第一实施例的深化中，该第一半导体丝被设置在被衬底的无定形电介质区包围的衬底的结晶半导体区上面，该源极和漏极中的每一个都包括与结晶半导体区接触的重掺杂的半导体晶体，并且在结晶半导体区与源极和漏极晶体之间的接口被设置在隔离电介质区的顶部表面下面。
在紧接在上面的第一实施例的深化中，该结晶半导体区与源极和漏极晶体之间的接口被设置在隔离电介质区的顶部表面下面达至少等于第一横向长度的各端部部分中的一个的距离。
在第一实施例的深化中，该半导体丝是Ge或III-V化合物的晶体，该源极和漏极中的每一个都包括Ge或III-V化合物的重掺杂的晶体，该栅极电介质材料是从由HfO2、Al2O3、HfSiOx、HfAlOx和TaSiOx组成的组中选择的，以及该栅极电极材料包括一种或多种金属。
在紧接在上面的第一实施例的深化中，该半导体丝包括Ge的晶体，并且该源极和漏极二者被掺杂有受主杂质。
在一个或多个第二实施例中，一种包括多个纳米线晶体管的微处理器，每一个纳米线晶体管都进一步包括：在源极和漏极之间延伸第一横向长度的多个半导体丝；设置在第一横向长度的沟道部分内的丝之间的栅极堆叠，该栅极堆叠包括通过栅极电介质材料从丝分离的栅极电极材料；以及嵌入式电介质间隔，其设置在第一横向长度的端部部分内的丝之间，并且使栅极堆叠与源极和漏极分离。
在第二实施例的深化中，该纳米线晶体管的至少一个子集中的半导体丝包括Ge的晶体，以及该源极和漏极被掺杂有受主杂质。
在一个或多个第三实施例中，一种制造纳米线晶体管的方法包括：在衬底上面形成鳍，该鳍包括非牺牲半导体材料层和设置在非牺牲层和衬底之间的牺牲材料层。该方法包括通过在鳍的相对端部处部分蚀刻牺牲层来在非牺牲层和衬底之间形成横向凹处。该方法包括将电介质材料嵌入横向凹处内，以及在鳍的端部处形成与非牺牲层和嵌入式电介质材料接触的源极和漏极材料，并且该方法包括用栅极堆叠替换牺牲材料层的在鳍的各端部之间的剩余部分，该栅极堆叠包括通过栅极电介质材料与非牺牲半导体材料分离并且通过嵌入式电介质材料与源极和漏极材料间隔开的栅极电极材料。
在紧接在上面的第三实施例的深化中，形成鳍进一步包括：在鳍上面形成掩模以便保护在衬底的第一横向长度上面的非牺牲半导体材料，以及通过蚀刻牺牲和非牺牲材料以暴露衬底的半导体部分来去除鳍的未掩蔽部分，并且形成横向凹处进一步包括使牺牲材料的一部分相对于掩模的边缘有选择性地横向凹进至非牺牲材料。在该方法中将电介质材料嵌入横向凹处内进一步包括将无定形电介质材料沉积在鳍的掩模和端部上面，该电介质材料回填横向凹处，以及在保持嵌入横向凹处内的电介质材料的同时从掩模的侧壁去除电介质材料。
在紧接在上面的第三实施例的深化中，形成源极和漏极进一步包括使源极和漏极晶体从衬底的半导体部分外延生长以及接触非牺牲半导体材料层的端部部分，并且用栅极堆叠替换牺牲材料层的剩余部分进一步包括去除该掩模的至少一部分以暴露设置在端部部分之间的非牺牲半导体的沟道部分，去除设置在非牺牲半导体和沟道部分内的衬底之间的牺牲材料以形成第一半导体丝，将栅极电介质材料沉积在半导体丝的所有暴露表面和嵌入式电介质的表面上，以及将栅极电极材料沉积在丝和衬底之间的空间中的栅极电介质材料上。
在第三实施例的深化中，将无定形电介质材料沉积在掩模上面进一步包括通过原子层沉积来共形沉积具有低于3.5的相对介电常数的电介质材料，以及在保持嵌入横向凹处内的电介质材料的同时从掩模的侧壁去除电介质材料进一步包括各向异性蚀刻通过设置在掩模的侧壁上的电介质材料的垂直厚度。
在第三实施例的深化中，横向凹进牺牲材料的部分以形成源极和漏极材料进一步包括使衬底的半导体部分的顶部表面凹进在包围半导体部分的衬底的隔离电介质区的顶部表面下面。
在第三实施例的深化中，形成鳍进一步包括外延生长多层堆叠，其包括通过居于中间的牺牲层使多个非牺牲半导体层分离，以及通过在鳍的相对端部处部分蚀刻牺牲层来在非牺牲层和衬底之间形成横向凹处进一步包括通过部分蚀刻居于中间的牺牲层中的每一个来在多层堆叠的相邻非牺牲层之间形成横向凹处。
在第三实施例的深化中，外延生长多层堆叠进一步包括生长通过居于中间的牺牲SiGe或III-V层分离的多个非牺牲Ge或III-V层。
然而，就这一点而言并且在各个实现中并未对上面的实施例进行限制，上面的实施例可以包括承担此类特征的仅一个子集、承担不同顺序的此类特征、承担此类特征的不同组合和/或承担除明确列出的那些特征之外的附加特征。因此，应该参考所附权利要求连同给予此类权利要求权利的等同物的全范围来确定本发明的范围。

Claims (22)

1.一种纳米线晶体管，该晶体管包括：
衬底；
在设置在衬底上面的源极和漏极之间延伸第一横向长度的第一半导体丝；
设置在第一丝和第一横向长度的沟道部分内的衬底之间的栅极堆叠，该栅极堆叠包括通过栅极电介质材料与第一丝分离的栅极电极材料；以及
一对嵌入式电介质间隔，其被设置在第一丝和第一横向长度的端部部分内的衬底之间，并且使栅极堆叠与源极和漏极分离。
2.根据权利要求1所述的晶体管，进一步包括设置在第一丝上面且在源极和漏极之间延伸第一横向长度的第二半导体丝，并且其中：
该栅极堆叠进一步设置在第一丝和第二丝之间，其中栅极电介质使栅极电极材料与第一丝和第二丝分离；以及
该嵌入式电介质间隔进一步设置在第一横向长度的端部部分内的第二丝和第一丝之间。
3.根据权利要求1所述的晶体管，其中该嵌入式间隔包括具有低于3.5的体相对介电常数的无定形电介质材料。
4.根据权利要求1所述的晶体管，其中：
该栅极堆叠进一步设置在与衬底相对的第一丝的顶部表面上面，并且在与第一横向长度正交的方向上使第二横向长度延伸超过第一丝；以及
具有第二横向长度的外部电介质间隔被设置在顶部丝表面上面和使栅极电极与源极和漏极分离的丝的相对侧壁上面。
5.根据权利要求1所述晶体管，其中：
该外部电介质间隔接触嵌入式电介质间隔的第一和第二侧壁；
该栅极电介质材料接触嵌入式电介质间隔的第三侧壁；以及
该源极或漏极接触嵌入式电介质间隔的第四侧壁。
6.根据权利要求5所述的晶体管，其中：该外部电介质间隔使栅极电极与源极和漏极分离达基本上等于嵌入式电介质间隔使栅极电极与源极和漏极分离的距离的距离。
7.根据权利要求6所述的晶体管，其中：
该端部部分中的每一个都包括小于4nm的第一横向长度；以及
该外部电介质间隔使栅极堆叠与源极和漏极分离至多4nm。
8.根据权利要求5所述的晶体管，其中该外部电介质间隔包括具有第一成分的无定形电介质材料，并且该嵌入式电介质间隔包括具有与第一成分不同的第二成分的无定形电介质材料。
9.根据权利要求8所述的晶体管，其中该嵌入式电介质间隔包括具有比外部电介质间隔的相对介电常数更低的相对介电常数的材料。
10.根据权利要求1所述的晶体管，其中：
该第一半导体丝被设置在被衬底的无定形电介质区包围的衬底的结晶半导体区上面；
该源极和漏极中的每一个都包括与结晶半导体区接触的重掺杂的半导体晶体；以及
在结晶半导体区与源极和漏极晶体之间的接口被设置在隔离电介质区的顶部表面下面。
11.根据权利要求10所述的晶体管，其中该结晶半导体区与源极和漏极晶体之间的接口被设置在隔离电介质区的顶部表面下面达至少等于第一横向长度的各端部部分中的一个的距离。
12.根据权利要求1所述的晶体管，其中：
该半导体丝是Ge或III-V化合物的晶体；
该源极和漏极中的每一个都包括Ge或III-V化合物的重掺杂的晶体；
该栅极电介质材料是从由HfO2、Al2O3、HfSiOx、HfAlOx和TaSiOx组成的组中选择的；以及
该栅极电极材料包括一种或多种金属。
13.根据权利要求12所述的晶体管，其中：
该半导体丝包括Ge的晶体；以及
该源极和漏极二者被掺杂有受主杂质。
14.一种包括多个纳米线晶体管的微处理器，每一个纳米线晶体管都进一步包括：
在源极和漏极之间延伸第一横向长度的多个半导体丝；
设置在第一横向长度的沟道部分内的丝之间的栅极堆叠，该栅极堆叠包括通过栅极电介质材料从丝分离的栅极电极材料；以及
嵌入式电介质间隔，其设置在第一横向长度的端部部分内的丝之间，并且使栅极堆叠与源极和漏极分离。
15.根据权利要求14所述的微处理器，其中：
该纳米线晶体管的至少一个子集中的半导体丝包括Ge的晶体；以及
该源极和漏极被掺杂有受主杂质。
16.一种制造纳米线晶体管的方法，该方法包括：
在衬底上面形成鳍，该鳍包括非牺牲半导体材料层和设置在非牺牲层和衬底之间的牺牲材料层；
通过在鳍的相对端部处部分蚀刻牺牲层来在非牺牲层和衬底之间形成横向凹处；
将电介质材料嵌入横向凹处；
在鳍的端部处形成与非牺牲层和嵌入式电介质材料接触的源极和漏极材料；以及
用栅极堆叠替换牺牲材料层的在鳍的各端部之间的剩余部分，该栅极堆叠包括通过栅极电介质材料与非牺牲半导体材料分离并且通过嵌入式电介质材料与源极和漏极材料间隔开的栅极电极材料。
17.根据权利要求16所述的方法，其中：
形成鳍进一步包括：
在鳍上面形成掩模以便保护在衬底的第一横向长度上面的非牺牲半导体材料；以及
通过蚀刻牺牲和非牺牲材料以暴露衬底的半导体部分来去除鳍的未掩蔽部分；
形成横向凹处进一步包括使牺牲材料的一部分相对于掩模的边缘有选择性地横向凹进至非牺牲材料；以及
将电介质材料嵌入横向凹处内进一步包括：
将无定形电介质材料沉积在鳍的掩模和端部上面，该电介质材料回填横向凹处；以及
在保持嵌入横向凹处内的电介质材料的同时从掩模的侧壁去除电介质材料。
18.根据权利要求17所述的方法，其中：
形成源极和漏极进一步包括使源极和漏极晶体从衬底的半导体部分外延生长以及接触非牺牲半导体材料层的端部部分；以及
用栅极堆叠替换牺牲材料层的剩余部分进一步包括：
去除该掩模的至少一部分以暴露设置在端部部分之间的非牺牲半导体的沟道部分；
去除设置在非牺牲半导体和沟道部分内的衬底之间的牺牲材料以形成第一半导体丝；
将栅极电介质材料沉积在半导体丝的所有暴露表面和嵌入式电介质的表面上；以及
将栅极电极材料沉积在丝和衬底之间的空间中的栅极电介质材料上。
19.根据权利要求17所述的方法，其中：
将无定形电介质材料沉积在掩模上面进一步包括通过原子层沉积来共形沉积具有低于3.5的相对介电常数的电介质材料；以及
在保持嵌入横向凹处内的电介质材料的同时从掩模的侧壁去除电介质材料进一步包括各向异性蚀刻通过设置在掩模的侧壁上的电介质材料的垂直厚度。
20.根据权利要求16所述的方法，其中横向凹进牺牲材料的部分以形成源极和漏极材料进一步包括使衬底的半导体部分的顶部表面凹进在包围半导体部分的衬底的隔离电介质区的顶部表面下面。
21.根据权利要求16所述的方法，其中：形成鳍进一步包括：
外延生长多层堆叠，其包括通过居于中间的牺牲层使多个非牺牲半导体层分离；以及
通过在鳍的相对端部处部分蚀刻牺牲层来在非牺牲层和衬底之间形成横向凹处进一步包括通过部分蚀刻居于中间的牺牲层中的每一个来在多层堆叠的相邻非牺牲层之间形成横向凹处。
22.根据权利要求21所述的方法，其中：
外延生长多层堆叠进一步包括生长通过居于中间的牺牲SiGe或III-V层分离的多个非牺牲Ge或III-V层。
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