CN110350034A - 用于半导体鳍状物的环绕式接触部结构 - Google Patents

用于半导体鳍状物的环绕式接触部结构 Download PDF

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CN110350034A CN201910162952.6A CN201910162952A CN110350034A CN 110350034 A CN110350034 A CN 110350034A CN 201910162952 A CN201910162952 A CN 201910162952A CN 110350034 A CN110350034 A CN 110350034A
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semiconductor fin
fin
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

描述了用于半导体鳍状物的环绕式接触部结构以及制作用于半导体鳍状物的环绕式接触部结构的方法。在示例中，一种集成电路结构包括具有突出穿过沟槽隔离区的第一部分的半导体鳍状物。栅极结构在所述半导体鳍状物的所述第一部分的顶部之上并且沿着所述第一部分的侧壁。源极区或漏极区在所述栅极结构的第一侧，所述源极区或漏极区包括处于所述半导体鳍状物的第二部分上的外延结构。所述外延结构具有与所述半导体鳍状物的所述第二部分对准的大体上竖直的侧壁。导电接触部结构沿所述半导体鳍状物的所述第二部分的侧壁并且沿所述外延结构的大体上竖直的侧壁。

Description

用于半导体鳍状物的环绕式接触部结构
技术领域
本公开的实施例属于集成电路结构和处理的领域，并且更具体而言，属于用于半导体鳍状物的环绕式接触部结构、以及制作用于半导体鳍状物的环绕式接触部结构的方法的领域。
背景技术
对于过去的几十年，集成电路中的特征的缩放已经成为了持续增长的半导体产业背后的推动力。缩放到越来越小的特征使得在半导体芯片的有限芯片面积上实现的功能单元的密度提高。例如，缩小晶体管尺寸允许将提高数量的存储器或逻辑器件并入芯片上，从而制造出具有提高的容量的产品。但是，对越来越高的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸持续缩小，多栅极晶体管(例如，三栅极晶体管)变得越来越占据主导地位。在常规工艺中，三栅极晶体管一般制作在体硅衬底上，或者制作在绝缘体上硅衬底上。在一些实例中，优选的是体硅衬底，因为其成本较低，而且因为其能够实现复杂度较低的三栅极制作工艺。
但是缩放多栅极晶体管并非没有任何后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量的增大，对用于对这些构建块进行图案化的光刻工艺的约束也变得势不可挡。具体而言，被图案化在半导体堆叠体中的特征的最小尺寸(临界尺寸)与这种特征之间的间隔这两者之间可能存在权衡。
集成电路(IC)中的器件密度已经按照摩尔定律增长了几十年。然而，由于器件结构的横向尺寸随着每一代技术而缩小，进一步降低结构尺寸变得越来越困难。三维(3D)缩放现在引起了相当大的关注，因为z高度(器件厚度)的下降提供了提高总器件密度和IC性能的另一途径。例如，3D 缩放可以具有芯片堆叠或者封装IC堆叠的形式。已知的3D集成技术是昂贵的并且可能仅提供z高度和器件密度方面的增量式提高。例如，芯片厚度的大部分可能都是无效的衬底材料。这种芯片的堆叠体可以采用贯穿衬底过孔(TSV)技术作为对芯片堆叠进行竖直互连的手段。TSV通常延伸穿过20-50μm(或更厚)的衬底材料，并且因此一般局限于微米量级的过孔直径。因而，TSV密度局限于远低于大部分器件(例如，晶体管、存储器)单元的密度的密度。而且，采用TSV技术的芯片堆叠体的最终z高度可能比堆叠器件所采用的实际器件层厚几百微米。
3D缩放还可以具有竖直取向器件的形式，例如，其中，晶体管沟道长度大体上与衬底表面正交，而不是针对更加常见的横向取向晶体管的平行于该表面。很多竖直取向器件架构所面临的一个问题是如何在器件的相对端上制作端子，而对于横向取向器件而言这一操作更易于完成。
附图说明
图1是根据一些实施例的衬底的平面图以及衬底上的IC管芯和IC管芯上的晶体管单元的放大视图。
图2A-2C示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的一些操作被执行时的晶体管单元的截面图。
图3A-3C示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的一些操作被执行时的晶体管单元的截面图。
图4A-4C示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的一些操作被执行时的晶体管单元的截面图。
图5A-5F示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的一些操作被执行时的晶体管单元的截面图。
图6A-6F示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的各种操作的截面图。
图7示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
图8A-8H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。
图9A-9H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
图10示出了根据本公开的实施例的一种实施方式的计算装置。
图11示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了用于半导体鳍状物的环绕式接触部结构以及制作用于半导体鳍状物的环绕式接触部结构的方法。在以下描述中，阐述了许多具体细节，例如具体集成和材料体系，以便提供对本公开的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述公知的特征，例如集成电路设计布局，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，图中所示的各种实施例是例示性表示，并且未必是按比例绘制的。
以下描述中还使用了某些术语，这些术语仅用于参考的目的并且因此并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”等术语是指图中进行参考的方向。诸如“前面”、“背面”、“后面”和“侧面”等术语描述部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解这些取向和/或位置。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前端(FEOL)半导体处理和结构。FEOL 是集成电路(IC)制作的第一部分，其中，个体器件(例如，晶体管、电容器、电阻器等)被图案化在半导体衬底或半导体层中。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有工艺。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶片。
本文描述的实施例可以涉及后端(BEOL)半导体处理和结构。BEOL 是IC制作的第二部分，其中，利用晶片上的布线(例如，一个或多个金属化层)将个体器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是使用FEOL处理情境进行例示的，但是这种方案也可以适用于BEOL处理。类似地，尽管示例性处理方案可以是使用BEOL 处理情境进行例示的，但是这种方案也可以适用于FEOL处理。
本公开的一个或多个实施例涉及利用自对准鳍状物制作方案的包括环绕式接触部的集成电路结构或器件。应当认识到，在缩放的尺寸上，可能没有足够的接触面积以使器件表现出低接触电阻。本文公开的实施例可以被实施为，通过在外延S/D区中保持高掺杂的自对准方案来提高接触面积，同时允许接触电阻显著下降，由此允许提高对来自接触部的外部电阻的限制的性能。实施例可以被实施为提供用于源极区、用于漏极区或者既用于源极区又用于漏极区的环绕式接触部结构。
为了提供上下文，先前对制作环绕式接触部的尝试已经引起了外延源极或漏极材料的显著损耗，导致总体改进不足。问题可能在于，对氮化物蚀刻停止层的蚀刻与对硅的蚀刻之间的选择性可能不足以防止蚀刻掉外延源极或漏极材料。此外，如果两个鳍状物之间的外延材料被融合，那么按照这种方式通过导电接触部结构实现完全环绕是不可能的。
根据本公开的一个或多个实施例，在通过抛光、蚀刻等去除了finFET 衬底之后，执行自对准接触部蚀刻工艺。在使晶片反转并且对晶片进行蚀刻/抛光以暴露子鳍状物区之后，在鳍状物上形成自对准掩模。掩模用于保留鳍状物材料，同时蚀刻掉外延源极和漏极延伸部的从鳍状物向外伸出的部分。在蚀刻工艺之后，可以共形沉积具有低肖特基势垒高度的接触金属，以形成环绕式接触部。这种环绕式接触部可以表现出1.5倍到6倍之间的接触电阻下降。借助于提高的接触电阻，集成电路结构可以通过减小相当的器件的有源沟道宽度而在匹配的功率上表现出更高的性能或者可以通过在匹配的泄漏上降低功耗而表现出更高的性能。
本文描述的集成电路结构可以是使用前侧结构制作方案的背侧显露而制作的。在一些示例性实施例中，晶体管或者其它器件结构的背侧显露需要晶片级背侧处理。与常规TSV类型技术相反，本文所述的对晶体管的背侧显露可以是在器件单元的密度上执行的，并且甚至是在器件的子区域内执行的。此外，可以对晶体管执行这种背侧显露以大体上去除在前侧器件处理期间被设置器件层的施主(donor)衬底的全部。因而，由于器件单元中的半导体的厚度在晶体管的背侧显露之后有可能变为仅几十或者几百纳米，数微米深的TSV变得没有必要。
本文描述的显露技术可以实现从“自底向上”器件制作向“中心向外”制作的范式转变，其中，“中心”是在前侧制作中采用、从背侧显露、并且然后在背侧制作中被再次采用的任何层。对器件结构的前侧和显露的背侧这两者的处理可以解决与在主要依赖于前侧处理时进行3D IC的制作相关联的挑战中的很多挑战。
例如，可以采用晶体管背侧显露方案来去除施主-宿主(donor-host)衬底组件的载体层和居间层的至少部分，例如，如下文所述的图8A-8H和图 9A-9H所示。过程流开始于施主-宿主衬底组件的输入。利用湿法或干法(例如，等离子体)蚀刻工艺对施主-宿主衬底中的载体层的厚度进行抛光(例如，CMP)和/或蚀刻。可以采用已知适用于载体层的组分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层为IV族半导体(例如，硅) 时，可以采用适用于对半导体进行减薄的CMP浆料。类似地，还可以采用已知适于对IV族半导体进行减薄的任何湿法蚀刻剂或者等离子体蚀刻工艺。
在一些实施例中，在上述操作之前沿大体上平行于居间层的破裂面使载体层裂开。裂开或者破裂工艺可以用于去除载体层的作为大块的相当大的部分，从而减小去除载体层所需的抛光或蚀刻时间。例如，在载体层具有400-900μm的厚度的情况下，可以通过实践已知促进晶片级破裂的任何均厚注入来使100-700μm的厚度裂开。在一些示例性实施例中，将轻元素 (例如，H、He或Li)注入到载体层内的希望取得破裂平面的均匀目标深度。在这种裂开工艺之后，可以对施主-宿主衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完全去除。替代地，在未使载体层破裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的更大厚度。
接下来，检测居间层的暴露。使用所述检测来识别出施主衬底的背侧表面已经前进到接近器件层的位置的时间点。可以实践已知适于检测用于载体层和居间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一种或多种端点标准基于检测在所执行的抛光或蚀刻期间施主衬底的背侧表面的光学吸收或发射的变化。在一些其它实施例中，端点标准与在施主衬底背侧表面的抛光或蚀刻期间的副产品的光学吸收或发射的变化相关联。例如，与载体层蚀刻副产品相关联的吸收或发射波长可以作为载体层和居间层的不同组分的函数而变化。在其它实施例中，端点标准与施主衬底的背侧表面的抛光或蚀刻的副产品中的物类的质量的变化相关联。例如，可以通过四极质谱分析器对处理的副产品进行采样，并且物类质量的变化可以与载体层和居间层的不同组分相关。在另一个示例性实施例中，端点标准与施主衬底的背侧表面和与施主衬底的背侧表面接触的抛光表面之间的摩擦力的变化相关联。
在去除过程相对于居间层对载体层具有选择性的情况下可以增强对居间层的检测，因为可以通过载体层和居间层之间的蚀刻速率增量(delta) 来缓解载体去除工艺中的非均匀性。如果研磨、抛光和/或蚀刻操作以充分低于载体层被去除的速率的速率去除居间层，那么甚至可以跳过检测。如果未采用端点标准，那么在居间层的厚度对于蚀刻的选择性而言足够的情况下，预定的固定持续时间的研磨、抛光和/或蚀刻操作可以停止在居间层材料上。在一些示例中，载体蚀刻速率:居间层蚀刻速率为3:1-10:1或更高。
在暴露居间层时，可以去除居间层的至少部分。例如，可以去除居间层的一个或多个成分层。例如，可以通过抛光均匀地去除居间层的厚度。替代地，可以利用掩模蚀刻工艺或者均厚蚀刻工艺来去除居间层的厚度。所述工艺可以采用与减薄载体所采用的相同的抛光或蚀刻工艺，或者可以是具有截然不同的工艺参数的截然不同的工艺。例如，在居间层为载体去除工艺提供蚀刻停止部时，后一操作可以采用相对于器件层的去除而言有利于居间层的去除的不同抛光或蚀刻工艺。在要去除不到几百纳米的居间层厚度的情况下，去除工艺可以相对较慢，可以针对跨晶片不均匀性被优化，并且与用于去除载体层的工艺相比可以受到更加精确的控制。所采用的CMP工艺可以(例如)采用在半导体(例如，硅)与包围器件层并且嵌入在居间层内的电介质材料(例如，SiO)之间提供非常高选择性(例如， 100:1-300:1或更高)的浆料，例如作为相邻器件区之间的电隔离。
对于通过完全去除居间层而显露器件层的实施例，背侧处理可以开始于器件层或者其中的特定器件区的暴露的背侧。在一些实施例中，背侧器件层处理包括穿过设置在居间层和先前制作于器件层中的器件区(例如，源极区或漏极区)之间的器件层的厚度进行的进一步的抛光或者湿法/干法蚀刻。
在利用湿法和/或等离子体蚀刻使载体层、居间层或者器件层背侧凹陷的一些实施例中，这种蚀刻可以是图案化蚀刻或者材料选择性蚀刻，其赋予器件层背侧表面显著的非平面性或形貌。如下文进一步所述，图案化可以处于器件单元内(即，“单元内图案化”)或者可以跨越器件单元(即，“单元间图案化”)。在一些图案化蚀刻实施例中，采用居间层的至少部分厚度作为背侧器件层图案化的硬掩模。因而，掩模蚀刻工艺可以作为对应的掩模器件层蚀刻的开端。
上文描述的处理方案可以得到包括IC器件的施主-宿主衬底组件，所述 IC器件具有居间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区的背侧、和/或所显露的前侧金属化。之后，可以在下游处理期间执行对这些显露区域中的任何显露区域的附加的背侧处理。
图1是根据一些实施例的施主衬底101的平面图连同IC管芯111的放大视图、以及设置在IC管芯111内的逻辑晶体管单元104的进一步放大的视图。进一步参考图1，多个逻辑晶体管单元104被阵列布置在IC管芯111 内的器件层的区域之上。附加的器件单元102可以是(例如)存储器单元、功率晶体管单元、RF晶体管单元或者光学器件单元中的任一者。根据一些例示性实施例，晶体管单元104包括具有源极端子、漏极端子和栅极端子的场效应FET。在一些实施例中，源极端子和漏极端子包括具有相同导电类型的半导体。在其它实施例中，源极端子或漏极端子包括具有互补导电类型的半导体(例如，隧道FET或TFET)。FET还可以包括异质结(即， HFET)，并且在沟道包括III-V或III-N材料时还可以有资格充当高电子迁移率晶体管(HEMT)。在图1中，晶体管单元104内的实线表示形成于晶体管单元阶层(stratum)的前侧中的突出材料，而虚线表示晶体管单元阶层内的设置在另一上覆材料下方的突出材料界面。图1中的粗点划线表示平面A-A’、B-B’和C-C’，沿这些平面的截面图被进一步提供为图2A-2C、3A-3C、4A-4C以及5A-5C，其中，附图标记中的字母对应于由相同字母指定的截面平面。
如图1中进一步所示，FET单元104由背侧衬底105连同嵌入在前侧场隔离电介质材料180内的半导体主体110支撑。在一些实施例中，背侧衬底105包括载体层。在一些实施例中，居间层(未示出)将背侧衬底105 与FET单元104分开。在一些其它实施例中，背侧衬底105既包括载体层又包括居间层。在一个示例中，FET单元104制作在施主衬底101上。进一步参考图1，晶体管单元104包括跨越第一和第二半导体主体110中的每者的沟道区固定的栅极电极173。尽管图1示出了两个半导体主体110，但是非平面FET可以包括一个或多个这种半导体主体。在一些示例性实施例中，半导体主体110包括源自于施主衬底101的器件层的至少一个半导体区。例如，半导体主体110内的晶体管沟道区可以是从半导体器件层获得的。因而，半导体主体110可以包括具有下文所述的用于适合于场效应晶体管的施主衬底器件层的组分中的任何组分的一个或多个半导体区。示例性材料包括但不限于IV族半导体(例如，Si、Ge、SiGe)、III-V族半导体 (例如，GaAs、InGaAs、InAs、InP)、III-N族半导体(例如，GaN、AlGaN、 InGaN)、氧化物半导体、TMDC、石墨烯等。在一些有利实施例中，半导体主体110是单晶。
如图1中进一步所示，源极或漏极金属化150设置在栅极电极173的相对侧上，并且也跨越半导体主体110延伸。在所例示的实施例中，源极或漏极金属化150设置在重新生长或者升高的源极或漏极半导体140上，重新生长或者升高的源极或漏极半导体140被进一步设置为与半导体主体 110接触。源极或漏极半导体140可以掺杂有赋予n型或p型导电性的电活化杂质。对于一些示例性实施例，源极或漏极半导体140两者被掺杂至相同的导电类型(例如，对于NMOS为n型，并且对于PMOS为p型)。在替代实施例中(例如，对于隧穿FET)，源极或漏极半导体140被掺杂为具有互补导电性(例如，n型源极和p型漏极)。源极或漏极半导体140可以是与半导体主体110兼容的任何半导体材料，例如但不限于IV族半导体(例如，Si、Ge、SiGe)和/或III-V族半导体(例如，InGaAs、InAs)和/或III-N 族半导体(例如，InGaN)。
电绝缘间隔体电介质171将栅极电极173与源极或漏极金属化150合/ 或源极或漏极半导体140横向分开。源极或漏极金属化150可以包括与掺杂源极或漏极半导体140形成欧姆或隧道结的一种或多种金属(例如，Ti、 W、Pt、它们的合金以及氮化物)。间隔体电介质171可以是任何电介质，例如但不限于二氧化硅、氮化硅或氮氧化硅、或者具有低于4.0的相对电容率的任何已知低k材料。尽管仅以实线示出了作为单个逻辑晶体管单元的部分的一个栅极电极173，但是还通过虚线绘出了与相邻单元相关联的示例性第二栅极电极173。第二栅极电极也通过间隔体电介质171与金属化150 和/或源极或漏极半导体140横向分开。
晶体管背侧的显露以及晶体管的隔离可以实现形成厚度上可以不超过几百纳米的晶体管单元阶层。如文中别处所述，这种阶层服从于被竖直堆叠到有可能具有非常高的竖直单元密度(例如，高阶层计数/微米厚度)的 3D IC中。文中描述的方案还可以例如通过降低相邻器件之间的贯穿衬底泄露来改善晶体管的电隔离。包括采用施主衬底的器件层的晶体管单元的施主衬底被用作起始结构。晶体管单元在从前侧制作时可以是完全可操作的，例如，其包括如图1所示的三个端子。替代地，可以缺少一个或多个端子，因而晶体管单元将不可操作，直到完成背侧处理为止。施主衬底可以具有上文描述的特征中的一者或多者，例如但不限于居间层和载体层。然而，值得注意的是，可能不需要载体层和/或居间层。之后，可以形成施主-宿主衬底组件。可以通过去除施主衬底的至少部分(例如，载体层)而显露晶体管单元的背侧，以形成晶体管阶层-宿主衬底组件。如下所述，之后可以执行接触部结构工程设计。之后，隔离电介质可以沉积在显露的背侧表面之上，在示例性实施例中，显露的背侧表面是半导体或金属的表面。之后，背侧隔离的晶体管阶层-宿主衬底组件可以经受进一步处理。
图2A、图3A、图4A和图5A示出了沿图1中表示的A-A’平面截取的晶体管单元104的截面图。图2B、图3B、图4B和图5B示出了沿图1中表示的B-B’平面截取的晶体管单元104的截面图。图2C、图3C、图4C和图5C示出了沿图1中表示的C-C’平面截取的晶体管单元104 的截面图。
图2A-2C示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的一些操作被执行时的晶体管单元的截面图。
半导体主体110是竖直(例如，z维度)延伸出鳍状物高度Hf的鳍状物结构。半导体主体110包括具有沟道高度Hc的沟道部分。在一些示例性实施例中，沟道高度Hc包括器件层215。在图2A-2C例示的实施例中，半导体主体110还包括具有子鳍状物高度Hsf的子鳍状物部分，所述子鳍状物部分也包括器件层215。可能已经利用(例如)对器件层215的图案化前侧凹陷蚀刻形成了晶体管半导体主体110。如文中别处进一步所述，半导体鳍状物主体可以替代地包括由不同于沟道部分的组分构成的子鳍状物半导体，在这种情况下，器件层215可以仅是沟道部分，而子鳍状物半导体可以是居间层210的部件。替代地，子鳍状物半导体可以被视为器件层215和背侧衬底105之间的间隔体，背侧衬底105还可以包括处于子鳍状物半导体和载体层之间的居间层。场隔离电介质180围绕半导体主体110的一个或多个侧壁。场隔离电介质180可以是已知适于在横向(例如，x或y维度) 相邻的晶体管之间提供电隔离的一种或多种材料。在一些示例性实施例中，场隔离电介质180包括二氧化硅。诸如但不限于SiN、SiON、SiOC、聚酰亚胺、HSQ或MSQ的其它材料也是可能的。在一些实施例中，场隔离电介质180以及半导体主体110的子鳍状物部分构成了可以使载体去除工艺停止的居间层。
在图2A中进一步示出了源极或漏极金属化与源极或漏极半导体140的相交，而在图2B和图2C中进一步示出了包括设置在栅极电介质245之上并与晶体管半导体主体110的沟道部分相交的栅极电极173的栅极堆叠体。半导体主体的沟道部分耦合至栅极堆叠体，并且具有侧壁高度Hc，在所述高度以下是具有子鳍状物z高度Hsf的子鳍状物。尽管可以利用已知适用于半导体主体110的任何栅极堆叠体材料，但是在一些示例性实施例中，栅极堆叠体包括高k电介质材料(具有大于9的体相对电容率)以及具有适合于半导体主体110的功函数的金属栅极电极。示例性高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。诸如但不限于HfSiOx或TaSiOx的硅酸盐也可以适合于一些半导体主体组分(例如，Si、Ge、SiGe、III-V)。栅极电极173可以有利地具有低于5eV的功函数，并且可以包括元素金属层、金属合金层、或者任一者或两者的层合结构。在一些实施例中，栅极电极是金属氮化物，例如TiN(例如，4.0-4.7eV)。栅极电极还可以包括Al (例如，TiAlN)。在栅极电极173中还可以采用其它合金成分，例如但不限于C、Ta、W、Pt和Sn。
图2A-2C进一步示出了设置在前侧单元表面之上的前侧堆叠体190。通过虚线将前侧堆叠体190示为晶体管单元阶层的部分，其可以变化而不受限制，并且可以(例如)包括任何数量的后端互连金属化层级。这种层级可以通过一个或多个层级间电介质(ILD)层与半导体主体110分开和/ 或相互分开。还可以包括居间层和/或载体层的背侧衬底105设置于背侧单元表面之上。
图3A-3C描绘了将施主衬底结合到宿主衬底302上之后的晶体管单元 104。宿主衬底302可以具有文中别处描述的特性中的任何特性。如所示，宿主衬底302例如通过热压接合结合到前侧堆叠体190的前侧表面。如图 3A-3C中进一步所示，已经去除了背侧衬底105，从而暴露了居间层210的背侧表面311。可以通过诸如但不限于上文描述的方法的任何技术去除背侧衬底105。例如，标记或蚀刻停止部可能已经存在于第一居间层210内，从而在显露场隔离180的背侧之前就终止载体去除操作。
图4A-4C示出了在半导体主体110的背侧412的显露之后的晶体管单元104。为了显露晶体管半导体主体110的背侧，可以利用湿法和/或干法蚀刻工艺对锚固晶体管半导体主体110的体块半导体的部分往回抛光和/或对其进行凹陷蚀刻。在采用对器件层半导体(例如，Si)的蚀刻速率比对电介质的蚀刻速率高的高选择性(例如，200-300:1)CMP浆料的一些示例性实施例中，可以在暴露场隔离电介质180时停止对居间层210的背侧抛光。可以执行任何量的过蚀刻(或者过抛光)，以通过进一步减薄包括半导体主体110的子鳍状物部分和相邻场隔离电介质180的居间层而进一步减小子鳍状物高度Hsf。在一些实施例中，可以在背侧显露操作期间去除晶体管单元内的一个或多个半导体主体的整个子鳍状物。
图5A-5C描绘了在晶体管半导体主体110的显露的背侧之上沉积背侧隔离电介质520之后的晶体管单元104。背侧隔离电介质520是替换为了暴露晶体管半导体区而去除的居间层部分的非原生材料。背侧隔离电介质520 可以是适合于晶体管的电隔离的任何电介质材料。在一些示例性实施例中，背侧隔离电介质520是二氧化硅。然而，值得注意的是，由于背侧隔离电介质520是在背侧显露之后沉积的而不是先前并入到施主衬底中的，因而与(例如)SOI衬底中的材料选择相比，更宽范围的材料选择是可能的，在 SOI衬底中，绝缘体层是在上游作为衬底的嵌入层提供的。因而，在一些有利实施例中，背侧隔离电介质520具有低相对电容率(例如，针对体块状态下的材料测得的)。换言之，背侧隔离电介质可以是低k电介质材料，例如，已知适合于作为后端互连堆叠体中的前侧ILD的那些材料中的任何材料。在一些实施例中，背侧隔离电介质520具有不大于场隔离电介质180 的相对电容率并且更有利地小于场隔离电介质180的相对电容率的相对电容率。在一些实施例中，背侧隔离电介质520具有小于3.9并且更有利地小于3.5的相对电容率。在一些实施例中，背侧隔离电介质520具有与前侧堆叠体190中的一个或多个ILD层相同的组分。示例性背侧隔离电介质材料包括SiOC、SiOCH、HSQ或MSQ。其它低k电介质也是可能的。类似地，具有高于3.9的相对电容率的其它电介质材料(例如，SiN、SiON)也是可能的。
图5D-5F示出了在利用背侧隔离电介质520替换半导体主体110的至少部分之后的晶体管单元104。在一些例示性实施例中，利用(例如)相对于场隔离180对子鳍状物半导体有选择性的任何蚀刻工艺从背侧对半导体主体110的子鳍状物部分进行蚀刻。背侧子鳍状物凹陷可以显露器件层215 (包括沟道半导体)的背侧，或者不显露。之后，将背侧隔离电介质520 往回填充到所得到的凹陷中。在替代的实施例中，器件层下方的居间层的部分被转化成隔离电介质。例如，半导体主体110的子鳍状物部分可以被转化成背侧隔离电介质520。在一些有利实施例中，使用任何已知的热和/ 或湿法化学和/或等离子体增强化学氧化工艺将处于器件层215下方的半导体主体110(例如，硅)的至少部分厚度转化成SiO2，以形成背侧隔离电介质520。
图6A-6F示出了根据一些实施例的在制作用于半导体鳍状物的环绕式接触部结构的方法中的各种操作的截面图。
参考图6A，起始结构600包括具有前侧表面602和背侧表面604。源极区或漏极区包括处于相邻沟道隔离结构608中的下鳍状物部分606。源极区或漏极区还包括上外延部分610。上外延部分610具有暴露的小面(facet)，所述小面具有长度611。源极区或漏极区被限制于电介质间隔体612之间。
参考图6B，图6A的结构被翻转过来，以暴露背侧表面604，以便进行处理。可以将前侧602接合至载体晶片，以便暴露背侧604。
参考图6C，之后使下鳍状物部分606凹陷以提供凹陷的鳍状物部分 606’，在凹陷的鳍状物部分606’之上具有腔614，如图6C所示。可以通过选择性蚀刻工艺使下鳍状物部分606凹陷，以提供凹陷的鳍状物部分606’，在凹陷的鳍状物部分606’之上具有腔614。
参考图6D，在腔614中、在凹陷的鳍状物部分606’上形成电介质插塞616。电介质插塞616可以是通过均厚沉积和CMP工艺形成的，以利用电介质材料填充腔614。应当认识到，电介质侧壁可以不存在，或者可以不限制单个鳍状物(而是限制2个鳍状物、3个鳍状物或者更多鳍状物)，并且所述方案仍然适用。在这种情况下，即使外延区被融合，鳍状物上的背侧电介质帽的存在也允许进行蚀刻，以实现环绕式帽的制作。
参考图6E，通过选择性蚀刻工艺去除沟槽隔离结构608。之后，蚀刻上外延部分610的暴露部分，以形成蚀刻的外延部分618。在实施例中，电介质插塞在选择性蚀刻期间保护凹陷的鳍状物部分606’和上外延部分610 的中央部分。在实施例中，蚀刻的外延部分618的所得的暴露的侧表面具有大于上外延部分610的暴露小面的长度611的长度619。
参考图6F，在图6E的结构的开口中沉积导电材料，以形成导电接触部结构620。在实施例中，导电材料形成了导电接触部结构620，其相对于蚀刻后的外延部分618和凹陷鳍状物部分606’具有低肖特基势垒高度。应当认识到，尽管图示如此，但是利用导电接触部结构环绕的鳍状物以及源极区或漏极区可以不是绝对竖直的。例如，即使干法蚀刻也可能具有一定的斜率。文中将本文描述的环绕式接触部设想为包括这种非竖直结构的环绕。应当认识到，用于与导电接触部结构620接触的过孔可以是从顶部(例如，在对背侧进行显露时已经就位)制作的，或者可以是在显露工艺之后从底部制作的。
应当认识到，可以按照相同或类似的形式使用由上述示例性处理方案得到的结构进行接下来的处理操作，以完成器件制作，例如，PMOS和NMOS 器件制作。作为完成的器件的示例，图7示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
参考图7，半导体结构或器件700包括处于隔离区706内的非平面有源区(例如，包括突出鳍状物部分704和子鳍状物区705的鳍状物结构)。栅极线708设置在非平面有源区的突出部分704之上以及隔离区706的部分之上。如所示，栅极线708包括栅极电极750和栅极电介质层752。在一个实施例中，栅极线708还可以包括电介质盖层754。从这一角度还可以看到栅极接触部714和上覆栅极接触部过孔716、连同上覆金属互连760，它们全部设置在层间电介质堆叠体或层770中。从图7的角度还可以看出，在一个实施例中，栅极接触部714设置在隔离区706之上，而不设置在非平面有源区之上。
而且，如图7所示，在实施例中，界面780存在于突出鳍状物部分704 和子鳍状物区705之间。界面780可以是掺杂子鳍状物区705与轻掺杂或未掺杂上鳍状物部分704之间的过渡区。在一个这种实施例中，每个鳍状物大约为10纳米宽或更小，并且子鳍状物掺杂剂是在子鳍状物位置上从相邻固态掺杂层提供的。在特定的这种实施例中，每个鳍状物不到10纳米宽。
尽管图7中未示出，但是应当认识到，突出鳍状物部分704的源极区或漏极区或者与突出鳍状物部分704相邻的源极区或漏极区处于栅极线708 的任一侧(即，进出纸面)上。在一个实施例中，源极区或漏极区是突出鳍状物部分704的原始材料的掺杂部分。在另一个实施例中，突出鳍状物部分704的材料被去除并且例如通过外延沉积被替换为另一种半导体材料。在任一种情况下，源极区或漏极区可以在电介质层706的高度下方延伸，即，延伸到子鳍状物区705中。根据本公开的实施例，更重掺杂的子鳍状物区(即，鳍状物的处于界面780下方的掺杂部分)抑制源极到漏极泄漏通过体半导体鳍状物的该部分。根据本公开的一个或多个实施例，源极区或漏极区之一或两者耦合至环绕式接触部结构，如上文联系图6F所述。
根据本公开的实施例，参考图6F和图7，集成电路结构包括具有穿过沟槽隔离区706突出的第一部分704的半导体鳍状物606’/704/705。栅极结构708在半导体鳍状物606’/704/705的第一部分704的顶部之上并沿着第一部分704的侧壁。源极区或漏极区606’/618在栅极结构708的第一侧，源极区或漏极区606’/618包括处于半导体鳍状物606’/704/705的第二部分606’上的外延结构618。外延结构618具有与半导体鳍状物606’/704/705 的第二部分606’对准的大体上竖直的侧壁。导电接触部结构620沿着半导体鳍状物606’/704/705的第二部分606’的侧壁，并且沿着外延结构618 的大体上竖直的侧壁。
在实施例中，外延结构618包括在中心点处相遇的一对小面，并且导电接触部结构620进一步处于该对小面上，如图6F所示。在实施例中，集成电路结构还包括沿导电接触部结构620的侧壁的一对电介质间隔体612。
在实施例中，集成电路结构还包括处于半导体鳍状物606’/704/705的第二部分606’的与外延结构618相对的表面上的电介质插塞616。在实施例中，导电接触部结构620进一步沿着电介质插塞616的侧壁，如图6F所示。
在实施例中，集成电路结构还包括处于栅极结构708的第二侧的第二源极区或漏极区。第二源极区或漏极区包括处于半导体鳍状物的第三部分上的第二外延结构，第二外延结构具有与半导体鳍状物的第三部分对准的大体上竖直的侧壁。第二导电接触部结构沿半导体鳍状物的第三部分的侧壁，并且沿第二外延结构(例如，图6F所示类型的第二结构)的大体上竖直的侧壁。
在另一实施例中，集成电路结构还包括处于栅极结构708的第二侧的第二源极区或漏极区。第二源极区或漏极区包括处于半导体鳍状物的第三部分上的第二外延结构。第二外延结构具有沿横向延伸超出半导体鳍状物的第三部分的非竖直侧壁，通过图6A的结构610对此给出了例示。在一个实施例中，集成电路结构还包括沿第二外延结构和半导体鳍状物的第三部分的一对电介质间隔体，其中，第二外延结构的非竖直侧壁的点与该对电介质间隔体接触，如图6A的结构所例示的。
在实施例中，外延结构618包括不同于半导体鳍状物606’/704/705的半导体材料。在实施例中，栅极结构708包括高k电介质层以及包括金属的栅极电极。
在实施例中，半导体结构或器件700是非平面器件，例如但不限于 fin-FET器件、三栅极器件、纳米带器件或者纳米线器件。在这种实施例中，对应的半导电沟道区由三维主体构成或者形成于三维主体中。在一个这种实施例中，栅极线708的栅极电极堆叠体至少包围三维主体的顶表面和一对侧壁。
再次参考图7，在实施例中，鳍状物704/705由多晶硅、硅/锗或者掺杂有电荷载流子的锗层构成，所述电荷载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，硅原子的浓度大于97％。在另一个实施例中，鳍状物704/705由III-V族材料构成，所述III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。隔离区706可以由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或者碳掺杂的氮化硅。
栅极线708可以由包括栅极电介质层752和栅极电极层750的栅极电极堆叠体构成。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌、或其组合的材料构成。此外，栅极电介质层的部分可以包括由衬底鳍状物704的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分以及由半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分以及二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的部分是“U”形结构，其包括大体上平行于衬底的表面的底部部分以及大体上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物。在具体实施例中，栅极电极由形成于金属功函数设定层上方的非功函数设定填充材料构成。栅极电极层可以由P型功函数金属或者N型功函数金属构成，取决于晶体管是 PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管而言，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将允许形成具有处于大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管而言，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将允许形成具有处于大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构构成，“U”形结构包括大体上平行于衬底的表面的底部部分以及大体上垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅极电极的金属层中的至少一个可以简单地是大体上平行于衬底的顶表面的平面层，并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本公开的其它实施方式中，栅极电极可以由U形结构以及平面非U形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层构成。
与栅极电极堆叠体相关联的间隔体可以由适于最终使永久性栅极结构与相邻导电接触部(例如，自对准接触部)电隔离、或者对该电隔离有贡献的材料构成。例如，在一个实施例中，间隔体可以由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或者碳掺杂的氮化硅。
栅极接触部714和上覆栅极接触部过孔716可以由导电材料构成。在实施例中，接触部或过孔中的一者或多者由金属物类构成。金属物类可以是纯金属，例如钨、镍或钴，或者可以是诸如金属-金属合金或者金属-半导体合金(例如，硅化物材料)的合金。
在实施例中，提供结构700涉及制作栅极堆叠体结构708，该结构708 可以是通过栅极替换工艺制作的。在这种方案中，可以去除诸如多晶硅或者氮化硅柱材料的虚设栅极材料，并利用永久性栅极电极材料替换虚设栅极材料。在一个这种实施例中，也可以在该过程中形成永久性栅极电介质层，这与通过早前处理来执行相反。在实施例中，通过干法蚀刻或者湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或者非晶硅构成，并且利用包括使用SF6的干法蚀刻工艺来去除。在另一实施例中，虚设栅极由多晶硅或者非晶硅构成，并且利用包括使用水溶NH4OH或者四乙基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括水溶磷酸的湿法蚀刻来去除。
再次参考图7，器件700的半导体结构的布置将栅极接触部置于隔离区之上。这种布置可以被视为是对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有其中栅极电极的接触部分形成于有源区之上(例如，形成于鳍状物705之上)并且与沟槽接触过孔形成于同一层中的接触部结构。
应当认识到，未必要实践上文描述的过程的所有方面才能落在本公开的实施例的精神和范围内。例如，在一个实施例中，未必要在将栅极接触部制处于栅极堆叠体的有源区之上之前形成虚设栅极。上文描述的栅极堆叠体实际上在最初形成时就可以是永久栅极堆叠体。而且，文中描述的过程可以用于制作一个或者多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑器件或存储器的金属氧化物半导体(MOS)晶体管、或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立存取的双栅极器件或者 FIN-FET。一个或多个实施例尤其可以用于制作处于亚10纳米(10nm)技术节点的半导体器件。
在实施例中，如本说明书中通篇使用的，层间电介质(ILD)材料包括电介质或绝缘材料的层或者由所述层构成。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、氟化硅氧化物、碳掺杂的硅氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如化学气相沉积(CVD)、物理气相沉积(PDV) 或者其它沉积方法的常规技术形成。
在实施例中，同样如本说明书中通篇使用的，金属线或者互连线材料 (以及过孔材料)由一种或多种金属或者其它导电结构构成。常见的示例是使用铜线以及在铜和周围ILD材料之间可以或者可以不包含阻挡层的结构。如本文所使用的，术语金属包括多种金属的合金、堆叠体以及其它组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN 中的一者或多者的层)、不同金属或合金的堆叠体等等。因而，互连线可以是单一材料层或者可以由几个层(包括导电层和填充层)形成。可以使用诸如电镀、化学气相沉积或者物理气相沉积的任何适当沉积工艺来形成互连线。在实施例中，互连线由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、 Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。互连线在本领域有时被称为迹线、导线、线路、金属或者简称为互连。
在实施例中，同样如本说明书中通篇使用的，硬掩模材料、盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模材料、盖材料或插塞材料，以提供相对于彼此以及相对于下层的电介质层和金属层有选择性的不同生长或蚀刻。在一些实施方案中，硬掩模层、盖层或插塞层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层，或者包括这两者，或者包括其组合。其它适当材料可以包括基于碳的材料。可以根据具体的实施方式使用本领域已知的其它硬掩模层、盖层或者插塞层。可以通过CVD、PVD或者其它沉积方法形成硬掩模层、盖层或者插塞层。
在实施例中，同样如本说明书中通篇使用的，使用193nm浸入式光刻 (i193)、EUV和/或EBDW光刻等执行光刻操作。可以使用正性或者负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层(ARC) 层和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面中，可以在晶片级上实践双侧器件处理方案。在一些示例性实施例中，可以对大型衬底(例如，300或450mm直径)晶片进行处理。在示例性处理方案中，提供包括器件层的施主衬底。在一些实施例中，器件层是IC器件所采用的半导体材料。作为一个示例，在晶体管器件(例如，场效应晶体管(FET))中，沟道半导体是由半导体器件层形成的。作为另一个示例，对于光学器件(例如，光电二极管)，漂移和/或增益半导体是由器件层形成的。还可以在具有IC器件的无源结构中采用器件层。例如，光学波导可以采用由器件层图案化出的半导体。
在一些实施例中，施主衬底包括材料层的堆叠体。这种材料堆叠体可以促进接下来形成包括器件层、但没有施主衬底的其它层的IC器件阶层。在示例性实施例中，施主衬底包括通过一个或多个居间材料层与器件层分开的载体层。载体层将在对器件层的前侧处理期间提供机械支撑。载体还可以为半导体器件层中的结晶度提供基础。居间层可以促进载体层的去除和/或器件层背侧的显露。
之后，执行前侧制作操作，以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的前侧处理技术形成任何已知IC器件，并且将在文中别处进一步描述示例性实施例。之后，将施主衬底的前侧结合到宿主衬底以形成器件-宿主组件。宿主衬底将在器件层的背侧处理期间提供前侧机械支撑。宿主衬底还可能需要与制作在施主衬底上的IC器件互连的集成电路。对于这种实施例而言，宿主衬底和施主衬底的结合还可能进一步需要通过混合(电介质/金属)接合形成3D互连结构。可以采用任何已知的宿主衬底和晶片级结合技术。
过程流继续进行，其中，通过去除载体层的至少部分而显露器件阶层的背侧。在一些其它实施例中，还可以在显露操作期间去除沉积在器件层之上的任何居间层和/或前侧材料的部分。如文中别处所述，在一些示例性实施例的语境下，居间层可以促进器件阶层背侧的高度均匀暴露，例如，充当在晶片级背侧显露过程中采用的蚀刻标记或蚀刻停止部中的一者或多者的作用。对从背侧暴露的器件阶层表面进行处理，以形成双侧器件阶层。之后，可以利用一种或多种非原生材料替换与器件区接口连接的原生材料 (例如，施主衬底的原生材料中的任何原生材料)。例如，可以利用一种或多种其它半导体、金属或电介质材料替换半导体器件层或居间层的部分。在一些其它实施例中，还可以替换在显露操作期间去除的前侧材料的部分。例如，可以在对前侧器件的背侧去处理/重新处理期间利用一种或多种其它半导体、金属或电介质材料替换在前侧器件制作期间形成的电介质间隔体、栅极堆叠体或接触部金属化的一部分。在又一些实施例中，将第二器件阶层或者金属内插器接合至显露的背侧。
上述过程流提供了器件阶层-宿主衬底组件。之后，对器件阶层-宿主组件进行进一步处理。例如，可以采用任何已知技术对器件阶层-宿主衬底组件进行单一化和封装。在宿主衬底完全为牺牲性的情况下，器件阶层-宿主衬底的封装可能需要使宿主衬底与器件阶层分开。在宿主衬底并非完全为牺牲性的情况下(例如，在宿主衬底还包括器件阶层的情况下)，可以反馈器件阶层-宿主组件输出作为上述过程流的后续迭代期间的宿主衬底输入。因而，上述方法的迭代可以形成具有任何数量的双侧器件阶层的晶片级组件，其中，每一器件阶层(例如)在厚度上仅为数十或数百纳米。在一些实施例中，并且如文中别处进一步所述，对器件阶层内的一个或多个器件单元进行电测试，以作为(例如)具有双侧器件阶层的晶片级组件的制作中的成品率控制点。在一些实施例中，电测试需要背侧器件探测。
图8A-8H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。图9A-9H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
如图8A和图9A所示，施主衬底801包括按照任意空间布局处于前侧晶片表面之上的多个IC管芯811。对IC管芯811的前侧处理可以是在用以形成任何器件结构的任何技术之后执行的。在示例性实施例中，管芯811 包括处于器件层815内的一个或多个半导体区。居间层810将器件层815 与载体层805分开。在示例性实施例中，居间层810与载体层805和器件层815两者直接接触。替代地，一个或多个间隔体层可以设置在居间层810 与器件层815和/或载体层805之间。施主衬底801还可以包括例如设置在器件层815之上和/或载体层805之下的其它层。
器件层815可以包括已知适合于诸如但不限于晶体管、二极管和电阻器的特定IC器件的任何器件材料组分的一个或多个层。在一些示例性实施例中，器件层815包括一个或多个IV族(即，IUPAC族14)半导体材料层(例如，Si、Ge、SiGe)、III-V族半导体材料层(例如，GaAs、InGaAs、 InAs、InP)或者III-N族半导体材料层(例如，GaN、AlGaN、InGaN)。器件层815还可以包括一个或多个半导体过渡金属硫族化物(TMD或TMDC) 层。在其它实施例中，器件层815包括一个或多个石墨烯层或者具有半导体特性的石墨烯材料层。在又一些实施例中，器件层815包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC族4-10) 或者后过渡金属(例如，IUPAC族11-14)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或者 Mo的至少其中之一。金属氧化物可以是低价氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其它实施例中，器件层815包括一个或多个磁性材料层、铁磁材料层、铁电材料层。例如，器件层815可以包括已知适合于隧道结器件(例如但不限于磁性隧道结 (MTJ)器件)的任何材料的一个或多个层。
在一些实施例中，器件层815大体上是单晶的。尽管是单晶，还是可能存在显著数量的晶体缺陷。在其它实施例中，器件层815是非晶的，或者是纳米晶体。器件层815可以具有任何厚度(例如，图9A中的z维)。在一些示例性实施例中，器件层815具有大于管芯811采用的半导体区中的至少一些的z厚度的厚度，因为在器件层815上构建的和/或嵌入在器件层815内的管芯811的功能半导体区不必延伸穿过器件层815的总体厚度。在一些实施例中，管芯811的半导体区仅设置在器件层815的顶侧厚度内，如图9A中以虚线812所标示的。例如，管芯811的半导体区可以具有 200-300nm或更小的z厚度，而器件层可以具有700-1000nm或更大的z厚度。因而，大约600nm的器件层厚度可以将管芯811的半导体区与居间层810分开。
载体层805可以具有与器件层815相同的材料组分，或者可以具有不同于器件层815的材料组分。对于载体层805和器件层815具有相同组分的实施例而言，可以通过这两个层相对于居间层810的位置来识别这两个层。在器件层815是晶体IV族、III-V族、III-N族半导体的一些实施例中，载体层805是与器件层815相同的晶体IV族、III-V族或III-N族半导体。在器件层815是晶体IV族、III-V族、III-N族半导体的替代实施例中，载体层805是不同于器件层815的晶体IV族、III-V族或III-N族半导体。在又一些实施例中，载体层805可以包括或者可以是器件层815被转移到或者生长到其上的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如，玻璃)或者晶体氧化物层(例如，蓝宝石)、聚合物薄片或者被构建或者层合成已知适于在IC器件处理期间作为载体的结构支撑部的任何材料。载体层805可以具有任何厚度(例如，图9A中的z维度)，所述厚度是载体材料特性和衬底直径的函数。例如，在载体层805是大型(例如， 300-450mm)半导体衬底的情况下，载体层厚度可以是700-1000μm或者更大。
在一些实施例中，一个或多个居间层810设置在载体层805和器件层 815之间。在一些示例性实施例中，居间层810在组分上与载体层805截然不同，使得其可以在后续去除载体层805期间充当可检测标记。在一些这种实施例中，居间层810具有在暴露于载体层805的蚀刻剂时将以显著慢于载体层805的速率的速率进行蚀刻的材料(即，居间层810充当载体层蚀刻工艺的蚀刻停止部)。在其它实施例中，居间层810具有与器件层815 的组分截然不同的组分。例如，居间层810可以是金属、半导体或者电介质材料。
在载体层805和器件层815的至少其中之一是晶体半导体的一些示例性实施例中，居间层810也是晶体半导体层。居间层810还可以具有与载体层805和/或器件层815相同的结晶度和晶体学取向。这种实施例相对于居间层810是必须要求将居间层810接合(例如，热压接合)至器件层810 和/或载体层805的材料的替代实施例可以具有降低施主衬底成本的优势。
对于居间层810是半导体的实施例而言，主要半导体晶格单元、合金组分或者杂质浓度中的一者或多者可以在至少载体层805和居间层810之间变化。在至少载体层805是IV族半导体的一些实施例中，居间层810也可以是IV族半导体，但具有不同的IV族元素或合金和/或利用杂质物类掺杂到不同于载体层805的杂质水平的杂质水平。例如，居间层810可以是在硅载体上外延生长的硅锗合金。对于这种实施例而言，假晶居间层可以被外延生长至低于临界厚度的任何厚度。替代地，居间层810可以是具有大于临界厚度的厚度的驰豫缓冲层。
在至少载体层805是III-V族半导体的其它实施例中，居间层810也可以是III-V族半导体，但具有不同的III-V族合金和/或利用杂质物类掺杂到不同于载体层805的杂质水平的杂质水平。例如，居间层810可以是在GaAs 载体上外延生长的AlGaAs合金。在载体层805和器件层815两者为晶体半导体的一些其它实施例中，居间层810也是晶体半导体层，其还可以具有与载体层805和/或器件层815相同的结晶度和晶体学取向。
在载体层805和居间层810两者具有相同或不同主要半导体晶格单元的实施例中，杂质掺杂剂可以在载体层和居间层之间存在差异。例如，居间层810和载体层805两者可以是硅晶体，其中，居间层810缺少载体层 805中存在的杂质，或者掺杂有载体层805没有的杂质，或者被利用载体层 805中存在的杂质掺杂至不同的水平。杂质差异可以赋予载体层和居间层之间的蚀刻选择性，或者只是引入可检测物类。
居间层810可以掺杂有电活性的杂质(即，使其成为n型或者p型半导体)，或者不做所述掺杂，因为杂质可以为在后续载体去除期间检测居间层810提供任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如，B)、IV族元素(例如，P)。可以采用任何其它元素作为无电活性物类。居间层810内的杂质掺杂剂浓度与载体层805的杂质掺杂剂浓度只需存在足以实现检测的量的变化，所述量可以是作为检测技术和检测器灵敏度的函数预先确定的。
如文中别处进一步所述，居间层810可以具有与器件层815截然不同的组分。在一些这种实施例中，居间层810可以具有不同于器件层815的带隙的带隙。例如，居间层810可以具有比器件层815宽的带隙。
在居间层810包括电介质材料的实施例中，电介质材料可以是无机材料(例如，SiO、SiN、SiON、SiOC、氢基倍半硅氧烷、甲基倍半硅氧烷) 或者有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例而言，居间层810可以被形成为嵌入层(例如，通过向硅器件层和/或载体层中注入氧而得到的SiOx)。电介质居间层的其它实施例可能要求必须将载体层805接合(例如，热压接合)至器件层815。例如，在施主衬底 801是氧化物上半导体(SOI)衬底的情况下，载体层805和器件层815中的任一者或两者可以被氧化并接合到一起，以形成SiO居间层810。对于其它的无机或有机电介质材料而言，可以采用类似的接合技术。
在一些其它实施例中，居间层810包括在该层内横向间隔开的两种或更多种材料。所述两种或更多种材料可以包括电介质和半导体、电介质和金属、半导体和金属、电介质和金属、两种不同电介质、两种不同半导体或者两种不同金属。在这种居间层内，第一材料可以包围延伸穿过居间层的厚度的第二材料的岛。例如，居间层可以包括包围半导体的岛的场隔离电介质，其中，所述岛延伸穿过居间层的厚度。半导体可以外延生长在图案化的电介质的开口内，或者电介质材料可以沉积在图案化的半导体的开口内。
在一些示例性实施例中，向半导体器件层的前侧表面中蚀刻出诸如鳍状物或台面的半导体特征。接下来，例如在任何已知的浅沟槽隔离(STI) 工艺之后，可以利用隔离电介质回填包围这些特征的沟槽。可以采用半导体特征或者隔离电介质中的一者或多者终止背侧载体去除工艺，例如，充当背侧显露蚀刻停止部。在一些实施例中，沟槽隔离电介质的显露可以停止、显著阻碍背侧载体抛光，或者引入用于终止背侧载体抛光的可检测信号。例如，采用相对于隔离电介质(例如，SiO)的去除具有有利于载体半导体(例如，Si)的去除的高选择性的浆料的载体半导体的CMP抛光可以在包围半导体特征(包括器件层)的沟槽隔离电介质的(底)表面暴露时显著减慢。由于器件层设置在居间层的前侧上，因而器件层不必直接暴露于背侧显露工艺。
值得注意的是，对于居间层既包括半导体又包括电介质的实施例而言，居间层厚度可以显著大于与居间层和载体的晶格失配相关联的临界厚度。而低于临界厚度的居间层可能没有足够的厚度来适应晶片级背侧显露工艺的非均匀性，具有较大厚度的实施例可以有利地增大背侧显露工艺窗口。否则，利用有针孔电介质的实施例可以促进后续的载体层与器件层的分离，以及改善器件层内的晶体质量。
包括半导体和电介质两者的居间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，穿过设置在硅载体层之上的有针孔电介质生长硅外延器件层。
继续图8A和图9A的描述，居间层810也可以是金属。对于这种实施例而言，金属可以是已知适合于接合至载体层805或者器件层815的任何组分。例如，可以利用金属(例如但不限于Au或Pt)修饰载体层805和器件层815中的任一者或两者，并且接下来将它们接合到一起，以(例如) 形成Au或Pt居间层810。这种金属可以是居间层的部分，所述居间层还包括包围金属特征的图案化电介质。
居间层810可以具有任何厚度(例如，图9A中的z高度)。居间层应当有足够的厚度以确保能够在暴露器件区和/或器件层815之前可靠地终止载体去除操作。居间层810的示例性厚度处于几百纳米到几微米的范围内，并且可以作为(例如)将要去除的载体材料的量、载体去除工艺的均匀性以及载体去除工艺的选择性的函数而变化。对于居间层具有与载体层805 相同的结晶度和晶体学取向的实施例而言，可以使载体层厚度降低居间层810的厚度。换言之，居间层810可以是700-1000μm厚的IV族晶体半导体衬底(又被用作载体层)的顶部部分。在假晶异质外延实施例中，居间层厚度可以局限于临界厚度。对于采用深宽比捕获(ART)或者另一充分驰豫缓冲架构的异质外延居间层实施例而言，居间层可以具有任何厚度。
如图8B和图9B进一步所示，施主衬底801可以结合到宿主衬底802，以形成施主-宿主衬底组件803。在一些示例性实施例中，施主衬底801的前侧表面结合到宿主衬底802的表面，以使器件层815接近宿主衬底802，并且载体层805远离宿主衬底802。宿主衬底802可以是已知适合于结合到器件层815和/或制作在器件层815之上的前侧堆叠体的任何衬底。在一些实施例中，宿主衬底802包括一个或多个附加器件阶层。例如，宿主衬底 802还可以包括一个或多个器件层(未示出)。宿主衬底802可以包括集成电路，制作在宿主衬底802的器件层中的IC器件与所述集成电路互连，在这种情况下将器件层815结合到宿主衬底802可能还需要通过晶片级接合形成3D互连结构。
尽管图9B未详细示出，但是可以有任何数量的前侧层(例如，互连金属化层级和层间电介质(ILD)层)存在于器件层815和宿主衬底802之间。可以采用任何技术将宿主衬底802与施主衬底801结合。在文中别处进一步描述的实施例中，通过金属-金属、氧化物-氧化物或者混合(金属/氧化物-金属/氧化物)热压接合将施主衬底801结合到宿主衬底802。
在宿主衬底802在与载体层805相对的一侧上面向器件层815的情况下，可以去除载体层805的至少部分，如图8C和图9C进一步所示。在去除整个载体层805的情况下，施主-宿主衬底组件803保持具有平面背侧和前侧表面的高度均匀的厚度。替代地，载体层805可以被掩蔽，并且居间层810可以仅在未掩蔽的子区域中被暴露，以形成非平面背侧表面。在图 8C和图9C所示的示例性实施例中，从施主-宿主衬底组件803的整个背侧表面去除载体层805。例如，可以通过贯穿载体层厚度进行裂开、研磨和/ 或抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻来去除载体层805，以暴露居间层810。可以采用一种或多种操作来去除载体层 805。有利地，可以基于持续时间或者对居间层810的暴露敏感的端点信号来终止去除操作。
在其它实施例中，例如，如图8D和图9D所示，居间层810也被至少部分地蚀刻，以暴露器件层815的背侧。在被用作载体层蚀刻停止部和/或载体层蚀刻端点触发器之后，可以将居间层810的至少部分去除。在去除整个居间层810的情况下，施主-宿主衬底组件803维持由于居间层比载体层薄得多而赋予的具有平面背侧和前侧表面的高度均匀的器件层厚度。替代地，居间层810可以被掩蔽，并且仅器件层815在未被掩蔽的子区域中被暴露，由此形成非平面背侧表面。在图8D和图9D所示的示例性实施例中，从施主-宿主衬底组件803的整个背侧表面去除居间层810。例如，可以通过贯穿居间层的厚度进行抛光(例如，化学机械抛光)和/或均厚湿法化学蚀刻和/或均厚等离子体蚀刻来去除居间层810，以暴露器件层815。可以采用一种或多种操作来去除居间层810。有利地，可以基于持续时间或者对器件层815的暴露敏感的端点信号来终止去除操作。
在一些其它实施例中，例如，如图8E和图9E所示，器件层815被部分蚀刻以暴露先前在前侧处理期间形成的器件结构的背侧。可以在器件层 815被用来制作器件半导体区中的一者或多者和/或被用作居间层蚀刻停止部或端点触发器之后去除器件层815的至少部分。当在整个衬底区域之上对器件层815进行减薄时，施主-宿主衬底组件803维持具有平面背侧和前侧表面的高度均匀的减小的厚度。替代地，器件层815可以被掩蔽，并且器件结构(例如，器件半导体区)仅在未被掩蔽的子区域中被选择性地显露，由此形成非平面背侧表面。在图8E和图9E所示的示例性实施例中，在施主-宿主衬底组件803的整个背侧表面之上对器件层815进行减薄。可以通过(例如)贯穿器件层的厚度进行抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻对器件层815进行减薄，以暴露一个或多个器件半导体区和/或先前在前侧处理期间形成的一个或多个其它器件结构 (例如，前侧器件端子接触部金属化、间隔体电介质等)。可以采用一种或多种操作对器件层815进行减薄。有利地，可以基于持续时间或者对器件层815内的图案化特征的暴露敏感的端点信号来终止器件层减薄。例如，在前侧处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，可以在暴露隔离电介质材料时终止器件层815的背侧减薄。
可以在居间层、器件层和/或器件层815内的特定器件区的背侧表面之上和/或在一个或多个其它器件结构(例如，前侧器件端子接触部金属化、间隔体电介质等)之上沉积非原生材料层。可以利用非原生材料层覆盖或者用这种材料替换从背侧暴露(显露)的一种或多种材料。在一些实施例中，如图8F和图9F所示，在器件层815上沉积非原生材料层820。非原生材料层820可以是具有与为了显露器件阶层的背侧而去除的材料的组分和/ 或微结构截然不同的组分和/或微结构的任何材料。例如，在去除居间层810 以暴露器件层815的情况下，非原生材料层820可以是具有与居间层810 的组分或微结构不同的组分或微结构的另一种半导体。在器件层815是 III-N半导体的一些这种实施例中，非原生材料层820也可以是III-N半导体，其具有在III-N器件区的显露的背侧表面上再生长的相同或不同的组分。这种材料可以是从显露的III-N器件区外延再生长的，以(例如)具有比所去除的材料更高的晶体质量，和/或在器件层内和/或在器件层内的器件区内引入应变，和/或形成适用于堆叠器件的器件半导体区的竖直(例如，z维度) 堆叠体。
在器件层815是III-V半导体的一些其它实施例中，非原生材料层820 也可以是III-V半导体，其具有在III-V器件区的显露的背侧表面上再生长的相同或不同组分。这种材料可以是从显露的III-V器件区外延再生长的，以(例如)相对于所去除的材料具有更高的晶体质量，和/或在器件层内和/ 或在器件层内的特定器件区内引入应变，和/或形成适用于堆叠器件的器件半导体区的竖直堆叠体。
在器件层815是IV族半导体的一些其它实施例中，非原生材料层820 也可以是IV族半导体，其具有在IV族器件区的显露的背侧表面上再生长的相同或不同组分。这种材料可以是从显露的IV族器件区外延再生长的，以(例如)相对于所去除的材料具有更高的晶体质量，和/或在器件区内引入应变，和/或形成适用于堆叠器件的器件半导体区的堆叠体。
在一些其它实施例中，非原生材料层820是电介质材料，例如但不限于SiO、SiON、SiOC、氢基倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用来对先前在施主衬底 801的前侧处理期间可能已经形成的各种器件结构(例如，半导体器件区) 进行电隔离。
在一些其它实施例中，非原生材料层820是导电材料，例如，已知适于接触从背侧显露的器件区的一个或多个表面的任何元素金属或者金属合金。在一些实施例中，非原生材料层820是适于接触从背侧显露的器件区 (例如，晶体管源极区或漏极区)的金属化。
在一些实施例中，非原生材料层820是材料堆叠体，例如，既包括栅极电介质层又包括栅极电极层的FET栅极堆叠体。作为一个示例，非原生材料层820可以是适于接触从背侧显露的半导体器件区(例如，晶体管沟道区)的栅极电介质堆叠体。还可以在器件层815的背侧之上和/或在形成于器件层815内的器件区之上沉积被描述为器件层815的选项的其它材料中的任何材料。例如，非原生材料层820可以是上文描述的氧化物半导体、 TMDC或者隧穿材料中的任何材料，其可以沉积到背侧上，以(例如)以递增方式制作竖直堆叠的器件阶层。
背侧晶片级处理可以按照已知适用于前侧处理的任何方式继续进行。例如，可以使用任何已知的光刻和蚀刻技术将非原生材料层820图案化成有源器件区、器件隔离区、器件接触部金属化或者器件互连。背侧晶片级处理可以进一步制作将不同器件的端子耦合到IC中的一个或多个互连金属化层级。在文中别处进一步描述的一些实施例中，可以采用背侧处理将电源总线互连至IC内的各个器件端子。
在一些实施例中，背侧处理包括与辅助宿主衬底的接合。这种接合可以采用任何层转移工艺，以将背侧(例如，非原生)材料层结合到另一衬底。在这种结合之后，可以将前一宿主衬底作为牺牲施主去除，以重新暴露前侧堆叠体和/或器件层的前侧。这种实施例可以实现器件阶层的迭代式面对面层合，其中，第一器件层充当所述组件的核心。在图8G和图9G所示的一些实施例中，结合到非原生材料层820的辅助宿主衬底840在去除宿主衬底802时至少提供机械支撑。
可以采用任何接合(例如但不限于热压接合)将辅助宿主衬底840结合到非原生材料层820。在一些实施例中，辅助宿主衬底840的表面层和非原生材料层820两者是受到热压接合的连续电介质层(例如，SiO)。在一些实施例中，辅助宿主衬底840的表面层和非原生材料层820两者包括受到热压接合的金属层(例如，Au、Pt等)。在其它实施例中，对辅助宿主衬底840的表面层和非原生材料层820的至少其中之一进行图案化，其既包括图案化的金属表面(即，迹线)又包括周围电介质(例如，隔离)，它们受到热压接合以形成混合(例如，金属/氧化物)结合部。对于这种实施例而言，在接合过程期间对辅助宿主衬底840和图案化的非原生材料层820 中的结构特征对准(例如，光学对准)。在一些实施例中，非原生材料层820包括耦合至在器件层815中制作的晶体管的端子的一条或多条导电背侧迹线。导电背侧迹线可以(例如)接合至辅助宿主衬底840上的金属化。
在完成器件层的前侧处理之前或者之后，可以从器件层的前侧和/或背侧进行器件阶层的接合。可以在大体上完成器件(例如，晶体管)的前侧制作之后执行背侧接合工艺。替代地，可以在完成器件(例如，晶体管) 的前侧制作之前执行背侧接合工艺，在这种情况下，器件层的前侧可以在背侧接合工艺之后接受附加的处理。如图8H和图9H中进一步所示，例如，前侧处理包括去除宿主衬底802(作为第二施主衬底)，以重新暴露器件层 815的前侧。在该点，施主-宿主衬底组件803包括通过非原生材料层820 结合到器件层815的辅助宿主840。
本文公开的实施例可以用于制造很宽范围的各种各样不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其它实施例中，可以制造半导体存储器。此外，集成电路或者其它微电子器件可以用于很宽范围的各种各样的本领域已知的电子装置中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子产品等中。集成电路可以与总线以及系统中的其它部件耦合。例如，处理器可以通过一条或多条总线耦合至存储器、芯片组等。有可能使用本文公开的方案制造处理器、存储器和芯片组中的每者。
图10示出了根据本公开的实施例的一种实施方式的计算装置1000。计算装置1000容纳板1002。板1002可以包括若干部件，其包括但不限于处理器1004以及至少一个通信芯片1006。处理器1004物理和电耦合到板1002。在一些实施方式中，至少一个通信芯片1006也物理和电耦合至板1002。在其它实施方式中，通信芯片1006是处理器1004的部分。
取决于其应用，计算装置1000可以包括可以或可以不物理和电耦合到板1002的其它部件。这些其它部件包括但不限于易失性存储器(例如， DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD) 等)。
通信芯片1006能够实现向和从计算装置1000传输数据的无线通信。术语“无线”及其派生词可以用于描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不含有任何布线，尽管在一些实施例中它们可能不含有。通信芯片1006可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、 IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被称为3G、4G、5G和更高代的任何其它无线协议。计算装置1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 及其它。
计算装置1000的处理器1004包括封装于处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，用于半导体鳍状物的环绕式接触部结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片1006也包括封装在通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，用于半导体鳍状物的环绕式接触部结构。
在其它实施方式中，计算装置1000内容纳的另一部件可以包含集成电路管芯，其包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，用于半导体鳍状物的环绕式接触部结构。
在各种实施方式中，计算装置1000可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置1000可以是处理数据的任何其它电子装置。
图11示出了包括本公开的一个或多个实施例的内插器1100。内插器 1100是用于将第一衬底1102桥接至第二衬底1104的居间衬底。第一衬底 1102可以是(例如)集成电路管芯。第二衬底1104可以是(例如)存储器模块、计算机母板或者另一集成电路管芯。一般而言，内插器1100的目的在于将连接扩展至更宽的间距或者将连接重新布线至不同连接。例如，内插器1100可以将集成电路管芯耦合至球栅阵列(BGA)1106，球栅阵列1106 接下来可以耦合至第二衬底1104。在一些实施例中，第一和第二衬底 1102/1104附接至内插器1100的相对侧。在其它实施例中，第一和第二衬底1102/1104附接至内插器1100的同一侧。并且在其它实施例中，通过内插器1100互连三个或更多衬底。
内插器1100可以由环氧树脂、玻璃纤维强化的环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗、以及其它III-V族和IV族材料。
内插器可以包括金属互连1108和过孔1110，过孔1110包括但不限于穿硅过孔(TSV)1112。内插器1100还可以包括嵌入式器件1114，其既包括无源器件，又包括有源器件。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器以及静电放电(ESD) 器件。也可以在内插器1100上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂的器件。根据本公开的实施例，本文公开的设备或工艺可以用于内插器1100的制作或者内插器1100中包括的部件的制作。
因而，本公开的实施例包括用于半导体鳍状物的环绕式接触部结构以及制作用于半导体鳍状物的环绕式接触部结构的方法。
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非旨在是排他的或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，这是相关领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中公开的具体实施方式。相反，本公开的范围将完全由下述权利要求确定，所述权利要求应当根据权利要求解释所建立的原则来解释。
示例性实施例1：一种集成电路结构包括具有突出穿过沟槽隔离区的第一部分的半导体鳍状物。栅极结构在半导体鳍状物的第一部分的顶部之上并且沿着所述第一部分的侧壁。源极区或漏极区处于所述栅极结构的第一侧，所述源极区或漏极区包括处于所述半导体鳍状物的第二部分上的外延结构。所述外延结构具有与所述半导体鳍状物的所述第二部分对准的大体上竖直的侧壁。导电接触部结构沿所述半导体鳍状物的所述第二部分的侧壁并且沿所述外延结构的大体上竖直的侧壁。
示例性实施例2：根据示例性实施例1所述的集成电路结构，其中，所述外延结构包括在中心点处相遇的一对小面，其中，所述导电接触部结构还处于所述一对小面上。
示例性实施例3：根据示例性实施例1或2所述的集成电路结构，还包括沿所述半导体接触部结构的侧壁的一对电介质间隔体。
示例性实施例4：根据示例性实施例1、2或3所述的集成电路结构，还包括：处于所述栅极结构的第二侧上的第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体鳍状物的第三部分对准的大体上竖直的侧壁；以及沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的大体上竖直的侧壁的第二导电接触部结构。
示例性实施例5：根据示例性实施例1、2或3所述的集成电路结构，还包括处于所述栅极结构的第二侧的第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有沿横向延伸超出所述半导体鳍状物的所述第三部分的非竖直侧壁。
示例性实施例6：根据示例性实施例5所述的集成电路结构，还包括沿所述第二外延结构和所述半导体鳍状物的所述第三部分的一对电介质间隔体，其中，所述第二外延结构的非竖直侧壁的点与所述一对电介质间隔体接触。
示例性实施例7：根据示例性实施例1、2、3、4、5或6所述的集成电路结构，其中，所述外延结构包括不同于所述半导体鳍状物的半导体材料。
示例性实施例8：根据示例性实施例1、2、3、4、5、6或7所述的集成电路结构，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
示例性实施例9：根据示例性实施例1、2、3、4、5、6、7或8所述的集成电路结构，还包括处于所述半导体鳍状物的所述第二部分的与所述外延结构相对的表面上的电介质插塞。
示例性实施例10：根据示例性实施例9所述的集成电路结构，其中，所述导电接触部结构还沿着所述电介质插塞的侧壁。
示例性实施例11：一种集成电路结构包括具有突出穿过沟槽隔离区的第一部分的半导体鳍状物。栅极结构在半导体鳍状物的第一部分的顶部之上并且沿着所述第一部分的侧壁。源极区或漏极区处于所述栅极结构的第一侧，所述源极区或漏极区包括所述半导体鳍状物的处于电介质插塞上的第二部分。导电接触部结构沿着所述半导体鳍状物的所述第二部分的侧壁并且沿着所述电介质插塞的侧壁。一对电介质间隔体沿着所述导电接触部结构的侧壁。
示例性实施例12：根据示例性实施例11所述的集成电路结构，还包括：处于所述栅极结构的第二侧的第二源极区或漏极区，所述第二源极区或漏极区包括所述半导体鳍状物的处于第二电介质插塞上的第三部分；以及沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二电介质插塞的侧壁的第二导电接触部结构。
示例性实施例13：根据示例性实施例11或12所述的集成电路结构，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
示例性实施例14：一种制作集成电路结构的方法包括形成具有突出穿过沟槽隔离区的第一部分的半导体鳍状物。栅极结构形成在半导体鳍状物的第一部分的顶部之上并且沿着所述第一部分的侧壁。源极区或漏极区形成在所述栅极结构的第一侧，所述源极区或漏极区包括所述半导体鳍状物的第二部分上的外延结构。所述外延结构具有与所述半导体鳍状物的所述第二部分对准的大体上竖直的侧壁。导电接触部结构沿所述半导体鳍状物的所述第二部分的侧壁形成并且沿所述外延结构的大体上竖直的侧壁形成。
示例性实施例15：根据示例性实施例14所述的方法，其中，所述外延结构包括在中心点处相遇的一对小面，其中，所述导电接触部结构还处于所述一对小面上。
示例性实施例16：根据示例性实施例14或15所述的方法，还包括沿所述半导体接触部结构的侧壁形成一对电介质间隔体。
示例性实施例17：根据示例性实施例14、15或16所述的方法，还包括：在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体鳍状物的第三部分对准的大体上竖直的侧壁；以及沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的大体上竖直的侧壁形成第二导电接触部结构。
示例性实施例18：根据示例性实施例14、15或16所述的方法，还包括在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有沿横向延伸超出所述半导体鳍状物的所述第三部分的非竖直侧壁。
示例性实施例19：根据示例性实施例18所述的方法，还包括沿所述第二外延结构和所述半导体鳍状物的所述第三部分形成一对电介质间隔体，其中，所述第二外延结构的非竖直侧壁的点与所述一对电介质间隔体接触。
示例性实施例20：根据示例性实施例14、15、16、17、18或19所述的方法，其中，所述外延结构包括不同于所述半导体鳍状物的半导体材料。
示例性实施例21：根据示例性实施例14、15、16、17、18、19或20 所述的方法，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
示例性实施例22：根据示例性实施例14、15、16、17、18、19、20 或21所述的方法，还包括在所述半导体鳍状物的所述第二部分的与所述外延结构相对的表面上形成电介质插塞。
示例性实施例23：根据示例性实施例22所述的方法，其中，所述导电接触部结构还沿着所述电介质插塞的侧壁。

Claims (23)

1.一种集成电路结构，包括：
半导体鳍状物，其具有突出穿过沟槽隔离区的第一部分；
栅极结构，其在所述半导体鳍状物的所述第一部分的顶部之上并且沿所述第一部分的侧壁；
源极区或漏极区，其在所述栅极结构的第一侧，所述源极区或漏极区包括处于所述半导体鳍状物的第二部分上的外延结构，所述外延结构具有与所述半导体鳍状物的所述第二部分对准的大体上竖直的侧壁；以及
导电接触部结构，其沿所述半导体鳍状物的所述第二部分的侧壁并且沿所述外延结构的所述大体上竖直的侧壁。
2.根据权利要求1所述的集成电路结构，其中，所述外延结构包括在中心点处相遇的一对小面，并且其中，所述导电接触部结构还在所述一对小面上。
3.根据权利要求1或2所述的集成电路结构，还包括：
沿所述导电接触部结构的侧壁的一对电介质间隔体。
4.根据权利要求1或2所述的集成电路结构，还包括：
第二源极区或漏极区，其在所述栅极结构的第二侧，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体鳍状物的所述第三部分对准的大体上竖直的侧壁；以及
第二导电接触部结构，其沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的大体上竖直的侧壁。
5.根据权利要求1或2所述的集成电路结构，还包括：
第二源极区或漏极区，其在所述栅极结构的第二侧，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有沿横向延伸超出所述半导体鳍状物的所述第三部分的非竖直侧壁。
6.根据权利要求5所述的集成电路结构，还包括：
一对电介质间隔体，其沿所述第二外延结构和所述半导体鳍状物的所述第三部分，其中，所述第二外延结构的所述非竖直侧壁的点与所述一对电介质间隔体接触。
7.根据权利要求1或2所述的集成电路结构，其中，所述外延结构包括不同于所述半导体鳍状物的半导体材料。
8.根据权利要求1或2所述的集成电路结构，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
9.根据权利要求1或2所述的集成电路结构，还包括：
电介质插塞，其在所述半导体鳍状物的所述第二部分的与所述外延结构相对的表面上。
10.根据权利要求9所述的集成电路结构，其中，所述导电接触部结构还沿所述电介质插塞的侧壁。
11.一种集成电路结构，包括：
半导体鳍状物，其具有突出穿过沟槽隔离区的第一部分；
栅极结构，其在所述半导体鳍状物的所述第一部分的顶部之上并且沿所述第一部分的侧壁；
源极区或漏极区，其在所述栅极结构的第一侧，所述源极区或漏极区包括所述半导体鳍状物的处于电介质插塞上的第二部分；
导电接触部结构，其沿所述半导体鳍状物的所述第二部分的侧壁并且沿所述电介质插塞的侧壁；以及
一对电介质间隔体，其沿所述导电接触部结构的侧壁。
12.根据权利要求11所述的集成电路结构，还包括：
第二源极区或漏极区，其在所述栅极结构的第二侧，所述第二源极区或漏极区包括所述半导体鳍状物的处于第二电介质插塞上的第三部分；以及
第二导电接触部结构，其沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二电介质插塞的侧壁。
13.根据权利要求11或12所述的集成电路结构，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
14.一种制作集成电路结构的方法，包括：
形成具有突出穿过沟槽隔离区的第一部分的半导体鳍状物；
在所述半导体鳍状物的所述第一部分的顶部之上并且沿所述第一部分的侧壁形成栅极结构；
在所述栅极结构的第一侧形成源极区或漏极区，所述源极区或漏极区包括处于所述半导体鳍状物的第二部分上的外延结构，所述外延结构具有与所述半导体鳍状物的所述第二部分对准的大体上竖直的侧壁；以及
沿所述半导体鳍状物的所述第二部分的侧壁并且沿所述外延结构的所述大体上竖直的侧壁形成导电接触部结构。
15.根据权利要求14所述方法，其中，所述外延结构包括在中心点处相遇的一对小面，并且其中，所述导电接触部结构还处于所述一对小面上。
16.根据权利要求14或15所述的方法，还包括：
沿所述导电接触部结构的侧壁形成一对电介质间隔体。
17.根据权利要求14或15所述的方法，还包括：
在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体鳍状物的所述第三部分对准的大体上竖直的侧壁；以及
沿所述半导体鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的所述大体上竖直的侧壁形成第二导电接触部结构。
18.根据权利要求14或15所述的方法，还包括：
在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括处于所述半导体鳍状物的第三部分上的第二外延结构，所述第二外延结构具有沿横向延伸超出所述半导体鳍状物的所述第三部分的非竖直侧壁。
19.根据权利要求18所述的方法，还包括：
沿所述第二外延结构和所述半导体鳍状物的所述第三部分形成一对电介质间隔体，其中，所述第二外延结构的所述非竖直侧壁的点与所述一对电介质间隔体接触。
20.根据权利要求14或15所述的方法，其中，所述外延结构包括不同于所述半导体鳍状物的半导体材料。
21.根据权利要求14或15所述的方法，其中，所述栅极结构包括高k电介质层以及包括金属的栅极电极。
22.根据权利要求14或15所述的方法，还包括：
在所述半导体鳍状物的所述第二部分的与所述外延结构相对的表面上形成电介质插塞。
23.根据权利要求22所述的方法，其中，所述导电接触部结构进一步形成为沿着所述电介质插塞的侧壁。
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