DE102019108021A1 - Wrap-Around-Kontaktstrukturen für Halbleiterfinnen - Google Patents

Wrap-Around-Kontaktstrukturen für Halbleiterfinnen Download PDF

Info

Publication number
DE102019108021A1
DE102019108021A1 DE102019108021.5A DE102019108021A DE102019108021A1 DE 102019108021 A1 DE102019108021 A1 DE 102019108021A1 DE 102019108021 A DE102019108021 A DE 102019108021A DE 102019108021 A1 DE102019108021 A1 DE 102019108021A1
Authority
DE
Germany
Prior art keywords
semiconductor
layer
semiconductor fin
dielectric
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019108021.5A
Other languages
English (en)
Inventor
Rishabh Mehandru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102019108021A1 publication Critical patent/DE102019108021A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es werden Wrap-Around-Kontaktstrukturen für Halbleiterfinnen und Verfahren zum Fertigen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen beschrieben. In einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht. Eine Gatestruktur befindet sich über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne. Ein Source- oder Draingebiet befindet sich an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet eine epitaktische Struktur auf einem zweiten Abschnitt der Halbleiterfinne umfasst. Die epitaktische Struktur weist im Wesentlichen vertikale Seitenwände auf, die auf den zweiten Abschnitt der Halbleiterfinne ausgerichtet sind. Eine leitfähige Kontaktstruktur befindet sich entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur.

Description

  • Technisches Gebiet
  • Ausführungsformen der Offenbarung liegen auf dem Gebiet von integrierten Schaltungsstrukturen und Verarbeitung von integrierten Schaltungen und insbesondere Wrap-Around-Kontaktstrukturen für Halbleiterfinnen, und Verfahren zum Fertigen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen.
  • Hintergrund
  • Seit einigen Jahrzehnten ist die Skalierung von Merkmalen in integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf der begrenzten Fläche der Halbleiterchips. Zum Beispiel erlaubt die Verkleinerung der Transistorgröße die Aufnahme einer größeren Anzahl von Speicher- und Logikvorrichtungen auf einem Chip, was zum Herstellen von Produkten mit einem erhöhten Leistungsvermögen führt. Das Streben nach einem zunehmend höheren Leistungsvermögen ist jedoch nicht problemfrei. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, gewinnt immer mehr an Bedeutung.
  • Bei der Herstellung von integrierten Schaltungsvorrichtungen gewinnen Multigate-Transistoren, wie z.B. Tri-Gate-Transistoren, bei der ständigen Miniaturisierung der Bauelementabmessungen Oberhand. In herkömmlichen Prozessen werden Tri-Gate-Transistoren im Allgemeinen entweder auf Silizium-Bulksubstraten oder auf SOI-Substraten (Silicon-on-Insulator, Silizium auf einem Isolator) hergestellt. In manchen Fällen werden Silizium-Bulksubstrate bevorzugt, da sie niedrigere Kosten nach sich ziehen und weil sie ein unkomplizierteres Tri-Gate-Herstellungsverfahren gestatten.
  • Skalierung von Multigate-Transistoren ist jedoch nicht ohne Folgen geblieben. Während die Abmessungen dieser grundlegenden Bausteine der mikroelektronischen Schaltungen verringert werden und die reine Anzahl von in einem gegebenen Bereich angefertigten elementaren Bausteinen größer wird, werden die Beschränkungen bei den lithografischen Prozessen, die zum Strukturieren dieser Bausteine verwendet werden, überwältigend. Insbesondere kann ein Konkurrenzverhältnis zwischen der kleinsten Abmessung eines in einem Halbleiterstapel strukturierten Merkmals (kritische Abmessung) und dem Abstand zwischen solchen Merkmalen bestehen.
  • Vorrichtungsdichte in integrierten Schaltungen (ICs) ist über Jahrzehnte in Übereinstimmung mit dem Mooreschen Gesetz gestiegen. Da jedoch die seitlichen Abmessungen einer Vorrichtungsstruktur mit jeder Technologiegeneration kleiner werden, wird es zunehmend schwieriger, die strukturellen Abmessungen weiter zu reduzieren. Eine dreidimensionale (3D) Skalierung ist zurzeit von erheblichem Interesse, da die Reduzierung der z-Höhe (Vorrichtungsdicke) einen weiteren Weg zur Erhöhung der Gesamtvorrichtungsdichte und der IC-Leistung bietet. Die 3D-Skalierung kann zum Beispiel in Form eines Stapelns von Chips oder eines Stapelns von gehäusten ICs erfolgen. Bekannte 3D-Integrationstechniken sind kostspielig und bieten möglicherweise nur inkrementelle Verbesserungen der z-Höhe und der Vorrichtungsdichte. Zum Beispiel kann der Großteil der Dicke eines Chips ein inaktives Substratmaterial sein. Ein Stapel solcher Chips kann eine TSV-Technologie (through-substrate via, Substrat-Durchkontaktierung) als ein Mittel zum vertikalen Verbinden des Chipstapels verwenden. Eine TSV erstreckt sich typischerweise auf 20 bis 50 µm, oder mehr, des Substratmaterials und ist daher im Allgemeinen auf Durchkontaktierungsdurchmesser im Mikrometerbereich beschränkt. Daher ist die TSV-Dichte auf einen Wert begrenzt, der weit unter der Dichte der meisten Vorrichtungszellen (z.B. Transistor-, Speicherzellen) liegt. Außerdem kann die endgültige z-Höhe eines Chipstapels, der die TSV-Technologie verwendet, hunderte von Mikrometern dicker sein als die tatsächlichen Vorrichtungsschichten, die durch die gestapelte Vorrichtung verwendet werden.
  • Die 3D-Skalierung kann auch in Form von vertikal ausgerichteten Vorrichtungen erfolgen, wenn zum Beispiel eine Transistorkanallänge im Wesentlichen senkrecht zu einer Oberfläche eines Substrats ist und nicht parallel zu dieser Oberfläche für den gebräuchlicheren lateral ausgerichteten Transistor. Ein Problem, mit dem viele vertikal ausgerichtete Vorrichtungsarchitekturen konfrontiert sind, besteht darin, wie Anschlüsse an entgegengesetzten Enden der Vorrichtung herzustellen sind, was für lateral ausgerichtete Vorrichtungen einfacher ist.
  • Figurenliste
    • 1 ist eine Draufsicht auf ein Substrat mit vergrößerten Ansichten eines IC-Dies auf dem Substrat und einer Transistorzelle auf dem IC-Die gemäß einigen Ausführungsformen.
    • 2A bis 2C zeigen Querschnittsansichten einer Transistorzelle, während einige Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen durchgeführt werden, gemäß einigen Ausführungsformen.
    • 3A bis 3C zeigen Querschnittsansichten einer Transistorzelle, während einige Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen durchgeführt werden, gemäß einigen Ausführungsformen.
    • 4A bis 4C zeigen Querschnittsansichten einer Transistorzelle, während einige Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen durchgeführt werden, gemäß einigen Ausführungsformen.
    • 5A bis 5F zeigen Querschnittsansichten einer Transistorzelle, während einige Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen durchgeführt werden, gemäß einigen Ausführungsformen.
    • 6A bis 6F zeigen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen gemäß einigen Ausführungsformen.
    • 7 zeigt eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur, die entlang einer Gateleitung gezeichnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A bis 8H zeigen Draufsichten auf ein Substrat, das mit doppelseitigen Vorrichtungsverarbeitungsverfahren verarbeitet wird, gemäß einigen Ausführungsformen.
    • 9A bis 9H zeigen Querschnittsansichten eines Substrats, das mit doppelseitigen Vorrichtungsverarbeitungsverfahren verarbeitet wird, gemäß einigen Ausführungsformen.
    • 10 zeigt eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt einen Interposer, der eine oder mehrere Ausführungsformen der vorliegenden Offenbarung umfasst.
  • Beschreibung der Ausführungsformen
  • Es werden Wrap-Around-Kontaktstrukturen für Halbleiterfinnen und Verfahren zum Fertigen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen beschrieben. In der folgenden Beschreibung werden zahlreiche konkrete Einzelheiten, wie z.B. konkrete Integration und Materialanforderungen, dargelegt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese konkreten Einzelheiten ausgeübt werden können. In anderen Fällen werden allgemein bekannte Merkmale, wie z.B. Design-Layouts von integrierten Schaltungen, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötigerweise zu verschleiern. Des Weiteren versteht es sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Repräsentationen und nicht zwangsläufig maßstabsgetreu gezeichnet sind.
  • Bestimmte Terminologie kann in der nachstehenden Beschreibung lediglich zu Referenzzwecken verwendet werden und soll daher nicht einschränkend sein. Zum Beispiel verweisen Begriffe, wie z.B. „oberer“, „unterer“, „oberhalb“ und „unterhalb“, auf Richtungen in den Zeichnungen, auf die verwiesen wird. Begriffe, wie z.B. „vorderer“, „hinterer“, „rückseitiger“ und „seitlicher“, beschreiben die Ausrichtung und/oder Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der unter Bezugnahme auf den Text und die zugehörigen Zeichnungen, die die besprochene Komponente beschreiben, deutlich gemacht wird. Solche Terminologie kann die vorstehend konkret erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung umfassen.
  • Hier beschriebene Ausführungsformen können sich auf Front-End-of-Line-(FEOL)-Halbleiterverarbeitung und -strukturen beziehen. FEOL ist der erste Abschnitt der Fertigung von integrierten Schaltungen (IC), bei dem die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) im Halbleitersubstrat oder in der Halbleiter-schicht strukturiert werden. FEOL deckt im Allgemeinen alles bis zum (jedoch nicht umfassend) Abscheiden von Metallverbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hier beschriebene Ausführungsformen können sich auf Back-End-of-Line-(BEOL)-Halbleiterverarbeitung und -strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Fertigung, bei dem die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z.B. der Metallisierungsschicht oder den Metallisierungsschichten, miteinander verbunden werden. BEOL umfasst Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondstellen für Chip-Gehäuse-Verbindungen. Im BEOL-Abschnitt der Fertigungsstufe werden Kontakte (Pads), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen ausgebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten im BEOL hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsformen können auf FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl auf FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Obwohl ein Beispiel eines Verarbeitungsschemas unter Verwendung eines FEOL-Verarbeitungsszenarios dargestellt sein kann, können solche Ansätze insbesondere auch auf eine BEOL-Verarbeitung anwendbar sein. Obwohl ein Beispiel eines Verarbeitungsschemas unter Verwendung eines BEOL-Verarbeitungsszenarios dargestellt sein kann, können solche Ansätze gleichermaßen auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung richten sich auf integrierte Schaltungsstrukturen oder Vorrichtungen, die Wrap-Around-Kontakte umfassen, welche selbstjustierende Finnenfertigungsansätze verwenden. Es versteht sich, dass bei miniaturisierten Abmessungen möglicherweise nicht genügend Kontaktfläche vorhanden ist, damit eine Vorrichtung einen niedrigen Kontaktwiderstand aufweist. Hier offenbarte Ausführungsformen können implementiert werden, um eine Verbesserung des externen Widerstands von Kontakten, der die Leistungsfähigkeit begrenzt, zu erlauben, indem die Kontaktfläche durch einen selbstjustierenden Ansatz verbessert wird, der eine hohe Dotierung im epitaktischen S/D-Gebiet beibehält, während ermöglicht wird, dass der Kontaktwiderstand signifikant verringert wird. Ausführungsformen können implementiert werden, um eine Wrap-Around-Kontaktstruktur für ein Sourcegebiet, für ein Draingebiet oder sowohl für ein Sourcegebiet als auch ein Draingebiet bereitzustellen.
  • Um einen Kontext bereitzustellen, führten bisherige Versuche, Wrap-Around-Kontakte zu fertigen, zu einem wesentlichen Verlust von epitaktischem Source- oder Drainmaterial, was in einer insgesamt dürftigen Verbesserung resultierte. Probleme können bei der Selektivität zwischen einem Ätzen einer Nitrid-Ätzstoppschicht und einem Ätzen von Silizium liegen, die möglicherweise nicht hinreichend ist, um ein Herausätzen von epitaktischem Source- oder Drainmaterial zu verhindern. Wenn epitaktisches Material zwischen zwei Finnen vereinigt wird, ist es außerdem nicht möglich, auf diese Weise eine vollständige Umwicklung durch eine leitfähige Kontaktstruktur zu erreichen.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird ein selbstjustierender Kontaktätzprozess durchgeführt, nachdem ein FinFET-Substrat durch Polieren, Ätzen usw. entfernt wurde. Eine selbstjustierende Maske wird auf der Finne ausgebildet, nachdem der Wafer umgedreht wurde, und geätzt/poliert, um das unter der Finne befindliche Gebiet freizulegen. Die Maske wird verwendet, um Finnenmaterial zu bewahren, während Abschnitte epitaktischer Source- oder Drainerweiterungen, Erweiterungen, die von der Finne weg hervorstehen, weggeätzt werden. Nach dem Ätzprozess kann ein Kontaktmetall mit einer niedrigen Schottky-Barriere-Höhe konform abgeschieden werden, um einen Wrap-Around-Kontakt auszubilden. Ein solcher Wrap-Around-Kontakt kann eine Kontaktwiderstandreduzierung zwischen 1,5X bis 6X aufweisen. Bei einem verbesserten Kontaktwiderstand können integrierte Schaltungsstrukturen eine höhere Leistungsfähigkeit bei angepasster Leistung aufweisen, indem die aktive Kanalbreite für eine vergleichbare Vorrichtung verringert wird oder der Stromverbrauch bei angepasstem Leckstrom reduziert wird.
  • Integrierte Schaltungsstrukturen, die hier beschrieben werden, können unter Verwendung eines Fertigungsansatzes für Rückseitenfreilegung von Vorderseitenstrukturen gefertigt werden. In einigen Ausführungsbeispielen umfasst ein Freilegen der Rückseite eines Transistors oder einer anderen Vorrichtungsstruktur eine Rückseitenverarbeitung auf Waferebene. Im Gegensatz zu einer herkömmlichen Technologie des TSV-Typs kann ein Freilegen der Rückseite eines Transistors, wie hier beschrieben, bei der Dichte der Vorrichtungszellen und sogar innerhalb von Untergebieten einer Vorrichtung durchgeführt werden. Außerdem kann eine solche Freilegung der Rückseite eines Transistors durchgeführt werden, um im Wesentlichen die Gesamtheit eines Donorsubstrats zu entfernen, auf dem eine Vorrichtungsschicht während einer Vorderseitenvorrichtungsverarbeitung angeordnet wurde. Daher wird eine TSV mit einer Tiefe im Mikrometerbereich unnötig, wenn die Halbleiterdicke in der Vorrichtungszelle nach einem Freilegen der Rückseite eines Transistors potenziell lediglich einige zehn oder einige hundert Nanometer aufweist.
  • Hier beschriebenen Freilegungstechniken können einen Paradigmenwechsel von einer „Bottom-Up“-Vorrichtungsfertigung zu einer „Center-Out“-Fertigung ermöglichen, wobei „Center“ eine beliebige Schicht darstellt, die bei einer Vorderseitenfertigung verwendet wird, von der Rückseite freigelegt wird und erneut in der Rückseitenfertigung verwendet wird. Eine Verarbeitung von sowohl einer Vorderseite als auch einer freigelegten Rückseite einer Vorrichtungsstruktur kann viele der Herausforderungen angehen, die mit einer Fertigung von 3D-ICs assoziiert sind, wenn hauptsächlich auf eine Vorderseitenverarbeitung gesetzt wird.
  • Ein Ansatz zum Freilegen der Rückseite eines Transistors kann zum Beispiel verwendet werden, um zumindest einen Abschnitt einer Trägerschicht und einer Zwischenschicht einer Donor-Wirtssubstrat-Anordnung zu entfernen, wie zum Beispiel in 8A bis 8H und 9A bis 9H dargestellt, die nachstehend beschrieben werden. Der Prozessablauf beginnt mit einer Zufuhr einer Donor-Wirtssubstrat-Anordnung. Eine Dicke einer Trägerschicht im Donor-Wirtssubstrat wird poliert (z.B. CMP) und/oder mit einem Nass- oder Trockenätzprozess (z.B. Plasma) geätzt. Ein beliebiger Schleif-, Polier- und/oder Nass-/Trockenätzprozess, von dem bekannt ist, dass er für die Zusammensetzung der Trägerschicht geeignet ist, kann verwendet werden. Wenn zum Beispiel die Trägerschicht ein Gruppe-IV-Halbleiter (z.B. Silizium) ist, kann eine CMP-Suspension, von der bekannt ist, dass sie zum Dünnen des Halbleiters geeignet ist, verwendet werden. Gleichermaßen kann ein beliebiges Nassätzmittel oder ein beliebiger Plasmaätzprozess, von dem bekannt ist, dass es/er zum Dünnen des Gruppe-IV-Halbleiters geeignet ist, verwendet werden.
  • In einigen Ausführungsformen wird vor dem Vorstehenden ein Spalten der Trägerschicht entlang einer Bruchebene, die im Wesentlichen zur Zwischenschicht parallel ist, vorgenommen. Der Spalt- oder Bruchprozess kann verwendet werden, um einen wesentlichen Abschnitt der Trägerschicht als eine Hauptmasse zu entfernen, wodurch die Polier- oder Ätzzeit reduziert wird, die zum Entfernen der Trägerschicht benötigt wird. Wenn zum Beispiel eine Trägerschicht eine Dicke von 400 bis 900 µm aufweist, können 100 bis 700 µm abgespaltet werden, indem ein beliebiges flächendeckendes Implantat praktiziert wird, von dem bekannt ist, dass es einen Bruch auf Waferebene fördert. In einigen Ausführungsbeispielen wird ein leichtes Element (z.B. H, He oder Li) bis zu einer gleichmäßigen Zieltiefe innerhalb der Trägerschicht implantiert, wo die Bruchebene gewünscht wird. Nach einem solchen Spaltprozess kann dann die Dicke der Trägerschicht, die in der Donor-Wirtssubstrat-Anordnung verbleibt, poliert oder geätzt werden, um das Entfernen zu vervollständigen. Alternativ kann, wo die Trägerschicht nicht gebrochen wird, der Schleif-, Polier- und/oder Ätzvorgang verwendet werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als Nächstes wird eine Freilegung einer Zwischenschicht detektiert. Die Detektion wird verwendet, um einen Punkt zu identifizieren, an dem die Rückseitenfläche des Donorsubstrats beinahe bis zur Vorrichtungsschicht vorgerückt ist. Es kann eine beliebige Endpunktdetektionstechnik angewendet werden, von der bekannt ist, dass sie zum Detektieren eines Übergangs zwischen den Materialien, die für die Trägerschicht und die Zwischenschicht verwendet werden, geeignet ist. In einigen Ausführungsformen basieren ein oder mehrere Endpunktkriterien auf einem Detektieren einer Änderung optischer Absorption oder Emission der Rückseitenfläche des Donorsubstrats, während das Polieren oder Ätzen durchgeführt wird. In einigen anderen Ausführungsformen werden die Endpunktkriterien mit einer Änderung optischer Absorption oder Emission durch Nebenprodukte während des Polierens oder Ätzens der Rückseitenfläche des Donorsubstrats assoziiert. Zum Beispiel können sich die Absorptions- und Emissionswellenlänge, die mit den Nebenprodukten des Trägerschichtätzens assoziiert sind, als eine Funktion der verschiedenen Zusammensetzungen der Trägerschicht und der Zwischenschicht ändern. In anderen Ausführungsformen werden die Endpunktkriterien mit einer Änderung der Masse von Spezies in Nebenprodukten des Polierens oder Ätzens der Rückseitenfläche des Donorsubstrats assoziiert. Zum Beispiel können die Nebenprodukte der Verarbeitung durch einen Quadrupol-Massenanalysator abgetastet werden und eine Änderung der Masse der Spezies kann mit den verschiedenen Zusammensetzungen der Trägerschicht und der Zwischenschicht korreliert werden. In einem anderen Ausführungsbeispiel wird das Endpunktkriterium mit einer Änderung der Reibung zwischen einer Rückseitenfläche des Donorsubstrats und einer Polierfläche, die mit der Rückseitenfläche des Donorsubstrats in Kontakt steht, assoziiert.
  • Die Detektion der Zwischenschicht kann verbessert werden, wo der Entfernungsprozess gegenüber der Trägerschicht in Bezug auf die Zwischenschicht selektiv ist, da eine Nichtgleichförmigkeit des Trägerentfernungsprozesses durch ein Ätzratendelta zwischen der Trägerschicht und der Zwischenschicht gemildert werden kann. Die Detektion kann sogar übersprungen werden, wenn der Schleif-, Polier- und/oder Ätzvorgang die Zwischenschicht mit einer Rate entfernt, die hinreichend kleiner ist als die Rate, mit der die Trägerschicht entfernt wird. Wenn ein Endpunktkriterium nicht verwendet wird, kann ein Schleif-, Polier- und/oder Ätzvorgang einer vorgegebenen festen Dauer auf dem Zwischenschichtmaterial anhalten, wenn die Dicke der Zwischenschicht für die Selektivität des Ätzens hinreichend ist. In einigen Beispielen beträgt die Träger:Zwischenschicht-Ätzrate 3:1 bis 10:1 oder mehr.
  • Nach dem Freilegen der Zwischenschicht kann zumindest ein Abschnitt der Zwischenschicht entfernt werden. Zum Beispiel können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Eine Dicke der Zwischenschicht kann gleichmäßig zum Beispiel durch ein Polieren entfernt werden. Alternativ kann eine Dicke der Zwischenschicht mit einem maskierten oder flächendeckenden Ätzprozess entfernt werden. Der Prozess kann denselben Polier- oder Ätzprozess verwenden wie jener, der zum Dünnen des Trägers verwendet wird, oder es kann ein anderer Prozess mit anderen Prozessparametern sein. Wenn zum Beispiel die Zwischenschicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann der letztere Vorgang einen anderen Polier- oder Ätzprozess verwenden, der ein Entfernen der Zwischenschicht gegenüber einem Entfernen der Vorrichtungsschicht begünstigt. Wenn weniger als einige hundert Nanometer der Zwischenschichtdicke entfernt werden sollen, kann der Entfernungsprozess vergleichsweise langsam, für eine Gleichmäßigkeit quer durch den Wafer optimiert sein und präziser gesteuert werden als jener, der zum Entfernen der Trägerschicht verwendet wird. Ein verwendeter CMP-Prozess kann zum Beispiel eine Suspension verwenden, die eine sehr hohe Selektivität (z.B. 100:1 bis 300:1 oder mehr) zwischen einem Halbleiter (z.B. Silizium) und einem dielektrischen Material (z.B. SiO) bietet, das die Vorrichtungsschicht umgibt und in die Zwischenschicht zum Beispiel als eine elektrische Isolation zwischen benachbarten Vorrichtungsgebieten eingebettet ist.
  • Für Ausführungsformen, in denen die Vorrichtungsschicht durch ein vollständiges Entfernen der Zwischenschicht freigelegt wird, kann ein Rückseitenverarbeiten auf einer freigelegten Rückseite der Vorrichtungsschicht oder auf konkreten Vorrichtungsgebieten darin beginnen. In einigen Ausführungsformen umfasst die Rückseitenvorrichtungsschichtverarbeitung ein weiteres Polieren oder Nass-/Trockenätzen durch eine Dicke der Vorrichtungsschicht, die zwischen der Zwischenschicht und einem Vorrichtungsgebiet, das zuvor in der Vorrichtungsschicht gefertigt wurde, wie z.B. ein Source- oder Draingebiet, angeordnet ist.
  • In einigen Ausführungsformen, in denen die Trägerschicht, die Zwischenschicht oder die Vorrichtungsschichtrückseite mit einem Nass- und/oder Plasmaätzen ausgespart wird, kann ein solches Ätzen ein strukturiertes Ätzen oder ein in Bezug auf das Material selektives Ätzen sein, das der Rückseitenfläche der Vorrichtungsschicht eine wesentliche Nichtplanarität oder Topografie verleiht. Wie weiter unten beschrieben, kann das Strukturieren innerhalb einer Vorrichtungszelle (d.h. ein „Intrazellenstrukturieren“) sein oder es kann zwischen Vorrichtungszellen (d.h. ein „Interzellenstrukturieren“) sein. In einigen Ausführungsformen eines strukturierten Ätzens wird zumindest ein Teil der Dicke der Zwischenschicht als eine Hartmaske für die Rückseitenvorrichtungs-Schichtstrukturierung verwendet. Daher kann ein maskierter Ätzprozess ein entsprechend maskiertes Vorrichtungsschichtätzen einleiten.
  • Das vorstehend beschriebene Verarbeitungsschema kann zu einer Donor-Wirtssubstrat-Anordnung führen, die IC-Vorrichtungen umfasst, bei denen eine Rückseite einer Zwischenschicht, eine Rückseite der Vorrichtungsschicht und/oder eine Rückseite eines oder mehrerer Halbleitergebiete innerhalb der Vorrichtungsschicht und/oder eine Vorderseitenmetallisierung freigelegt sind. Zusätzliches Rückseitenverarbeiten jeglicher dieser freigelegten Gebiete kann dann während einer nachgeordneten Verarbeitung durchgeführt werden.
  • 1 ist eine Draufsicht auf ein Donorsubstrat 101 mit einer vergrößerten Ansicht eines IC-Die 111 und einer weiteren vergrößerten Ansicht einer logischen Transistorzelle 104, die innerhalb des IC-Die 111 angeordnet ist, gemäß einigen Ausführungsformen. Unter weiterer Bezugnahme auf 1 ist eine Vielzahl von logischen Transistorzellen 104 über einem Bereich einer Vorrichtungsschicht innerhalb des IC-Die 111 angeordnet. Zusätzliche Vorrichtungszellen 102 können zum Beispiel beliebige von Speicherzellen, Leistungstransistorzellen, HF-Transistorzellen, optischen Vorrichtungszellen oder dergleichen sein. Die Transistorzelle 104 umfasst einen Feldeffekt-FET mit einem Sourceanschluss, einem Drainanschluss und einem Gateanschluss gemäß einigen veranschaulichenden Ausführungsformen. In einigen Ausführungsformen umfassen die Source- oder Drainanschlüsse einen Halbleiter, der den gleichen Leitfähigkeitstyp aufweist. In anderen Ausführungsformen umfassen die Source- oder Drainanschlüsse einen Halbleiter, der einen komplementären Leitfähigkeitstyp aufweist (d.h. ein Tunnel-FET oder TFET). Der FET kann auch einen Heteroübergang umfassen (d.h. HFET) und kann auch als High-Electron-Mobility-Transistor (HEMT) bezeichnet werden, wenn der Kanal ein III-V- oder III-N-Material umfasst. In 1 kennzeichnen durchgezogene Linien innerhalb einer Transistorzelle 104 hervorstehende Materialien, die in einer Vorderseite eines Transistorzellstratums ausgebildet sind, während gestrichelte Linien hervorstehende Materialgrenzflächen innerhalb des Transistorzellstratums kennzeichnen, die unter einem anderen darüberliegenden Material angeordnet sind. Dicke strichpunktierte Linien in 1 kennzeichnen Ebenen A-A', B-B' und C-C', entlang derer Querschnittsansichten ferner als 2A bis 2C, 3A bis 3C, 4A bis 4C und 5A bis 5C bereitgestellt sind, wobei der Buchstabe in der Figurennummer der Querschnittsebene entspricht, die durch denselben Buchstaben gekennzeichnet ist.
  • Wie weiter in 1 dargestellt, wird die FET-Zelle 104 durch ein Rückseitensubstrat 105 mit Halbleiterkörpern 110 gestützt, die in ein dielektrisches Vorderseitenfeldisolationsmaterial 180 eingebettet sind. In einigen Ausführungsformen umfasst das Rückseitensubstrat 105 eine Trägerschicht. In einigen Ausführungsformen trennt eine Zwischenschicht (nicht dargestellt) ein Rückseitensubstrat 105 von der FET-Zelle 104. In einigen anderen Ausführungsformen umfasst das Rückseitensubstrat 105 sowohl eine Trägerschicht als auch eine Zwischenschicht. In einem Beispiel wird eine FET-Zelle 104 auf dem Donorsubstrat 101 gefertigt. Unter weiterer Bezugnahme auf 1 umfasst die Transistorzelle 104 eine Gateelektrode 173, die ein Kanalgebiet jedes von einem ersten und einem zweiten Halbleiterkörper 110 umgreift. Obwohl zwei Halbleiterkörper 110 in 1 dargestellt sind, kann ein nicht planarer FET einen oder mehrere solche Halbleiterkörper umfassen. In einigen Ausführungsbeispielen umfassen die Halbleiterkörper 110 mindestens ein Halbleitergebiet, das von der Vorrichtungsschicht des Donorsubstrats 101 stammt. Zum Beispiel kann ein Transistorkanalgebiet innerhalb der Halbleiterkörper 110 von einer Halbleitervorrichtungsschicht abgeleitet sein. Daher können die Halbleiterkörper 110 ein oder mehrere Halbleitergebiete umfassen, die eine beliebige der Zusammensetzungen aufweisen, die nachstehend für eine Donorsubstrat-Vorrichtungsschicht beschrieben sind, die für einen Feldeffekttransistor geeignet ist. Beispielmaterialien umfassen Gruppe-IV-Halbleiter (z.B. Si, Ge, SiGe), Gruppe-III-V-Halbleiter (z.B. GaAs, InGaAs, InAs, InP), Gruppe-III-N-Halbleiter (z.B. GaN, AlGaN, InGaN), Oxidhalbleiter, TMDCs, Graphen usw., sind aber nicht darauf beschränkt. In einigen vorteilhaften Ausführungsformen sind die Halbleiterkörper 110 einkristallin.
  • Wie ferner in 1 dargestellt ist eine Source- oder Drainmetallisierung 150 auf gegenüberliegenden Seiten der Gateelektrode 173 angeordnet und erstreckt sich auch über die Halbleiterkörper 110. In der dargestellten Ausführungsform ist die Source- oder Drainmetallisierung 150 auf einem neu aufgewachsenen oder erhobenen Source- oder Drainhalbleiter 140 angeordnet, der ferner in Kontakt mit den Halbleiterkörpern 110 angeordnet ist. Der Source- oder Drainhalbleiter 140 kann mit elektrisch aktiven Verunreinigungen dotiert werden, die eine Leitfähigkeit des n-Typs oder p-Typs verleihen. Für einige Ausführungsbeispiele wird sowohl der Source- als auch der Drainhalbleiter 140 auf den gleichen Leitfähigkeitstyp dotiert (z.B. n-Typ für einen NMOS und p-Typ für einen PMOS). In alternativen Ausführungsformen (z.B. für einen Tunnel-FET) wird der Source- oder Drainhalbleiter 140 derart dotiert, dass er komplementäre Leitfähigkeit aufweist (z.B. n-Typ-Source und p-Typ-Drain). Der Source- oder Drainhalbleiter 140 kann ein beliebiges Halbleitermaterial sein, das mit den Halbleiterkörpern 110 kompatibel ist, wie z.B. Gruppe-IV-Halbleiter (z.B. Si, Ge, SiGe) und/oder Gruppe-III-V-Halbleiter (z.B. InGaAs, InAs) und/oder Gruppe-III-N-Halbleiter (z.B. InGaN), jedoch nicht darauf beschränkt.
  • Ein elektrisch isolierendes Spacerdielektrikum 171 trennt seitlich die Gateelektrode 173 von der Source- oder Drainmetallisierung 150 und/oder dem Source- oder Drainhalbleiter 140. Die Source- oder Drainmetallisierung 150 kann ein oder mehrere Metalle (z.B. Ti, W, Pt, ihre Legierungen und Nitride) umfassen, die einen ohmschen oder Tunnelübergang mit dem dotierten Source- oder Drainhalbleiter 140 bilden. Das Spacerdielektrikum 171 kann ein beliebiges Dielektrikum sein, wie z.B. Siliziumdioxid, Siliziumnitrid oder Siliziumoxinitrid, jedoch nicht darauf beschränkt, oder ein beliebiges bekanntes Low-k-Material, das eine relative Permittivität kleiner als 4,0 aufweist. Obwohl lediglich eine Gateelektrode 173 mit einer durchgezogenen Linie derart dargestellt ist, dass sie ein Teil einer einzelnen logischen Transistorzelle ist, ist ein Beispiel einer zweiten Gateelektrode 173 mit einer gestrichelten Linie derart gezeichnet, dass sie mit einer benachbarten Zelle assoziiert ist. Die zweite Gateelektrode ist auch seitlich von der Metallisierung 150 und/oder dem Source- oder Drainhalbleiter 140 durch das Spacerdielektrikum 171 getrennt.
  • Ein Freilegen der Rückseite eines Transistors und einer Isolation von Transistoren kann ein Ausbilden eines Transistorzellenstratums ermöglichen, das möglicherweise eine Dicke von nicht mehr als einigen hundert Nanometern aufweist. Wie an andere Stelle hier beschrieben, kann ein solches Stratum vertikal zu einer 3D-IC gestapelt werden, die möglicherweise sehr hohe vertikale Zellendichte (z.B. hohe Anzahl von Strata/Mikrometerdicke) aufweist. Hier beschriebene Ansätze können auch elektrische Isolation von Transistoren zum Beispiel durch Reduzieren eines Leckstroms durch das Substrat zwischen benachbarten Vorrichtungen verbessern. Ein Donorsubstrat, das Transistorzellen umfasst, welche eine Vorrichtungsschicht des Donorsubstrats nutzen, wird als eine Ausgangsstruktur verwendet. Die Transistorzellen können vollständig betreibbar sein, so wie sie von der Vorderseite her gefertigt sind, umfassend zum Beispiel drei Anschlüsse, wie in 1 dargestellt. Alternativ können ein oder mehrere Anschlüsse abwesend sein, so dass die Transistorzelle nicht betreibbar ist, bis die Rückseitenverarbeitung abgeschlossen ist. Das Donorsubstrat kann ein oder mehrere der vorstehend beschriebenen Merkmale aufweisen, wie z.B. eine Zwischenschicht und eine Trägerschicht, aber nicht darauf beschränkt. Es ist jedoch zu beachten, dass eine Trägerschicht und/oder Zwischenschicht möglicherweise nicht erforderlich sind. Eine Donor-Wirtssubstrat-Anordnung kann dann ausgebildet werden. Die Rückseite der Transistorzelle wird freigelegt, indem zumindest ein Abschnitt des Donorsubstrats (z.B. Trägerschicht) entfernt wird, um eine Transistorstratum-Wirtssubstrat-Anordnung auszubilden. Wie nachstehend beschrieben kann dann ein Konstruieren einer Kontaktstruktur durchgeführt werden. Ein Isolationsdielektrikum kann dann über der freigelegten Rückseitenfläche abgeschieden werden, die in Ausführungsbeispielen eine Fläche eines Halbleiters oder eines Metalls ist. Die rückseitig isolierte Transistorstratum-Wirtssubstrat-Anordnung kann dann einer weiteren Verarbeitung unterzogen werden.
  • 2A, 3A, 4A und 5A zeigen Querschnittsansichten der Transistorzelle 104 entlang der A-A'-Ebene, die in 1 gekennzeichnet ist. 2B, 3B, 4B und 5B zeigen Querschnittsansichten der Transistorzelle 104 entlang der B-B'-Ebene, die in 1 gekennzeichnet ist. 2C, 3C, 4C und 5C zeigen Querschnittsansichten der Transistorzelle 104 entlang der C-C'-Ebene, die in 1 gekennzeichnet ist.
  • 2A bis 2C zeigen Querschnittsansichten einer Transistorzelle, während einige Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen durchgeführt werden, gemäß einigen Ausführungsformen.
  • Die Halbleiterkörper 110 sind Finnenstrukturen, die sich um eine Finnenhöhe Hf vertikal (z.B. z-Abmessung) erstrecken. Die Halbleiterkörper 110 umfassen einen Kanalabschnitt, der eine Kanalhöhe Hc aufweist. In einigen Ausführungsbeispielen umfasst die Kanalhöhe Hc eine Vorrichtungsschicht 215. In den in 2A bis 2C dargestellten Ausführungsformen umfassen die Halbleiterkörper 110 ferner einen Unterfinnenabschnitt, der eine Unterfinnenhöhe Hsf aufweist, die auch die Vorrichtungsschicht 215 umfasst. Die Transistorhalbleiterkörper 110 können zum Beispiel mit einem strukturierten Vorderseitenaussparungsätzen der Vorrichtungsschicht 215 ausgebildet worden sein. Wie hier weiter an einer anderen Stelle beschrieben, können Halbleiterfinnenkörper alternativ einen Unterfinnenhalbleiter einer anderen Zusammensetzung umfassen als der Kanalabschnitt, wobei in einem solchen Fall die Vorrichtungsschicht 215 lediglich der Kanalabschnitt sein kann, während der Unterfinnenhalbleiter eine Komponente einer Zwischenschicht 210 sein kann. Alternativ kann der Unterfinnenhalbleiter als ein Spacer zwischen der Vorrichtungsschicht 215 und dem Rückseitensubstrat 105 betrachtet werden, der ferner eine Zwischenschicht zwischen dem Unterfinnenhalbleiter und einer Trägerschicht umfassen kann. Ein Feldisolationsdielektrikum 180 umgibt eine oder mehrere Seitenwände der Halbleiterkörper 110. Das Feldisolationsdielektrikum 180 kann ein oder mehrere Materialien sein, von denen bekannt ist, dass sie zum Bereitstellen einer elektrischen Isolation zwischen seitlich (z.B. x- oder y-Abmessung) benachbarten Transistoren geeignet sind. In einigen Ausführungsbeispielen umfasst das Feldisolationsdielektrikum 180 Siliziumdioxid. Andere Materialien, wie z.B. SiN, SiON, SiOC, Polyimid, HSQ oder MSQ, jedoch nicht darauf beschränkt, sind ebenfalls möglich. In einigen Ausführungsformen bilden das Feldisolationsdielektrikum 180 und der Unterfinnenabschnitt der Halbleiterkörper 110 die Zwischenschicht, auf der ein Trägerentfernungsprozess angehalten wird.
  • Eine Kreuzung einer Source- oder Drainmetallisierung mit dem Source- oder Drainhalbleiter 140 ist ferner in 2A dargestellt, während ein Gatestapel, der die Gateelektrode 173 umfasst, die über einem Gatedielektrikum 245 angeordnet ist, das einen Kanalabschnitt der Transistorhalbleiterkörper 110 kreuzt, ferner in 2B und 2C dargestellt ist. Halbleiterkörper-Kanalabschnitte werden mit dem Gatestapel gekoppelt und weisen eine Seitenwandhöhe Hc auf, unter der sich eine Unterfinne befindet, die eine z-Höhe Hsf der Unterfinne aufweist. Obwohl beliebige Gatestapelmaterialien, von denen bekannt ist, dass sie für die Halbleiterkörper 110 geeignet sind, verwendet werden können, umfasst in einigen Ausführungsbeispielen der Gatestapel ein High-k-Dielektrikumsmaterial (mit einer relativen Bulk-Permittivität größer als 9) und eine Metallgateelektrode, die eine Austrittsarbeit aufweist, die für die Halbleiterkörper 110 geeignet ist. Beispiele für High-k-Materialien umfassen Metalloxide, wie z.B. Al2O3, HfO2, HfAlOx, sind aber nicht darauf beschränkt. Silikate, wie z.B. HfSiOx oder TaSiOx, aber nicht darauf beschränkt, können ebenfalls für einige Halbleiterkörperzusammensetzungen (z.B. Si, Ge, SiGe, III-V) geeignet sein. Die Gateelektrode 173 kann vorteilhafterweise eine Austrittsarbeit unter 5 eV aufweisen und kann eine Elementmetallschicht, eine Metalllegierungsschicht oder eine Laminatstruktur von einer oder beiden umfassen. In einigen Ausführungsformen ist die Gateelektrode ein Metallnitrid, wie z.B. TiN (z.B. 4,0 bis 4,7 eV). Die Gateelektrode kann auch Al (z.B. TiAlN) umfassen. Andere Legierungsbestandteile können auch in der Gateelektrode 173 verwendet werden, wie z.B. C, Ta, W, Pt und Sn, jedoch nicht darauf beschränkt.
  • 2A bis 2C zeigen ferner einen Vorderseitenstapel 190, der über der Vorderseitenzellenfläche angeordnet ist. Der Vorderseitenstapel 190 ist mit einer gestrichelten Linie derart dargestellt, dass er ein Abschnitt des Transistorzellenstratums ist, das ohne Beschränkung variieren kann, und kann zum Beispiel eine beliebige Anzahl von Back-End-Verbindungsmetallisierungsebenen umfassen. Solche Ebenen können von den Halbleiterkörpern 110 und/oder voneinander durch eine oder mehrere dielektrische Zwischenschichten (ILD) getrennt sein. Ein Rückseitensubstrat 105, das ferner eine Zwischenschicht und/oder Trägerschicht umfassen kann, wird über der Rückseitenzellenfläche angeordnet.
  • 3A bis 3C zeigen die Transistorzelle 104 nach einem Verknüpfen des Donorsubstrats mit dem Wirtssubstrat 302. Das Wirtssubstrat 302 kann beliebige der hier an einer anderen Stelle beschriebenen Eigenschaften aufweisen. Wie dargestellt, wird das Wirtssubstrat 302 mit einer Vorderseitenfläche des Vorderseitenstapels 190 zum Beispiel durch ein Thermokompressionsbonden verknüpft. Wie ferner in 3A bis 3C dargestellt, wurde das Rückseitensubstrat 105 entfernt, wodurch eine Rückseitenfläche 311 der Zwischenschicht 210 freigelegt wurde. Das Rückseitensubstrat 105 kann durch eine beliebige Technik, wie z.B. vorstehend beschriebene Ansätze, jedoch nicht darauf beschränkt, entfernt werden. Eine Markierung oder ein Ätzstopp kann zum Beispiel innerhalb einer ersten Zwischenschicht 210 vorhanden sein, die/der den Trägerentfernungsvorgang vor dem Freilegen der Rückseite der Feldisolation 180 beendet.
  • 4A bis 4C zeigen die Transistorzelle 104 nach einem Freilegen einer Rückseite 412 der Halbleiterkörper 110. Um die Rückseite der Transistorhalbleiterkörper 110 freizulegen, können Abschnitte von Bulk-Halbleiter, an dem Transistorhalbleiterkörper 110 verankert waren, mit einem Nass- und/oder Trockenätzprozess, zum Beispiel wie vorstehend beschrieben, zurückpoliert und/oder zurückgeätzt werden. In einigen Ausführungsbeispielen, in denen eine hochselektive (z.B. 200 bis 300:1) CMP-Suspension, die eine höhere Ätzrate des Vorrichtungsschichthalbleiters (z.B. Si) als des Dielektrikums aufweist, verwendet wird, kann das Rückseitenpolieren der Zwischenschicht 210 beim Freilegen des Feldisolationsdielektrikums 180 angehalten werden. Ein beliebiger Betrag eines Überätzens (Überpolierens) kann durchgeführt werden, um die Unterfinnenhöhe Hsf durch weiteres Dünnen der Zwischenschicht, einschließlich des Unterfinnenabschnitts der Halbleiterkörper 110 und des benachbarten Feldisolationsdielektrikums 180 zu reduzieren. In einigen Ausführungsformen kann die gesamte Unterfinne für einen oder mehrere Halbleiterkörper innerhalb einer Transistorzelle während des Rückseitenfreilegungsvorgangs entfernt werden.
  • 5A bis 5C zeigen die Transistorzelle 104 nach einer Abscheidung eines Rückseitenisolationsdielektrikums 520 über der freigelegten Rückseite der Transistorhalbleiterkörper 110. Das Rückseitenisolationsdielektrikum 520 ist ein Beispiel eines nicht nativen Materials, das einen Abschnitt einer Zwischenschicht ersetzt, der zum Freilegen der Transistorhalbleitergebiete entfernt wurde. Das Rückseitenisolationsdielektrikum 520 kann ein beliebiges dielektrisches Material sein, das für elektrische Isolation von Transistoren geeignet ist. In einigen Ausführungsbeispielen ist das Rückseitenisolationsdielektrikum 520 Siliziumdioxid. Da das Rückseitenisolationsdielektrikum 520 nach der Rückseitenfreilegung abgeschieden wird, und nicht vorher in das Donorsubstrat aufgenommen wurde, ist jedoch zu beachten, dass eine breitere Auswahl von Materialien möglich ist als zum Beispiel bei einem SOI-Substrat, bei dem die Isolationsschicht vorgeordnet als eine eingebettete Schicht des Substrats bereitgestellt wird. Daher weist in einigen vorteilhaften Ausführungsformen das Rückseitenisolationsdielektrikum 520 eine niedrige relative Permittivität (z.B. wie für das Material im Bulk-Zustand gemessen) auf. Mit anderen Worten kann das Rückseitenisolationsdielektrikum ein Low-k-Dielektrikumsmaterial sein, wie z.B. ein beliebiges von jenen, von denen bekannt ist, dass sie als eine Vorderseiten-ILD in einem Back-End-Verbindungsstapel geeignet sind. In einigen Ausführungsformen weist das Rückseitenisolationsdielektrikum 520 eine relative Permittivität auf, die nicht größer ist als jene des Feldisolationsdielektrikums 180, und vorteilhafterweise kleiner als jene des Feldisolationsdielektrikums 180. In einigen Ausführungsformen weist das Rückseitenisolationsdielektrikum 520 eine relative Permittivität auf, die kleiner als 3,9 und noch vorteilhafterweise kleiner als 3,5 ist. In einigen Ausführungsformen weist das Rückseitenisolationsdielektrikum 520 dieselbe Zusammensetzung auf als eine oder mehrere ILD-Schichten im Vorderseitenstapel 190. Beispiele für dielektrische Rückseitenisolationsmaterialien umfassen SiOC, SiOCH, HSQ oder MSQ. Andere Low-k-Dielektrika sind ebenfalls möglich. Gleichermaßen sind andere dielektrische Materialien, die eine relative Permittivität aufweisen, die höher ist als 3,9 (z.B. SiN SiON), ebenfalls möglich.
  • 5D bis 5F zeigen die Transistorzelle 104 nach einer Ersetzung von mindestens einem Abschnitt der Halbleiterkörper 110 durch ein Rückseitenisolationsdielektrikum 520. In einigen Ausführungsbeispielen wird ein Unterfinnenabschnitt der Halbleiterkörper 110 von der Rückseite zum Beispiel mit einem beliebigen Ätzprozess geätzt, der gegenüber dem Unterfinnenhalbleiter in Bezug auf die Feldisolation 180 selektiv ist. Die Rückseitenunterfinnenaussparung kann die Rückseite der Vorrichtungsschicht 215 (z.B. einschließlich des Kanalhalbleiters) freilegen oder nicht. Das Rückseitenisolationsdielektrikum 520 wird dann in die resultierenden Aussparungen zurückgefüllt. In alternativen Ausführungsformen wird ein Abschnitt einer Zwischenschicht unter der Vorrichtungsschicht in ein Isolationsdielektrikum umgewandelt. Zum Beispiel kann der Unterfinnenabschnitt der Halbleiterkörper 110 in das Rückseitenisolationsdielektrikum 520 umgewandelt werden. In einigen vorteilhaften Ausführungsformen wird zumindest eine Teildicke der Halbleiterkörper 110 (z.B. Silizium) unter der Vorrichtungsschicht 215 unter Verwendung eines beliebigen bekannten thermischen und/oder nasschemischen und/oder Plasmaunterstützten chemischen Oxidationsprozesses in SiO2 umgewandelt, um das dielektrische Rückseitenisolationsmaterial 520 zu bilden.
  • 6A bis 6F zeigen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Herstellen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen gemäß einigen Ausführungsformen.
  • Unter Bezugnahme auf 6A umfasst eine Ausgangsstruktur 600 eine Vorderseitenfläche 602 und eine Rückseitenfläche 604. Ein Source- oder Draingebiet umfasst einen unteren Finnenabschnitt 606 in einer benachbarten Grabenisolationsstruktur 608. Das Source- oder Draingebiet umfasst auch einen oberen epitaktischen Abschnitt 610. Der obere epitaktische Abschnitt 610 weist eine freigelegte Fläche auf, die eine Länge 611 aufweist. Das Source- oder Draingebiet ist zwischen dielektrischen Spacern 612 eingeschränkt.
  • Unter Bezugnahme auf 6B wird die Struktur von 6A umgedreht, um eine Rückseitenfläche 604 für eine Verarbeitung zu exponieren. Die Vorderseite 602 kann an einen Trägerwafer gebondet werden, um die Rückseite 604 zu exponieren.
  • Unter Bezugnahme auf 6C wird dann der untere Finnenabschnitt 606 ausgespart, um einen ausgesparten Finnenabschnitt 606' bereitzustellen, der einen Hohlraum 614 über dem ausgesparten Finnenabschnitt 606' aufweist, wie in 6C dargestellt. Der untere Finnenabschnitt 606 kann durch einen selektiven Ätzprozess ausgespart werden, um den ausgesparten Finnenabschnitt 606' bereitzustellen, der einen Hohlraum 614 über dem ausgesparten Finnenabschnitt 606' aufweist.
  • Unter Bezugnahme auf 6D wird ein dielektrischer Stecker 616 im Hohlraum 614 auf dem ausgesparten Finnenabschnitt 606' ausgebildet. Der dielektrische Stecker 616 kann durch einen flächendeckenden Abscheidungs- und CMP-Prozess ausgebildet werden, um den Hohlraum 614 mit einem dielektrischen Material zu füllen. Es versteht sich, dass dielektrische Seitenwände möglicherweise nicht vorhanden sind oder nicht eine einzelne Finne einschränken (sondern vielmehr 2 Finnen, 3 Finnen oder mehr einschränken), und der Ansatz weiterhin anwendbar ist. Auch wenn Epitaxiegebiete zusammengeführt werden, erlaubt in solchen Fällen die Anwesenheit einer dielektrischen Rückseitenabdeckung auf der Finne es, dass ein Ätzen eine Fertigung einer Wrap-Around-Abdeckung ermöglicht.
  • Unter Bezugnahme auf 6E wird die Grabenisolationsstruktur 608 durch einen selektiven Ätzprozess entfernt. Die freigelegten Abschnitte des oberen epitaktischen Abschnitts 610 werden dann geätzt, um einen geätzten epitaktischen Abschnitt 618 auszubilden. In einer Ausführungsform schützt der dielektrische Stecker den ausgesparten Finnenabschnitt 606' und einen mittleren Abschnitt des oberen epitaktischen Abschnitts 610 während des selektiven Ätzens. In einer Ausführungsform weist die resultierende freigelegte Seitenfläche des geätzten epitaktischen Abschnitts 618 eine Länge 619 auf, die größer ist als die Länge 611 der freigelegten Fläche des oberen epitaktischen Abschnitts 610.
  • Unter Bezugnahme auf 6F wird ein leitfähiges Material in den Öffnungen der Struktur von 6E abgeschieden, um eine leitfähige Kontaktstruktur 620 auszubilden. In einer Ausführungsform bildet das leitfähige Material eine leitfähige Kontaktstruktur 620, die eine niedrige Schottky-Barriere-Höhe in Bezug auf den geätzten epitaktischen Abschnitt 618 und den ausgesparten Finnenabschnitt 606' aufweist. Es versteht sich, dass, obwohl derart dargestellt, Finnen und Source- oder Draingebiete, die mit einer leitfähigen Kontaktstruktur umschlossen sind, möglicherweise nicht vollkommen vertikal sind. Zum Beispiel kann sogar ein Trockenätzen eine Neigung aufweisen. Ein Wrap-Around-Kontakt, wie hier beschrieben, wird hier derart betrachtet, dass er eine Umschließung solcher nicht vertikalen Strukturen umfasst. Es versteht sich außerdem, dass eine Durchkontaktierung zum Kontaktieren mit der leitfähigen Kontaktstruktur 620 von einer Oberseite (z.B. wie zum Zeitpunkt der Freilegung der Rückseite bereits angeordnet) oder von der Unterseite nach einem Freilegungsprozess gefertigt werden könnte.
  • Es versteht sich, dass die aus den vorstehenden Beispielen für Verarbeitungsschemata resultierenden Strukturen in einer gleichen oder ähnlichen Form für anschließende Verarbeitungsvorgänge verwendet werden können, um die Vorrichtungsfertigung, wie z.B. eine PMOS- und NMOS-Vorrichtungsfertigung, abzuschließen. Als ein Beispiel einer fertigen Vorrichtung zeigt 7 eine Querschnittsansicht einer nicht planaren integrierten Schaltungsstruktur, die entlang einer Gateleitung gezeichnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7 umfasst eine Halbleiterstruktur oder Vorrichtung 700 ein nicht planares aktives Gebiet (z.B. eine Finnenstruktur, die einen hervorstehenden Finnenabschnitt 704 und ein Unterfinnengebiet 705 umfasst) innerhalb eines Isolationsgebiets 706. Eine Gateleitung 708 ist über den hervorstehenden Abschnitten 704 des nicht planaren aktiven Gebiets sowie über einem Abschnitt des Isolationsgebiets 706 angeordnet. Wie dargestellt, umfasst die Gateleitung 708 eine Gateelektrode 750 und eine Gatedielektrikumsschicht 752. In einer Ausführungsform kann die Gateleitung 708 auch eine dielektrische Abdeckschicht 754 umfassen. Ein Gatekontakt 714 und eine darüberliegende Gatekontakt-Durchkontaktierung 716 sind auch aus dieser Perspektive zu sehen, zusammen mit einer darüberliegenden Metallverbindung 760, von denen alle in dielektrischen Zwischenschichtstapeln oder -schichten 770 angeordnet sind. Wie ebenfalls aus der Perspektive von 7 zu sehen, ist der Gatekontakt 714 in einer Ausführungsform über dem Isolationsgebiet 706 aber nicht über den nicht planaren aktiven Gebieten angeordnet.
  • Wie ebenfalls in 7 dargestellt, ist in einer Ausführungsform eine Grenzfläche 780 zwischen einem hervorstehenden Finnenabschnitt 704 und dem Unterfinnengebiet 705 vorhanden. Die Grenzfläche 780 kann ein Übergangsgebiet zwischen einem dotierten Unterfinnengebiet 705 und einem schwach oder nicht dotierten oberen Finnenabschnitt 704 sein. In einer solchen Ausführungsform ist jede Finne ungefähr 10 Nanometer breit oder weniger, und Unterfinnendotierstoffe werden aus einer benachbarten Festkörperdotierschicht an der Unterfinnenposition zugeführt. In einer solchen konkreten Ausführungsform ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl nicht in 7 dargestellt, versteht es sich, dass sich Source- oder Draingebiete der hervorstehenden Finnenabschnitte 704 oder benachbart zu diesen auf jeder Seite der Gateleitung 708 befinden, d.h. in und aus der Papierseite heraus. In einer Ausführungsform sind die Source- oder Draingebiete dotierte Abschnitte aus einem ursprünglichen Material der hervorstehenden Finnenabschnitte 704. In einer anderen Ausführungsform wird das Material der hervorstehenden Finnenabschnitte 704 entfernt und durch ein anderes Halbleitermaterial, z.B. mithilfe epitaktischer Abscheidung, ersetzt. In jedem Fall können sich die Source- oder Draingebiete unter der Höhe der dielektrischen Schicht 706, d.h. in das Unterfinnengebiet 705, erstrecken. Gemäß einer Ausführungsform der vorliegenden Offenbarung verhindern die stärker dotierten Unterfinnengebiete, d.h. die dotierten Abschnitte der Finnen unter der Grenzfläche 780, einen Source-Drain-Leckstrom durch diesen Abschnitt der Bulk-Halbleiterfinnen. Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung werden eines oder beide der Source- oder Draingebiete mit einer Wrap-Around-Kontaktstruktur gekoppelt, wie vorstehend in Verbindung mit 6F beschrieben.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst unter Bezugnahme sowohl auf 6F als auch 7 eine integrierte Schaltungsstruktur eine Halbleiterfinne 606'/704/705, die einen durch ein Grabenisolationsgebiet 706 hervorstehenden ersten Abschnitt 704 aufweist. Eine Gatestruktur 708 befindet sich über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts 704 der Halbleiterfinne 606'/704/705. Ein Source- oder Draingebiet 606'/618 befindet sich an einer ersten Seite der Gatestruktur 708, wobei das Source- oder Draingebiet 606'/618 eine epitaktische Struktur 618 auf einem zweiten Abschnitt 606' der Halbleiterfinne 606'/704/705 umfasst. Die epitaktische Struktur 618 weist im Wesentlichen vertikale Seitenwände auf, die auf den zweiten Abschnitt 606' der Halbleiterfinne 606'/704/705 ausgerichtet sind. Eine leitfähige Kontaktstruktur 620 befindet sich entlang von Seitenwänden des zweiten Abschnitts 606' der Halbleiterfinne 606'/704/705 und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur 618.
  • In einer Ausführungsform umfasst die epitaktische Struktur 618 ein Paar Flächen, die sich an einem Mittelpunkt treffen, und die leitfähige Kontaktstruktur 620 befindet sich ferner auf dem Paar Flächen, wie in 6F dargestellt. In einer Ausführungsform umfasst die integrierte Schaltungsstruktur ferner ein Paar dielektrische Spacer 612 entlang von Seitenwänden der leitfähigen Kontaktstruktur 620.
  • In einer Ausführungsform umfasst die integrierte Schaltungsstruktur ferner einen dielektrischen Stecker 616 auf einer Fläche des zweiten Abschnitts 606' der Halbleiterfinne 606'/704/705 gegenüber der epitaktischen Struktur 618. In einer Ausführungsform befindet sich die leitfähige Kontaktstruktur 620 ferner entlang von Seitenwänden des dielektrischen Steckers 616, wie in 6F dargestellt.
  • In einer Ausführungsform umfasst die integrierte Schaltungsstruktur ferner ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur 708. Das zweite Source- oder Draingebiet umfasst eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne, wobei die zweite epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den dritten Abschnitt der Halbleiterfinne ausgerichtet sind. Eine zweite leitfähige Kontaktstruktur befindet sich entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der zweiten epitaktischen Struktur, wie z.B. eine zweite Struktur des Typs, der in 6F dargestellt ist.
  • In einer anderen Ausführungsform umfasst die integrierte Schaltungsstruktur ferner ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur 708. Das zweite Source- oder Draingebiet umfasst eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne. Die zweite epitaktische Struktur weist nicht vertikale Seitenwände auf, die sich seitlich über den dritten Abschnitt der Halbleiterfinne hinaus erstrecken, was durch die Struktur 610 von 6A veranschaulicht ist. In einer Ausführungsform umfasst die integrierte Schaltungsstruktur ferner ein Paar dielektrische Spacer entlang der zweiten epitaktischen Struktur und des dritten Abschnitts der Halbleiterfinne, wobei Punkte der nicht vertikalen Seitenwände der zweiten epitaktischen Struktur mit dem Paar dielektrische Spacer in Kontakt stehen, wie durch die Struktur von 6A veranschaulicht.
  • In einer Ausführungsform umfasst die epitaktische Struktur 618 ein Halbleitermaterial, das von der Halbleiterfinne 606'/704/705 verschieden ist. In einer Ausführungsform umfasst die Gatestruktur 708 eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall umfasst.
  • In einer Ausführungsform ist die Halbleiterstruktur oder Vorrichtung 700 eine nicht planare Vorrichtung, wie z.B. eine FinFET-Vorrichtung, eine Tri-Gate-Vorrichtung, eine Nanoband-Vorrichtung oder eine Nanodraht-Vorrichtung, ist aber nicht darauf beschränkt. In einer derartigen Ausführungsform besteht ein entsprechendes Halbleiterkanalgebiet aus einem dreidimensionalen Körper oder ist darin ausgebildet. In einer derartigen Ausführungsform umgeben die Gateelektrodenstapel der Gateleitungen 708 mindestens eine obere Fläche und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Unter erneuter Bezugnahme auf 7 sind in einer Ausführungsform Finnen 704/705 aus einer mit einem Ladungsträger, wie Phosphor, Arsen, Bor oder einer Kombination davon, dotierten Schicht aus kristallinem Silizium, Silizium/Germanium oder Germanium gebildet, sind aber nicht darauf beschränkt. In einer Ausführungsform ist die Konzentration von Siliziumatomen größer als 97 %. In einer anderen Ausführungsform sind die Finnen 704/705 aus einem Gruppe-III-V-Material, wie Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon, gebildet, sind aber nicht darauf beschränkt. Das Isolationsgebiet 706 kann aus einem dielektrischen Material, wie z. B. - jedoch nicht darauf beschränkt - Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid oder mit Kohlenstoff dotiertem Siliziumnitrid, gebildet sein.
  • Die Gateleitung 708 kann aus einem Gateelektrodenstapel gebildet sein, der eine Gatedielektrikumsschicht 752 und eine Gateelektrodenschicht 750 umfasst. In einer Ausführungsform ist die Gateelektrode des Gateelektrodenstapels aus einem Metallgate gebildet und die Gatedielektrikumsschicht ist aus einem High-k-Material gebildet. Zum Beispiel ist in einer Ausführungsform die Gatedielektrikumsschicht aus einem Material, wie Hafniumoxid, Hafnium-Oxinitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder deren Kombination davon, gebildet, ist aber nicht darauf beschränkt. Außerdem kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus nativem Oxid umfassen, das aus den ein paar oberen Schichten der Substratfinne 704 gebildet wird. In einer Ausführungsform ist die Gatedielektrikumsschicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials gebildet ist, geformt. In einer Ausführungsform ist die Gatedielektrikumsschicht aus einem oberen Hafniumoxid-Abschnitt und einem unteren Siliziumdioxid- oder Siliziumoxinitrid-Abschnitt gebildet. In einigen Implementierungen ist ein Abschnitt des Gatedielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt, der im Wesentlichen parallel zur Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur oberen Fläche des Substrats sind, umfasst.
  • In einer Ausführungsform ist die Gateelektrode aus einer Metallschicht gebildet, wie z. B. Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden, ist jedoch nicht darauf beschränkt. In einer konkreten Ausführungsform ist die Gateelektrode aus einem keine Austrittsarbeit einstellenden Füllmaterial, das über einer eine Austrittsarbeit einstellenden Metallschicht geformt ist, gebildet. Die Gateelektrodenschicht kann je nachdem, ob der Transistor ein PMOS oder ein NMOS-Transistor sein soll, aus einem P-Typ-Austrittsarbeitsmetall oder einem N-Typ-Austrittarbeitsmetall bestehen. In einigen Implementierungen kann die Gateelektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und mindestens eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht das Ausbilden einer PMOS-Gateelektrode mit einer Austrittsarbeit, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV beträgt. Für einen NMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Karbide dieser Metalle, wie z.B. Hafniumkarbid, Zirkoniumkarbid, Titankarbid, Tantalkarbid und Aluminiumkarbid, sind jedoch nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht das Ausbilden einer NMOS-Gateelektrode mit einer Austrittsarbeit, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV beträgt. In einigen Implementierungen kann die Gateelektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur oberen Fläche des Substrats sind, umfasst. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gateelektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zur oberen Fläche des Substrats ist und keine Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zur oberen Fläche des Substrats sind. In weiteren Implementierungen der Offenbarung kann die Gateelektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten ausgebildet sind.
  • Spacer, die mit den Gateelektrodenstapeln assoziiert sind, können aus einem Material gebildet sein, das geeignet ist, um schließlich eine dauerhafte Gatestruktur von benachbarten leitfähigen Kontakten, wie z.B. selbstjustierenden Kontakten, elektrisch zu isolieren oder zur Isolation von dieser beizutragen. Zum Beispiel sind in einer Ausführungsform die Spacer aus einem dielektrischen Material, wie z.B. Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid oder mit Kohlenstoff dotiertem Siliziumnitrid, gebildet, sind jedoch nicht darauf beschränkt.
  • Der Gatekontakt 714 und die darüberliegende Gatekontakt-Durchkontaktierung 716 können aus einem leitfähigen Material gebildet sein. In einer Ausführungsform werden ein oder mehrere der Kontakte oder Durchkontaktierungen aus einer Metallspezies gebildet. Die Metallspezies kann ein reines Metall, wie z.B. Wolfram, Nickel oder Kobalt, sein, oder sie kann eine Legierung, wie z.B. eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (wie z. B. ein Silizidmaterial), sein.
  • In einer Ausführungsform umfasst ein Bereitstellen einer Struktur 700 ein Fertigen der Gatestapelstruktur 708 kann durch einen Austauschgateprozess gefertigt werden. In einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium oder Siliziumnitrid-Säulenmaterial, entfernt und durch ein dauerhaftes Gateelektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird eine dauerhafte Gatedielektrikumsschicht auch in diesem Prozess ausgebildet, im Gegensatz zum Ausbilden in einer früheren Verarbeitung. In einer Ausführungsform werden Dummy-Gates mithilfe eines Trockenätz- oder Nassätzprozesses entfernt. In einer Ausführungsform werden Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium gebildet und werden mit einem Trockenätzprozess, der die Verwendung von SF6 umfasst, entfernt. In einer anderen Ausführungsform werden Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium gebildet und werden mit einem Nassätzprozess, der die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid umfasst, entfernt. In einer Ausführungsform werden Dummy-Gates aus Siliziumnitrid gebildet und werden mit einem Nassätzen, das wässrige Phosphorsäure umfasst, entfernt.
  • Unter erneuter Bezugnahme auf 7 platziert die Anordnung der Halbleiterstruktur oder Vorrichtung 700 den Gatekontakt über Isolationsgebieten. Eine solche Anordnung kann als eine ineffiziente Verwendung des Layoutplatzes betrachtet werden. In einer anderen Ausführungsform weist jedoch eine Halbleitervorrichtung Kontaktstrukturen auf, die Abschnitte einer Gateelektrode kontaktieren, die über einem aktiven Gebiet, z.B. über einer Finne 705, und in einer selben Schicht wie eine Grabenkontaktdurchkontaktierung ausgebildet werden.
  • Es versteht sich, dass nicht alle Aspekte der vorstehend beschriebenen Prozesse praktiziert werden müssen, um innerhalb des Erfindungsgedankens und Umfangs von Ausführungsformen der vorliegenden Offenbarung zu liegen. Zum Beispiel müssen in einer Ausführungsform Dummy-Gates niemals vor dem Fertigen von Gatekontakten über aktiven Abschnitten der Gatestapel ausgebildet werden. Die vorstehend beschriebenen Gatestapel können eigentlich permanente Gatestapel sein, wie sie anfänglich gebildet wurden. Die hier beschriebenen Prozesse können außerdem verwendet werden, um eine oder eine Vielzahl von Halbleitervorrichtungen herzustellen. Die Halbleitervorrichtungen können Transistoren oder ähnliche Vorrichtungen sein. Zum Beispiel sind in einer Ausführungsform die Halbleitervorrichtungen Metall-Oxid-Halbleiter-Transistoren (MOS-Transistoren) für Logik oder Speicher, oder sind Bipolartransistoren. Außerdem weisen in einer Ausführungsform die Halbleitervorrichtungen eine dreidimensionale Architektur auf, wie z. B. eine Tri-Gate-Vorrichtung, eine Vorrichtung mit zwei unabhängig ansteuerbaren Gates oder ein FinFET. Eine oder mehrere Ausführungsformen können besonders nützlich zum Fertigen von Halbleitervorrichtungen bei einem Sub-10-Nanometer-(10 nm)-Technologieknoten sein.
  • In einer Ausführungsform ist, wie in der gesamten vorliegenden Beschreibung verwendet, ein dielektrisches Zwischenschichtmaterial (ILD) aus einer Schicht eines dielektrischen oder isolierenden Materials gebildet oder umfasst diese. Beispiele für geeignete dielektrische Materialien umfassen Oxide von Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, mit Kohlenstoff dotierte Oxide von Silizium, verschiedene in der Technik bekannte Low-k-Dielektrikumsmaterialien und Kombinationen davon, sind aber nicht darauf beschränkt. Das dielektrische Zwischenschichtmaterial kann mithilfe herkömmlicher Techniken, wie zum Beispiel einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD) oder mithilfe anderer Abscheidungsverfahren ausgebildet werden.
  • In einer Ausführungsform, wie es auch in der gesamten vorliegenden Beschreibung verwendet wird, werden Metallleitungen oder Verbindungsleitungsmaterial (und Durchkontaktierungsmaterial) aus einer oder mehreren Metall- oder anderen leitfähigen Strukturen gebildet. Ein übliches Beispiel besteht darin, Kupferleitungen und Strukturen zu verwenden, die Barriereschichten zwischen dem Kupfer und einem umgebenden ILD-Material umfassen können oder nicht. Wie hier verwendet, umfasst der Begriff Metall Legierungen, Stapel und andere Kombinationen von mehreren Metallen. Zum Beispiel können die Metallverbindungsleitungen Barriereschichten (z.B. Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN umfassen), Stapel aus verschiedenen Metallen oder Legierungen usw. umfassen. Daher können die Verbindungsleitungen eine einzelne Materialschicht sein, oder sie können aus mehreren Schichten ausgebildet werden, die leitfähige Liner-Schichten und Füllschichten umfassen. Ein beliebiger geeigneter Abscheidungsprozess, wie z.B. Elektroplattieren, eine chemische Gasphasenabscheidung oder eine physikalische Gasphasenabscheidung, kann zum Ausbilden von Verbindungsleitungen verwendet werden. In einer Ausführungsform werden die Verbindungsleitungen aus einem leitfähigen Material gebildet, wie z.B. Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon, sind jedoch nicht darauf beschränkt. Die Verbindungsleitungen werden in der Technik zuweilen auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung bezeichnet.
  • In einer Ausführungsform, wie es auch in der gesamten vorliegenden Beschreibung verwendet wird, werden Hartmaskenmaterialien, Abdeckschichten oder Stecker aus dielektrischen Materialien gebildet, die von dem dielektrischen Zwischenschichtmaterial verschieden sind. In einer Ausführungsform können verschiedene Hartmasken-, Abdeck- oder Steckermaterialien in verschiedenen Gebieten verwendet werden, um eine andere Wachstum- oder Ätzselektivität in Bezug aufeinander und die darunterliegenden dielektrischen und Metallschichten bereitzustellen. In einigen Ausführungsformen umfasst eine Hartmaskenschicht, Abdeck- oder Steckerschicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium, oder beide oder eine Kombination davon. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Andere in der Technik bekannte Hartmasken-, Abdeck- oder Steckerschichten können je nach der konkreten Implementierung verwendet werden. Die Hartmasken-, Abdeck- oder Steckerschichten können mithilfe einer CVD, einer PVD oder mithilfe anderer Abscheidungsverfahren ausgebildet werden.
  • In einer Ausführungsform werden, wie es auch in der gesamten vorliegenden Beschreibung verwendet wird, lithografische Operationen unter Verwendung einer 193-nm-Eintauchlithografie (i193), EUV- und/oder EBDW-Lithografie oder dergleichen durchgeführt. Ein Fotolack mit positivem Ton oder negativem Ton kann verwendet werden. In einer Ausführungsform ist eine lithografische Maske eine dreilagige Maske, die aus einem topografischen Maskierungsabschnitt, einer Antireflexionsbeschichtungsschicht (ARC-Schicht) und einer Fotolackschicht gebildet wird. In einer konkreten solchen Ausführungsform ist der topografische Maskierungsabschnitt eine Kohlenstoffhartmaskenschicht (CHM-Schicht) und die Antireflexbeschichtungsschicht ist eine Silizium-ARC-Schicht.
  • In einem anderen Aspekt kann ein doppelseitiges Vorrichtungsverarbeitungsschema auf der Waferebene praktiziert werden. In einigen Ausführungsbeispielen kann ein großformatiger Substratwafer (z.B. 300 oder 450 mm Durchmesser) verarbeitet werden. In einem beispielhaften Verarbeitungsschema wird ein Donorsubstrat bereitgestellt, das eine Vorrichtungsschicht umfasst. In einigen Ausführungsformen ist die Vorrichtungsschicht ein Halbleitermaterial, das durch eine IC-Vorrichtung verwendet wird. Als ein Beispiel wird in einer Transistorvorrichtung, wie z.B. einem Feldeffekttransistor (FET), der Kanalhalbleiter aus der Halbleitervorrichtungsschicht ausgebildet. Als ein anderes Beispiel wird für eine optische Vorrichtung, wie z.B. eine Fotodiode, der Drift- und/oder Verstärkungshalbleiter aus der Vorrichtungsschicht gebildet. Die Vorrichtungsschicht kann auch in einer passiven Struktur mit einer IC-Vorrichtung verwendet werden. Zum Beispiel kann ein optischer Wellenleiter einen aus der Vorrichtungsschicht strukturierten Halbleiter verwenden.
  • In einigen Ausführungsformen umfasst das Donorsubstrat einen Stapel von Materialschichten. Ein solcher Materialstapel kann eine anschließende Ausbildung eines IC-Vorrichtungsstratums ermöglichen, das die Vorrichtungsschicht umfasst, bei dem aber andere Schichten des Donorsubstrats fehlen. In einem Ausführungsbeispiel umfasst das Donorsubstrat eine Trägerschicht, die von der Vorrichtungsschicht durch eine oder mehrere dazwischenliegende Materialschichten getrennt ist. Die Trägerschicht soll eine mechanische Unterstützung während der Vorderseitenverarbeitung der Vorrichtungsschicht bereitstellen. Der Träger kann auch die Basis für Kristallinität in der Halbleitervorrichtungsschicht bereitstellen. Die Zwischenschicht(en) können ein Entfernen der Trägerschicht und/oder das Freilegen der Vorrichtungsschichtrückseite ermöglichen.
  • Vorderseitenverarbeitungsoperationen werden dann durchgeführt, um eine Vorrichtungsstruktur auszubilden, die ein oder mehrere Gebiete in der Vorrichtungsschicht umfasst. Beliebige bekannte Vorderseitenverarbeitungstechniken können verwendet werden, um eine beliebige bekannte IC-Vorrichtung auszubilden, und Ausführungsbeispiele werden an einer anderen Stelle hier weiter beschrieben. Eine Vorderseite des Donorsubstrats wird dann mit einem Wirtssubstrat verknüpft, um eine Vorrichtungs-Wirtsanordnung auszubilden. Das Wirtssubstrat soll eine mechanische Vorderseitenunterstützung während einer Rückseitenverarbeitung der Vorrichtungsschicht bereitstellen. Das Wirtssubstrat kann auch eine integrierte Schaltung umfassen, mit der die auf dem Donorsubstrat gefertigten IC-Vorrichtungen verbunden werden. Für solche Ausführungsformen kann das Verknüpfen des Wirts- und des Donorsubstrats ferner ein Ausbilden von 3D-Verbindungsstrukturen mithilfe eines hybriden (Dielektrikum/Metall) Bondens umfassen. Ein beliebiges bekanntes Wirtssubstrat und Verknüpfungstechniken auf Waferebene können verwendet werden.
  • Der Prozessablauf fährt fort, wo die Rückseite des Vorrichtungsstratums durch Entfernen von mindestens einem Abschnitt der Trägerschicht freigelegt wird. In einigen weiteren Ausführungsformen können Abschnitte beliebiger Zwischenschicht- und/oder Vorderseitenmaterialien, die über der Vorrichtungsschicht abgeschieden werden, ebenfalls während des Freilegungsvorgangs entfernt werden. Wie hier an einer anderen Stelle im Kontext einiger Ausführungsbeispiele beschrieben, kann eine Zwischenschicht/können Zwischenschichten eine sehr gleichmäßige Freilegung der Rückseite des Vorrichtungsstratums ermöglichen, die zum Beispiel als eines oder mehrere von einer Ätzmarkierung oder einem Ätzstopp dienen kann, die/der in dem Rückseitenfreilegungsprozess auf Waferebene verwendet wird. Vorrichtungsstratumflächen, die von der Rückseite freigelegt werden, werden verarbeitet, um ein doppelseitiges Vorrichtungsstratum zu bilden. Native Materialien, wie z.B. beliebige von jenen des Donorsubstrats, die an die Vorrichtungsgebiete grenzen, können dann durch ein oder mehrere nicht native Materialien ersetzt werden. Zum Beispiel kann ein Abschnitt einer Halbleitervorrichtungsschicht oder Zwischenschicht durch ein oder mehrere andere Halbleiter-, Metall- oder dielektrische Materialien ersetzt werden. In einigen weiteren Ausführungsformen können Abschnitte der Vorderseitenmaterialien, die während des Freilegungsvorgangs entfernt werden, ebenfalls ersetzt werden. Zum Beispiel kann ein Abschnitt eines dielektrischen Spacers, Gatestapels oder einer Kontaktmetallisierung, der/die während einer Vorderseitenvorrichtungsfertigung ausgebildet wird, durch ein oder mehrere Halbleiter-, Metall- oder dielektrische Materialien während einer Rückseitenrückverarbeitung/Wiederaufbereitung der Vorderseitenvorrichtung ersetzt werden. In noch anderen Ausführungsformen wird ein zweites Vorrichtungsstratum oder ein Metallinterposer an die freigelegte Rückseite gebondet.
  • Der vorstehende Prozessablauf stellt eine Vorrichtungsstratum-Wirtssubstrat-Anordnung bereit. Die Vorrichtungsstratum-Wirtssubstrat-Anordnung kann dann weiter verarbeitet werden. Zum Beispiel kann eine beliebige bekannte Technik verwendet werden, um die Vorrichtungsstratum-Wirtssubstrat-Anordnung zu vereinzeln und zu häusen. Wenn das Wirtssubstrat gänzlich geopfert wird, kann das Häusen des Vorrichtungsstratum-Wirtssubstrats eine Trennung des Wirtssubstrats von dem Vorrichtungsstratum umfassen. Wenn das Wirtssubstrat nicht gänzlich geopfert wird (wenn z.B. das Wirtssubstrat auch ein Vorrichtungsstratum umfasst), kann die Vorrichtungsstratum-Wirtsanordnungsausgabe als eine Wirtssubstrateingabe während einer anschließenden Iteration des vorstehenden Prozessablaufs zurückgeführt werden. Eine Iteration des vorstehenden Ansatzes kann daher eine Anordnung auf Waferebene von einer beliebigen Anzahl von doppelseitigen Vorrichtungsstrata ausbilden, von denen jede eine Dicke von zum Beispiel lediglich einigen zehn oder einigen hundert Nanometer aufweist. In einigen Ausführungsformen und wie weiter an einer anderen Stelle hier beschrieben, werden eine oder mehrere Vorrichtungszellen innerhalb eines Vorrichtungsstratums elektrisch getestet, zum Beispiel als ein Ausbeutekontrollpunkt in der Fertigung einer Anordnung doppelseitiger Vorrichtungsstrata auf Waferebene. In einigen Ausführungsformen umfasst der elektrische Test eine Untersuchung der Rückseitenvorrichtung.
  • 8A bis 8H zeigen Draufsichten auf ein Substrat, das mit doppelseitigen Vorrichtungsverarbeitungsverfahren verarbeitet wird, gemäß einigen Ausführungsformen. 9A bis 9H zeigen Querschnittsansichten eines Substrats, das mit doppelseitigen Vorrichtungsverarbeitungsverfahren verarbeitet wird, gemäß einigen Ausführungsformen.
  • Wie in 8A und 9A dargestellt, umfasst das Donorsubstrat 801 eine Vielzahl von IC-Dies 811 in einem beliebigen räumlichen Layout über einer Vorderseitenwaferfläche. Vorderseitenverarbeitung des IC-Die 811 kann gemäß beliebigen Techniken durchgeführt worden sein, um beliebige Vorrichtungsstrukturen auszubilden. In Ausführungsbeispielen umfasst der Die 811 ein oder mehrere Halbleitergebiete innerhalb einer Vorrichtungsschicht 815. Eine Zwischenschicht 810 trennt die Vorrichtungsschicht 815 von der Trägerschicht 805. In dem Ausführungsbeispiel steht die Zwischenschicht 810 sowohl mit der Trägerschicht 805 als auch der Vorrichtungsschicht 815 in direktem Kontakt. Alternativ können eine oder mehrere Spacerschichten zwischen der Zwischenschicht 810 und der Vorrichtungsschicht 815 und/oder der Trägerschicht 805 angeordnet werden. Das Donorsubstrat 801 kann ferner andere Schichten umfassen, die zum Beispiel über der Vorrichtungsschicht 815 und/oder unter der Trägerschicht 805 angeordnet werden.
  • Die Vorrichtungsschicht 815 kann eine oder mehrere Schichten einer beliebigen Vorrichtungsmaterialzusammensetzung umfassen, von der bekannt ist, dass sie für eine konkrete IC-Vorrichtung, wie z.B. Transistoren, Dioden und Widerstände, aber nicht darauf beschränkt, geeignet ist. In einigen Ausführungsbeispielen umfasst die Vorrichtungsschicht 815 eine oder mehrere Gruppe-IV-Halbleitermaterialschichten (d.h. IUPAC-Gruppe 14) (z.B. Si, Ge, SiGe), Gruppe-III-V-Halbleitermaterialschichten (z.B. GaAs, InGaAs, InAs, InP) oder Gruppe-III-N-Halbleitermaterialschichten (z.B. GaN, AlGaN, InGaN). Die Vorrichtungsschicht 815 kann auch eine oder mehrere Halbleiter-Übergangsmetall-Dichalkogenid-Schichten (TMD oder TMDC) umfassen. In anderen Ausführungsformen umfasst die Vorrichtungsschicht 815 eine oder mehrere Graphenschichten, oder eine Schicht aus einem graphenischen Material, die Halbleitereigenschaften aufweisen. In noch anderen Ausführungsformen umfasst die Vorrichtungsschicht 815 eine oder mehrere Oxid-Halbleiter-Schichten. Beispiele für Oxid-Halbleiter umfassen Oxide von einem Übergangsmetall (z.B. IUPAC-Gruppe 4 bis 10) oder einem sich an die Übergangsmetalle anschließenden Metall (z.B. IUPAC-Gruppe 11 bis 14). In vorteilhaften Ausführungsformen umfasst der Oxid-Halbleiter zumindest eines von Cu, Zn, Sn, Ti, Ni, Ga, In, Sr, Cr, Co, V oder Mo. Die Metalloxide können Suboxide (A2O), Monoxide (AO), binäre Oxide (AO2 ), ternäre Oxide (ABO3) und Mischungen davon sein. In anderen Ausführungsformen umfasst die Vorrichtungsschicht 815 eine oder mehrere magnetische, ferromagnetische, ferroelektrische Materialschichten. Zum Beispiel kann die Vorrichtungsschicht 815 eine oder mehrere Schichten aus einem beliebigen Material umfassen, von dem bekannt ist, dass es für eine Tunnelübergangsvorrichtung, wie z.B. eine MTJ-Vorrichtung (magnetic tunneling junction, magnetischer Tunnelübergang), aber nicht darauf beschränkt, geeignet ist.
  • In einigen Ausführungsformen ist die Vorrichtungsschicht 815 im Wesentlichen einkristallin. Obwohl einkristallin, kann eine beträchtliche Anzahl an Kristalldefekten nichtdestotrotz vorhanden sein. In anderen Ausführungsformen ist die Vorrichtungsschicht 815 amorph oder nanokristallin. Die Vorrichtungsschicht 815 kann eine beliebige Dicke aufweisen (z.B. z-Abmessung in 9A). In einigen Ausführungsbeispielen weist die Vorrichtungsschicht 815 eine Dicke auf, die größer ist als eine z-Dicke von zumindest einiger der Halbleitergebiete, die durch den Die 811 verwendet werden, da sich Funktionshalbleitergebiete des Die 811, die auf der Vorrichtungsschicht 815 gebaut und/oder in sie eingebettet sind, nicht durch die gesamte Dicke der Vorrichtungsschicht 815 erstrecken müssen. In einigen Ausführungsformen werden Halbleitergebiete des Die 811 lediglich innerhalb einer Oberseitendicke der Vorrichtungsschicht 815 angeordnet, die in 9A mit der gestrichelten Linie 812 markiert ist. Zum Beispiel können Halbleitergebiete des Die 811 eine z-Dicke von 200 bis 300 nm oder weniger aufweisen, während die Vorrichtungsschicht eine z-Dicke von 700 bis 1000 nm oder mehr aufweisen kann. Daher können ungefähr 600 nm der Vorrichtungsschichtdicke Halbleitergebiete des Die 811 von der Zwischenschicht 810 trennen.
  • Die Trägerschicht 805 kann dieselbe Materialzusammensetzung aufweisen wie die Vorrichtungsschicht 815, oder sie kann eine von der Vorrichtungsschicht 815 verschiedene Materialzusammensetzung aufweisen. Für Ausführungsformen, in denen die Trägerschicht 805 und die Vorrichtungsschicht 815 die gleiche Zusammensetzung aufweisen, können die zwei Schichten durch ihre Position in Bezug auf die Zwischenschicht 810 identifiziert werden. In einigen Ausführungsformen, in denen die Vorrichtungsschicht 815 ein kristalliner Gruppe-IV-, Gruppe-III-V- oder Gruppe-III-N-Halbleiter ist, ist die Trägerschicht 805 der gleiche kristalline Gruppe-IV-, Gruppe-III-V- oder Gruppe-III-N-Halbleiter wie die Vorrichtungsschicht 815. In alternativen Ausführungsformen, in denen die Vorrichtungsschicht 815 ein kristalliner Gruppe-IV-, Gruppe-III-V- oder Gruppe-III-N-Halbleiter ist, ist die Trägerschicht 805 ein von der Vorrichtungsschicht 815 verschiedener kristalliner Gruppe-IV-, Gruppe-III-V- oder Gruppe-III-N-Halbleiter. In noch anderen Ausführungsformen kann die Trägerschicht 805 ein Material umfassen oder sein, auf welches die Vorrichtungsschicht 815 übertragen oder auf dem sie aufgewachsen wird. Zum Beispiel kann die Trägerschicht eine oder mehrere amorphe Oxidschichten (z.B. Glas) oder kristalline Oxidschichten (z.B. Saphir), Polymerfolien oder ein beliebiges Material/beliebige Materialien umfassen, die/das zu einer Strukturunterstützung aufgebaut oder laminiert werden/wird, von der bekannt ist, dass sie als ein Träger während einer IC-Vorrichtungsverarbeitung geeignet ist. Die Trägerschicht 805 kann eine beliebige Dicke (z.B. z-Abmessung in 9A) als eine Funktion der Trägermaterialeigenschaften und des Substratdurchmessers aufweisen. Wenn zum Beispiel die Trägerschicht 805 ein Halbleitersubstrat eines großen Formats (z.B. 300 bis 450 mm) ist, kann die Trägerschichtdicke 700 bis 1000 µm oder mehr betragen.
  • In einigen Ausführungsformen werden eine oder mehrere Zwischenschichten 810 zwischen der Trägerschicht 805 und der Vorrichtungsschicht 815 angeordnet. In einigen Ausführungsbeispielen ist eine Zwischenschicht 810 im Hinblick auf die Zusammensetzung von der Trägerschicht 805 verschieden, so dass sie als eine Markierung dienen kann, die während einer anschließenden Entfernung der Trägerschicht 805 detektiert werden kann. In einigen solchen Ausführungsformen weist eine Zwischenschicht 810 eine Zusammensetzung auf, die, wenn sie einem Ätzmittel der Trägerschicht 805 ausgesetzt wird, mit einer wesentlich langsameren Rate geätzt wird als die Trägerschicht 805 (d.h. die Zwischenschicht 810 fungiert als ein Ätzstopp für einen Ätzprozess der Trägerschicht). In weiteren Ausführungsformen weist die Zwischenschicht 810 eine Zusammensetzung auf, die von jener der Vorrichtungsschicht 815 verschieden ist. Die Zwischenschicht 810 kann zum Beispiel ein Metall-, ein Halbleiter- oder ein dielektrisches Material sein.
  • In einigen Ausführungsbeispielen, in denen zumindest eine von der Trägerschicht 805 und der Vorrichtungsschicht 815 kristalline Halbleiter sind, ist auch die Zwischenschicht 810 eine kristalline Halbleiterschicht. Die Zwischenschicht 810 kann ferner die gleiche Kristallinität und kristallografische Orientierung aufweisen wie die Trägerschicht 805 und/oder die Vorrichtungsschicht 815. Solche Ausführungsformen können den Vorteil reduzierter Kosten von Donorsubstraten im Verhältnis zu alternativen Ausführungsformen aufweisen, bei denen die Zwischenschicht 810 ein Material ist, das ein Bonden (z.B. Thermokompressionsbonden) der Zwischenschicht 810 an die Vorrichtungsschicht 810 und/oder Trägerschicht 805 erforderlich macht.
  • Für Ausführungsformen, bei denen die Zwischenschicht 810 ein Halbleiter ist, können ein oder mehrere der primären Halbleitergitterelemente, Legierungsbestandteile oder Verunreinigungskonzentrationen zwischen zumindest der Trägerschicht 805 und der Zwischenschicht 810 variieren. In einigen Ausführungsformen, in denen zumindest die Trägerschicht 805 ein Gruppe-IV-Halbleiter ist, kann die Zwischenschicht 810 auch ein Gruppe-IV-Halbleiter sein, aber aus einem anderen Gruppe-IV-Element oder einer anderen Legierung und/oder mit einer Verunreinigungsspezies auf ein anderes Verunreinigungsniveau dotiert als das der Trägerschicht 805. Zum Beispiel kann die Zwischenschicht 810 eine Silizium-Germanium-Legierung sein, die auf einem Siliziumträger epitaktisch aufgewachsen wird. Für solche Ausführungsformen kann eine pseudomorphe Zwischenschicht heteroepitaktisch bis zu einer beliebigen Dicke unter der kritischen Dicke aufgewachsen werden. Alternativ kann die Zwischenschicht 810 eine entspannte Pufferschicht sein, die eine Dicke aufweist, die größer ist als die kritische Dicke.
  • In anderen Ausführungsformen, in denen zumindest die Trägerschicht 805 ein Gruppe-III-V-Halbleiter ist, kann die Zwischenschicht 810 auch ein Gruppe-III-V-Halbleiter sein, aber aus einer anderen Gruppe-III-V-Legierung und/oder mit einer Verunreinigungsspezies auf ein anderes Verunreinigungsniveau dotiert als das der Trägerschicht 805. Zum Beispiel kann die Zwischenschicht 810 eine AlGaAs-Legierung sein, die auf einem GaAs-Träger epitaktisch aufgewachsen wird. In einigen anderen Ausführungsformen, in denen sowohl die Trägerschicht 805 als auch die Vorrichtungsschicht 815 kristalline Halbleiter sind, ist auch die Zwischenschicht 810 eine kristalline Halbleiterschicht, die ferner die gleiche Kristallinität und kristallographische Orientierung aufweisen kann wie die Trägerschicht 805 und/oder die Vorrichtungsschicht 815.
  • In Ausführungsformen, in denen sowohl die Trägerschicht 805 als auch die Zwischenschicht 810 aus denselben oder verschiedenen primären Halbleitergitterelementen sind, können Verunreinigungsdotierstoffe die Träger- und die Zwischenschicht unterschiedlich gestalten. Zum Beispiel können sowohl die Zwischenschicht 810 als auch die Trägerschicht 805 Siliziumkristalle sein, wobei in der Zwischenschicht 810 eine Verunreinigung fehlt, die in der Trägerschicht 805 vorhanden ist, oder sie ist mit einer Verunreinigung dotiert, die in der Trägerschicht 805 abwesend ist, oder sie ist mit einer Verunreinigung, die in der Trägerschicht 805 anwesend ist, auf ein anderes Niveau dotiert. Die Verunreinigungsunterscheidung kann eine Ätzselektivität zwischen der Träger- und Zwischenschicht verleihen, oder lediglich eine detektierbare Spezies einführen.
  • Die Zwischenschicht 810 kann mit Verunreinigungen dotiert werden, die elektrisch aktiv sind (d.h. sie zu einem Halbleiter vom n-Typ oder p-Typ werden lassen) oder nicht, da die Verunreinigung eine beliebige Basis für die Detektion der Zwischenschicht 810 während der anschließenden Trägerentfernung bereitstellen kann. Beispiele für elektrisch aktive Verunreinigungen für einige Halbleitermaterialien umfassen Gruppe-III-Elemente (z.B. B), Gruppe-IV-Elemente (z.B. P). Ein beliebiges anderes Element kann als eine nicht elektrisch aktive Spezies verwendet werden. Die Verunreinigungsdotierstoffkonzentration innerhalb der Zwischenschicht 810 muss lediglich von jener der Trägerschicht 805 um einen Betrag anders sein, der für eine Detektion hinreichend ist und der als eine Funktion der Detektionstechnik und der Detektorempfindlichkeit vorgegeben sein kann.
  • Wie an einer anderen Stelle hier weiter beschrieben, kann die Zwischenschicht 810 eine von der Vorrichtungsschicht 815 verschiedene Zusammensetzung aufweisen. In einigen solchen Ausführungsformen kann die Zwischenschicht 810 eine andere Bandlücke aufweisen als jene der Vorrichtungsschicht 815. Zum Beispiel kann die Zwischenschicht 810 eine breitere Bandlücke aufweisen als die Vorrichtungsschicht 815.
  • In Ausführungsformen, in denen die Zwischenschicht 810 ein dielektrisches Material umfasst, kann das dielektrische Material ein anorganisches Material (z.B. SiO, SiN, SiON, SiOC, Hydrogensilsesquioxan, Methylsilsesquioxan) oder ein organisches Material (Polyimid, Polynorbornene, Benzocyclobuten) sein. Für einige dielektrische Ausführungsformen kann die Zwischenschicht 810 als eine eingebettete Schicht (z.B. SiOx durch eine Implantation von Sauerstoff in eine Silizium-Vorrichtungs- und/oder Trägerschicht) ausgebildet werden. Andere Ausführungsformen einer dielektrischen Zwischenschicht können ein Bonden (z.B. Thermokompressionsbonden) der Trägerschicht 805 an die Vorrichtungsschicht 815 erforderlich machen. Wenn zum Beispiel das Donorsubstrat 801 ein Halbleiter-auf-Oxid-Substrat (SOI-Substrat) ist, können eine oder beide der Trägerschicht 805 und der Vorrichtungsschicht 815 oxidiert und aneinander gebondet werden, um eine SiO-Zwischenschicht 810 auszubilden. Ähnliche Bondtechniken können für andere anorganische oder organische dielektrische Materialien verwendet werden.
  • In einigen anderen Ausführungsformen umfasst die Zwischenschicht 810 zwei oder mehr Materialien, die seitlich innerhalb der Schicht beabstandet sind. Die zwei oder mehr Materialien können ein Dielektrikum und einen Halbleiter, ein Dielektrikum und ein Metall, einen Halbleiter und ein Metall, ein Dielektrikum und ein Metall, zwei verschiedene Dielektrika, zwei verschiedene Halbleiter oder zwei verschiedene Metalle umfassen. Innerhalb einer solchen Zwischenschicht kann ein erstes Material Inseln des zweiten Materials umgeben, die sich durch die Dicke der Zwischenschicht erstrecken. Zum Beispiel kann eine Zwischenschicht ein Feldisolationsdielektrikum umfassen, das Inseln aus einem Halbleiter umgibt, die sich durch die Dicke der Zwischenschicht erstrecken. Der Halbleiter kann innerhalb von Öffnungen eines strukturierten Dielektrikums epitaktisch aufgewachsen werden oder das dielektrische Material kann innerhalb von Öffnungen eines strukturierten Halbleiters abgeschieden werden.
  • In einigen Ausführungsbeispielen werden Halbleitermerkmale, wie z.B. Finnen oder Mesas, in eine Vorderseitenfläche einer Halbleitervorrichtungsschicht geätzt. Gräben, die diese Merkmale umgeben, können anschließend mit einem Isolationsdielektrikum, zum Beispiel einem beliebigen bekannten Prozess einer flachen Grabenisolation (STI) folgend, zurückgefüllt werden. Eines oder mehrere von dem Halbleitermerkmal oder Isolationsdielektrikum können zum Beenden eines Rückseitenträgerentfernungsprozesses, zum Beispiel als ein Rückseitenfreilegung-Ätzstopp, verwendet werden. In einigen Ausführungsformen kann eine Freilegung eines Grabenisolationsdielektrikums anhalten, sich wesentlich verlangsamen oder ein detektierbares Signal zum Beenden eines Rückseitenträgerpolierens hervorrufen. Zum Beispiel kann ein CMP-Polieren eines Trägerhalbleiters, das eine Suspension verwendet, die eine hohe Selektivität aufweist, indem sie ein Entfernen des Trägerhalbleiters (z.B. Si) gegenüber einem Entfernen des Isolationsdielektrikums (z.B. SiO) begünstigt, nach einer Freilegung einer (unteren) Fläche des Grabenisolationsdielektrikums, das Halbleitermerkmale, die die Vorrichtungsschicht umfassen, umgibt, beträchtlich verlangsamt werden. Da die Vorrichtungsschicht auf einer Vorderseite der Zwischenschicht angeordnet ist, muss die Vorrichtungsschicht nicht direkt für den Rückseitenfreilegungsprozess freigelegt werden.
  • Es ist zu beachten, dass für Ausführungsformen, in denen die Zwischenschicht sowohl einen Halbleiter als auch ein Dielektrikum umfasst, die Zwischenschichtdicke wesentlich größer sein kann als die kritische Dicke, die mit der Gitterfehlanpassung der Zwischenschicht und des Trägers assoziiert ist. Während eine Zwischenschicht unter der kritischen Dicke eine unzureichende Dicke zum Berücksichtigen einer Nichtgleichförmigkeit eines Rückseitenfreilegungsprozesses auf Waferebene sein kann, können Ausführungsformen mit einer größeren Dicke vorteilhafterweise das Rückseitenfreilegungsprozessfenster vergrößern. Ausführungsformen mit einem Nadelloch-Dielektrikum können auf eine andere Weise eine anschließende Trennung von Träger- und Vorrichtungsschichten ermöglichen sowie eine Kristallqualität innerhalb der Vorrichtungsschicht verbessern.
  • Ein Halbleitermaterial innerhalb von Zwischenschichten, die sowohl einen Halbleiter als auch ein Dielektrikum umfassen, können auch homoepitaktisch sein. In einigen Ausführungsbeispielen wird eine epitaktische Silizium-Vorrichtungsschicht durch ein Nadelloch-Dielektrikum, das über einer Silizium-Trägerschicht angeordnet ist, aufgewachsen.
  • Unter Fortsetzung der Beschreibung von 8A und 9A kann die Zwischenschicht 810 auch ein Metall sein. Für solche Ausführungsformen kann das Metall eine beliebige Zusammensetzung sein, von der bekannt ist, dass sie zum Bonden an die Trägerschicht 805 oder die Vorrichtungsschicht 815 geeignet ist. Zum Beispiel können eine oder beide von der Trägerschicht 805 und der Vorrichtungsschicht 815 mit einem Metall, wie z.B. Au oder Pt, aber nicht darauf beschränkt, abgeschlossen sein, und anschließend aneinander gebondet werden, um zum Beispiel eine Au- oder Pt-Zwischenschicht 810 zu bilden. Ein solches Metall kann auch ein Teil einer Zwischenschicht sein, die ferner ein strukturiertes Dielektrikum umfasst, das Metallmerkmale umgibt.
  • Die Zwischenschicht 810 kann eine beliebige Dicke (z.B. z-Höhe in 9A) aufweisen. Die Zwischenschicht sollte hinreichend dick sein, um sicherzustellen, dass der Trägerentfernungsvorgang zuverlässig beendet werden kann, bevor Vorrichtungsgebiete und/oder die Vorrichtungsschicht 815 freigelegt werden. Beispielhafte Dicken der Zwischenschicht 810 liegen in einem Bereich von einigen hundert Nanometer bis einige Mikrometer und können zum Beispiel als eine Funktion des Betrags des Trägermaterials, das entfernt werden soll, der Gleichmäßigkeit des Trägerentfernungsprozesses und der Selektivität des Trägerentfernungsprozesses variieren. Für Ausführungsformen, in denen die Zwischenschicht die gleiche Kristallinität und kristallografische Orientierung aufweist wie die Trägerschicht 805 kann die Dicke der Trägerschicht um die Dicke der Zwischenschicht 810 reduziert sein. Mit anderen Worten kann die Zwischenschicht 810 ein oberer Abschnitt eines kristallinen Gruppe-IV-Halbleitersubstrats mit einer Dicke von 700 bis 1000 µm sein, der auch als die Trägerschicht verwendet wird. In pseudomorphen heteroepitaktischen Ausführungsformen kann die Dicke der Zwischenschicht auf die kritische Dicke beschränkt sein. Für heteroepitaktische Zwischenschichtausführungsformen, die eine ART- (Aspect Ratio Trapping) oder eine andere vollständig entspannte Pufferarchitektur verwenden, kann die Zwischenschicht eine beliebige Dicke aufweisen.
  • Wie ferner in 8B und 9B dargestellt, kann das Donorsubstrat 801 mit einem Wirtssubstrat 802 verknüpft werden, um eine Donor-Wirtssubstrat-Anordnung 803 auszubilden. In einigen Ausführungsbeispielen wird eine Vorderseitenfläche des Donorsubstrats 801 mit einer Fläche des Wirtssubstrats 802 verknüpft, so dass sich die Vorrichtungsschicht 815 proximal zum Wirtssubstrat 802 befindet und sich die Trägerschicht 805 distal zum Wirtssubstrat 802 befindet. Das Wirtssubstrat 802 kann ein beliebiges Substrat sein, von dem bekannt ist, dass es zum Verknüpfen mit der Vorrichtungsschicht 815 und/oder einem Vorderseitenstapel, der über der Vorrichtungsschicht 815 gefertigt wird, geeignet ist. In einigen Ausführungsformen umfasst das Wirtssubstrat 802 ein oder mehrere zusätzliche Vorrichtungsstrata. Zum Beispiel kann das Wirtssubstrat 802 ferner eine oder mehrere Vorrichtungsschichten (nicht dargestellt) umfassen. Das Wirtssubstrat 802 kann eine integrierte Schaltung umfassen, mit der die in einer Vorrichtungsschicht des Wirtssubstrats 802 gefertigten IC-Vorrichtungen miteinander verbunden werden, wobei in diesem Fall ein Verknüpfen der Vorrichtungsschicht 815 mit dem Wirtssubstrat 802 ferner ein Ausbilden von 3D-Verbindungsstrukturen durch das Bonden auf Waferebene umfasst.
  • Obwohl nicht detailliert durch 9B dargestellt, kann eine beliebige Anzahl von Vorderseitenschichten, wie z.B. Verbindungsmetallisierungsebenen und dielektrischen Zwischenschichten (ILD), zwischen der Vorrichtungsschicht 815 und dem Wirtssubstrat 802 vorhanden sein. Eine beliebige Technik kann zum Verknüpfen des Wirtssubstrats 802 und des Donorsubstrats 801 verwendet werden. In einigen Ausführungsbeispielen, die an einer anderen Stelle hier weiter beschrieben werden, geschieht das Verknüpfen des Donorsubstrats 801 mit dem Wirtssubstrat 802 über ein Metall-Metall-, Oxid-Oxid- oder hybrides (Metall/Oxid-Metall/Oxid) Thermokompressionsbonden.
  • Wenn das Wirtssubstrat 802, auf einer Seite gegenüber der Trägerschicht 805, der Vorrichtungsschicht 815 zugewandt ist, kann zumindest ein Abschnitt der Trägerschicht 805 entfernt werden, wie ferner in 8C und 9C dargestellt. Wenn die gesamte Trägerschicht 805 entfernt wird, behält die Donor-Wirtssubstrat-Anordnung 803 eine stark gleichmäßige Dicke mit planaren Rückseiten- und Vorderseitenflächen. Alternativ kann die Trägerschicht 805 maskiert werden und die Zwischenschicht 810 lediglich in nicht maskierten Untergebieten freigelegt werden, um eine nicht planare Rückseitenfläche zu bilden. In den durch 8C und 9C dargestellten Ausführungsbeispielen wird die Trägerschicht 805 von der gesamten Rückseitenfläche der Donor-Wirtssubstrat-Anordnung 803 entfernt. Die Trägerschicht 805 kann zum Beispiel durch Spalten, Schleifen und/oder Polieren (z.B. chemisch-mechanisches Polieren) und/oder chemisches Nassätzen und/oder Plasmaätzen durch eine Dicke der Trägerschicht entfernt werden, um die Zwischenschicht 810 freizulegen. Eine oder mehrere Operationen können zum Entfernen der Trägerschicht 805 verwendet werden. Vorteilhafterweise kann (können) die Entfernungsoperation(en) auf der Grundlage der Dauer oder eines Endpunktsignals, das gegenüber einer Freilegung der Zwischenschicht 810 empfindlich ist, beendet werden.
  • In weiteren Ausführungsformen wird zum Beispiel, wie durch 8D und 9D dargestellt, die Zwischenschicht 810 auch zumindest teilweise geätzt, um eine Rückseite der Vorrichtungsschicht 815 freizulegen. Zumindest ein Abschnitt der Zwischenschicht 810 kann nach ihrer Verwendung als ein Trägerschicht-Ätzstopp und/oder Trägerschicht-Ätzendpunktauslöser entfernt werden. Wenn die gesamte Zwischenschicht 810 entfernt wird, behält die Donor-Wirtssubstrat-Anordnung 803 eine stark gleichmäßige Vorrichtungsschichtdicke mit planaren Rückseiten- und Vorderseitenflächen, die dadurch gewährt wird, dass die Zwischenschicht viel dünner ist als die Trägerschicht. Alternativ kann die Zwischenschicht 810 maskiert werden und die Vorrichtungsschicht 815 lediglich in nicht maskierten Untergebieten freigelegt werden, wodurch eine nicht planare Rückseitenfläche ausgebildet wird. In den durch 8D und 9D dargestellten Ausführungsbeispielen wird die Zwischenschicht 810 von der gesamten Rückseitenfläche der Donor-Wirtssubstrat-Anordnung 803 entfernt. Die Zwischenschicht 810 kann zum Beispiel durch Polieren (z.B. chemisch-mechanisches Polieren) und/oder flächendeckendes chemisches Nassätzen und/oder flächendeckendes Plasmaätzen durch eine Dicke der Zwischenschicht entfernt werden, um die Vorrichtungsschicht 815 freizulegen. Eine oder mehrere Operationen können zum Entfernen der Zwischenschicht 810 verwendet werden. Vorteilhafterweise kann (können) die Entfernungsoperation(en) auf der Grundlage der Dauer oder eines Endpunktsignals, das gegenüber einer Freilegung der Vorrichtungsschicht 815 empfindlich ist, beendet werden.
  • In einigen weiteren Ausführungsformen, wie zum Beispiel durch 8E und 9E dargestellt, wird die Vorrichtungsschicht 815 teilweise geätzt, um eine Rückseite einer Vorrichtungsstruktur, die zuvor während der Vorderseitenverarbeitung ausgebildet wurde, freizulegen. Zumindest ein Abschnitt einer Vorrichtungsschicht 815 kann anschließend an ihre Verwendung in der Fertigung eines oder mehrerer der Vorrichtungshalbleitergebiete, und/oder ihre Verwendung als ein Zwischenschicht-Ätzstopp oder - Endpunktauslöser, entfernt werden. Wenn die Vorrichtungsschicht 815 über dem gesamten Substratbereich gedünnt wird, behält die Donor-Wirtssubstrat-Anordnung 803 eine stark gleichmäßig reduzierte Dicke mit planaren Rück- und Vorderflächen. Alternativ kann die Vorrichtungsschicht 815 maskiert werden und die Vorrichtungsstrukturen (z.B. Vorrichtungshalbleitergebiete) selektiv lediglich in nicht maskierten Untergebieten freigelegt werden, wodurch eine nicht planare Rückseitenfläche ausgebildet wird. In den durch 8E und 9E dargestellten Ausführungsbeispielen wird die Vorrichtungsschicht 815 über der gesamten Rückseitenfläche der Donor-Wirtssubstrat-Anordnung 803 gedünnt. Die Vorrichtungsschicht 815 kann zum Beispiel durch Polieren (z.B. chemisch-mechanisches Polieren) und/oder chemisches Nassätzen und/oder Plasmaätzen durch eine Dicke der Vorrichtungsschicht gedünnt werden, um ein oder mehrere Vorrichtungshalbleitergebiete und/oder eine oder mehrere andere Vorrichtungsstrukturen (z.B. Vorderseitenvorrichtungs-Anschlusskontaktmetallisierung, Spacerdielektrikum usw.), die zuvor während der Vorderseitenverarbeitung ausgebildet wurden, freizulegen. Eine oder mehrere Operationen können zum Dünnen der Vorrichtungsschicht 815 verwendet werden. Vorteilhafterweise kann das Vorrichtungsschichtdünnen auf der Grundlage der Dauer oder eines Endpunktsignals, das gegenüber einer Freilegung von strukturierten Merkmalen innerhalb der Vorrichtungsschicht 815 empfindlich ist, beendet werden. Wenn zum Beispiel eine Vorderseitenverarbeitung Vorrichtungsisolationsmerkmale (z.B. Flachgrabenisolation) bildet, kann das Rückseitendünnen der Vorrichtungsschicht 815 nach einer Freilegung des dielektrischen Isolationsmaterials beendet werden.
  • Eine nicht native Materialschicht kann über einer Rückseitenfläche einer Zwischenschicht, einer Vorrichtungsschicht und/oder konkreter Vorrichtungsgebiete innerhalb der Vorrichtungsschicht 815 und/oder über mehreren anderen Vorrichtungsstrukturen (z.B. Vorderseitenvorrichtungs-Anschlusskontaktmetallisierung, Spacerdielektrikum usw.) abgeschieden werden. Ein oder mehrere Materialien, die von der Rückseite freigelegt (aufgedeckt) werden, können mit einer nicht nativen Materialschicht abgedeckt oder durch ein solches Material ersetzt werden. In einigen Ausführungsformen, die durch 8F und 9F dargestellt sind, wird die nicht native Materialschicht 820 auf der Vorrichtungsschicht 815 abgeschieden. Die nicht native Materialschicht 820 kann ein beliebiges Material sein, das eine Zusammensetzung und/oder Mikrostruktur aufweist, die von jener des Materials, das entfernt wird, um die Rückseite des Vorrichtungsstratums freizulegen, verschieden ist. Wenn zum Beispiel die Zwischenschicht 810 entfernt wird, um die Vorrichtungsschicht 815 freizulegen, kann die nicht native Materialschicht 820 ein anderer Halbleiter einer anderen Zusammensetzung oder Mikrostruktur sein als jenes der Zwischenschicht 810. In einigen solchen Ausführungsformen, in denen die Vorrichtungsschicht 815 ein III-N-Halbleiter ist, kann die nicht native Materialschicht 820 ebenfalls ein III-N-Halbleiter der gleichen oder einer anderen Zusammensetzung sein, der nach einem Freilegen der Rückseitenfläche eines III-N-Vorrichtungsgebiets neu aufgewachsen wird. Dieses Material kann von dem freigelegten III-N-Vorrichtungsgebiet epitaktisch wiederaufgewachsen werden, zum Beispiel um eine bessere Kristallqualität als jene des entfernten Materials aufzuweisen, und/oder um eine Verspannung innerhalb der Vorrichtungsschicht und/oder Vorrichtungsgebiete innerhalb der Vorrichtungsschicht zu induzieren, und/oder um einen vertikalen (z.B. z-Abmessung) Stapel von Vorrichtungshalbleitergebieten zu bilden, der für eine gestapelte Vorrichtung geeignet ist.
  • In einigen anderen Ausführungsformen, in denen die Vorrichtungsschicht 815 ein III-V-Halbleiter ist, kann die nicht native Materialschicht 820 ebenfalls ein III-V-Halbleiter der gleichen oder einer anderen Zusammensetzung sein, der nach einem Freilegen der Rückseitenfläche eines III-V-Vorrichtungsgebiets neu aufgewachsen wird. Dieses Material kann von dem freigelegten III-V-Vorrichtungsgebiet epitaktisch wiederaufgewachsen werden, zum Beispiel um eine vergleichsweise bessere Kristallqualität als jene des entfernten Materials aufzuweisen, und/oder um eine Verspannung innerhalb der Vorrichtungsschicht oder eines konkreten Vorrichtungsgebiets innerhalb der Vorrichtungsschicht zu induzieren, und/oder um einen vertikalen Stapel von Vorrichtungshalbleitergebieten zu bilden, der für eine gestapelte Vorrichtung geeignet ist.
  • In einigen anderen Ausführungsformen, in denen die Vorrichtungsschicht 815 ein Gruppe-IV-Halbleiter ist, kann die nicht native Materialschicht 820 ebenfalls ein Gruppe-IV-Halbleiter der gleichen oder einer anderen Zusammensetzung sein, der nach einem Freilegen der Rückseitenfläche eines Gruppe-IV-Vorrichtungsgebiets neu aufgewachsen wird. Dieses Material kann von dem freigelegten Gruppe-IV-Vorrichtungsgebiet epitaktisch wiederaufgewachsen werden, zum Beispiel um eine vergleichsweise bessere Kristallqualität als jene des entfernten Materials aufzuweisen, und/oder um eine Verspannung innerhalb des Vorrichtungsgebiets zu induzieren, und/oder um einen Stapel von Vorrichtungshalbleitergebieten zu bilden, der für eine gestapelte Vorrichtung geeignet ist.
  • In einigen anderen Ausführungsformen ist die nicht native Materialschicht 820 ein dielektrisches Material, wie z.B. SiO, SiON, SiOC, Hydrogensilsesquioxan, Methylsilsesquioxan, Polyimid, Polynorbornene, Benzocyclobuten oder dergleichen, ist aber nicht darauf beschränkt. Eine Abscheidung eines solchen Dielektrikums kann dazu dienen, verschiedene Vorrichtungsstrukturen, wie z.B. Halbleitervorrichtungsgebiete, die zuvor während einer Vorderseitenverarbeitung des Donorsubstrats 801 ausgebildet worden sein können, elektrisch zu isolieren.
  • In einigen anderen Ausführungsformen ist die nicht native Materialschicht 820 ein leitfähiges Material, wie z.B. ein beliebiges Elementmetall oder eine Metalllegierung, von dem/der bekannt ist, dass es/sie zum Kontaktieren einer oder mehrerer Flächen der von der Rückseite freigelegten Vorrichtungsgebiete geeignet ist. In einigen Ausführungsformen ist die nicht native Materialschicht 820 eine Metallisierung, die zum Kontaktieren eines von der Rückseite freigelegten Vorrichtungsgebiets, wie z.B. eines Transistorsource- oder -draingebiets, geeignet ist.
  • In einigen Ausführungsformen ist die nicht native Materialschicht 820 ein Stapel von Materialien, wie z.B. ein FET-Gatestapel, der sowohl eine Gatedielektrikumsschicht als auch eine Gateelektrodenschicht umfasst. Als ein Beispiel kann die nicht native Materialschicht 820 ein Gatedielektrikumsstapel sein, der zum Kontaktieren eines von der Rückseite freigelegten Halbleitervorrichtungsgebiets, wie z.B. eines Transistorkanalgebiets, geeignet ist. Ein beliebiges von den anderen, als Optionen für die Vorrichtungsschicht 815 beschriebenen Materialien kann ebenfalls über einer Rückseite der Vorrichtungsschicht 815 und/oder der innerhalb der Vorrichtungsschicht 815 ausgebildeten Vorrichtungsgebiete abgeschieden werden. Zum Beispiel kann die nicht native Materialschicht 820 ein beliebiges von den vorstehend beschriebenen Oxid-Halbleitern, TMDC oder Tunnelmaterialien sein, die auf der Rückseite abgeschieden werden können, um zum Beispiel vertikal gestapelte Vorrichtungsstrata inkrementell zu fertigen.
  • Eine Rückseitenverarbeitung auf Waferebene kann auf eine beliebige Weise fortfahren, von der bekannt ist, dass sie für eine Vorderseitenverarbeitung geeignet ist. Zum Beispiel kann die nicht native Materialschicht 820 in aktive Vorrichtungsgebiete, Vorrichtungsisolationsgebiete, Vorrichtungskontaktmetallisierung oder Vorrichtungsverbindungen unter Verwendung beliebiger bekannter lithografischer und Ätztechniken strukturiert werden. Eine Rückseitenverarbeitung auf Waferebene kann ferner eine oder mehrere Verbindungsmetallisierungsebenen fertigen, die Anschlüsse verschiedener Vorrichtungen zu einer IC koppeln. In einigen Ausführungsformen, die an einer anderen Stelle hier weiter beschrieben werden, kann eine Rückseitenverarbeitung verwendet werden, um einen Leistungsbus mit verschiedenen Vorrichtungsanschlüssen innerhalb einer IC zu verbinden.
  • In einigen Ausführungsformen umfasst die Rückseitenverarbeitung ein Bonden an ein sekundäres Wirtssubstrat. Ein solches Bonden kann einen beliebigen Schichtübertragungsprozess verwenden, um die (z.B. nicht native) Rückseitenmaterialschicht mit einem anderen Substrat zu verknüpfen. Nach einem solchen Verknüpfen kann das vorige Wirtssubstrat als ein Opfer-Donor entfernt werden, um den Vorderseitenstapel und/oder die Vorderseite der Vorrichtungsschicht erneut freizulegen. Solche Ausführungsformen können eine iterative Seite-an-Seite-Laminierung von Vorrichtungsstrata ermöglichen, wobei eine erste Vorrichtungsschicht als der Kern der Anordnung dient. In einigen Ausführungsformen, die in 8G und 9G dargestellt sind, stellt ein sekundäres Wirtssubstrat 840, das mit der nicht nativen Materialschicht 820 verknüpft wird, eine zumindest mechanische Unterstützung bereit, während das Wirtssubstrat 802 entfernt wird.
  • Ein beliebiges Bonden, wie z.B. Thermokompressionsbonden, aber nicht darauf beschränkt, kann verwendet werden, um das sekundäre Wirtssubstrat 840 mit der nicht nativen Materialschicht 820 zu verknüpfen. In einigen Ausführungsformen sind sowohl eine Flächenschicht des sekundären Wirtssubstrats 840 als auch die nicht native Materialschicht 820 durchgehende dielektrische Schichten (z.B. SiO), die mithilfe der Thermokompression gebondet werden. In einigen anderen Ausführungsformen umfassen sowohl eine Flächenschicht des sekundären Wirtssubstrats 840 als auch die nicht native Materialschicht 820 eine Metallschicht (z.B. Au, Pt usw.), die mithilfe einer Thermokompression gebondet werden. In anderen Ausführungsformen werden zumindest eine der Flächenschicht des sekundären Wirtssubstrats 840 und der nicht nativen Materialschicht 820 strukturiert, einschließlich von sowohl einer Metallfläche (d.h. Leiterbahnen) als auch von umgebendem Dielektrikum (z.B. Isolation), die mithilfe einer Thermokompression gebondet werden, um eine hybride (z.B. Metall/Oxid) Verknüpfung auszubilden. Für solche Ausführungsformen werden strukturelle Merkmale im sekundären Wirtssubstrat 840 und der strukturierten nicht nativen Materialschicht 820 während des Bondprozess (z.B. optisch) ausgerichtet. In einigen Ausführungsformen umfasst die nicht native Materialschicht 820 eine oder mehrere leitfähige Rückseitenleiterbahnen, die mit einem Anschluss eines in der Vorrichtungsschicht 815 gefertigten Transistors gekoppelt sind. Die leitfähige Rückseitenleiterbahn kann zum Beispiel an eine Metallisierung auf dem sekundären Wirtssubstrat 840 gebondet werden.
  • Ein Bonden von Vorrichtungsstrata kann von der Vorderseite und/oder Rückseite einer Vorrichtungsschicht vorgehen, bevor oder nachdem eine Vorderseitenverarbeitung der Vorrichtungsschicht abgeschlossen wird. Ein Rückseitenbondprozess kann durchgeführt werden, nachdem eine Vorderseitenfertigung einer Vorrichtung (z.B. eines Transistors) im Wesentlichen abgeschlossen wurde. Alternativ kann ein Rückseitenbondprozess durchgeführt werden, bevor eine Vorderseitenfertigung einer Vorrichtung (z.B. eines Transistors) abgeschlossen wird, wobei in diesem Fall die Vorderseite der Vorrichtungsschicht einer zusätzlichen Verarbeitung nach dem Rückseitenbondprozess unterzogen werden kann. Wie ferner in 8H und 9H dargestellt, umfasst zum Beispiel die Vorderseitenverarbeitung ein Entfernen des Wirtssubstrats 802 (als ein zweites Donorsubstrat), um die Vorderseite der Vorrichtungsschicht 815 erneut freizulegen. Zu diesem Zeitpunkt umfasst die Donor-Wirtssubstrat-Anordnung 803 einen sekundären Wirt 840, der mit der Vorrichtungsschicht 815 über die nicht native Materialschicht 820 verknüpft ist.
  • Hier offenbarte Ausführungsformen können verwendet werden, um eine breite Vielfalt von verschiedenen Typen integrierter Schaltungen und/oder mikroelektronischer Vorrichtungen zu fertigen. Beispiele solcher integrierter Schaltungen umfassen Prozessoren, Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrocontroller und dergleichen, sind aber nicht darauf beschränkt. In anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Des Weiteren können die integrierten Schaltungen oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt von in der Technik bekannten elektronischen Vorrichtungen verwendet werden. Zum Beispiel in Rechnersystemen (z.B. Desktop, Laptop, Server), Mobilfunktelefonen, persönlichen elektronischen Geräten usw. Die integrierten Schaltungen können mit einem Bus oder anderen Komponenten in den Systemen gekoppelt werden. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 10 veranschaulicht eine Rechenvorrichtung 1000 gemäß einer Implementierung einer Ausführungsform der vorliegenden Offenbarung. Die Rechenvorrichtung 1000 beherbergt eine Platine 1002. Die Platine 1002 kann eine Anzahl von Komponenten, einschließlich eines Prozessors 1004 und mindestens eines Kommunikationschips 1006, jedoch nicht darauf beschränkt, aufweisen. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1006 ebenfalls physisch und elektrisch mit der Platine 1002 gekoppelt. In weiteren Implementierungen stellt der Kommunikationschip 1006 einen Teil des Prozessors 1004 dar.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1000 andere Komponenten aufweisen, die physisch und elektrisch mit der Platine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen unter anderem einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirm-Anzeige, eine Berührungsbildschirm-Steuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine GPS-Vorrichtung (globales Positionsbestimmungssystem), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie z.B. ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten an die oder von der Rechenvorrichtung 1000. Der Begriff „drahtlos“ und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen möglicherweise keine enthalten. Der Kommunikationschip 1006 kann eine beliebige Anzahl von drahtlosen Standards und Protokollen implementieren, einschließlich - jedoch nicht darauf beschränkt - WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie alle anderen drahtlosen Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Die Rechenvorrichtung 1000 kann eine Vielzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 für drahtlose Kommunikationen kürzerer Reichweite, wie z.B. Wi-Fi und Bluetooth, bestimmt sein und ein zweiter Kommunikationschip 1006 kann für drahtlose Kommunikationen längerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • Der Prozessor 1004 der Rechenvorrichtung 1000 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 1004 gehäust wird. Der integrierte Schaltungs-Die des Prozessors 1004 kann eine oder mehrere Strukturen umfassen, wie z.B. Wrap-Around-Kontaktstrukturen für Halbleiterfinnen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung aufgebaut werden. Der Begriff „Prozessor“ kann auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung verweisen, die/der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 umfasst außerdem einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 1006 gehäust ist. Der integrierte Schaltungs-Die des Kommunikationschips 1006 kann eine oder mehrere Strukturen umfassen, wie z.B. Wrap-Around-Kontaktstrukturen für Halbleiterfinnen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung gebaut werden.
  • In weiteren Implementierungen kann eine andere innerhalb der Rechenvorrichtung 1000 gehäuste Komponente einen integrierten Schaltungs-Die enthalten, der eine oder Strukturen umfasst, wie z.B. Wrap-Around-Kontaktstrukturen für Halbleiterfinnen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung gebaut werden.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 1000 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 11 zeigt einen Interposer 1100, der eine oder mehrere Ausführungsformen der vorliegenden Offenbarung umfasst. Der Interposer 1100 ist ein dazwischenliegendes Substrat, das verwendet wird, um eine Brücke zwischen einem ersten Substrat 1102 und einem zweiten Substrat 1104 zu bilden. Das erste Substrat 1102 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 1104 kann zum Beispiel ein Speichermodul, eine Rechnerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen besteht der Zweck eines Interposers 1100 darin, eine Verbindung zu einem breiteren Pitch zu verbreiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1100 einen integrierten Schaltungs-Die mit einem Ball-Grid-Array (BGA) 1106 koppeln, das anschließend mit dem zweiten Substrat 1104 gekoppelt werden kann. In einigen Ausführungsformen werden das erste und das zweite Substrat 1102/1104 an gegenüberliegenden Seiten des Interposers 1100 angebracht. In anderen Ausführungsformen werden das erste und das zweite Substrat 1102/1104 an derselben Seite des Interposers 1100 angebracht. Und in weiteren Ausführungsformen werden drei oder mehr Substrate mithilfe des Interposers 1100 miteinander verbunden.
  • Der Interposer 1100 kann aus einem Epoxidharz, einem mit Faserglas verstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie z.B. Polyimid, ausgebildet werden. In weiteren Implementierungen kann der Interposer aus abwechselnden festen oder flexiblen Materialien ausgebildet werden, die dieselben Materialien umfassen können, die vorstehend für eine Verwendung in einem Halbleitersubstrat beschrieben wurden, wie z.B. Silizium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer kann Metallverbindungen 1108 und Durchkontaktierungen 1110 umfassen, die Silizium-Durchkontaktierungen (TSVs) 1112 umfassen, jedoch nicht darauf beschränkt sind. Der Interposer 1100 kann ferner eingebettete Vorrichtungen 1114 umfassen, die sowohl passive als auch aktive Vorrichtungen umfassen. Solche Vorrichtungen umfassen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Vorrichtungen (electrostatic discharge, elektrostatische Entladung), sind jedoch nicht darauf beschränkt. Komplexere Vorrichtungen, wie z.B. Hochfrequenz-(HF)-Vorrichtungen, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls auf dem Interposer 1100 ausgebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Vorrichtungen oder Prozesse in der Fertigung des Interposers 1100 oder in der Fertigung von in dem Interposer 1100 aufgenommenen Komponenten verwendet werden.
  • Daher umfassen Ausführungsformen der vorliegenden Offenbarung Wrap-Around-Kontaktstrukturen für Halbleiterfinnen, und Verfahren zum Fertigen von Wrap-Around-Kontaktstrukturen für Halbleiterfinnen.
  • Die vorstehende Beschreibung von dargestellten Implementierungen der Ausführungsformen der Offenbarung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, sollte nicht erschöpfend sein oder die Offenbarung auf die konkreten, offenbarten Formen beschränken. Obwohl konkrete Implementierungen und Beispiele der Offenbarung zu Veranschaulichungszwecken hier beschrieben wurden, sind verschiedene äquivalente Modifikationen innerhalb des Umfangs der Offenbarung möglich, wie ein Fachmann auf dem relevanten Gebiet erkennen wird.
  • Diese Modifikationen können angesichts der vorstehenden ausführlichen Beschreibung an der Offenbarung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe sollten nicht derart ausgelegt werden, dass sie die Offenbarung auf die konkreten Implementierungen, die in der Beschreibung und den Ansprüchen offenbart werden, beschränken. Vielmehr sollte der Umfang der Offenbarung gänzlich durch die nachfolgenden Ansprüche bestimmt werden, die gemäß etablierten Lehren der Anspruchsinterpretation ausgelegt werden sollen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht. Eine Gatestruktur befindet sich über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne. Ein Source- oder Draingebiet befindet sich an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet eine epitaktische Struktur auf einem zweiten Abschnitt der Halbleiterfinne umfasst. Die epitaktische Struktur weist im Wesentlichen vertikale Seitenwände auf, die auf den zweiten Abschnitt der Halbleiterfinne ausgerichtet sind. Eine leitfähige Kontaktstruktur befindet sich entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur.
  • Ausführungsbeispiel 2: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, wobei die epitaktische Struktur ein Paar Flächen umfasst, die sich an einem Mittelpunkt treffen, wobei sich die leitfähige Kontaktstruktur ferner auf dem Paar Flächen befindet.
  • Ausführungsbeispiel 3: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1 oder 2, die ferner ein Paar dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur umfasst.
  • Ausführungsbeispiel 4: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2 oder 3, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den dritten Abschnitt der Halbleiterfinne ausgerichtet sind, und eine zweite leitfähige Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der zweiten epitaktischen Struktur.
  • Ausführungsbeispiel 5: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2 oder 3, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur nicht vertikale Seitenwände aufweist, die sich seitlich über den dritten Abschnitt der Halbleiterfinne hinaus erstrecken.
  • Ausführungsbeispiel 6: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 5, die ferner ein Paar dielektrische Spacer entlang der zweiten epitaktischen Struktur und des dritten Abschnitts der Halbleiterfinne umfasst, wobei Punkte der nicht vertikalen Seitenwände der zweiten epitaktischen Struktur mit dem Paar dielektrische Spacer in Kontakt stehen.
  • Ausführungsbeispiel 7: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die epitaktische Struktur ein von der Halbleiterfinne verschiedenes Halbleitermaterial umfasst.
  • Ausführungsbeispiel 8: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  • Ausführungsbeispiel 9: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, die ferner einen dielektrischen Stecker auf einer Fläche des zweiten Abschnitts der Halbleiterfinne gegenüber der epitaktischen Struktur umfasst.
  • Ausführungsbeispiel 10: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 9, wobei sich die leitfähige Kontaktstruktur ferner entlang von Seitenwänden des dielektrischen Steckers befindet.
  • Ausführungsbeispiel 11: Integrierte Schaltungsstruktur, umfassend eine Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht. Eine Gatestruktur befindet sich über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne. Ein Source- oder Draingebiet befindet sich an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet einen zweiten Abschnitt der Halbleiterfinne auf einem dielektrischen Stecker umfasst. Eine leitfähige Kontaktstruktur befindet sich entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang von Seitenwänden des dielektrischen Steckers. Ein Paar dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur.
  • Ausführungsbeispiel 12: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 11, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet einen dritten Abschnitt der Halbleiterfinne auf einem zweiten dielektrischen Stecker umfasst, und eine zweite leitfähige Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang von Seitenwänden des zweiten dielektrischen Steckers.
  • Ausführungsbeispiel 13: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 11 oder 12, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  • Ausführungsbeispiel 14: Verfahren zum Fertigen einer integrierten Schaltungsstruktur, umfassend: Ausbilden einer Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht. Eine Gatestruktur wird über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne ausgebildet. Ein Source- oder Draingebiet wird auf einer ersten Seite der Gatestruktur ausgebildet, wobei das Source- oder Draingebiet eine epitaktische Struktur auf einem zweiten Abschnitt der Halbleiterfinne umfasst. Die epitaktische Struktur weist im Wesentlichen vertikale Seitenwände auf, die auf den zweiten Abschnitt der Halbleiterfinne ausgerichtet sind. Eine leitfähige Kontaktstruktur wird entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur ausgebildet.
  • Ausführungsbeispiel 15: Verfahren nach Ausführungsbeispiel 14, wobei die epitaktische Struktur ein Paar Flächen umfasst, die sich an einem Mittelpunkt treffen, wobei sich die leitfähige Kontaktstruktur ferner auf dem Paar Flächen befindet.
  • Ausführungsbeispiel 16: Verfahren nach Ausführungsbeispiel 14 oder 15, ferner umfassend ein Ausbilden eines Paars dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur.
  • Ausführungsbeispiel 17: Verfahren nach Ausführungsbeispiel 14, 15 oder 16, ferner umfassend: Ausbilden eines zweiten Source- oder Draingebiets an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den dritten Abschnitt der Halbleiterfinne ausgerichtet sind, und Ausbilden einer zweiten leitfähigen Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der zweiten epitaktischen Struktur.
  • Ausführungsbeispiel 18: Verfahren nach Ausführungsbeispiel 14, 15 oder 16, ferner umfassend: Ausbilden eines zweiten Source- oder Draingebiets an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur nicht vertikale Seitenwände aufweist, die sich seitlich über den dritten Abschnitt der Halbleiterfinne hinaus erstrecken.
  • Ausführungsbeispiel 19: Verfahren nach Ausführungsbeispiel 18, ferner umfassend ein Ausbilden eines Paars dielektrische Spacer entlang der zweiten epitaktischen Struktur und des dritten Abschnitts der Halbleiterfinne, wobei Punkte der nicht vertikalen Seitenwände der zweiten epitaktischen Struktur mit dem Paar dielektrische Spacer in Kontakt stehen.
  • Ausführungsbeispiel 20: Verfahren nach Ausführungsbeispiel 14, 15, 16, 17, 18 oder 19, wobei die epitaktische Struktur ein von der Halbleiterfinne verschiedenes Halbleitermaterial umfasst.
  • Ausführungsbeispiel 21: Verfahren nach Ausführungsbeispiel 14, 15, 16, 17, 18, 19 oder 20, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  • Ausführungsbeispiel 22: Verfahren nach Ausführungsbeispiel 14, 15, 16, 17, 18, 19, 20 oder 21, ferner umfassend ein Ausbilden eines dielektrischen Steckers auf einer Fläche des zweiten Abschnitts der Halbleiterfinne gegenüber der epitaktischen Struktur.
  • Ausführungsbeispiel 23: Verfahren nach Ausführungsbeispiel 22, wobei sich die leitfähige Kontaktstruktur ferner entlang von Seitenwänden des dielektrischen Steckers befindet.

Claims (23)

  1. Integrierte Schaltungsstruktur, umfassend: eine Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht, eine Gatestruktur über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne, ein Source- oder Draingebiet an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet eine epitaktische Struktur auf einem zweiten Abschnitt der Halbleiterfinne umfasst, wobei die epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den zweiten Abschnitt der Halbleiterfinne ausgerichtet sind, und eine leitfähige Kontaktstruktur entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die epitaktische Struktur ein Paar Flächen umfasst, die sich an einem Mittelpunkt treffen, und wobei sich die leitfähige Kontaktstruktur ferner auf dem Paar Flächen befindet.
  3. Integrierte Schaltungsstruktur nach Anspruch 1 oder 2, ferner umfassend: ein Paar dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur.
  4. Integrierte Schaltungsstruktur nach Anspruch 1, 2 oder 3, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den dritten Abschnitt der Halbleiterfinne ausgerichtet sind, und eine zweite leitfähige Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der zweiten epitaktischen Struktur.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, 2 oder 3, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur nicht vertikale Seitenwände aufweist, die sich seitlich über den dritten Abschnitt der Halbleiterfinne hinaus erstrecken.
  6. Integrierte Schaltungsstruktur nach Anspruch 5, ferner umfassend: ein Paar dielektrische Spacer entlang der zweiten epitaktischen Struktur und des dritten Abschnitts der Halbleiterfinne, wobei Punkte der nicht vertikalen Seitenwände der zweiten epitaktischen Struktur mit dem Paar dielektrische Spacer in Kontakt stehen.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei die epitaktische Struktur ein von der Halbleiterfinne verschiedenes Halbleitermaterial umfasst.
  8. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  9. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, ferner umfassend: einen dielektrischen Stecker auf einer Fläche des zweiten Abschnitts der Halbleiterfinne gegenüber der epitaktischen Struktur.
  10. Integrierte Schaltungsstruktur nach Anspruch 9, wobei sich die leitfähige Kontaktstruktur ferner entlang von Seitenwänden des dielektrischen Steckers befindet.
  11. Integrierte Schaltungsstruktur, umfassend: eine Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht, eine Gatestruktur über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne, ein Source- oder Draingebiet an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet einen zweiten Abschnitt der Halbleiterfinne auf einem dielektrischen Stecker umfasst, eine leitfähige Kontaktstruktur entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang von Seitenwänden des dielektrischen Steckers, und ein Paar dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur.
  12. Integrierte Schaltungsstruktur nach Anspruch 11, ferner umfassend: ein zweites Source- oder Draingebiet an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet einen dritten Abschnitt der Halbleiterfinne auf einem zweiten dielektrischen Stecker umfasst, und eine zweite leitfähige Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang von Seitenwänden des zweiten dielektrischen Steckers.
  13. Integrierte Schaltungsstruktur nach Anspruch 11 oder 12, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  14. Verfahren zum Fertigen einer integrierten Schaltungsstruktur, umfassend: Ausbilden einer Halbleiterfinne, die einen ersten Abschnitt aufweist, der durch ein Grabenisolationsgebiet hervorsteht, Ausbilden einer Gatestruktur über einer Oberseite und entlang von Seitenwänden des ersten Abschnitts der Halbleiterfinne, Ausbilden eines Source- oder Draingebiets an einer ersten Seite der Gatestruktur, wobei das Source- oder Draingebiet eine epitaktische Struktur auf einem zweiten Abschnitt der Halbleiterfinne umfasst, wobei die epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den zweiten Abschnitt der Halbleiterfinne ausgerichtet sind, und Ausbilden einer leitfähigen Kontaktstruktur entlang von Seitenwänden des zweiten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der epitaktischen Struktur.
  15. Verfahren nach Anspruch 14, wobei die epitaktische Struktur ein Paar Flächen umfasst, die sich an einem Mittelpunkt treffen, und wobei sich die leitfähige Kontaktstruktur ferner auf dem Paar Flächen befindet.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: Ausbilden eines Paars dielektrische Spacer entlang von Seitenwänden der leitfähigen Kontaktstruktur.
  17. Verfahren nach Anspruch 14, 15 oder 16, ferner umfassend: Ausbilden eines zweiten Source- oder Draingebiets an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur im Wesentlichen vertikale Seitenwände aufweist, die auf den dritten Abschnitt der Halbleiterfinne ausgerichtet sind, und Ausbilden einer zweiten leitfähigen Kontaktstruktur entlang von Seitenwänden des dritten Abschnitts der Halbleiterfinne und entlang der im Wesentlichen vertikalen Seitenwände der zweiten epitaktischen Struktur.
  18. Verfahren nach Anspruch 14, 15 oder 16, ferner umfassend: Ausbilden eines zweiten Source- oder Draingebiets an einer zweiten Seite der Gatestruktur, wobei das zweite Source- oder Draingebiet eine zweite epitaktische Struktur auf einem dritten Abschnitt der Halbleiterfinne umfasst, wobei die zweite epitaktische Struktur nicht vertikale Seitenwände aufweist, die sich seitlich über den dritten Abschnitt der Halbleiterfinne hinaus erstrecken.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden eines Paars dielektrische Spacer entlang der zweiten epitaktischen Struktur und des dritten Abschnitts der Halbleiterfinne, wobei Punkte der nicht vertikalen Seitenwände der zweiten epitaktischen Struktur mit dem Paar dielektrische Spacer in Kontakt stehen.
  20. Verfahren nach Anspruch 14, 15, 16, 17, 18 oder 19, wobei die epitaktische Struktur ein von der Halbleiterfinne verschiedenes Halbleitermaterial umfasst.
  21. Verfahren nach Anspruch 14, 15, 16, 17, 18, 19 oder 20, wobei die Gatestruktur eine High-k-Dielektrikumsschicht und eine Gateelektrode, die ein Metall aufweist, umfasst.
  22. Verfahren nach Anspruch 14, 15, 16, 17, 18, 19, 20 oder 21, ferner umfassend: Ausbilden eines dielektrischen Steckers auf einer Fläche des zweiten Abschnitts der Halbleiterfinne gegenüber der epitaktischen Struktur.
  23. Verfahren nach Anspruch 22, wobei die leitfähige Kontaktstruktur ferner entlang von Seitenwänden des dielektrischen Steckers ausgebildet wird.
DE102019108021.5A 2018-04-05 2019-03-28 Wrap-Around-Kontaktstrukturen für Halbleiterfinnen Pending DE102019108021A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/945,914 2018-04-05
US15/945,914 US11227799B2 (en) 2018-04-05 2018-04-05 Wrap-around contact structures for semiconductor fins

Publications (1)

Publication Number Publication Date
DE102019108021A1 true DE102019108021A1 (de) 2019-10-10

Family

ID=67991510

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019108021.5A Pending DE102019108021A1 (de) 2018-04-05 2019-03-28 Wrap-Around-Kontaktstrukturen für Halbleiterfinnen

Country Status (3)

Country Link
US (2) US11227799B2 (de)
CN (1) CN110350034A (de)
DE (1) DE102019108021A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404270B2 (en) * 2018-11-30 2022-08-02 Texas Instruments Incorporated Microelectronic device substrate formed by additive process
US10910465B2 (en) 2018-12-28 2021-02-02 Texas Instruments Incorporated 3D printed semiconductor package
US10861715B2 (en) 2018-12-28 2020-12-08 Texas Instruments Incorporated 3D printed semiconductor package
US11335806B2 (en) * 2020-08-11 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法
US20230207696A1 (en) * 2021-12-23 2023-06-29 Mohammad Hasan Integrated circuits with gate plugs to induce compressive channel strain

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140054646A1 (en) * 2012-08-24 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Multiple Gate Transistors
JP6325669B2 (ja) * 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
EP3902016A1 (de) * 2014-03-27 2021-10-27 Intel Corporation Begrenzte epitaxiale regionen für halbleiterbauelemente und verfahren zur herstellung von halbleiterbauelementen mit begrenzten epitaxialen regionen
US9953979B2 (en) * 2014-11-24 2018-04-24 Qualcomm Incorporated Contact wrap around structure
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET

Also Published As

Publication number Publication date
CN110350034A (zh) 2019-10-18
US11688637B2 (en) 2023-06-27
US20190311950A1 (en) 2019-10-10
US11227799B2 (en) 2022-01-18
US20220093460A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
DE102019121697A1 (de) Integrierte Gate-Rundum-Schaltungsstrukturen mit asymmetrischen Source- und Drain-Kontaktstrukturen
DE112016007503T5 (de) Integrierte-Schaltung-Bauelement mit Rückseiten-Zwischenverbindung zu tiefem Source/Drain-Halbleiter
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE102020129973A1 (de) Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte
DE102020105121A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit germanium-nanodraht-kanalstrukturen
DE112016007034T5 (de) Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
DE112011105996T5 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite
DE112015006959T5 (de) Verfahren zum bilden rückseitiger selbstausgerichteter durchkontaktierungen und dadurch gebildete strukturen
DE112016007104T5 (de) Dual-finne-endkappe für selbstjustierte (sage) architekturen
DE102020103517A1 (de) Gate-All-Around-Strukturen für integrierte Schaltungen mit Source- oder Drain-Strukturen mit epitaktischen Noppen
US11329162B2 (en) Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
DE102020104178A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit eingebetteten gesnb-source- oder drainstrukturen
DE102021121273A1 (de) Herstellung von gate-all-around-integrierte-schaltung-strukturen mit vor-abstandshalter-abscheidung-geschnittenen gates
DE102020128908A1 (de) Integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen
DE102020113776A1 (de) Depop unter verwendung zyklischer selektiver abstandhalter-ätzung
DE102019132137A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit oxid-teilfinnen
DE102020107045A1 (de) Source- oder drain-strukturen mit phosphor- und arsen-co-dotierstoffen
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger
DE102020128647A1 (de) Gate-all-around-integrierte-schaltungs-strukturen mit isolatorsubstrat
DE102020134411A1 (de) Integrierte gate-all-around-strukturen mit germaniumdotierten nanoband-kanalstrukturen
DE102019111079A1 (de) CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren
DE102019122644A1 (de) Integrierte gate-all-around-schaltungsstrkturen mit dezimierten kanalstrukturen unter verwendung eines von unten nach oben wirkenden ansatzes
DE112015006939T5 (de) Steuerung einer Rückseitenfinnenaussparung mit Möglichkeit mehrerer HSI
DE102020107015A1 (de) Source- oder drain-strukturen mit vertikalen gräben