DE102020105121A1 - Integrierte gate-all-around-schaltungsstrukturen mit germanium-nanodraht-kanalstrukturen - Google Patents

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Anand Murthy
Susmita Ghose
Zachary Geiger
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Abstract

Integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen werden beschrieben. Zum Beispiel enthält eine integrierte Schaltungsstruktur eine vertikale Anordnung von horizontalen Nanodrähten über einer Rippe, jeder der Nanodrähte Germanium enthaltend und die Rippe eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht, eine zweite Halbleiterschicht auf der Defektmodifikationsschicht und eine dritte Halbleiterschicht auf der zweiten Halbleiterschicht enthaltend. Ein Gatestapel befindet sich um die vertikale Anordnung von horizontalen Nanodrähten. Eine erste Epitaxial-Source- oder -Drain-Struktur befindet sich an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite Epitaxial-Source- oder -Drain-Struktur befindet sich an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung sind auf dem Gebiet der integrierten Schaltungsstrukturen und -verarbeitung und insbesondere der integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht- Kanalstrukturen.
  • HINTERGRUND
  • In den letzten Dekaden war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter der ständig wachsenden Halbleiterindustrie. Skalierung auf ständig kleinere Merkmale ermöglicht erhöhte Dichten von funktionellen Einheiten auf der begrenzten Fläche von Halbleiterchips. Zum Beispiel gestattet schrumpfende Transistorgröße die Inkorporation einer erhöhten Anzahl von Speicher- oder Logikbauelementen auf einen Chip, was zur Herstellung von Produkten mit erhöhter Kapazität beiträgt. Das Streben nach immer mehr Kapazität ist jedoch nicht ohne Probleme. Das Erfordernis, die Performanz jedes Bauelements zu optimieren, wird zunehmend wichtig.
  • Bei der Herstellung integrierter Schaltungsbauelemente sind Mehrgate-Transistoren wie Dreigate-Transistoren vorherrschend geworden, da die Bauelementabmessungen ständig weiter abwärts skaliert werden. In konventionellen Prozessen werden Dreigate-Transistoren allgemein auf entweder Silicium-Grundsubstraten oder Silicium-auf-Isolator-Substraten gefertigt. In einigen Fällen werden Silicium-Grundsubstrate bevorzugt aufgrund ihrer niedrigeren Kosten und weil sie einen weniger komplizierten Dreigate-Herstellungsprozess ermöglichen. In einem anderen Aspekt bildet die Aufrechterhaltung von Mobilitätsverbesserung und Kontrolle kurzer Kanäle, während die Abmessungen mikroelektronischer Bauelemente unter den Knoten von 10 Nanometer (nm) skaliert werden, eine Herausforderung bei der Herstellung von Bauelementen. Zur Herstellung von Bauelementen verwendeter Nanodraht stellt verbesserte Kontrolle kurzer Kanäle bereit.
  • Die Skalierung von Mehrgate- und Nanodraht-Transistoren ist jedoch nicht ohne Konsequenzen geblieben. Während die Abmessungen dieser grundlegenden Bausteine von mikroelektronischen Schaltungen reduziert werden und die schiere Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region gefertigt werden, erhöht wird, sind die Einschränkungen auf die lithografischen Prozesse, die zum Mustern dieser Bausteine verwendet werden, überwältigend geworden. Insbesondere kann ein Kompromiss zwischen der kleinsten Abmessung eines in einem Halbleiterstapel gemusterten Merkmals (die kritische Abmessung) und der Beabstandung zwischen derartigen Merkmalen bestehen.
  • Figurenliste
    • Die 1A-1E zeigen Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Herstellen von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
    • 2 zeigt eine Querschnittsansicht, die eine integrierte Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentiert.
    • Die 3A-3B zeigen Querschnittsansichten, die verschiedene Operationen in einem anderen Verfahren zum Herstellen von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
    • Die 4A-4J zeigen Querschnittsansichten von verschiedenen Operationen in einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine Querschnittsansicht einer nichtplanaren integrierten Schaltungsstruktur, wie entlang einer Gate-Linie genommen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt Querschnittsansichten, genommen durch Nanodrähte und Rippen, für eine Architektur ohne Endkappe (linke Seite (a)) gegenüber einer Architektur mit selbstausgerichteter Gate-Endkappe (SAGE) (rechte Seite (b)) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Herstellen einer Struktur mit selbstausgerichteter Gate-Endkappe (SAGE) mit Gate-All-Around-Bauelementen gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
    • 8A zeigt eine dreidimensionale Querschnittsansicht einer nanodrahtbasierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8B zeigt eine Source- oder Drain-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur von 8A, wie entlang der Achse a-a' genommen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8C zeigt eine Kanal-Querschnittsansicht der nanodrahtbasierten integrierten Schaltungsstruktur von 8A, wie entlang der Achse b-b' genommen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine Berechnungsvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
    • 10 zeigt einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung enthält.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen werden beschrieben. In der nachstehenden Beschreibung werden zahlreiche spezifische Einzelheiten wie spezifische Integrations- und Materialvorgaben angeführt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Fachleuten im Fachgebiet wird offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten praktiziert werden können. In anderen Fällen werden gut bekannte Merkmale wie Designlayouts von integrierten Schaltungen nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig unverständlich zu machen. Des Weiteren ist anzuerkennen, dass die in den Figuren gezeigten verschiedenen Ausführungsformen veranschaulichende Repräsentationen und nicht notwendigerweise maßstabsgerecht gezeichnet sind.
  • Außerdem kann in der nachstehenden Beschreibung eine gewisse Terminologie allein zum Zweck der Bezugnahme verwendet werden und ist folglich nicht als einschränkend beabsichtigt. Zum Beispiel beziehen sich Begriffe wie „obere“, „untere“, „darüber“ und „darunter“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriffe wie „Vorderseite“, „Rückseite“, „hinten“ und „Seite“ beschreiben die Ausrichtung und/oder den Ort von Abschnitten der Komponente innerhalb eines beliebigen, aber konsistenten Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die diskutierte Komponente beschreiben, verdeutlicht wird. Eine derartige Terminologie kann die spezifisch vorstehend erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung enthalten.
  • Hierin beschriebene Ausführungsformen können auf Front-End-of-Line- bzw. FEOL-Halbleiterverarbeitung und -strukturen gerichtet sein. FEOL ist der erste Abschnitt der Fertigung integrierter Schaltungen (IC), wo die einzelnen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der -schicht gemustert werden. FEOL deckt allgemein alles bis zur (aber nicht einschließlich der) Aufbringung von Metallverschaltungsschichten ab. Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z. B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsformen können auf Back-End-of-Line- bzw. BEOL-Halbleiterverarbeitung und -strukturen gerichtet sein. BEOL ist der zweite Abschnitt der IC-Fertigung, wo die einzelnen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände usw.) mit Verdrahtung auf dem Wafer verschaltet werden, z. B. die Metallisierungsschicht oder -schichten. BEOL enthält Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Verbindungsstellen für Chip-zu-Gehäuse-Verbindungen. Im BEOL-Teil der Fertigungsstufe werden Kontakte (Anschlussflächen), Verschaltungsdrähte, Verbindungskontakte und dielektrische Strukturen gebildet. Bei modernen IC-Prozessen können mehr als 10 Metallschichten in der BEOL hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsformen können auf FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOLals auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Insbesondere können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenariums veranschaulicht wird, derartige Ansätze auch auf BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenariums veranschaulicht wird, derartige Ansätze auch auf FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere hierin beschriebene Ausführungsformen sind auf beanspruchte Gate-All-Around-Transistoren mit defektfreien Germanium- bzw. Ge-Nanodrähten und/oder -Nanobändern, ermöglicht durch spannungsfreie Si40Ge60-Schicht(en), und Verfahren zur Herstellung von Gate-All-Around-Transistoren mit defektfreien Germanium- bzw. Ge-Nanodrähten und/oder -Nanobändern, ermöglicht durch spannungsfreie Si40Ge60-Schicht(en), gerichtet.
  • Um Kontext bereitzustellen, kann das Aufwachsen von Stapeln von Ge-Nanodrähten oder Ge-Nanobändern unter Verwendung von herkömmlichen Opferschichten aus Si70Ge30 oder Silicium (Si) aufgrund der hohen Gitterfehlanpassung zwischen der Opferschicht und der Ge-Kanalschicht defekt werden. Zusätzlich kann die Verwendung nur einer Si40Ge60-Schicht zu einer Defektwindung von einem Si-Substrat/einer Si40Ge60-Grenzfläche hoch in die Si-Schicht führen.
  • Lösungen nach dem Stand der Technik, die die vorstehenden Probleme angehen, haben das Aufwachsen sehr dicker Pufferschichten oder sehr dicker abgestufter Pufferschichten beinhaltet. Derartige Ansätze können jedoch mit untragbar langen Verarbeitungszeiten assoziiert sein. Außerdem können derartige dicke Pufferschichten Probleme durch Waferbiegung verursachen.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird, um die vorstehend umrissenen Probleme anzugehen, eine Substratmodifikationsschicht in Verbindung mit einer relativ dünnen spannungsfreien Silicium-Germanium-Pufferschicht verwendet, gefolgt von einer Silicium-Germanium-Opferschicht, um ein/en defektfreien Germanium-Kanal-Nanodraht oder -Nanoband zu erzielen. In einer besonderen Ausführungsform ist die Substratmodifikationsschicht eine punktdefekte aufgebrachte Si- oder ionengeschädigte Si-Schicht, ist die Pufferschicht eine Si70Ge30-Pufferschicht, ist die Opferschicht eine Si40Ge60-Opferschicht und ist der Kanalnanodraht oder das -nanoband ein/e defektfreie/s Germanium- bzw. Ge-Kanalnanodraht oder -nanoband. In einer Ausführungsform ermöglicht oder unterstützt die Verwendung der Substratmodifikationsschicht die Entspannung der dünnen Pufferschicht und leitet Dislokationen nach unten. Ein derartiger Ansatz gestattet die kombinierten elektrischen Vorteile, dass ein Gate ganz um den Kanal vorhanden ist, ein größerer Abschnitt des Kanals vollständig umgekehrt ist, sowie die verbesserte Mobilität eines Ge-Kanals. Es ist zu beachten, dass zusätzliche Stapel von sich abwechselnden Si40Ge60- und Ge-Schichten genutzt werden können, um gestapelte Nanodrähte zu erzeugen.
  • Als einen beispielhaften Prozessfluss zeigen die 1A-1E Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren. 2 zeigt eine Querschnittsansicht, die eine integrierte Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentiert.
  • Bezug nehmend auf 1A, enthält eine Ausgangsstruktur eine Defektmodifikationsschicht 104, gebildet auf einem Substrat 102. In einer Ausführungsform wird ein Silicium- bzw. Si-Substrat 102 während der Verarbeitung zuerst modifiziert, um nachfolgenden Pufferschichten zu gestatten, einfach zu entspannen sowie Defekte einzuschließen, die anderenfalls Entspannung unter dem fördern, das das Kanalmaterial werden wird. In einer Ausführungsform ist die Defektmodifikationsschicht 104 eine Schicht, die Ionenimplantationsschäden enthält, oder ist eine defektreiche Si-Wachstumsschicht oder eine Kombination davon.
  • Bezug nehmend auf 1B, wird eine spannungsfreie Pufferschicht 106 auf der Defektmodifikationsschicht 104 aufgewachsen. In einer Ausführungsform ist die spannungsfreie Pufferschicht 106 eine spannungsfreie Si70Ge30-Schicht.
  • Bezug nehmend auf 1C, wird eine Opferschicht 108 auf der spannungsfreien Pufferschicht 106 aufgewachsen. In einer Ausführungsform ist die Opferschicht 108 eine Si40Ge60-Schicht. In einer Ausführungsform weist die Opferschicht 108 eine Silicium-Germanium-Zusammensetzung mit einem höheren Germaniumgehalt als die spannungsfreie Pufferschicht 106 auf. In einer besonderen Ausführungsform ist die Opferschicht 108 eine Si40Ge60-Schicht und ist die spannungsfreie Pufferschicht 106 eine spannungsfreie Si70Ge30-Schicht. Auf dieser Stufe ist die Oberfläche eine spannungsfreie Si40Ge60-Schicht, die defektfreies oder im Wesentlichen defektfreies Aufwachsen von Germanium (Ge) aufnehmen kann. Für ein einzelnes Nanodrahtbauelement wird eine Schicht von Ge aufgewachsen. In einer anderen Ausführungsform werden abwechselnde Kanalschichten 110 und zwischenliegende Opferschichten 112 auf der Opferschicht 108 gebildet. In einer Ausführungsform sind die Kanalschichten Ge-Kanalschichten. In einer Ausführungsform sind die zwischenliegenden Opferschichten 112 zwischenliegende Si40Ge60-Schichten.
  • Bezug nehmend auf 1D, weist der Stapel von Materialien von 1D eine darauf gebildete gemusterte Maske 114/116 auf, die einen Hardmaskenabschnitt 116 und einen Ätzungsstoppabschnitt 114 enthalten kann. Die gemusterte Maske 114/116 wird verwendet, eine Vielzahl von Rippen in den Stapel von Materialien von 1D zu ätzen. In einer Ausführungsform ist die Ätzung tiefer als die Defektmodifikationsschicht 104. In einer derartigen Ausführungsform enthält jede Rippe einen gemusterten Substratabschnitt 122, eine Defektmodifikationsschicht 124, eine Pufferschicht 126, eine Opferschicht 128, Kanalschichten 130 und zwischenliegende Opferschichten 132.
  • Bezug nehmend auf 1E, werden Isolationsstrukturen 134 wie flache Grabenisolationsstrukturen zwischen Rippen gebildet. Dann werden Dummygatestrukturen über die Rippen und über die Isolationsstrukturen 134 gebildet. Jede der Dummygatestrukturen enthält eine Dummygateelektrode 146, eine Hardmaske 148, Seitenwandspacer 150 und eine dielektrische Kappe 152. Ein Dummygatedielektrikum kann auch unter der Dummygateelektrode 146 enthalten sein, wie abgebildet. In einer Ausführungsform ist das Dummygatedielektrikum ein Rest der Maskenschicht 114.
  • Erneut Bezug nehmend auf 1E, werden die Dummygatestrukturen als eine Maske verwendet, um Gräben in exponierte Abschnitte der Rippen zu ätzen, z. B. in Source- und Drain-Regionen der Rippen. Die Ätzung entfernt Abschnitte der Kanalschichten 130, um Kanalschichten 140 zu bilden, und entfernt Abschnitte der zwischenliegenden Opferschichten 132, um zwischenliegende Opferschichten 142 zu bilden. In einer Ausführungsform erstreckt sich die Ätzung teilweise in die Opferschicht 128, um eine vertiefte Opferschicht 138 zu bilden, wie dargestellt. In einer anderen Ausführungsform erstreckt sich die Ätzung durch die Opferschicht 128 und auf oder in die Pufferschicht 126.
  • Erneut Bezug nehmend auf 1E, werden dann Epitaxial-Source- oder -Drain-Strukturen 144 in den Gräben aufgewachsen. In einer derartigen Ausführungsform sind die Epitaxial-Source- oder -Drain-Strukturen 144 Germanium-Zinn-Strukturen, wie Bor-dotierte Germanium-Zinn- bzw. GeSn:B-Epitaxial-Source- oder -Drain-Strukturen, z. B. für ein PMOS-Bauelement. In einer besonderen derartigen Ausführungsform enthalten die GeSn:B-Epitaxial-Source- oder -Drain-Strukturen 144 ferner eine Menge von Si, aber die spannungsfreie Gitterkonstante der Epitaxial-Source- oder -Drain-Strukturen 144 ist größer als die Gitterkonstante der Kanalschichten 140. In einer anderen Ausführungsform sind die Epitaxial-Source- oder -Drain-Strukturen 144 Silicium-Germanium-Strukturen wie Phosphor- oder Arsen-dotierte Silicium-Germanium- bzw. SiGe:P,As-Epitaxial-Source- oder -Drain-Strukturen, z. B. für ein NMOS-Bauelement. In einer besonderen derartigen Ausführungsform enthalten die SiGe:P,As-Epitaxial-Source- oder -Drain-Strukturen 144 ferner eine Menge von Sn, aber die spannungsfreie Gitterkonstante der Epitaxial-Source- oder -Drain-Strukturen 144 ist kleiner als die Gitterkonstante der Kanalschichten 140.
  • In einer Ausführungsform stellen die Source- oder Drain-Strukturen 144 Spannung für die Kanalschichten 140 bereit. Zum Beispiel wird in einer Ausführungsform ein PMOS-Bauelement gebildet, und die Source- oder Drain-Strukturen 144 sind zugspannende Source- oder Drain-Strukturen. In einer anderen Ausführungsform wird ein NMOS-Bauelement gebildet, und die Source- oder Drain-Strukturen 144 sind druckspannende Source- oder Drain-Strukturen.
  • Bezug nehmend auf 2, werden nach der Source-/Drain-Ablagerung die Dummygateelektrode 146 und die Opferschichten 142 entfernt und durch eine permanente Gateelektrode 170 und einen Gatedialektrikumstapel 172 ersetzt. In einer Ausführungsform ist die Gateelektrode 170 eine Metall-Gateelektrode und ist das Gatedielektrikum 182 ein Gatedielektrikum mit hohem k. In einer Ausführungsform wird ein Abschnitt der vertieften Opferschicht 138 ferner in der Gate-/Kanalregion vertieft, um eine Gateelektrode 170 ein einer weiter vertieften Opferschicht 158 zu bilden, wo die Gateelektrode 170 tiefer als die Epitaxial-Source- oder -Drain-Strukturen 144 ist, wie dargestellt. In einer Ausführungsform werden Abschnitte 162 der Opferschichten 142 auf beiden Seiten der Gateelektrode 170 erhalten, wie ebenfalls dargestellt. In einer Ausführungsform werden eine Kontaktsperrschicht 174 und eine leitende Füllung 176 über den Epitaxial-Source- oder -Drain-Strukturen 144 gebildet. Es ist anzuerkennen, dass die Struktur von 2 ferner planarisiert werden kann, um das permanente Gatematerial 170 auf die Gatelokationen zu begrenzen.
  • Erneut unter Bezug auf 2, enthält gemäß einer Ausführungsform der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine vertikale Anordnung von horizontalen Germanium-Nanodrähten 140 über einer Rippe. Die Rippe enthält eine Defektmodifikationsschicht 124 auf einer ersten Halbleiterschicht 122, eine zweite Halbleiterschicht 126 auf der Defektmodifikationsschicht 124 und eine dritte Halbleiterschicht 158 auf der zweiten Halbleiterschicht. Ein Gatestapel 170/172 befindet sich um die vertikale Anordnung von horizontalen Germanium-Nanodrähten 140. Eine erste Epitaxial-Source- oder -Drain-Struktur 144 befindet sich an einem ersten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten 140 und eine zweite Epitaxial-Source- oder -Drain-Struktur 144 befindet sich an einem zweiten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten 140.
  • In einer Ausführungsform enthält die Rippe einen Abschnitt eines Silicium-Grundsubstrats und ist die erste Halbleiterschicht 122 eine Region innerhalb des Abschnitts des Silicium-Grundsubstrats, wie dargestellt. In einer Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 auf einem Abschnitt der dritten Halbleiterschicht 158, wie dargestellt. In einer derartigen Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 auf einem vertieften Abschnitt der Halbleiterschicht 158, wie dargestellt. In einer anderen Ausführungsform sind die ersten und zweiten Source- oder Drain-Strukturen 144 durch die dritte Halbleiterschicht 158 und sind auf der zweiten Halbleiterschicht 126.
  • In einer Ausführungsform ist oder enthält die Defektmodifikationsschicht 124 eine Schicht von Silicium mit Schäden darin, wie eine defektreiche Siliciumschicht, die auf einer Siliciumschicht 122 sein kann. In einer Ausführungsform ist die Defektmodifikationsschicht 124 eine Schicht von Silicium mit einer Defektdichte von größer als 105 pro Quadratzentimeter.
  • In einer Ausführungsform ist der Gatestapel 170/172 eine dielektrische Schicht mit hohem k 172 und eine Metall-Gateelektrode 170. In einer Ausführungsform enthält die zweite Halbleiterschicht 126 Silicium und Germanium und enthält die dritte Halbleiterschicht 158 Silicium und Germanium. In einer Ausführungsform weist die dritte Halbleiterschicht 158 eine höhere Konzentration von Germanium als die zweite Halbleiterschicht 126 auf. In einer Ausführungsform weisen die Nanodrähte 140 eine höhere Konzentration von Germanium als die Silicium-Germanium-Schicht der dritten Halbleiterschicht 158 auf.
  • In einer Ausführungsform enthalten die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 Germanium, Zinn und Bor. In einer Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 Bor-dotierte Germanium-Zinn-Epitaxial-Source- oder -Drain-Strukturen. In einer Ausführungsform weisen die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 in ihrer spannungsfreien Form eine höhere Gitterkonstante als die Nanodrähte 140 auf, z. B. für ein PMOS-Bauelement.
  • In einer anderen Ausführungsform enthalten die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 Silicium-Germanium und Phosphor und/oder Arsen. In einer Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 Phosphor- oder Arsen-dotierte Silicium-Germanium-Epitaxial-Source- oder -Drain-Strukturen. In einer Ausführungsform weisen die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 in ihrer spannungsfreien Form eine kleinere Gitterkonstante als die Nanodrähte 140 auf, z. B. für ein NMOS-Bauelement.
  • In einer Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 nichtdiskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen, wie dargestellt. In einer anderen Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 diskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen, wovon ein Beispiel in Assoziation mit den 4A-4J nachstehend beschrieben wird. In einer Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 druckspannende Source- oder Drain-Strukturen. In einer anderen Ausführungsform sind die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen 144 zugspannende Source- oder Drain-Strukturen.
  • In einer schließlich hergestellten Struktur kann das Vorhandensein einer Si70Ge30-Pufferschicht mit SIMS, APT und X-TEM mit EDX detektierbar sein. Die Verwendung einer Substratmodifikationsschicht kann in X-TEM ersichtlich sein, wobei die Defekte, die der Si70Ge30-Pufferschicht gestatten, zu entspannen, sich nach unten hin zu dem Substrat winden, anstatt sich ganz nach oben zur Oberfläche der Si70Ge30-Pufferschicht und in die Kanalschichten zu winden. Außerdem kann die Si70Ge30-Pufferschicht Defekte an der Unterseite aufweisen, aber nicht an der Oberseite. Die Verwendung von Si40Ge60-Opferschichten kann dadurch ersichtlich sein, dass der Ge-Kanal defektfrei ist. Zusätzlich können Reste einer Si40Ge60-Schicht in SIMS, APT und X-TEM mit EDX an der Oberfläche der Si70Ge30-Pufferschicht vorhanden sein.
  • In einer Ausführungsform kann ein Verfahren zum Zustandebringen von defektfreien Ge-Nanodrähten und/oder -Nanobändern, wie hierin beschrieben, für PMOS, NMOS und CMOS verwendet werden. Ausführungsformen können für einen einzelnen Nanodraht/ein einzelnes Nanoband oder mehrere vertikal gestapelte Nanodrähte/-bänder (z. B. wird ein Stapel von 3 in 2 dargestellt) implementiert werden. In einer Ausführungsform kann ein ähnlicher Ansatz auf Systeme angewandt werden, in denen die Pufferschicht eine Zusammensetzung aufweist, die von Si90Ge10 bis Si50Ge50 reicht, die Opferschicht eine Zusammensetzung aufweist, die von Si50Ge50 bis Si10Ge90 reicht, und der Kanal eine Zusammensetzung mit einem Ge% aufweist, der größer ist als der Ge% in der Opferschicht (z. B. bis zu 100 % Ge). Es ist anzuerkennen, dass nicht alle Opferschichten die gleiche Zusammensetzung oder Dicke aufweisen müssen. Außerdem müssen nicht alle Nanodraht-Kanäle die gleiche Zusammensetzung oder Dicke aufweisen.
  • Hierin beschriebene Ausführungsformen können implementiert werden, um defektfreie oder im Wesentlichen defektfreie Nanodraht-Kanäle auf einer relativ dünnen Pufferschicht und/oder gestapelte CMOS-Transistoren und/oder Transistoren, bei denen die Source/Drain während der Grabenkontakt-Öffnungsätzung abgelagert wird, zustande zu bringen. Geeignete Prozessflüsse enthalten Gate-First- oder Gate-Last-Ansätze und/oder Transistor-Fertigungsanordnungen, bei denen Kontakte am hinteren Ende von der Rückseite des Wafers durch eine Durchgangsbohrung hergestellt werden. Ausführungsformen können implementiert werden, um Bauelementtypen mit einem einzelnen Germanium-Nanodraht/-band oder mehreren vertikal gestapelten Germanium-Nanodrähten/-bändern herzustellen. Ausführungsformen können implementiert werden, um einen defektfreien Ge-Kanal-Nanodraht auf einer relativ dünnen Pufferschicht herzustellen. Der Ge-Kanal-Nanodraht kann eine erhöhte Mobilität aufgrund von Ge-Kanal-Materialien aufweisen. Außerdem kann die Verwendung eines Gate-All-Around-Nanodrahts zusätzliche Transistorverbesserungen bereitstellen.
  • Die 3A-3B zeigen Querschnittsansichten, die verschiedene Operationen in einem anderen Verfahren zur Herstellung einer integrierten Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht-Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentiert.
  • Bezug nehmend auf 3A, enthält eine Ausgangsstruktur 300 eine Defektmodifikationsschicht 304 mit Defekten 303 über einer ersten Halbleiterschicht 302 wie ein Abschnitt eines Siliciumsubstrats. Eine Pufferschicht 306 ist auf der Defektmodifikationsschicht 304. Ein Stapel von abwechselnden Schichten einer Opferschicht 308 und Germanium-Nanodrähten 310 ist auf der Pufferschicht 306. Epitaxial-Source- oder -Drain-Strukturen 312 befinden sich angrenzend an dem Stapel von abwechselnden Schichten einer Opferschicht 308 und Germanium-Nanodrähten 310. Eine Gatemaske 320 ist auf den abwechselnden Schichten einer Opferschicht 308 und Germanium-Nanodrähten 310. Spacer 322 befinden sich angrenzend an den Schichten einer Opferschicht 308.
  • Bezug nehmend auf 3B, wird eine integrierte Schaltungsstruktur 350 durch Ersetzen der Gatemaske 320 und der Opferschichten 308 durch einen Gatestapel 352 gebildet. In einer Ausführungsform enthält der Gatestapel 352 eine dielektrische Gateschicht mit hohem k und eine Metall-Gateelektrode.
  • Wie durchgängig verwendet, kann eine Siliciumschicht verwendet werden, ein Siliciummaterial zu beschreiben, das sich zu einem wesentlichen Betrag, wenn nicht vollständig, aus Silicium zusammensetzt. Es ist jedoch zu beachten, dass praktischerweise 100 % reines Si schwierig zu bilden ist und es daher einen geringen Prozentanteil an Kohlenstoff, Germanium oder Zinn enthalten könnte. Derartige Unreinheiten können als eine unvermeidbare Unreinheit oder Komponente während der Ablagerung von Si enthalten sein oder können das Si nach Diffusion während der Verarbeitung nach der Ablagerung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die eine Siliciumschicht betreffen, eine Siliciumschicht enthalten, die eine relativ kleine Menge, z. B. auf dem Niveau einer „Unreinheit“, von Nicht-Si-Atomen oder -Spezies enthält, wie Ge, C oder Sn. Es ist zu beachten, dass eine Siliciumschicht, wie hierin beschrieben, nicht dotiert oder mit Dotandatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie durchgängig verwendet, kann eine Germaniumschicht verwendet werden, ein Germaniummaterial zu beschreiben, zusammensetzt aus einer sehr substanziellen Menge, wenn nicht vollständig, von Germanium. Es ist jedoch zu beachten, dass praktischerweise 100 % reines Ge schwierig zu bilden sein kann und daher einen geringen Prozentanteil von Silicium, Kohlenstoff oder Zinn enthalten kann. Derartige Unreinheiten können als eine unvermeidbare Unreinheit oder als eine Komponente während der Ablagerung von Ge enthalten sein oder können das Ge nach Diffusion während der Verarbeitung nach der Ablagerung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die eine Germaniumschicht betreffen, eine Germaniumschicht enthalten, die eine relativ kleine Menge, z. B. auf dem Niveau einer „Unreinheit“, von Nicht-Ge-Atomen oder -Spezies enthält, wie Kohlenstoff, Silicium oder Zinn. Es ist zu beachten, dass eine Germaniumschicht, wie hierin beschrieben, nicht dotiert oder mit Dotandatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie durchgängig verwendet, kann eine Silicium-Germanium-Schicht verwendet werden, ein Silicium-Germanium-Material zu beschreiben, zusammensetzt aus substanziellen Anteilen von sowohl Silicium als auch Germanium, wie mindestens 5 % von beiden. In einigen Ausführungsformen ist die Menge von Germanium größer als die Menge von Silicium. In besonderen Ausführungsformen enthält eine Silicium-Germanium-Schicht ungefähr 60 % Germanium und ungefähr 40 % Silicium (Si40Ge60). In anderen Ausführungsformen ist die Menge von Silicium größer als die Menge von Germanium. In besonderen Ausführungsformen enthält eine Silicium-Germanium-Schicht ungefähr 30 % Germanium und ungefähr 70 % Silicium (Si30Ge70). Es ist zu beachten, dass praktischerweise 100 % reines Silicium-Germanium (allgemein als SiGe bezeichnet) schwierig zu bilden sein kann und daher einen geringen Prozentanteil von Kohlenstoff oder Zinn enthalten kann. Derartige Unreinheiten können als eine unvermeidbare Unreinheit oder als eine Komponente während der Ablagerung von SiGe enthalten sein oder können das SiGe nach Diffusion während der Verarbeitung nach der Ablagerung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die eine Silicium-Germanium-Schicht betreffen, eine Silicium-Germanium-Schicht enthalten, die eine relativ kleine Menge, z. B. auf dem Niveau einer „Unreinheit“, von Nicht-Ge- und Nicht-Si-Atomen oder -Spezies enthält, wie Kohlenstoff oder Zinn. Es ist zu beachten, dass eine Silicium-Germanium-Schicht, wie hierin beschrieben, nicht dotiert oder mit Dotandatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • Wie durchgängig verwendet, kann eine Germanium-Zinn-Schicht verwendet werden, ein Germanium-Zinn-Material zu beschreiben, zusammensetzt aus substanziellen Anteilen von sowohl Germanium als auch Zinn, wie mindestens 5 % von beiden. In einigen Ausführungsformen ist die Menge von Germanium größer als die Menge von Zinn. In anderen Ausführungsformen ist die Menge von Zinn größer als die Menge von Germanium. Es ist zu beachten, dass praktischerweise 100 % reines Germanium-Zinn (allgemein als GeSn bezeichnet) schwierig zu bilden sein kann und daher einen geringen Prozentanteil von Kohlenstoff oder Silicium enthalten kann. Derartige Unreinheiten können als eine unvermeidbare Unreinheit oder als eine Komponente während der Ablagerung von GeSn enthalten sein oder können das GeSn nach Diffusion während der Verarbeitung nach der Ablagerung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die eine Germanium-Zinn-Schicht betreffen, eine relativ kleine Menge, z. B. auf dem Niveau einer „Unreinheit“, von Nicht-Ge- und Nicht-Sn-Atomen oder -Spezies enthalten, wie Kohlenstoff oder Silicium. Es ist zu beachten, dass eine Germanium-Zinn-Schicht, wie hierin beschrieben, nicht dotiert oder mit Dotandatomen wie Bor, Phosphor oder Arsen dotiert sein kann.
  • In einem anderen Aspekt kann Germanium-Nanodraht-Freisetzungsverarbeitung während einer Ersetzung eines Gategrabens durchgeführt werden. Beispiele von derartigen Freisetzungsprozessen werden nachstehend beschrieben. Des Weiteren kann, in noch einem anderen Aspekt, Backend- bzw. BE-Verschaltungsskalierung in niedrigerer Performanz und höheren Fertigungskosten aufgrund von Musterungskomplexität resultieren. Hierin beschriebene Ausführungsformen können implementiert werden, um Vorderseiten- und Rückseiten-Verschaltungsintegration für Germanium-Nanodraht-Transistoren zu ermöglichen. Hierin beschriebene Ausführungsformen können einen Ansatz bereitstellen, einen relativ breiteren Verschaltungsabstand zu erreichen. Das Ergebnis kann verbesserte Produktperformanz und niedrigere Musterungskosten sein. Ausführungsformen können implementiert werden, um robuste Funktionalität von skalierten Nanodraht- oder Nanoband-Transistoren mit niedriger Leistung und hoher Performanz zu ermöglichen.
  • Eine oder mehrere hierin beschriebene Ausführungsformen betreffen Dual-Epitaxial- bzw. -EPI-Verbindungen für Germanium-Nanodraht- oder -Nanoband-Transistoren unter Verwendung von teilweiser Source oder Drain (SD) und asymmetrischer Grabenkontakt- bzw. TCN-Tiefe. In einer Ausführungsform wird eine integrierte Schaltungsstruktur durch Bilden von Source-Drain-Öffnungen von Germanium-Nanodraht-/-Nanoband-Transistoren, die teilweise mit SD-Epitaxie gefüllt werden, hergestellt. Ein Rest der Öffnung wird mit einem leitenden Material gefüllt. Tiefe Grabenbildung an einer der Source- oder Drain-Seite ermöglicht direkten Kontakt mit einer rückseitigen Verschaltungsebene. In einer besonderen Ausführungsform werden Epitaxial-Source- oder -Drain-Strukturen als Knötchen gebildet, um Raum für Kontaktbildung bereitzustellen. Die Epitaxial-Source- oder -Drain-Knötchen können von sich aus spannen oder nicht. Wenn nicht, können derartige Epitaxial-Source- oder -Drain-Knötchen für assoziierte Kanalregionen spannen.
  • In einem beispielhaften Prozessfluss, enthaltend eine Defektmodifikationsschicht, eine Pufferschicht, eine Opferschicht und Epitaxial-Source- oder -Drain-Knötchen, zeigen die 4A-4J Querschnittsansichten von verschiedenen Operationen in einem Verfahren zum Herstellen einer integrierten Gate-All-Around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf 4A, enthält ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur, einen Ausgangsstapel zu bilden, der abwechselnde Opferschichten 404 und Nanodrähte 406 über einer Rippe 402 wie eine Silicium-Rippe enthält. Auf die Nanodrähte 406 kann als eine vertikale Anordnung von Nanodrähten Bezug genommen werden. Eine Schutzkappe 408 kann über den abwechselnden Opferschichten 404 und Nanodrähten 406 gebildet werden, wie dargestellt. Eine spannungsfreie Pufferschicht 452 und eine Defektmodifikationsschicht 450 können unter den abwechselnden Opferschichten 404 und Nanodrähten 406 gebildet werden, wie ebenfalls dargestellt.
  • Bezug nehmend auf 4B, wird ein Gatestapel 410 über der vertikalen Anordnung von horizontalen Nanodrähten 406 gebildet. Abschnitte der vertikalen Anordnung von horizontalen Nanodrähten 406 werden dann durch Entfernen von Abschnitten der Opferschichten 404 freigesetzt, um vertiefte Opferschichten 404' und Hohlräume 412 bereitzustellen, wie in 4C dargestellt.
  • Es ist zu beachten, dass die Struktur von 4C vollständig hergestellt werden kann, ohne zuerst die tiefe Ätzung und asymmetrische Kontaktverarbeitung, die nachstehend beschrieben werden, durchzuführen. In beiden Fällen (z. B. mit oder ohne asymmetrische Kontaktverarbeitung) beinhaltet in einer Ausführungsform ein Herstellungsprozess die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit Epitaxial-Knötchen, die vertikale diskrete Source- oder Drain-Strukturen sein können, bereitstellt.
  • Bezug nehmend auf 4D, werden obere Gatespacer 414 an Seitenwänden der Gatestruktur 410 gebildet. Hohlraumspacer 416 werden in den Hohlräumen 412 unter den oberen Gatespacern 414 gebildet. Eine tiefe Grabenkontaktätzung wird dann wahlweise durchgeführt, um Gräben 418 zu bilden und um vertiefte Nanodrähte 406' zu bilden. Eine Opferschicht 420 wird dann in den Gräben 418 gebildet, wie in 4E dargestellt. In anderen Prozessschemen kann ein isolierter Grabenboden oder Silicium-Grabenboden verwendet werden. In einer Ausführungsform werden die spannungsfreie Pufferschicht 452 und die Defektmodifikationsschicht 450 zur gemusterten spannungsfreien Pufferschicht 452' und gemusterten Defektmodifikationsschicht 450', wie dargestellt.
  • Bezug nehmend auf 4F, wird eine erste Epitaxial-Source- oder -Drain-Struktur (z. B. Merkmale 422 an der linken Seite) an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' gebildet. Eine zweite Epitaxial-Source- oder -Drain-Struktur (z. B. Merkmale 422 an der rechten Seite) wird an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' gebildet. In einer Ausführungsform sind, wie dargestellt, die Epitaxial-Source- oder -Drain-Strukturen 422 vertikale diskrete Source- oder Drain-Strukturen und können als Epitaxial-Knötchen bezeichnet werden. In einer Ausführungsform sind die Epitaxial-Source- oder -Drain-Strukturen SiGe- oder GeSn-Source- oder Drain-Strukturen.
  • Ein Zwischenschichtdielektrikum- bzw. ILD-Material 424 wird dann an den Seiten der Gateelektrode 410 und angrenzend an den Source- oder Drain-Strukturen 422 gebildet, wie in 4G dargestellt. Bezug nehmend auf 4H, wird ein Gate-Ersetzungsprozess verwendet, um ein permanentes Gatedielektrikum 428 und eine permanente Gateelektrode 426 zu bilden. Das ILD-Material 424 wird dann entfernt, wie in 41 dargestellt. Das Opfermaterial 420 wird dann von einer der Source-Drain-Lokationen (z. B. von der rechten Seite) entfernt, um den Graben 432 zu bilden, wird aber nicht von der anderen der Source-Drain-Lokationen entfernt, um den Graben 430 zu bilden.
  • Bezug nehmend auf 4J, wird eine erste leitende Kontaktstruktur 434 gekoppelt an der ersten Epitaxial-Source- oder -Drain-Struktur gebildet (z. B. Merkmale 422 an der linken Seite). Eine zweite leitende Kontaktstruktur 436 wird gekoppelt an der zweiten Epitaxial-Source- oder -Drain-Struktur gebildet (z. B. Merkmale 422 an der rechten Seite). Die zweite leitende Kontaktstruktur 436 wird entlang der Rippe 402 tiefer gebildet als die erste leitende Kontaktstruktur 434. In einer Ausführungsform enthält das Verfahren ferner, obwohl in 4J nicht dargestellt, eine exponierte Oberfläche der zweiten leitenden Kontaktstruktur 436 an einer Unterseite der Rippe 402 zu bilden. Leitende Kontakte können eine Kontaktwiderstand reduzierende Schicht und eine primäre Kontaktelektrodenschicht enthalten, wobei Beispiele Ti, Ni, Co für die erstgenannte und W, Ru, Co für die letztgenannte enthalten können.
  • In einer Ausführungsform ist die zweite leitende Kontaktstruktur 436 tiefer entlang der Rippe 402 als die erste leitende Kontaktstruktur 434, wie dargestellt. In einer derartigen Ausführungsform ist die erste leitende Kontaktstruktur 434 nicht entlang der Rippe 402, wie dargestellt. In einer anderen derartigen Ausführungsform, nicht dargestellt, ist die erste leitende Kontaktstruktur 434 teilweise entlang der Rippe 402.
  • In einer Ausführungsform ist die zweite leitende Kontaktstruktur 436 entlang einer Gesamtheit der Rippe 402. In einer Ausführungsform, obwohl nicht dargestellt, weist in dem Fall, dass die Unterseite der Rippe 402 durch einen rückseitigen Substratentfernungsprozess exponiert ist, die zweite leitende Kontaktstruktur 436 eine exponierte Oberfläche an einer Unterseite der Rippe 402 auf.
  • In einem anderen Aspekt kann, um Zugang zu beiden leitenden Kontaktstrukturen eines Paars von asymmetrischen Source- oder Drain-Kontaktstrukturen zu ermöglichen, die hierin beschriebene integrierte Schaltungsstruktur unter Verwendung eines Herstellungsansatzes der rückseitigen Aufdeckung von vorderseitigen Strukturen hergestellt werden. In einigen beispielhaften Ausführungsformen schließt die Aufdeckung der Rückseite eines Transistors oder einer anderen Bauelementstruktur Rückseitenverarbeitung auf Waferebene ein. Im Kontrast zur konventionellen Technologie des TSV-Typs kann eine Aufdeckung der Rückseite eines Transistors, wie hierin beschrieben, bei der Dichte der Bauelementzellen und sogar in Teilregionen eines Bauelements durchgeführt werden. Des Weiteren kann eine derartige Aufdeckung der Rückseite eines Transistors durchgeführt werden, um im Wesentlichen sämtliches eines Donatorsubstrats, auf dem eine Bauelementschicht während der vorderseitigen Bauelementverarbeitung abgelagert wurde, zu entfernen. Dabei wird ein Mikrometer dickes TSV unnötig, wenn die Halbleiterdicke in den Bauelementzellen nach einer Aufdeckung der Rückseite eines Transistors möglicherweise nur zehntel oder hundertstel Nanometer beträgt.
  • Hierin beschriebene Aufdeckungstechniken können einen Paradigmenwechsel von der „Unterseite-oben“-Bauelementfertigung zur „Mitte-heraus“-Fertigung ermöglichen, wobei die „Mitte“ jede Schicht ist, die bei Vorderseitenfertigung genutzt, von der Rückseite aufgedeckt und wieder bei der Rückseitenfertigung genutzt wird. Die Verarbeitung sowohl einer Vorderseite als auch einer aufgedeckten Rückseite einer Bauelementstruktur kann viele der Herausforderungen ansprechen, die mit der Fertigung von 3D-ICs bei primärer Abhängigkeit von Vorderseitenverarbeitung assoziiert sind.
  • Ein Ansatz der Aufdeckung der Rückseite eines Transistors kann zum Beispiel eingesetzt werden, um mindestens einen Anteil einer Trägerschicht und zwischenliegenden Schicht einer Donator-Host-Substrat-Baugruppe zu entfernen. Der Prozessfluss beginnt mit einem Einsatz einer Donator-Host-Substrat-Baugruppe. Eine Dicke einer Trägerschicht in dem Donator-Host-Substrat wird poliert (z. B. CMP) und/oder mit einem Nass- oder Trocken- (z. B. Plasma-)Ätzprozess geätzt. Jeder Schleif-, Polier- und/oder Nass-/Trocken-Ätzprozess, von dem bekannt ist, dass er für die Zusammensetzung der Trägerschicht geeignet ist, kann eingesetzt werden. Zum Beispiel kann, wenn die Trägerschicht ein Gruppe-IV-Halbleiter (z. B. Silicium) ist, eine CMP-Schlämme, von der bekannt ist, dass sie zur Dünnung des Halbleiters geeignet ist, eingesetzt werden. Gleichermaßen kann jedes Nass-Ätzmittel- oder jeder Plasma-Ätzprozess, von dem bekannt ist, dass es/er zur Dünnung des Gruppe-IV-Halbleiters geeignet ist, ebenfalls eingesetzt werden.
  • In einigen Ausführungsformen geht dem Vorstehenden ein Spalten der Trägerschicht entlang einer Frakturebene, die im Wesentlichen parallel zur zwischenliegenden Schicht ist, voran. Der Spaltungs- oder Frakturprozess kann eingesetzt werden, einen substanziellen Anteil der Trägerschicht als eine Grundmasse zu entfernen, um die Polier- oder Ätzzeit zu verkürzen, die erforderlich ist, um die Trägerschicht zu entfernen. Wenn zum Beispiel eine Trägerschicht 400-900 µm in der Dicke beträgt, können 100-700 µm abgespalten werden, indem jedes Blanket-Implantat praktiziert wird, von dem bekannt ist, eine Fraktur auf Waferebene zu fördern. In einigen beispielhaften Ausführungsformen wird ein leichtes Element (z. B. H, He oder Li) auf eine gleichmäßige Zieltiefe in die Trägerschicht, auf der die Frakturebene gewünscht wird, implantiert. Nach einem derartigen Spaltungsprozess kann die Dicke der Trägerschicht, die in dem Donator-Host-Substrat verblieben ist, dann poliert oder geätzt werden, um die Entfernung zu vervollständigen. Alternativ kann, wenn die Trägerschicht nicht gebrochen wird, der Schleif-, Polier- und/oder Ätzvorgang eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als nächstes wird die Exposition einer zwischenliegenden Schicht detektiert. Detektion wird verwendet, einen Punkt zu identifizieren, an dem die rückseitige Oberfläche des Donatorsubstrats zu fast der Bauelementschicht vorgedrungen ist. Jede Endpunktdetektionstechnik, von der bekannt ist, dass sie zum Detektieren eines Übergangs zwischen den Materialien, die für die Trägerschicht und die zwischenliegende Schicht genutzt werden, geeignet ist, kann praktiziert werden. In einigen Ausführungsformen basieren ein oder mehrere Endpunktkriterien auf Detektieren einer Veränderung der optischen Absorbanz oder Emission der rückseitigen Oberfläche des Donatorsubstrats während des durchgeführten Polier- oder Ätzvorgangs. In einigen anderen Ausführungsformen sind die Endpunktkriterien mit einer Veränderung der optischen Absorbanz oder Emission von Nebenprodukten während des Polier- oder Ätzvorgangs der rückseitigen Oberfläche des Donatorsubstrats assoziiert. Zum Beispiel können sich Absorbanz- oder Emissionswellenlängen, die mit den Nebenprodukten der Trägerschichtätzung assoziiert sind, als eine Funktion der unterschiedlichen Zusammensetzungen der Trägerschicht und der zwischenliegenden Schicht verändern. In anderen Ausführungsformen ist das Endpunktkriterium mit einer Veränderung der Masse von Spezies in Nebenprodukten des Polier- oder Ätzvorgangs der rückseitigen Oberfläche des Donatorsubstrats assoziiert. Zum Beispiel können die Nebenprodukte der Verarbeitung durch einen Quadrupolmassenanalysator abgetastet werden und eine Veränderung bei der Speziesmasse kann mit den verschiedenen Zusammensetzungen der Trägerschicht und der zwischenliegenden Schicht korreliert werden. In einer anderen beispielhaften Ausführungsform wird das Endpunktkriterium mit einer Veränderung der Reibung zwischen einer rückseitigen Oberfläche des Donatorsubstrats und einer Polieroberfläche im Kontakt mit der rückseitigen Oberfläche des Donatorsubstrats assoziiert.
  • Die Detektion der zwischenliegenden Schicht kann verbessert werden, wenn der Entfernungsprozess für die Trägerschicht relativ zur zwischenliegenden Schicht selektiv ist, indem Ungleichmäßigkeit in dem Trägerentfernungsprozess durch ein Delta der Ätzrate zwischen der Trägerschicht und der zwischenliegenden Schicht gemildert wird. Detektion kann sogar ausgelassen werden, wenn der Schleif-, Polier- und/oder Ätzvorgang die zwischenliegende Schicht mit einer Rate entfernt, die ausreichend unter der Rate liegt, bei der die Trägerschicht entfernt wird. Wenn kein Endpunktkriterium genutzt wird, kann ein Schleif-, Polier- und/oder Ätzvorgang einer im Voraus bestimmten festen Dauer auf dem Material der zwischenliegenden Schicht stoppen, wenn die Dicke der zwischenliegenden Schicht für die Selektivität der Ätzung ausreichend ist. In einigen Beispielen beträgt die Trägerätzrate zur Ätzrate der zwischenliegenden Schicht 3:1-10: 1 oder mehr.
  • Nach Exponieren der zwischenliegenden Schicht kann mindestens ein Anteil der zwischenliegenden Schicht entfernt werden. Zum Beispiel können eine oder mehrere Komponenten der zwischenliegenden Schicht entfernt werden. Eine Dicke der zwischenliegenden Schicht kann zum Beispiel gleichmäßig durch Polieren entfernt werden. Alternativ kann eine Dicke der zwischenliegenden Schicht mit einem maskierten oder abgedeckten Ätzprozess entfernt werden. Der Prozess kann denselben Polier- oder Ätzprozess nutzen wie derjenige, der zum Dünnen des Trägers eingesetzt wird, oder kann ein distinkter Prozess mit distinkten Prozessparametern sein. Wenn zum Beispiel die zwischenliegende Schicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann der letztgenannte Vorgang einen verschiedenen Polier- oder Ätzprozess einsetzen, der Entfernen der zwischenliegenden gegenüber Entfernen der Bauelementschicht bevorzugt. Wenn weniger als einige wenige hundertstel Nanometer der Dicke der zwischenliegenden Schicht zu entfernen ist, kann der Entfernungsprozess relativ langsam, optimiert für Gleichmäßigkeit über den Wafer und präziser gesteuert sein als derjenige, der zum Entfernen der Trägerschicht eingesetzt wird. Ein eingesetzter CMP-Prozess kann zum Beispiel eine Schlämme nutzen, die eine sehr hohe Selektivität (z. B. 100:1-300:1 oder höher) bietet zwischen Halbleiter (z. B. Silicium) und dielektrischem Material (z. B. SiO), das die Bauelementschicht umgibt und in der zwischenliegenden Schicht eingebettet ist, zum Beispiel als elektrische Isolation zwischen aneinander angrenzenden Bauelementregionen.
  • Für Ausführungsformen, bei denen die Bauelementschicht durch vollständige Entfernung der zwischenliegenden Schicht aufgedeckt ist, kann Rückseitenverarbeitung an einer exponierten Rückseite der Bauelementschicht oder spezifischen Bauelementregionen darin beginnen. In einigen Ausführungsformen enthält die Verarbeitung der rückseitigen Bauelementschicht einen weiteren Polier- oder Nass-/Trockenätzvorgang durch eine Dicke der Bauelementschicht, angeordnet zwischen der zwischenliegenden Schicht und einer Bauelementregion, die vorher in der Bauelementschicht gefertigt wurde, wie eine Source- oder Drain-Region.
  • In einigen Ausführungsformen, bei denen die Rückseite der Trägerschicht, zwischenliegenden Schicht oder Bauelementschicht mit einem Nass- und/oder Plasma-Ätzvorgang vertieft wird, kann eine derartige Ätzung eine gemusterte Ätzung oder eine materialselektive Ätzung sein, die eine signifikante Unebenheit oder Topografie in die rückseitige Oberfläche der Bauelementschicht vermittelt. Wie nachstehend weiter beschrieben, kann die Musterung in einer Bauelementzelle (d. h. Musterung „innerhalb von Zellen“) sein oder kann über Bauelementzellen (d. h. Musterung „zwischen Zellen“) sein. Bei einigen Ausführungsformen mit gemusterter Ätzung wird mindestens eine teilweise Dicke der zwischenliegenden Schicht als eine Hardmaske für die Musterung der rückseitigen Bauelementschicht eingesetzt. Folglich kann ein maskierter Ätzprozess eine korrespondierend maskierte Bauelementschichtätzung einleiten.
  • Das vorstehend beschriebene Verarbeitungsschema kann zu einer Donator-Host-Substrat-Baugruppe führen, die IC-Bauelemente enthält, die eine Rückseite einer zwischenliegenden Schicht, eine Rückseite der Bauelementschicht und/oder eine Rückseite einer oder mehrerer Halbleiterregionen innerhalb der Bauelementschicht und/oder Vorderseiten-Metallisierung aufgedeckt aufweisen. Zusätzliche Rückseiten-Verarbeitung beliebiger dieser aufgedeckten Regionen kann dann während der nachgeschalteten Verarbeitung durchgeführt werden.
  • Es ist anzuerkennen, dass die aus den vorstehenden beispielhaften Verarbeitungsschemen resultierenden Strukturen in einer gleichen oder ähnlichen Form für anschließende Verarbeitungsvorgänge verwendet werden können, um die Bauelementfertigung abzuschließen, wie Fertigung von PMOS- und/oder NMOS-Bauelementen. Als ein Beispiel eines fertiggestellten Bauelements zeigt 5 eine Querschnittsansicht einer nichtplanaren integrierten Schaltungsstruktur, wie entlang einer Gate-Linie genommen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf 5, enthält eine Halbleiterstruktur oder ein -bauelement 500 eine nichtplanare aktive Region (z. B. eine Rippenstruktur, enthaltend einen vorstehenden Rippenabschnitt 504 und eine Teilrippenregion 505) in einer Grabenisolationsregion 506. In einer Ausführungsform ist, anstelle einer massiven Rippe, die nichtplanare aktive Region in Germanium-Nanodrähte (wie die Germanium-Nanodrähte 504A und 504B) über der Teilrippenregion 505 getrennt, wie durch die gestrichelten Linien repräsentiert. In beiden Fällen wird der Einfachheit der Beschreibung für die nichtplanare integrierte Schaltungsstruktur 500 halber eine nichtplanare aktive Region 504 nachstehend als ein hervorstehender Rippenabschnitt bezeichnet. In einer Ausführungsform enthält die Teilrippenregion 505 außerdem eine spannungsfreie Pufferschicht 592 und eine Defektmodifikationsschicht 590, wie dargestellt. In einer Ausführungsform beinhaltet ein Fertigungsprozess ein Prozessschema, das eine integrierte Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht- und/oder -Nanoband-Kanalstrukturen bereitstellt.
  • Eine Gate-Linie 508 ist über den hervorstehenden Abschnitten 504 der nichtplanaren aktiven Region (gegebenenfalls die umgebenden Nanodrähte 504A und 504B enthaltend) sowie über einen Abschnitt der Grabenisolationsregion 506 abgelagert. Wie dargestellt, enthält die Gate-Linie 508 eine Gateelektrode 550 und eine Gatedielektrikumsschicht 552. In einer Ausführungsform kann die Gate-Linie 508 außerdem eine dielektrische Kappenschicht 554 enthalten. Ein Gate-Kontakt 514 und die darüber liegende Gate-Kontakt-Durchverbindung 516 sind ebenfalls aus dieser Perspektive sichtbar, zusammen mit einer darüber liegenden Metallverschaltung 560, die alle in dielektrischen Stapeln oder Schichten 570 zwischen den Schichten abgelagert sind. Aus der Perspektive von 5 ist außerdem ersichtlich, dass der Gate-Kontakt 514, in einer Ausführungsform, über der Grabenisolationsregion 506 abgelagert ist, aber nicht über den nichtplanaren aktiven Regionen.
  • In einer Ausführungsform ist die Halbleiterstruktur oder das -bauelement 500 ein nichtplanares Bauelement wie ein Rippen-FET-Bauelement, ein Tri-Gate-Bauelement, ein Nanoband-Bauelement oder ein Nanodraht-Bauelement, aber nicht darauf beschränkt. In einer derartigen Ausführungsform ist eine korrespondierende halbleitende Kanalregion aus einem dreidimensionalen Germanium-Körper zusammengesetzt oder darin gebildet. In einer derartigen Ausführungsform umgeben die Gateelektrodenstapel der Gate-Linien 508 mindestens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Germanium-Körpers.
  • Wie ebenfalls in 5 dargestellt, gibt es in einer Ausführungsform eine Grenzfläche 580 zwischen einem hervorstehenden Rippenabschnitt 504 und einer Teilrippenregion 505. Die Grenzfläche 580 kann eine Übergangsregion zwischen einer dotierten Teilrippenregion 505 und einem leicht oder nicht dotierten oberen Rippenabschnitt 504 sein. In einer derartigen Ausführungsform ist jede Rippe ungefähr 10 Nanometer oder weniger breit und Teilrippendotanden werden wahlweise von einer angrenzenden Festkörperdotierschicht an der Teilrippenlokation zugeführt. In einer besonderen derartigen Ausführungsform ist jede Rippe weniger als 10 Nanometer breit.
  • Obwohl in 5 nicht dargestellt, ist anzuerkennen, dass Source- oder Drain-Regionen der oder angrenzend an den hervorstehenden Rippenabschnitten 504 an beiden Seiten der Gate-Linie 508 sind, d. h. in das Papier und aus ihm heraus. In einer Ausführungsform ist das Material der hervorstehenden Rippenabschnitte 504 in den Source- oder Drain-Lokationen entfernt und durch ein anderes Halbleitermaterial ersetzt, z. B. durch Epitaxial-Ablagerung, um SiGe- oder GeSn-Source- oder -Drain-Strukturen zu bilden. Die Source- oder Drain-Regionen können sich unter der Höhe der dielektrischen Schicht der Grabenisolationsregion 506 erstrecken, d. h. in die Teilrippenregion 505. Gemäß einer Ausführungsform der vorliegenden Offenbarung hemmen die stärker dotierten Teilrippenregionen, d. h. die dotierten Abschnitte der Rippen unter der Grenzfläche 580, Leckage von Source zu Drain durch diesen Abschnitt der Grundhalbleiterrippen. In einer Ausführungsform weisen die Source- und Drain-Regionen assoziierte asymmetrische Source- und Drain-Kontaktstrukturen auf, wie vorstehend in Assoziation mit 4J beschrieben.
  • Erneut mit Bezug auf 5, sind in einer Ausführungsform die Rippen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) aus einer kristallinen Germaniumschicht zusammengesetzt, die mit einem Ladungsträger wie Phosphor, Arsen, Bor, Gallium oder eine Kombination davon, aber nicht darauf beschränkt, dotiert sein kann.
  • In einer Ausführungsform können die Grabenisolationsregion 506 und die durchgehend beschriebenen Grabenisolationsregionen (Grabenisolationsstrukturen oder Grabenisolationsschichten) aus einem Material zusammengesetzt sein, das geeignet ist, Abschnitte einer permanenten Gatestruktur von einem darunter liegenden Grundsubstrat endgültig zu isolieren oder zu ihrer Isolation beizutragen oder aktive Regionen, gebildet mit einem darunter liegenden Grundsubstrat wie isolierende aktive Rippenregionen, zu isolieren. Zum Beispiel ist in einer Ausführungsform die Grabenisolationsregion 506 aus einem dielektrischen Material wie Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertes Siliciumnitrid, aber nicht darauf beschränkt, zusammengesetzt.
  • Die Gate-Linie 508 kann aus einem Gateelektrodenstapel, der eine dielektrische Gateschicht 552 und eine Gateelektrodenschicht 550 enthält, zusammengesetzt sein. In einer Ausführungsform ist die Gateelektrode des Gateelektrodenstapels aus einem Metall-Gate zusammengesetzt und ist die dielektrische Gateschicht aus einem Material mit hohem k zusammengesetzt. Zum Beispiel ist in einer Ausführungsform die dielektrische Gateschicht aus einem Material wie Hafniumoxid, Hafniumoxynitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon, aber nicht darauf beschränkt, zusammengesetzt. Des Weiteren kann ein Abschnitt einer dielektrischen Gateschicht eine Schicht aus nativem Oxid, gebildet aus den oberen wenigen Schichten der Substratrippe 504, enthalten. In einer Ausführungsform ist die dielektrische Gateschicht aus einem oberen Abschnitt mit hohem k und einem unteren Abschnitt, zusammengesetzt aus einem Oxid eines Halbleitermaterials, zusammengesetzt. In einer Ausführungsform ist die dielektrische Gateschicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliciumdioxid oder Siliciumoxynitrid zusammengesetzt. In einigen Ausführungsformen ist ein Abschnitt des Gatedielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zweite Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, enthält.
  • In einer Ausführungsform ist die Gateelektrode aus einer Metallschicht wie Metallnitride, Metallcarbide, Metallsilicide, Metallaluminide, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitende Metalloxide, aber nicht darauf beschränkt, zusammengesetzt. In einer spezifischen Ausführungsform ist die Gateelektrode aus nichtaustrittsarbeitssetzendem Füllmaterial über einer metallaustrittsarbeitssetzenden Schicht zusammengesetzt. Die Gateelektrodenschicht kann aus einem P-Austrittsarbeitsmetall oder einem N-Austrittsarbeitsmetall bestehen, in Abhängigkeit davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. In einigen Implementierungen kann die Gateelektrodenschicht aus einem Stapel von zwei oder mehreren Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und mindestens eine Metallschicht eine leitende Füllschicht ist. Für einen PMOS-Transistor enthalten Metalle, die für die Gateelektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitende Metalloxide, z. B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Metallschicht wird die Bildung einer PMOS-Gateelektrode mit einer Austrittsarbeit zwischen etwa 4,0 eV und etwa 5,2 eV ermöglichen. Für einen NMOS-Transistor enthalten Metalle, die für die Gateelektrode verwendet werden können, Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle wie Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Metallschicht wird die Bildung einer NMOS-Gateelektrode mit einer Austrittsarbeit zwischen etwa 3,9 eV und etwa 4,2 eV ermöglichen. In einigen Implementierungen kann die Gateelektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrat und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, enthalten. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gateelektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte enthält, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrat sind. In weiteren Implementierungen der Offenbarung kann die Gateelektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, gebildet auf einer oder mehreren planaren, nicht U-förmigen Schichten.
  • Mit den Gateelektrodenstapeln assoziierte Spacer können aus einem Material zusammengesetzt sein, das geeignet ist, eine permanente Gatestruktur von benachbarten leitenden Kontakten wie selbstausgerichtete Kontakte endgültig zu isolieren oder zu deren Isolation beizutragen. Zum Beispiel sind die Spacer in einer Ausführungsform aus einem dielektrischen Material wie Siliciumdioxid, Siliciumoxynitrid oder kohlenstoffdotiertem Siliciumnitrid, aber nicht darauf beschränkt, zusammengesetzt.
  • Der Gatekontakt 514 und der darüber liegende Gatekontakt 516 können aus einem leitenden Material zusammengesetzt sein. In einer Ausführungsform sind eine/r oder mehrere der Kontakte oder Durchverbindungen aus einer Metallspezies zusammengesetzt. Die Metallspezies kann ein reines Metall wie Wolfram, Nickel oder Kobalt sein oder kann eine Legierung wie eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. ein Silicidmaterial) sein.
  • In einer Ausführungsform (obwohl nicht dargestellt) wird ein Kontaktmuster, das im Wesentlichen mit einem bestehenden Gatemuster 508 perfekt ausgerichtet ist, gebildet, während die Nutzung eines lithografischen Schritts mit einem zunehmend engen Registrierungsbudget eliminiert wird. In einer Ausführungsform ist das Kontaktmuster ein vertikal symmetrisches Kontaktmuster oder ein asymmetrisches Kontaktmuster, wie in Assoziation mit 4J beschrieben. In anderen Ausführungsformen sind alle Kontakte vorderseitenverbunden und sind nicht asymmetrisch. In einer derartigen Ausführungsform ermöglicht der selbstausgerichtete Ansatz die Verwendung von an sich hochselektiver Nassätzung (z. B. gegenüber konventionell implantierter Trocken- oder Plasmaätzung) zum Erzeugen von Kontaktöffnungen. In einer Ausführungsform wird ein Kontaktmuster durch Nutzung eines bestehenden Gatemusters in Kombination mit einem Kontaktstecker-Lithografievorgang gebildet. In einer derartigen Ausführungsform ermöglicht der Ansatz die Eliminierung des Bedarfs eines anderenfalls kritischen Lithografievorgangs zum Erzeugen eines Kontaktmusters, wie in konventionellen Ansätzen verwendet. In einer Ausführungsform wird ein Grabenkontaktgitter nicht separat gemustert, sondern wird vielmehr zwischen mehreren (Gate-)Linien gebildet. Zum Beispiel wird in einer derartigen Ausführungsform ein Grabenkontaktgitter anschließend an Gatevergitterungsmusterung, aber vor Gatevergitterungsschnitten gebildet.
  • In einer Ausführungsform beinhaltet das Bereitstellen der Struktur 500 die Fertigung der Gatestapelstruktur 508 durch einen Gate-Ersetzungsprozess. In einem derartigen Schema kann ein Dummygatematerial wie Polysilicium- oder Siliciumnitrid-Säulenmaterial entfernt und durch ein permanentes Gateelektrodenmaterial ersetzt werden. In einer derartigen Ausführungsform wird eine permanente Gatedielektrikumschicht ebenfalls in diesem Prozess gebildet, im Gegensatz dazu, von früherer Verarbeitung durchgeführt zu werden. In einer Ausführungsform werden Dummygates durch einen Trockenätzungs- oder Nassätzungsprozess entfernt. In einer Ausführungsform sind Dummygates aus polykristallinem Silicium oder amorphem Silicium zusammengesetzt und werden mit einem Trockenätzungsprozess einschließlich der Verwendung von SF6 entfernt. In einer anderen Ausführungsform sind Dummygates aus polykristallinem Silicium oder amorphem Silicium zusammengesetzt und werden mit einem Nassätzungsprozess einschließlich der Verwendung von wässerigem NH4OH oder Tetramethylammoniumhydroxid entfernt. In einer Ausführungsform sind Dummygates aus Siliciumnitrid zusammengesetzt und werden mit einer Nassätzung einschließlich von wässeriger Phosphorsäure entfernt.
  • Erneut Bezug nehmend auf 5, platziert die Anordnung der Halbleiterstruktur oder des -bauelements 500 den Gatekontakt über Isolationsregionen. Eine derartige Anordnung kann als eine unzureichende Verwendung von Layoutraum angesehen werden. In einer anderen Ausführungsform weist ein Halbleiterbauelement jedoch Kontaktstrukturen derart auf, dass Kontaktabschnitte einer Gateelektrode über eine aktive Region, z. B. über eine Rippe 505, und in einer gleichen Schicht als eine Grabenkontaktdurchverbindung gebildet werden.
  • Es ist anzuerkennen, dass nicht alle Aspekte der vorstehend beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzumfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Außerdem können die hierin beschriebenen Prozesse verwendet werden, ein oder eine Vielzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind in einer Ausführungsform die Halbleiterbauelemente Metalloxidhalbleiter- bzw. MOS-Transistoren für Logik oder Speicher oder sind bipolare Transistoren. Außerdem weisen die Halbleiterbauelemente in einer Ausführungsform eine dreidimensionale Architektur auf, wie ein Tri-Gate-Bauelement, ein Doppel-Gate-Bauelement mit unabhängigem Zugang oder ein FIN-FET. Eine oder mehrere Ausführungsformen können besonders nützlich zur Herstellung von Halbleiterbauelementen an einem Technologieknoten unter 10 Nanometer (10 nm) sein.
  • In einer Ausführungsform ist, wie durchgängig in der vorliegenden Beschreibung verwendet, Zwischenschichtdielektrikum- bzw. ILD-Material aus einer Schicht von dielektrischem oder isolierendem Material zusammengesetzt oder enthält dieses. Beispiele von geeigneten dielektrischen Materialien enthalten Oxide von Silicium (z. B. Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, kohlenstoffdotierte Oxide von Silicium, verschiedene dielektrische Materialien mit niedrigem k, die im Fachgebiet bekannt sind, und Kombinationen davon, aber nicht darauf beschränkt. Das Zwischenschicht-Dielektrikummaterial kann durch konventionelle Techniken wie chemische Abscheidung aus der Gasphase (CVD), physikalisches Dampfabscheiden (PVD) oder durch andere Ablagerungsverfahren gebildet werden.
  • In einer Ausführungsform ist, wie ebenfalls durchgängig in der vorliegenden Beschreibung verwendet, Material für Metallleitungen oder Verschaltungsleitungen (Material für Durchverbindungen) aus einem oder mehreren Metall- oder anderen leitenden Strukturen zusammengesetzt. Ein häufiges Beispiel ist die Verwendung von Kupferleitungen und -strukturen, die Sperrschichten zwischen dem Kupfer und umgebendem ILD-Material enthalten können oder nicht. Wie hierin verwendet, enthält der Begriff Metall Legierungen, Stapel und andere Kombinationen von mehreren Metallen. Zum Beispiel können die Verschaltungsleitungen aus Metall Sperrschichten (z. B. Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN) enthalten), Stapel von verschiedenen Metallen oder Legierungen usw. enthalten. Demgemäß können die Verschaltungsleitungen eine einzelne Materialschicht sein oder können aus mehreren Schichten gebildet sein, einschließlich von leitenden Linerschichten und Füllschichten. Jeder geeignete Ablagerungsprozess wie Galvanisieren, chemische Abscheidung aus der Gasphase oder physikalisches Dampfabscheiden kann verwendet werden, um Verschaltungsleitungen zu bilden. In einer Ausführungsform sind die Verschaltungsleitungen aus einem leitenden Material wie Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon, aber nicht darauf beschränkt, zusammengesetzt. Die Verschaltungsleitungen werden manchmal im Fachgebiet auch als Spuren, Drähte, Leitungen, Metall oder einfach Verschaltungen bezeichnet.
  • In einer Ausführungsform sind, wie ebenfalls durchgängig in der vorliegenden Beschreibung verwendet, Hardmaskenmaterialien, Deckschichten oder Stecker aus dielektrischen Materialien zusammengesetzt, die von dem Zwischenschicht-Dielektrikummaterial verschieden sind. In einer Ausführungsform können verschiedene Hardmasken-, Deck- oder Steckermaterialien in verschiedenen Regionen verwendet werden, um einander und den darunter liegenden dielektrischen und Metallschichten verschiedene Aufwachs- oder Ätzselektivität bereitzustellen. In einigen Ausführungsformen enthält eine Hardmaskenschicht, Deck- oder Steckerschicht eine Schicht eines Nitrids von Silicium (z. B. Siliciumnitrid) oder eine Schicht eines Oxids von Silicium oder beide oder eine Kombination davon. Andere geeignete Materialien enthalten kohlenstoffbasierte Materialien. Andere im Fachgebiet bekannte Hardmasken-, Deck- oder Steckerschichten können in Abhängigkeit von der besonderen Implementierung verwendet werden. Die Hardmasken-, Deck- oder Steckerschichten können durch CVD, PVD oder durch andere Ablagerungsverfahren gebildet werden.
  • In einer Ausführungsform werden, wie ebenfalls durchgängig in der vorliegenden Beschreibung verwendet, lithografische Vorgänge unter Verwendung von 193-nm-Immersionslithografie (i193), EUV- und/oder EBDW-Lithografie oder dergleichen durchgeführt. Ein Positivlack oder ein Negativlack kann verwendet werden. In einer Ausführungsform ist eine lithografische Maske eine Dreilagenmaske, zusammengesetzt aus einem topografischen Maskierungsabschnitt, einer Schicht einer Antireflexbeschichtung (ARC) und einer Fotolackschicht. In einer besonderen derartigen Ausführungsform ist der topografische Maskierungsabschnitt eine Kohlenstoff-Hardmasken- bzw. CHM-Schicht und ist die Schicht der Antireflexbeschichtung eine Silicium-ARC-Schicht.
  • In einem anderen Aspekt betreffen eine oder mehrere Ausführungsformen benachbarte Halbleiterstrukturen oder -bauelemente, getrennt durch selbstausgerichtete Endkappen- bzw. SAGE-Strukturen. Besondere Ausführungsformen können die Integration von Germanium-Nanodrähten und -Nanobändern mehrerer Breiten (multi-Wsi) in eine SAGE-Architektur, getrennt durch eine SAGE-Wand, betreffen. In einer Ausführungsform sind Nanodrähte/Nanobänder mit mehreren Wsi in einem SAGE-Architekturabschnitt eines Front-End-Prozessflusses integriert. Ein derartiger Prozessfluss kann die Integration von Nanodrähten und Nanobändern mit verschiedenen Wsi beinhalten, um robuste Funktionalität von Transistoren der nächsten Generation mit niedriger Leistung und hoher Performanz bereitzustellen. Assoziierte Epitaxial-Source- oder -Drain-Regionen können eingebettet sein (z. B. werden Abschnitte von Nanodrähten entfernt und dann wird Source- oder Drain- bzw. S/D-Aufwachsen durchgeführt) oder können Epitaxial-SiGe (z. B. für NMOS) oder -GeSn (z. B. für PMOS) sein oder enthalten.
  • Um weiteren Kontext bereitzustellen, können Vorteile einer selbstausgerichteten Gate-Endkappen- bzw. SAGE-Architektur die Ermöglichung einer höheren Layoutdichte und insbesondere die Skalierung der Beabstandung von Diffusion zu Diffusion enthalten. Um einen veranschaulichenden Vergleich bereitzustellen, zeigt 6 Querschnittsansichten, genommen durch Nanobänder und Rippen für eine Architektur ohne Endkappe (linke Seite (a)) gegenüber einer selbstausgerichteten Gate-Endkappen- bzw. SAGE-Architektur (rechte Seite (b)) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezug nehmend auf die linke Seite (a) von 6, enthält eine integrierte Schaltungsstruktur 600 ein Substrat 602 mit daraus um einen Betrag 606 hervorstehenden Rippen 604 über eine Isolationsstruktur 608, die untere Abschnitte der Rippen 604 seitlich umgibt. Obere Abschnitte der Rippen enthalten eine spannungsfreie Pufferschicht 622 und eine Defektmodifikationsschicht 620, wie dargestellt. Korrespondierende Germanium-Nanodrähte 605 sind über den Rippen 604. Eine Gatestruktur kann über der integrierten Schaltungsstruktur 600 gebildet werden, um ein Bauelement herzustellen. Brüche in einer derartigen Gatestruktur können jedoch durch Vergrößerung der Beabstandung zwischen Paaren von Rippen 604/Nanodrähten 605 akkommodiert werden.
  • Wenn dagegen auf die rechte Seite (b) von 6 Bezug genommen wird, enthält eine integrierte Schaltungsstruktur 650 ein Substrat 652 mit Rippen 654, die daraus um einen Betrag 656 hervorstehen, über einer Isolationsstruktur 658, die niedrigere Abschnitte der Rippen 654 seitlich umgibt. Obere Abschnitte der Rippen können eine spannungsfreie Pufferschicht 672 und eine Defektmodifikationsschicht 670 enthalten, wie dargestellt. Korrespondierende Germanium-Nanodrähte 655 sind über den Rippen 654. Isolierende SAGE-Wände 660 (die eine Hardmaske darauf enthalten können, wie dargestellt) sind in der Isolationsstruktur 652 und zwischen angrenzenden Paaren von Rippen 654/Nanodrähten 655 enthalten. Der Abstand zwischen einer isolierenden SAGE-Wand 600 und einem nächsten Paar von Rippen 654/Nanodrähten 655 definiert die Gate-Endkappen-Beabstandung 662. Eine Gatestruktur kann über der integrierten Schaltungsstruktur 600 zwischen isolierenden SAGE-Wänden gebildet werden, um ein Bauelement herzustellen. Brüche in einer derartigen Gatestruktur werden durch die isolierenden SAGE-Wände auferlegt. Da die isolierenden SAGE-Wände 660 selbstausgerichtet sind, können Einschränkungen durch konventionelle Ansätze minimiert werden, um eine aggressivere Beabstandung von Diffusion zu Diffusion zu ermöglichen. Des Weiteren können, da Gatestrukturen Brüche an allen Lokationen enthalten, einzelne Gatestrukturabschnitte durch lokale Verschaltungen, gebildet über den isolierenden SAGE-Wänden 660, schichtverbunden sein. In einer Ausführungsform enthalten, wie dargestellt, die SAGE-Wände 660 jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt. Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Herstellungsprozess für Strukturen, die mit 6 assoziiert sind, die Verwendung eines Prozessschemas, das eine integrierte Gate-All-Around-Schaltungsstruktur mit Germanium-Nanodraht- oder -Nanodraht-Kanalstrukturen und Epitaxial-Source- oder -Drain-Strukturen, die Epitaxial-SiGe- (z. B. NMOS) oder GeSn- (z. B. PMOS) Source- oder Drain-Strukturen sein können, bereitstellt.
  • Ein Verarbeitungsschema einer selbstausgerichteten Gate-Endkappe (SAGE) beinhaltet die Bildung von Gate-/Grabenkontakt-Endkappen, die mit Rippen selbstausgerichtet sind, ohne eine extra Länge zur Berücksichtigung von Masken-Fehlregistrierung zu erfordern. Demgemäß können Ausführungsformen implementiert werden, um Schrumpfen des Transistorlayoutbereichs zu ermöglichen. Hierin beschriebene Ausführungsformen können die Herstellung von Gate-Endkappen-Isolationsstrukturen beinhalten, die auch als Gatewände, Isolation-Gatewände oder selbstausgerichtete Gate-Endkappen- bzw. SAGE-Wände bezeichnet werden können.
  • In einem beispielhaften Verarbeitungsschema für Strukturen mit SAGE-Wänden, die benachbarte Bauelemente voneinander trennen, zeigt 7 Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Herstellen einer selbstausgerichteten Gate-Endkappen- bzw. SAGE-Struktur mit Gate-All-Around-Bauelementen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
  • Bezug nehmend auf Teil (a) von 7, enthält eine Ausgangsstruktur einen Nanodraht-Musterungsstapel 704 über einem Substrat 702. Ein lithografischer Musterungsstapel 706 wird über dem Nanodraht-Musterungsstapel 704 gebildet. Der Nanodraht-Musterungsstapel 704 enthält abwechselnde Opferschichten 710 und Germanium-Nanodraht-Schichten 712, die über einer spannungsfreien Pufferschicht 782 und einer Defektmodifikationsschicht 780 sein können, wie dargestellt. Eine Schutzmaske 714 ist zwischen dem Nanodraht-Musterungsstapel 704 und dem lithografischen Musterungsstapel 706. In einer Ausführungsform ist der lithografische Musterungsstapel 706 eine Dreischichtenmaske, zusammengesetzt aus einem topografischen Maskierungsabschnitt 720, einer Antireflexionsbeschichtung- bzw. ARC-Schicht 722 und einer Fotolackschicht 724. In einer besonderen derartigen Ausführungsform ist der topografische Maskierungsabschnitt 720 eine Kohlenstoff-Hardmasken- bzw. CHM-Schicht und ist die Antireflexionsbeschichtung-Schicht 722 eine Silicium-ARC-Schicht.
  • Bezug nehmend auf Teil (b) von 7, wird der Stapel von Teil (a) lithografisch gemustert und dann geätzt, um eine Ätzstruktur bereitzustellen, die ein gemustertes Substrat 702 und Gräben 730 enthält.
  • Bezug nehmend auf Teil (c) von 7, weist die Struktur von Teil (b) eine Isolationsschicht 740 und ein SAGE-Material 742 auf, gebildet in Gräben 730. Die Struktur wird dann planarisiert, um die gemusterte topografische Maskierungsschicht 720' als eine exponierte obere Schicht zu lassen.
  • Bezug nehmend auf Teil (d) von 7, ist die Isolationsschicht 740 unter einer oberen Oberfläche des gemusterten Substrats 702 vertieft, um z. B. einen hervorstehenden Rippenabschnitt zu definieren und eine Grabenisolationsstruktur 741 unter SAGE-Wänden 742 bereitzustellen.
  • Bezug nehmend auf Teil (e) von 7, werden die Opferschichten 710 zumindest in der Kanalregion entfernt, um Germanium-Nanodrähte 712A und 712B freizusetzen. Anschließend an die Bildung der Struktur von Teil (e) von 7 können Gatestapel um die Germanium-Nanodrähte 712B oder 712A, über hervorstehende Rippen des Substrats 702 und zwischen SAGE-Wänden 742 gebildet werden. In einer Ausführungsform wird vor der Bildung der Gatestapel der verbliebene Abschnitt der Schutzmaske 714 entfernt. In einer anderen Ausführungsform bleibt der verbliebene Abschnitt der Schutzmaske 714 als ein isolierender Rippenhut als ein Artefakt des Verarbeitungsschemas erhalten.
  • Erneut Bezug nehmend auf Teil (e) von 7, ist zu beachten, dass eine Kanalansicht dargestellt ist, wobei sich die Source- oder Drain-Regionen in dem und aus dem Papier heraus befinden. In einer Ausführungsform weist die Kanalregion, die Germanium-Nanodrähte 712B enthält, eine Breite von weniger als die Kanalregion, die die Nanodrähte 712A enthält, auf. Demgemäß enthält in einer Ausführungsform eine integrierte Schaltungsstruktur Germanium-Nanodrähte mehrerer Breiten (multi-Wsi). Obwohl die Strukturen von 712B und 712A als Germanium-Nanodrähte bzw. Germanium-Nanobänder unterschieden werden können, werden derartige Strukturen hierin typischerweise beide als Nanodrähte bezeichnet. Es ist außerdem anzuerkennen, dass Bezug auf oder Darstellung eines Rippe/Nanodraht-Paars durchgängig auf eine Struktur verweisen kann, die eine Rippe und einen oder mehrere darüber liegende Germanium-Nanodrähte enthält (z. B. sind zwei darüber liegende Germanium-Nanodrähte in 7 dargestellt). Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Fertigungsprozess für Strukturen, die mit 7 assoziiert sind, ein Prozessschema, das eine integrierte Gate-All-Around-Schaltungsstruktur bereitstellt, die Epitaxial-Source- oder -Drain-Strukturen aufweist, die Epitaxial-SiGe- (z. B. NMOS) oder -GeSn- (z. B. PMOS) -Source- oder -Drain-Strukturen sein können.
  • In einer Ausführungsform können, wie durchgängig beschrieben, selbstausgerichtete Gate-Endkappen- bzw. SAGE-Isolationsstrukturen aus einem Material oder Materialien zusammengesetzt sein, die geeignet sind, Abschnitte von permanenten Gatestrukturen voneinander endgültig elektrisch zu isolieren oder zu deren Isolation beizutragen. Beispielhafte Materialien oder Materialkombinationen enthalten eine einzelne Materialstruktur wie Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertes Siliciumnitrid. Andere beispielhafte Materialien oder Materialkombinationen enthalten einen mehrschichtigen Stapel mit Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertes Siliciumnitrid in den unteren Abschnitten und einen oberen Abschnitt aus einem Material mit einer höheren dielektrischen Konstante wie Hafniumoxid.
  • Zum Hervorheben einer beispielhaften integrierten Schaltungsstruktur mit drei vertikal angeordneten Nanodrähten zeigt 8A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung. 8B zeigt eine Source- oder Drain-Querschnittsansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, genommen entlang der Achse a-a'. 8C zeigt eine Kanal-Querschnittsansicht der Nanodraht-basierten integrierten Schaltungsstruktur von 8A, genommen entlang der Achse b-b'.
  • Bezug nehmend auf 8A, enthält eine integrierte Schaltungsstruktur 800 einen oder mehrere vertikal gestapelte Germanium-Nanodrähte (Satz 804) über einem Substrat 802. In einer Ausführungsform sind, wie dargestellt, eine spannungsfreie Pufferschicht 802C, eine Defektmodifikationsschicht 802B und ein unterer Substratabschnitt 802A in dem Substrat 802 enthalten, wie dargestellt. Eine wahlweise Rippe unter dem untersten Germanium-Nanodraht und gebildet aus dem Substrat 802 ist der Hervorhebung des Nanodraht-Abschnitts für veranschaulichende Zwecke halber nicht dargestellt. Ausführungsformen hierin sind sowohl auf einzelne Germaniumdrahtbauelemente als auch auf Mehrfach-Germaniumdrahtbauelemente gerichtet. Als ein Beispiel ist ein Bauelement, basierend auf drei Germanium-Nanodrähten, mit den Germanium-Nanodrähten 804A, 804B und 804C für veranschaulichende Zwecke dargestellt. Zur Vereinfachung der Beschreibung wird der Germanium-Nanodraht 804A als ein Beispiel verwendet, wobei die Beschreibung auf einen der Germanium-Nanodrähte konzentriert ist. Es ist zu beachten, dass, wenn Attribute eines Germanium-Nanodrahts beschrieben werden, Ausführungsformen basierend auf einer Vielzahl von Germanium-Nanodrähten die gleichen oder im Wesentlichen die gleichen Attribute für jeden der Germanium-Nanodrähte aufweisen können.
  • Jeder der Germanium-Nanodrähte 804 enthält eine Kanalregion 806 in dem Germanium-Nanodraht. Die Kanalregion 806 hat eine Länge (L). Bezug nehmend auf 8C, hat die Kanalregion außerdem einen Umkreis (Pc) senkrecht zu der Länge (L). Bezug nehmend auf beide 8A und 8C umgibt ein Gateelektrodenstapel 808 den gesamten Umkreis (Pc) jeder der Kanalregionen 806. Der Gateelektrodenstapel 808 enthält eine Gateelektrode zusammen mit einer Gatedielektrikumschicht zwischen der Kanalregion 806 und der Gateelektrode (nicht dargestellt). In einer Ausführungsform ist die Kanalregion dahingehend diskret, dass sie von dem Gateelektrodenstapel 808 ohne ein zwischenliegendes Material wie darunter liegendes Substratmaterial oder darüber liegende Kanalfertigungsmaterialien vollständig umgeben ist. Dementsprechend sind in Ausführungsformen mit einer Vielzahl von Germanium-Nanodrähten 804 die Kanalregionen 806 der Germanium-Nanodrähte ebenfalls zueinander diskret.
  • Bezug nehmend auf beide 8A und 8B, enthält die integrierte Schaltungsstruktur 800 ein Paar von nichtdiskreten Source- oder Drain-Regionen 810/812. Das Paar von nichtdiskreten Source- oder Drain-Regionen 810/812 ist an beiden Seiten der Kanalregionen 806 der Vielzahl von vertikal gestapelten Germanium-Nanodrähten 804. Des Weiteren ist das Paar von nichtdiskreten Source- oder Drain-Regionen 810/812 angrenzend an der Kanalregionen 806 der Vielzahl von vertikal gestapelten Germanium-Nanodrähten 804. In einer derartigen Ausführungsform, nicht dargestellt, ist das Paar von nichtdiskreten Source- oder Drain-Regionen 810/812 direkt vertikal angrenzend an den Kanalregionen 806, indem Epitaxial-Aufwachsen auf und zwischen Germanium-Nanodraht-Abschnitten über die Kanalregionen 806 hinausgeht, wobei Germanium-Nanodraht-Enden in den Source- oder Drain-Strukturen dargestellt werden. In einer anderen Ausführungsform, wie in 8A dargestellt, ist das Paar von nichtdiskreten Source- oder Drain-Regionen 810/812 indirekt vertikal angrenzend an den Kanalregionen 806, indem sie an den Enden der Germanium-Nanodrähte und nicht zwischen den Germanium-Nanodrähten gebildet sind. In einer Ausführungsform sind die nichtdiskreten Source- oder Drain-Regionen 810/812 nichtdiskrete SiGe- oder GeSn-Source- oder -Drain-Regionen.
  • In einer Ausführungsform, wie dargestellt, sind die Source- oder Drain-Regionen 810/812 dahingehend diskret, dass sie nicht einzelne und diskrete Source- oder Drain-Regionen für jede Kanalregion 806 eines Germanium-Nanodrahts 804 sind. Dementsprechend sind in Ausführungsformen, die eine Vielzahl von Germanium-Nanodrähten 804 aufweisen, die Source- oder Drain-Regionen 810/812 der Germanium-Nanodrähte globale oder vereinheitlichte Source- oder Drain-Regionen im Gegensatz dazu, für jeden Germanium-Nanodraht diskret zu sein. Das heißt, die nichtdiskreten Source- oder Drain-Regionen 810/812 sind in dem Sinne global, dass ein einzelnes vereinheitlichtes Merkmal als eine Source- oder Drain-Region für eine Vielzahl (in diesem Fall 3) von Germanium-Nanodrähten 804 verwendet wird und insbesondere für mehr als eine diskrete Kanalregion 806. In einer Ausführungsform ist von einer Querschnittsperspektive senkrecht zu der Länge der diskreten Kanalregionen 806 jede des Paars von nichtdiskreten Source- oder Drain-Regionen 810/812 ungefähr rechtwinklig in der Form mit einem unteren verjüngten Abschnitt und einem oberen Scheitelabschnitt, wie in 8B dargestellt. In anderen Ausführungsformen sind die Source- oder Drain-Regionen 810/812 der Germanium-Nanodrähte jedoch relativ größere, aber diskrete nicht vertikale gemischte Epitaxialstrukturen wie Knötchen, die in Assoziation mit den 4A-4J beschrieben werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung, und wie in den 8A und 8B dargestellt, enthält die integrierte Schaltungsstruktur 800 ferner ein Paar von Kontakten 814, jeden Kontakt 814 auf einer des Paars von nichtdiskreten Source- oder Drain-Regionen 810/812. In einer derartigen Ausführungsform, in einem vertikalen Sinn, umgibt jeder Kontakt 814 vollständig die jeweilige nichtdiskrete Source- oder Drain-Region 810/812. In einem anderen Aspekt ist der gesamte Umkreis der nichtdiskreten Source- oder Drain-Regionen 810/812 unter Umständen nicht zugänglich für Kontakt mit den Kontakten 814, und der Kontakt 814 umgibt demgemäß die nichtdiskreten Source- oder Drain-Regionen 810/812 nur teilweise, wie in 8B dargestellt. In einer gegensätzlichen Ausführungsform, nicht dargestellt, ist der gesamte Umkreis der nichtdiskreten Source- oder Drain-Regionen 810/812, genommen entlang der Achse a-a', von den Kontakten 814 umgeben.
  • Erneut Bezug nehmend auf 8A, enthält in einer Ausführungsform die integrierte Schaltungsstruktur 800 ferner ein Paar von Spacern 816. Wie dargestellt, können äußere Abschnitte des Paars von Spacern 816 Abschnitte der nichtdiskreten Source- oder Drain-Regionen 810/812 überlappen, wodurch „eingebettete“ Abschnitte der nichtdiskreten Source- oder Drain-Regionen 810/812 unter dem Paar von Spacern 816 vorgesehen werden. Wie ebenfalls dargestellt, erstrecken sich die eingebetteten Abschnitte der nichtdiskreten Source- oder Drain-Regionen 810/812 unter Umständen nicht unter der Gesamtheit des Paars von Spacern 816.
  • Das Substrat 802 kann aus einem Material zusammengesetzt sein, das zur Herstellung integrierter Schaltungsstrukturen geeignet ist. In einer Ausführungsform enthält das Substrat 802 ein unteres Grundsubstrat, zusammengesetzt aus einem Einzelkristall eines Materials, das Silicium, Germanium, Silicium-Germanium oder ein III-V-Verbindung-Halbleitermaterial enthalten kann, aber nicht darauf beschränkt ist. Eine obere Isolationsschicht, zusammengesetzt aus einem Material, das Siliciumdioxid, Siliciumnitrid oder Siliciumoxynitrid, aber nicht darauf beschränkt, enthalten kann, ist auf dem unteren Grundsubstrat. Demgemäß kann die Struktur 800 aus einem Halbleiter-auf-Isolator-Ausgangssubstrat hergestellt werden. Alternativ wird die Struktur 800 direkt aus einem Grundsubstrat gebildet und lokale Oxidation wird verwendet, um elektrisch isolierende Abschnitte anstelle der vorstehend beschriebenen oberen Isolationsschicht zu bilden. In einer anderen alternativen Ausführungsform wird die Struktur 800 direkt aus einem Grundsubstrat gebildet und Dotierung wird verwendet, um elektrisch isolierende aktive Regionen wie Nanodrähte darauf zu bilden. In einer derartigen Ausführungsform ist der erste Nanodraht (d. h. nahe dem Substrat) in der Form einer Struktur in Omega-FET-Ausführung.
  • In einer Ausführungsform können die Germanium-Nanodrähte 804 als Germaniumdrähte oder Germaniumbänder bemessen werden, wie nachstehend beschrieben, und können rechtwinklige oder runde Ecken aufweisen. In einer Ausführungsform sind die Germanium-Nanodrähte 804 Einzelkristalle. In einer Ausführungsform sind die Abmessungen der Germanium-Nanodrähte 804 aus einer Querschnittsperspektive auf der Nanoskala. Zum Beispiel beträgt in einer spezifischen Ausführungsform die kleinste Abmessung der Germanium-Nanodrähte 804 weniger als ungefähr 20 Nanometer. In einer Ausführungsform sind die Germanium-Nanodrähte 804 aus gespanntem Material zusammengesetzt, insbesondere in den Kanalregionen 806.
  • Bezug nehmend auf die 8C, weist in einer Ausführungsform jede der Kanalregionen 806 eine Breite (Wc) und eine Hohe (Hc) auf, wobei die Breite (Wc) ungefähr die gleiche wie die Höhe (Hc) ist. Das heißt, dass in beiden Fällen die Kanalregionen 806 quadratisch oder, bei abgerundeten Ecken, kreisförmig im Querschnittsprofil sind. In einem anderen Aspekt müssen die Breite und die Höhe der Kanalregion nicht gleich sein, wie im Fall von Nanobändern, wie durchgängig beschrieben.
  • In einer Ausführungsform enthält, wie durchgängig beschrieben, eine integrierte Schaltungsstruktur nichtplanare Bauelemente wie ein finFET- oder ein Tri-Gate-Bauelement, aber nicht darauf beschränkt, mit korrespondierenden einen oder mehreren darüber liegenden Germanium-Nanodrahtstrukturen. In einer derartigen Ausführungsform ist eine korrespondierende halbleitende Germanium-Kanalregion aus einem dreidimensionalen Körper zusammengesetzt oder darin gebildet, wobei eine oder mehrere diskrete Germanium-Nanodraht-Kanalabschnitte über dem dreidimensionalen Körper liegen. In einer derartigen Ausführungsform umgeben die Gatestrukturen mindestens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und umgeben ferner jeden des einen oder der mehreren diskreten Germanium-Nanodraht- Kanalabschnitte.
  • In einer Ausführungsform kann, wie durchgängig beschrieben, eine unterliegende Struktur aus einem Halbleitermaterial zusammengesetzt sein, das einen Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. In einer Ausführungsform ist das Substrat ein Grundsubstrat, zusammengesetzt aus einer kristallinen Silicium-, Silicium/Germanium- oder Germanium-Schicht, dotiert mit einem Ladungsträger wie Phosphor, Arsen, Bor, Gallium oder einer Kombination davon, aber nicht darauf beschränkt, um eine aktive Region zu bilden. In einer Ausführungsform ist die Konzentration von Siliciumatomen in dem Grundsubstrat größer als 97 %. In einer anderen Ausführungsform ist ein Grundsubstrat aus einer Epitaxialschicht zusammengesetzt, aufgewachsen oben auf einem distinkten kristallinen Substrat, z. B. eine Silicium-Epitaxialschicht, aufgewachsen oben auf einem Bor-dotierten monokristallinen Silicium-Grundsubstrat. Ein Grundsubstrat kann alternativ aus einem Gruppe-III-V-Material zusammengesetzt sein. In einer Ausführungsform ist ein Grundsubstrat aus einem III-V-Material wie Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon, aber nicht darauf beschränkt, zusammengesetzt. In einer Ausführungsform ist ein Grundsubstrat aus einem III-V-Material zusammengesetzt und sind die Ladungsträgerdotanden-Verunreinigungsatome solche wie Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, aber nicht darauf beschränkt.
  • Hierin offenbarte Ausführungsformen können verwendet werden, eine große Vielfalt von verschiedenen Ausführungen von integrierten Schaltungen und/oder mikroelektronischen Bauelementen herzustellen. Beispiele derartiger integrierter Schaltungen enthalten Prozessoren, Chipsatzkomponenten, grafische Prozessoren, Digitalsignalprozessoren, Mikrosteuerungen und dergleichen, sind aber nicht darauf beschränkt. In anderen Ausführungsformen können Halbleiterspeicher hergestellt werden. Des Weiteren können die integrierten Schaltungen oder anderen mikroelektronischen Bauelemente in einer großen Vielfalt von elektronischen Vorrichtungen, die im Fachgebiet bekannt sind, verwendet werden. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Zelltelefonen, persönlichen elektronischen Vorrichtungen usw. Die integrierten Schaltungen können an einen Bus und andere Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse an einen Speicher, einen Chipsatz usw. gekoppelt sein. Jeder des Prozessors, des Speichers und des Chipsatzes kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 9 zeigt eine Berechnungsvorrichtung 900 gemäß einer Implementierung einer Ausführungsform der vorliegenden Offenbarung. Die Berechnungsvorrichtung 900 enthält eine Platte 902. Die Platte 902 kann eine Anzahl von Komponenten enthalten, einschließlich eines Prozessors 904 und mindestens eines Kommunikationschips, aber nicht darauf beschränkt. Der Prozessor 904 ist physikalisch und elektrisch an die Platte 902 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 906 ebenfalls physikalisch und elektrisch an die Platte 902 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 906 ein Teil des Prozessors 904.
  • In Abhängigkeit von ihren Anwendungen kann die Berechnungsvorrichtung 900 andere Komponenten enthalten, die physikalisch und elektrisch an die Platte 902 gekoppelt sein können oder nicht. Die anderen Komponenten enthalten flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globalpositionierungssystem- bzw. GPS-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Kompaktplatte (CD), eine digitale vielseitige Platte (DVD) und so weiter), aber nicht darauf beschränkt.
  • Der Kommunikationschip 906 gestattet drahtlose Kommunikation zur Übertragung von Daten zu und von der Berechnungsvorrichtung 900. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht massives Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten. Der Kommunikationschip 906 kann beliebige einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich von Wi-Fi (Familie IEEE 802.11), WiMAX (Familie IEEE 802.16), IEEE 802.20, Langzeitevolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden, aber nicht darauf beschränkt. Die Berechnungsvorrichtung 900 kann eine Vielzahl von Kommunikationschips 906 enthalten. Zum Beispiel kann ein erster Kommunikationschip 906 für drahtlose Kommunikation in einem kürzeren Bereich wie Wi-Fi und Bluetooth vorgesehen sein und kann ein zweiter Kommunikationschip 906 für drahtlose Kommunikation in einem längeren Bereich wie GPD, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere vorgesehen sein.
  • Der Prozessor 904 der Berechnungsvorrichtung 900 enthält ein integriertes Schaltungsplättchen, das in dem Prozessor 904 verbaut ist. Das integrierte Schaltungsplättchen des Prozessors 904 kann eine oder mehrere Strukturen enthalten, wie integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen, hergestellt gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung. Der Begriff „Prozessor“ kann sich auf jedes Bauelement oder jeden Abschnitt eines Bauelements beziehen, der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronische Daten in anderen elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 906 enthält außerdem ein integriertes Schaltungsplättchen, verbaut mit dem Kommunikationschip 906. Das integrierte Schaltungsplättchen des Kommunikationschips 906 kann eine oder mehrere Strukturen enthalten, wie integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen, gebaut gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung.
  • In weiteren Implementierungen kann eine andere in der Berechnungsvorrichtung 900 untergebrachte Komponente ein integriertes Schaltungsplättchen enthalten, das eine oder mehrere Strukturen enthält, wie integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen, gebaut gemäß Implementierungen von Ausführungsformen der vorliegenden Offenbarung.
  • In verschiedenen Implementierungen kann die Berechnungsvorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein Digitalvideorecorder sein. In weiteren Implementierungen kann die Berechnungsvorrichtung 900 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 10 zeigt einen Interposer 1000, der eine oder mehrere Ausführungsformen der vorliegenden Offenbarung enthält. Der Interposer 1000 ist ein zwischenliegendes Substrat, das verwendet wird, ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann zum Beispiel ein integriertes Schaltungsplättchen sein. Das zweite Substrat 1004 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderes integriertes Schaltungsplättchen sein. Allgemein besteht der Zweck eines Interposers 100 darin, eine Verbindung auf einen größeren Abstand zu spreizen oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 100 ein integriertes Schaltungsplättchen an eine Ball Grid Array (BGA) 1006 koppeln, die anschließend an ein zweites Substrat 1004 gekoppelt sein kann. In einigen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an gegenüberliegende Seiten des Interposers 1000 angebracht. In anderen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an dieselbe Seite des Interposers 1000 angebracht. Und in weiteren Ausführungsformen sind drei oder mehr Substrate mittels des Interposers 1000 verschaltet.
  • Der Interposer 1000 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial wie Polyimid gebildet sein. In weiteren Implementierungen kann der Interposer 1000 aus alternativen starren oder flexiblen Materialien gebildet sein, die die gleichen Materialien enthalten können, wie vorstehend zur Verwendung in einem Halbleitersubstrat beschrieben, wie Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer 1000 kann Metallverschaltungen 1008 und Durchverbindungen 1010 enthalten, einschließlich von Durch-Silicium-Durchverbindungen (TSVs) 1012, aber nicht darauf beschränkt. Der Interposer 1000 kann ferner eingebettete Bauelemente 1014 einschließlich von sowohl passiven als auch aktiven Bauelementen enthalten. Derartige Bauelemente enthalten Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und Bauelemente für elektrostatische Entladung (ESD), sind aber nicht darauf beschränkt. Komplexere Bauelemente wie Funkfrequenz- bzw. RF-Bauelemente, Leistungsverstärker, Leistungsverwaltungsbauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 1000 gebildet sein. Gemäß Ausführungsformen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 1000 oder bei der Herstellung von Komponenten, die in dem Interposer 1000 enthalten sind, verwendet werden.
  • Demgemäß enthalten Ausführungsformen der vorliegenden Offenbarung integrierte Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen und Verfahren zur Herstellung von integrierten Gate-All-Around-Schaltungsstrukturen mit Germanium-Nanodraht-Kanalstrukturen.
  • Die vorstehende Beschreibung von veranschaulichenden Implementierungen von Ausführungsformen der Offenbarung einschließlich des in der Zusammenfassung Beschriebenen soll nicht umfassend sein oder die Offenbarung auf die offenbarten präzisen Formen beschränken. Während spezifische Implementierungen und Beispiele der Offenbarung hierin für veranschaulichende Zwecke beschrieben werden, sind verschiedene äquivalente Abwandlungen innerhalb des Schutzumfangs der Offenbarung möglich, wie Fachleute im relevanten Fachgebiet erkennen werden.
  • Diese Abwandlungen können an der Offenbarung angesichts der vorstehenden ausführlichen Beschreibung vorgenommen werden. Die in den nachstehenden Ansprüchen verwendeten Begriffe sind nicht so aufzufassen, dass sie die Offenbarung auf die spezifischen Implementierungen beschränken, die in der Patentschrift und den Ansprüchen offenbart werden. Vielmehr ist der Schutzumfang der Offenbarung ausschließlich durch die nachstehenden Ansprüche zu bestimmen, die gemäß bestehenden Grundsätzen der Interpretation von Ansprüchen aufzufassen sind.
  • Beispielhafte Ausführungsform 1: Eine integrierte Schaltungsstruktur enthält eine vertikale Anordnung von horizontalen Nanodrähten über einer Rippe, jeder der Nanodrähte enthält Germanium und die Rippe enthält eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht, eine zweite Halbleiterschicht auf der Defektmodifikationsschicht und eine dritte Halbleiterschicht auf der zweiten Halbleiterschicht. Ein Gatestapel befindet sich um die vertikale Anordnung von horizontalen Nanodrähten. Eine erste Epitaxial-Source- oder -Drain-Struktur befindet sich an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite Epitaxial-Source- oder -Drain-Struktur befindet sich an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 2: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, wobei die Rippe einen Abschnitt eines Silicium-Grundsubstrats umfasst und wobei die erste Halbleiterschicht eine Region innerhalb des Abschnitts des Silicium-Grundsubstrats ist.
  • Beispielhafte Ausführungsform 3: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1 oder 2, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen auf der dritten Halbleiterschicht sind.
  • Beispielhafte Ausführungsform 4: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1 oder 2, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen auf der zweiten Halbleiterschicht sind.
  • Beispielhafte Ausführungsform 5: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3 oder 4, wobei die Defektmodifikationsschicht eine Schicht von Silicium mit einem Schaden darin umfasst.
  • Beispielhafte Ausführungsform 6: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4 oder 5, wobei die zweite Halbleiterschicht Silicium und Germanium enthält, die dritte Halbleiterschicht Silicium und Germanium enthält und die dritte Halbleiterschicht eine höhere Germaniumkonzentration als die zweite Halbleiterschicht aufweist.
  • Beispielhafte Ausführungsform 7: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5 oder 6, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen Germanium und Zinn enthalten.
  • Beispielhafte Ausführungsform 8: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6 oder 7, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen Silicium und Germanium enthalten.
  • Beispielhafte Ausführungsform 9: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen nichtdiskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 10: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen diskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 11: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen spannende Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 12: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der Gatestapel eine dielektrische Gateschicht mit hohem k und eine Metallgate-Elektrode umfasst.
  • Beispielhafte Ausführungsform 13: Eine integrierte Schaltungsstruktur enthält eine vertikale Anordnung von horizontalen Germanium-Nanodrähten über einer Rippe, die Rippe enthält eine defektreiche Siliciumschicht auf einer Siliciumschicht und eine Silicium-Germanium-Schicht auf der defektreichen Siliciumschicht. Ein Gatestapel befindet sich um die vertikale Anordnung von horizontalen Germanium-Nanodrähten. Eine erste Epitaxial-Source- oder -Drain-Struktur befindet sich an einem ersten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten und eine zweite Epitaxial-Source- oder -Drain-Struktur befindet sich an einem zweiten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten.
  • Beispielhafte Ausführungsform 14: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, wobei die Rippe einen Abschnitt eines Silicium-Grundsubstrats umfasst und wobei die Siliciumschicht eine Region innerhalb des Abschnitts des Silicium-Grundsubstrats ist.
  • Beispielhafte Ausführungsform 15: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13 oder 14, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen nichtdiskret sind.
  • Beispielhafte Ausführungsform 16: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, 14 oder 15, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen erste und zweite Germanium-Zinn-Epitaxial-Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 17: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, 14 oder 15, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen erste und zweite Silicium-Germanium-Epitaxial-Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 18: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, 14, 15, 16 oder 17, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen spannende Source- oder -Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 19: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, 14, 15, 16, 17 oder 18, wobei der Gatestapel eine dielektrische Gateschicht mit hohem k und eine Metallgate-Elektrode enthält.
  • Beispielhafte Ausführungsform 20: Eine Berechnungsvorrichtung enthält eine Platte und eine an die Platte gekoppelte Komponente. Die Komponente enthält eine integrierte Schaltungsstruktur, enthaltend eine vertikale Anordnung von horizontalen Nanodrähten über einer Rippe, jeder der Nanodrähte enthält Germanium und die Rippe enthält eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht, eine zweite Halbleiterschicht auf der Defektmodifikationsschicht und eine dritte Halbleiterschicht auf der zweiten Halbleiterschicht. Ein Gatestapel befindet sich um die vertikale Anordnung von horizontalen Nanodrähten. Eine erste Epitaxial-Source- oder -Drain-Struktur befindet sich an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten und eine zweite Epitaxial-Source- oder -Drain-Struktur befindet sich an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  • Beispielhafte Ausführungsform 21: Die Berechnungsvorrichtung der beispielhaften Ausführungsform 20, ferner einen an die Platte gekoppelten Speicher enthaltend.
  • Beispielhafte Ausführungsform 22: Die Berechnungsvorrichtung der beispielhaften Ausführungsform 20 oder 21, ferner einen an die Platte gekoppelten Kommunikationschip enthaltend.
  • Beispielhafte Ausführungsform 23: Die Berechnungsvorrichtung der beispielhaften Ausführungsform 20, 21 oder 22, wobei die Komponente ein in einem Gehäuse untergebrachtes integriertes Schaltungsplättchen ist.
  • Beispielhafte Ausführungsform 24: Die Berechnungsvorrichtung der beispielhaften Ausführungsform 20, 21, 22 oder 23, wobei die Komponente aus der Gruppe ausgewählt ist, bestehend aus einem Prozessor, einem Kommunikationschip und einem Digitalsignalprozessor.
  • Beispielhafte Ausführungsform 25: Die Berechnungsvorrichtung der beispielhaften Ausführungsform 20, 21, 22, 23 oder 24, wobei die Berechnungsvorrichtung aus der Gruppe ausgewählt ist, bestehend aus einem Mobiltelefon, einem Laptop, einem Desktop-Computer, einem Server und einer Settop-Box.

Claims (25)

  1. Integrierte Schaltungsstruktur, umfassend: eine vertikale Anordnung von horizontalen Nanodrähten über einer Rippe, jeder der Nanodrähte Germanium umfassend und die Rippe eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht, eine zweite Halbleiterschicht auf der Defektmodifikationsschicht und eine dritte Halbleiterschicht auf der zweiten Halbleiterschicht umfassend; einen Gatestapel um die vertikale Anordnung von horizontalen Nanodrähten; eine erste Epitaxial-Source- oder -Drain-Struktur an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten; und eine zweite Epitaxial-Source- oder -Drain-Struktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Rippe einen Abschnitt eines Silicium-Grundsubstrats umfasst und wobei die erste Halbleiterschicht eine Region innerhalb des Abschnitts des Silicium-Grundsubstrats ist.
  3. Integrierte Schaltungsstruktur nach Anspruch 1 oder 2, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen auf der dritten Halbleiterschicht sind.
  4. Integrierte Schaltungsstruktur nach Anspruch 1 oder 2, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen auf der zweiten Halbleiterschicht sind.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3 oder 4, wobei die Defektmodifikationsschicht eine Schicht von Silicium mit einem Schaden darin umfasst.
  6. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4 oder 5, wobei die zweite Halbleiterschicht Silicium und Germanium umfasst, die dritte Halbleiterschicht Silicium und Germanium umfasst und die dritte Halbleiterschicht eine höhere Germaniumkonzentration als die zweite Halbleiterschicht aufweist.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen Germanium und Zinn umfassen.
  8. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen Silicium und Germanium umfassen.
  9. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen nichtdiskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen sind.
  10. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen diskrete erste und zweite Epitaxial-Source- oder -Drain-Strukturen sind.
  11. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen spannende Source- oder -Drain-Strukturen sind.
  12. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der Gatestapel eine dielektrische Gateschicht mit hohem k und eine Metallgate-Elektrode umfasst.
  13. Integrierte Schaltungsstruktur, umfassend: eine vertikale Anordnung von horizontalen Germanium-Nanodrähten über einer Rippe, die Rippe eine defektreiche Siliciumschicht auf einer Siliciumschicht und eine Silicium-Germanium-Schicht auf der defektreichen Siliciumschicht umfassend; einen Gatestapel um die vertikale Anordnung von horizontalen Germanium-Nanodrähten; eine erste Epitaxial-Source- oder -Drain-Struktur an einem ersten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten; und eine zweite Epitaxial-Source- oder -Drain-Struktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Germanium-Nanodrähten.
  14. Integrierte Schaltungsstruktur nach Anspruch 13, wobei die Rippe einen Abschnitt eines Silicium-Grundsubstrats umfasst und wobei die Siliciumschicht eine Region innerhalb des Abschnitts des Silicium-Grundsubstrats ist.
  15. Integrierte Schaltungsstruktur nach Anspruch 13 oder 14, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen nichtdiskret sind.
  16. Integrierte Schaltungsstruktur nach Anspruch 13, 14 oder 15, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen erste und zweite Germanium-Zinn-Epitaxial-Source- oder -Drain-Strukturen sind.
  17. Integrierte Schaltungsstruktur nach Anspruch 13, 14 oder 15, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen erste und zweite Silicium-Germanium-Epitaxial-Source- oder -Drain-Strukturen sind.
  18. Integrierte Schaltungsstruktur nach Anspruch 13, 14, 15, 16 oder 17, wobei die ersten und zweiten Epitaxial-Source- oder -Drain-Strukturen spannende Source- oder -Drain-Strukturen sind.
  19. Integrierte Schaltungsstruktur nach Anspruch 13, 14, 15, 16, 17 oder 18, wobei der Gatestapel eine dielektrische Gateschicht mit hohem k und eine Metallgate-Elektrode umfasst.
  20. Berechnungsvorrichtung, umfassend: eine Platte; und eine an die Platte gekoppelte Komponente, die Komponente eine integrierte Schaltungsstruktur enthaltend, umfassend: eine vertikale Anordnung von horizontalen Nanodrähten über einer Rippe, jeder der Nanodrähte Germanium umfassend und die Rippe eine Defektmodifikationsschicht auf einer ersten Halbleiterschicht, eine zweite Halbleiterschicht auf der Defektmodifikationsschicht und eine dritte Halbleiterschicht auf der zweiten Halbleiterschicht umfassend; einen Gatestapel um die vertikale Anordnung von horizontalen Nanodrähten; eine erste Epitaxial-Source- oder -Drain-Struktur an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten; und eine zweite Epitaxial-Source- oder -Drain-Struktur an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten.
  21. Berechnungsvorrichtung nach Anspruch 20, ferner umfassend: einen an die Platte gekoppelten Speicher.
  22. Berechnungsvorrichtung nach Anspruch 20 oder 21, ferner umfassend: einen an die Platte gekoppelten Kommunikationschip.
  23. Berechnungsvorrichtung nach Anspruch 20, 21 oder 22, wobei die Komponente ein in einem Gehäuse untergebrachtes integriertes Schaltungsplättchen ist.
  24. Berechnungsvorrichtung nach Anspruch 20, 21, 22 oder 23, wobei die Komponente aus der Gruppe ausgewählt ist, bestehend aus einem Prozessor, einem Kommunikationschip und einem Digitalsignalprozessor.
  25. Berechnungsvorrichtung nach Anspruch 20, 21, 22, 23 oder 24, wobei die Berechnungsvorrichtung aus der Gruppe ausgewählt ist, bestehend aus einem Mobiltelefon, einem Laptop, einem Desktop-Computer, einem Server und einer Settop-Box.
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