DE102021121273A1 - Herstellung von gate-all-around-integrierte-schaltung-strukturen mit vor-abstandshalter-abscheidung-geschnittenen gates - Google Patents

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Michael Harper
William Hsu
Biswajeet Guha
Tahir Ghani
Niels Zussblatt
Jeffrey Miles Tan
Benjamin Kriegel
Mohit Haran
Reken Patel
Oleg Golonzka
Mohammad Hasan
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole

Abstract

Es werden Gate-All-Around-Integrierte-Schaltung-Strukturen mit Vor-Abstandshalter-Abscheidung-geschnittenen Gates beschrieben. Zum Beispiel umfasst eine Integrierte-Schaltung-Struktur eine erste vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten. Ein erster Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein zweiter Gate-Stapel ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des zweiten Gate-Stapels ist von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung sind auf dem Gebiet der Integrierte-Schaltung-Strukturen und -Verarbeitung und insbesondere der Gate- All-Around- (-Rumdum-) Integrierte-Schaltung-Strukturen mit Vor-Abstandshalter-Abscheidungs-geschnittenen Gates.
  • HINTERGRUND
  • In den letzten Jahrzehnten war das Skalieren von Merkmalen bei integrierten Schaltungen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Probleme. Die Notwendigkeit zur Optimierung der Performance von jedem Bauelement wird immer wichtiger.
  • Bei der Herstellung von Integrierte-Schaltung-Bauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer häufiger geworden, da Bauelement-Abmessungen immer geringer werden. Bei herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen werden Bulk-Silizium-Substrate, aufgrund ihrer niedrigeren Kosten und weil sie einen weniger komplizierten Trigate-Herstellungsprozess ermöglichen, bevorzugt. Bei einem anderen Aspekt stellt ein Aufrechterhalten von Mobilitätsverbesserung und Kurzkanalsteuerung bei Abmessungen mikroelektronischer Bauelemente unterhalb des 10-Nanometer-(nm)-Knotens eine Herausforderung für die Bauelementherstellung dar. Nanodrähte, die zur Herstellung von Bauelementen verwendet werden, stellen eine verbesserte Kurzkanalsteuerung bereit.
  • Die Skalierung von Multi-Gate- und Nanodraht-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die lithografischen Prozesse, die zum Strukturieren dieser Bausteine verwendet werden, erdrückend. Genauer gesagt kann es einen Kompromiss zwischen der kleinsten Abmessung eines Merkmals, das in einem Halbleiterstapel strukturiert ist (der kritischen Abmessung) und der Beabstandung zwischen solchen Merkmalen geben.
  • Figurenliste
    • 1A stellt Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B stellt Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2A-2G stellen Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3A und 3B stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Multi-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren.
    • 3C-3F stellen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren.
    • 3G und 3H stellen Draufsichten gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur in ausgewählten Gate-Leitungs-Schnittpositionen repräsentieren.
    • 31 stellt beispielhafte Maskensplitting-Schaltbilder für ein Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 4A-4J stellen Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 stellt eine Querschnittansicht einer nicht-planaren Integrierte-Schaltung-Struktur, aufgenommen entlang einer Gate-Leitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6 stellt Querschnittsansichten dar, die durch Nanodrähte und Finnen für eine Nicht-Endabdeckungs-Architektur (linke Seite (a)) gegenüber einer selbstjustierten Gate-Endabdeckungs- (SAGE-; self-aligned gate endcap) Architektur (rechte Seite (b)) gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung aufgenommen wurden.
    • 7 stellt Querschnittsansichten gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer selbstjustierten Gate-Endabdeckungs- (SAGE-) Struktur mit Gate-All-Around-Bauelementen repräsentieren.
    • 8A stellt eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Integrierte-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 8B stellt eine Querschnitts-Source- oder -Drain-Ansicht der Nanodraht-basierten Integrierte-Schaltung-Struktur von 8A, wie entlang der a-a'-Achse aufgenommen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 8C stellt eine Querschnitts-Kanal-Ansicht der Nanodraht-basierten Integrierte-Schaltung-Struktur von 8A, aufgenommen entlang der b-b'-Achse, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 9 stellt eine Rechenvorrichtung gemäß einer Implementierung eines Ausführungsbeispiels der Offenbarung dar.
    • 10 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Es werden Gate-All-Around-Integrierte-Schaltung-Strukturen mit Vor-Abstandshalter-Abscheidung-geschnittenen Gates beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrations- und Materialvorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale wie beispielsweise Integrierte-Schaltung-Entwurfslayouts nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig zu verunklaren. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, beispielhafte Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zu Referenzzwecken verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere,r,s“, „untere,r,s“, „über“ und „unter“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Lage von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben eigens erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Hierin beschriebene Ausführungsbeispiele können sich auf Front-End-of-Line- (FEOL-; front-end-of-line) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Integrierte-Schaltung- (IC-; integrated circuit) Herstellung, wobei die einzelnen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände usw.) in dem/der Halbleitersubstrat oder -schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht umfassend) der Abscheidung von Metall-Verbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z. B. ohne irgendwelche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line-(BEOL-; back end of line) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wobei die einzelnen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z.B. der/den Metallisierungsschicht oder -schichten, verbunden werden. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), Verbindungsdrähte, Vias und Dielektrikumsstrukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können auf FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios dargestellt sein kann, können solche Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, solche Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Ein oder mehrere hierin beschriebene Ausführungsbeispiele beziehen sich auf Gate-All-Around-Bauelemente, die unter Verwendung eines Poly-(Gate-)Schnitts hergestellt werden, der vor der Gate-Abstandshalter-Abscheidung implementiert wird, z.B. für Gates, die über Stapeln von Nanodrähten liegen. Sofern nicht anders angegeben, versteht es sich, dass ein Verweis auf Nanodrähte Nanodrähte oder Nanobänder anzeigen kann.
  • Um den Zusammenhang bereitzustellen: Es kann schwierig sein, einen sehr schmalen Poly(gate)schnitt (PCT) in einer späteren Stufe eines Prozessablaufs zu erstellen, z.B. in einer Stufe nach der Gate-Abstandshalter-Abscheidung. Es kann erforderlich sein, schmale und breite PCTs aufzuteilen und in getrennten Operationen in einem Prozessablauf durchzuführen. Außerdem erweist es sich als viel einfacher, zwei Gates mit einem schmalen Poly-Schnitt (PCT) zu trennen als andere untersuchte Ansätze.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung, die sich mit den oben skizzierten Problemen befassen, werden Ansätze für die Implementierung eines schmalen PCT-Schnitts beschrieben, der nach der Hartmaske-(HM-) Strukturierung oder unmittelbar nach dem Poly- (PLY-) Ätzen erfolgt, z.B. unmittelbar nach dem Ätzen, das zur Strukturierung von Gate-Leitungen, wie z.B. Dummy-Polysilizium-Gate-Leitungen, die letztendlich in einem Gate-Austausch-Prozess verwendet werden, verwendet wird. Bei einem Ausführungsbeispiel wird nach der Abstandshalter-Abscheidung ein PCT Ende-zu-Ende (ETE) unter Verwendung einer Abstandshalterabscheidungsoperation, z.B. einer Gate-Abstandshalter-Abscheidung, überbrückt. Der Ansatz kann den Prozessablauf vereinfachen und PCT für sehr kleine PCT-Schnitte ermöglichen. Bei einem Ausführungsbeispiel wird ein schmaler PCT während des PLY-Ätzens strukturiert, was eine große Skalierung ermöglicht, bei der eine Sehr-Kleiner-PCT-Kritische Abmessung (CD; critical dimension) erreicht werden kann; breite PCT-Plugs können immer noch gleichzeitig mit einem anschließenden Finnen-Trim-Isolations- (FTI-) oder Finnen-Durchgangs-Isolations- (through fin isolation) Ansatz strukturiert werden.
  • Vorteile zum Implementieren der hierin beschriebenen Ansätze umfassen, dass es kosteneffektiver sein kann, PCT-Vor-Abstandshalter-Ätzen hinzuzufügen und dann einen Standardprozessablauf durchzuführen. Die isotrope Si-Entfernung kann derart durchgeführt werden, dass kein Si in den Gates zurückbleibt, da der Prozess unabhängig von dem PLY-Profil ist. Außerdem gibt es möglicherweise durch den schmalen Poly-Schnitt-Prozess keinen Gate-Höhen-Verlust.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung erfolgt ein PCT-Maskensplitting in alle schmalen Schnitte, und alle breiteren PCT-Schnitte gehen dann an die FTI-Maske. Als Beispiel stellt 1A Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 1B stellt Querschnittsansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Unter Bezugnahme auf Teil (i) von 1A umfasst eine Ausgangsstruktur 100 eine erste Finne 104A, die eine Mehrzahl von horizontalen Nanodrähten 108 (die Nanobänder sein können) umfasst, und eine zweite Finne 104B, die eine Mehrzahl von horizontalen Nanodrähten 108 (die Nanobänder sein können) umfasst, über einem Substrat 102. Die erste Finne 104A und die zweite Finne 104B können über jeweiligen Hohlräumen 111 über jeweiligen Teilfinnen- (Sub-Fin) Abschnitten des Substrats 102 sein, wobei die Teilfinnen-Abschnitte durch Flache-Grabenisolations- (STI-; shallow trench isolation) Strukturen 106 getrennt sind. Die erste Finne 104A und die zweite Finne 104B können jeweils ein dazwischenliegendes Opfermaterial 110 zwischen der Mehrzahl von horizontalen Nanodrähten 108 umfassen. Gate-Leitungen 112, z.B. Polysilizium-Opfer-Gate-Leitungen, sind über der ersten Finne 104A und der zweiten Finne 104B. Die Gate-Leitungen 112 können, wie gezeigt ist, eine auf denselben befindliche Hartmaske 114 umfassen. Ein schmaler Poly-Schnitt 116 wird als Graben in einer der Gate-Leitungen 112 zwischen der ersten Finne 104A und der zweiten Finne 104B gebildet. Unter Bezugnahme auf Teil (ii) von 1A umfasst eine Struktur 120 ein Abstandshaltermaterial, das über der Ausgangsstruktur 100 gebildet wird. Das Abstandshaltermaterial umfasst einen Abschnitt 122A über und entlang der Seitenwände der Gate-Leitungen 112 und einen zweiten Abschnitt 122B in dem schmalen Poly-Schnitt 116. Es versteht sich, dass das anschließende Abstandshalter-Material-Ätzen so implementiert werden kann, dass der Abschnitt 122A nur entlang der Seitenwände der Gate-Leitungen 112 verbleibt, während der zweite Abschnitt 122B in dem schmalen Poly-Schnitt 116 verbleibt. Der zweite Abschnitt 122B in dem schmalen Poly-Schnitt 116 kann als schmaler Gate-Plug oder schmaler Poly-Schnitt-Plug bezeichnet werden.
  • Unter Bezugnahme auf Teil (i) von 1B zeigt eine Struktur 150 die Struktur 120 von 1A nach einer Verarbeitung, die Grabenkontakte oder Dummy-Grabenkontaktstrukturen 156 zwischen den Gate-Leitungen 112 bereitstellte. Eine strukturierte Maske 152 wird über der Struktur gebildet und ein breiter Poly-Schnitt 154 wird als Graben in einer der Gate-Leitungen 112 gebildet. Bei einem Ausführungsbeispiel wird der breite Poly-Schnitt 154 in derselben Gate-Leitung 112 gebildet und ist benachbart zu dem schmalen Gate-Plug oder dem schmalen Poly-Schnitt-Plug 122B an. Bezug nehmend auf Teil (ii) von 1B wird eine Struktur 160 gebildet, indem ein Dielektrikumsmaterial über der Struktur 150 abgeschieden wird, um einen breiten Gate-Plug oder breiten Poly-Schnitt-Plug 162 zu bilden. Bei einem Ausführungsbeispiel ist der breite Gate-Plug oder breite Poly-Schnitt-Plug 162 in Kontakt mit dem schmalen Gate-Plug oder schmalen Poly-Schnitt-Plug 122B, wie gezeigt ist.
  • Bei einem beispielhaften Prozessablauf stellen die 2A-2G Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. Bei jeder Operation wird eine Source/Drain-Neigungs-(S/D-Neigungs-) Ansicht, eine Gate-Neigungs-Ansicht und eine Through-Trimm-Isolationsfinnen- (Thru-FTI-Finne-) Ansicht bereitgestellt.
  • Unter Bezugnahme auf 2A umfasst eine Ausgangsstruktur 200 eine erste Finne 204A, die eine Mehrzahl von horizontalen Nanodrähten 208 (die Nanobänder sein können) umfasst, und eine zweite Finne 204B, die eine Mehrzahl von horizontalen Nanodrähten 208 (die Nanobänder sein können) umfasst, über einem Substrat 202. Die erste Finne 204A und die zweite Finne 204B können über jeweiligen Hohlräumen 211 über jeweiligen Teilfinnen-Abschnitten des Substrats 202 sein, wobei die Teilfinnen-Abschnitte durch Flache-Grabenisolations- (STI-) Strukturen 206 getrennt sind. Die erste Finne 204A und die zweite Finne 204B können jeweils ein dazwischenliegendes Opfermaterial 210 zwischen der Mehrzahl von horizontalen Nanodrähten 208 umfassen. Gate-Leitungen 212, z.B. Polysilizium-Opfer-Gate-Leitungen, sind über der ersten Finne 204A und der zweiten Finne 204B. Die Gate-Leitungen 212 können, wie gezeigt ist, eine auf denselben befindliche Hartmaske 214 umfassen. Ein schmaler Poly-Schnitt 216 wird als Graben in einer der Gate-Leitungen 212 zwischen der ersten Finne 204A und der zweiten Finne 204B gebildet.
  • Bezug nehmend auf 2B wird ein Abstandshalter-Material über der Ausgangsstruktur 200 gebildet. Das Abstandshaltermaterial umfasst einen Abschnitt 218A über und entlang der Seitenwände der Gate-Leitungen 212 und einen zweiten Abschnitt 218B in dem schmalen Poly-Schnitt 216.
  • Bezug nehmend auf 2C ist eine Helmschicht 220 über der Struktur von 2B gebildet. Das Abstandshalter-Material-Ätzen wird dann so implementiert, dass ein Abschnitt 218A' des Abschnitts 218A nur entlang der Seitenwände der Gate-Leitungen 212 verbleibt, während der zweite Abschnitt 218B in dem schmalen Poly-Schnitt 216 verbleibt. Der zweite Abschnitt 218B in dem schmalen Poly-Schnitt 216 kann als schmaler Gate-Plug oder schmaler Poly-Schnitt-Plug bezeichnet werden, wie in 2D gezeigt ist.
  • Bezug nehmend auf 2E werden epitaktische Source- oder Drain-Strukturen 223 gebildet, Grabenkontakte oder Dummy-Grabenkontaktstrukturen 222 werden zwischen den Gate-Leitungen 212 gebildet und eine Planarisierungsoperation wird durchgeführt, um die Hartmaske 214 und den schmalen Gate-Plug oder schmalen Poly-Schnitt-Plug 218B freizulegen. Es versteht sich, dass die Poly-Schnitt-Verarbeitung in dieser Stufe abgeschlossen sein kann. In diesem Fall kann die nachfolgende Verarbeitung als nächstes eine Gate-Austausch- und Nanodraht-Freigabe-Verarbeitung umfassen. Alternativ können auch spätere, breitere Schnitte gebildet werden. Bei einem solchen Beispiel werden dann eine erste strukturierte Maske 224 und eine zweite strukturierte Maske 226 über der Struktur von 2E gebildet, wie in 2F gezeigt ist.
  • Bezug nehmend auf 2G wird ein breiter Poly-Schnitt als Graben in einer der Gate-Leitungen 212 gebildet (z.B. wie oben in Verbindung mit 1B beschrieben), und ein Dielektrikumsmaterial wird abgeschieden, um einen breiten Gate-Plug oder breiten Poly-Schnitt-Plug 228 zu bilden, und dann wird eine Planarisierung und Maskenentfernung durchgeführt. Bei einem Ausführungsbeispiel ist der breite Gate-Plug oder breite Poly-Schnitt-Plug 228 in Kontakt mit dem schmalen Gate-Plug oder schmalen Poly-Schnitt-Plug 218B, wie gezeigt ist. Es wird darauf hingewiesen, dass die nachfolgende Verarbeitung als nächstes eine Gate-Austausch- und Nanodraht-Freigabe-Verarbeitung umfassen kann.
  • Bezug nehmend wiederum auf 2E umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine Integrierte-Schaltung-Struktur eine vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten. Ein erster Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein zweiter Gate-Stapel ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des zweiten Gate-Stapels ist von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  • Bezug nehmend wiederum auf 2G umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine Integrierte-Schaltung-Struktur eine vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten. Ein Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein Gate-Plug ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des Gate-Plugs ist von einem Ende des Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur mit einem ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des Gate-Stapels bildet, einem zweiten Abschnitt, der einen Abstandshalter entlang der Seitenwände des Gate-Plugs bildet, und einem dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist. Bei einem Ausführungsbeispiel ist eine Naht zwischen dem dritten Abschnitt der Dielektrikumsstruktur und dem Gate-Plug.
  • Bei einem anderen Aspekt wird Finnen-Trimm-Isolation (FTI) und Einzel-Gate-Beabstandung für isolierte Finnen beschrieben. Nicht-planare Transistoren, die eine Finne aus Halbleitermaterial nutzen, die von einer Substratoberfläche hervorsteht, setzen eine Gate-Elektrode ein, die sich um zwei, drei oder sogar alle Seiten der Finne wickelt (d.h. Dual-Gate, Tri-Gate, Nanodraht-Transistoren). Source- und Drain-Regionen sind dann üblicherweise in der Finne gebildet oder als wieder aufgewachsene Abschnitte der Finne, auf jeder Seite der Gate-Elektrode. Um eine Source- oder Drain-Region eines ersten, nicht-planaren Transistors von einer Source- oder Drain-Region eines benachbarten zweiten nicht-planaren Transistors zu isolieren, kann ein Zwischenraum oder Raum zwischen zwei benachbarten Finnen gebildet werden. Ein solcher Isolationszwischenraum erfordert in der Regel ein maskiertes Ätzen irgendeiner Art. Sobald sie isoliert sind, wird ein Gate-Stapel dann über den einzelnen Finnen strukturiert, wiederum üblicherweise mit einem maskierten Ätzen irgendeiner Art (z.B. einem Leitungs-Ätzen oder einem Öffnungs-Ätzen, abhängig von der spezifischen Implementierung).
  • Ein potenzielles Problem bei den oben beschriebenen Finnen-Isolationstechniken ist, dass die Gates mit den Enden der Finnen nicht selbstjustiert sind, und eine Ausrichtung der Gate-Stapel-Struktur mit der Halbleiterfinnen-Struktur auf einer Überlagerung dieser zwei Strukturen basiert. Als solches werden lithographische Überlagerungstoleranzen in die Dimensionierung der Halbleiterfinne und des Isolationszwischenraums addiert, wobei die Finnen von größerer Länge und die Isolationszwischenräume größer sein müssen, als sie es anderweitig für eine gegebene Ebene einer Transistor-Funktionalität wären. Bauelement-Architekturen und Herstellungstechniken, die eine solche Überdimensionierung reduzieren, bieten daher höchst vorteilhafte Verbesserungen bei der Transistordichte.
  • Ein anderes potenzielles Problem mit den vorangehend beschriebenen Finnen-Isolationstechniken ist, dass Spannung in der Halbleiterfinne, die erwünscht ist zum Verbessern der Trägermobilität, aus der Kanalregion des Transistors verloren gehen kann, wo zu viele Finnen-Oberflächen während der Herstellung frei gelassen werden, wodurch erlaubt wird, dass sich die Finnen-Spannung entspannt. Bauelement-Architekturen und Herstellungstechniken, die höhere Niveaus einer erwünschten Finnen-Spannung beibehalten, bieten daher vorteilhafte Verbesserungen bei der Nicht-Planarer-Transistor-Performance.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung werden hierin Gate-Durchgangs-Finnenisolations-Architekturen und -Techniken beschrieben. Bei den dargestellten exemplarischen Ausführungsbeispielen sind nicht-planare Transistoren in einem mikroelektronischen Bauelement, wie beispielsweise einer integrierten Schaltung (IC; integrated circuit), voneinander auf eine Weise isoliert, die selbstjustiert mit Gate-Elektroden der Transistoren ist. Obwohl Ausführungsbeispiele der vorliegenden Offenbarung praktisch auf irgendeine IC anwendbar sind, die nicht-planare Transistoren verwendet, umfassen exemplarische ICs, sind aber nicht beschränkt auf, Mikroprozessorkerne, umfassend Logik- und Speicher- (SRAM-) Abschnitte, RFICs (z.B. drahtlose ICs, umfassend digitale Basisband- und analoge Front-End-Module) und Leistungs-ICs.
  • Bei Ausführungsbeispielen sind zwei Enden von benachbarten Halbleiterfinnen elektrisch voneinander isoliert, mit einer Isolationsregion, die relativ zu Gate-Elektroden positioniert ist, mit der Verwendung von nur einer Strukturierungsmaskenebene. Bei einem Ausführungsbeispiel wird eine einzelne Maske eingesetzt, um eine Mehrzahl von Opfer-Platzhalterstreifen eines festen Abstands zu bilden, wobei eine erste Teilmenge der Platzhalterstreifen eine Position oder Abmessung von Isolationsregionen definiert, während eine zweite Teilmenge der Platzhalterstreifen eine Position oder Abmessung einer Gate-Elektrode definiert. Bei bestimmten Ausführungsbeispielen wird die erste Teilmenge von Platzhalterstreifen entfernt und Isolationsschnitte werden in die Halbleiterfinnen in den Öffnungen gemacht, die aus der Erste-Teilmenge-Entfernung resultieren, während die zweite Teilmenge der Platzhalterstreifen letztlich durch Nicht-Opfer-Gate-Elektroden-Stapel ersetzt wird. Da eine Teilmenge aus Platzhaltern, die für den Gate-Elektrode-Austausch verwendet wird, eingesetzt wird, um die Isolationsregionen zu bilden, wird das Verfahren und die daraus resultierende Architektur hierin als „Gate-Durchgangs-“ Isolation bezeichnet. Ein oder mehrere Gate-Durchgangs-Isolations-Ausführungsbeispiele, die hierin beschrieben sind, können zum Beispiel höhere Transistordichten und höhere Pegel einer vorteilhaften Transistorkanalspannung ermöglichen.
  • Wenn die Isolation nach Platzierung oder Definition der Gate-Elektrode definiert ist, kann eine größere Transistordichte erreicht werden, da Finnen-Isolier-Dimensionierung und -Platzierung genau im Abstand zu den Gate-Elektroden vorgenommen werden können, so dass sowohl Gate-Elektroden als auch Isolationsregionen ganzzahlige Mehrfache eines minimalen Merkmalsabstands einer einzelnen Maskierungsebene sind. Bei weiteren Ausführungsbeispielen, bei denen die Halbleiterfinne eine Gitter-Fehlanpassung mit einem Substrat aufweist, auf dem die Finne angeordnet ist, werden größere Spannungsgrade beibehalten durch Definieren der Isolation nach Platzierung oder Definition der Gate-Elektrode. Für solche Ausführungsbeispiele sind andere Merkmale des Transistors (wie beispielsweise die Gate-Elektrode und hinzugefügte Source- oder Drain-Materialien), die vor Enden der Finne gebildet sind, definiert, um beim mechanischen Beibehalten der Finnenspannung zu helfen, nachdem ein Isolationsschnitt in die Finne gemacht wurde.
  • Um mehr Kontext bereitzustellen, kann die Transistorskalierung von einer dichteren Packung von Zellen innerhalb des Chips profitieren. Momentan sind die meisten Zellen von ihren Nachbarn durch zwei oder mehr Dummy-Gates getrennt, die vergrabene Finnen aufweisen. Die Zellen werden isoliert durch Ätzen der Finnen unter diesen zwei Dummy-Gates, die eine Zelle mit der anderen verbinden. Ein Skalieren kann wesentlich profitieren, wenn die Anzahl von Dummy-Gates, die benachbarte Zellen trennen, von zwei oder mehr auf eines reduziert werden können. Wie oben erklärt wurde, erfordert eine Lösung zwei oder mehr Dummy-Gates. Die Finnen unter den zwei oder mehr Dummy-Gates werden während einer Finnen-Strukturierung geätzt. Ein potentielles Problem bei einem solchen Ansatz ist, dass Dummy-Gates Raum auf dem Chip verbrauchen, der für die Zellen verwendet werden kann. Bei einem Ausführungsbeispiel ermöglichen die hierin beschriebenen Ansätze die Verwendung von nur einem einzelnen Dummy-Gate zum Trennen benachbarter Zellen.
  • Bei einem Ausführungsbeispiel ist ein Finnen-Trimm-Isolationsansatz als ein selbstjustiertes Strukturierungsschema implementiert. Hier werden die Finnen unter einem einzelnen Gate herausgeätzt. Somit können benachbarte Zellen durch ein einzelnes Dummy-Gate getrennt werden. Vorteile eines solchen Ansatzes können ein Einsparen von Raum auf dem Chip und Erlauben von mehr Rechenleistung für einen gegebenen Bereich umfassen. Der Ansatz kann auch erlauben, dass ein Finnen-Trimmen bei einer Teil-Finnen-Abstands-Distanz ausgeführt wird.
  • Zu Vergleichszwecken stellen 3A und 3B Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Multi-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren.
  • Bezug nehmend auf 3A ist eine Mehrzahl von Finnen 302 gezeigt, die eine Länge entlang einer ersten Richtung 304 aufweisen. Ein Gitter 306 mit Beabstandungen 307 dazwischen, die Positionen zum schließlichen Bilden einer Mehrzahl von Gate-Leitungen definieren, ist entlang einer zweiten Richtung 308 orthogonal zu der ersten Richtung 304 gezeigt.
  • Bezug nehmend auf 3B wird ein Abschnitt der Mehrzahl von Finnen 302 geschnitten (z. B. durch einen Ätzprozess entfernt), um Finnen 310 zu hinterlassen, die einen Schnitt 312 in denselben aufweisen. Eine Isolationsstruktur, die schließlich in dem Schnitt 312 gebildet wird, weist daher eine Abmessung von mehr als einer einzelnen Gate-Leitung auf, z. B. eine Abmessung von drei Gate-Leitungen 306. Dementsprechend werden Gate-Strukturen, die schließlich entlang der Positionen der Gate-Leitungen 306 gebildet werden, zumindest teilweise über einer Isolationsstruktur gebildet, die in dem Schnitt 312 gebildet ist. Somit ist der Schnitt 312 ein relativ weiter Finnen-Schnitt.
  • 3C-3F stellen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren.
  • Bezug nehmend auf 3C umfasst ein Verfahren zum Herstellen einer Integrierte-Schaltung-Struktur ein Bilden einer Mehrzahl von Finnen 322, wobei Einzelne der Mehrzahl von Finnen 322 eine längste Abmessung entlang einer ersten Richtung 324 aufweisen. Eine Mehrzahl von Gate-Strukturen 326 ist über der Mehrzahl von Finnen 322, wobei einzelne der Gate-Strukturen 326 eine längste Abmessung entlang einer zweiten Richtung 328 orthogonal zu der ersten Richtung 324 aufweisen. Bei einem Ausführungsbeispiel sind die Gate-Strukturen 326 Opfer- oder Dummy-Gate-Leitungen, z.B. hergestellt aus polykristallinem Silizium. Bei einem Ausführungsbeispiel ist die Mehrzahl von Finnen 322 Silizium-Finnen und ist durchgehend mit einem Abschnitt eines darunterliegenden Siliziumsubstrats.
  • Bezug nehmend auf 3D wird eine Dielektrikumsmaterialstruktur 330 zwischen Benachbarten der Mehrzahl von Gate-Strukturen 326 gebildet.
  • Bezug nehmend auf 3E ist ein Abschnitt 332 von einer der Mehrzahl von Gate-Strukturen 326 entfernt, um einen Abschnitt 334 von jeder der Mehrzahl von Finnen 322 freizulegen. Bei einem Ausführungsbeispiel umfasst das Entfernen des Abschnitts 332 der einen der Mehrzahl von Gate-Strukturen 326 ein Verwenden eines lithographischen Fensters 336, das breiter ist als eine Breite 338 des Abschnitts 332 der einen der Mehrzahl von Gate-Strukturen 326.
  • Bezug nehmend auf 3F wird der freiliegende Abschnitt 334 von jeder der Mehrzahl von Finnen 322 entfernt, um eine Schnittregion 340 zu bilden. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt 334 von jeder der Mehrzahl von Finnen 322 unter Verwendung eines Trocken- oder Plasma-Ätzprozesses entfernt. Bei einem Ausführungsbeispiel umfasst das Entfernen des freiliegenden Abschnitts 334 von jeder der Mehrzahl von Finnen 322 ein Ätzen in eine Tiefe, die geringer ist als eine Höhe der Mehrzahl von Finnen 322. Bei einem solchen Ausführungsbeispiel ist die Tiefe größer als eine Tiefe von Source- oder Drain-Regionen bei der Mehrzahl von Finnen 322. Bei einem Ausführungsbeispiel ist die Tiefe tiefer als eine Tiefe eines aktiven Abschnitts der Mehrzahl von Finnen 322, um einen Isolationsspielraum bereitzustellen. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt 334 von jeder der Mehrzahl von Finnen 322 ohne Ätzen oder ohne wesentliches Ätzen der Source- oder Drain-Regionen (wie beispielsweise epitaktische Source- oder Drain-Regionen) der Mehrzahl von Finnen 322 entfernt. Bei einem solchen Ausführungsbeispiel wird der freiliegende Abschnitt 334 von jeder der Mehrzahl von Finnen 322 ohne laterales Ätzen oder ohne Source- oder Drain-Regionen (wie beispielsweise epitaktische Source- oder Drain-Regionen) der Mehrzahl von Finnen 322 wesentlich lateral zu ätzen entfernt. Bei einem Ausführungsbeispiel wird die Schnittregion 340 schließlich mit einer Isolationsschicht gefüllt, z.B. an Positionen des entfernten Abschnitts 334 von jeder der Mehrzahl von Finnen 322, um eine „Poly-Schnitt“- oder „Plug“-Struktur zu bilden.
  • Bei einem Ausführungsbeispiel wird der Prozess der 3C-3F in oder zusammen mit einem Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatz verwendet, wie beispielsweise in Verbindung mit 1A, 1B und 2A-2G beschrieben ist.
  • Bei einem anderen Aspekt kann es eine Beziehung zwischen Positionen, wo Gate-Leitungs-Schnitte (Poly-Schnitte) gemacht werden und Finnen-Trimm-Isolations- (FTI-) Lokale Finnenschnitte gemacht werden, geben. Bei einem Ausführungsbeispiel werden lokale FTI-Finnenschnitte nur an Positionen gemacht, wo Poly-Schnitte gemacht werden. Bei einem solchen Ausführungsbeispiel jedoch wird ein FTI-Schnitt nicht notwendigerweise an jeder Position gemacht, wo ein Poly-Schnitt gemacht wird.
  • 3G und 3H stellen Draufsichten gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur in ausgewählten Gate-Leitungs-Schnittpositionen repräsentieren.
  • Bezug nehmend auf 3G umfasst ein Verfahren zum Herstellen einer Integrierte-Schaltung-Struktur ein Bilden einer Mehrzahl von Finnen 352, wobei Einzelne der Mehrzahl von Finnen 352 eine längste Abmessung entlang einer ersten Richtung 354 aufweisen. Eine Mehrzahl von Gate-Strukturen 356 ist über der Mehrzahl von Finnen 352, wobei Einzelne der Gate-Strukturen 356 eine längste Abmessung entlang einer zweiten Richtung 358 orthogonal zu der ersten Richtung 354 aufweisen. Bei einem Ausführungsbeispiel sind die Gate-Strukturen 356 Opfer- oder Dummy-Gate-Leitungen, z.B. hergestellt aus polykristallinem Silizium. Bei einem Ausführungsbeispiel sind die Mehrzahl von Finnen 352 Silizium-Finnen und sind durchgehend mit einem Abschnitt eines darunterliegenden Siliziumsubstrats.
  • Bezug nehmend wiederum auf 3G wird eine Dielektrikumsmaterialstruktur 360 zwischen Benachbarten der Mehrzahl von Gate-Strukturen 356 gebildet. Abschnitte 362 und 363 von zwei der Mehrzahl von Gate-Strukturen 356 werden entfernt, um Abschnitte von jeder der Mehrzahl von Finnen 352 freizulegen. Bei einem Ausführungsbeispiel umfasst das Entfernen der Abschnitte 362 und 363 der zwei der Gate-Strukturen 356 ein Verwenden eines lithographischen Fensters, das breiter ist als eine Breite von jedem der Abschnitte 362 und 363 der Gate-Strukturen 356. Der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 352 an Position 362 wird entfernt, um eine Schnittregion 370 zu bilden. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 352 unter Verwendung eines Trocken- oder Plasma-Ätzprozesses entfernt. Der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 352 an Position 363 wird im Hinblick auf eine Entfernung maskiert. Bei einem Ausführungsbeispiel repräsentiert die Region 362/370 sowohl einen Poly-Schnitt als auch einen lokalen FTI-Finnenschnitt. Die Position 363 stellt jedoch nur einen Poly-Schnitt dar. Bezug nehmend auf 3H werden die Position 362/370 des Poly-Schnittes und lokalen FTI-Finnenschnittes und die Position 363 des Poly-Schnittes mit Isolierstrukturen 380 gefüllt, wie beispielsweise dielektrischen Plugs oder „Poly-Schnitt“- oder „Plug“- Strukturen.
  • Bei einem Ausführungsbeispiel wird der Prozess der 3G-3H in oder zusammen mit einem Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatz verwendet, wie beispielsweise in Verbindung mit 1A, 1B und 2A-2G beschrieben ist.
  • 31 stellt beispielhafte Maskensplitting-Schaltbilder für ein Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 31 umfasst eine Maske 390 ein breites PCT-Merkmal 391 zwischen Strukturen 392. Eine Maske 393 umfasst schmale PCT-Merkmale 394 (z.B. ein Vor-Abstandshalter-Merkmal) zwischen Strukturen 395. Eine Maske 396 umfasst ein PCT/FTI-Merkmal 397 zwischen Strukturen 398. Bei einem Ausführungsbeispiel werden Masken aus 31 in einem Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatz verwendet, wie beispielsweise in Verbindung mit 1A, 1B und 2A-2G beschrieben ist.
  • Es versteht sich, dass die hierin beschriebenen Ausführungsbeispiele auch andere Implementierungen umfassen können, wie beispielsweise Nanodrähte und/oder Nanobänder mit verschiedenen Breiten, Dicken und/oder Materialien, umfassend aber nicht beschränkt auf Si und SiGe. Zum Beispiel können Gruppe III-V-Materialien verwendet werden.
  • Es versteht sich, dass bei einem bestimmten Ausführungsbeispiel Nanodrähte oder Nanobänder oder dazwischenliegende Opferschichten Silizium umfassen können. Wie durchgängig verwendet, kann eine Siliziumschicht verwendet werden, um ein Siliziummaterial zu beschreiben, das eine sehr beträchtliche Menge, wenn nicht sogar ausschließlich, Silizium umfasst. Es versteht sich jedoch, dass praktisch 100 % reines Si schwer zu bilden sein kann und somit einen winzigen Prozentsatz Kohlenstoff, Germanium oder Zinn umfassen könnte. Solche Verunreinigungen können als eine unvermeidliche Verunreinigung oder Komponente während der Abscheidung von Si umfasst sein, oder können das Si bei der Diffusion während der Nach-Abscheidungs-Verarbeitung „verunreinigen“. Als solche können hierin beschriebene Ausführungsbeispiele, die auf eine Siliziumschicht gerichtet sind, eine Siliziumschicht umfassen, die eine relativ kleine Menge, z.B. ein „Verunreinigungs“-Niveau, Nicht-Si-Atome oder -Spezies, wie beispielsweise Ge, C oder Sn, umfasst. Es versteht sich, dass eine Siliziumschicht, wie hierin beschrieben, undotiert sein kann oder mit Dotierstoffatomen wie beispielsweise Bor, Phosphor oder Arsen dotiert sein kann.
  • Es versteht sich, dass bei einem bestimmten Ausführungsbeispiel Nanodrähte oder Nanobänder oder dazwischenliegende Opferschichten Silizium-Germanium umfassen können. Wie durchgehend verwendet, kann eine Silizium-Germanium-Schicht verwendet werden, um ein Silizium-Germanium-Material zu beschreiben, das wesentliche Anteile von sowohl Silizium als auch Germanium umfasst wie beispielsweise zumindest 5 % von beiden. Bei einigen Ausführungsbeispielen ist die Germaniummenge größer als die Siliziummenge. Bei bestimmten Ausführungsbeispielen umfasst eine Silizium-Germanium-Schicht etwa 60 % Germanium und etwa 40 % Silizium (Si40Ge60). Bei anderen Ausführungsbeispielen ist die Menge an Silizium größer als die Menge an Germanium. Bei bestimmten Ausführungsbeispielen umfasst eine Silizium-Germanium-Schicht etwa 30% Germanium und etwa 70% Silizium (Si70Ge30). Es versteht sich, dass praktisch 100 % reines Silizium-Germanium (allgemein als SiGe bezeichnet) schwer zu bilden sein kann und somit einen winzigen Prozentsatz Kohlenstoff oder Zinn umfassen könnte. Solche Verunreinigungen können als eine unvermeidliche Verunreinigung oder Komponente während der Abscheidung von SiGe umfasst sein oder können das SiGe bei der Diffusion während der Nach-Abscheidungs-Verarbeitung „verunreinigen“. Somit können hierin beschriebene Ausführungsbeispiele, die auf eine Silizium-Germanium-Schicht gerichtet sind, eine Silizium-Germanium-Schicht umfassen, die eine relativ kleine Menge, z.B. ein „Verunreinigungs“-Niveau, Nicht-Ge- und Nicht-Si-Atome oder - Spezies, wie beispielsweise Kohlenstoff oder Zinn, umfasst. Es versteht sich, dass eine Silizium-Germanium-Schicht, wie hierin beschrieben, undotiert sein kann oder mit Dotierstoffatomen, wie beispielsweise Bor, Phosphor oder Arsen, dotiert sein kann.
  • Nachfolgend werden verschiedene Bauelemente und Verarbeitungsschemata beschrieben, die verwendet werden können, um ein Bauelement herzustellen, das mit einem Vor-Abstandshalter-Abscheidungs-geschnittenes-Gate integriert werden kann. Es versteht sich, dass es nicht erforderlich ist, dass die beispielhaften Ausführungsbeispiele notwendigerweise alle beschriebenen Merkmale erfordern, oder diese mehr Merkmale umfassen können als beschrieben sind. Zum Beispiel kann die Nanodraht-Freigabe-Verarbeitung durch einen Gate-Austausch-Graben durchgeführt werden. Beispiele solcher Freigabeprozesse werden nachfolgend beschrieben. Zusätzlich kann, in einem wieder anderen Aspekt, die Backend- (BE) Verbindungs-Skalierung aufgrund der Strukturierungskomplexität zu einer geringeren Performance und höheren Herstellungskosten führen. Die hierin beschriebenen Ausführungsbeispiele können implementiert sein, um eine Vorderseiten- und Rückseiten-Verbindungs-Integration für Nanodraht-Transistoren zu ermöglichen. Hierin beschriebene Ausführungsbeispiele können einen Ansatz bereitstellen, um einen relativ breiteren Verbindungsabstand zu erreichen. Das Ergebnis können eine verbesserte Produkt-Performance und niedrigere Strukturierungskosten sein. Ausführungsbeispiele können implementiert werden, um eine robuste Funktionalität von skalierten Nanodraht- oder Nanoband-Transistoren mit geringer Leistung und hoher Performance zu ermöglichen.
  • Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind gerichtete duale epitaktische (EPI) Verbindungen für Nanodraht- oder Nanoband-Transistoren unter Verwendung von teilweiser Source- oder Drain- (SD) und asymmetrischer Grabenkontakt- (TCN; trench contact) Tiefe. Bei einem Ausführungsbeispiel wird eine Integrierte-Schaltung-Struktur durch ein Bilden von Source-Drain-Öffnungen von Nanodraht/Nanoband-Transistoren, die teilweise mit SD-Epitaxie gefüllt sind, hergestellt. Ein Rest der Öffnung wird mit einem leitfähigen Material gefüllt. Tiefe Grabenbildung auf einer von der Source- oder Drain-Seite ermöglicht den direkten Kontakt zu einer Rückseiten-Verbindungs-Ebene.
  • Bei einem beispielhaften Prozessablauf zum Herstellen eines Gate-All-Around-Bauelements einer Gate-All-Around-Integrierte-Schaltung-Struktur stellen 4A-4J Querschnittsansichten, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Gate-All-Around-Integrierte-Schaltung-Struktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 4A umfasst ein Verfahren zum Herstellen einer Integrierte-Schaltung-Struktur ein Bilden eines Ausgangsstapels, der abwechselnde Opferschichten 404 und Nanodrähte 406 über einer Finne 402, wie beispielsweise einer Silizium-Finne, umfasst. Die Nanodrähte 406 können als eine vertikale Anordnung von-Nanodrähten bezeichnet werden. Über den abwechselnden Opferschicht 404 und Nanodrähten 406 kann, wie gezeigt ist, eine Schutzabdeckung 408 gebildet werden. Unter den abwechselnden Opferschichten 404 und Nanodrähten 406 können, wie ebenfalls gezeigt ist, eine entspannte Pufferschicht 452 und eine Defektmodifikationsschicht 450 gebildet werden.
  • Bezug nehmend auf 4B ist ein Gate-Stapel 410 über der vertikalen Anordnung von horizontalen Nanodrähten 406 gebildet. Abschnitte der vertikalen Anordnung von horizontalen Nanodrähten 406 werden dann durch Entfernen von Abschnitten der Opferschichten 404 freigegeben, um vertiefte Siliziumschichten 404' und Hohlräume 412 bereitzustellen, wie in 4C gezeigt ist.
  • Es wird darauf hingewiesen, dass die Struktur von 4C hergestellt werden kann, ohne zuerst die unten beschriebene Tiefenätzen- und asymmetrische Kontaktverarbeitung durchzuführen. In jedem Fall (z.B. mit oder ohne asymmetrische Kontaktverarbeitung) umfasst ein Herstellungsprozess bei einem Ausführungsbeispiel die Verwendung eines Prozessschemas, das eine Gate-All-Around-Integrierte-Schaltung-Struktur mit epitaktischen Noppen bereitstellt, die vertikal diskrete Source- oder Drain-Strukturen sein können.
  • Bezug nehmend auf 4D sind die oberen Gate-Abstandshalter 414 an Seitenwänden der Gate-Struktur 410 gebildet. Hohlraum-Abstandshalter 416 sind in den Hohlräumen 412 unterhalb der oberen Gate-Abstandshalter 414 gebildet. Ein tiefes Grabenkontaktätzen wird dann optional durchgeführt, um die Gräben 418 zu bilden und um vertiefte Nanodrähte 406' zu bilden. Eine strukturierte entspannte Pufferschicht 452' und eine strukturierte Defektmodifikationsschicht 450' können ebenfalls vorhanden sein, wie gezeigt ist.
  • Ein Opfermaterial 420 wird dann in den Gräben 418 gebildet, wie in 4E dargestellt ist. In anderen Prozessschemata kann ein isolierter Grabenboden oder ein Silizium-Grabenboden verwendet werden.
  • Bezug nehmend auf 4F wird eine erste epitaktische Source- oder Drain-Struktur (z. B. linksseitige Merkmale 422) an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' gebildet. Eine zweite epitaktische Source- oder Drain-Struktur (z. B. rechtsseitige Merkmale 422) wird an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' gebildet. Bei einem Ausführungsbeispiel, wie gezeigt ist, sind die epitaktischen Source- oder Drain-Strukturen 422 vertikal diskrete Source- oder Drain-Strukturen und können als epitaktische Noppen bezeichnet werden.
  • Ein Zwischenschicht-Dielektrikums- (ILD-; inter-layer dielectric) Material 424 wird dann an den Seiten der Gate-Elektrode 410 und benachbart zu den Source- oder Drain-Strukturen 422 gebildet, wie in 4G dargestellt ist. Bezug nehmend auf 4H wird ein Gate-Austausch-Prozess verwendet, um ein permanentes Gate-Dielektrikum 428 und eine permanente Gate-Elektrode 426 zu bilden. Das ILD-Material 424 wird dann entfernt, wie in 41 dargestellt ist. Das Opfermaterial 420 wird dann von einer von den Source-Drain-Stellen (z. B. rechte Seite) entfernt, um einen Graben 432 zu bilden, wird aber nicht von der anderen von den Source-Drain-Stellen entfernt, um einen Graben 430 zu bilden.
  • Bezug nehmend auf 4J wird eine erste leitfähige Kontaktstruktur 434 gebildet, die mit der ersten epitaktischen Source- oder Drain-Struktur gekoppelt ist (z. B. linksseitige Merkmale 422). Eine zweite leitfähige Kontaktstruktur 436 wird gebildet, die mit der zweiten epitaktischen Source- oder Drain-Struktur gekoppelt ist (z. B. rechtsseitige Merkmale 422). Die zweite leitfähige Kontaktstruktur 436 wird tiefer entlang der Finne 402 gebildet als die erste leitfähige Kontaktstruktur 434. Bei einem Ausführungsbeispiel, obwohl nicht in 4J dargestellt, umfasst das Verfahren ferner ein Bilden einer freiliegenden Oberfläche der zweiten leitfähigen Kontaktstruktur 436 an einem Boden der Finne 402. Leitfähige Kontakte können eine den Kontaktwiderstandswert reduzierende Schicht und eine primäre Kontaktelektrodenschicht umfassen, wobei Beispiele Ti, Ni, Co (für Erstere und für Letztere W, Ru, Co) umfassen können.
  • Bei einem Ausführungsbeispiel ist die zweite leitfähige Kontaktstruktur 436 tiefer entlang der Finne 402 als die erste leitfähige Kontaktstruktur 434, wie dargestellt ist. Bei einem solchen Ausführungsbeispiel ist die erste leitfähige Kontaktstruktur 434 nicht entlang der Finne 402, wie dargestellt ist. Bei einem anderen solchen Ausführungsbeispiel, nicht dargestellt, ist die erste leitfähige Kontaktstruktur 434 teilweise entlang der Finne 402.
  • Bei einem Ausführungsbeispiel ist die zweite leitfähige Kontaktstruktur 436 entlang einer Gesamtheit der Finne 402. Bei einem Ausführungsbeispiel, obwohl nicht dargestellt, für den Fall, dass der Boden der Finne 402 durch einen Rückseiten-Substratentfernungsprozess freigelegt wird, weist die zweite leitfähige Kontaktstruktur 436 eine freiliegende Oberfläche an einem Boden der Finne 402 auf.
  • Bei einem Ausführungsbeispiel wird die Struktur von 4J, oder zugehörige Strukturen der 4A-4J, unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gebildet, wie beispielsweise in Verbindung mit 1A, 1B, 2A-2G und 31 beschrieben ist.
  • Bei einem anderen Aspekt, um den Zugang zu beiden leitfähigen Kontaktstrukturen eines Paares asymmetrischer Source- und Drain-Kontaktstrukturen zu ermöglichen, können die hierin beschriebenen Integrierte-Schaltung-Strukturen unter Verwendung eines Rückseiten-Freilegungs-von Vorderseitenstrukturen-Herstellungsansatzes hergestellt werden. Bei einigen beispielhaften Ausführungsbeispielen umfasst die Freilegung der Rückseite eines Transistors oder einer anderen Bauelementstruktur eine Rückseitenbearbeitung auf Waferebene. Im Gegensatz zu einer herkömmlichen TSV-Typ-Technologie kann eine Freilegung der Rückseite eines Transistors, wie hierin beschrieben, an der Dichte der Bauelementzellen und sogar innerhalb von Teilregionen eines Bauelements ausgeführt werden. Darüber hinaus kann eine solche Freilegung der Rückseite eines Transistors ausgeführt werden, um im Wesentlichen ein gesamtes Donatorsubstrat zu entfernen, auf dem eine Bauelementschicht während der Vorderseiten-Bauelement-Verarbeitung angeordnet wurde. Daher wird ein Mikrometertiefes TSV überflüssig, da die Dicke des Halbleiters in den Bauelementzellen nach einer Freilegung der Rückseite eines Transistors potenziell nur zehn oder hundert Nanometer beträgt.
  • Hierin beschriebene Freilegungstechniken können einen Paradigmenwechsel von der „bottom-up“ (von unten nach oben) -Bauelementfertigung zur „center-out“- (von der Mitte aus) Fertigung ermöglichen, wobei die „Mitte“ irgendeine Schicht ist, die bei der Vorderseitenfertigung eingesetzt, von der Rückseite freigelegt, und wieder bei der Rückseitenfertigung eingesetzt wird. Das Verarbeiten sowohl einer Vorderseite als auch einer freigelegten Rückseite einer Bauelementstruktur kann viele der mit dem Herstellen von 3D-ICs verbundenen Herausforderungen bewältigen, wenn man sich vorrangig auf die Vorderseitenverarbeitung stützt.
  • Ein Ansatz zur Freilegung der Rückseite eines Transistors kann beispielsweise eingesetzt werden, um zumindest einen Abschnitt einer Trägerschicht und einer Zwischenschicht einer Donator-Host-Substratanordnung zu entfernen. Der Prozessablauf beginnt mit einer Eingabe einer Donator-Host-Substratanordnung. Eine Dicke einer Trägerschicht in dem Donator-Host-Substrat wird poliert (z.B. CMP) und/oder mit einem Nass- oder Trockenätzprozess (z.B. Plasma) geätzt. Es kann irgendein Schleif-, Polier- und/oder Nass-/Trockenätz-Prozess eingesetzt werden, der bekanntermaßen für die Zusammensetzung der Trägerschicht geeignet ist. Wenn die Trägerschicht zum Beispiel ein Gruppe-IV-Halbleiter (z. B. Silizium) ist, kann ein CMP-Schlicker verwendet werden, der bekanntermaßen für ein Dünnen des Halbleiters geeignet ist. Ebenso kann irgendein Nassätzmittel oder Plasma-Ätzprozess verwendet werden, der bekanntermaßen für ein Dünnen des Gruppe-IV-Halbleiters geeignet ist.
  • Bei einigen Ausführungsbeispielen geht dem Vorangehenden das Spalten der Trägerschicht entlang einer Bruchebene voraus, die im Wesentlichen parallel zu der Zwischenschicht ist. Der Spalt- oder Bruchprozess kann genutzt werden, um einen wesentlichen Abschnitt der Trägerschicht als eine Bulkmasse zu entfernen, wodurch die Polier- oder Ätz-Zeit reduziert wird, die zum Entfernen der Trägerschicht erforderlich ist. Wo beispielsweise eine Trägerschicht eine Dicke von 400-900 µm hat, können 100-700 µm durch Ausführen irgendeiner Deckschicht-Implantation, die bekanntermaßen einen Wafer-Ebene-Bruch fördert, abgespalten werden. Bei einigen beispielhaften Ausführungsbeispielen wird ein leichtes Element (z. B. H, He oder Li) bis zu einer gleichmäßigen Zieltiefe innerhalb der Trägerschicht implantiert, wo die Bruchebene gewünscht ist. Nach einem solchen Abspaltprozess kann die Dicke der in der Donator-Host-Substratanordnung verbleibenden Trägerschicht anschließend bis zum vollständigen Entfernen poliert oder geätzt werden. Alternativ kann, wo die Trägerschicht nicht gebrochen wird, die Schleif-, Polier- und/oder Ätzoperation eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als nächstes wird die Freilegung einer Zwischenschicht detektiert. Die Detektion wird verwendet, um einen Punkt zu identifizieren, an dem die Rückseitenoberfläche des Donatorsubstrats bis fast zu der Bauelementschicht vorgedrungen ist. Irgendeine Endpunkt-Detektionstechnik, die bekanntermaßen geeignet ist, einen Übergang zwischen den für die Trägerschicht und die Zwischenschicht verwendeten Materialien zu detektieren, kann ausgeführt werden. Bei einigen Ausführungsbeispielen basieren ein oder mehrere Endpunktkriterien auf einem Detektieren einer Änderung bei der optischen Absorption oder Emission der Rückseiten-Oberfläche des Donatorsubstrats während des durchgeführten Polierens oder Ätzens. Bei einigen anderen Ausführungsbeispielen sind die Endpunktkriterien einer Änderung der optischen Absorbanz oder Emission von Nebenprodukten während des Polierens oder Ätzens der Donatorsubstrat-Rückseitenoberfläche zugeordnet. Beispielsweise können sich die Absorptions- oder Emissionswellenlängen, die den Trägerschicht-Ätznebenprodukten zugeordnet sind, als eine Funktion der unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht ändern. Bei anderen Ausführungsbeispielen sind die Endpunktkriterien einer Änderung der Masse der Spezies in Nebenprodukten des Polierens oder Ätzens der Rückseitenoberfläche des Donatorsubstrats zugeordnet. Zum Beispiel können die Nebenprodukte der Verarbeitung durch einen Quadrupol-Massenanalysator abgetastet werden und eine Änderung der Speziesmasse kann mit den unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht korreliert werden. Bei einem anderen beispielhaften Ausführungsbeispiel sind die Endpunktkriterien einer Änderung der Reibung zwischen einer Rückseitenoberfläche des Donatorsubstrats und einer Polieroberfläche in Kontakt mit der Rückseitenoberfläche des Donatorsubstrats zugeordnet.
  • Die Detektion der Zwischenschicht kann verbessert werden, wenn der Entfernungsprozess gegenüber der Trägerschicht relativ zu der Zwischenschicht selektiv ist, da die Inhomogenität in dem Trägerentfernungsprozess durch ein Ätzraten-Delta zwischen der Trägerschicht und der Zwischenschicht abgeschwächt werden kann. Die Detektion kann sogar übersprungen werden, falls die Schleif-, Polier- und/oder Ätzoperation die Zwischenschicht mit einer Rate entfernt, die ausreichend unter der Rate ist, mit der die Trägerschicht entfernt wird. Wenn keine Endpunktkriterien eingesetzt werden, kann eine Schleif-, Polier- und/oder Ätzoperation einer vorbestimmten festen Dauer auf dem Zwischenschichtmaterial stoppen, wenn die Dicke der Zwischenschicht für die Selektivität des Ätzens ausreichend ist. Bei einigen Beispielen ist die Trägerätzrate: Zwischenschichtätzrate 3:1-10:1 oder mehr.
  • Nach dem Freilegen der Zwischenschicht kann zumindest ein Abschnitt der Zwischenschicht entfernt werden. Zum Beispiel können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Eine Dicke der Zwischenschicht kann z. B. durch ein Polieren gleichmäßig entfernt werden. Alternativ kann eine Dicke der Zwischenschicht mit einem maskierten oder Deckschichtätzprozess entfernt werden. Der Prozess kann den gleichen Polier- oder Ätzprozess einsetzen wie den, der zum Dünnen des Trägers eingesetzt wird, oder kann ein eigenständiger Prozess mit eigenständigen Prozessparametern sein. Wenn beispielsweise die Zwischenschicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann letztere Operation einen unterschiedlichen Polier- oder Ätzprozess anwenden, der die Entfernung der Zwischenschicht gegenüber der Entfernung der Bauelementschicht begünstigt. Wo weniger als wenige hundert Nanometer Zwischenschichtdicke entfernt werden sollen, kann der Entfernungsprozess relativ langsam sein, optimiert für die Gleichmäßigkeit über den Wafer hinweg und genauer gesteuert als der zum Entfernen der Trägerschicht Eingesetzte. Ein eingesetzter CMP-Prozess kann beispielsweise einen Schlicker einsetzen, der eine sehr hohe Selektivität (z. B. 100:1-300:1 oder mehr) zwischen Halbleiter (z.B. Silizium) und Dielektrikumsmaterial (z.B. SiO) bietet, das die Bauelementschicht umgibt und in die Zwischenschicht eingebettet ist, zum Beispiel als elektrische Isolation zwischen benachbarten Bauelementregionen.
  • Bei Ausführungsbeispielen, bei denen die Bauelementschicht durch vollständiges Entfernen der Zwischenschicht freigelegt ist, kann die Rückseitenverarbeitung auf einer freiliegenden Rückseite der Bauelementschicht oder bestimmten Bauelementregionen darin beginnen. Bei einigen Ausführungsbeispielen umfasst die Rückseiten-Bauelementschichtverarbeitung ein weiteres Polieren oder Nass-/Trockenätzen durch eine Dicke der Bauelementschicht, angeordnet zwischen der Zwischenschicht und einer zuvor in der Bauelementschicht hergestellten Bauelementregion, wie beispielsweise einer Source- oder Drain-Region.
  • Bei einigen Ausführungsbeispielen, bei denen die Trägerschicht, Zwischenschicht oder Bauelementschicht-Rückseite mit einem Nass- und/oder Plasmaätzen vertieft ist, kann ein solches Ätzen ein strukturiertes Ätzen oder ein materialselektives Ätzen sein, das eine signifikante Nichtplanarität oder Topographie in die Bauelementschicht-Rückseitenoberfläche weitergibt. Wie weiter unten beschrieben ist, kann die Strukturierung innerhalb einer Bauelementzelle (d. h. eine „intrazelluläre“ Strukturierung) oder über Bauelementzellen hinweg (d. h. eine „interzelluläre“ Strukturierung) sein. Bei einigen strukturierten Ätzausführungsbeispielen wird zumindest eine Teildicke der Zwischenschicht als eine Hartmaske für die Rückseiten-Bauelementschicht-Strukturierung verwendet. Somit kann ein maskierter Ätzprozess ein entsprechend maskiertes Bauelementschicht-Ätzen einleiten.
  • Das vorstehend beschriebene Verarbeitungsschema kann zu einer Donator-Host-Substratanordnung führen, die IC-Bauelemente umfasst, die eine Rückseite einer Zwischenschicht, eine Rückseite der Bauelementschicht, und/oder eine Rückseite eines oder mehrerer Halbleiterregionen innerhalb der Bauelementschicht, und/oder eine freigelegte Vorderseiten-Metallisierung aufweisen. Eine zusätzliche Rückseitenverarbeitung von irgendeiner dieser freiliegenden Regionen kann dann während einer nachgeschalteten Verarbeitung durchgeführt werden.
  • Es wird darauf hingewiesen, dass die Strukturen, die aus den obigen beispielhaften Verarbeitungsschemata resultieren, in einer gleichen oder ähnlichen Form für nachfolgende Verarbeitungsoperationen verwendet werden können, um die Bauelementherstellung abzuschließen, wie beispielsweise PMOS- und/oder NMOS-Bauelementherstellung. Als ein Beispiel eines fertiggestellten Bauelements stellt 5 eine Querschnittsansicht einer nicht-planaren Integrierte-Schaltung-Struktur, aufgenommen entlang einer Gate-Leitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 5 umfasst eine Halbleiter-Struktur oder -Bauelement 500 eine nicht-planare, aktive Region (z.B. eine Finnenstruktur, umfassend einen hervorstehenden Finnenabschnitt 504 und eine Teilfinnenregion 505) innerhalb einer Grabenisolationsregion 506. Bei einem Ausführungsbeispiel wird anstelle einer festen Finne die nicht-planare aktive Region in Nanodrähte (z.B. Nanodrähte 504A und 504B) oberhalb der Teilfinnenregion 505 getrennt, wie es durch die gestrichelten Linien dargestellt ist. In beiden Fällen wird zur einfacheren Beschreibung der nicht-planaren Integrierte-Schaltung-Struktur 500 eine nicht-planare aktive Region 504 im Folgenden als ein hervorstehender Finnenabschnitt bezeichnet. Bei einem Ausführungsbeispiel umfasst die Teilfinnenregion 505 auch eine entspannte Pufferschicht 542 und eine Defektmodifikationsschicht 540, wie gezeigt ist.
  • Eine Gate-Leitung 508 ist über den hervorstehenden Abschnitten 504 der nicht-planaren aktiven Region (umfassend gegebenenfalls umgebende Nanodrähte 504A und 504B) sowie über einem Abschnitt der Grabenisolationsregion 506 angeordnet. Wie gezeigt, weist die Gate-Leitung 508 eine Gate-Elektrode 550 und eine Gate-Dielektrikumsschicht 552 auf. Bei einem Ausführungsbeispiel kann die Gate-Leitung 508 auch eine dielektrische Abdeckungsschicht 554 umfassen. Ein Gate-Kontakt 514 und ein darüberliegendes Gate-Kontakt-Via 516 sind aus dieser Perspektive ebenfalls sichtbar, zusammen mit einer darüberliegenden Metallverbindung 560, die alle in Zwischenschicht-Dielektrikums-Stapeln oder -Schichten 570 angeordnet sind. Aus der Perspektive von 5 ist auch zu sehen, dass der Gate-Kontakt 514 bei einem Ausführungsbeispiel über der Grabenisolationsregion 506, aber nicht über den nicht-planaren aktiven Regionen angeordnet ist. Bei einem anderen Ausführungsbeispiel ist der Gate-Kontakt 514 über den nicht-planaren aktiven Regionen.
  • Bei einem Ausführungsbeispiel ist die Halbleiter-Struktur oder -Bauelement 500 ein nicht-planares Bauelement, wie beispielsweise, aber nicht beschränkt auf, ein Fin-FET-Bauelement, ein Tri-Gate-Bauelement, ein Nanoband-Bauelement oder ein Nanodraht-Bauelement. Bei einem solchen Ausführungsbeispiel umfasst eine entsprechende Halbleiterkanalregion einen dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Elektrodenstapel der Gate-Leitungen 508 zumindest eine obere Oberfläche und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Wie ebenfalls in 5 abgebildet ist, existiert bei einem Ausführungsbeispiel eine Schnittstelle 580 zwischen einem hervorstehenden Finnenabschnitt 504 und der Teilfinnenregion 505. Die Schnittstelle 580 kann eine Übergangsregion zwischen einer dotierten Teilfinnenregion 505 und einem leicht oder nicht dotierten oberen Finnenabschnitt 504 sein. Bei einem solchen Ausführungsbeispiel ist jede Finne ungefähr 10 Nanometer oder weniger breit, und Teilfinnen-Dotierstoffe werden optional von einer benachbarten Festzustands - (solid state) Dotierungsschicht an der Teilfinnen-Position geliefert. Bei einem bestimmten solchen Ausführungsbeispiel ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl in 5 nicht dargestellt, wird darauf hingewiesen, dass Source- oder Drain-Regionen von den oder benachbart zu den hervorstehenden Finnenabschnitten 504 auf beiden Seiten der Gate-Leitung 508 sind, d.h. in die und aus der Seite. Bei einem Ausführungsbeispiel wird das Material der hervorstehenden Finnenabschnitte 504 in den Source- oder Drain-Positionen entfernt und durch ein anderes Halbleitermaterial ersetzt, z.B. durch epitaktische Abscheidung, um epitaktische Source- oder Drain-Strukturen zu bilden. Die Source- oder Drain-Regionen können sich unter der Höhe der Dielektrikumsschicht der Grabenisolationsregion 506 erstrecken, d.h. in die TeilfinnenRegion 505. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hemmen die stärker dotierten Teilfinnen-Regionen, d. h. die dotierten Abschnitte der Finnen unterhalb der Schnittstelle 580, ein Source-zu-Drain-Lecken durch diesen Abschnitt der Bulk-Halbleiterfinnen. Gemäß einem Ausführungsbeispiel weisen die Source- und Drain-Region zugeordnete asymmetrische Source- und Drain-Kontaktstrukturen auf, wie vorstehend in Verbindung mit 4J beschrieben.
  • Erneut Bezug nehmend auf 5 umfassen die Finnen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) bei einem Ausführungsbeispiel eine kristallinen Silizium-Germanium-Schicht, die mit einem Ladungsträger dotiert sein kann, wie beispielsweise, aber nicht beschränkt auf, Phosphor, Arsen, Bor Gallium oder eine Kombination davon.
  • Bei einem Ausführungsbeispiel können die Grabenisolationsregion 506, und Grabenisolationsregionen (Grabenisolationsstrukturen oder Grabenisolationsschichten) die durchgehend beschrieben sind, ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zu der Isolation, von Abschnitten einer permanenten Gate-Struktur von einem darunterliegenden Bulk-Substrat oder Isolieren aktiver Regionen, die innerhalb eines darunterliegenden Bulk-Substrat gebildet sind, wie beispielsweise Isolieren aktiver Finnenregionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Grabenisolationsregion 506 ein Dielektrikumsmaterial, wie beispielsweise, aber nicht beschränkt auf, Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertes Siliziumnitrid.
  • Die Gate-Leitung 508 kann einen Gate-Elektrodenstapel umfassen, der eine Gate-Dielektrikumsschicht 552 und eine Gate-Elektrodenschicht 550 aufweist. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die Gate-Dielektrikumsschicht umfasst ein High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gate-Dielektrikumsschicht 552 ein Material, wie beispielsweise, aber nicht beschränkt auf, Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder eine Kombination derselben. Ferner kann ein Abschnitt der Gate-Dielektrikumsschicht 552 eine Schicht aus nativem Oxid umfassen, die aus den oberen paar Schichten der Substratfinne 504 gebildet ist. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikumsschicht 552 einen oberen High-k-Abschnitt und einen unteren Abschnitt, der ein Oxid eines Halbleitermaterials umfasst. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikumsschicht 552 einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxynitrid. Bei einigen Implementierungen ist ein Abschnitt des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, umfasst.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Elektrodenschicht 550 eine Metallschicht, wie beispielsweise, aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrodenschicht 550 ein Nicht-Arbeitsfunktions-Einstellungs-Füllmaterial, das über einer Metall-Arbeitsfunktions-Einstellungs-Schicht gebildet ist. Die Gate-Elektrodenschicht 550 kann ein P-Typ-Arbeitsfunktionsmetall oder ein N-Typ-Arbeitsfunktionsmetall umfassen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrodenschicht 550 einen Stapel von zwei oder mehr Metallschichten umfassen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel, Wolfram und leitfähige Metalloxide, z. B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist. Bei einigen Implementierungen kann die Gate-Elektrode eine „U“-förmige Struktur aufweisen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, umfasst. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode eine Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen aufweisen. Zum Beispiel kann die Gate-Elektrode eine oder mehrere U-förmige Metallschichten umfassen, die oben auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Abstandshalter, die den Gate-Elektrodenstapeln zugeordnet sind, können ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zu der Isolation, von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbstjustierten Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandshalter ein Dielektrikumsmaterial, wie beispielsweise, aber nicht beschränkt auf, Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Der Gate-Kontakt 514 und das darüberliegende Gate-Kontakt-Via 516 können ein leitfähiges Material umfassen. Bei einem Ausführungsbeispiel umfassen einer oder mehrere der Kontakte oder Vias eine Metallspezies. Die Metallspezies kann ein reines Metall, wie beispielsweise Wolfram, Nickel oder Kobalt sein oder kann eine Legierung sein, wie beispielsweise eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z.B. wie beispielsweise ein Silizidmaterial).
  • Bei einem Ausführungsbeispiel (obgleich nicht gezeigt) wird eine Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur 508 ausgerichtet ist, gebildet, während die Verwendung eines lithographischen Schrittes mit übermäßig engem Registrierungsbudget weggelassen wird. Bei einem Ausführungsbeispiel ist die Kontaktstruktur eine vertikal symmetrische Kontaktstruktur oder eine asymmetrische Kontaktstruktur, wie in Verbindung mit 4J beschrieben. Bei anderen Ausführungsbeispielen sind alle Kontakte vorderseitig verbunden und sind nicht asymmetrisch. Bei einem solchen Ausführungsbeispiel ermöglicht der selbstjustierte Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z. B. versus einem herkömmlich implementierten Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Gate-Struktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei herkömmlichen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen der Struktur 500 die Herstellung der Gate-Stapelstruktur 508 durch einen Gate-Austausch-Prozess. Bei einem solchen Schema kann ein Dummy-Gate-Material, wie beispielsweise Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gate-Dielektrikumsschicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätz-Prozess entfernt. Bei einem Ausführungsbeispiel umfassen Dummy-Gates polykristallines Silizium oder amorphes Silizium und werden mit einem Trockenätzprozess entfernt, umfassend die Verwendung von SF6. Bei einem anderen Ausführungsbeispiel umfassen Dummy-Gates polykristallines Silizium oder amorphes Silizium und werden mit einem Nassätzprozess entfernt, umfassend die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend wässrige Phosphorsäure.
  • Unter erneuter Bezugnahme auf 5, wird durch die Anordnung der Halbleiter-Struktur oder -Bauelements 500 der Gate-Kontakt über Isolationsregionen platziert. Eine solche Anordnung kann als ineffiziente Nutzung von Layout-Raum betrachtet werden. Bei einem anderen Ausführungsbeispiel weist ein Halbleiterbauelement jedoch Kontaktstrukturen auf, die Abschnitte einer Gate-Elektrode kontaktieren, die über einer aktiven Region, z.B. über einer Finne 505, und in einer gleichen Schicht wie ein Grabenkontakt-Via gebildet ist.
  • Bei einem Ausführungsbeispiel wird die Struktur von 5 unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gebildet, wie beispielsweise in Verbindung mit 1A, 1B, 2A-2Gund 31 beschrieben ist.
  • Es wird darauf hingewiesen, dass es nicht erforderlich ist, dass alle Aspekte der vorangehend beschriebenen Prozesse ausgeführt werden, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter- (MOS-; metaloxide semiconductor) Transistoren für Logik oder Speicher, oder sind Bipolartransistoren. Auch weisen bei einem Ausführungsbeispiel die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Nanodraht-Bauelement, ein Nanoband-Bauelement, ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement oder einen FIN-FET, auf. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem Sub-10-Nanometer- (10 nm) Technologie-Knoten.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, weist ein Zwischenschicht-Dielektrikums- (ILD-) Material auf oder umfasst eine Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten Dielektrikumsmaterialien umfassen, sind aber nicht beschränkt auf, Oxide von Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, Kohlenstoff-dotierte Oxide von Silizium, verschiedene Low-k-Dielektrikumsmaterialien, die in der Technik bekannt sind, und Kombinationen derselben. Das Zwischenschicht-Dielektrikumsmaterial kann durch herkömmliche Techniken gebildet werden, wie beispielsweise chemische Gasphasenabscheidung (CVD; chemical vapor deposition), physikalische Gasphasenabscheidung (PVD; physical vapor deposition) oder durch andere Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Metallleitungen oder Verbindungsleitungsmaterial (und Via-Material) ein oder mehrere Metalle oder andere leitfähige Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer-Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material umfassen können oder nicht. Nach hiesigem Gebrauch umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metallverbindungsleitungen Barriereschichten (z. B. Schichten umfassend eines oder mehrere von Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen usw. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Irgendein geeigneter Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, kann zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel umfassen die Verbindungsleitungen ein leitfähiges Material, wie beispielsweise, aber nicht beschränkt auf, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung bezeichnet.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien, Abdeckungsschichten, oder Plugs Dielektrikumsmaterialien, die sich von dem Zwischenschicht-Dielektrikumsmaterial unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmasken-, Abdeckungs- oder Plug-Materialien in unterschiedlichen Regionen verwendet werden, um unterschiedliches Wachstum oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmasken-, Abdeckungs- oder Plug-Schicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Andere, im Stand der Technik bekannte Hartmasken-, Abdeckungs- oder Plug-Schichten können abhängig von der bestimmten Implementierung verwendet werden. Die Hartmasken-, Abdeckungs- oder Plug-Schichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung von 193nm-Immersionslithographie (il93), EUV- und/oder EBDW-Lithographie oder Ähnliches ausgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine dreischichtige Maske, die einen topographischen Maskierungsabschnitt, eine Schicht antireflektiver Beschichtung (ARC; anti-reflective coating) und eine Photoresistschicht umfasst. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM-; carbon hardmask) Schicht und die antireflektive Beschichtungsschicht ist eine Silizium-ARC-Schicht.
  • Bei einem anderen Aspekt werden ein oder mehrere Ausführungsbeispiele auf benachbarte Halbleiterstrukturen oder -bauelemente gerichtet, die durch selbstjustierte Gate-Endabdeckungs- (SAGE; self-aligned gate endcap) Strukturen getrennt sind. Besondere Ausführungsbeispiele können auf die Integration von Mehrere-Breiten-(Multi-Wsi) Nanodrähten und Nanobändern in eine SAGE-Architektur gerichtet sein, die durch eine SAGE-Wand getrennt sind. Bei einem Ausführungsbeispiel sind Nanodrähte/Nanobänder mit mehreren Wsi in einen SAGE-Architekturabschnitt eines Frontend-Prozessablaufs integriert. Ein solcher Prozessablauf kann die Integration von Nanodrähten und Nanobändern unterschiedlicher Wsi umfassen, um eine robuste Funktionalität der Transistoren der nächsten Generation mit niedriger Leistung und hoher Performance bereitzustellen. Zugeordnete epitaktische Source- oder Drain-Regionen können eingebettet werden (z.B. Abschnitte der Nanodrähte werden entfernt und dann wird Source- oder Drain- (S/D-) Wachstum ausgeführt).
  • Um weiteren Kontext bereitzustellen, können die Vorteile einer selbstjustierten Gate-Endabdeckungs- (SAGE-; self-aligned gate endcap) Architektur das Ermöglichen einer höheren Layoutdichte und insbesondere ein Skalieren von Diffusion-zu-Diffusions-Beabstandung umfassen. Um einen darstellenden Vergleich bereitzustellen, stellt 6 Querschnittansichten dar, die durch Nanodrähte und Finnen aufgenommen sind, für eine Nicht-Endabdeckungs-Architektur (linke Seite (a)) gegenüber einer selbstjustierten Gate-Endabdeckungs- (SAGE-) Architektur (rechte Seite (b)), gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf die linke Seite (a) von 6 umfasst eine Integrierte-Schaltung-Struktur 600 ein Substrat 602, das Finnen 604 aufweist, die daraus um einen Betrag 606 über eine Isolationsstruktur 608 hervorstehen, die die unteren Abschnitte der Finnen 604 lateral umgibt. Obere Abschnitte der Finnen können auch eine entspannte Pufferschicht 622 und eine Defektmodifikationsschicht 620 umfassen, wie gezeigt ist. Entsprechende Nanodrähte 605 sind über den Finnen 604. Über der Integrierte-Schaltung-Struktur 600 kann eine Gate-Struktur gebildet werden, um ein Bauelement herzustellen. Brüche in einer solchen Gate-Struktur können jedoch durch Vergrößern der Beabstandung zwischen den Paaren aus Finne 604/Nanodraht 605 untergebracht werden.
  • Bezug nehmend auf die rechte Seite (b) von 6 umfasst im Gegensatz dazu eine Integrierte-Schaltung-Struktur 650 ein Substrat 652 mit Finnen 654, die daraus um einen Betrag 656 über eine Isolationsstruktur 658 hervorstehen, welche die unteren Abschnitte der Finnen 654 lateral umgibt. Obere Abschnitte der Finnen können auch eine entspannte Pufferschicht 672 und eine Defektmodifikationsschicht 670 umfassen, wie gezeigt ist. Entsprechende Nanodrähte 655 sind über den Finnen 654. Isolierende SAGE-Wände 660 (die, wie dargestellt, eine Hartmaske auf denselben umfassen können) sind innerhalb der Isolationsstruktur 652 und zwischen benachbarten Finne 654-/Nanodraht 655- Paaren umfasst. Die Distanz zwischen einer isolierenden SAGE-Wand 660 und einem nächstgelegenen Finne 654-/Nanodraht 655-Paar definiert die Gate-Endabdeckungs-Beabstandung 662. Über der Integrierte-Schaltung-Struktur 600 kann eine Gate-Struktur gebildet sein, zwischen isolierenden SAGE-Wänden, um ein Bauelement herzustellen. Brüche in einer solchen Gate-Struktur werden durch die isolierenden SAGE-Wände verursacht. Da die isolierenden SAGE-Wände 660 selbstjustiert sind, können Einschränkungen von herkömmlichen Ansätzen minimiert werden, um eine aggressivere Diffusion-zu-Diffusion-Beabstandung zu ermöglichen. Da Gate-Strukturen an allen Positionen Brüche umfassen, können einzelne Gate-Struktur-Abschnitte durch lokale Verbindungen, die über den isolierenden SAGE-Wände 660 gebildet sind, miteinander Schicht-verbunden werden. Bei einem Ausführungsbeispiel, wie dargestellt, umfassen die SAGE-Wände 660 jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Abdeckung auf dem unteren dielektrischen Abschnitt. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Herstellungsprozess für Strukturen, die 6 zugeordnet sind, ein Verwenden eines Prozessschemas, das eine Gate-All-Around-Integrierte-Schaltung-Struktur, die epitaktische Source- oder Drain-Strukturen aufweist, bereitstellt.
  • Bei einem Ausführungsbeispiel wird die Struktur von Teil (b) von 6 unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gebildet, wie beispielsweise in Verbindung mit 1A, 1B, 2A-2G und 31 beschrieben ist.
  • Ein Selbstjustierte-Gate-Endabdeckungs- (SAGE-) Verarbeitungsschema umfasst die Bildung von Gate/Graben-Kontakt-Endabdeckungen, die selbstjustiert zu Finnen sind, ohne eine zusätzliche Länge zu erfordern, um Masken-Fehlregistrierung zu berücksichtigen. Somit können Ausführungsbeispiele implementiert sein, um ein Schrumpfen des Transistorlayoutbereichs zu ermöglichen. Hierin beschriebene Ausführungsbeispiele können die Herstellung von Gate-Endabdeckungs-Isolationsstrukturen umfassen, die auch als Gate-Wände, Isolations-Gate-Wände oder selbstjustierte Gate-Endabdeckungs- (SAGE-) Wände bezeichnet werden können.
  • Bei einem beispielhaften Verarbeitungsschema für Strukturen mit SAGE-Wänden, die benachbarte Bauelemente trennen, stellt 7 Querschnittansichten gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer selbstjustierten Gate-Endabdeckungs- (SAGE-) Struktur mit Gate-All-Around-Bauelementen darstellen.
  • Bezug nehmend auf Teil (a) von 7 umfasst eine Ausgangsstruktur einen Nanodrahtstrukturierungsstapel 704 über einem Substrat 702. Ein lithographischer Strukturierungsstapel 706 wird oberhalb des Nanodrahtstrukturierungsstapels 704 gebildet. Der Nanodrahtstrukturierungsstapel 704 umfasst abwechselnde Opferschichten 710 und Nanodrahtschichten 712, die sich über einer entspannten Pufferschicht 782 und einer Defektmodifikationsschicht 780 befinden können, wie gezeigt ist. Eine Schutzmaske 714 ist zwischen dem Nanodrahtstrukturierungsstapel 704 und dem lithografischen Strukturierungsstapel 706. Bei einem Ausführungsbeispiel ist der lithographische Strukturierungsstapel 706 eine dreischichtige Maske, die einen topographischen Maskierungsabschnitt 720, eine Schicht 722 aus einer antireflektiven Beschichtung (ARC) und eine Photoresistschicht 724 umfasst. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt 720 eine Kohlenstoff-Hartmasken- (CHM-) Schicht und die Antireflektive-Beschichtungs-Schicht 722 ist eine Silizium-ARC-Schicht.
  • Bezug nehmend auf Teil (b) von 7 wird der Stapel von Teil (a) lithographisch strukturiert und dann geätzt, um eine geätzte Struktur bereitzustellen, die ein strukturiertes Substrat 702 und Gräben 730 umfasst.
  • Bezug nehmend auf Teil (c) von 7 weist die Struktur von Teil (b) eine Isolationsschicht 740 und ein SAGE-Material 742 auf, gebildet in den Gräben 730. Die Struktur wird dann planarisiert, um die strukturierte topografische Maskierungsschicht 720' als eine freiliegende obere Schicht zu belassen.
  • Bezug nehmend auf Teil (d) von 7 ist die Isolationsschicht 740 unter einer oberen Oberfläche des strukturierten Substrats 702 vertieft, z. B. um einen hervorstehenden Finnenabschnitt zu definieren und eine Grabenisolationsstruktur 741 unter den SAGE-Wänden 742 bereitzustellen.
  • Bezug nehmend auf Teil (e) von 7 werden die Opferschichten 710 zumindest in der Kanalregion entfernt, um die Nanodrähte 712A und 712B freizugeben. Nach der Bildung der Struktur von Teil (e) von 7 kann ein Gate-Stapel um die Nanodrähte 712B oder 712A, über hervorstehenden Finnen des Substrats 702 und zwischen SAGE-Wänden 742 gebildet werden. Bei einem Ausführungsbeispiel wird vor der Bildung der Gate-Stapel der verbleibende Abschnitt der Schutzmaske 714 entfernt. Bei einem anderen Ausführungsbeispiel wird der verbleibende Abschnitt der Schutzmaske 714 als isolierender Finnen-Hut als ein Artefakt des Verarbeitungsschemas beibehalten.
  • Bezug nehmend wieder auf Teil (e) von 7 wird darauf hingewiesen, dass eine Kanalansicht dargestellt ist, bei der Source- oder Drain-Regionen in die und aus der Seite positioniert sind. Bei einem Ausführungsbeispiel weist die Kanalregion umfassend Nanodrähte 712B eine geringere Breite auf als die Kanalregion umfassend Nanodrähte 712A. Somit umfasst eine Integrierte-Schaltung-Struktur bei einem Ausführungsbeispiel Mehrere-Breite- (Multi-Wsi) Nanodrähte. Obwohl Strukturen von 712B und 712A jeweils als Nanodrähte und Nanobänder unterschieden werden können, werden beide derartige Strukturen hierin üblicherweise als Nanodrähte bezeichnet. Es wird ebenfalls darauf hingewiesen, dass sich die Bezugnahme auf ein oder die Darstellung von einem Finnen-/Nanodraht-Paar durchweg auf eine Struktur beziehen kann, die eine Finne und einen oder mehrere darüberliegende Nanodrähte umfasst (z. B. sind zwei darüberliegende Nanodrähte in 7 gezeigt). Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Herstellungsprozess für Strukturen, die 7 zugeordnet sind, ein Verwenden eines Prozessschemas, das eine Gate-All-Around-Integrierte-Schaltung-Struktur, die epitaktische Source- oder Drain-Strukturen aufweist, bereitstellt.
  • Bei einem Ausführungsbeispiel wird die Struktur von Teil (e) von 7 unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gebildet, wie beispielsweise in Verbindung mit 1A, 1B, 2A-2G und 31 beschrieben ist.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, können selbstjustierte Gate-Endabdeckungs- (SAGE-) Isolationsstrukturen ein Material oder Materialien umfassen, die geeignet sind, um Abschnitte von permanenten Gate-Strukturen schließlich elektrisch voneinander zu isolieren oder zu der Isolierung derselben beizutragen. Beispielhafte Materialien oder Materialkombinationen umfassen eine einzelne Materialstruktur wie beispielsweise Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertes Siliziumnitrid. Andere exemplarische Materialien oder Materialkombinationen umfassen einen Mehrschichtstapel mit einem unteren Abschnitt Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid und einem oberen Abschnitt aus Material mit höherer Dielektrizitätskonstante, wie beispielsweise Hafniumoxid.
  • Um eine beispielhafte Integrierte-Schaltung-Struktur, die drei vertikal angeordnete Nanodrähte aufweist, hervorzuheben, stellt 8A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Integrierte-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 8B stellt eine Querschnitts-Source- oder Drain-Ansicht der Nanodraht-basierten Integrierte-Schaltung-Struktur von 8A dar, aufgenommen entlang der a-a'-Achse. 8C stellt eine Querschnitts-Kanalansicht der Nanodraht-basierten Integrierte-Schaltung-Struktur von 8A dar, aufgenommen entlang der b-b'-Achse.
  • Bezug nehmend auf 8A umfasst eine Integrierte-Schaltung-Struktur 800 einen oder mehrere vertikal gestapelte Nanodrähte (804 Satz) über einem Substrat 802. Bei einem Ausführungsbeispiel sind, wie abgebildet, eine entspannte Pufferschicht 802C, eine Defektmodifikationsschicht 802B und ein unterer Substratabschnitt 802A in dem Substrat 802 umfasst, wie abgebildet ist. Eine optionale Finne unter dem untersten Nanodraht und gebildet aus dem Substrat 802 ist nicht dargestellt, um den Nanodrahtabschnitt zu darstellerischen Zwecken zu betonen. Ausführungsbeispiele hierin zielen sowohl auf Einzeldraht-Bauelemente als auch auf Mehrdraht-Bauelemente ab. Als ein Beispiel werden drei Nanodraht-basierte Bauelemente mit Nanodrähten 804A, 804B und 804C zur Veranschaulichung gezeigt. Der Einfachheit der Beschreibung halber wird der Nanodraht 804A als ein Beispiel verwendet, wobei sich die Beschreibung auf einen der Nanodrähte konzentriert. Es wird darauf hingewiesen, dass, wenn Attribute eines Nanodrahtes beschrieben werden, Ausführungsbeispiele, die auf einer Mehrzahl von Nanodrähten basieren, die gleichen oder im Wesentlichen die gleichen Attribute für jeden der Nanodrähte aufweisen können.
  • Jeder der Nanodrähte 804 umfasst eine Kanalregion 806 in dem Nanodraht. Die Kanalregion 806 weist eine Länge (L) auf. Bezug nehmend auf 8C weist die Kanalregion auch einen Umfang (Pc) orthogonal zu der Länge (L) auf. Bezug nehmend auf die 8A und 8C umgibt ein Gate-Elektrodenstapel 808 den gesamten Umfang (Pc) von jeder der Kanalregionen 806. Der Gate-Elektrodenstapel 808 umfasst eine Gate-Elektrode zusammen mit einer Gate-Dielektrikumsschicht zwischen der Kanalregion 806 und der Gate-Elektrode (nicht gezeigt). Bei einem Ausführungsbeispiel ist die Kanalregion insofern diskret, als sie vollständig von dem Gate-Elektrodenstapel 808 umgeben ist, ohne irgendein Zwischenmaterial wie beispielsweise darunterliegendes Substratmaterial oder darüberliegende Kanalherstellungsmaterialien. Dementsprechend sind bei Ausführungsbeispielen mit einer Mehrzahl von Nanodrähten 804 die Kanalregionen 806 der Nanodrähte auch relativ zueinander diskret.
  • Bezug nehmend sowohl auf 8A als auch 8B umfasst die Integrierte-Schaltung-Struktur 800 ein Paar nicht-diskreter Source- oder Drain-Regionen 810/812. Das Paar der nicht-diskreten Source- oder Drain-Regionen 810/812 ist auf beiden Seiten der Kanalregionen 806 von der Mehrzahl von vertikal gestapelten Nanodrähten 804. Ferner ist das Paar der nicht-diskreten Source- oder Drain-Regionen 810/812 angrenzend für die Kanalregionen 806 von der Mehrzahl von vertikal gestapelten Nanodrähten 804. Bei einem solchen, nicht dargestellten Ausführungsbeispiel ist das Paar der nicht-diskreten Source- oder Drain-Regionen 810/812 direkt vertikal angrenzend für die Kanalregionen 806 insofern, als epitaktisches Wachstum auf und zwischen Nanodrahtabschnitten stattfindet, die sich über die Kanalregionen 806 hinaus erstrecken, wo Nanodrahtenden innerhalb der Source- oder Drain-Strukturen gezeigt sind. Bei einem anderen Ausführungsbeispiel, wie in 8A dargestellt, ist das Paar der nicht-diskreten Source- oder Drain-Regionen 810/812 indirekt vertikal angrenzend für die Kanalregionen 806 insofern, als sie an den Enden der Nanodrähte und nicht zwischen den Nanodrähten gebildet sind.
  • Bei einem Ausführungsbeispiel sind die Source- oder Drain-Regionen 810/812, wie dargestellt, nicht-diskret insofern, als es einzelne und diskrete Source- oder Drain-Regionen für jede Kanalregion 806 eines Nanodrahtes 804 nicht gibt. Dementsprechend sind bei Ausführungsbeispielen mit einer Mehrzahl von Nanodrähten 804 die Source- oder Drain-Regionen 810/812 der Nanodrähte globale oder vereinheitlichte Source- oder Drain-Regionen im Gegensatz zu diskreten für jeden Nanodraht. Das heißt, die nicht-diskreten Source- oder Drain-Regionen 810/812 sind in dem Sinne global, dass ein einzelnes vereinheitlichtes Merkmal als eine Source- oder Drain-Region für eine Mehrzahl (in diesem Fall 3) von Nanodrähten 804 und, genauer gesagt, für mehr als eine diskrete Kanalregion 806 verwendet wird. Bei einem Ausführungsbeispiel ist aus einer Querschnittsperspektive orthogonal zu der Länge der diskreten Kanalregionen 806 jedes von dem Paar von nicht-diskreten Source- oder Drain-Regionen 810/812 von ungefähr rechteckiger Form mit einem unteren sich verjüngenden Abschnitt und einem oberen Scheitelabschnitt, wie in 8B abgebildet ist. Bei anderen Ausführungsbeispielen sind die Source- oder Drain-Regionen 810/812 der Nanodrähte jedoch relativ größere, aber diskrete, nicht vertikal zusammengeführte, epitaktische Strukturen wie beispielsweise Noppen, die in Verbindung mit den 4A-4J beschrieben sind.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung und wie in den 8A und 8B abgebildet, umfasst die Integrierte-Schaltung-Struktur 800 ferner ein Paar von Kontakten 814, jeden Kontakt 814 auf einem des Paares von nicht-diskreten Source- oder Drain-Regionen 810/812. Bei einem solchen Ausführungsbeispiel, in vertikaler Richtung, umgibt jeder Kontakt 814 vollständig die jeweilige nicht-diskrete Source- oder Drain-Region 810/812. In einem anderen Aspekt ist der gesamte Umfang der nicht-diskreten Source- oder Drain-Regionen 810/812 für den Kontakt mit den Kontakten 814 möglicherweise nicht zugänglich, und der Kontakt 814 umgibt somit nur teilweise die nicht-diskreten Source- oder Drain-Regionen 810/812, wie in 8B dargestellt. Bei einem kontrastierenden, nicht abgebildeten Ausführungsbeispiel ist der gesamte Umfang der nicht-diskreten Source- oder Drain-Regionen 810/812, aufgenommen entlang der a-a'-Achse, von den Kontakten 814 umgeben.
  • Bezug nehmend wiederum auf 8A umfasst die Integrierte-Schaltung-Struktur 800 bei einem Ausführungsbeispiel ferner ein Paar von Abstandshaltern 816. Wie abgebildet ist, können die äußeren Abschnitte des Paares von Abstandshaltern 816 Abschnitte der nicht-diskreten Source- oder Drain-Regionen 810/812 überlappen, was „eingebettete“ Abschnitte der nicht-diskreten Source- oder Drain-Regionen 810/812 unter dem Paar von Abstandshaltern 816 bereitstellt. Wie ebenfalls abgebildet ist, erstrecken sich die eingebetteten Abschnitte der nicht-diskreten Source- oder Drain-Regionen 810/812 möglicherweise nicht unter der Gesamtheit des Paares von Abstandshaltern 816.
  • Das Substrat 802 kann ein Material umfassen, das für eine Integrierte-Schaltung-Struktur-Herstellung geeignet ist. Bei einem Ausführungsbeispiel umfasst das Substrat 802 ein unteres Bulk-Substrat, das ein Einzelkristall aus einem Material umfasst, das Silizium, Germanium, Silizium-Germanium, Germanium-Zinn, Silizium-Germanium-Zinn oder ein Gruppe-III-V-Verbundhalbleitermaterial umfassen kann, aber nicht darauf beschränkt ist. Eine obere Isolatorschicht, die ein Material umfasst, das Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid umfassen kann, aber nicht darauf beschränkt ist, ist auf dem unteren Bulk-Substrat. Somit kann die Struktur 800 aus einem Start-Halbleiter-auf-Isolator-Substrat hergestellt werden. Alternativ wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und lokale Oxidation wird verwendet, um elektrisch isolierende Abschnitte anstelle der oben beschriebenen oberen Isolatorschicht zu bilden. Bei einem anderen alternativen Ausführungsbeispiel wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und Dotierung wird verwendet, um elektrisch isolierte aktive Regionen, wie beispielsweise Nanodrähte, darauf zu bilden. Bei einem solchen Ausführungsbeispiel hat der erste Nanodraht (d. h. nahe dem Substrat) die Form einer Omega-FET-Typ-Struktur.
  • Bei einem Ausführungsbeispiel können die Nanodrähte 804, wie nachfolgend beschrieben, als Drähte oder Bänder bemessen sein und quadratisch ausgebildete oder abgerundete Ecken aufweisen. Bei einem Ausführungsbeispiel umfassen die Nanodrähte 804 ein Material, wie beispielsweise, aber nicht beschränkt auf, Silizium, Germanium oder eine Kombination daraus. Bei einem solchen Ausführungsbeispiel sind die Nanodrähte einkristallin. Zum Beispiel kann für einen Silizium-Nanodraht 804 ein einzelkristalliner Nanodraht aus einer (100) globalen Ausrichtung basieren, z.B. mit einer <100> Ebene in der z-Richtung. Wie nachfolgend beschrieben wird, können auch andere Ausrichtungen berücksichtigt werden. Bei einem Ausführungsbeispiel sind die Abmessungen der Nanodrähte 804 aus einer Querschnittsperspektive im Nanometer-Größenbereich. Zum Beispiel ist bei einem bestimmten Ausführungsbeispiel die kleinste Abmessung der Nanodrähte 804 weniger als ungefähr 20 Nanometer. Bei einem Ausführungsbeispiel umfassen die Nanodrähte 804 ein verspanntes Material, insbesondere in den Kanalregionen 806.
  • Bezug nehmend auf 8C weist bei einem Ausführungsbeispiel jede der Kanalregionen 806 eine Breite (Wc) und eine Höhe (Hc) auf, wobei die Breite (Wc) ungefähr gleich der Höhe (Hc) ist. Das heißt, in beiden Fällen sind die Kanalregionen 806 quadratisch oder, wenn sie an den Ecken abgerundet sind, kreisförmig im Querschnittsprofil. Bei einem anderen Aspekt ist es nicht erforderlich, dass die Breite und Höhe der Kanalregion gleich sind, wie dies bei Nanobändern, wie durchgehend beschrieben, der Fall ist.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, umfasst eine Integrierte-Schaltung-Struktur nicht-planare Bauelemente wie beispielsweise, aber nicht beschränkt auf, ein Fin-FET- oder ein Trigate-Bauelement mit entsprechenden ein oder mehreren darüberliegenden Nanodrahtstrukturen. Bei einem solchen Ausführungsbeispiel umfasst eine entsprechende Halbleiterkanalregion einen dreidimensionalen Körper oder ist in diesem gebildet, wobei ein oder mehrere diskrete Nanodraht-Kanalabschnitte über dem dreidimensionalen Körper liegen. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Strukturen zumindest eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und umgeben ferner jeden der einen oder mehreren diskreten Nanodrahtkanalabschnitte.
  • Bei einem Ausführungsbeispiel wird die Struktur der 8A-8C unter Verwendung eines Vor-Abstandshalter-Abscheidung-geschnittenes-Gate-Ansatzes gebildet, wie beispielsweise in Verbindung mit 1A, 1B, 2A-2Gund 31 beschrieben ist.
  • Bei einem Ausführungsbeispiel, wie durchgehend beschrieben, kann ein darunterliegendes Substrat ein Halbleitermaterial umfassen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist das Substrat ein Bulk-Substrat, das eine Kristallines-Silizium-, Silizium/Germanium- oder Germanium-Schicht, dotiert mit einem Ladungsträger, wie beispielsweise, aber nicht beschränkt auf, Phosphor, Arsen, Bor, Gallium oder eine Kombination derselben, umfasst, um eine aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem Bulk-Substrat größer als 97 %. Bei einem anderen Ausführungsbeispiel umfasst ein Bulk-Substrat eine epitaktische Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaktischen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Ein Bulk-Substrat kann alternativ ein Gruppe III-V-Material umfassen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein Gruppe-III-V-Material, wie beispielsweise, aber nicht beschränkt auf, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein Gruppe-III-V-Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, sind aber nicht darauf beschränkt.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine große Vielfalt unterschiedlicher Arten integrierter Schaltungen und/oder mikroelektronischer Bauelemente herzustellen. Beispiele solcher integrierter Schaltungen umfassen, sind aber nicht beschränkt auf, Prozessoren, Chipsatz-Komponenten, Graphikprozessoren, digitale Signalprozessoren, Mikrocontroller und Ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik usw. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 9 stellt eine Rechenvorrichtung 900 gemäß einer Implementierung eines Ausführungsbeispiels der vorliegenden Offenbarung dar. Die Rechenvorrichtung 900 häust eine Platine 902. Die Platine 902 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf, einen Prozessor 904 und zumindest einen Kommunikationschip 906. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 906 ferner physisch und elektrisch mit der Platine 902 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 906 Teil des Prozessors 904.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 900 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 902 gekoppelt sein können oder möglicherweise nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 906 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 900. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 906 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf, Wi-Fi (IEEE 802.11 -Familie), WiMAX (IEEE 802.16 - Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 900 kann eine Mehrzahl von Kommunikationschips 906 umfassen. Zum Beispiel kann ein erster Kommunikationschip 906 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 906 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 904 der Rechenvorrichtung 900 umfasst einen Integrierte-Schaltung-Die, der innerhalb des Prozessors 904 gepackagt ist. Der Integrierte-Schaltung-Die des Prozessors 904 kann eine oder mehrere Strukturen umfassen, wie beispielsweise Gate-All-Around-Integrierte-Schaltung-Strukturen, die Vor-Abstandshalter-Abscheidung-geschnittene-Gates aufweisen, die gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung gebaut werden. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 906 umfasst auch einen Integrierte-Schaltung-Die, der innerhalb des Kommunikationschips 906 gepackagt ist. Der Integrierte-Schaltung-Die des Kommunikationschips 906 kann eine oder mehrere Strukturen umfassen, wie beispielsweise Gate-All-Around-Integrierte-Schaltung-Strukturen, die Vor-Abstandshalter-Abscheidung-geschnittene-Gates aufweisen, die gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung gebaut werden.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 900 gehäust ist, einen Integrierte-Schaltung-Die umfassen, der eine oder mehrere Strukturen umfasst, wie beispielsweise Gate-All-Around-Integrierte-Schaltung-Strukturen, die Vor-Abstandshalter-Abscheidung-geschnittene-Gates aufweisen, die gemäß Implementierungen von Ausführungsbeispielen der vorliegenden Offenbarung gebaut werden.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 900 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • 10 stellt einen Interposer 1000 dar, der ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung umfasst. Der Interposer 1000 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann zum Beispiel ein Integrierte-Schaltung-Die sein. Das zweite Substrat 1004 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer Integrierte-Schaltung-Die sein. Im Allgemeinen ist es der Zweck eines Interposers 1000, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten (reroute). Zum Beispiel kann ein Interposer 1000 einen Integrierte-Schaltung-Die mit einem Kugelgitterarray (BGA; ball grid array) 1006 koppeln, das nachfolgend mit dem zweiten Substrat 1004 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und das zweite Substrat 1002/1004 an gegenüberliegende Seiten des Interposers 1000 angebracht. Bei anderen Ausführungsbeispielen sind das erste und das zweite Substrat 1002/1004 an derselben Seite des Interposers 1000 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mittels des Interposers 1000 verbunden.
  • Der Interposer 1000 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer 1000 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer 1000 kann Metallverbindungen 1008 und Vias 1010 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 1012. Der Interposer 1000 kann ferner eingebettete Bauelemente 1014 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf, Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 1000 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 1000 oder bei der Herstellung von Komponenten, die in dem Interposer 1000 umfasst sind, verwendet werden.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Offenbarung Gate-All-Around-Integrierte-Schaltung-Strukturen, die Vor-Abstandshalter-Abscheidung-geschnittene-Gates aufweisen, und Verfahren zum Herstellen von Gate-All-Around-Integrierte-Schaltung-Strukturen, die Vor-Abstandshalter-Abscheidung-geschnittene-Gates aufweisen.
  • Die vorangegangene Beschreibung von dargestellten Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen und Beispiele der Offenbarung hierin zu Darstellungszwecken beschrieben werden, sind verschiedene äquivalente Modifikation innerhalb des Schutzbereichs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Modifikationen können an der Offenbarung im Hinblick auf die obige detaillierte Beschreibung vorgenommen werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierter Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Ausführungsbeispiel 1: Eine Integrierte-Schaltung-Struktur umfasst eine erste vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten. Ein erster Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein zweiter Gate-Stapel ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des zweiten Gate-Stapels ist von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  • Ausführungsbeispiel 2: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, ferner umfassend ein erstes Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten; und ein zweites Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 3: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 2, ferner umfassend ein erstes Paar von leitfähigen Kontakten auf dem ersten Paar von epitaktischen Source- oder Drain-Strukturen; und ein zweites Paar von leitfähigen Kontakten auf dem zweiten Paar von epitaktischen Source- oder Drain-Strukturen.
  • Ausführungsbeispiel 4: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 2 oder 3, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaktischen Source- und Drain-Strukturen sind.
  • Ausführungsbeispiel 5: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 2 oder 3, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaktischen Source- und Drain-Strukturen sind.
  • Ausführungsbeispiel 6: Eine Integrierte-Schaltung-Struktur umfasst eine erste vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten. Ein Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein Gate-Plug ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des Gate-Plugs ist von einem Ende des Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur mit einem ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des Gate-Stapels bildet, einem zweiten Abschnitt, der einen Abstandshalter entlang der Seitenwände des Gate-Plugs bildet, und einem dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  • Ausführungsbeispiel 7: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 6, ferner umfassend eine Naht zwischen dem dritten Abschnitt der Dielektrikumsstruktur und dem Gate-Plug.
  • Ausführungsbeispiel 8: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 6 oder 7, ferner umfassend ein erstes Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten, und ein zweites Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 9: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 8, ferner umfassend ein erstes Paar von leitfähigen Kontakten auf dem ersten Paar von epitaktischen Source- oder Drain-Strukturen; und ein zweites Paar von leitfähigen Kontakten auf dem zweiten Paar von epitaktischen Source- oder Drain-Strukturen.
  • Ausführungsbeispiel 10: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 8 oder 9, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaktischen Source- und Drain-Strukturen sind.
  • Ausführungsbeispiel 11: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 8 oder 9, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaktischen Source- und Drain-Strukturen sind.
  • Ausführungsbeispiel 12: Ein Verfahren zum Herstellen einer Integrierte-Schaltung-Struktur umfasst Bilden einer ersten vertikalen Anordnung von horizontalen Nanodrähten und einer zweiten vertikalen Anordnung von horizontalen Nanodrähten, Bilden einer Gate-Leitung über der ersten vertikalen Anordnung von horizontalen Nanodrähten und der zweiten vertikale Anordnung von horizontalen Nanodrähten, Schneiden der Gate-Leitung, um einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten zu bilden, wobei ein Ende des zweiten Gate-Stapels von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet ist, und Bilden einer Dielektrikumsstruktur mit einem ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des ersten Gate-Stapels bildet, einem zweiten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des zweiten Gate-Stapels bildet, und einem dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  • Ausführungsbeispiel 13: Das Verfahren gemäß Ausführungsbeispiel 12, ferner umfassend Ersetzen eines Abschnitts des zweiten Gate-Stapels durch einen Gate-Plug, wobei der Gate-Plug breiter ist als der dritte Abschnitt der Dielektrikumsstruktur.
  • Ausführungsbeispiel 14: Das Verfahren gemäß Ausführungsbeispiel 13, wobei das Ersetzen des Abschnitts des zweiten Gate-Stapels durch den Gate-Plug ein Bilden einer Naht zwischen dem dritten Abschnitt der Dielektrikumsstruktur und dem Gate-Plug umfasst.
  • Ausführungsbeispiel 15: Das Verfahren gemäß Ausführungsbeispiel 12, 13 oder 14, ferner umfassend Bilden eines Paares epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten, und Bilden eines zweiten Paares epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 16: Eine Rechenvorrichtung umfasst eine Platine und eine Komponente, die mit der Platine gekoppelt ist. Die Komponente umfasst eine Integrierte-Schaltung-Struktur, die eine erste vertikale Anordnung von horizontalen Nanodrähten und eine zweite vertikale Anordnung von horizontalen Nanodrähten umfasst. Ein erster Gate-Stapel ist über der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein zweiter Gate-Stapel ist über der zweiten vertikalen Anordnung von horizontalen Nanodrähten. Ein Ende des zweiten Gate-Stapels ist von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet. Die Integrierte-Schaltung-Struktur umfasst auch eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang der Seitenwände des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  • Ausführungsbeispiel 17: Die Rechenvorrichtung gemäß Ausführungsbeispiel 16, ferner umfassend einen Speicher, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 18: Die Rechenvorrichtung gemäß Ausführungsbeispiel 16 oder 17, ferner umfassend einen Kommunikationschip, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 19: Die Rechenvorrichtung gemäß Ausführungsbeispiel 16, 17 oder 18, wobei die Komponente ein gepackagter Integrierte-Schaltung-Die ist.
  • Ausführungsbeispiel 20: Die Rechenvorrichtung gemäß Ausführungsbeispiel 16, 17, 18 oder 19, wobei die Komponente aus der Gruppe ausgewählt ist, die einen Prozessor, einen Kommunikationschip und einen digitalen Signalprozessor umfasst.

Claims (20)

  1. Eine Integrierte-Schaltung-Struktur, umfassend: eine erste vertikale Anordnung von horizontalen Nanodrähten; eine zweite vertikale Anordnung von horizontalen Nanodrähten; einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten; einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten, wobei ein Ende des zweiten Gate-Stapels von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet ist; und eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  2. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, ferner umfassend: ein erstes Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten; und ein zweites Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  3. Die Integrierte-Schaltung-Struktur gemäß Anspruch 2, ferner umfassend: ein erstes Paar von leitfähigen Kontakten auf dem ersten Paar von epitaktischen Source- oder Drain-Strukturen; und ein zweites Paar von leitfähigen Kontakten auf dem zweiten Paar von epitaktischen Source- oder Drain-Strukturen.
  4. Die Integrierte-Schaltung-Struktur gemäß Anspruch 2 oder 3, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaktischen Source- und Drain-Strukturen sind.
  5. Die Integrierte-Schaltung-Struktur gemäß Anspruch 2 oder 3, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaktischen Source- und Drain-Strukturen sind.
  6. Eine Integrierte-Schaltung-Struktur, umfassend: eine erste vertikale Anordnung von horizontalen Nanodrähten; eine zweite vertikale Anordnung von horizontalen Nanodrähten; einen Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten; einen Gate-Plug über der zweiten vertikalen Anordnung von horizontalen Nanodrähten, wobei ein Ende des Gate-Plugs von einem Ende des Gate-Stapels durch einen Zwischenraum beabstandet ist, und eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des Gate-Stapels bildet, einen zweiten Abschnitt, der einen Abstandshalter entlang von Seitenwänden des Gate-Plugs bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  7. Die Integrierte-Schaltung-Struktur gemäß Anspruch 6, ferner umfassend eine Naht zwischen dem dritten Abschnitt der Dielektrikumsstruktur und dem Gate-Plug.
  8. Die Integrierte-Schaltung-Struktur gemäß Anspruch 6 oder 7, ferner umfassend: ein erstes Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten; und ein zweites Paar von epitaktischen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  9. Die Integrierte-Schaltung-Struktur gemäß Anspruch 8, ferner umfassend: ein erstes Paar von leitfähigen Kontakten auf dem ersten Paar von epitaktischen Source- oder Drain-Strukturen; und ein zweites Paar von leitfähigen Kontakten auf dem zweiten Paar von epitaktischen Source- oder Drain-Strukturen.
  10. Die Integrierte-Schaltung-Struktur gemäß Anspruch 8 oder 9, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaktischen Source- und Drain-Strukturen sind.
  11. Die Integrierte-Schaltung-Struktur gemäß Anspruch 8 oder 9, wobei das erste und das zweite Paar von epitaktischen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaktischen Source- und Drain-Strukturen sind.
  12. Ein Verfahren zum Herstellen einer Integrierte-Schaltung-Struktur, das Verfahren umfassend: Bilden einer ersten vertikalen Anordnung von horizontalen Nanodrähten und einer zweiten vertikalen Anordnung von horizontalen Nanodrähten; Bilden einer Gate-Leitung über der ersten vertikalen Anordnung von horizontalen Nanodrähten und der zweiten vertikale Anordnung von horizontalen Nanodrähten; Schneiden der Gate-Leitung, um einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten zu bilden, wobei ein Ende des zweiten Gate-Stapels von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet ist, und Bilden einer Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  13. Das Verfahren gemäß Anspruch 12, ferner umfassend: Ersetzen eines Abschnitts des zweiten Gate-Stapels durch einen Gate-Plug, wobei der Gate-Plug breiter ist als der dritte Abschnitt der Dielektrikumsstruktur.
  14. Das Verfahren gemäß Anspruch 13, wobei das Ersetzen des Abschnitts des zweiten Gate-Stapels durch den Gate-Plug ein Bilden einer Naht zwischen dem dritten Abschnitt der Dielektrikumsstruktur und dem Gate-Plug umfasst.
  15. Das Verfahren gemäß Anspruch 12, 13 oder 14, ferner umfassend: Bilden eines Paares epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten; und Bilden eines zweiten Paares epitaktischer Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  16. Eine Rechenvorrichtung, umfassend: eine Platine; und eine Komponente, die mit der Platine gekoppelt ist, wobei die Komponente eine Integrierte-Schaltung-Struktur umfasst, umfassend: eine erste vertikale Anordnung von horizontalen Nanodrähten; eine zweite vertikale Anordnung von horizontalen Nanodrähten; einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten; einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten, wobei ein Ende des zweiten Gate-Stapels von einem Ende des ersten Gate-Stapels durch einen Zwischenraum beabstandet ist, und eine Dielektrikumsstruktur, die einen ersten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des ersten Gate-Stapels bildet, einen zweiten Abschnitt, der einen Gate-Abstandshalter entlang von Seitenwänden des zweiten Gate-Stapels bildet, und einen dritten Abschnitt, der den Zwischenraum vollständig ausfüllt, umfasst, wobei der dritte Abschnitt mit dem ersten und dem zweiten Abschnitt durchgehend ist.
  17. Die Rechenvorrichtung gemäß Anspruch 16, ferner umfassend: einen Speicher, der mit der Platine gekoppelt ist.
  18. Die Rechenvorrichtung gemäß Anspruch 16 oder 17, ferner umfassend: einen Kommunikationschip, der mit der Platine gekoppelt ist.
  19. Die Rechenvorrichtung gemäß Anspruch 16, 17 oder 18, wobei die Komponente ein gepackagter Integrierte-Schaltung-Die ist.
  20. Die Rechenvorrichtung gemäß Anspruch 16, 17, 18 oder 19, wobei die Komponente aus der Gruppe ausgewählt ist, die einen Prozessor, einen Kommunikationschip und einen digitalen Signalprozessor umfasst.
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