DE102019122644A1 - Integrierte gate-all-around-schaltungsstrkturen mit dezimierten kanalstrukturen unter verwendung eines von unten nach oben wirkenden ansatzes - Google Patents

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Dax M. CRUM
Biswajeet Guha
Leonard Guler
Tahir Ghani
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/66409—Unipolar field-effect transistors
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Abstract

Es werden integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen und Verfahren zur Herstellung von integrierten Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen unter Verwendung eines von unten nach oben wirkenden Ansatzes beschrieben. Beispielsweise weist eine integrierte Schaltungsstruktur eine erste vertikale Anordnung von Nanodrähten und eine zweite vertikale Anordnung von Nanodrähten oberhalb eines Substrats auf. Die erste vertikale Anordnung von Nanodrähten weist eine größere Anzahl von Nanodrähten auf als die zweite vertikale Anordnung von Nanodrähten. Die erste vertikale Anordnung von Nanodrähten weist einen obersten Nanodraht auf, der mit dem obersten Nanodraht der zweiten vertikalen Anordnung von Nanodrähten koplanar ist. Die erste vertikale Anordnung von Nanodrähten weist einen untersten Nanodraht unterhalb des untersten Nanodrahts der zweiten vertikalen Anordnung von Nanodrähten auf. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von Nanodrähten. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von Nanodrähten.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung betreffen das Gebiet integrierter Schaltungsstrukturen und ihrer Verarbeitung, und insbesondere integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen und Verfahren zur Herstellung integrierter Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen.
  • HINTERGRUND
  • In den letzten paar Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter der stets wachsenden Halbleiterindustrie. Die Skalierung zu immer kleineren Merkmalen ermöglicht eine erhöhte Dichte funktioneller Einheiten auf der begrenzten Nutzfläche von Halbleiterchips. Beispielsweise ermöglicht die abnehmende Transistorgröße die Aufnahme einer erhöhten Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, so dass sich Produkte mit erhöhter Kapazität herstellen lassen. Das Streben nach immer mehr Kapazität ist jedoch nicht problemlos. Es wird immer notwendiger, die Leistungsfähigkeit jeder Vorrichtung zu optimieren.
  • Bei der Herstellung integrierter Schaltungsvorrichtungen sind Mehr-Gate-Transistoren in der Art von Tri-Gate-Transistoren vorherrschender geworden, während die Vorrichtungsabmessungen weiter herunterskaliert werden. Bei herkömmlichen Prozessen werden Tri-Gate-Transistoren im Allgemeinen entweder auf Bulk-Siliciumsubstraten oder auf Silicium-auf-Isolator-Substraten hergestellt. In einigen Fällen sind Bulk-Siliciumsubstrate infolge ihrer niedrigeren Kosten und weil sie einen weniger komplizierten Tri-Gate-Herstellungsprozess ermöglichen, bevorzugt. Bei einem anderen Aspekt stellt das Erhalten einer besseren Mobilität und die Kurzkanalsteuerung eine Herausforderung bei der Vorrichtungsherstellung dar, wenn die Abmessungen mikroelektronischer Vorrichtungen unter den 10-Nanometer(nm)-Knoten absinken. Für die Herstellung von Vorrichtungen verwendete Nanodrähte ermöglichen eine verbesserte Kurzkanalsteuerung.
  • Die Skalierung von Mehr-Gate- und Nanodrahttransistoren war jedoch auch nicht folgenlos. Während die Abmessungen dieser Grundbauteile mikroelektronischer Schaltungen verringert werden und die schiere Anzahl in einem gegebenen Gebiet hergestellter Grundbauteile zunimmt, sind die Bedingungen für die zur Strukturierung dieser Bauteile verwendeten Lithographieprozesse überwältigend geworden. Insbesondere kann es einen Kompromiss zwischen der kleinsten Abmessung eines strukturierten Merkmals in einem Halbleiterstapel (kritische Abmessung) und dem Abstand zwischen diesen Merkmalen geben.
  • Figurenliste
  • Es zeigen:
    • Die 1A - 1D Schnittansichten, die verschiedene Operationen bei einem Verfahren zur Herstellung einer integrierten Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren,
    • die 2A - 2C Schnittansichten, die verschiedene integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren,
    • die 3A - 3C Schnittansichten, die verschiedene integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung repräsentieren,
    • die 4A - 4J Schnittansichten verschiedener Operationen bei einem Verfahren zur Herstellung einer integrierten Gate-all-around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • 5 eine Schnittansicht einer nicht planaren integrierten Schaltungsstruktur entlang einer Gate-Leitung gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • 6 Schnittansichten durch Nanodrähte und Finnen für eine Nicht-Endkappenarchitektur (linke Seite (a)) gegenüber einer selbstjustierten Gate-Endkappen(SAGE)-Architektur (rechte Seite (b)) gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • 7 Schnittansichten, die verschiedene Operationen bei einem Verfahren zur Herstellung einer selbstjustierten Gate-Endkappen(SAGE)-Struktur mit Gate-all-around-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren,
    • 8A eine dreidimensionale Schnittansicht einer nanodrahtbasierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • 8B eine Schnittansicht der Source- oder Drain-Elektrode der nanodrahtbasierten integrierten Schaltungsstruktur aus 8A entlang der a-a'-Achse gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • 8C eine Schnittansicht des Kanals der nanodrahtbasierten integrierten Schaltungsstruktur aus 8A entlang der b-b'-Achse gemäß einer Ausführungsform der vorliegenden Offenbarung,
    • die 9A - 9E dreidimensionale Schnittansichten, die verschiedene Operationen bei einem Verfahren zur Herstellung eines Nanodrahtabschnitts einer Finne/Nanodraht-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren,
    • 10 eine Rechenvorrichtung gemäß einer Implementation einer Ausführungsform der Offenbarung und
    • 11 eine Verdrahtungslage, die eine oder mehrere Ausführungsformen der Offenbarung aufweist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen und Verfahren zur Herstellung integrierter Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, wie spezifische Integrations- und Materialregime, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Fachleute werden verstehen, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten verwirklicht werden können. In anderen Fällen werden wohlbekannte Merkmale, wie Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner ist zu verstehen, dass die verschiedenen in den Figuren dargestellten Ausführungsformen der Erläuterung dienende Repräsentationen sind und nicht notwendigerweise maßstäblich gezeichnet sind.
  • In der folgenden Beschreibung kann nur zu Bezugszwecken eine bestimmte Terminologie verwendet werden und ist daher nicht als einschränkend vorgesehen. Beispielsweise beziehen sich Begriffe wie „oberer“, „unterer“, „oberhalb“ und „unterhalb“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriffe wie „vorderer“, „hinterer“, „Rückseite“ und „Seite“ beschreiben die Orientierung und/oder den Ort von Teilen der Komponente innerhalb eines konsistenten, jedoch beliebigen Bezugsrahmens, was mit Bezug auf den Text und die zugeordneten Zeichnungen, welche die erörterte Komponente beschreiben, klar gemacht wird. Diese Terminologie kann die vorstehend spezifisch erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung einschließen.
  • Hier beschriebene Ausführungsformen können Front-End-of-Line(FEOL)-Halbleiterverarbeitungen und -strukturen betreffen. FEOL ist der erste Teil der Herstellung einer integrierten Schaltung (IC), wobei die einzelnen Vorrichtungen (beispielsweise Transistoren, Kondensatoren, Widerstände usw.) im Halbleitersubstrat oder in der Halbleiterschicht strukturiert werden. FEOL deckt im Allgemeinen alles bis zur Abscheidung von Metallverbindungsschichten ab (schließt diese jedoch nicht ein). Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (beispielsweise ohne jegliche Drähte).
  • Hier beschriebene Ausführungsformen können Back-End-of-Line(BEOL)-Halbleiterverarbeitungen und -strukturen betreffen. BEOL ist der zweite Teil der IC-Herstellung, wobei die einzelnen Vorrichtungen (beispielsweise Transistoren, Kondensatoren, Widerstände usw.) mit der Verdrahtung auf dem Wafer, beispielsweise der Metallisierungsschicht oder den Metallisierungsschichten, miteinander verbunden werden. BEOL weist Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bondstellen für Chip-zu-Baugruppe-Verbindungen auf. Beim BEOL-Teil der Herstellungsstufe werden Kontakte (Kontaktstellen), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten in den BEOL aufgenommen werden.
  • Nachstehend beschriebene Ausführungsformen können auf FEOL-Verarbeitungen und -Strukturen, BEOL-Verarbeitungen und -Strukturen oder sowohl auf FEOL- als auch BEOL-Verarbeitungen und -Strukturen anwendbar sein. Insbesondere können solche Ansätze, wenngleich ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios erläutert werden kann, auch auf eine BEOL-Verarbeitung anwendbar sein. Ebenso können solche Ansätze, wenngleich ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios erläutert werden kann, auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen eine selbstjustierte von unten nach oben erfolgende Nanodraht-Transistorkanaldezimierung. Eine oder mehrere hier beschriebene Ausführungsformen betreffen die Sub-Finnenisolation.
  • Um Kontext bereitzustellen, sei bemerkt, dass Transistoren mit unterschiedlichen Steuerströmen für verschiedene Schaltungstypen benötigt werden können. Hier offenbarte Ausführungsformen betreffen das Erreichen unterschiedlicher Steuerströme durch Dezimieren der Anzahl von Nanodraht-Transistorkanälen in Vorrichtungsstrukturen. Eine oder mehrere Ausführungsformen sehen einen Ansatz zum Entfernen diskreter Anzahlen von Drähten aus einer Transistorstruktur vor. Ansätze können sowohl für Bänder als auch für Drähte (RAW) geeignet sein. Ferner muss der durch eine Sub-Finne fließende Transistorleckstrom für eine geeignete Schaltungsfunktion gesteuert werden. Hier offenbarte Ausführungsformen sehen ein Verfahren zur Sub-Finnenisolation für Nanodrahttransistoren vor.
  • Um weiteren Kontext in Bezug auf die Dezimierung bereitzustellen, sei bemerkt, dass Technologien, die FinFETs verwenden, die Anzahl der Finnen in jeder Vorrichtung dezimieren können, um unterschiedliche Steuerstromstärken zu erreichen. Für die Sub-Finnenisolation werden Sub-Finnenimplantationen verwendet, um eine Sub-Finne zur Verringerung des Leckens zu dotieren. Weil Nanodrähte gestapelt und selbstjustiert sind, können sie jedoch nicht in der gleichen Weise wie Finnen dezimiert werden. Zusätzlich müssen Sub-Finnen-Dotierungsstoffe gezielt eingesetzt werden und können in den Kanal zurück diffundieren, wodurch der Trägertransport beeinträchtigt wird.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung wird hier ein Prozessfluss zum Erreichen einer selbstjustierten von unten nach oben erfolgenden Nanodraht-Transistorkanaldezimierung und/oder Sub-Finnenisolation beschrieben. Ausführungsformen können die Kanaldezimierung von Nanodrahttransistoren zur Bereitstellung einer Modulation von Steuerströmen in verschiedenen Vorrichtungen, die für verschiedene Schaltungen erforderlich sein können, aufweisen. Ausführungsformen können als selbstjustierter Ansatz implementiert werden, wodurch eine tiefe Skalierung für künftige Nanodrahttechnologien ermöglicht wird. Zusätzlich können Ausführungsformen implementiert werden, um eine Transistorisolation von einer Sub-Finnen-Leitung bereitzustellen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung weist eine Nanodrahtverarbeitung eines alternierenden Si/SiGe-Stapels die Strukturierung des Stapels zu Finnen auf. Generische Blindgates (die möglicherweise Poly-Blindgates sein können) werden strukturiert und geätzt. Eine Hartmaske oder eine andere Blockierschicht wird abgeschieden und bis unter den oberen Teil der letzten SiGe-Schicht auf der Unterseite abgetragen. Eine für die Blockierschicht selektive Hartmaske wird konform abgeschieden und gedünnt, um die oberen Si/SiGe-Schichten zu schützen. Die Blockierschicht wird entfernt, und ein Blind-Gate-Oxid wird durchbrochen, wodurch die untere SiGe-Schicht freigelegt wird. Die untere SiGe-Schicht wird dann von unten nach oben fortgeätzt und endet am unteren Si-Nanodraht und darunter liegenden Substrat. Der untere Si-Nanodraht wird dann fortgeätzt und endet an der nächsten SiGe-Schicht (und es kann auch ein Teil des Substrats geätzt werden). Die Sequenz kann dann wiederholt werden, beispielsweise durch Ätzen von SiGe und anschließendes Ätzen von Si. Auf diese Weise werden Si-Nanodrähte sequenziell von unten nach oben fortgeätzt. Wenngleich vorstehend die Verwendung von Si- und SiGe-Schichten beschrieben wurde, könnten auch andere Paare von Halbleitermaterialien, die legiert und epitaxial gezüchtet werden können, implementiert werden, um verschiedene hier vorgestellte Ausführungsformen zu erreichen, beispielsweise InAs und InGaAs oder SiGe und Ge.
  • Die 1A - 1D zeigen Schnittansichten, die verschiedene Operationen eines Verfahrens zur Herstellung einer integrierten Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren. Für jede der 1A, 1B, 1C und 1D sind eine Schnittansicht einer ausgeschnittenen Gate-Elektrode (linke Seite), eine Schnittansicht einer an einer Source- oder Drain(S/D)-Elektrode ausgeschnittenen Finne (Mitte) und eine Schnittansicht einer an einer Gate-Elektrode ausgeschnittenen Finne (rechte Seite) dargestellt.
  • Mit Bezug auf 1A sei bemerkt, dass ein Anfangsstapel eine Finne alternierender Silicium-Germanium-Schichten 108 und Siliciumschichten 110 oberhalb eines Substrats 102 aufweist, welche eine Siliciumfinne sein kann oder diese aufweisen kann. Falls das Substrat 102 eine Siliciumfinne aufweist oder ist, kann ein oberer Finnenabschnitt 106 oberhalb eines unteren Finnenabschnitts 104 liegen, wie durch die Höhe einer flachen Grabenisolationsstruktur (nicht dargestellt) skizziert ist. Die Siliciumschichten 110 können als vertikale Anordnung von Siliciumnanodrähten bezeichnet werden. Die unterste Silicium-Germanium-Schicht 108 kann dicker sein als die oberen Silicium-Germanium-Schichten 108, wie dargestellt ist.
  • Wiederum mit Bezug auf 1A sei bemerkt, dass eine dielektrische Zwischenlage 114 in der Art einer Blindgate-Oxid-Zwischenlage, die aus Siliciumoxid besteht, oberhalb der Finne alternierender Silicium-Germanium-Schichten 108 und Siliciumschichten 110 angeordnet ist. Eine Schutzkappenschicht 116 in der Art einer Siliciumnitrid- oder Titannitrid-Kappenschicht kann auf der dielektrischen Zwischenlage 114 gebildet sein. Es ist zu verstehen, dass aus Gründen der Klarheit die dielektrische Zwischenlage 114 und die Schutzkappenschicht 116 im Bild der ausgeschnittenen Gate-Elektrode nicht dargestellt sind, jedoch über der Struktur vorhanden wären. Gate-Stapel 112 in der Art von Opfer- oder Blind-Gate-Stapeln aus Polysilicium oder einer Siliciumnitridsäule sind über der dielektrischen Zwischenlage 114 und der Schutzkappenschicht 116 über den alternierenden Silicium-Germanium-Schichten 108 und Siliciumschichten 110 ausgebildet.
  • Mit Bezug auf 1B sei bemerkt, dass ein Maskierungsstapel über der nicht von Gate-Stapeln 112 abgedeckten Struktur aus 1A ausgebildet ist. Gemäß einer Ausführungsform weist der Maskierungsstapel eine untere Schicht 118 und eine obere Schicht 120 auf. Gemäß einer Ausführungsform ist die untere Schicht 118 eine kohlenstoffbasierte Hartmaskenschicht, die abgeschieden und dann bis auf ein gewünschtes Niveau abgetragen wird. Beispielsweise kann das Niveau in etwa mit der untersten Silicium-Germanium-Schicht 108 ausgerichtet sein, wie dargestellt. Gemäß einer Ausführungsform besteht die obere Schicht 120 aus einer metallbasierten Hartmaske in der Art einer Titannitridschicht. Die obere Schicht 120 wird abgetragen, um die Schutzkappenschicht 116 freizulegen.
  • Mit Bezug auf 1C sei bemerkt, dass die untere Schicht 118 des Maskierungsstapels der Struktur aus 1B entfernt wird, beispielsweise durch einen selektiven Nassätzprozess. Zusätzlich werden die unteren Abschnitte der dielektrischen Zwischenlage 114 und der Schutzkappenschicht 116 beim Entfernen der unteren Schicht 118 des Maskierungsstapels freigelegt, beispielsweise durch weitere selektive Ätzprozesse. Durch die Entfernung der unteren Schicht 118 und der unteren Abschnitte der dielektrischen Zwischenlage 114 und der Schutzkappenschicht 116 wird zumindest ein Abschnitt der untersten Silicium-Germanium-Schicht 108 freigelegt.
  • Mit Bezug auf 1D sei bemerkt, dass die unterste Silicium-Germanium-Schicht 108 entfernt wird. Die unterste Silicium-Germanium-Schicht 108 kann durch einen selektiven Ätzprozess entfernt werden, der Silicium-Germanium selektiv für Silicium ätzt. Nach der Entfernung der untersten Silicium-Germanium-Schicht 108 wird die unterste Siliciumschicht 110 dann entfernt. Die unterste Siliciumschicht 110 kann durch einen selektiven Ätzprozess, der Silicium selektiv zu Silicium-Germanium ätzt, entfernt werden. Das Ergebnis ist die effektive Entfernung (oder Dezimierung) des untersten Silicium-Nanodrahts. Es sei bemerkt, dass die zur Entfernung der untersten Siliciumschicht 110 verwendete Ätzung einen Teil 128 des Substrats der Finne 102 entfernen kann, um eine teilweise geätzte Finne oder ein teilweise geätztes Substrat 102A, wie dargestellt, zu belassen. Auch kann der vorstehende Prozess gemäß einer Ausführungsform wiederholt werden, um den nächstuntersten Draht zu entfernen, usw., bis die gewünschte Dezimierung erreicht wurde.
  • Gemäß einer Ausführungsform wird die Silicium-Germanium-Schicht selektiv durch Nassätzen geätzt, wodurch das Silicium-Germanium selektiv entfernt wird, während die Siliciumschichten nicht geätzt werden. Ätzchemikalien in der Art von Carbonsäure/Salpetersäure/HF-Chemikalien und Zitronensäure/Salpetersäure/HF können beispielsweise verwendet werden, um das Silicium-Germanium selektiv zu ätzen. Gemäß einer Ausführungsform werden Siliciumschichten selektiv durch ein Nassätzmittel geätzt, wodurch das Silicium selektiv entfernt wird, während die Silicium-Germanium-Schichten nicht geätzt werden. Ätzchemikalien in der Art wässriger Hydroxidchemikalien, einschließlich Ammoniumhydroxid und Kaliumhydroxid, können beispielsweise zum selektiven Ätzen des Siliciums verwendet werden. Ein halogenidbasiertes Trockenätzen oder ein plasmaverstärktes Dampfätzen kann auch verwendet werden, um die hier beschriebenen Ausführungsformen zu erreichen.
  • Es sei bemerkt, dass nach der in Zusammenhang mit 1D beschriebenen Verarbeitung ein isolierendes oder dielektrisches Material an der Stelle, an der die Kanaldezimierung ausgeführt wird, gebildet werden kann. Auch können ein permanentes Gate-Dielektrikum und eine permanente Gate-Elektrode nach der Entfernung von Gate-Strukturen 112 gebildet werden.
  • Gemäß einer Ausführungsform kann zur Ausbildung verschiedener Vorrichtungen mit unterschiedlichen Steuerstromstärken ein selbstjustierter Dezimierungsfluss durch Lithographie strukturiert werden, so dass RAW nur für spezifische Vorrichtungen dezimiert werden. Gemäß einer Ausführungsform kann der gesamte Wafer gleichmäßig dezimiert werden, so dass alle Vorrichtungen die gleiche Anzahl von RAW aufweisen. Gemäß einer Ausführungsform wird beim Dezimierungsfluss, wenn die Hartmasken-Blockierschicht entfernt wird und das Blind-Gate-Oxid durchbrochen wird, wodurch die untere SiGe-Schicht freigelegt wird, das SiGe-Ätzen übersprungen. Ein Si-Ätzen wird verwendet, um einen Teil des Substrats auszugraben, und eine dielektrische Abscheidung isoliert die RAW von der Sub-Finne. Der Ansatz kann implementiert werden, um eine Sub-Finnen-Isolation ohne eine RAW-Dezimierung zu erreichen. Gemäß einer Ausführungsform wird ein Dezimierungsfluss nach einem Dimple-Ätzen und nach einer Hohlraumbeabstandungsabscheidung ausgeführt. Der Ansatz kann durch das Vorhandensein einer Hohlraumbeabstandung von einem End-of-Line unterschieden werden. Gemäß einer Ausführungsform wird die Dezimierung nach einer Blindgateentfernung ausgeführt. Es sei bemerkt, dass eine epitaxiale (Epi) Source- oder Drain(S/D)-Elektrode auf dem Wafer gebildet wird. Dabei kann, wenn eine Dezimierung durch einen Gate-Graben ausgeführt wird, ein Teil der epitaxialen Anordnung von unten her ausgeätzt werden, was sich von der Ausführung einer Dezimierung durch eine S/D-Stelle unterscheidet.
  • Ausführungsformen können eine Dezimierung durch eine S/D-Öffnung aufweisen. Andere Ausführungsformen können eine Dezimierung durch eine Gate-Öffnung aufweisen. Bei anderen Ausführungsformen kann ein aus polykristallinem Silicium bestehendes Blindgate verwendet werden, was zum Risiko des Ätzens des Blindgates während der Dezimierung führen kann. Solche Ausführungsformen können einen zusätzlichen Schutz in der Art eines Überzugs zur Maskierung des polykristallinen Siliciums vor einem Dezimierungsätzen erfordern.
  • Die 2A - 2C zeigen als einen ersten Beispielssatz Schnittansichten, die verschiedene integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
  • Mit Bezug auf 2A sei bemerkt, dass eine integrierte Schaltungsstruktur 200A eine Zweidrahtvorrichtung (linke Seite) und eine Eindrahtvorrichtung (rechte Seite) aufweist. Die Zweidrahtvorrichtung weist ein Substrat 202A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 204A, zwei Nanodrähte 206A und epitaxiale Source- oder Drain-Strukturen 208A auf. Die Eindrahtvorrichtung weist ein Substrat 202B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 204B, einen Nanodraht 206B, epitaxiale Source- oder Drain-Strukturen 208B und eine dielektrische Schicht 210 auf. Die integrierte Schaltungsstruktur 200A kann unter Verwendung eines strukturierten Band-oder-Nanodraht-Dezimierungsansatzes nach der Blindgateherstellung hergestellt werden.
  • Mit Bezug auf 2B sei bemerkt, dass eine integrierte Schaltungsstruktur 200B eine erste Zweidrahtvorrichtung (linke Seite) und eine zweite Zweidrahtvorrichtung (rechte Seite) aufweist. Die erste Zweidrahtvorrichtung weist ein Substrat 220A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 224A, zwei Nanodrähte 226A, epitaxiale Source- oder Drain-Strukturen 228A und eine dielektrische Schicht 230A auf. Die zweite Zweidrahtvorrichtung weist ein Substrat 220B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 224B, zwei Nanodrähte 226B, epitaxiale Source- oder Drain-Strukturen 228B und eine dielektrische Schicht 230B auf. Die integrierte Schaltungsstruktur 200B kann unter Verwendung eines unstrukturierten Band-oder-Nanodraht-Dezimierungsansatzes nach der Blindgateherstellung hergestellt werden.
  • Mit Bezug auf 2C sei bemerkt, dass eine integrierte Schaltungsstruktur 200C eine erste Dreidrahtvorrichtung (linke Seite) und eine zweite Dreidrahtvorrichtung (rechte Seite) aufweist. Die erste Dreidrahtvorrichtung weist ein Substrat 242A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 244A, drei Nanodrähte 246A und epitaxiale Source- oder Drain-Strukturen 248A auf. Die zweite Dreidrahtvorrichtung weist ein Substrat 240B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 244B, drei Nanodrähte 246B, epitaxiale Source- oder Drain-Strukturen 248B und eine dielektrische Schicht 250 auf. Die integrierte Schaltungsstruktur 200C kann nur unter Verwendung eines differenziellen Sub-Finnenisolationsätzens hergestellt werden. Das Ergebnis ist eine Nicht-Sub-Finnenisolationsstruktur 241A angrenzend an eine Sub-Finnenisolationsstruktur 241B, wie dargestellt.
  • Die 3A - 3C zeigen als einen zweiten Beispielssatz Schnittansichten, die verschiedene integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen repräsentieren, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Mit Bezug auf 3A sei bemerkt, dass eine integrierte Schaltungsstruktur 300A eine Dreidrahtvorrichtung (linke Seite) und eine Eindrahtvorrichtung (rechte Seite) aufweist. Die Dreidrahtvorrichtung weist ein Substrat 302A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 304A, drei Nanodrähte 306A, Dimple (Hohlraumbeabstandungen) 312A und epitaxiale Source- oder Drain-Strukturen 308A auf. Die Eindrahtvorrichtung weist ein Substrat 302B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 304B, einen Nanodraht 306B, Dimple 312B, epitaxiale Source- oder Drain-Strukturen 308B und eine dielektrische Schicht 310 auf. Die integrierte Schaltungsstruktur 300A kann unter Verwendung einer Dezimierung nach einem Dimple-Prozess hergestellt werden, wodurch Hohlraumbeabstandungen gebildet werden.
  • Mit Bezug auf 3B sei bemerkt, dass eine integrierte Schaltungsstruktur 300B eine Dreidrahtvorrichtung (linke Seite) und eine Eindrahtvorrichtung (rechte Seite) aufweist. Die Dreidrahtvorrichtung weist ein Substrat 322A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 324A, drei Nanodrähte 326A und epitaxiale Source- oder Drain-Strukturen 328A auf. Die Eindrahtvorrichtung weist ein Substrat 322B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 324B, einen Nanodraht 346B, epitaxiale Source- oder Drain-Strukturen 326B und eine dielektrische Schicht 330 auf. Die integrierte Schaltungsstruktur 300B kann unter Verwendung eines Dezimierungsansatzes nach der Blindgateentfernung hergestellt werden, wodurch die Kanäle durch die Gate-Öffnung (statt durch S/D-Öffnungen) dezimiert werden. Weil die epitaxialen Source- oder Drain-Strukturen 326A bereits auf dem Wafer sind, wenn die Kanäle durch die Gate-Öffnung dezimiert werden, zeigen wir, dass 326A ein gewisses Ausmaß eines Ätzens erfahren kann, wodurch einige Ätzmuster in den epitaxialen Source- oder Drain-Strukturen verbleiben. Dieses Beispiel ist nur zu Erläuterungszwecken dargestellt, und die jeweiligen Ätzmuster könnten von dem dargestellten abweichen.
  • Mit Bezug auf 3C sei bemerkt, dass eine integrierte Schaltungsstruktur 300C eine Dreidrahtvorrichtung (linke Seite) und eine Eindrahtvorrichtung (rechte Seite) aufweist. Die Dreidrahtvorrichtung weist ein Substrat 342A (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 344A, drei Nanodrähte 346A und epitaxiale Source- oder Drain-Strukturen 348A auf. Die Eindrahtvorrichtung weist ein Substrat 342B (das eine Finne sein kann oder aufweisen kann), einen Gate-Stapel 344B, einen Nanodraht 346B, epitaxiale Source- oder Drain-Strukturen 348B und eine dielektrische Schicht 350 auf. Die integrierte Schaltungsstruktur 300C kann unter Verwendung eines Dezimierungsansatzes nach der Blindgateherstellung auf der Grundlage eines polykristallinen (Poly) Silicium-Blindgates hergestellt werden, so dass dadurch eine beispielsweise von 2A verschiedene Ausführungsform gebildet wird, die kein Blindgatematerial speziell definiert hat. Bei Verwendung von Polysilicium wären zusätzliche Maskierungsschichten erforderlich, um es vor dem Dezimierungsätzen zu schützen, so dass dies als eigene Ausführungsform erwähnt wird.
  • Wie vorstehend erwähnt wurde, kann die Nanodrahtfreilegungsverarbeitung unter Verwendung eines Ersatz-Gate-Grabens ausgeführt werden. Beispiele solcher Freilegungsprozesse werden nachstehend beschrieben. Zusätzlich kann gemäß einem anderen Aspekt eine Backend(BE)-Verbindungsskalierung zu einer geringeren Leistungsfähigkeit und höheren Herstellungskosten infolge der Strukturierungskomplexität führen. Hier beschriebene Ausführungsformen können implementiert werden, um eine vorderseitige und rückseitige Verbindungsintegration für Nanodrahttransistoren zu ermöglichen. Hier beschriebene Ausführungsformen können einen Ansatz zum Erreichen eines breiteren Verbindungsabstands bereitstellen. Das Ergebnis kann durch eine verbesserte Produktleistungsfähigkeit und geringere Strukturierungskosten gegeben sein. Ausführungsformen können implementiert werden, um eine robuste Funktionalität skalierter Nanodraht- oder Nanobandtransistoren mit einer geringen Leistungsaufnahme und einer hohen Leistungsfähigkeit zu ermöglichen.
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen duale epitaxiale (EPI) Verbindungen für Nanodraht- oder Nanobandtransistoren unter Verwendung einer partiellen Source- oder Drain-Elektrode (SD) und einer asymmetrischen Grabenkontakt(TCN)-Tiefe. Gemäß einer Ausführungsform wird eine integrierte Schaltungsstruktur durch die Bildung von Source-Drain-Öffnungen von Nanodraht/Nanoband-Transistoren, die teilweise mit SD-Epitaxie gefüllt sind, hergestellt. Der Rest der Öffnung wird mit einem leitfähigen Material gefüllt. Eine Bildung eines tiefen Grabens auf einer von der Source- oder der Drain-Seite ermöglicht einen direkten Kontakt mit einer Rückseiten-Zwischenverbindungsebene.
  • Bei einem beispielhaften Prozessfluss zeigen die 4A - 4J Schnittansichten verschiedener Operationen eines Verfahrens zur Herstellung einer integrierten Gate-all-around-Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Mit Bezug auf 4A sei bemerkt, dass bei einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur ein Anfangsstapel 400 gebildet wird, wobei eine Silicium-Germanium-Schicht 404 und Siliciumschichten 406 alternierend über einer Finne 402 in der Art einer Siliciumfinne angeordnet werden. Die Siliciumschichten 406 können als vertikale Anordnung von Siliciumnanodrähten bezeichnet werden. Eine Schutzkappe 408 kann über der alternierenden Anordnung der Silicium-Germanium-Schicht 404 und der Siliciumschichten 406 gebildet werden, wie dargestellt.
  • Mit Bezug auf 4B sei bemerkt, dass ein Gate-Stapel 410 über der vertikalen Anordnung von Nanodrähten 406 gebildet wird. Teile der vertikalen Anordnung von Nanodrähten 406 werden dann durch Entfernen von Teilen der Silicium-Germanium-Schicht 404 freigelegt, um eingesenkte Silicium-Germanium-Schichten 404' und Hohlräume 412 bereitzustellen, wie in 4C dargestellt ist.
  • Es sei bemerkt, dass die Struktur aus 4C fertiggestellt werden kann, ohne zuerst das tiefe Ätzen und die asymmetrische Kontaktverarbeitung, wie nachstehend beschrieben, auszuführen. In jedem Fall (beispielsweise der asymmetrischen Kontaktverarbeitung oder ohne diese) wird beim Herstellungsprozess gemäß einer Ausführungsform ein Prozessschema verwendet, das eine integrierte Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur bereitstellt, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden.
  • Mit Bezug auf 4D sei bemerkt, dass obere Gate-Abstandselemente 414 an Seitenwänden der Gate-Struktur 410 gebildet werden. Hohlraumbeabstandungen 416 werden unterhalb der oberen Gate-Beabstandungen 414 in den Hohlräumen 412 gebildet. Ein tiefes Grabenkontaktätzen wird dann ausgeführt, um Gräben 418 und eingesenkte Nanodrähte 406' zu bilden. Ein Opfermaterial 420 wird dann in den Gräben 418 gebildet, wie in 4E dargestellt ist.
  • Mit Bezug auf 4F sei bemerkt, dass eine erste epitaxiale Source- oder Drain-Struktur (beispielsweise linke Merkmale 422) an einem ersten Ende der vertikalen Anordnung von Nanodrähten 406' gebildet wird. Eine zweite epitaxiale Source- oder Drain-Struktur (beispielsweise rechte Merkmale 422) wird an einem zweiten Ende der vertikalen Anordnung von Nanodrähten 406' gebildet. Ein Zwischenschichtdielektrikum(ILD)-Material 424 wird dann an den Seiten der Gate-Elektrode 410 und angrenzend an die Source- oder Drain-Strukturen 422 gebildet, wie in 4G dargestellt ist.
  • Mit Bezug auf 4H sei bemerkt, dass ein Ersatz-Gate-Prozess verwendet wird, um ein permanentes Gate-Dielektrikum 428 und eine permanente Gate-Elektrode 426 zu bilden. Das ILD-Material 424 wird dann entfernt, wie in 41 dargestellt ist. Das Opfermaterial 420 wird dann von einer der Source-Drain-Stellen (beispielsweise der rechten Seite) entfernt, um einen Graben 432 zu bilden, wird jedoch nicht von der anderen der Source-Drain-Stellen entfernt, um einen Graben 430 zu bilden.
  • Mit Bezug auf 4J sei bemerkt, dass eine erste leitende Kontaktstruktur 434 mit der ersten epitaxialen Source- oder Drain-Struktur (beispielsweise linke Merkmale 422) gekoppelt gebildet wird. Eine zweite leitende Kontaktstruktur 436 wird mit der zweiten epitaxialen Source- oder Drain-Struktur (beispielsweise rechte Merkmale 422) gekoppelt gebildet. Die zweite leitende Kontaktstruktur 436 wird entlang der Finne 402 tiefer gebildet als die erste leitende Kontaktstruktur 434. Gemäß einer Ausführungsform wird beim Verfahren ferner, wenngleich dies in 4J nicht dargestellt ist, eine freigelegte Oberfläche der zweiten leitenden Kontaktstruktur 436 am unteren Teil der Finne 402 gebildet.
  • Gemäß einer Ausführungsform ist die zweite leitende Kontaktstruktur 436 entlang der Finne 402 tiefer als die erste leitende Kontaktstruktur 434, wie dargestellt. Gemäß einer Ausführungsform ist die zweite leitende Kontaktstruktur 436 entlang der Finne 402 tiefer als die erste leitende Kontaktstruktur 434, wie dargestellt. Gemäß einer solchen Ausführungsform verläuft die erste leitende Kontaktstruktur 434 nicht entlang der Finne 402, wie dargestellt. Gemäß einer anderen nicht dargestellten solchen Ausführungsform verläuft die erste leitende Kontaktstruktur 434 teilweise entlang der Finne 402.
  • Gemäß einer Ausführungsform verläuft die zweite leitende Kontaktstruktur 434 entlang der gesamten Finne 402. Gemäß einer Ausführungsform weist die zweite leitende Kontaktstruktur 434, wenngleich dies nicht dargestellt ist, wenn der untere Teil der Finne 402 durch einen Substratrückseiten-Entfernungsprozess freigelegt wurde, am unteren Teil der Finne 402 eine freigelegte Oberfläche auf.
  • Gemäß einem Aspekt können, um den Zugang zu beiden leitenden Kontaktstrukturen eines Paars asymmetrischer Source- und Drain-Kontaktstrukturen zu ermöglichen, hier beschriebene integrierte Schaltungsstrukturen unter Verwendung eines Herstellungsansatzes, bei dem vorderseitige Strukturen rückseitig freigelegt werden, hergestellt werden. Gemäß einigen beispielhaften Ausführungsformen bringt das Freilegen der Rückseite eines Transistors oder einer anderen Vorrichtungsstruktur eine rückseitige Verarbeitung auf der Waferebene mit sich. Im Gegensatz zu einer herkömmlichen Silicium-Durchkontaktierungs-TSV-Technologie kann das Freilegen der Rückseite eines Transistors, wie hier beschrieben, in der Dichte der Vorrichtungszellen und sogar innerhalb von Teilgebieten einer Vorrichtung ausgeführt werden. Ferner kann eine solche Freilegung der Rückseite eines Transistors ausgeführt werden, um im Wesentlichen das gesamte Donatorsubstrat zu entfernen, auf dem die Vorrichtungsschicht während der Bearbeitung der Vorderseite der Vorrichtung angeordnet wurde. Dabei wird ein TSV mit einer Tiefe im Bereich von Mikrometern unnötig, wobei die Dicke des Halbleiters in den Vorrichtungszellen nach einer Freilegung der Rückseite eines Transistors möglicherweise nur einige Zehntel oder Hundertstel Nanometer beträgt.
  • Hier beschriebene Freilegungstechniken können eine Paradigmenverschiebung von einer „Von-unten-nach-oben“-Vorrichtungsherstellung zu einer „Vom Zentrum-nach-außen“-Herstellung ermöglichen, wobei das „Zentrum“ eine Schicht ist, die bei der vorderseitigen Herstellung verwendet wird, von der Rückseite freigelegt wird und wieder bei der rückseitigen Herstellung verwendet wird. Die Bearbeitung sowohl der Vorderseite als auch der freigelegten Rückseite einer Vorrichtungsstruktur kann viele der Herausforderungen in Zusammenhang mit der Herstellung von 3D-IC, die auftreten, wenn sich in erster Linie auf eine vorderseitige Bearbeitung verlassen wird, adressieren.
  • Ein Ansatz, bei dem die Rückseite eines Transistors freigelegt wird, kann beispielsweise zur Entfernung zumindest eines Teils einer Trägerschicht und einer Zwischenschicht einer Donator-Host-Substrat-Anordnung verwendet werden. Der Prozessfluss beginnt mit einer Eingabe einer Donator-Host-Substrat-Anordnung. Die Dicke einer Trägerschicht im Donator-Host-Substrat wird durch Polieren (beispielsweise durch CMP) verringert und/oder die Trägerschicht wird mit einem Nass- oder Trocken-(beispielsweise Plasma)-Ätzprozess geätzt. Jeglicher Schleif-, Polier- und/oder Nass-/Trockenätzprozess, der als für die Zusammensetzung der Trägerschicht geeignet bekannt ist, kann verwendet werden. Wenn die Trägerschicht beispielsweise ein Gruppe-IV-Halbleiter (beispielsweise Silicium) ist, kann ein CMP-Brei verwendet werden, von dem bekannt ist, dass er für das Dünnen des Halbleiters geeignet ist. Ebenso kann ein beliebiger Nassätz- oder Plasmaätzprozess, von dem bekannt ist, dass er für das Dünnen des Gruppe-IV-Halbleiters geeignet ist, auch verwendet werden.
  • Gemäß einigen Ausführungsformen geht dem vorstehend Erwähnten das Spalten der Trägerschicht entlang einer Bruchebene, die im Wesentlichen parallel zur Zwischenschicht verläuft, vorher. Der Spalt- oder Bruchprozess kann verwendet werden, um einen erheblichen Teil der Trägerschicht als Bulk-Masse zu entfernen, wodurch die für das Entfernen der Trägerschicht benötigte Polier- oder Ätzzeit verringert wird. Wenn eine Trägerschicht beispielsweise eine Dicke von 400 - 900 µm aufweist, können 100 - 700 µm durch Ausführen einer unstrukturierten Implantation, die bekanntermaßen einen Waferebenenbruch fördert, abgespalten werden. Gemäß einigen beispielhaften Ausführungsformen wird ein leichtes Element (beispielsweise H, He oder Li) bis zu einer gleichmäßigen Zieltiefe in die Trägerschicht implantiert, wo die Bruchebene erwünscht ist. Nach einem solchen Spaltprozess kann die Dicke der in der Donator-Host-Substrat-Anordnung verbleibenden Trägerschicht durch Polieren oder Ätzen verringert werden, um die Entfernung abzuschließen. Alternativ kann, wenn die Trägerschicht nicht abgebrochen wird, die Schleif-, Polier- und/oder Ätzoperation verwendet werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als nächstes wird das Freilegen einer Zwischenschicht erkannt. Die Erkennung wird verwendet, um einen Punkt zu identifizieren, an dem sich die rückseitige Fläche des Donatorsubstrats bis in die Nähe der Vorrichtungsschicht vorbewegt hat. Es kann eine beliebige Endpunkt-Erkennungstechnik verwendet werden, von der bekannt ist, dass sie zur Erkennung eines Übergangs zwischen den Materialien geeignet ist, die für die Trägerschicht und die Zwischenschicht verwendet werden. Gemäß einigen Ausführungsformen beruhen ein oder mehrere Endpunktkriterien auf der Erkennung einer Änderung des optischen Absorptionsgrads oder der optischen Emission der rückseitigen Fläche des Donatorsubstrats, während das Polieren oder Ätzen ausgeführt wird. Gemäß einigen anderen Ausführungsformen werden die Endpunktkriterien einer Änderung des optischen Absorptionsgrads oder der optischen Emission von Nebenprodukten während des Polierens oder Ätzens der rückseitigen Fläche des Donatorsubstrats zugeordnet. Beispielsweise können sich Absorptions- oder Emissionswellenlängen in Zusammenhang mit den Trägerschicht-Ätznebenprodukten als Funktion der unterschiedlichen Zusammensetzungen der Trägerschicht und der Zwischenschicht ändern. Gemäß anderen Ausführungsformen stehen die Endpunktkriterien in Zusammenhang mit einer Massenänderung von Spezies in Nebenprodukten des Polierens oder Ätzens der rückseitigen Fläche des Donatorsubstrats. Beispielsweise können die Nebenprodukte der Verarbeitung durch einen Quadrupol-Massenanalysator gemessen werden und kann eine Änderung der Masse von Spezies mit den verschiedenen Zusammensetzungen der Trägerschicht und der Zwischenschicht korreliert werden. Gemäß einer anderen beispielhaften Ausführungsform stehen die Endpunktkriterien in Zusammenhang mit einer Änderung der Reibung zwischen einer rückseitigen Fläche des Donatorsubstrats und einer Polierfläche, die in Kontakt mit der rückseitigen Fläche des Donatorsubstrats steht.
  • Die Erkennung der Zwischenschicht kann verbessert werden, wobei der Entfernungsprozess für die Trägerschicht in Bezug auf die Zwischenschicht selektiv ist, wobei die Ungleichmäßigkeit beim Trägerentfernungsprozess durch eine Ätzratendifferenz zwischen der Trägerschicht und der Zwischenschicht abgemildert werden kann. Die Erkennung kann sogar übersprungen werden, falls die Schleif-, Polier- und/oder Ätzoperation die Zwischenschicht mit einer Rate entfernt, die ausreichend unter der Rate liegt, mit der die Trägerschicht entfernt wird. Falls kein Endpunktkriterium verwendet wird, kann eine Schleif-, Polier- und/oder Ätzoperation mit einer vorgegebenen festen Dauer am Zwischenschichtmaterial anhalten, falls die Dicke der Zwischenschicht für die Selektivität des Ätzens ausreichend ist. Bei einigen Beispielen beträgt das Verhältnis Trägerätzrate : Zwischenschicht-Ätzrate wenigstens 3:1 - 10:1.
  • Nachdem die Zwischenschicht freigelegt wurde, kann zumindest ein Teil der Zwischenschicht entfernt werden. Beispielsweise können eine oder mehrere Komponentenschichten der Zwischenschicht entfernt werden. Die Dicke der Zwischenschicht kann beispielsweise durch Polieren gleichmäßig verringert werden. Alternativ kann die Dicke der Zwischenschicht durch einen maskierten oder unstrukturierten Ätzprozess gleichmäßig verringert werden. Beim Prozess kann der gleiche Polier- oder Ätzprozess verwendet werden, der auch für das Dünnen des Trägers verwendet wird, oder es kann sich dabei um einen gesonderten Prozess mit gesonderten Prozessparametern handeln. Wenn die Zwischenschicht beispielsweise einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, kann bei der letztgenannten Operation ein anderer Polier- oder Ätzprozess verwendet werden, der die Entfernung der Zwischenschicht gegenüber der Entfernung der Vorrichtungsschicht bevorzugt. Wenn weniger als einige hundert nm der Dicke der Zwischenschicht entfernt werden, kann der Entfernungsprozess verhältnismäßig langsam sein, für die Gleichmäßigkeit über den Wafer optimiert sein und genauer gesteuert werden als bei der Verwendung für das Entfernen der Trägerschicht. Es kann ein CMP-Prozess verwendet werden, wobei beispielsweise ein Brei verwendet wird, der eine sehr hohe Selektivität (beispielsweise 100:1 - 300:1 oder mehr) zwischen dem Halbleiter (beispielsweise Silicium) und dem dielektrischen Material (beispielsweise SiO), das die Vorrichtungsschicht umgibt und in die Zwischenschicht beispielsweise als elektrische Isolation zwischen benachbarten Vorrichtungsgebieten eingebettet ist, bietet.
  • Für Ausführungsformen, bei denen die Vorrichtungsschicht durch vollständige Entfernung der Zwischenschicht freigelegt wird, kann eine rückseitige Bearbeitung an einer freigelegten Rückseite der Vorrichtungsschicht oder spezifischen sich darin befindenden Vorrichtungsgebieten beginnen. Gemäß einigen Ausführungsformen weist die Bearbeitung der rückseitigen Vorrichtungsschicht ein weiteres Polieren oder Nass-/Trockenätzen durch einen Teil der Dicke der Vorrichtungsschicht, die sich zwischen der Zwischenschicht und einem zuvor in der Vorrichtungsschicht hergestellten Vorrichtungsgebiet in der Art eines Source- oder Drain-Gebiets befindet, auf.
  • Gemäß einigen Ausführungsformen, bei denen die Trägerschicht, die Zwischenschicht oder die Rückseite der Vorrichtungsschicht mit einem Nass- und/oder Plasmaätzen abgetragen wird, kann ein solches Ätzen ein strukturiertes Ätzen oder ein materialselektives Ätzen sein, das die rückseitige Oberfläche der Vorrichtungsschicht mit einer erheblichen Unebenheit oder Topographie versieht. Wie nachstehend weiter beschrieben wird, kann die Strukturierung innerhalb einer Vorrichtungszelle (d. h. Intra-Zellen-Strukturierung) oder zwischen Vorrichtungszellen (beispielsweise Inter-Zellen-Strukturierung) geschehen. Gemäß einigen Ausführungsformen, bei denen ein strukturiertes Ätzen ausgeführt wird, wird zumindest ein Teil der Dicke der Zwischenschicht als Hartmaske für die Strukturierung der rückseitigen Vorrichtungsschicht verwendet. Daher kann ein Maskenätzprozess einem entsprechenden maskierten Vorrichtungsschichtätzen vorhergehen.
  • Das vorstehend beschriebene Bearbeitungsschema kann zu einer Donator-Host-Substratanordnung führen, die IC-Vorrichtungen aufweist, welche die Rückseite einer Zwischenschicht, die Rückseite der Vorrichtungsschicht und/oder die Rückseite eines oder mehrerer Halbleitergebiete innerhalb der Vorrichtungsschicht und/oder eine freigelegte vorderseitige Metallisierung aufweisen. Eine zusätzliche Bearbeitung der Rückseite jeglicher dieser freigelegter Gebiete kann dann während der nachgeschalteten Verarbeitung ausgeführt werden.
  • Es sei bemerkt, dass die Strukturen, die sich aus den vorstehenden beispielhaften Bearbeitungsschemata ergeben, in der gleichen oder in einer ähnlichen Form für nachfolgende Bearbeitungsoperationen zur Herstellung fertiger Vorrichtungen in der Art einer Herstellung von PMOS- und/oder NMOS-Vorrichtungen verwendet werden können. Als Beispiel einer fertigen Vorrichtung zeigt 5 eine Schnittansicht einer nicht planaren integrierten Schaltungsstruktur entlang einer Gate-Leitung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Mit Bezug auf 5 sei bemerkt, dass eine Halbleiterstruktur oder -vorrichtung 500 ein nicht planares aktives Gebiet (beispielsweise eine Finnenstruktur mit einem vorstehenden Finnenabschnitt 504 und einem Sub-Finnengebiet 505) innerhalb eines Grabenisolationsgebiets 506 aufweist. Gemäß einer Ausführungsform wird das nicht planare aktive Gebiet an Stelle einer massiven Finne in Nanodrähte (in der Art der Nanodrähte 504A und 504B) oberhalb des Sub-Finnengebiets 505 zerlegt, wie durch die gestrichelten Linien repräsentiert ist. In jedem Fall wird zur einfachen Beschreibung der nicht planaren integrierten Schaltungsstruktur 500 ein nicht planares aktives Gebiet 504 nachstehend als vorstehender Finnenabschnitt bezeichnet. Gemäß einer Ausführungsform wird bei einem Herstellungsprozess ein Prozessschema verwendet, das aktive Gebiete 504 als dezimierte Kanalstruktur bereitstellt, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden.
  • Eine Gate-Leitung 508 ist oberhalb der vorstehenden Abschnitte 504 des nicht planaren aktiven Gebiets (einschließlich, falls anwendbar, umgebender Nanodrähte 504A und 504B) sowie über einem Teil des Grabenisolationsgebiets 506 angeordnet. Wie dargestellt ist, weist die Gate-Leitung 508 eine Gate-Elektrode 550 und eine Gate-Dielektrikumschicht 552 auf. Gemäß einer Ausführungsform kann die Gate-Leitung 508 auch eine dielektrische Kappenschicht 554 aufweisen. Ein Gate-Kontakt 514 und eine darüber liegende Gate-Kontakt-Durchkontaktierung 516 sind auch aus dieser Perspektive zusammen mit einer darüber liegenden Metallzwischenverbindung 560 ersichtlich, die alle in Zwischenschichtdielektrikumstapeln oder -schichten 570 angeordnet sind. Aus der Perspektive von 5 ist auch ersichtlich, dass der Gate-Kontakt 514 gemäß einer Ausführungsform über dem Grabenisolationsgebiet 506, jedoch nicht über den nicht planaren aktiven Gebieten angeordnet ist.
  • Gemäß einer Ausführungsform ist die Halbleiterstruktur oder -vorrichtung 500 eine nicht planare Vorrichtung in der Art einer FinFET-Vorrichtung, einer Tri-Gate-Vorrichtung, einer Nanobandvorrichtung oder einer Nanodrahtvorrichtung, ist jedoch nicht darauf beschränkt. Gemäß einer solchen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist daraus gebildet. Gemäß einer solchen Ausführungsform umgeben die Gate-Elektrodenstapel von Gate-Leitungen 508 zumindest die obere Fläche und ein Paar der Seitenwände des dreidimensionalen Körpers.
  • Wie in 5 auch dargestellt ist, existiert gemäß einer Ausführungsform eine Grenzfläche 580 zwischen einem vorstehenden Finnenabschnitt 504 und einem Sub-Finnengebiet 505. Die Grenzfläche 580 kann ein Übergangsgebiet zwischen einem dotierten Sub-Finnengebiet 505 und einem leicht oder undotierten oberen Finnenabschnitt 504 sein. Gemäß einer solchen Ausführungsform ist jede Finne höchstens etwa 10 Nanometer breit und werden Sub-Finnen-Dotierungsstoffe von einer benachbarten Halbleiter-Dotierschicht an der Sub-Finnen-Stelle zugeführt. Gemäß einer speziellen solchen Ausführungsform ist jede Finne höchstens 10 Nanometer breit.
  • Wenngleich dies in 5 nicht dargestellt ist, ist zu verstehen, dass Source- oder Drain-Gebiete der vorstehenden Finnenabschnitte 504 oder angrenzend an diese auf beiden Seiten der Gate-Leitung 508 liegen, d. h. in die Seite hinein und aus dieser heraus. Gemäß einer Ausführungsform sind die Source- oder Drain-Gebiete dotierte Abschnitte aus Originalmaterial der vorstehenden Finnenabschnitte 504. Gemäß einer anderen Ausführungsform wird das Material der vorstehenden Finnenabschnitte 504 entfernt und durch ein anderes Halbleitermaterial ersetzt, beispielsweise durch epitaxiale Abscheidung zur Bildung diskreter epitaxialer Stellen oder nicht diskreter epitaxialer Strukturen. Gemäß beiden Ausführungsformen können sich die Source- oder Drain-Gebiete unterhalb der Höhe der dielektrischen Schicht des Grabenisolationsgebiets 506, d. h. in das Sub-Finnengebiet 505 hinein, erstrecken. Gemäß einer Ausführungsform der vorliegenden Offenbarung unterbinden die stärker dotierten Sub-Finnengebiete, d. h. die dotierten Abschnitte der Finnen unterhalb der Grenzfläche 580, das Source-zu-Drain-Leck durch diesen Abschnitt der Bulk-Halbleiterfinnen. Gemäß einer Ausführungsform sind die Source- und Drain-Strukturen N-leitende epitaxiale Source- und Drain-Strukturen, die beide Phosphordotierungsatome aufweisen. Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung weisen die Source- und Drain-Gebiete zugeordnete asymmetrische Source- und Drain-Kontaktstrukturen auf, wie vorstehend in Zusammenhang mit 4J beschrieben.
  • Unter erneutem Bezug auf 5 sei bemerkt, dass gemäß einer Ausführungsform die Finnen 504/505 (und möglicherweise die Nanodrähte 504A und 504B) aus einer Schicht aus kristallinem Silicium, Silicium/Germanium oder Germanium, die mit einem Ladungsträger dotiert ist, wie Phosphor, Arsen, Bor oder einer Kombination davon, jedoch ohne Einschränkung darauf, bestehen. Gemäß einer Ausführungsform ist die Konzentration von Siliciumatomen größer als 97 %. Gemäß einer anderen Ausführungsform bestehen die Finnen 504/505 aus Material der Gruppe III-V, wie Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon, jedoch ohne Einschränkung auf diese. Das Grabenisolationsgebiet 506 kann aus einem dielektrischen Material wie beispielsweise Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid, jedoch ohne Einschränkung darauf, bestehen.
  • Die Gate-Leitung 508 kann aus einem Gate-Elektrodenstapel bestehen, der eine Gate-Dielektrikumschicht 552 und eine Gate-Elektrodenschicht 550 aufweist. Gemäß einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektrodenstapels aus einem Metall-Gate und besteht die Gate-Dielektrikumschicht aus einem Material mit einer hohen Dielektrizitätskonstanten. Beispielsweise besteht die Gate-Dielektrikumschicht gemäß einer Ausführungsform aus einem Material in der Art von Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon, ist jedoch nicht darauf beschränkt. Ferner kann ein Teil der Gate-Dielektrikumschicht eine Schicht aus nativem Oxid aufweisen, die aus den oberen paar Schichten der Substratfinne 504 gebildet ist. Gemäß einer Ausführungsform besteht die Gate-Dielektrikumschicht aus einem oberen Abschnitt mit einer hohen Dielektrizitätskonstanten und einem unteren Abschnitt aus einem Oxid eines Halbleitermaterials. Gemäß einer Ausführungsform besteht die Gate-Dielektrikumschicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliciumdioxid oder Siliciumoxynitrid. Gemäß einigen Ausführungsformen ist ein Teil des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats verläuft, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur oberen Fläche des Substrats verlaufen, aufweist.
  • Gemäß einer Ausführungsform besteht die Gate-Elektrode aus einer Metallschicht in der Art von Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitenden Metalloxiden, jedoch ohne Einschränkung darauf. Gemäß einer spezifischen Ausführungsform besteht die Gate-Elektrode aus einem die Austrittsarbeit nicht festlegenden Füllmaterial, das oberhalb einer die Austrittsarbeit festlegenden Metallschicht ausgebildet ist. Die Gate-Elektrodenschicht kann aus einem P-leitenden Austrittsarbeitsmetall oder aus einem N-leitenden Austrittsarbeitsmetall bestehen, wobei dies davon abhängt, ob der Transistor ein PMOS- oder ein NMOS-Transistor ist. Gemäß einigen Implementationen kann die Gate-Elektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeits-Metallschichten sind und wenigstens eine Metallschicht eine leitende Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitende Metalloxide, beispielsweise Rutheniumoxid, sind jedoch nicht darauf beschränkt. Eine P-leitende Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind jedoch nicht darauf beschränkt. Eine N-leitende Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt. Gemäß einigen Implementationen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen zur Oberfläche des Substrats im Wesentlichen parallelen unteren Abschnitt und zwei zur oberen Fläche des Substrats im Wesentlichen senkrechte Seitenwandabschnitte aufweist. Gemäß einer anderen Implementation kann zumindest eine der Metallschichten, welche die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zur oberen Fläche des Substrats ist und keine zur oberen Fläche des Substrats im Wesentlichen senkrechte Seitenwandabschnitte aufweist. Gemäß weiteren Implementationen der Erfindung kann die Gate-Elektrode aus einer Kombination U-förmiger Strukturen und planarer, nicht U-förmiger Strukturen bestehen. Beispielsweise kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten ausgebildet sind.
  • Beabstandungen in Zusammenhang mit den Gate-Elektrodenstapeln können aus einem Material bestehen, das geeignet ist, um eine permanente Gate-Struktur schließlich von benachbarten leitenden Kontakten in der Art selbstjustierter Kontakte elektrisch zu isolieren oder zur Isolation davon beizutragen. Beispielsweise bestehen die Beabstandungen gemäß einer Ausführungsform aus einem dielektrischen Material in der Art von Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid, jedoch ohne Einschränkung darauf.
  • Der Gate-Kontakt 514 und die darüber liegende Gate-Kontakt-Durchkontaktierung 516 können aus einem leitenden Material bestehen. Gemäß einer Ausführungsform bestehen der eine oder die mehreren Kontakte oder Durchkontaktierungen aus einer Metallspezies. Die Metallspezies kann ein reines Metall in der Art von Wolfram, Nickel oder Kobalt sein oder eine Legierung in der Art einer Metall-Metall-Legierung oder einer Metall-Halbleiter-Legierung (beispielsweise in der Art eines Silicidmaterials) sein.
  • Gemäß einer Ausführungsform (wenngleich nicht dargestellt) wird ein Kontaktmuster, das im Wesentlichen vollkommen mit einem existierenden Gate-Muster 508 ausgerichtet ist, gebildet, während auf einen lithographischen Schritt mit einem zunehmend strengen Lageregistrierungsbudget verzichtet wird. Gemäß einer Ausführungsform ist das Kontaktmuster ein vertikal asymmetrisches Kontaktmuster wie in Zusammenhang mit 4J beschrieben. Gemäß anderen Ausführungsformen sind alle Kontakte vorderseitig verbunden und nicht asymmetrisch. Gemäß einer solchen Ausführungsform ermöglicht der selbstjustierte Ansatz die Verwendung eines schon an sich sehr selektiven Nassätzens (beispielsweise gegenüber einem herkömmlich implementierten Trocken- oder Plasmaätzen) zur Erzeugung von Kontaktöffnungen. Gemäß einer Ausführungsform wird ein Kontaktmuster durch die Verwendung eines existierenden Gate-Musters in Kombination mit einer lithographischen Kontaktstopfenoperation gebildet. Gemäß einer solchen Ausführungsform ermöglicht der Ansatz das Überflüssigmachen einer ansonsten kritischen Lithographieoperation zur Erzeugung eines Kontaktmusters, wie bei herkömmlichen Ansätzen verwendet. Gemäß einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern zwischen Polysilicium(Gate)-Leitungen gebildet. Beispielsweise wird gemäß einer solchen Ausführungsform ein Grabenkontaktgitter anschließend an eine Gate-Gitter-Strukturierung, jedoch vor Gate-Gitter-Schnitten, gebildet.
  • Gemäß einer Ausführungsform wird bei der Bereitstellung der Struktur 500 die Gate-Stapelstruktur 508 durch einen Ersatz-Gate-Prozess hergestellt. Bei einem solchen Schema kann Blindgatematerial in der Art eines Polysilicium- oder Siliciumnitrid-Säulenmaterials entfernt und durch ein permanentes Gate-Elektrodenmaterial ersetzt werden. Gemäß einer solchen Ausführungsform wird eine permanente Gate-Dielektrikumschicht auch bei diesem Prozess gebildet, statt von der früheren weitergeleitet zu werden. Gemäß einer Ausführungsform werden Blindgates durch einen Trockenätz- oder Nassätzprozess entfernt. Gemäß einer Ausführungsform bestehen Blindgates aus polykristallinem Silicium oder amorphem Silicium und werden durch einen Trockenätzprozess entfernt, welcher die Verwendung von SF6 aufweist. Gemäß einer anderen Ausführungsform bestehen Blindgates aus polykristallinem Silicium oder amorphem Silicium und werden durch einen Nassätzprozess unter Verwendung wässrigen NH4OH oder Tetramethylammoniumhydroxids entfernt. Gemäß einer Ausführungsform bestehen Blindgates aus Siliciumnitrid und werden durch ein wässrige Phosphorsäure aufweisendes Nassätzmittel entfernt.
  • Wiederum mit Bezug auf 5 sei bemerkt, dass bei der Anordnung der Halbleiterstruktur oder -vorrichtung 500 der Gate-Kontakt über Isolationsgebieten angeordnet wird. Eine solche Anordnung kann als unwirksame Verwendung des Layoutplatzes angesehen werden. Gemäß einer anderen Ausführungsform weist eine Halbleitervorrichtung jedoch Kontaktstrukturen auf, welche über einem aktiven Gebiet, beispielsweise über einer Finne 505, in derselben Schicht wie eine Grabenkontakt-Durchkontaktierung gebildete Abschnitte einer Gate-Elektrode kontaktieren.
  • Es sei bemerkt, dass nicht alle Aspekte der vorstehend beschriebenen Prozesse verwirklicht werden müssen, so dass sie in den Gedanken und den Schutzumfang von Ausführungsformen der vorliegenden Offenbarung fallen. Auch können die hier beschriebenen Prozesse verwendet werden, um eine oder mehrere Halbleitervorrichtungen herzustellen. Die Halbleitervorrichtungen können Transistoren oder vergleichbare Vorrichtungen sein. Beispielsweise sind die Halbleitervorrichtungen gemäß einer Ausführungsform Metall-Oxid-Halbleiter(MOS)-Transistoren für Logik oder Speicher oder Bipolartransistoren. Auch weisen die Halbleitervorrichtungen gemäß einer Ausführungsform eine dreidimensionale Architektur in der Art einer Tri-Gate-Vorrichtung, einer Doppel-Gate-Vorrichtung, auf die unabhängig zugegriffen wird, oder eines FINFETs auf. Eine oder mehrere Ausführungsformen können für die Herstellung von Halbleitervorrichtungen bei einem Sub-10-Nanometer(10 nm)-Technologieknoten besonders nützlich sein.
  • Gemäß einer Ausführungsform, wie in der gesamten vorliegenden Beschreibung verwendet, besteht das Zwischenschichtdielektrikum(ILD)-Material aus einer Schicht eines dielektrischen oder isolierenden Materials oder weist diese auf. Beispiele geeigneter dielektrischer Materialien umfassen Oxide von Silicium (beispielsweise Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, kohlenstoffdotierte Oxide von Silicium, verschiedene dielektrische Materialien mit einer geringen Dielektrizitätskonstanten, die auf dem Fachgebiet bekannt sind, und Kombinationen davon, sind jedoch nicht darauf beschränkt. Das Zwischenschichtdielektrikummaterial kann durch herkömmliche Techniken wie beispielsweise chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD) oder durch andere Abscheidungsverfahren gebildet werden.
  • Gemäß einer Ausführungsform und wie auch in der gesamten vorliegenden Beschreibung verwendet, besteht das Material von Metallleitungen oder Zwischenverbindungsleitungen (und das Durchkontaktmaterial) aus einem oder mehreren Metallen oder anderen leitenden Strukturen. Ein übliches Beispiel ist die Verwendung von Kupferleitungen und -strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material aufweisen können. Wie hier verwendet, schließt der Begriff Metall Legierungen, Stapel und andere Kombinationen mehrerer Metalle ein. Beispielsweise können die Metallzwischenverbindungsleitungen Barriereschichten (beispielsweise Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN aufweisen), Stapel verschiedener Metalle oder Legierungen usw. aufweisen. Demgemäß kann die Zwischenverbindungsleitung eine einzelne Materialschicht sein oder aus mehreren Schichten, einschließlich Leiterbahnumhüllungsschichten und Füllschichten, gebildet sein. Ein beliebiger geeigneter Abscheidungsprozess in der Art eines galvanischen Metallisierens, einer chemischen Dampfabscheidung oder einer physikalischen Dampfabscheidung kann zur Bildung von Zwischenverbindungsleitungen verwendet werden. Gemäß einer Ausführungsform bestehen die Zwischenverbindungsleitungen aus einem leitenden Material in der Art von Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon, sind jedoch nicht darauf beschränkt. Die Zwischenverbindungsleitungen werden auf dem Fachgebiet manchmal auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Zwischenverbindung bezeichnet.
  • Gemäß einer Ausführungsform und wie auch in der gesamten vorliegenden Beschreibung verwendet, bestehen Hartmaskenmaterialien, Kappenschichten oder Stecker aus dielektrischen Materialien, die vom Zwischenschichtdielektrikummaterial verschieden sind. Gemäß einer Ausführungsform können verschiedene Hartmasken-, Kappen- oder Steckerschichten in verschiedenen Gebieten verwendet werden, um in Bezug zueinander und in Bezug auf die darunter liegenden dielektrischen und Metallschichten unterschiedliche Wachstums- oder Ätzselektivitäten bereitzustellen. Gemäß einigen Ausführungsformen umfasst eine Hartmaskenschicht, eine Kappen- oder Steckerschicht eine Schicht aus einem Nitrid von Silicium (beispielsweise Siliciumnitrid) oder eine Schicht aus einem Oxid von Silicium oder beide oder eine Kombination davon. Andere geeignete Materialien können kohlenstoffbasierte Materialien umfassen. Andere auf dem Fachgebiet bekannte Hartmasken-, Kappen- oder Steckerschichten können abhängig von der jeweiligen Implementation verwendet werden. Die Hartmasken-, Kappen- oder Steckerschichten können durch CVD, PVD oder andere Abscheidungsverfahren gebildet werden.
  • Gemäß einer Ausführungsform, wie auch in der gesamten vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung einer 193-nm-Immersionslithographie (i193), EUV- und/oder EBDW-Lithographie oder dergleichen ausgeführt. Es kann ein Positivresist oder ein Negativresist verwendet werden. Gemäß einer Ausführungsform ist eine Lithographiemaske eine Dreischichtmaske aus einem topographischen Maskierungsabschnitt, einer Antireflexionsbeschichtungs(ARC)-Schicht und einer Photoresistschicht. Gemäß einer bestimmten solchen Ausführungsform ist der topographische Maskierungsabschnitt eine Kohlenstoffhartmasken(CHM)-Schicht und ist die Antireflexionsbeschichtungsschicht eine Silicium-ARC-Schicht.
  • Gemäß einem anderen Aspekt betreffen eine oder mehrere Ausführungsformen benachbarte Halbleiterstrukturen oder -vorrichtungen, die von selbstjustierten Gate-Endkappen(SAGE)-Strukturen getrennt sind. Bestimmte Ausführungsformen können die Integration von Nanodrähten oder Nanobändern mit mehreren Breiten (Multi-Wsi) in einer SAGE-Architektur, die durch eine SAGE-Wand getrennt sind, betreffen. Gemäß einer Ausführungsform werden Nanodrähte/Nanobänder mit mehreren Wsi in einem SAGE-Architekturabschnitt eines Frontend-Prozessflusses integriert. Ein solcher Prozessfluss kann die Integration von Nanodrähten und Nanobändern verschiedener Wsi zur Bereitstellung einer robusten Funktionalität von Transistoren der nächsten Generation mit einer geringen Leistungsaufnahme und einer hohen Leistungsfähigkeit beinhalten. Zugeordnete epitaxiale Source- oder Drain-Gebiete können eingebettet werden (beispielsweise können Abschnitte von Nanodrähten entfernt werden und wird dann eine Source- oder Drain(S/D)-Züchtung ausgeführt), oder sie können durch vertikales Zusammenfügen gebildet werden (beispielsweise werden epitaxiale Gebiete um existierende Drähte gebildet), wie nachstehend in weiteren Einzelheiten in Zusammenhang mit den 9A - 9E beschrieben wird.
  • Um weiteren Kontext bereitzustellen, sei bemerkt, dass Vorteile einer selbstjustierten Gate-Endkappen(SAGE)-Architektur einschließen können, dass dadurch eine höhere Layoutdichte und insbesondere eine Skalierung des Abstands von Diffusion zu Diffusion ermöglicht wird. Um einen der Erläuterung dienenden Vergleich bereitzustellen, zeigt 6 Schnittansichten durch Nanodrähte und Finnen für eine Nicht-Endkappenarchitektur (linke Seite) gegenüber einer selbstjustierten Gate-Endkappen(SAGE)-Architektur (rechte Seite) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Mit Bezug auf die linke Seite (a) von 6 sei bemerkt, dass eine integrierte Schaltungsstruktur 600 ein Substrat 602 mit Finnen 604 aufweist, die daraus um einen Betrag 606 oberhalb einer Isolationsstruktur 608, welche die unteren Abschnitte der Finnen 604 lateral umgibt, vorstehen. Entsprechende Nanodrähte 605 befinden sich über den Finnen 604. Eine Gate-Struktur kann über der integrierten Schaltungsstruktur 600 ausgebildet sein, um eine Vorrichtung herzustellen. Unterbrechungen in einer solchen Gate-Struktur können jedoch durch Erhöhen des Abstands zwischen Paaren aus einer Finne 604 und einem Nanodraht 605 Rechnung getragen werden.
  • Dagegen sei mit Bezug auf die rechte Seite (b) von 6 bemerkt, dass eine integrierte Schaltungsstruktur 650 ein Substrat 652 mit Finnen 654 aufweist, die daraus um einen Betrag 656 oberhalb einer Isolationsstruktur 658, welche die unteren Abschnitte der Finnen 604 lateral umgibt, vorstehen. Entsprechende Nanodrähte 605 befinden sich über den Finnen 604. Isolierende SAGE-Wände 660 (welche wie dargestellt eine sich darauf befindende Hartmaske aufweisen können) sind in der Isolationsstruktur 652 und zwischen benachbarten Paaren aus einer Finne 654 und einem Nanodraht 655 vorhanden. Der Abstand zwischen einer isolierenden SAGE-Wand 660 und dem nächsten Paar aus einer Finne 654 und einem Nanodraht 655 definiert den Gate-Endkappenabstand 662. Eine Gate-Struktur kann über der integrierten Schaltungsstruktur 600 zwischen Isolierenden SAGE-Wänden gebildet werden, um eine Vorrichtung herzustellen. Unterbrechungen in einer solchen Gate-Struktur werden durch die isolierenden SAGE-Wände auferlegt. Weil die isolierenden SAGE-Wände 660 selbstjustiert sind, können Beschränkungen von herkömmlichen Ansätzen minimiert werden, um einen aggressiveren Abstand von Diffusion zu Diffusion zu ermöglichen. Ferner können individuelle Gate-Strukturabschnitte, weil Gate-Strukturen an allen Stellen Unterbrechungen aufweisen, durch lokale Zwischenverbindungen, die über den isolierenden SAGE-Wänden 660 ausgebildet sind, schichtverbunden werden. Gemäß einer Ausführungsform weisen die SAGE-Wände 660, wie dargestellt, jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt auf.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung wird bei einem Herstellungsprozess für Strukturen in Zusammenhang mit 6 ein Prozessschema verwendet, wobei eine integrierte Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur bereitgestellt wird, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden.
  • Bei einem selbstjustierten Gate-Endkappen(SAGE)-Verarbeitungsschema werden in Bezug auf Finnen selbstjustierte Gate-/Grabenkontakt-Endkappen gebildet, ohne dass eine zusätzliche Länge erforderlich wäre, um einer Maskenfehlregistrierung Rechnung zu tragen. Demgemäß können Ausführungsformen implementiert werden, um das Verkleinern der Transistor-Layoutfläche zu ermöglichen. Gemäß hier beschriebenen Ausführungsformen können Gate-Endkappen-Isolationsstrukturen hergestellt werden, die auch als Gate-Wände, Isolations-Gate-Wände oder selbstjustierte Gate-Endkappen-(SAGE)-Wände bezeichnet werden können.
  • Bei einem beispielhaften Verarbeitungsschema für Strukturen mit SAGE-Wänden, die benachbarte Vorrichtungen trennen, zeigt 7 Schnittansichten, die verschiedene Operationen bei einem Verfahren zur Herstellung einer selbstjustierten Gate-Endkappen(SAGE)-Struktur mit Gate-all-around-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
  • Mit Bezug auf Teil (a) von 7 sei bemerkt, dass eine Anfangsstruktur einen Nanodraht-Strukturierungsstapel 704 oberhalb eines Substrats 702 aufweist. Ein lithographischer Strukturierungsstapel 706 ist oberhalb des Nanodraht-Strukturierungsstapels 704 ausgebildet. Der Nanodraht-Strukturierungsstapel 704 weist alternierende Silicium-Germanium-Schichten 710 und Siliciumschichten 712 auf. Eine Schutzmaske 714 befindet sich zwischen dem Nanodraht-Strukturierungsstapel 704 und dem lithographischen Strukturierungsstapel 706. Gemäß einer Ausführungsform ist der lithographische Strukturierungsstapel 706 eine Dreischichtmaske, die aus einem topographischen Maskierungsabschnitt 720, einer Antireflexionsbeschichtungs(ARC)-Schicht 722 und einer Photoresistschicht 724 besteht. Gemäß einer bestimmten solchen Ausführungsform ist der topographische Maskierungsabschnitt 720 eine Kohlenstoffhartmasken-(CHM)-Schicht und ist die Antireflexionsbeschichtungsschicht 722 eine Silicium-ARC-Schicht.
  • Mit Bezug auf Teil (b) von 7 sei bemerkt, dass der Stapel von Teil (a) lithographisch strukturiert und dann geätzt wird, um eine geätzte Struktur bereitzustellen, die ein strukturiertes Substrat 702 und Gräben 730 aufweist.
  • Mit Bezug auf Teil (c) von 7 sei bemerkt, dass die Struktur von Teil (b) eine Isolationsschicht 740 und ein in Gräben 730 ausgebildetes SAGE-Material 742 aufweist. Die Struktur wird dann planarisiert, um die strukturierte topographische Maskierungsschicht 720' als freiliegende obere Schicht zu belassen.
  • Mit Bezug auf Teil (d) von 7 sei bemerkt, dass die Isolationsschicht 740 bis unter eine obere Fläche des strukturierten Substrats 702 abgetragen wird, beispielsweise um einen vorstehenden Finnenabschnitt zu definieren und eine Grabenisolationsstruktur 741 unterhalb der SAGE-Wände 742 bereitzustellen.
  • Mit Bezug auf Teil (e) von 7 sei bemerkt, dass die Silicium-Germanium-Schichten 710 zumindest im Kanalgebiet entfernt werden, um Silicium-Nanodrähte 712A und 712B freizulegen. Nach der Bildung der Struktur von Teil (e) von 7 kann ein Gate-Stapel um Nanodrähte 712B oder 712A, über vorstehenden Finnen des Substrats 702 und zwischen SAGE-Wänden 742 gebildet werden. Gemäß einer Ausführungsform wird der restliche Teil der Schutzmaske 714 vor der Bildung der Gate-Stapel entfernt. Gemäß einer anderen Ausführungsform wird der restliche Teil der Schutzmaske 714 als Isolationsfinnendeckel als Artefakt des Verarbeitungsschemas beibehalten.
  • Wiederum mit Bezug auf Teil (e) von 7 sei bemerkt, dass eine Kanalansicht dargestellt ist, wobei sich Source- oder Drain-Gebiete in die Seite hinein oder aus der Seite heraus erstrecken. Gemäß einer Ausführungsform hat das Nanodrähte 712B aufweisende Kanalgebiet eine geringere Breite als das Nanodrähte 712A aufweisende Kanalgebiet. Demgemäß weist gemäß einer Ausführungsform eine integrierte Schaltungsstruktur Nanodrähte mit mehreren Breiten (Multi-Wsi) auf. Wenngleich Strukturen von 712B und 712A als Nanodrähte bzw. Nanobänder differenziert werden können, werden diese beiden Strukturen hier typischerweise als Nanodrähte bezeichnet. Es ist auch zu verstehen, dass ein Bezug auf ein Finne/Nanodraht-Paar oder eine Darstellung davon hier überall eine Struktur bezeichnen kann, die eine Finne und einen oder mehrere darüber liegende Nanodrähte aufweist (beispielsweise sind in 7 zwei darüber liegende Nanodrähte dargestellt). Gemäß einer Ausführungsform der vorliegenden Offenbarung wird bei einem Herstellungsprozess für Strukturen in Zusammenhang mit 7 ein Prozessschema verwendet, wobei eine integrierte Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur bereitgestellt wird, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden.
  • Um eine beispielhafte integrierte Schaltungsstruktur mit drei vertikal angeordneten Nanodrähten hervorzuheben, sei bemerkt, dass 8A eine dreidimensionale Schnittansicht einer nanodrahtbasierten integrierten Schaltungsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. 8B zeigt eine Schnittansicht der Source- oder Drain-Elektrode der nanodrahtbasierten integrierten Schaltungsstruktur aus 8A entlang der a-a'-Achse. 8C zeigt eine Schnittansicht des Kanals der nanodrahtbasierten integrierten Schaltungsstruktur aus 8A entlang der b-b'-Achse.
  • Mit Bezug auf 8A sei bemerkt, dass eine integrierte Schaltungsstruktur 800 einen oder mehrere vertikal gestapelte Nanodrähte (804-Satz) oberhalb eines Substrats 802 aufweist. Eine optionale Finne zwischen dem untersten Nanodraht und dem Substrat 802 ist zur Hervorhebung des Nanodrahtabschnitts zu Erläuterungszwecken nicht dargestellt. Hier beschriebene Ausführungsformen sind sowohl für Einzeldrahtvorrichtungen als auch für Mehrdrahtvorrichtungen vorgesehen. Beispielsweise ist eine auf drei Nanodrähten beruhende Vorrichtung mit Nanodrähten 804A, 804B und 804C zu Erläuterungszwecken dargestellt. Für die Zwecke der Beschreibung wird der Nanodraht 804A als Beispiel verwendet, wobei sich die Beschreibung auf einen der Nanodrähte konzentriert. Es sei bemerkt, dass, wenn Attribute eines Nanodrahts beschrieben werden, auf mehreren Nanodrähten beruhende Ausführungsformen die gleichen oder im Wesentlichen die gleichen Attribute für jeden der Nanodrähte aufweisen können.
  • Jeder der Nanodrähte 804 weist ein Kanalgebiet 806 im Nanodraht auf. Das Kanalgebiet 806 hat eine Länge (L). Mit Bezug auf 8C sei bemerkt, dass das Kanalgebiet auch einen Umfang (Pc) orthogonal zur Länge (L) aufweist. Mit Bezug auf beide 8A und 8C sei bemerkt, dass ein Gate-Elektrodenstapel 808 den gesamten Umfang (Pc) jedes der Kanalgebiete 806 umgibt. Der Gate-Elektrodenstapel 808 weist eine Gate-Elektrode zusammen mit einer Gate-Dielektrikumschicht zwischen dem Kanalgebiet 806 und der Gate-Elektrode (nicht dargestellt) auf. Gemäß einer Ausführungsform ist das Kanalgebiet in der Hinsicht diskret, dass es ohne ein Zwischenmaterial in der Art eines darunter liegenden Substratmaterials oder darüber liegender Kanalherstellungsmaterialien vollständig vom Gate-Elektrodenstapel 808 umgeben ist. Demgemäß sind gemäß Ausführungsformen, die mehrere Nanodrähte 804 aufweisen, die Kanalgebiete 806 der Nanodrähte auch diskret in Bezug zueinander. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird bei einem Herstellungsprozess für Strukturen in Zusammenhang mit den 8A - 8C ein Prozessschema verwendet, das eine integrierte Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur 806 bereitstellt, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden.
  • Mit Bezug auf beide 8A und 8B sei nun bemerkt, dass die integrierte Schaltungsstruktur 800 ein Paar nicht diskreter Source- oder Drain-Gebiete 810/812 aufweist. Das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 befindet sich auf beiden Seiten der Kanalgebiete 806 der mehreren vertikal gestapelten Nanodrähte 804. Ferner grenzt das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 an die Kanalgebiete 806 der mehreren vertikal gestapelten Nanodrähte 804 an. Gemäß einer solchen nicht dargestellten Ausführungsform grenzt das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 in der Hinsicht direkt vertikal an die Kanalgebiete 806 an, dass das epitaxiale Wachstum auf und zwischen Nanodrahtabschnitten geschieht, die sich über die Kanalgebiete 806 hinaus erstrecken, wobei Nanodrahtenden innerhalb der Source- oder Drain-Strukturen dargestellt sind. Gemäß einer anderen Ausführungsform, wie in 8A dargestellt ist, grenzt das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 in der Hinsicht indirekt vertikal an die Kanalgebiete 806 an, dass sie an den Enden der Nanodrähte und nicht zwischen den Nanodrähten ausgebildet sind.
  • Gemäß einer Ausführungsform sind die Source- oder Drain-Gebiete 810/812, wie dargestellt, in der Hinsicht nicht diskret, dass es keine individuellen und diskreten Source- oder Drain-Gebiete für jedes Kanalgebiet 806 eines Nanodrahts 804 gibt. Dementsprechend sind die Source- oder Drain-Gebiete 810/812 der Nanodrähte gemäß Ausführungsformen mit mehreren Nanodrähten 804 globale oder vereinheitlichte Source- oder Drain-Gebiete und nicht für jeden Nanodraht diskret. Gemäß einer Ausführungsform ist aus einer Schnittperspektive orthogonal zur Länge der diskreten Kanalgebiete 806 jedes von dem Paar nicht diskreter Source- oder Drain-Gebiete 810/812 in etwa rechteckig mit einem unteren sich verengenden Abschnitt und einem oberen Scheitelabschnitt, wie in 8B dargestellt ist. Gemäß anderen Ausführungsformen sind die Source- oder Drain-Gebiete 810/812 der Nanodrähte jedoch größere, jedoch diskrete nicht vertikal vereinigte epitaxiale Strukturen in der Art von Punkten, wie in Zusammenhang mit den 4F - 4J beschrieben.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung und wie in den 8A und 8B dargestellt ist, weist die integrierte Schaltungsstruktur 800 ferner ein Paar von Kontakten 814 auf, wobei sich jeder Kontakt 814 auf einem von dem Paar nicht diskreter Source- oder Drain-Gebiete 810/812 befindet. Gemäß einer solchen Ausführungsform umgibt jeder Kontakt 814 in vertikaler Richtung vollständig das jeweilige nicht diskrete Source- oder Drain-Gebiet 810/812. Bei einem anderen Aspekt kann der gesamte Umfang der nicht diskreten Source- oder Drain-Gebiete 810/812 für einen Kontakt mit Kontakten 814 nicht zugänglich sein, so dass der Kontakt 814 die nicht diskreten Source- oder Drain-Gebiete 810/812 nur teilweise umgibt, wie in 8B dargestellt ist. Gemäß einer kontrastierenden Ausführungsform, die nicht dargestellt ist, ist der gesamte Umfang der nicht diskreten Source- oder Drain-Gebiete 810/812 entlang der a-a'-Achse von den Kontakten 814 umgeben. Gemäß einer Ausführungsform der vorliegenden Offenbarung ist das Paar von Kontakten 814, wenngleich dies nicht dargestellt ist, asymmetrisch, wie in Zusammenhang mit 4J beschrieben.
  • Mit Bezug auf die 8B und 8C sei bemerkt, dass die nicht diskreten Source- oder Drain-Gebiete 810/812 in dem Sinne global sind, dass ein einziges vereinheitlichtes Merkmal als Source- oder Drain-Gebiet für mehrere (in diesem Fall 3) Nanodrähte 804 und insbesondere für mehr als ein diskretes Kanalgebiet 806 verwendet wird. Gemäß einer Ausführungsform besteht das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 aus einem Halbleitermaterial, das vom Halbleitermaterial der diskreten Kanalgebiete 806 verschieden ist, wobei das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 beispielsweise aus Silicium-Germanium besteht, während die diskreten Kanalgebiete 806 aus Silicium bestehen. Gemäß einer anderen Ausführungsform besteht das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 aus einem Halbleitermaterial, das dem Halbleitermaterial der diskreten Kanalgebiete 806 gleicht oder im Wesentlichen gleicht, wobei beispielsweise sowohl das Paar nicht diskreter Source- oder Drain-Gebiete 810/812 als auch die diskreten Kanalgebiete 806 aus Silicium bestehen.
  • Wiederum mit Bezug auf 8A sei bemerkt, dass die integrierte Schaltungsstruktur 800 gemäß einer Ausführungsform ferner ein Paar von Beabstandungen 816 aufweist. Wie dargestellt ist, können die äußeren Abschnitte des Paars von Beabstandungen 816 Abschnitte der nicht diskreten Source- oder Drain-Gebiete 810/812 überlappen, wodurch „eingebettete“ Abschnitte der nicht diskreten Source- oder Drain-Gebiete 810/812 unterhalb des Paars von Beabstandungen 816 bereitgestellt werden. Wie auch dargestellt ist, können sich die eingebetteten Abschnitte der nicht diskreten Source- oder Drain-Gebiete 810/812 nicht unterhalb des gesamten Paars von Beabstandungen 816 erstrecken.
  • Das Substrat 802 kann aus einem für die Herstellung integrierter Schaltungsstrukturen geeigneten Material bestehen. Gemäß einer Ausführungsform umfasst das Substrat 802 ein unteres Bulk-Substrat aus einem Einkristall eines Materials, das Silicium, Germanium, Silicium-Germanium oder ein III-V-Verbindungshalbleitermaterial einschließen kann, jedoch nicht darauf beschränkt ist. Eine obere Isolatorschicht, die aus einem Material besteht, das Siliciumdioxid, Siliciumnitrid oder Siliciumoxynitrid einschließen kann, jedoch nicht darauf beschränkt ist, befindet sich auf dem unteren Bulk-Substrat. Demgemäß kann die Struktur 800 aus einem Anfangs-Halbleiter-auf-Isolator-Substrat hergestellt werden. Alternativ wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und wird eine lokale Oxidation verwendet, um elektrisch isolierende Abschnitte an Stelle der vorstehend beschriebenen oberen Isolatorschicht zu bilden. Gemäß einer anderen alternativen Ausführungsform wird die Struktur 800 direkt aus einem Bulk-Substrat gebildet und wird eine Dotierung verwendet, um darauf elektrisch isolierte aktive Gebiete in der Art von Nanodrähten zu bilden. Gemäß einer solchen Ausführungsform liegt der erste Nanodraht (d. h. in der Nähe des Substrats) in Form einer Struktur vom Omega-FET-Typ vor.
  • Gemäß einer Ausführungsform können die Nanodrähte 804 als Drähte oder Bänder bemessen sein, wie nachstehend beschrieben, und abgekantete oder rundere Ecken aufweisen. Gemäß einer Ausführungsform bestehen die Nanodrähte 804 aus einem Material wie Silicium, Germanium oder einer Kombination davon, jedoch ohne Einschränkung auf diese. Gemäß einer solchen Ausführungsform sind die Nanodrähte einkristallin. Beispielsweise kann für einen Silicium-Nanodraht 804 ein einkristalliner Nanodraht auf einer globalen (100)-Orientierung, beispielsweise mit einer <100>-Ebene in Z-Richtung, beruhen. Wie nachstehend beschrieben wird, können auch andere Orientierungen erwogen werden. Gemäß einer Ausführungsform liegen die Abmessungen der Nanodrähte 804 aus einer Querschnittsperspektive auf der Nanometerskala. Beispielsweise ist die kleinste Abmessung der Nanodrähte 804 gemäß einer spezifischen Ausführungsform kleiner als etwa 20 Nanometer. Gemäß einer Ausführungsform bestehen die Nanodrähte 804 aus einem gedehnten Material, insbesondere in den Kanalgebieten 806.
  • Mit Bezug auf 8C sei bemerkt, dass gemäß einer Ausführungsform jedes der Kanalgebiete 806 eine Breite (Wc) und eine Höhe (Hc) aufweist, wobei die Breite (Wc) in etwa der Höhe (Hc) gleicht. Das heißt, dass die Kanalgebiete 806 in beiden Fällen ein quadratartiges oder, falls sie abgerundete Ecken aufweisen, ein kreisartiges Querschnittsprofil aufweisen. Gemäß einem anderen Aspekt brauchen die Breite und die Höhe des Kanalgebiets nicht gleich zu sein, beispielsweise im Fall der hier beschriebenen Nanodrähte.
  • Gemäß einem anderen Aspekt werden Verfahren zur Herstellung eines Nanodrahtabschnitts einer integrierten Finne/Nanodraht-Schaltungsstruktur bereitgestellt. Beispielsweise zeigen die 9A - 9E dreidimensionale Schnittansichten, die verschiedene Operationen eines Verfahrens zur Herstellung eines Nanodrahtabschnitts einer Finne/Nanodraht-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung repräsentieren.
  • Bei einem Verfahren zur Herstellung einer mit einem Nanodraht integrierten Schaltungsstruktur kann ein Nanodraht oberhalb eines Substrats gebildet werden. Bei einem spezifischen Beispiel, worin die Bildung zweier Silicium-Nanodrähte dargestellt ist, zeigt 9A ein Substrat 902 (das beispielsweise aus einem Bulk-Siliciumsubstrat 902A mit einer sich darauf befindenden isolierenden Siliciumdioxidschicht 902B besteht) mit einem sich darauf befindenden Stapel aus einer Siliciumschicht 904, einer Silicium-Germanium-Schicht 906 und einer Siliciumschicht 908. Es sei bemerkt, dass gemäß einer Ausführungsform ein Stapel aus einer Silicium-Germanium-Schicht, einer Siliciumschicht und einer Silicium-Germanium-Schicht verwendet werden kann, um schließlich zwei Silicium-Germanium-Nanodrähte zu bilden.
  • Mit Bezug auf 9B sei bemerkt, dass ein Teil des Stapels aus einer Siliciumschicht 904, einer Silicium-Germanium-Schicht 906 und einer Siliciumschicht 908 sowie ein oberer Teil der Siliciumdioxidschicht 902B zu einer Finnenstruktur 910 strukturiert werden, beispielsweise mit einem Masken- und Plasmaätzprozess. Es sei bemerkt, dass in 9B zu Erläuterungszwecken dargestellt ist, dass das Ätzen zwei Silicium-Nanodraht-Vorläuferabschnitte bildet. Wenngleich im Interesse einer einfachen Erläuterung dargestellt ist, dass das Ätzen innerhalb einer unteren Isolationsschicht endet, werden innerhalb des Zusammenhangs von Ausführungsformen der vorliegenden Offenbarung komplexere Stapel erwogen. Beispielsweise kann der Prozess auf einen in Zusammenhang mit 7 beschriebenen Nanodraht/Finne-Stapel angewendet werden.
  • Beim Verfahren kann auch ein Kanalgebiet im Nanodraht gebildet werden, wobei das Kanalgebiet eine Länge und einen zur Länge orthogonalen Umfang aufweist. Bei einem spezifischen Beispiel, das die Bildung von drei Gate-Strukturen über den beiden Silicium-Nanodrähten zeigt, zeigt 9C die Finnenstruktur 910 mit drei darauf angeordneten Opfer-Gates 912A, 912B und 912C. Gemäß einer solchen Ausführungsform bestehen die drei Opfer-Gates 912A, 912B und 912C aus einer Opfer-Gate-Oxidschicht 914 und einer Opfer-Polysilicium-Gate-Schicht 916, die unstrukturiert abgeschieden und mit einem Plasmaätzprozess strukturiert werden.
  • Nach der Strukturierung zur Bildung der drei Opfer-Gates 912A, 912B und 912C wird ein Herstellungsprozess ausgeführt, der eine integrierte Gate-all-around-Schaltungsstruktur mit einer dezimierten Kanalstruktur aufweist, wobei Beispiele davon vorstehend in Zusammenhang mit den 1A - 1D, den 2A - 2C und den 3A - 3C beschrieben wurden. Nach einem solchen Kanalstruktur-Dezimierungsprozess können Beabstandungen auf den Seitenwänden der drei Opfer-Gates 912A, 912B und 912C gebildet werden, kann eine Dotierung ausgeführt werden (beispielsweise Spitzen- und/oder Source- und Drain-Dotierung), und kann eine Zwischenschichtdielektrikumschicht gebildet werden, um die drei Opfer-Gates 912A, 912B und 912C abzudecken. Die Zwischenschichtdielektrikumschicht kann poliert werden, um die drei Opfer-Gates 912A, 912B und 912C für einen Ersatz-Gate- oder Gate-zuletzt-Prozess freizulegen. Mit Bezug auf 9D sei bemerkt, dass die drei Opfer-Gates 912A, 912B und 912C entfernt wurden, so dass Beabstandungen 918 und ein Abschnitt der Zwischenschichtdielektrikumschicht 920 verblieben sind.
  • Zusätzlich werden, wie wiederum mit Bezug auf 9D bemerkt sei, die Abschnitte der Silicium-Germanium-Schicht 906 und der Abschnitt der isolierenden Siliciumdioxidschicht 902B der Finnenstruktur 910 in den Gebieten, die ursprünglich von den drei Opfer-Gates 912A, 912B und 912C bedeckt waren, entfernt. Demgemäß verbleiben diskrete Abschnitte der Siliciumschichten 904 und 908, wie in 9D dargestellt ist.
  • Die diskreten Abschnitte der Siliciumschichten 904 und 908, die in 9D dargestellt sind, werden gemäß einer Ausführungsform schließlich zu Kanalgebieten in einer nanodrahtbasierten Vorrichtung. Demgemäß kann an der in 9D dargestellten Prozessstufe eine Kanalauslegung oder -abstimmung ausgeführt werden. Beispielsweise werden gemäß einer Ausführungsform die diskreten Abschnitte der Siliciumschichten 904 und 908, wie in 9D dargestellt, unter Verwendung von Oxidations- und Ätzprozessen gedünnt. Ein solcher Ätzprozess kann zu der Zeit ausgeführt werden, zu der die Drähte getrennt werden, indem die Silicium-Germanium-Schicht 906 geätzt wird. Demgemäß sind die aus den Siliciumschichten 904 und 908 gebildeten anfänglichen Drähte zunächst dicker und werden unabhängig von der Größe der Source- und Drain-Gebiete der Vorrichtung auf eine für ein Kanalgebiet in einer Nanodrahtvorrichtung geeignete Größe gedünnt. Demgemäß wird gemäß einer Ausführungsform bei der Bildung des Kanalgebiets ein Teil des Nanodrahts entfernt und sind die restlichen Umfänge der Source- und Drain-Gebiete (nachstehend beschrieben) größer als der Umfang des sich ergebenden Kanalgebiets.
  • Beim Verfahren kann auch ein Gate-Elektrodenstapel gebildet werden, der den gesamten Umfang des Kanalgebiets umgibt. Beim spezifischen Beispiel, das die Bildung von drei Gate-Strukturen über den beiden Silicium-Nanodrähten zeigt, zeigt 9E die Struktur nach der Abscheidung einer Gate-Dielektrikumschicht 922 (in der Art einer Gate-Dielektrikumschicht mit einer hohen Dielektrizitätskonstanten) und einer Gate-Elektrodenschicht 924 (in der Art einer Metall-Gate-Elektrodenschicht) und dem nachfolgenden Polieren zwischen den Beabstandungen 918. Das heißt, dass Gate-Strukturen in den Gräben 921 aus 9D gebildet werden. Zusätzlich zeigt 9E das Ergebnis der anschließenden Entfernung der Zwischenschichtdielektrikumschicht 920 nach der Bildung des permanenten Gate-Stapels. Die Abschnitte der Silicium-Germanium-Schicht 906 und der Abschnitt der isolierenden Siliciumdioxidschicht 902B der Finnenstruktur 910 werden auch in den Gebieten entfernt, die ursprünglich vom in 9D dargestellten Abschnitt der Zwischenschichtdielektrikumschicht 920 bedeckt waren. Diskrete Abschnitte der Siliciumschichten 904 und 908 verbleiben demgemäß, wie in 9E dargestellt ist.
  • Beim Verfahren kann auch ein Paar von Source- und Drain-Gebieten im Nanodraht auf beiden Seiten des Kanalgebiets gebildet werden, wobei jedes der Source- und Drain-Gebiete einen zur Länge des Kanalgebiets orthogonalen Umfang aufweist. Insbesondere werden die diskreten Abschnitte der Siliciumschichten 904 und 908, die in 9E dargestellt sind, gemäß einer Ausführungsform schließlich zumindest zu einem Abschnitt des Source- und Drain-Gebiets in einer nanodrahtbasierten Vorrichtung. Gemäß einer solchen Ausführungsform werden epitaxiale Source- oder Drain-Strukturen durch Zusammenfügen epitaxialen Materials um existierende Nanodrähte 904 und 908 gebildet. Gemäß einer anderen Ausführungsform werden epitaxiale Source- oder Drain-Strukturen eingebettet, wobei beispielsweise Abschnitte der Nanodrähte 904 und 908 entfernt werden und dann die Source- oder Drain(S/D)-Züchtung erfolgt. Im letztgenannten Fall können diese epitaxialen Source- oder Drain-Strukturen gemäß einer Ausführungsform der vorliegenden Offenbarung nicht diskret sein, wie in Zusammenhang mit den 8A und 8B beispielhaft dargelegt ist, oder diskret sein, wie in Zusammenhang mit 4J beispielhaft dargelegt ist. In jedem Fall sind gemäß einer Ausführungsform Source- oder Drain-Strukturen N-leitende epitaxiale Source- oder Drain-Strukturen, die beide Phosphordotierungsatome aufweisen.
  • Beim Verfahren kann anschließend ein Paar von Kontakten gebildet werden, wobei ein erstes von dem Paar von Kontakten den Umfang des Source-Gebiets vollkommen oder nahezu vollkommen umgibt und ein zweites von dem Paar von Kontakten den Umfang des Drain-Gebiets vollkommen oder nahezu vollkommen umgibt. Gemäß einer Ausführungsform ist das Paar von Kontakten ein asymmetrisches Paar von Source- und Drain-Kontaktstrukturen, wie in Zusammenhang mit 4J beschrieben. Gemäß anderen Ausführungsformen ist das Paar von Kontakten ein symmetrisches Paar von Source- und Drain-Kontaktstrukturen. Insbesondere werden Kontakte nach dem epitaxialen Wachstum in den Gräben 925 von 9E gebildet. Einer der Gräben kann zuerst weiter eingesenkt werden als der andere. Gemäß einer Ausführungsform werden die Kontakte aus einer metallischen Spezies gebildet. Gemäß einer solchen Ausführungsform wird die metallische Spezies durch konformes Abscheiden eines Kontaktmetalls und anschließendes Füllen jeglichen verbleibenden Grabenvolumens gebildet. Der konforme Aspekt der Abscheidung kann durch die Verwendung einer chemischen Dampfabscheidung (CVD), einer Atomschichtabscheidung (ALD) oder eines Metallreflows ausgeführt werden.
  • Gemäß einer Ausführungsform, wie hier beschrieben, weist eine integrierte Schaltungsstruktur nicht planare Vorrichtungen in der Art eines FinFETs oder einer Tri-Gate-Vorrichtung mit einer oder mehreren entsprechenden darüber liegenden Nanodrahtstrukturen auf, ist jedoch nicht darauf beschränkt. Gemäß einer solchen Ausführungsform wird ein entsprechendes Halbleiterkanalgebiet in einem dreidimensionalen Körper zusammengesetzt oder gebildet, wobei ein oder mehrere diskrete Nanodraht-Kanalabschnitte über dem dreidimensionalen Körper liegen. Gemäß einer solchen Ausführungsform umgeben die Gate-Strukturen zumindest die obere Fläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und ferner jeden von dem einen oder mehreren diskreten Nanodraht-Kanalabschnitten.
  • Gemäß einer Ausführungsform kann ein Substrat, wie hier beschrieben, aus einem Halbleitermaterial bestehen, das einen Herstellungsprozess überstehen kann und in dem Ladungen migrieren können. Gemäß einer Ausführungsform ist das Substrat ein Bulk-Substrat, das aus einer kristallinen Silicium-, Silicium/Germanium- oder Germaniumschicht, die mit einem Ladungsträger in der Art von Phosphor, Arsen, Bor oder einer Kombination davon, jedoch ohne Einschränkung darauf, dotiert ist, um ein aktives Gebiet zu bilden, besteht. Gemäß einer Ausführungsform ist die Konzentration von Siliciumatomen in einem Bulk-Substrat größer als 97 %. Gemäß einer anderen Ausführungsform besteht ein Bulk-Substrat aus einer Epitaxieschicht, die auf einem gesonderten kristallinen Substrat gezüchtet wird, beispielsweise einer Silicium-Epitaxieschicht, die auf einem monokristallinen bordotierten Bulk-Siliciumsubstrat gezüchtet wird. Ein Bulk-Substrat kann alternativ aus einem Gruppe-III-V-Material bestehen. Gemäß einer Ausführungsform besteht ein Bulk-Substrat aus einem III-V-Material wie Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon, jedoch ohne Einschränkung auf diese. Gemäß einer Ausführungsform besteht ein Bulk-Substrat aus einem III-V-Material und sind die Ladungsträger-Dotierungsatome beispielsweise Kohlenstoff-, Silicium-, Germanium-, Sauerstoff-, Schwefel-, Selen- oder Telluriumatome, jedoch ohne Einschränkung auf diese.
  • Gemäß einer Ausführungsform kann eine Grabenisolationsschicht, wie hier beschrieben, aus einem Material bestehen, das geeignet ist, schließlich Abschnitte einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat elektrisch zu isolieren oder zur Isolation von ihnen beizutragen, oder innerhalb eines darunter liegenden Bulk-Substrats gebildete aktive Gebiete zu isolieren, wie isolierende aktive Finnengebiete. Beispielsweise besteht gemäß einer Ausführungsform eine Grabenisolationsschicht aus einem dielektrischen Material wie Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid, jedoch ohne Einschränkung darauf.
  • Gemäß einer Ausführungsform können selbstjustierte Gate-Endkappen-Isolationsstrukturen, wie hier beschrieben, aus einem oder mehreren Materialien bestehen, die geeignet sind, Abschnitte permanenter Gate-Strukturen schließlich elektrisch voneinander zu isolieren oder zu ihrer Isolation beizutragen. Beispielhafte Materialien oder Materialkombinationen umfassen eine Einzelmaterialstruktur in der Art von Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid. Andere beispielhafte Materialien oder Materialkombinationen umfassen einen Mehrschichtstapel mit einem unteren Abschnitt aus Siliciumdioxid, Siliciumoxynitrid, Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid und einen oberen Abschnitt mit einem Material mit einer höheren Dielektrizitätskonstanten in der Art von Hafniumoxid.
  • Hier offenbarte Ausführungsformen können zur Herstellung einer breiten Vielfalt verschiedener Typen integrierter Schaltungen und/oder mikroelektronischer Vorrichtungen verwendet werden. Beispiele solcher integrierter Schaltungen umfassen Prozessoren, Chipsatzkomponenten, Graphikprozessoren, digitale Signalprozessoren, Mikrosteuereinrichtungen und dergleichen, sind jedoch nicht darauf beschränkt. Gemäß anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Überdies können die integrierten Schaltungen oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt auf dem Fachgebiet bekannter elektronischer Vorrichtungen verwendet werden, beispielsweise in Computersystemen (beispielsweise Desktop, Laptop, Server), Mobiltelefonen, persönlichen Elektronikgeräten usw. Die integrierten Schaltungen können in den Systemen mit einem Bus und anderen Komponenten gekoppelt werden. Beispielsweise kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt werden. Jeder Prozessor, jeder Speicher und jeder Chipsatz können möglicherweise unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 10 zeigt eine Rechenvorrichtung 1000 gemäß einer Implementation einer Ausführungsform der vorliegenden Offenbarung. In der Rechenvorrichtung 1000 ist eine Platine 1002 aufgenommen. Die Platine 1002 kann eine Anzahl von Komponenten aufweisen, einschließlich eines Prozessors 1004 und wenigstens eines Kommunikationschips 1006, jedoch ohne Einschränkung darauf. Der Prozessor 1004 ist physikalisch und elektrisch mit der Platine 1002 gekoppelt. Gemäß einigen Implementationen ist der wenigstens eine Kommunikationschip 1006 auch physikalisch und elektrisch mit der Platine 1002 gekoppelt. Gemäß weiteren Implementationen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • Abhängig von ihren Anwendungen, kann die Rechenvorrichtung 1000 andere Komponenten aufweisen, die möglicherweise physikalisch und elektrisch mit der Platine 1002 gekoppelt sein können. Diese anderen Komponenten umfassen ohne Einschränkung einen flüchtigen Speicher (beispielsweise DRAM), einen nicht flüchtigen Speicher (beispielsweise ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirm-Steuereinrichtung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung des globalen Positionsbestimmungssystems (GPS-Vorrichtung), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (in der Art eines Festplattenlaufwerks, einer Compact Disk (CD), einer Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 1006 ermöglicht Drahtloskommunikationen für die Übertragung von Daten zur Rechenvorrichtung 1000 und von dieser. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung über ein nicht festes Medium übermitteln können. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, wenngleich dies gemäß einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 1006 kann beliebige von einer Anzahl drahtloser Standards oder Protokolle implementieren, einschließlich WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebige andere Drahtlosprotokolle, die als 3G, 4G, 5G usw. bezeichnet sind, jedoch ohne Einschränkung darauf. Die Rechenvorrichtung 1000 kann mehrere Kommunikationschips 1006 aufweisen. Beispielsweise kann ein erster Kommunikationschip 1006 für Drahtloskommunikationen mit kürzerer Reichweite, wie WiFi und Bluetooth, vorgesehen sein und kann ein zweiter Kommunikationschip 1006 für Drahtloskommunikationen mit größerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 1004 der Rechenvorrichtung 1000 weist einen innerhalb des Prozessors 1004 gekapselten integrierten Schaltungschip auf. Der integrierte Schaltungschip des Prozessors 1004 kann eine oder mehrere Strukturen in der Art von integrierten Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen aufweisen, die gemäß Implementationen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind. Der Begriff „Prozessor“ kann sich auf eine Vorrichtung oder einen Teil einer Vorrichtung beziehen, wodurch elektronische Daten aus Registern und/oder einem Speicher verarbeitet werden, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 weist auch einen darin gekapselten integrierten Schaltungschip auf. Der integrierte Schaltungschip des Kommunikationschips 1006 kann eine oder mehrere Strukturen in der Art von integrierten Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen aufweisen, die gemäß Implementationen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind.
  • Gemäß weiteren Implementationen kann eine andere innerhalb der Rechenvorrichtung 1000 untergebrachte Komponente einen integrierten Schaltungschip enthalten, der eine oder mehrere Strukturen in der Art integrierter Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen aufweist, die gemäß Implementationen von Ausführungsformen der vorliegenden Offenbarung aufgebaut sind.
  • Gemäß verschiedenen Implementationen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein. Gemäß weiteren Implementationen kann die Rechenvorrichtung 1000 eine andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 11 zeigt eine Verdrahtungslage 1100, die eine oder mehrere Ausführungsformen der vorliegenden Offenbarung aufweist. Die Verdrahtungslage 1100 ist ein Zwischensubstrat, das zur Überbrückung eines ersten Substrats 1102 zu einem zweiten Substrat 1104 verwendet wird. Das erste Substrat 1102 kann beispielsweise ein integrierter Schaltungschip sein. Das zweite Substrat 1104 kann beispielsweise ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungschip sein. Der Zweck einer Verdrahtungslage 1100 besteht generell darin, eine Verbindung zu einer breiteren Teilung zu verbreitern oder eine Verbindung zu einer anderen Verbindung umzuleiten. Beispielsweise kann eine Verdrahtungslage 1100 einen integrierten Schaltungschip mit einer Kugelgitteranordnung (BGA) 1106 koppeln, die anschließend mit dem zweiten Substrat 1104 gekoppelt werden kann. Gemäß einigen Ausführungsformen werden das erste und das zweite Substrat 1102/1104 an entgegengesetzten Seiten der Verdrahtungslage 1100 angebracht. Gemäß anderen Ausführungsformen werden das erste und das zweite Substrat 1102/1104 an derselben Seite der Verdrahtungslage 1100 angebracht. Und gemäß weiteren Ausführungsformen werden drei oder mehr Substrate durch die Verdrahtungslage 1100 miteinander verbunden.
  • Die Verdrahtungslage 1100 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial in der Art von Polyimid bestehen. Gemäß weiteren Implementationen kann die Verdrahtungslage aus alternierenden steifen oder flexiblen Materialien bestehen, welche die gleichen Materialien einschließen können, die vorstehend für die Verwendung in einem Halbleitersubstrat beschrieben wurden, wie Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Die Verdrahtungslage kann Metallzwischenverbindungen 1108 und Durchkontaktierungen 1110 aufweisen, einschließlich Silicium-Durchkontaktierungen (TSV) 1112, jedoch ohne Einschränkung auf diese. Die Verdrahtungslage 1100 kann ferner eingebettete Vorrichtungen 1114, einschließlich passiver und aktiver Vorrichtungen, aufweisen. Diese Vorrichtungen umfassen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und elektrostatische Entladungsvorrichtungen (ESD-Vorrichtungen), sind jedoch nicht darauf beschränkt. Komplexere Vorrichtungen in der Art von Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärkern, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können auch auf der Verdrahtungslage 1100 gebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Vorrichtungen oder Prozesse bei der Herstellung der Verdrahtungslage 1100 oder bei der Herstellung von in der Verdrahtungslage 1100 enthaltenen Komponenten verwendet werden.
  • Demgemäß weisen Ausführungsformen der vorliegenden Offenbarung integrierte Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen und Verfahren zur Herstellung integrierter Gate-all-around-Schaltungsstrukturen mit dezimierten Kanalstrukturen auf.
  • Die vorstehende Beschreibung erläuterter Implementationen von Ausführungsformen der Offenbarung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, ist nicht als erschöpfend oder die Offenbarung auf die genauen offenbarten Formen einschränkend anzusehen. Wenngleich spezifische Implementationen der Offenbarung und Beispiele dafür hier zur Erläuterung beschrieben wurden, sind innerhalb des Schutzumfangs der Offenbarung verschiedene gleichwertige Modifikationen möglich, wie Fachleute auf dem Gebiet erkennen werden.
  • Diese Modifikationen können angesichts der vorstehenden detaillierten Beschreibung an der Offenbarung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht als die Offenbarung auf die spezifischen in der Beschreibung und den Ansprüchen offenbarten Implementationen einschränkend ausgelegt werden. Vielmehr ist der Schutzumfang der Offenbarung ausschließlich durch die folgenden Ansprüche zu bestimmen, die gemäß etablierten Lehrsätzen der Anspruchsinterpretation auszulegen sind.
  • Beispielhafte Ausführungsform 1: Eine integrierte Schaltungsstruktur weist eine erste vertikale Anordnung von Nanodrähten und eine zweite vertikale Anordnung von Nanodrähten oberhalb eines Substrats auf. Die erste vertikale Anordnung von Nanodrähten weist eine größere Anzahl von Nanodrähten auf als die zweite vertikale Anordnung von Nanodrähten. Die erste vertikale Anordnung von Nanodrähten weist einen obersten Nanodraht auf, der mit dem obersten Nanodraht der zweiten vertikalen Anordnung von Nanodrähten koplanar ist. Die erste vertikale Anordnung von Nanodrähten weist einen untersten Nanodraht unterhalb des untersten Nanodrahts der zweiten vertikalen Anordnung von Nanodrähten auf. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von Nanodrähten. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von Nanodrähten.
  • Beispielhafte Ausführungsform 2: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die gleich der horizontalen Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten ist.
  • Beispielhafte Ausführungsform 3: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die größer als die horizontale Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten ist.
  • Beispielhafte Ausführungsform 4: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die kleiner ist als die horizontale Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten.
  • Beispielhafte Ausführungsform 5: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, 2, 3 oder 4, welche ferner erste epitaxiale Source- oder Drain-Strukturen an Enden der ersten vertikalen Anordnung von Nanodrähten und zweite epitaxiale Source- oder Drain-Strukturen an Enden der zweiten vertikalen Anordnung von Nanodrähten aufweist.
  • Beispielhafte Ausführungsform 6: Integrierte Schaltung nach der beispielhaften Ausführungsform 5, wobei die ersten und zweiten epitaxialen Source- oder Drain-Strukturen diskrete erste und zweite epitaxiale Source- oder Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 7: Integrierte Schaltung nach der beispielhaften Ausführungsform 5, wobei die ersten und zweiten epitaxialen Source- oder Drain-Strukturen nicht diskrete erste und zweite epitaxiale Source- oder Drain-Strukturen sind.
  • Beispielhafte Ausführungsform 8: Integrierte Schaltung nach der beispielhaften Ausführungsform 5, 6 oder 7, wobei der erste Gate-Stapel dielektrische Seitenwandbeabstandungen aufweist und die ersten epitaxialen Source- oder Drain-Strukturen erste eingebettete epitaxiale Source- oder Drain-Strukturen sind, die sich unterhalb der dielektrischen Seitenwandbeabstandungen des ersten Gate-Stapels erstrecken, und wobei der zweite Gate-Stapel dielektrische Seitenwandbeabstandungen aufweist und die zweiten epitaxialen Source- oder Drain-Strukturen zweite eingebettete epitaxiale Source- oder Drain-Strukturen sind, die sich unterhalb der dielektrischen Seitenwandbeabstandungen des zweiten Gate-Stapels erstrecken.
  • Beispielhafte Ausführungsform 9: Integrierte Schaltung nach der beispielhaften Ausführungsform 5, 6, 7 oder 8, welche ferner ein erstes Paar leitender Kontaktstrukturen, die mit den ersten epitaxialen Source- oder Drain-Strukturen gekoppelt sind, und ein zweites Paar leitender Kontaktstrukturen, die mit den zweiten epitaxialen Source- oder Drain-Strukturen gekoppelt sind, aufweist.
  • Beispielhafte Ausführungsform 10: Integrierte Schaltung nach der beispielhaften Ausführungsform 9, wobei zumindest eines von dem ersten und dem zweiten Paar leitender Kontaktstrukturen ein asymmetrisches Paar leitender Kontaktstrukturen ist.
  • Beispielhafte Ausführungsform 11: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die erste vertikale Anordnung von Nanodrähten über einer ersten Finne liegt und die zweite vertikale Anordnung von Nanodrähten über einer zweiten Finne liegt.
  • Beispielhafte Ausführungsform 12: Integrierte Schaltung nach der beispielhaften Ausführungsform 11, wobei die erste Finne eine obere Fläche oberhalb der oberen Fläche der zweiten Finne aufweist.
  • Beispielhafte Ausführungsform 13: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 oder 12, welche ferner eine Gate-Endkappen-Isolationsstruktur zwischen dem ersten Gate-Stapel und dem zweiten Gate-Stapel und in Kontakt damit aufweist.
  • Beispielhafte Ausführungsform 14: Integrierte Schaltung nach der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12 oder 13, wobei der erste und der zweite Gate-Stapel jeweils eine dielektrische Schicht mit einer hohen Dielektrizitätskonstanten und eine Metall-Gate-Elektrode umfassen.
  • Beispielhafte Ausführungsform 15: Bei einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur werden eine erste vertikale Anordnung von Nanodrähten und eine zweite vertikale Anordnung von Nanodrähten oberhalb eines Substrats gebildet, wobei die erste vertikale Anordnung von Nanodrähten die gleiche Anzahl von Nanodrähten wie die zweite vertikale Anordnung von Nanodrähten aufweist. Beim Verfahren werden auch ein erster Gate-Stapel über der ersten vertikalen Anordnung von Nanodrähten und ein zweiter Gate-Stapel über der zweiten vertikalen Anordnung von Nanodrähten gebildet. Beim Verfahren wird auch der unterste Nanodraht aus der zweiten vertikalen Anordnung von Nanodrähten, jedoch nicht aus der ersten vertikalen Anordnung von Nanodrähten entfernt.
  • Beispielhafte Ausführungsform 16: Verfahren nach Ausführungsform 15, wobei die erste vertikale Anordnung von Nanodrähten über einer ersten Finne gebildet wird und die zweite vertikale Anordnung von Nanodrähten über einer zweiten Finne gebildet wird.
  • Beispielhafte Ausführungsform 17: Verfahren nach Ausführungsform 16, wobei bei der Entfernung des untersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten die Höhe der zweiten Finne, jedoch nicht die Höhe der ersten Finne, verringert wird.
  • Beispielhafte Ausführungsform 18: Verfahren nach Ausführungsform 15, 16 oder 17, wobei nach der Entfernung des untersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten ferner der nächstunterste Nanodraht aus der zweiten vertikalen Anordnung von Nanodrähten entfernt wird.
  • Beispielhafte Ausführungsform 19: Bei einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur wird eine vertikale Anordnung von Nanodrähten oberhalb einer Finne gebildet. Beim Verfahren wird auch ein Gate-Stapel über der vertikalen Anordnung von Nanodrähten gebildet. Beim Verfahren wird auch der unterste Nanodraht aus der vertikalen Anordnung von Nanodrähten entfernt, wobei bei der Entfernung des untersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten die Höhe der Finne verringert wird.
  • Beispielhafte Ausführungsform 20: Verfahren nach Ausführungsform 19, wobei nach der Entfernung des untersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten ferner der nächstunterste Nanodraht aus der vertikalen Anordnung von Nanodrähten entfernt wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • IEEE 802.11-Familie [0116]
    • IEEE 802.16-Familie [0116]
    • IEEE 802.20 [0116]

Claims (20)

  1. Integrierte Schaltungsstruktur, welche Folgendes umfasst: eine erste vertikale Anordnung von Nanodrähten und eine zweite vertikale Anordnung von Nanodrähten oberhalb eines Substrats, wobei die erste vertikale Anordnung von Nanodrähten eine größere Anzahl von Nanodrähten aufweist als die zweite vertikale Anordnung von Nanodrähten, die erste vertikale Anordnung von Nanodrähten einen obersten Nanodraht, der mit dem obersten Nanodraht der zweiten vertikalen Anordnung von Nanodrähten koplanar ist, aufweist und die erste vertikale Anordnung von Nanodrähten einen untersten Nanodraht unterhalb des untersten Nanodrahts der zweiten vertikalen Anordnung von Nanodrähten aufweist, einen ersten Gate-Stapel über der ersten vertikalen Anordnung von Nanodrähten und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von Nanodrähten.
  2. Integrierte Schaltung nach Anspruch 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die gleich der horizontalen Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten ist.
  3. Integrierte Schaltung nach Anspruch 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die größer als die horizontale Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten ist.
  4. Integrierte Schaltung nach Anspruch 1, wobei die Nanodrähte der ersten vertikalen Anordnung von Nanodrähten eine horizontale Breite aufweisen, die kleiner ist als die horizontale Breite der Nanodrähte der zweiten vertikalen Anordnung von Nanodrähten.
  5. Integrierte Schaltung nach Anspruch 1, 2, 3 oder 4, welche ferner Folgendes umfasst: erste epitaxiale Source- oder Drain-Strukturen an Enden der ersten vertikalen Anordnung von Nanodrähten und zweite epitaxiale Source- oder Drain-Strukturen an Enden der zweiten vertikalen Anordnung von Nanodrähten.
  6. Integrierte Schaltungsstruktur nach Anspruch 5, wobei die ersten und zweiten epitaxialen Source- oder Drain-Strukturen diskrete erste und zweite epitaxiale Source- oder Drain-Strukturen sind.
  7. Integrierte Schaltungsstruktur nach Anspruch 5, wobei die ersten und zweiten epitaxialen Source- oder Drain-Strukturen nicht diskrete erste und zweite epitaxiale Source- oder Drain-Strukturen sind.
  8. Integrierte Schaltungsstruktur nach Anspruch 5, 6 oder 7, wobei der erste Gate-Stapel dielektrische Seitenwandbeabstandungen aufweist und die ersten epitaxialen Source- oder Drain-Strukturen erste eingebettete epitaxiale Source- oder Drain-Strukturen sind, die sich unterhalb der dielektrischen Seitenwandbeabstandungen des ersten Gate-Stapels erstrecken, und wobei der zweite Gate-Stapel dielektrische Seitenwandbeabstandungen aufweist und die zweiten epitaxialen Source- oder Drain-Strukturen zweite eingebettete epitaxiale Source- oder Drain-Strukturen sind, die sich unterhalb der dielektrischen Seitenwandbeabstandungen des zweiten Gate-Stapels erstrecken.
  9. Integrierte Schaltung nach Anspruch 5, 6, 7 oder 8, welche ferner Folgendes umfasst: ein erstes Paar leitender Kontaktstrukturen, die mit den ersten epitaxialen Source- oder Drain-Strukturen gekoppelt sind, und ein zweites Paar leitender Kontaktstrukturen, die mit den zweiten epitaxialen Source- oder Drain-Strukturen gekoppelt sind.
  10. Integrierte Schaltungsstruktur nach Anspruch 9, wobei zumindest eines von dem ersten und dem zweiten Paar leitender Kontaktstrukturen ein asymmetrisches Paar leitender Kontaktstrukturen ist.
  11. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die erste vertikale Anordnung von Nanodrähten über einer ersten Finne liegt und die zweite vertikale Anordnung von Nanodrähten über einer zweiten Finne liegt.
  12. Integrierte Schaltungsstruktur nach Anspruch 11, wobei die erste Finne eine obere Fläche oberhalb der oberen Fläche der zweiten Finne aufweist.
  13. Integrierte Schaltung nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 oder 12, welche ferner Folgendes umfasst: eine Gate-Endkappen-Isolationsstruktur zwischen dem ersten Gate-Stapel und dem zweiten Gate-Stapel und in Kontakt damit.
  14. Integrierte Schaltungsstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12 oder 13, wobei der erste und der zweite Gate-Stapel jeweils eine dielektrische Schicht mit einer hohen Dielektrizitätskonstanten und eine Metall-Gate-Elektrode umfassen.
  15. Verfahren zur Herstellung einer integrierten Schaltungsstruktur, welches Folgendes umfasst: Bilden einer ersten vertikalen Anordnung von Nanodrähten und einer zweiten vertikalen Anordnung von Nanodrähten oberhalb eines Substrats, wobei die erste vertikale Anordnung von Nanodrähten die gleiche Anzahl von Nanodrähten wie die zweite vertikale Anordnung von Nanodrähten aufweist, Bilden eines ersten Gate-Stapels über der ersten vertikalen Anordnung von Nanodrähten und eines zweiten Gate-Stapels über der zweiten vertikalen Anordnung von Nanodrähten und Entfernen des untersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten, jedoch nicht aus der ersten vertikalen Anordnung von Nanodrähten.
  16. Verfahren nach Anspruch 15, wobei die erste vertikale Anordnung von Nanodrähten über einer ersten Finne gebildet wird und die zweite vertikale Anordnung von Nanodrähten über einer zweiten Finne gebildet wird.
  17. Verfahren nach Anspruch 16, wobei bei der Entfernung des untersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten die Höhe der zweiten Finne, jedoch nicht die Höhe der ersten Finne, verringert wird.
  18. Verfahren nach Anspruch 15, 16 oder 17, welches ferner Folgendes umfasst: nach der Entfernung des untersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten, Entfernen des nächstuntersten Nanodrahts aus der zweiten vertikalen Anordnung von Nanodrähten.
  19. Verfahren zur Herstellung einer integrierten Schaltungsstruktur, welches Folgendes umfasst: Bilden einer vertikalen Anordnung von Nanodrähten oberhalb einer Finne, Bilden eines Gate-Stapels über der vertikalen Anordnung von Nanodrähten und Entfernen des untersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten, wobei bei der Entfernung des untersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten die Höhe der Finne verringert wird.
  20. Verfahren nach Anspruch 19, welches ferner Folgendes umfasst: nach der Entfernung des untersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten, Entfernen des nächstuntersten Nanodrahts aus der vertikalen Anordnung von Nanodrähten.
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