DE112013007051T5 - CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger - Google Patents

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Jeng-Ya D. Yeh
Joodong Park
Chia-Hong Jan
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Abstract

CMOS-kompatible Polyzid-Sicherungsstrukturen und Verfahren zum Herstellen von CMOS-kompatiblen Polyzid-Sicherungsstrukturen sind beschrieben. In einem Beispiel umfasst eine Halbleiterstruktur ein Substrat. Eine Polyzid-Sicherungsstruktur ist oberhalb des Substrats angeordnet und umfasst Silizium und ein Metall. Eine Metalloxid-Halbleiter-(MOS-)Transistorstruktur ist oberhalb des Substrats angeordnet und umfasst eine Metall-Gate-Elektrode.

Description

  • FACHGEBIET
  • Ausführungsformen der Erfindung liegen auf dem Gebiet von Halbleitervorrichtungen und -verarbeitung und insbesondere von CMOS-kompatiblen Polyzid-Sicherungsstrukturen und Verfahren zum Herstellen von CMOS-kompatiblen Polyzid-Sicherungsstrukturen.
  • HINTERGRUND
  • In den vergangenen Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltkreisen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten funktionaler Einheiten auf der beschränkten Grundfläche von Halbleiterchips. Beispielsweise gestattet eine sinkende Transistorgröße den Einbau einer erhöhten Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, was zu der Herstellung von Produkten mit erhöhter Kapazität führt. Der Drang zu immer größerer Kapazität ist jedoch nicht frei von Problemen. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, wird zunehmend signifikant.
  • Bei der Herstellung von integrierten Schalkreisvorrichtungen wurde die High-k- und Metall-Gate-Verarbeitung in Front-End-Of-Line-(FEOL-)Verarbeitungsschemata eingeführt, um eine weitere Skalierung zu ermöglichen. Zusätzlich dazu wurden Multi-Gate-Transistoren wie Tri-Gate-Transistoren vorherrschender, da Vorrichtungsdimensionen weiterhin herabskaliert werden. Bei konventionellen Verfahren werden Tri-Gate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In manchen Fällen werden Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und da sie ein weniger kompliziertes Tri-Gate-Herstellungsverfahren ermöglichen, bevorzugt. In anderen Fällen werden Silizium-auf-Isolator-Substrate aufgrund des verbesserten Kurzkanalverhaltens von Tri-Gate-Transistoren bevorzugt.
  • Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Dimensionen dieser grundlegenden Bausteine von mikroelektrischen Schaltungen verringert sind und da die schiere Anzahl grundlegender Bausteine in einer gegebenen Region erhöht ist, haben sich die Einschränkungen auf das Einbauen von passiven Merkmalen in aktive Vorrichtungen erhöht, z. B. bei System-on-Chip-(SoC-)basierten Architekturen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A veranschaulicht eine Querschnittsansicht eines MOS-FET-Transistors in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, der einen Metall-Gate-/High-k-Materialstapel aufweist.
  • 1B veranschaulicht eine Querschnittsansicht einer CMOS-kompatiblen Polyzid-Sicherungsstruktur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Die 2A–2I veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • 3A veranschaulicht eine Schrägansicht von oben und eine Querschnittsansicht einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • 3B veranschaulicht eine Querschnittsansicht einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Die 4A–4K veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 5A–5K veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem anderen Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 6A–6L veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem anderen Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • 7 veranschaulicht eine Rechenvorrichtung in Übereinstimmung mit einer Implementierung der Erfindung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • CMOS-kompatible Polyzid-Sicherungsstrukturen und Verfahren zum Herstellen von CMOS-kompatiblen Polyzid-Sicherungsstrukturen sind beschrieben. In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie spezifische Integrations- und Materialbedingungen, um ein tiefgehendes Verständnis der Ausführungsformen der vorliegenden Erfindung bereitzustellen. Es wird für einen Fachmann auf dem Gebiet der Erfindung offensichtlich sein, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details praktiziert werden können. In anderen Fällen sind wohlbekannte Merkmale wie integrierte Schaltkreisentwurfsauslegungen nicht ausführlich beschrieben, um die Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verdecken. Ferner soll verstanden werden, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Eine oder mehrere hierin beschriebene Ausführungsformen betreffen Polyzid-Sicherungsstrukturen und Herstellungsverfahren für eine High-K-Metall-Gate-Technologie. Ausführungsformen können eines oder mehrere aus Komplementär-Metalloxid-Halbleiter-(CMOS-)Vorrichtungen, High-K-Gate-Dielektrikum- und/oder Metall-Gate-Verarbeitungsschemata, einmal programmierbaren (OTP-)Sicherungen, Polysilizid-(Polyzid-)Sicherungsstrukturen und Verfahrenstechnologie und programmierbaren Sicherungen umfassen.
  • Im Allgemeinen umfassen hierin beschriebene Zugange Verarbeitungsintegrationsschemata, die die Herstellung eines Polyzid-Sicherungselements und eine High-k-/Metall-Gate-CMOS-Technologieintegration ermöglichen. Genauer gesagt wird in einer Ausführungsform ein Lithographie- und Ätzstrukturierungsverfahren verwendet, um vor der Replacement-Gate-Verarbeitung eine Dummy-Polysilizium-Struktur zu vertiefen, um ein Polysilizium-Gate wirksam unter einem dielektrischen Zwischenschicht-Oxidfilm zu verbergen. Das konservierte Polysilizium-Gate wird dann silizidiert und als eine einmal programmierbare Sicherungsstruktur verwendet. Hierin beschriebene Ausführungsformen können eine Alternative einer Sicherungselementarchitektur für zukünftige Technologieknoten ermöglichen. Ferner stellen hierin beschriebene Ausführungsformen über Standard-Metall-Absicherungen hinausgehende Optionen bereit, die direkt in High-k- und Metall-Gate-basierte CMOS-Transistoren integriert werden können.
  • Gate-Elektroden wurden, um einen Kontext bereitzustellen, anfänglich aus Metall (z. B. Aluminium) ausgebildet. Jedoch umfasste ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) für viele Technologieknoten eine Gate-Elektrode, die aus Polysilizium hergestellt war, um eine Ionenimplantierungen (z. B. um in derselben Schaltung eine Dotierung auf N- oder P-Typ kundenspezifisch zu gestalten) und Silizidierung (um einen Kontaktwiderstand zu verringern) zu gestatten. Folglich wurde auch eine dem MOSFET zugeordnete Sicherung in einer Schaltung mit silizidiertem Polysilizium hergestellt. Eine sogenannte „Gate-First”-Verfahrenssequenz wurde universell durchgeführt, um eine deckenartige Abscheidung des Polysiliziums, plasmaätzungsdefinierte Gate-Längen, leicht dotierte Spitzenregionen, dielektrische Seitenwand-Abstandsvorrichtungen und ein selbstausgerichtetes Source/Drain (d. h. zu den Gate-Elektroden) zu gestatten.
  • Da die Dimensionen der MOSFET bei neueren Technologieknoten weiter herabskaliert wurden, wurde die Polysilizium-Verarmung ein zunehmend schwerwiegendes Problem. Als Ergebnis werden Gate-Elektroden nun wieder aus Metall ausgebildet. Jedoch werden Gate-Elektroden typischerweise nicht mehr ausschließlich aus Aluminium ausgebildet. Um gewünschte Arbeitsfunktionen zu erreichen, werden die Gate-Elektroden nun üblicherweise aus einem Übergangsmetall, einer Legierung von Übergangsmetallen oder einem Übergangsmetallnitrid ausgebildet. Jedoch stellte die Übernahme des Metall-Gates auch Vorteile für ein alternatives sogenanntes „Gate-Last”-Verfahren bereit. Eine Implementierung des Gate-Last-Verfahrens umfasste ein sogenanntes „Replacement-Gate”-Verfahren, das die Verwendung unterschiedlicher Metalle für die N-FET und P-FET in der Schaltung gestattete. Als das Material in der Gate-Elektrode von Polysilizium auf Metall zurückgeändert wurde, wurden Back-End-Of-Line-(BEOL-)Metallsicherungen die Standard-Sicherungsstrukturen. Aufgrund einer Technologieskalierung und einer Erhöhung des Back-End-Widerstands stellt sich jedoch heraus, dass es bei Metallsicherungen schwierig ist, die Widerstandsdifferenz zwischen dem Sicherungselement und dem parasitären Führungswiderstand aufrecht zu erhalten. Andererseits befindet sich eine Polyzid-Sicherung auf derselben Ebene des Programm-Transistors und leidet typischerweise nicht unter dem Problem des niedrigen Widerstandsunterschieds, was potentiell eine verbesserte Sicherungstechnologie bereitstellt.
  • Ferner können hierin beschriebene Ausführungsformen mit Vorrichtungen und Architekturen des ebenen Typs kompatibel sein, aber sie können auch mit nicht ebenen Architekturen kompatibel sein. Daher sind in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Erfindung auch Polyzid-Sicherungsstruktur-Ausbildungsverfahren auf nicht ebenen High-k-/Metall-Gate-Technologien beschrieben.
  • Wie in Verbindung mit den Figuren nachfolgend ausführlicher beschrieben betreffen eine oder mehrere Ausführungsformen Verfahrensintegrationsschemata, die während der High-k- und Metall-Gate-CMOS-Technologie-Herstellung eine Polysilizium-Konservierung in bestimmten Regionen gestatten. Das Polysilizium wird für eine spätere Herstellung eines Sicherungselements konserviert, das z. B. während eines Poly-Strukturierungsverfahrens strukturiert wird. Eine Lithographie-Verarbeitung kann durchgeführt werden, um den Polysilizium-Konservierungsbereich des Integrationsschemas zu ermöglichen. In einer solchen Ausführungsform wird eine Poly-Leitung für eine letztliche Anwendung als ein Polyzid-Sicherungselement freigelegt, während die anderen Poly-Gate-Regionen mit einem Photoresist bedeckt sind. Anschließend kann eine Trockenätzverarbeitung durchgeführt werden, während derer das Poly-Sicherungselement geätzt und vertieft wird. In einer solchen Ausführungsform wird zwischen dem Sicherungselement und den umgebenden Standard-Poly-Gate-Strukturen während des Ätz- und Vertiefungsverfahrens eine unterschiedliche Poly-Dichte erreicht. Nach dem Strukturierungsverfahren kann ein Polysilizium-Silizidierungsverfahren durchgeführt werden, um das Polyzid-Sicherungselement herzustellen. Ein Dummy-Gate- und Gate-Replacement-Verfahren kann dann verwendet werden, um in den Standard-Gate-Regionen High-K- und Metall-Gate-basierte Transistoren herzustellen. Dann, nach einem Metall-Gate-Füll- und Polierverfahren kann eine Kontaktbildung durchgeführt werden, um eine Kontaktflächenbildung auf dem Polyzid-Sicherungselement bereitzustellen. Die oben beschriebenen Verfahren können in die CMOS-Technologie integriert werden, mit einem Ätzzusatz einer Poly-Gate-Vertiefung in Sicherungsregionen des Substrats.
  • Als ein Beispiel einer CMOS-kompatiblen Polyzid-Sicherungsstruktur veranschaulicht 1A eine Querschnittsansicht eines MOS-FET-Transistors in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, der einen Metall-Gate-/High-k-Materialstapel aufweist. 1B veranschaulicht eine Querschnittsansicht einer CMOS-kompatiblen Polyzid-Sicherungsstruktur in Übereinstimmung mit der vorliegenden Erfindung. Es soll verstanden werden, dass die Strukturen aus 1A und 1B auf einem üblichen Substrat hergestellt werden können, und daher ist die Polyzid-Sicherungsstruktur aus 1B mit der CMOS-High-k-Metall-Gate-basierten Vorrichtung aus 1A kompatibel.
  • Bezugnehmend auf 1A ist ein MOS-FET-Transistor 100A in einem und oberhalb eines Substrats 102, wie einem einkristallinen Bulk-Substrakt, ausgebildet. Ein Gate-Stapel umfasst eine Metall-Gate-(MG-)Elektode 104 und eine High-k-Gate-Dielektrikum-Schicht 106, die oberhalb des Substrats 102 angeordnet ist. Abstandsvorrichtungen 108 sind auf den Seitenwänden des Gate-Stapels ausgebildet und eine Zwischenschicht-Dielektrikum-Schicht 110 ist auf jeder Seite der Abstandsvorrichtungen 108 ausgebildet. Source- und Drain-Regionen 112 sind in dem Substrat 102 auf jeder Seite des Gate-Stapels angeordnet.
  • Bezugnehmend auf 1B ist eine Polyzid-Sicherungsstruktur 100B oberhalb einer Isolationsregion 103 des Substrats 102 ausgebildet. Die Polyzid-Sicherungsstruktur 100B umfasst ein Polysilizium-„Gate”-Material 154, das oberhalb einer dielektrischen Schicht 156 angeordnet sein kann. Eine Metallsilizidschicht 170 ist auf dem Polysilizium-Material 154 angeordnet. Abstandsvorrichtungen 158 können auch umfasst sein, wie in 1B abgebildet.
  • Die 2A–2I veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Bezugnehmend auf 2A sind polykristalline Siliziumleitungen 202 oberhalb eines Substrats 200, wie einem einkristallinen Siliziumsubstrat, strukturiert. Die polykristallinen Siliziumleitungen 202 können eine Hartmaske (HM) 204 und/oder Abstandsvorrichtungen 206 umfassen, wie in 2A abgebildet. Obwohl sie nicht gezeigt ist, kann eine Isolierschicht zwischen dem Substrat 202 und den polykristallinen Siliziumleitungen 202 angeordnet sein. Eine oder mehrere der Leitungen können auf einer Isolationsregion 208 hergestellt sein. Solch eine Region kann mit abgeschiedenen Oxidfilmen ausgebildet sein, wie durch chemische Dampfabscheidung (CVD), hochdichte Plasmaabscheidung (HDP) oder Spin-on-Dielektrika. Eine Antireflexions-Beschichtungsschicht 210 und eine strukturierte Photoresistschicht 212 ist dann auf der Struktur aus 1A ausgebildet (was einen Resist-Gefriervorgang beinhalten kann), wie in 2B abgebildet. Eine polykristalline Siliziumleitung, die für eine Polyzid-Sicherungsausbildung vorgesehen ist, wird durch die strukturierte Photoresistschicht 212 freigelegt. Bezugnehmend auf 2C ist die Antireflexions-Schicht 210 vertieft, z. B. durch ein Ätzverfahren, um die polykristalline Siliziumleitung 214 durch die Antireflexions-Beschichtungsschicht 210 freizulegen. Die Hartmasken-Schicht und obere Abstandsvorrichtungsabschnitte werden dann entfernt, um das Polysilizium der polykristallinen Siliziumleitung 214 freizulegen, wie in 2D abgebildet. Bezugnehmend auf 2E wird ein Metallabscheidungs-/Temper- oder Metalllimplantierungs-/Temper-Verfahren auf dem Polysilizium der polykristallinen Siliziumleitung 214 durchgeführt, um eine Metallsilizidschicht 216 bereitzustellen. Die resultierende Struktur ist eine Polyzid-Sicherungsstruktur 218. Wie auch in 2E abgebildet können auch Resist- und Antireflexions-Beschichtungsschichten entfernt werden. Eine Zwischenschicht-Dielektrikum-Schicht 220, die durch ein ähnliches Verfahren wie 208 ausgebildet wird (CVD, HDP, Spin-on-Dielektrikum) ist dann oberhalb der resultierenden Strukturen ausgebildet, wie in 2F abgebildet. Die Zwischenschicht-Dielektrikum-Schicht 220, um Hartmasken der verbleibenden polykristallinen Siliziumleitungen freizulegen, die letztlich entfernt werden, wie in 2F abgebildet. Jedoch ist die Polyzid-Sicherungsstruktur 218 vor dem Freilegungsverfahren geschützt, da sie niedriger vertieft ist als die angrenzenden polykristallinen Siliziumstrukturen. Bezugnehmend auf 2G werden polykristalline Siliziumleitungen in einem Replacement-Gate-Verfahren entfernt, um Gräben 222 bereitzustellen. Nachfolgend wird in den Gräben 222 eine High-k-Gate-Dielektrikum-Schicht 224 und eine Metall-Gate-Elektrode 226 ausgebildet, um Transistorstrukturen 228 auszubilden, wie in 2H abgebildet. Bezugnehmend auf 2I sind Kontakte 230 zu der Polyzid-Sicherungsstruktur 218 gemacht, z. B. durch eine dielektrische Schicht 232.
  • Wie durchgehend beschrieben ist ein Materialstapel für eine Polyzid-Sicherungsstruktur, die parallel zu CMOS-Transistorvorrichtungen hergestellt wird, in einer Ausführungsform aus einer unteren polykristallinen Siliziumschicht und einer oberen Metallsilizidschicht, die aus der Reaktion von z. B. Kobalt (Co) oder Nickel (Ni) mit der polykristallinen Siliziumschicht ausgebildet ist, zusammengesetzt. In einer Ausführungsform ist der Materialstapel für eine Polyzid-Sicherungsstruktur nicht geschmolzen und wird es nie werden, wodurch eine polykristalline Siliziumschicht und eine obere Metallsilizidschicht zurückbleiben. In einer anderen Ausführungsform wird der Materialstapel für eine Polyzid-Sicherungsstruktur letztlich geschmolzen (z. B. durch einen Strom, der durch das Anlegen einer Spannung auf die Struktur entsteht), wodurch ein Gemisch aus Silizium und Metall verbleibt. Das bedeutet, dass die geschmolzene Sicherung keine unterscheidbare polykristalline Siliziumschicht und obere Metallsilizidschicht aufweisen kann. In einer Ausführungsform weist das polykristalline Silizium eine Korngröße von ungefähr 20 Nanometern auf.
  • Wie durchgehend beschrieben ist eine Gate-Dielektrikum-Schicht für die CMOS-Transistorvorrichtungen, die parallel zu einer Polyzid-Sicherungsstruktur hergestellt wird, in einer Ausführungsform aus einem Material wie, jedoch nicht darauf beschränkt, Hafniumoxid, Hafniumoxinitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon zusammengesetzt. Ferner kann ein Abschnitt der Gate-Dielektrikum-Schicht eine Schicht eines nativen Oxids umfassen, das aus den oberen wenigen Schichten des Substrats ausgebildet ist. In einer Ausführungsform ist die Gate-Dielektrikum-Schicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials zusammengesetzt ist, zusammengesetzt. In einer Ausführungsform ist die Gate-Dielektrikum-Schicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid zusammengesetzt.
  • Wie durchgehend beschrieben ist eine Gate-Dielektrikum-Schicht für die CMOS-Transistorvorrichtungen, die parallel zu einer Polyzid-Sicherungsstruktur hergestellt wird, in einer Ausführungsform aus einer Metallschicht wie, jedoch nicht darauf beschränkt, Metallnitriden, Metallcarbiden, Metallsiliziden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitenden Metalloxiden zusammengesetzt. In einer spezifischen Ausführungsform ist die Gate-Elektrode aus einem Nicht-Arbeitsfunktionseinstellungs-Füllmaterial, das oberhalb einer Metall-Arbeitsfunktionseinstellungsschicht ausgebildet ist, zusammengesetzt.
  • In einem anderen Aspekt kann eine nicht ebene Polyzid-Sicherungsstruktur als eine eingebettete Polyzid-Sicherungsstruktur mit einer nicht ebenen Architektur umfasst sein. In einer Ausführungsform wird hierin ein Verweis auf eine nicht ebene Polyzid-Sicherungsstruktur verwendet, um eine Polyzid-Sicherungsstruktur zu beschreiben, die eine Polysilizium-/Silizidschicht aufweist, die über einer oder mehreren Rippen, die aus einem Substrat hervorstehen, ausgebildet ist. Als ein Beispiel veranschaulicht 3A eine Schrägansicht von oben und eine Querschnittsansicht einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Auf beide Ansichten von 3A bezugnehmend umfasst eine Halbleiterstruktur 300 ein Substrat 302 (nur teilweise gezeigt), das eine nicht ebene Vorrichtung 304 und eine nicht ebene Polyzid-Sicherungsstruktur 306, die auf einer Isolationsschicht 303 ausgebildet ist, aufweist. Die nicht ebene Vorrichtung 304 umfasst einen Gate-Stapel 308, z. B. einen Metall-Gate-/High-k-Gate-Dielektrikum-Gate-Stapel. Der Gate-Stapel 308 ist über einer ersten Vielzahl von Rippen 310 ausgebildet. Die nicht ebene Polyzid-Sicherungsstruktur 306 umfasst eine nicht ebene Polysiliziumschicht 312, die eine Silizidschicht 349 wie in der Querschnittsansicht gezeigt umfasst, die über einer zweiten Vielzahl von Rippen 311 ausgebildet ist. Beide Vorrichtungen umfassen Abstandsvorrichtungen 314 und Kontakte 316. In einer Ausführungsform sind die Polysiliziumschicht 312 und die darüberliegende Silizidschicht 349 mit der Vielzahl von Rippen 311 konform ausgebildet. In einer solchen Ausführungsform isoliert eine dielektrische Schicht (nicht gezeigt) die Polysiliziumschicht 312 von der Vielzahl von Rippen 311.
  • In einer Ausführungsform sind die erste und die zweite Vielzahl von Rippen 310 und 311 aus einem Bulk-Substrat 302 ausgebildet, wie in 3A abgebildet. In einem solchen Beispiel können das Bulk-Substrat 302 und daher die Vielzahl von Rippen 310 und 311 aus einem Halbleitermaterial zusammengesetzt sein, das einem Herstellungsverfahren widerstehen kann und in dem eine Ladung wandern kann. In einer Ausführungsform ist ein Bulk-Substrat 302 aus einer kristallinen Silizium-, Silizium-/Germanium- oder Germaniumschicht zusammengesetzt, die mit einem Ladungsträger wie, jedoch nicht darauf beschränkt, Phosphor, Arsen, Bor oder einer Kombination davon dotiert ist. In einer Ausführungsform ist die Konzentration von Siliziumatomen in dem Bulk-Substrat 302 größer als 97%. In einer anderen Ausführungsform ist das Bulk-Substrat 302 aus einer epitaxialen Schicht zusammengesetzt, die auf einem abgesetzten kristallinen Substrat gewachsen ist, z. B. eine epitaxiale Siliziumschicht, die auf einem bordotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat 302 kann alternativ dazu aus einem Material der Gruppe III-V zusammengesetzt sein. In einer Ausführungsform ist das Bulk-Substrat 302 aus einem III-V-Material wie, jedoch nicht darauf beschränkt, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon zusammengesetzt. In einer Ausführungsform ist das Bulk-Substrat 302 aus einem III-V-Material zusammengesetzt und die ladungsträgerdotierenden Verunreinigungsatome sind solche wie, jedoch nicht darauf beschränkt, Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur. In einer Ausführungsform ist das Bulk-Substrat 302 und daher die Vielzahlen von Rippen 310 und 311 undotiert oder nur leicht dotiert. In einer Ausführungsform ist zumindest ein Abschnitt der Vielzahlen von Rippen 310 und 311 verspannt.
  • Alternativ dazu umfasst das Substrat 302 eine obere epitaxiale Schicht und einen unteren Bulk-Abschnitt, wovon beide aus einem einzelnen Kristall eines Materials zusammengesetzt sein können, das Silizium, Germanium, Siliziumgermanium oder eine III-V-zusammengesetztes Halbleitermaterial umfassen kann, aber nicht darauf beschränkt ist. Eine eingreifende Isolatorschicht, die Siliziumdioxid, Siliziumnitrid oder Siliziumoxinitrid umfassen kann, aber nicht darauf beschränkt ist, kann zwischen der über epitaxialen Schicht und dem unteren Bulk-Abschnitt angeordnet sein.
  • Die Isolationsschicht 303 kann aus einem Material zusammengesetzt sein, das geeignet ist, um letztlich eine dauerhafte Gate-Struktur von einem darunterliegenden Bulk-Substrat elektrisch zu isolieren oder zu deren Isolierung beizutragen. Beispielsweise ist die dielektrische Isolationsschicht 303 in einer Ausführungsform aus einem dielektrischen Material wie, jedoch nicht darauf beschränkt, Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid oder Kohlenstoff-dotiertem Siliziumnitrid zusammengesetzt. Es soll verstanden werden, dass eine globale Schicht ausgebildet und dann vertieft sein kann, um letztlich die aktiven Abschnitte der Vielzahlen von Rippen 310 und 311 freizulegen.
  • In einer Ausführungsform ist die nicht ebene Vorrichtung 304 eine nicht ebene Vorrichtung wie, jedoch nicht darauf beschränkt, eine Rippen-FET- oder Tri-Gate-Vorrichtung. In einer solchen Ausführungsform ist eine halbleitende Kanalregion der nicht ebenen Vorrichtung 304 aus einem dreidimensionalen Körper zusammengesetzt oder darin ausgebildet. In einer solchen Ausführungsform umgibt der Gate-Stapel 308 zumindest eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers, wie in 3A abgebildet. In einer anderen Ausführungsform ist zumindest die Kanalregion gemacht, um ein diskreter dreidimensionaler Körper zu sein, wie in einer Gate-All-Around-Vorrichtung. In einer solchen Ausführungsform umgibt der Gate-Elektroden-Stapel 308 die Kanalregion vollständig.
  • Wie oben erwähnt umfassen die Halbleitervorrichtungen 304 in einer Ausführungsform einen Gate-Stapel 308, der zumindest teilweise einen Abschnitt der nicht ebenen Vorrichtung 304 umgibt. In einer solchen Ausführungsform umfasst der Gate-Stapel 308 eine Gate-Dielektrikum-Schicht und eine Gate-Elektroden-Schicht (nicht einzeln gezeigt). In einer Ausführungsform ist die Gate-Elektrode des Gate-Stapels 308 aus einem Metall-Gate zusammengesetzt und die Gate-Dielektrikum-Schicht ist aus einem High-K-Material zusammengesetzt.
  • In einer Ausführungsform sind die Abstandsvorrichtungen 314 aus einem isolierenden dielektrischen Material zusammengesetzt, wie, jedoch nicht darauf beschränkt, Siliziumdioxid, Siliziumoxinitrid oder Siliziumnitrid. In einer Ausführungsform sind Kontakte 316 aus einer Metallart hergestellt. Die Metallart kann ein reines Metall sein wie Wolfram, Nickel oder Kobalt, oder sie kann eine Legierung sein wie eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. wie ein Silizidmaterial).
  • In einem anderen Aspekt kann eine ebene Polyzid-Sicherungsstruktur in einer nicht ebenen Architektur umfasst sein. In einer Ausführungsform wird hierin ein Verweis auf eine ebene Polyzid-Sicherungsstruktur verwendet, um eine Polyzid-Sicherungsstruktur zu beschreiben, die eine Polysilizium-/Silizid-Schicht aufweist, die angrenzend an, jedoch nicht über, einer oder mehreren Rippen ausgebildet ist, die aus einem Substrat hervorstehen. Als ein Beispiel veranschaulicht 3B eine Querschnittsansicht einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf 3B umfasst eine Halbleiterstruktur 350 ein Substrat 302 (nur teilweise gezeigt), das eine nicht ebene Vorrichtung 304 und eine ebene Polyzid-Sicherungsstruktur 356, die auf einer Isolationsschicht 303 ausgebildet ist, aufweist. Die nicht ebene Vorrichtung 304 umfasst einen Gate-Stapel 108, z. B. einen Metall-Gate-/High-k-Gate-Dielektrikum-Gate-Stapel. Der Gate-Stapel 308 ist über einer Vielzahl von Rippen 310 ausgebildet. Die ebene Polyzid-Sicherungsstruktur 356 umfasst eine ebene Polysiliziumschicht 362, die über der Isolationsschicht 303 ausgebildet ist. Die ebene Polysiliziumschicht 362 umfasst eine obere Silizidschicht (nicht gezeigt). Beide Vorrichtungen umfassen Abstandsvorrichtungen 114 und Kontakte 116. Die anderen Merkmale von 3B können aus Materialien zusammengesetzt sein, die jenen, die für 3A beschrieben wurden, ähnlich sind. Beispielsweise ist die Vielzahl von Rippen 310 in einer Ausführungsform aus einem Bulk-Substrat 302 ausgebildet, wie in 3B abgebildet.
  • In einem ersten nicht ebenen Herstellungszugang veranschaulichen die 4A–4K Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen. Bezugnehmend auf 4A ist eine Isolationsschicht 402 auf einem strukturierten Bulk-Substrat 404 ausgebildet und vertieft, um eine Vielzahl von Rippen 406 freigelegt zu lassen. Eine erste Schicht aus Polysilizium 408 und eine Siliziumnitrid-Hartmaske 410 werden dann konform zu der Vielzahl von Rippen 406 ausgebildet, wie in 4B abgebildet. Obwohl sie nicht abgebildet ist, kann zuerst eine Isolierschicht auf den Rippen 406 ausgebildet werden, um letztlich die Polysiliziumschicht 408 von dem Rippenmaterial zu isolieren. Bezugnehmend auf 4C wird ein Strukturierungsverfahren, z. B. ein Lithographie- und Ätzverfahren, der ersten Schicht aus Polysilizium 408 und der Siliziumnitrid-Hartmaske 410 durchgeführt, um eine Polyzid-Sicherungsvorläuferstruktur 412 bereitzustellen. Eine zweite Schicht aus Polysilizium 414 wird dann oberhalb der Polyzid-Sicherungsvorläuferstruktur 412 ausgebildet. Die zweite Schicht aus Polysilizium 414 ist planarisiert, z. B. durch ein chemisch-mechanisches Polierverfahren, und eine zweite Hartmaskenschicht 416 wird darauf ausgebildet, wie in 4D abgebildet. Bezugnehmend auf 4E wird ein Strukturierungsverfahren, z. B. ein Lithographie- und Ätzverfahren, der zweiten Schicht aus Polysilizium 414 und der zweiten Hartmaske 416 durchgeführt, um Dummy-Gate-Strukturen 418 bereitzustellen, die Abstandsvorrichtungen 420 umfassen können. Die Dummy-Gate-Struktur 418 kann dann durch eine Maske 422 maskiert werden, und die Hartmaske 410 wird von der Polyzid-Sicherungsvorläuferstruktur 412 entfernt. Nachfolgend wird ein Metallabscheidungs-/Temper- oder Metallimplantierungs-/Temper-Verfahren an der hartmaskenlosen Polyzid-Sicherungsvorläuferstruktur 412 durchgeführt, um eine Metallsilizidschicht 424 bereitzustellen. Die resultierende Struktur ist eine Polyzid-Sicherungsstruktur 413, wie in 4F abgebildet. Bezugnehmend auf 4G wird die Maske 422 entfernt und eine Zwischenschicht-Dielektrikum-Schicht 426 (z. B. Siliziumoxid) wird über den Dummy-Gate-Strukturen 418 und der Polyzid-Sicherungsstruktur 413 ausgebildet. Die Zwischenschicht-Dielektrikum-Schicht 426 wird planarisiert, um das Polysilizium der Dummy-Gate-Struktur 418 freizulegen, um aber die Polyzid-Sicherungsstruktur 413 unfreigelegt zu belassen. Das Polysilizium der Dummy-Gate-Strukturen 418 wird dann entfernt, aber die Polyzid-Sicherungsstruktur 413 wird belassen, wie in 4H abgebildet. Bezugnehmend auf 4I werden dauerhafte Gate-Elektroden 428, z. B. Metall-Gate-Elektroden (möglicherweise mit High-k-Gate-Dielektrikum-Schichten) ausgebildet. Ein zusätzliches Zwischenschicht-Dielektrikum-Material 450 wird ausgebildet und Kontaktöffnungen 430 werden dann ausgebildet, um sowohl die dauerhaften Gate-Elektroden 428 als auch die Polyzid-Sicherungsstruktur 413 zur elektrischen Verbindung freizulegen, wie in 4J abgebildet. Bezugnehmend auf 4K werden Kontakte 432 ausgebildet, z. B. durch eine Wolfram-Metallfüllung und Polieren. Die dauerhaften Gate-Strukturen 428 können Gate-Strukturen für eine Tri-Gate-Vorrichtung sein, während die Struktur 413 eine Polyzid-Sicherungsstruktur ist. Der obige Ansatz kann als ein dualer Polysiliziumabscheidungsansatz bezeichnet werden.
  • In einem zweiten nicht ebenen Herstellungsansatz veranschaulichen 5A–5K Querschnittsansichten, die verschiedene Vorgänge in einem anderen Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen. Bezugnehmend auf 5A ist eine Isolationsschicht 502 auf einem strukturierten Bulk-Substrat 504 ausgebildet und vertieft, um eine Vielzahl von Rippen 506 freigelegt zu belassen. Eine erste Schicht aus Polysilizium 508 und eine Siliziumnitrid-Hartmaske 510 werden dann konform mit der Vielzahl von Rippen 506 ausgebildet, wie in 5B abgebildet. Obwohl sie nicht abgebildet ist, kann zuerst eine Isolierschicht auf den Rippen 506 ausgebildet werden, um die Polysiliziumschicht 508 letztlich von dem Rippenmaterial zu isolieren. Bezugnehmend auf 5C wird ein Strukturierungsverfahren, z. B. ein Lithographie- und Ätzverfahren, der Siliziumnitrid-Hartmaske 510 durchgeführt, um eine Polyzid-Sicherungsmaske 511 bereitzustellen. Eine zweite Schicht aus Polysilizium 514 wird dann oberhalb der Polyzid-Sicherungsmaske 511 ausgebildet. Die zweite Schicht aus Polysilizium 514 wird planarisiert, z. B. durch ein chemisch-mechanisches Polierverfahren, und eine zweite Hartmaskenschicht 516 wird darauf ausgebildet, wie in 5D abgebildet. Bezugnehmend auf 5E wird ein Strukturierungsverfahren, z. B. ein Lithographie- und Ätzverfahren, der ersten Schicht aus Polysilizium 508, der zweiten Schicht aus Polysilizium 514 und der zweiten Hartmaske 516 durchgeführt, um Dummy-Gate-Strukturen 518 bereitzustellen, die Abstandsvorrichtungen 520 umfassen können, und um eine Polyzid-Sicherungsvorläuferstruktur 512 bereitzustellen. Die Dummy-Gate-Struktur 518 kann dann durch eine Maske 522 maskiert werden und die Hartmaske 511 wird von der Polyzid-Sicherungsvorläuferstruktur 512 entfernt. Nachfolgend wird ein Metallabscheidungs-/Temper- oder Metallimplantierungs-/Temper-Verfahren auf der hartmaskenlosen Polyzid-Sicherungsvorläuferstruktur 512 durchgeführt, um eine Metallsilizidschicht 524 bereitzustellen. Die resultierende Struktur ist eine Polyzid-Sicherungsstruktur 513, wie in 5F abgebildet. Bezugnehmend auf 5G wird die Maske 522 entfernt und eine Zwischenschicht-Dielektrikum-Schicht 526 (z. B. Siliziumoxid) wird über den Dummy-Gate-Strukturen 518 und der Polyzid-Sicherungsstruktur 513 ausgebildet. Die Zwischenschicht-Dielektrikum-Schicht 526 wird planarisiert, um das Polysilizium der Dummy-Gate-Struktur 518 freizulegen, um aber die Polyzid-Sicherungsstruktur 513 unfreigelegt zu belassen. Das Polysilizium der Dummy-Gate-Strukturen 518 wird dann entfernt, aber die Polyzid-Sicherungsstruktur 513 wird belassen, wie in 5H abgebildet. Bezugnehmend auf 5I werden dauerhafte Gate-Elektroden 528, z. B. Metall-Gate-Elektroden (möglicherweise mit High-k-Gate-Dielektrikum-Schichten) ausgebildet. Ein zusätzliches Zwischenschicht-Dielektrikum-Material 550 wird ausgebildet und Kontaktöffnungen 530 werden dann ausgebildet, um sowohl die dauerhaften Gate-Elektroden 528 als auch die Polyzid-Sicherungsstruktur 513 zur elektrischen Verbindung freizulegen, wie in 5J abgebildet. Bezugnehmend auf 5K werden Kontakte 532 ausgebildet, z. B. durch eine Wolfram-Metallfüllung und Polieren. Die dauerhaften Gate-Strukturen 528 können Gate-Strukturen für eine Tri-Gate-Vorrichtung sein, während die Struktur 513 eine Polyzid-Sicherungsstruktur ist. Der obige Ansatz kann als ein Ansatz einer vergrabene-Hartmaske-gestapelte-Polysilizium-Polyzid-Sicherung bezeichnet werden.
  • In einem dritten nicht ebenen Herstellungsansatz veranschaulichen 6A–6L Querschnittsansichten, die verschiedene Vorgänge in einem anderen Verfahren zum Herstellen einer Polyzid-Sicherungsstruktur für eine nicht ebene Halbleitervorrichtungsarchitektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen. Bezugnehmend auf 6A wird eine Isolationsschicht 602 auf einem strukturierten Bulk-Substrat 604 ausgebildet und vertieft, um eine Vielzahl von Rippen 606 freigelegt zu belassen. Eine Schicht aus Polysilizium 608 wird dann oberhalb der Rippen 606 ausgebildet, wie in 6B abgebildet. Obwohl sie nicht abgebildet ist, kann zuerst eine Isolierschicht auf den Rippen 606 ausgebildet werden, um letztlich die Polysiliziumschicht 608 von dem Rippenmaterial zu isolieren. Bezugnehmend auf 6C wird die Schicht aus Polysilizium 608 planarisiert, z. B. durch ein chemisch-mechanisches Planarisierungsverfahren, und dann wird eine Siliziumnitrid-Hartmaske 610 ausgebildet. Ein Strukturierungsverfahren, z. B. ein Lithographie- und Ätzverfahren, der Siliziumnitrid-Hartmaske 610 und der Schicht aus Polysilizium 608 wird dann durchgeführt, um Dummy-Gate-Strukturen 618 und eine Polyzid-Sicherungsvorläuferstruktur 612, die Abstandsvorrichtungen 620 umfassen kann, bereitzustellen, wie in 6D abgebildet. Bezugnehmend auf 6E kann die Dummy-Gate-Struktur 618 dann durch eine Maske 622 maskiert werden. Die freigelegte Polyzid-Sicherungsvorläuferstruktur 612 wird dann vertieft, z. B. durch ein Ätzverfahren. Das Vertiefen 623 beinhaltet in einer Ausführungsform das Entfernen der Hartmaske sowie eines Abschnitts der Polysiliziumschicht, um eine modifizierte Polyzid-Sicherungsvorläuferstruktur 612' bereitzustellen. Nachfolgend wird ein Metallabscheidungs-/Temper- oder Metallimplantierungs-/Temper-Verfahren an der modifizierten Polyzid-Sicherungsvorläuferstruktur 612' durchgeführt, um eine Metallsilizidschicht 624 bereitzustellen. Die resultierende Struktur ist eine Polyzid-Sicherungsstruktur 613, wie in 6F abgebildet. Bezugnehmend auf 6G wird die Maske 622 entfernt und eine Zwischenschicht-Dielektrikum-Schicht 626 (z. B. Siliziumoxid) wird über den Dummy-Gate-Strukturen 618 und der Polyzid-Sicherungsstruktur 613 ausgebildet. Die Zwischenschicht-Dielektrikum-Schicht 626 wird planarisiert, um das Polysilizium der Dummy-Gate-Struktur 618 freizulegen, um aber die Polyzid-Sicherungsstruktur 613 unfreigelegt zu belassen. Das Polysilizium der Dummy-Gate-Strukturen 618 wird dann entfernt, aber die Polyzid-Sicherungsstruktur 613 wird belassen, wie in 6H abgebildet. Bezugnehmend auf 6I werden dauerhafte Gate-Elektroden 628, z. B. Metall-Gate-Elektroden (möglicherweise mit High-k-Gate-Dielektrikum-Schichten) ausgebildet. Ein zusätzliches Zwischenschicht-Dielektrikum-Material 650 wird dann ausgebildet, wie in 6J abgebildet. Bezugnehmend auf 6K werden dann Kontaktöffnungen 630 ausgebildet, um sowohl die dauerhaften Gate-Elektroden 628 als auch die Polyzid-Sicherungsstruktur 613 zur elektrischen Verbindung freizulegen. Kontakte 623 werden dann ausgebildet, z. B. durch eine Wolfram-Metallfüllung und Polieren, wie in 6L abgebildet. Die dauerhaften Gate-Strukturen 628 können Gate-Strukturen für eine Tri-Gate-Vorrichtung sein, während die Struktur 613 eine Polyzid-Sicherungsstruktur sein kann. Der obige Ansatz kann als ein vertiefter Polysilizium-Polyzid-Sicherungsansatz bezeichnet werden.
  • Daher behandeln eine oder mehrere Ausführungsformen der vorliegenden Erfindung geeignete Eigenschaften einer Polyzid-Sicherungsstruktur. Beispielsweise ist eine hierin beschriebene Polyzid-Sicherungsstruktur in einer Ausführungsform mit derzeitigen und zukünftigen Verfahrenstechnologien kompatibel, z. B. sind die ausgeführten Polyzid-Sicherungsstruktur-Strukturen mit einem Trigate- und/oder High-k-/Metall-Gate-Verfahrensfluss kompatibel, bei dem das Polysilizium von aktiven Vorrichtungen opfernd ist und mit einer Metall-Gate-Architektur auf einem nicht ebenen Trigate-Verfahren ersetzt wird.
  • In den oben beschriebenen Ansätzen kann eine freigelegte Vielzahl von Dummy-Gates letztlich in einem Replacement-Gate-Verfahrensschema ersetzt werden. In solch einem Schema kann Dummy-Gate-Material wie Polysilizium entfernt werden und durch Material einer dauerhaften Gate-Elektrode ersetzt werden. In einer solchen Ausführungsform wird in diesem Verfahren auch eine dauerhafte Gate-Dielektrikum-Schicht ausgebildet, anstatt aus einer früheren Verarbeitung mitgenommen zu werden. In einer Ausführungsform werden, wie oben beschrieben, Strukturen, die für Polyzid-Sicherungen konserviert sind, von der Entfernung des Polysiliziums, das für eine Silizidausbildung konserviert wird, blockiert.
  • In einer Ausführungsform wird die Vielzahl von Dummy-Gates durch ein Trockenätz- oder Nassätzverfahren entfernt. In einer Ausführungsform ist die Vielzahl von Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium zusammengesetzt und wird durch ein Trockenätzverfahren, das SF6 umfasst, entfernt. In einer anderen Ausführungsform ist die Vielzahl von Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium zusammengesetzt und wird durch ein Nassätzverfahren, das wässriges NH4OH oder Tetramethylammoniumhydroxid umfasst, entfernt. In einer Ausführungsform ist die Vielzahl von Dummy-Gates aus Siliziumnitrid zusammengesetzt und wird durch ein Nassätzverfahren, das wässrige Phosphorsäure umfasst, entfernt.
  • Vielleicht allgemeiner gesagt können eine oder mehrere Ausführungsformen der vorliegenden Erfindung auch ein Gate-ausgerichtetes Kontaktverfahren betreffen. Solch ein Verfahren kann implementiert werden, um Kontaktstrukturen für eine Halbleiterstrukturherstellung auszubilden, z. B. für eine Herstellung von integrierten Schaltkreisen. In einer Ausführungsform wird ein Kontaktmuster ausgebildet und wie nach einem bestehenden Gate-Muster ausgerichtet. Im Gegensatz dazu beinhalten konventionelle Ansätze typischerweise ein zusätzliches Lithographieverfahren mit einer engen Registrierung eines lithographischen Kontaktmusters an ein bestehendes Gate-Muster in Kombination mit selektiven Kontaktätzungen. Beispielsweise kann ein konventionelles Verfahren das Strukturieren eines Poly-(Gate-)Netzes mit getrenntem Strukturieren von Kontakten und Kontaktanschlüssen umfassen.
  • 7 veranschaulicht eine Rechenvorrichtung 700 in Übereinstimmung mit einer Implementierung der Erfindung. Die Rechenvorrichtung 700 nimmt eine Platine 702 auf. Die Platine 702 kann eine Anzahl von Komponenten umfassen, einschließlich, jedoch ohne sich darauf zu beschränken, eines Prozessors 704 und zumindest eines Kommunikationschips 706. Der Prozessor 704 ist physikalisch und elektrisch an die Platine 702 gekoppelt. In manchen Implementierungen ist der zumindest eine Kommunikationschip 706 auch physikalisch und elektrisch an die Platine 702 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 700 andere Komponenten umfassen, die physikalisch und elektrisch an die Platine 702 gekoppelt sein können oder dies nicht sein können. Diese anderen Komponenten umfassen, sind aber nicht darauf beschränkt, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Crypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirm-Anzeige, eine Berührungsbildschirm-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine globales-Positionsbestimmungssystem-(GPS-)Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Begriff „drahtlos” und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu bezeichnen, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, obwohl sie dies in manchen Ausführungsform nicht tun können. Der Kommunikationschip 706 kann ein beliebiges einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long-Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber bezeichnet sind. Die Rechenvorrichtung 700 kann eine Vielzahl von Kommunikationschips 706 umfassen. Beispielsweise kann ein erster Kommunikationschip 706 drahtlosen Kommunikationswegen kürzerer Reichweite wie Wi-Fi und Bluetooth gewidmet sein, und ein zweiter Kommunikationschip 706 kann drahtlosen Kommunikationswegen größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen gewidmet sein.
  • Der Prozessor 704 der Rechenvorrichtung 700 umfasst einen integrierten Schaltkreis-Nacktchip, der innerhalb des Prozessors 704 eingepackt ist. In manchen Ausführungsformen der Erfindung umfasst der integrierte Schaltkreis-Nacktchip des Prozessors eine oder mehrere passive Vorrichtungen, wie Polyzid-Sicherungsstrukturen, die in Übereinstimmung mit Implementierungen der Erfindung gebaut sind. Der Begriff „Prozessor” kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 706 umfasst auch einen integrierten Schaltkreis-Nacktchip, der innerhalb des Kommunikationschips 706 eingepackt ist. In Übereinstimmung mit einer anderen Implementierung der Erfindung umfasst der integrierte Schaltkreis-Nacktchip des Kommunikationschips eine oder mehrere passive Vorrichtungen wie Polyzid-Sicherungsstrukturen, die in Übereinstimmung mit Implementierungen der Erfindung gebaut sind.
  • In weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 700 aufgenommen ist, einen integrierten Schaltkreis-Nacktchip enthalten, der eine oder mehrere passive Vorrichtungen wie Polyzid-Sicherungsstrukturen umfasst, die in Übereinstimmung mit Implementierungen der Erfindung gebaut sind.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet-PC, ein persönlicher digitaler Assistent (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuerungseinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitales Videoaufnahmegerät sein. In weiteren Implementierungen kann die Rechenvorrichtung 700 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Daher umfassen Ausführungsformen der vorliegenden Erfindung CMOS-kompatible Polyzid-Sicherungsstrukturen und Verfahren zum Herstellen von CMOS-kompatiblen Polyzid-Sicherungsstrukturen.
  • In einer Ausführungsform umfasst eine Halbleiterstruktur ein Substrat. Eine Polyzid-Sicherungsstruktur ist oberhalb des Substrats angeordnet und umfasst Silizium und ein Metall. Eine Metalloxid-Halbleiter-(MOS-)Transistorstruktur ist oberhalb des Substrats angeordnet und umfasst eine Metall-Gate-Elektrode.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur nicht programmiert und ist aus einer Schicht aus Metallsilizid auf einer Schicht aus Polysilizium zusammengesetzt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur programmiert und ist aus einem Gemisch des Siliziums und des Metalls zusammengesetzt.
  • In einer Ausführungsform umfasst die MOS-Transistorstruktur ferner eine High-k-Gate-Dielektrikum-Schicht.
  • In einer Ausführungsform ist die High-k-Gate-Dielektrikum-Schicht zwischen der Metall-Gate-Elektrode und dem Substrat sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet.
  • In einer Ausführungsform ist das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt.
  • In einer Ausführungsform ist das Substrat ein einkristallines Bulk-Silizium-Substrat, die MOS-Transistorstruktur ist auf dem einkristallinen Bulk-Silizium-Substrat angeordnet und die Polyzid-Sicherungsstruktur ist auf einer Isolationsregion angeordnet, die in dem einkristallinen Bulk-Silizium-Substrat angeordnet ist.
  • In einer Ausführungsform umfasst eine Halbleiterstruktur erste und zweite Halbleiterrippen, die oberhalb eines Substrats angeordnet sind. Eine Polyzid-Sicherungsstruktur ist oberhalb der ersten Halbleiterrippe angeordnet, aber nicht oberhalb der zweiten Halbleiterrippe. Die Polyzid-Sicherungsstruktur umfasst Silizium und ein Metall. Eine Metalloxid-Halbleiter-(MOS-)Transistorstruktur ist aus der zweiten Halbleiterrippe ausgebildet, aber nicht aus der ersten Halbleiterrippe. Die MOS-Transistorstruktur umfasst eine Metall-Gate-Elektrode.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur nicht programmiert und ist aus einer Schicht aus Metallsilizid auf einer Schicht aus Polysilizium zusammengesetzt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur programmiert und ist aus einem Gemisch des Siliziums und des Metalls zusammengesetzt.
  • In einer Ausführungsform umfasst die MOS-Transistorstruktur ferner eine High-k-Gate-Dielektrikum-Schicht.
  • In einer Ausführungsform ist die High-k-Gate-Dielektrikum-Schicht zwischen der Metall-Gate-Elektrode und der zweiten Halbleiterrippe sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet.
  • In einer Ausführungsform ist das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur auf einer elektrisch isolierenden Schicht angeordnet, die auf der ersten Halbleiterrippe angeordnet ist.
  • In einer Ausführungsform entstammt die erste Halbleiterrippe einer ersten Vielzahl von Halbleiterrippen, und die zweite Halbleiterrippe entstammt einer zweiten Vielzahl von Halbleiterrippen. Die Polyzid-Sicherungsstruktur ist oberhalb der ersten Vielzahl von Halbleiterrippen angeordnet, aber nicht oberhalb der zweiten Vielzahl von Halbleiterrippen. Die MOS-Transistorstruktur ist aus der zweiten Vielzahl von Halbleiterrippen ausgebildet, aber nicht aus der ersten Vielzahl von Halbleiterrippen.
  • In einer Ausführungsform sind die erste und die zweite Vielzahl von Halbleiterrippen elektrisch an ein darunterliegendes Halbleitersubstrat gekoppelt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur eine nicht ebene Polyzid-Sicherungsstruktur.
  • In einer Ausführungsform umfasst eine Halbleiterstruktur erste und zweite Halbleiterrippen, die oberhalb eines Substrats angeordnet sind. Eine Isolationsregion ist oberhalb des Halbleitersubstrats, zwischen den ersten und den zweiten Halbleiterrippen und in einer Höhe, die geringer als die ersten und die zweiten Halbleiterrippen ist, angeordnet. Eine Polyzid-Sicherungsstruktur ist oberhalb der Isolationsregion angeordnet, aber nicht oberhalb der ersten und der zweiten Halbleiterrippen. Die Polyzid-Sicherungsstruktur umfasst Silizium und ein Metall. Erste und zweite Metalloxid-Halbleiter-(MOS-)Transistorstrukturen sind aus den ersten bzw. den zweiten Halbleiterrippen ausgebildet. Die MOS-Transistorstrukturen umfassen jeweils eine Metall-Gate-Elektrode.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur nicht programmiert und ist aus einer Schicht aus Metallsilizid auf einer Schicht aus Polysilizium zusammengesetzt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur programmiert und ist aus einem Gemisch des Siliziums und des Metalls zusammengesetzt.
  • In einer Ausführungsform umfasst jede der ersten und der zweiten der MOS-Transistorstrukturen ferner eine High-k-Gate-Dielektrikum-Schicht, und die High-k-Gate-Dielektrikum-Schicht ist zwischen der Metall-Gate-Elektrode und der entsprechenden ersten oder zweiten Halbleiterrippe sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet.
  • In einer Ausführungsform ist das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt.
  • In einer Ausführungsform entstammt die erste Halbleiterrippe einer ersten Vielzahl von Halbleiterrippen und die zweite Halbleiterrippe entstammt einer zweiten Vielzahl von Halbleiterrippen. Die erste MOS-Transistorstruktur ist aus der ersten Vielzahl von Halbleiterrippen ausgebildet und die zweite MOS-Transistorstruktur ist aus der zweiten Vielzahl von Halbleiterrippen ausgebildet. Die erste und die zweite Vielzahl von Halbleiterrippen sind elektrisch an ein darunterliegendes Bulk-Halbleitersubstrat gekoppelt.
  • In einer Ausführungsform ist die Polyzid-Sicherungsstruktur eine ebene Polyzid-Sicherungsstruktur.
  • In einer Ausführungsform weist die Polyzid-Sicherungsstruktur in einer Höhe, die geringer als die Höhen der ersten und der zweiten Halbleiterrippen ist, eine oberste Oberfläche auf.

Claims (25)

  1. Halbleiterstruktur, umfassend: ein Substrat; eine Polyzid-Sicherungsstruktur, die oberhalb des Substrats angeordnet ist und Silizium und ein Metall umfasst; und eine Metalloxid-Halbleiter-(MOS-)Transistorstruktur, die oberhalb des Substrats angeordnet ist, wobei die MOS-Transistorstruktur eine Metall-Gate-Elektrode umfasst.
  2. Halbleiterstruktur nach Anspruch 1, worin die Polyzid-Sicherungsstruktur nicht programmiert ist und eine Schicht aus Metallsilizid auf einer Schicht aus Polysilizium umfasst.
  3. Halbleiterstruktur nach Anspruch 1, worin die Polyzid-Sicherungsstruktur programmiert ist und ein Gemisch des Siliziums und des Metalls umfasst.
  4. Halbleiterstruktur nach Anspruch 1, worin die MOS-Transistorstruktur ferner eine High-k-Gate-Dielektrikum-Schicht umfasst.
  5. Halbleiterstruktur nach Anspruch 4, worin die High-k-Gate-Dielektrikum-Schicht zwischen der Metall-Gate-Elektrode und dem Substrat sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet ist.
  6. Halbleiterstruktur nach Anspruch 1, worin das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt ist.
  7. Halbleiterstruktur nach Anspruch 1, worin das Substrat ein einkristallines Bulk-Silizium-Substrat ist, die MOS-Transistorstruktur auf dem einkristallinen Bulk-Silizium-Substrat angeordnet ist und die Polyzid-Sicherungsstruktur auf einer Isolationsregion angeordnet ist, die in dem einkristallinen Bulk-Silizium-Substrat angeordnet ist.
  8. Halbleiterstruktur, umfassend: eine erste und eine zweite Halbleiterrippe, die oberhalb eines Substrats angeordnet sind; eine Polyzid-Sicherungsstruktur, die oberhalb der ersten Halbleiterrippe aber nicht oberhalb der zweiten Halbleiterrippe angeordnet ist, wobei die Polyzid-Sicherungsstruktur Silizium und ein Metall umfasst; und eine Metalloxid-Halbleiter-(MOS-)Transistorstruktur, die aus der zweiten Halbleiterrippe aber nicht aus der ersten Halbleiterrippe ausgebildet ist, wobei die MOS-Transistorstruktur eine Metall-Gate-Elektrode umfasst.
  9. Halbleiterstruktur nach Anspruch 8, worin die Polyzid-Sicherungsstruktur nicht programmiert ist und eine Schicht aus Metallsilizid auf einer Schicht aus Polysilizium umfasst.
  10. Halbleiterstruktur nach Anspruch 8, worin die Polyzid-Sicherungsstruktur programmiert ist und ein Gemisch des Siliziums und des Metalls umfasst.
  11. Halbleiterstruktur nach Anspruch 8, worin die MOS-Transistorstruktur ferner eine High-k-Gate-Dielektrikum-Schicht umfasst.
  12. Halbleiterstruktur nach Anspruch 11, worin die High-k-Gate-Dielektrikum-Schicht zwischen der Metall-Gate-Elektrode und der zweiten Halbleiterrippe sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet ist.
  13. Halbleiterstruktur nach Anspruch 8, worin das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt ist.
  14. Halbleiterstruktur nach Anspruch 8, worin die Polyzid-Sicherungsstruktur auf einer elektrisch isolierenden Schicht angeordnet ist, die auf der ersten Halbleiterrippe angeordnet ist.
  15. Halbleiterstruktur nach Anspruch 8, worin die erste Halbleiterrippe einer ersten Vielzahl von Halbleiterrippen entstammt und die zweite Halbleiterrippe einer zweiten Vielzahl von Halbleiterrippen entstammt, worin die Polyzid-Sicherungsstruktur oberhalb der ersten Vielzahl von Halbleiterrippen aber nicht oberhalb der zweiten Vielzahl von Halbleiterrippen angeordnet ist, und worin die MOS-Transistorstruktur aus der zweiten Vielzahl von Halbleiterrippen aber nicht aus der ersten Vielzahl von Halbleiterrippen ausgebildet ist.
  16. Halbleiterstruktur nach Anspruch 15, worin die erste und die zweite Vielzahl von Halbleiterrippen elektrisch an ein darunterliegendes Bulk-Halbleitersubstrat gekoppelt sind.
  17. Halbleiterstruktur nach Anspruch 8, worin die Polyzid-Sicherungsstruktur eine nicht ebene Polyzid-Sicherungsstruktur ist.
  18. Halbleiterstruktur, umfassend: eine erste und eine zweite Halbleiterrippe, die oberhalb eines Substrats angeordnet sind; eine Isolationsregion, die oberhalb des Substrats, zwischen der ersten und der zweiten Halbleiterrippe und auf einer Höhe, die geringer als die erste und die zweite Halbleiterrippe ist, angeordnet ist; eine Polyzid-Sicherungsstruktur, die oberhalb der Isolationsregion aber nicht oberhalb der ersten und der zweiten Halbleiterrippe angeordnet ist, wobei die Polyzid-Sicherungsstruktur Silizium und ein Metall umfasst; und eine erste und eine zweite Metalloxid-Halbleiter-(MOS-)Transistorstruktur, die aus der ersten bzw. der zweiten Halbleiterrippe gebildet sind, wobei die MOS-Transistorstrukturen jeweils eine Metall-Gate-Elektrode umfassen.
  19. Halbleiterstruktur nach Anspruch 18, worin die Polyzid-Sicherungsstruktur nicht programmiert ist und eine Schicht aus Metallsilizid auf einer Schicht aus Polysilizium umfasst.
  20. Halbleiterstruktur nach Anspruch 18, worin die Polyzid-Sicherungsstruktur programmiert ist und ein Gemisch aus dem Silizium und dem Metall umfasst.
  21. Halbleiterstruktur nach Anspruch 18, worin jede der ersten und der zweiten MOS-Transistorstruktur ferner eine High-k-Gate-Dielektrikum-Schicht umfasst, und worin die High-k-Gate-Dielektrikum-Schicht zwischen der Metall-Gate-Elektrode und der entsprechenden ersten oder zweiten Halbleiterrippe sowie entlang von Seitenwänden der Metall-Gate-Elektrode angeordnet ist.
  22. Halbleiterstruktur nach Anspruch 18, worin das Metall der Polyzid-Sicherungsstruktur Nickel oder Kobalt ist.
  23. Halbleiterstruktur nach Anspruch 18, worin die erste Halbleiterrippe einer ersten Vielzahl von Halbleiterrippen entstammt und die zweite Halbleiterrippe einer zweiten Vielzahl von Halbleiterrippen entstammt, worin die erste MOS-Transistorstruktur aus der ersten Vielzahl von Halbleiterrippen ausgebildet ist und die zweite MOS-Transistorstruktur aus der zweiten Vielzahl von Halbleiterrippen ausgebildet ist, und worin die erste und die zweite Vielzahl von Halbleiterrippen elektrisch an ein darunterliegendes Bulk-Halbleitersubstrat gekoppelt sind.
  24. Halbleiterstruktur nach Anspruch 18, worin die Polyzid-Sicherungsstruktur eine ebene Polyzid-Sicherungsstruktur ist.
  25. Halbleiterstruktur nach Anspruch 18, worin die Polyzid-Sicherungsstruktur an einer Höhe, die geringer als die Höhen der ersten und der zweiten Halbleiterrippe ist, eine oberste Oberfläche aufweist.
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