KR102387465B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀형 활성 영역, 상기 기판 상에서 상기 핀형 활성 영역의 상면 및 측면을 에워싸며, 상기 핀형 활성 영역을 가로지르는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에 배치되며, 상기 게이트 전극의 상면보다 높은 레벨에 위치하는 상면을 갖는 게이트 스페이서 구조물, 상기 게이트 전극 상에 배치되며 상기 제2 방향으로 연장되는 절연 캡핑층, 상기 절연 캡핑층의 양 측벽 상에 배치되며 상기 제2 방향으로 연장되고 상기 게이트 스페이서 구조물의 제1 두께보다 작은 제2 두께를 갖는 절연 라이너, 및 상기 게이트 전극의 일 측에 배치되며, 상기 게이트 스페이서 구조물 및 상기 절연 라이너와 접촉하는 측벽을 갖는 자기정렬 콘택(self-aligned contact)을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 핀형 활성 영역을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 장치의 고집적화에 대한 요구가 증가하고 있다. 반도체 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 반도체 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 핀형 활성 영역을 포함하는 반도체 장치가 제안되었다. 그러나, 디자인 룰이 감소함에 따라 핀형 활성 영역을 포함하는 반도체 장치의 제조 공정의 정밀한 조절이 어려워진다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 공정 정밀도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀도가 향상된 제조 방법에 의해 제조되어, 전기적 특성 편차가 감소된 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀형 활성 영역, 상기 기판 상에서 상기 핀형 활성 영역의 상면 및 측면을 에워싸며, 상기 핀형 활성 영역을 가로지르는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에 배치되며, 상기 게이트 전극의 상면보다 높은 레벨에 위치하는 상면을 갖는 게이트 스페이서 구조물, 상기 게이트 전극 상에 배치되며 상기 제2 방향으로 연장되는 절연 캡핑층, 상기 절연 캡핑층의 양 측벽 상에 배치되며 상기 제2 방향으로 연장되고 상기 게이트 스페이서 구조물의 제1 두께보다 작은 제2 두께를 갖는 절연 라이너, 상기 게이트 전극의 일 측에 위치한 소오스/드레인 영역 및 상기 소오스/드레인 영역과 연결되며, 상기 게이트 스페이서 구조물및 상기 절연 라이너와 접촉하는 측벽을 갖는 자기정렬 콘택(self-aligned contact)을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀형 활성 영역, 상기 기판 상에서 상기 핀형 활성 영역의 상면 및 측면을 에워싸며, 상기 핀형 활성 영역을 가로지르는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에 배치되는 게이트 스페이서 구조물, 상기 게이트 전극 상에 배치되며 상기 제2 방향으로 연장되는 절연 캡핑층, 상기 절연 캡핑층의 양 측벽 상 및 상기 게이트 스페이서 구조물 상면 상에 배치되며 상기 제2 방향으로 연장되고, 상기 게이트 스페이서 구조물의 제1 두께보다 작은 제2 두께를 갖는 절연 라이너, 상기 절연 라이너와 상기 절연 캡핑층 사이에 개재되는 자연 산화막, 및 상기 게이트 전극의 일 측에 배치되며, 상기 게이트 스페이서 구조물및 상기 절연 라이너와 접촉하는 측벽을 갖는 자기정렬 콘택을 포함한다.
본 발명의 기술적 사상에 따르면, 제1 및 제2 희생 게이트들을 포함하는 T-형상을 갖는 희생 게이트 스택을 형성함으로써 상대적으로 작은 높이의 희생 게이트들을 사용할 수 있고, 개구부의 상부가 확장될 수 있다. 따라서 개구부의 종횡비가 감소될 수 있고, 희생 게이트 제거 공정, 소스/드레인 영역 형성 공정, 및/또는 게이트 전극의 형성 공정의 정밀도가 향상될 수 있다. 상기 방법에 의해 제조된 반도체 장치는 전기적 특성 편차가 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 2는 도 1의 IIA-IIA' 선 및 IIB-IIB' 선을 따른 단면도이다.
도 3a는 도 2의 IIIA 부분의 확대도이고, 도 3b는 도 2의 IIIB 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 5는 도 4의 VA-VA', VB-VB' 및 VC-VC' 선을 따른 단면들을 나타낸다.
도 6 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 사시도이다. 도 2는 도 1의 IIA-IIA' 선 및 IIB-IIB' 선을 따른 단면도이다. 도 3a는 도 2의 IIIA 부분의 확대도이고, 도 3b는 도 2의 IIIB 부분의 확대도이다.
도 1 내지 도 3b를 참조하면, 기판(110)으로부터 핀형 활성 영역(FA)이 돌출되어 배치될 수 있다. 핀형 활성 영역(FA)은 기판(110)의 상면에 평행한 제1 방향(도 1의 X 방향)을 따라 연장될 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 양 측벽의 하부(lower portion)를 덮는 소자 분리막(112)이 배치될 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 핀형 활성 영역(FA)은 PMOS 트랜지스터를 구성하는 활성 영역일 수 있고, 또는 NMOS 트랜지스터를 구성하는 활성 영역일 수 있다.
핀형 활성 영역(FA) 및 소자 분리막(112) 상에는 기판(110)의 상면에 평행한 제2 방향(도 1의 Y 방향)을 따라 연장되는 게이트 전극(120)이 배치될 수 있다. 게이트 전극(120)은 핀형 활성 영역(FA)의 측면들 및 상면을 에워싸며 핀형 활성 영역(FA)을 가로지를 수 있다. 게이트 전극(120)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(120)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 게이트 전극(120)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 전극(120)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
게이트 절연층(130)은 게이트 전극(120)의 바닥면과 측벽 상에서 제2 방향을 따라 연장되도록 배치될 수 있다. 게이트 절연층(130)은 게이트 전극(120)과 핀형 활성 영역(FA) 사이 및 게이트 전극(120) 및 소자 분리막(112) 상면 사이에 개재될 수 있다. 게이트 절연층(130)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(130)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(120)의 양 측벽 상에는 게이트 스페이서 구조물(140)이 배치될 수 있다. 게이트 스페이서 구조물(140)은 게이트 전극(120)의 양 측벽 상에서 게이트 전극(120)의 연장 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 게이트 스페이서 구조물(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 탄화질화물(SiCxNy), 실리콘 산화탄화질화물(SiOxCyNz) 또는 이들의 조합을 포함할 수 있다. 게이트 스페이서 구조물(140)은 제1 방향(X 방향)을 따라 약 1 내지 30 nm의 제1 두께(T1)를 가질 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서 구조물(140)은 서로 다른 물질로 이루어진 복수의 층들이 적층된 구조를 가질 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 게이트 스페이서 구조물(140)은 게이트 전극(120)의 측벽 상에 순차적으로 적층된 제1 스페이서층(142), 제2 스페이서층(144) 및 제3 스페이서층(146)을 포함할 수 있다. 제1 스페이서층(142)은 실리콘 질화물을 포함할 수 있고, 제3 스페이서층(146)은 실리콘 질화물을 포함할 수 있다. 제2 스페이서층(144)은 제1 및 제3 스페이서층(142, 146)보다 유전 상수가 낮은 절연 물질을 포함할 수 있고, 예를 들어 제2 스페이서층(144)은 SiOxCyNz를 포함할 수 있다. 게이트 스페이서 구조물(140)이 유전 상수가 낮은 절연 물질로 구성되는 제2 스페이서층(144)을 포함함에 따라 게이트 스페이서 구조물(140)에 의한 기생 커패시턴스가 감소될 수 있다. 그러나, 제1 내지 제3 스페이서층들(142, 144, 146)의 물질이 이에 한정되는 것은 아니다.
도 3a에 예시적으로 도시된 것과 같이, 게이트 스페이서 구조물(140)의 상면은 게이트 전극(120)의 상면보다 높은 레벨에 위치할 수 있다. 또한, 게이트 스페이서 구조물(140)은 경사진 상면을 가지며, 게이트 스페이서 구조물(140)의 상기 상면은 게이트 전극(120)의 측벽에 인접한 부분으로부터 게이트 전극(120)의 측벽에서 멀어지는 부분까지 높이가 증가될 수 있다. 다른 실시예들에서, 게이트 스페이서 구조물(140)은 경사지지 않고 평평한 상면을 가질 수 있거나, 또는 게이트 스페이서 구조물(140)의 상면은 게이트 전극(120)의 상면과 동일한 레벨에 위치할 수도 있다.
게이트 전극(120) 상에는 절연 캡핑층(150)이 배치될 수 있다. 절연 캡핑층(150)은 게이트 전극(120)의 상면을 커버하며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 절연 캡핑층(150)은 실리콘 질화물을 포함할 수 있다. 절연 캡핑층(150)은 자기정렬 콘택(self-aligned contact) 형성을 위한 마스크로 작용할 수 있다.
절연 캡핑층(150)의 양 측벽 상에는 절연 라이너(160)가 배치될 수 있다. 절연 라이너(160)는 절연 캡핑층(150)의 양 측벽 상에서 제2 방향을 따라 연장될 수 있고, 절연 라이너(160)의 바닥면은 게이트 스페이서 구조물(140)의 상면과 접촉할 수 있다. 예시적인 실시예들에 있어서, 절연 라이너(160)는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 절연 라이너(160)는 제1 방향(X 방향)을 따라 약 0.5 내지 20 nm의 제2 두께(T2)를 가질 수 있고, 절연 라이너(160)의 제2 두께(T2)는 게이트 스페이서 구조물(140)의 제1 두께(T1)보다 작을 수 있다.
절연 캡핑층(150)과 절연 라이너(160) 사이 및/또는 절연 캡핑층(150)과 게이트 스페이서 구조물(140) 사이에는 자연 산화막(native oxide layer)(162)이 배치될 수 있다. 예를 들어, 자연 산화막(162)은 약 1 내지 10 Å (옹스트롬)의 제3 두께(T3)로 형성될 수 있다.
자연 산화막(162)은 절연 라이너(160)의 일부분, 게이트 스페이서 구조물(140)의 일부분, 또는 제2 희생 게이트(226)(도 11 참조)의 일부분으로부터 형성된 산화물로 구성될 수 있다. 게이트 전극(120) 및 절연 캡핑층(150)을 형성하기 위한 예시적인 공정에 있어서, 제1 희생 게이트(222)(도 10 참조) 측벽 상에 게이트 스페이서 구조물(140)을 형성하고, 제1 희생 게이트(222)의 상부(upper portion)와 게이트 스페이서 구조물(140)의 상부를 제거하여 제1 리세스 영역(220R1)(도 10 참조)을 형성한 후, 게이트 스페이서 구조물(140) 상에 절연 라이너(160)를 형성할 수 있다. 이후 제1 리세스 영역(220R1)을 채우는 제2 희생 게이트(226)(도 11 참조)을 형성하여 T-형상을 갖는 희생 게이트 스택(220)(도 11 참조)을 형성할 수 있다. 희생 게이트 스택(220)이 제거된 부분에 게이트 전극(120)과 절연 캡핑층(150)을 순차적으로 형성할 수 있다. 여기서 희생 게이트 스택(220)의 제거 공정 및/또는 게이트 전극(120)의 형성 공정에서 노출되는 절연 라이너(160) 및 게이트 스페이서 구조물(140)의 표면 상에 자연 산화막(162)이 소정의 두께로 형성될 수 있다.
도 3a에 예시적으로 도시된 것과 같이, 게이트 스페이서 구조물(140)과 절연 라이너(160)의 외측벽들이 서로 정렬되어 배치되고, 게이트 스페이서 구조물(140)의 제1 두께(T1)가 절연 라이너(160)의 제2 두께(T2)보다 크므로, 절연 캡핑층(150)은 그 상측이 하측보다 큰 폭을 갖는 T-형상을 가질 수 있다. 예를 들어, 절연 캡핑층(150)의 제1 부분(150a)은 한 쌍의 절연 라이너(160) 사이에 배치되며, 절연 캡핑층(150)의 제2 부분(150b)은 한 쌍의 게이트 스페이서 구조물(140) 사이에 배치된다. 예시적인 실시예들에 있어서, 절연 캡핑층(150)의 제1 부분은 (150a)은 게이트 스페이서 구조물(140)의 상면보다 높은 레밸에 위치하고, 절연 캡핑층(150)의 제2 부분(150b)은 게이트 스페이서 구조물(140)의 상면보다 낮은 레벨 상에 위치할 수 있다. 절연 캡핑층(150)의 제1 부분(150a)은 제1 폭(W1)을 가지며 제2 부분(150b)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
절연 캡핑층(150)의 T-형상은 제1 희생 게이트(222)(도 10 참조)의 상부를 소정의 높이만큼 제거하고 제1 리세스 영역(220R1)을 형성하는 리세스 공정을 수행함에 의해 얻어지는 형상일 수 있다. 전술한 바와 같이, 제1 희생 게이트(222)의 상부를 제거하여 제1 리세스 영역(220R1)을 형성할 때 게이트 스페이서 구조물(140) 의 상부 또한 함께 제거될 수 있다. 이후 T-형상을 갖는 희생 게이트 스택(220)을 제거한 부분, 즉 제2 리세스 영역(220R2)(도 16 참조) 내에 게이트 전극(120)과 절연 캡핑층(150)을 형성할 수 있다. 이러한 경우에, 게이트 전극(120)의 높이가 게이트 스페이서 구조물(140)의 높이보다 작게 형성될 수 있고, 따라서 제2 리세스 영역(220R2) 잔류부를 채우는 절연 캡핑층(150)은 그 상부에서의 제1 폭(W1)이 그 하부에서의 제2 폭(W2)과 다를 수 있다. 제 1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
게이트 전극(120)의 양 측의 핀형 활성 영역(FA)에는 소스/드레인 영역(170)이 배치될 수 있다. 소스/드레인 영역(170)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 전극(120) 양 측의 핀형 활성 영역(FA) 일부분을 제거하여 리세스(170R)를 형성하고, 에피택시 공정에 의해 리세스(170R) 내부를 채우는 반도체층을 성장시킴에 의해 소스/드레인 영역(170)이 형성될 수 있다.
예를 들어 핀형 활성 영역(FA)이 NMOS 트랜지스터를 위한 활성 영역일 때, 소스/드레인 영역(170)은 도핑된 SiC을 포함할 수 있고, 핀형 활성 영역(FA)이 PMOS 트랜지스터를 위한 활성 영역일 때 소스/드레인 영역(170)은 도핑된 SiGe를 포함할 수 있다.
또한 소스/드레인 영역(170)은 서로 조성을 달리하는 복수의 반도체층들로 구성될 수 있다. 예를 들어, 소스/드레인 영역(170)은 리세스(170R) 내를 순차적으로 채우는 하부 반도체층(도시 생략), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 상기 하부 반도체층, 상부 반도체층 및 캡핑 반도체층은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리할 수 있다.
소스/드레인 영역(170) 상에는 콘택(180)이 배치될 수 있다. 콘택(180)은 소스/드레인 영역(170)과 연결될 수 있다. 예시적인 실시예들에 있어서, 콘택(180)은 자기정렬 콘택일 수 있고, 콘택(180) 측벽의 적어도 일부분이 게이트 스페이서 구조물(140)의 외측벽과 정렬될 수 있다. 예를 들어, 콘택(180)의 하부 측벽은 게이트 스페이서 구조물(140)의 측벽과 접촉하고, 콘택(180)의 상부 측벽은 절연 캡핑층(150) 및/또는 절연 라이너(160)와 접촉할 수 있다.
예시적인 실시예들에서, 콘택(180)은 텅스텐(W) 또는 코발트(Co), 또는 이들의 실리사이드로 이루어질 수 있고, 콘택(180)과 게이트 스페이서 구조물(140)과의 사이 및 콘택(180)과 절연 캡핑층(150) 또는 절연 라이너(160)와의 사이에는 배리어막(도시 생략)이 더 형성될 수 있다. 상기 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에 있어서, 콘택(180)은 게이트 스페이서 구조물(140)의 제2 스페이서층(144)과 접촉하지 않을 수 있다. 게이트 전극(120) 및 절연 캡핑층(150)을 형성하기 위한 예시적인 공정에 있어서, 제1 희생 게이트(222)(도 10 참조)의 상부를 제거하여 제1 리세스 영역(220R1)을 형성할 때 게이트 스페이서 구조물(140)의 상부 또한 제거될 수 있다. 제1 희생 게이트(222)의 리세스 공정에서 게이트 스페이서 구조물(140)의 높이가 감소됨에 따라, 콘택(180)을 형성하기 위한 후속의 식각 공정에서 게이트 스페이서 구조물(140)의 상면이 노출되지 않을 수 있다. 특히 유전 상수가 낮은 절연 물질을 포함하는 제2 스페이서층(144)이 상기 식각 공정에 노출될 경우 손상되거나 제거될 위험이 있다. 그러나, 예시적인 실시예들에 따르면 제1 희생 게이트(222)의 리세스 공정에서 게이트 스페이서 구조물(140)의 높이가 감소됨에 따라 콘택(180)을 형성하기 위한 후속의 식각 공정에서 게이트 스페이서 구조물(140)의 상면이 노출되지 않을 수 있고, 게이트 스페이서 구조물(140)의 손상이 방지될 수 있다.
일반적으로 게이트 전극들의 폭 및 이들 사이의 간격 감소에 따라 게이트 전극과 이에 인접한 액티브 콘택 사이의 충분한 전기적 절연을 확보하기 어렵고, 이에 따라 절연 캡핑층 및 게이트 스페이서 구조물을 자기정렬 마스크로 사용하여 액티브 콘택을 자기정렬 콘택으로서 형성하는 방법이 사용될 수 있다. 여기서 자기정렬 콘택 형성 공정의 마진 확보를 위하여 절연 캡핑층의 높이가 충분히 클 필요가 있고, 또한 희생 게이트의 높이도 충분히 크게 형성될 필요가 있다.
그러나 디자인 룰 감소에 따라 희생 게이트의 폭은 감소하고 그 높이는 증가하기 때문에, 희생 게이트 제거 공정 및 게이트 전극 형성 공정에서의 개구부의 종횡비가 현저히 증가하는 문제가 있다. 상기 개구부의 종횡비가 현저히 증가하는 경우 에천트 또는 소스 물질의 공급이 충분히 이루어지지 못하여 희생 게이트의 제거 공정, 소스/드레인 영역 형성 공정, 및/또는 게이트 전극의 형성 공정이 정밀하게 조절되지 못한다. 이러한 경우에 각각의 트랜지스터 소자들의 전기적 특성 편차가 커질 수 있다.
그러나 전술한 반도체 장치(100)의 제조 방법에서, T-형상을 갖는 희생 게이트 스택(220)을 형성함으로써 상대적으로 작은 높이의 초기 희생 게이트, 즉 제1 희생 게이트(222)를 사용할 수 있다. 뿐만 아니라, T-형상을 갖는 희생 게이트 스택(220)을 형성하기 위한 제1 희생 게이트(222)의 리세스 공정에 의해 개구부 (예로 제2 리세스 영역 (220R2)) 상부가 확장될 수 있다. 따라서, 상기 개구부의 종횡비가 감소될 수 있고, 희생 게이트 제거 공정, 소스/드레인 영역 형성 공정, 및/또는 게이트 전극의 형성 공정의 정밀도가 향상될 수 있다. 따라서 상기 반도체 장치(100)의 전기적 특성 편차가 감소될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 레이아웃도이다. 도 5는 도 4의 VA-VA', VB-VB' 및 VC-VC' 선을 따른 단면들을 나타낸다. 도 4 및 도 5에서 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4 및 도 5를 참조하면, 기판(110)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과, 제1 및 제2 활성 영역들(RX1, RX2) 사이에 배치된 더미 영역(DX)을 포함할 수 있다. 제1 활성 영역(RX1)에는 기판(110)의 상면에 평행한 제1 방향(X 방향)을 따라 연장하는 복수의 제1 핀형 활성 영역(FA1)이 배치될 수 있고, 제2 활성 영역(RX2)에는 제1 방향을 따라 연장하는 복수의 제2 핀형 활성 영역(FA2)이 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 활성 영역(RX1, RX2)은 각각 다른 종류의 트랜지스터가 형성되는 영역일 수 있다. 예를 들어, 제1 활성 영역(RX1)은 PMOS 트랜지스터가 형성되는 영역이고 제2 활성 영역(RX2)은 NMOS 트랜지스터가 형성되는 영역일 수 있다. 다른 실시예들에 있어서, 제1 및 제2 활성 영역(RX1, RX2)은 같은 종류의 트랜지스터가 형성되는 영역일 수도 있다. 예를 들어, 제1 활성 영역(RX1)은 제1 문턱전압을 갖는 제1 NMOS 트랜지스터가 형성되는 영역이고, 제2 활성 영역(RX2)은 제1 문턱전압과 다른 제2 문턱전압을 갖는 제2 NMOS 트랜지스터가 형성되는 영역일 수 있다.
게이트 라인(GL)은 기판(110)의 상면에 평행한 제2 방향(Y 방향)을 따라 연장되며, 복수의 제1 핀형 활성 영역(FA1) 및/또는 복수의 제2 핀형 활성 영역(FA2)과 교차할 수 있다. 게이트 라인(GL)은 게이트 전극(120)으로도 지칭될 수 있고, 게이트 전극(120)에 대한 상세한 사항은 도 1 내지 도 3b에서 설명된 바를 참조할 수 있다.
게이트 전극(120) 양 측벽 상에는 게이트 스페이서 구조물(140)이 배치될 수 있고, 게이트 전극(120)의 상면 상에는 절연 캡핑층(150)이 배치될 수 있다. 절연 캡핑층(150)의 양 측벽 상에는 절연 라이너(160)가 배치될 수 있고, 절연 라이너(160)의 바닥면은 게이트 스페이서 구조물(140)의 상면과 접촉할 수 있다. 절연 캡핑층(150)과 절연 라이너(160) 사이 및 절연 캡핑층(150)과 게이트 스페이서 구조물(140) 사이에는 자연 산화막(162)이 배치될 수 있다. 게이트 스페이서 구조물(140), 절연 캡핑층(150), 절연 라이너(160) 및 자연 산화막(162)에 대한 상세한 사항은 도 1 내지 도 3b에서 설명된 바를 참조할 수 있다.
게이트 라인(GL)은 라인 컷 영역(CT)에서 분리될 수 있다. 예를 들어, 제1 활성 영역(RX1)과 교차하는 게이트 라인(GL)이 제2 활성 영역(RX2)과 교차하는 게이트 라인(GL)과 라인 컷 영역(CT)을 사이에 두고 일직선 상에 배치될 수 있다. 이러한 구조는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 모두와 교차하는 게이트 라인(GL)을 우선 형성한 후, 라인 컷 영역(CT)만을 노출하는 제2 하드 마스크 패턴(230)(도 12 참조)을 형성하고, 제2 하드 마스크 패턴(230)을 식각 마스크로 사용하여 라인 컷 영역(CT)과 오버랩되도록 배치되는 게이트 라인(GL)을 제거함에 의해 얻어질 수 있다. 도 4에서는 5개의 게이트 라인(GL)이 모두 라인 컷 영역(CT)과 오버랩되지 않도록 배치되었지만, 이와는 달리 적어도 하나의 게이트 라인(GL)이 라인 컷 영역(CT)과 오버랩되고 상기 적어도 하나의 게이트 라인(GL)이 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 모두와 교차하도록 제2 방향(Y 방향)을 따라 연장될 수도 있다.
도 5에 예시적으로 도시된 것과 같이, 라인 컷 영역(CT)에는 게이트 스페이서 구조물(140) 및 절연 라이너(160)가 배치될 수 있고, 게이트 라인(GL)이 제거된 위치에 라인 매립 절연층(190)이 배치될 수 있다. 라인 매립 절연층(190)은 예를 들어 실리콘 질화물을 포함할 수 있다. 라인 매립 절연층(190) 측벽 상에 배치되는 게이트 스페이서 구조물(140) 부분은 게이트 전극(120) 측벽 상에 배치된 게이트 스페이서 구조물(140) 부분과 연결될 수 있다. 즉, 게이트 스페이서 구조물(140)이 제1 활성 영역(RX1) 상에서부터 제2 방향(도 4의 Y 방향)을 따라 라인 컷 영역(CT) 상에까지 연장되며, 또한 제2 활성 영역(RX2) 상에까지 연장될 수 있다.
라인 매립 절연층(190) 측벽 상에 배치되는 게이트 스페이서 구조물(140) 부분의 상면은 게이트 전극(120) 측벽 상에 배치된 게이트 스페이서 구조물(140) 부분의 상면과 동일한 레벨에 위치할 수 있다. 이는 반도체 장치(100A)의 제조 공정에서, T-형상의 희생 게이트 스택(220)을 형성하기 위하여 제1 희생 게이트(222) 및 게이트 스페이서 구조물(140) 상부를 제거하는 리세스 공정을 수행할 때, 라인 컷 영역(CT)의 제1 희생 게이트(222) 상부 및 게이트 스페이서 구조물(140) 상부가 동시에 제거되기 때문일 수 있다.
또한 라인 매립 절연층(190) 측벽 상에는 절연 라이너(160)가 배치될 수 있다. 라인 매립 절연층(190) 측벽 상에 배치되는 절연 라이너(160) 부분은 절연 캡핑층(150) 측벽 상에 배치되는 절연 라이너(160) 부분과 연결될 수 있다. 예시적인 실시예들에 있어서, 라인 매립 절연층(190) 측벽 상에 배치되는 절연 라이너(160)는 절연 캡핑층(150) 측벽 상에 배치되는 절연 라이너(160)와 동일한 공정에서 형성될 수 있다. 이러한 경우에, 라인 매립 절연층(190) 측벽 상에 배치되는 절연 라이너(160)는 절연 캡핑층(150) 측벽 상에 배치되는 절연 라이너(160)와 실질적으로 동일한 물질을 포함하고, 실질적으로 동일한 두께로 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
액티브 콘택(CA)은 인접한 두 개의 게이트 라인들(GL) 사이에서 제2 방향(Y 방향)으로 연장되도록 배치될 수 있다. 액티브 콘택(CA)은 게이트 스페이서 구조물(140), 절연 캡핑층(150) 및 절연 라이너(160)를 자기정렬 마스크로 사용하여 형성된 자기정렬 콘택일 수 있다. 액티브 콘택(CA)은 콘택(180)으로도 지칭될 수 있고, 콘택(180)에 대한 상세한 사항은 도 1 내지 도 3b에서 설명된 바를 참조할 수 있다.
기판(110) 상에는 게이트 스페이서 구조물(140) 및 콘택(180)의 측벽을 둘러싸는 게이트간 절연층(192)이 배치될 수 있다. 게이트간 절연층(192)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ~ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
도시되지는 않았지만, 게이트간 절연층(192) 상에는 캡핑 패턴(252)(도 19 참조)이 더 형성될 수 있다. 예를 들어 캡핑 패턴(252)은 실리콘 질화물을 포함할 수 있고, 캡핑 패턴(252)은 콘택(180)을 형성하기 위한 콘택홀(180H)(도 20 참조) 형성 공정에서 게이트간 절연층(192)의 손상을 방지하기 위한 보호층으로 작용할 수 있다.
전술한 반도체 장치(100A)의 제조 방법에서, T-형상을 갖는 희생 게이트 스택(220)을 사용함으로써 개구부의 종횡비가 감소될 수 있고, 따라서 희생 게이트 제거 공정, 소스/드레인 영역 형성 공정, 및/또는 게이트 전극의 형성 공정의 정밀도가 향상될 수 있다. 따라서 상기 반도체 장치(100A)의 전기적 특성 편차가 감소될 수 있다.
도 6 내지 도 20은 예시적인 실시예들에 따른 반도체 장치(100A)의 제조 방법을 나타내는 단면도들이다.
도 6 내지 도 20에서는 도 4의 VA-VA', VB-VB' 및 VC-VC' 선을 따른 단면들에 대응하는 단면들이 공정 순서에 따라 도시된다. 도 6 내지 도 20에서는 편의상 제1 활성 영역(RX1) 상에 형성되는 반도체 장치(100A) 부분이 도시되고 아래에서 이에 대하여 상세히 설명하지만, 별도로 기재되지 않는 한 이러한 설명이 제2 활성 영역(RX2) 상에 형성되는 반도체 장치(100A) 부분에도 유사하게 적용될 수 있다. 도 6 내지 도 20에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 기판(110)의 제1 활성 영역(RX1) 중 일부 영역을 식각하여 기판(110)의 상면으로부터 수직 방향으로 돌출되고 일 방향(도 4의 X 방향)으로 연장되는 핀형 활성 영역(FA1)을 형성할 수 있다.
기판(110) 상에 핀형 활성 영역(FA1)의 양 측벽을 덮는 소자 분리막(112)을 형성할 수 있다. 도시되지는 않았지만, 소자 분리막(112)과 핀형 활성 영역(FA1)의 사이에는 핀형 활성 영역(FA1)의 측벽을 콘포말하게 덮는 계면막(도시 생략)이 더 형성될 수 있다.
이후, 기판(110) 상에 희생 게이트 절연층(도시 생략), 희생 게이트 도전층(도시 생략), 제1 하드 마스크 패턴(210)을 순차적으로 형성한 후 제1 하드 마스크 패턴(210)을 식각 마스크로 사용하여 상기 희생 게이트 도전층 및 상기 희생 게이트 절연층을 패터닝하여 제1 희생 게이트(222)와 희생 게이트 절연층 패턴(224)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 하드 마스크 패턴(210)은 순차적으로 적층된 하부 캡핑층(212), 제1 식각 정지층(214) 및 상부 캡핑층(216)을 포함할 수 있다. 하부 캡핑층(212)과 상부 캡핑층(216)은 제1 식각 정지층(214)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 캡핑층(212)과 상부 캡핑층(216)은 실리콘 질화물을 포함할 수 있고, 제1 식각 정지층(214)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 희생 게이트(222)는 폴리실리콘을 포함할 수 있고, 희생 게이트 절연층 패턴(224)은 실리콘 산화물을 포함할 수 있다.
제1 희생 게이트(222)는 제1 높이(H11)로 형성될 수 있고, 제1 높이(H11)는 50 내지 300 nm의 범위일 수 있으나 이에 한정되는 것은 아니다. 여기서, 제1 식각 정지층(214)을 갖는 제1 하드 마스크 패턴(210)을 사용함에 의해 상대적으로 작은 제1 높이(H11)의 제1 희생 게이트(222)를 형성할 수 있다.
제1 희생 게이트(222)의 높이가 클수록 후속 공정에서, 예를 들어 제1 희생 게이트(222)의 제거 공정 또는 제1 희생 게이트(222)가 제거된 제2 리세스 영역(220R2)(도 16 참조) 내에 게이트 전극(120)을 매립하는 공정에서, 제2 리세스 영역(220R2)의 종횡비가 커질 수 있다. 이러한 경우에 제2 리세스 영역(220R2)으로의 에천트, 또는 소스 물질의 공급이 원활하지 않을 수 있다. 여기서는 제2 리세스 영역(220R2)으로의 에천트, 또는 소스 물질의 공급이 국부적으로 원활하지 않은 현상을 로딩 효과(loading effect)라고 지칭하도록 한다.
그러나 예시적인 실시예들에 따르면, 제1 식각 정지층(214)을 갖는 제1 하드 마스크 패턴(210)을 사용함에 의해 상대적으로 작은 제1 높이(H11)의 제1 희생 게이트(222)를 형성할 수 있고, 이에 따라 제2 리세스 영역(220R2)의 종횡비가 감소되어 후속 공정에서의 로딩 효과가 방지될 수 있다.
이후, 제1 하드 마스크 패턴(210), 제1 희생 게이트(222) 및 희생 게이트 절연층 패턴(224)을 커버하는 절연층(도시 생략)을 ALD (atomic layer deposition) 공정 또는 CVD (chemical vapor deposition) 공정을 사용하여 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 제1 하드 마스크 패턴(210), 제1 희생 게이트(222) 및 희생 게이트 절연층 패턴(224)의 측벽 상에 게이트 스페이서 구조물(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서 구조물(140)은 도 3a에 예시적으로 도시된 바와 같이, 제1 내지 제3 스페이서층들(142, 144, 146)(도 3a 참조)의 적층 구조로 구성될 수 있다. 예를 들어, 제1 및 제3 스페이서층들(142, 146)은 실리콘 질화물을 포함할 수 있고, 제2 스페이서층(144)은 제1 및 제3 스페이서층들(142, 146)보다 유전 상수가 낮은 물질, 예를 들어 SiOxCyNz을 포함할 수 있다. 예시적인 실시예들에 있어서, 게이트 스페이서 구조물(140)은 약 1 내지 30 nm의 제1 두께(T1)로 형성될 수 있다.
도 7을 참조하면, 제1 희생 게이트(222) 양측의 핀형 활성 영역(FA1)의 일부를 식각하여 리세스(170R)를 형성하고, 리세스(170R) 내부에 소스/드레인 영역(170)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 영역(170)은 리세스(170R) 내벽에 노출된 핀형 활성 영역(FA1) 을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 소스/드레인 영역(170) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
소스/드레인 영역(170)은 상기 에피택시 공정에서의 성장 조건을 조절함에 의해 다양한 형상을 갖도록 형성될 수 있다. 예를 들어, 소스/드레인 영역(170)은 도 7에 도시된 것과 같이 소정의 각도로 기울어진 경사면들이 서로 연결되어 형성되는 다각형 형상을 가질 수 있다. 그러나 소스/드레인 영역(170)의 형상이 이에 한정되는 것은 아니며, 핀형 활성 영역(FA1)의 물질, 소스/드레인 영역(170)의 물질, 기판(110) 상에 형성되는 트랜지스터의 종류, 에피택시 공정의 조건들 등에 따라 다양한 형상을 가질 수 있다.
도 8을 참조하면, 기판(110) 상에 게이트 스페이서 구조물(140) 및 제1 하드 마스크 패턴(210)을 덮는 절연층(도시 생략)을 형성하고, 제1 식각 정지층(214) 상면이 노출될 때까지 상기 절연층을 평탄화하여 게이트간 절연층(192)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 식각 정지층(214)이 상부 캡핑층(216) 및/또는 게이트간 절연층(192)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있고, 제1 식각 정지층(214)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 게이트간 절연층(192)이 형성될 수 있다. 예를 들어 제1 식각 정지층(214)은 폴리실리콘을 사용하여 형성될 수 있다.
여기서 희생 게이트 절연층 패턴(224)의 높이(H21), 제1 희생 게이트(222)의 높이(H11), 하부 캡핑층(212)의 높이(H22) 및 제1 식각 정지층(214)의 높이(H23)의 총 합을 초기 희생 게이트 스택의 초기 높이(HS1)로 지칭할 수 있다. 하부 캡핑층(212)이 초기 희생 게이트 스택의 초기 높이(HS1)에 포함됨에 따라 제1 희생 게이트(222)를 상대적으로 작은 높이(H11)로 형성할 수 있고, 따라서 후속 공정에서의 공정 정밀도가 향상될 수 있다.
도 9를 참조하면, 제1 식각 정지층(214)(도 8 참조)을 제거할 수 있다.
이후, 하부 캡핑층(212), 제1 희생 게이트(222)의 상부(upper portion) 및 게이트 스페이서 구조물(140)의 상부를 리세스 공정에 의해 제거하여 제1 리세스 영역(220R1)을 형성할 수 있다.
잔류하는 제1 희생 게이트(222) 부분은 제2 높이(H12)를 가질 수 있고, 제2 높이(H12)는 리세스 공정을 수행하기 전의 제1 희생 게이트(222)의 제1 높이(H11)의 50% 이하일 수 있다. 예를 들어, 제2 높이(H12)는 약 20 내지 150 nm의 범위일 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 리세스 공정에 의해 게이트 스페이서 구조물(140)은 경사진 상면(140U)을 가질 수 있다.
예시적인 실시예들에 있어서, 기판(110) 상에 제1 희생 게이트(222)보다 더 큰 폭을 갖는 광폭 희생 게이트(wide sacrificial gate)(도시 생략)가 더 형성될 수 있다. 예를 들어 상기 광폭 희생 게이트는 제1 희생 게이트(222)보다 제1 방향(도 4의 X 방향)을 따른 폭이 더 클 수 있다. 또는 핀형 활성 영역(FA1)과 상기 광폭 희생 게이트 사이의 접촉 면적이 핀형 활성 영역(FA1)과 제1 희생 게이트(222) 사이의 접촉 면적보다 더 클 수 있다. 상기 광폭 희생 게이트는 예를 들어 고전압용 트랜지스터를 위한 희생 게이트일 수 있다.
예시적인 실시예들에 따르면 제1 희생 게이트(222) 상부를 제거하고 제1 리세스 영역(220R1)을 형성하기 위한 리세스 공정에서, 상기 광폭 희생 게이트 상부 또한 제거되고 광폭 리세스 영역(도시 생략)이 형성될 수 있다. 즉, 서로 다른 폭을 갖는 희생 게이트들이 동일한 공정에서, 별도의 마스크를 형성할 필요 없이, 제거될 수 있다.
도 10을 참조하면, 게이트간 절연층(192) 및 제1 리세스 영역(220R1) 내벽 상에 절연층(도시 생략)을 콘포말하게 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 제1 리세스 영역(220R1) 측벽 상에 절연 라이너(160)를 형성할 수 있다.
예시적인 실시예들에 있어서, 절연 라이너(160)는 실리콘 질화물을 사용하여 ALD 공정 또는 CVD 공정에 의해 형성될 수 있다. 절연 라이너(160)는 약 0.5 내지 20 nm의 제2 두께(T2)로 형성될 수 있다. 도 10에 예시적으로 도시된 바와 같이, 게이트 스페이서 구조물(140)이 경사진 상면(140U)을 가짐에 따라 절연 라이너(160)는 게이트 스페이서 구조물(140)의 경사진 상면(140U)을 따라 하방으로 연장될 수 있다.
도 10에 예시적으로 도시된 바와 같이, 절연 라이너(160)의 제2 두께(T2)가 게이트 스페이서 구조물(140)의 제1 두께(T1)보다 작을 수 있고, 제1 리세스 영역(220R1)의 상부 폭이 하부 폭보다 커질 수 있다. 따라서 제1 리세스 영역(220R1)의 종횡비(즉 상부 폭에 대한 높이의 비율)가 감소될 수 있다.
도 11을 참조하면, 게이트간 절연층(192) 및 제1 리세스 영역(220R1) 내벽 상에 희생 게이트 도전층(도시 생략)을 형성하고, 게이트간 절연층(192) 상면이 노출될 때까지 상기 희생 게이트 도전층 상부를 평탄화하여 제1 리세스 영역(220R1)을 채우는 제2 희생 게이트(226)를 형성할 수 있다. 제2 희생 게이트(226)는 폴리실리콘을 포함할 수 있다.
여기서는 희생 게이트 절연층 패턴(224) 상에 제1 희생 게이트(222) 및 제2 희생 게이트(226)가 순차적으로 적층된 구조를 희생 게이트 스택(220)으로 지칭하도록 한다. 제2 희생 게이트(226)는 입구가 확장된 제1 리세스 영역(220R1)을 채우도록 형성됨에 따라, 제1 방향 (도 4의 X 방향)에서, 제2 희생 게이트(226)의 제2 폭(W12)이 제1 희생 게이트(222)의 제1 폭(W11)보다 클 수 있다. 이에 따라 희생 게이트 스택(220)은 그 상부 폭이 하부 폭보다 큰 T-형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 희생 게이트(226)는 제3 높이(H31)를 가질 수 있다. 예를 들어, 제3 높이(H31)는 약 30 내지 200 nm의 범위일 수 있다.
여기서 희생 게이트 절연층 패턴(224)의 높이(H21), 제1 희생 게이트(222)의 높이(H12) 및 제2 희생 게이트(226)의 높이(H31)의 총 합이 희생 게이트 스택(220)의 높이(HS2)일 수 있다. 앞서 수행된 리세스 공정 등에서 게이트간 절연층(192) 상부가 소정 두께만큼 소모되어 희생 게이트 스택(220)의 높이(HS2)는 초기 희생 게이트 스택의 초기 높이(HS1)(도 8 참조)보다 다소 감소될 수 있다.
일반적으로 폴리실리콘을 포함하는 단일한 희생 게이트를 형성하는 경우, 후속의 공정들을 통해 상기 희생 게이트의 두께가 감소되므로 상기 희생 게이트의 초기 두께를 충분히 크게 형성할 필요가 있다. 더욱이, 자기정렬 콘택을 형성하는 공정에서의 공정 마진 확보를 위하여 상기 희생 게이트의 초기 두께는 더욱 커질 필요가 있다. 따라서 상기 희생 게이트 제거 공정에서 개구부의 종횡비가 현저히 증가되고, 이를 통한 에천트 및 소스 물질의 공급이 원활하게 이루어지지 않는 로딩 효과가 발생할 수 있다. 즉 상기 희생 게이트의 초기 두께가 클수록 제조 공정의 정밀한 조절이 어려울 수 있다.
그러나 예시적인 실시예들에 따르면, 제1 희생 게이트(222) 및 제2 희생 게이트(226)를 포함하는 희생 게이트 스택(220)을 형성하는 방법에 의해, 초기 희생 게이트 스택의 초기 높이(HS1)가 상기 단일한 희생 게이트에 비하여 현저히 감소될 수 있을 뿐만 아니라 희생 게이트 스택(220)의 높이(HS2) 역시 상기 단일한 희생 게이트에 비하여 감소될 수 있다. 따라서 희생 게이트 스택(220) 제거 공정에서 개구부의 종횡비가 현저히 감소되고 로딩 효과가 방지될 수 있다.
도 12를 참조하면, 게이트간 절연층(192) 및 희생 게이트 스택(220) 상에 제1 개구부(230H)를 구비하는 제2 하드 마스크 패턴(230)이 형성될 수 있다. 제1 개구부(230H)는 라인 컷 영역(CT)(도 4 참조) 상의 희생 게이트 스택(220)의 상면을 노출할 수 있다.
예시적인 실시예들에 있어서, 제2 하드 마스크 패턴(230)은 게이트간 절연층(192) 및 희생 게이트 스택(220) 상에 순차적으로 적층된 하부 물질층(232), 제2 식각 정지층(234) 및 상부 물질층(236)을 포함할 수 있다. 예를 들어 하부 물질층(232) 및 상부 물질층(236)은 실리콘 산화물을 사용하여 형성될 수 있고, 제2 식각 정지층(234)은 실리콘 질화물을 사용하여 형성될 수 있다.
이후 제2 하드 마스크 패턴(230)을 식각 마스크로 사용하여 라인 컷 영역(CT)의 제2 희생 게이트(226) 및 제1 희생 게이트(222)를 제거하고 라인 컷 리세스 영역(190R)을 형성할 수 있다. 예시적인 실시예들에 있어서, 라인 컷 리세스 영역(190R)의 바닥부에 희생 게이트 절연층 패턴(224)이 잔류할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 제2 희생 게이트(226) 및 제1 희생 게이트(222)를 제거하는 공정에서 희생 게이트 절연층 패턴(224)이 함께 제거될 수도 있다.
예시적인 실시예들에 있어서, 라인 컷 리세스 영역(190R)의 측벽 상에는 게이트 스페이서 구조물(140) 및 절연 라이너(160)가 제거되지 않고 잔류할 수 있다.
도 13을 참조하면, 제2 하드 마스크 패턴(230)(도 12 참조)의 제1 개구부(230H) 내 및 라인 컷 리세스 영역(190R) 내에 절연층(도시 생략)을 형성한 후, 상기 절연층 상부를 에치백 공정 등에 의해 제거하여 라인 컷 리세스 영역(190R)을 채우는 라인 매립 절연층(190)을 형성할 수 있다.
이후, 제2 하드 마스크 패턴(230) 및 라인 매립 절연층(190) 상에 절연층(도시 생략)을 형성한 후, 제2 식각 정지층(234) 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 라인 컷 캡핑층(238)을 형성할 수 있다.
도 14를 참조하면, 제2 식각 정지층(234)(도 13 참조), 하부 물질층(232)(도 13 참조) 및 라인 컷 캡핑층(238)(도 13 참조)이 제거되고 게이트간 절연층(192), 희생 게이트 스택(220), 및 라인 매립 절연층(190) 상면이 노출될 수 있다.
이후, 노출된 게이트간 절연층(192) 상부를 소정의 두께만큼 제거하기 위한 리세스 공정이 수행될 수 있다. 도 14에 예시적으로 도시된 것과 같이, 게이트간 절연층(192) 상부가 소정의 두께만큼 제거되는 동안 희생 게이트 스택(220), 절연 라이너(160) 및 라인 매립 절연층(190)은 제거되지 않을 수 있다.
도 15를 참조하면, 게이트간 절연층(192), 희생 게이트 스택(220), 절연 라이너(160) 및 라인 매립 절연층(190) 상에 절연층(도시 생략)을 형성하고, 희생 게이트 스택(220)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 게이트간 절연층(192) 상에 캡핑층(240)을 형성할 수 있다.
예시적인 실시예들에서, 캡핑층(240)은 실리콘 질화물을 사용하여 형성될 수 있다. 캡핑층(240)은 희생 게이트 스택(220)을 제거하는 후속의 습식 식각 공정에서 캡핑층(240) 아래에 배치되는 게이트간 절연층(192)을 보호하는 패시베이션층으로 작용할 수 있다.
도 16을 참조하면, 희생 게이트 스택(220)(도 15 참조)을 제거하여 제2 리세스 영역(220R2)이 형성될 수 있다.
예시적인 실시예들에 있어서, 희생 게이트 스택(220)의 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 에천트를 사용할 수 있다.
도 16에 예시적으로 도시된 것과 같이, 제2 리세스 영역(220R2)의 상부 폭이 하부 폭보다 크므로, 희생 게이트 스택(220)을 제거하기 위한 공정에서의 공정 불량이 감소될 수 있다. 만약 제2 리세스 영역(220R2)의 종횡비가 크다면, 에천트의 불충분한 공급에 의해 희생 게이트 스택(220)이 완전히 제거되지 못하는 불량이 발생할 수 있으나, 예시적인 실시예에 따르면 제2 리세스 영역(220R2)의 확장된 상부 폭에 의해 제2 리세스 영역(220R2)의 종횡비가 감소되고 희생 게이트 스택(220)이 완전히 제거될 수 있다.
도 17을 참조하면, 제2 리세스 영역(220R2) 내벽 상에 게이트 절연층(130)을 콘포말하게 형성하고, 이후 게이트 절연층(130) 상에 제2 리세스 영역(220R2) 내부를 채우는 도전층(도시 생략)을 형성한 후, 상기 도전층 상부를 에치백함에 의해 게이트 전극(120)을 형성할 수 있다. 게이트 전극(120)의 에치백 공정에서 게이트 절연층(130) 일부분이 함께 제거되어 도 17에 예시적으로 도시된 것과 같이 게이트 절연층(130)의 상면이 게이트 전극(120)의 상면과 동일 평면 상에 위치할 수 있다.
전술한 바와 같이, 제2 리세스 영역(220R2)의 확장된 상부 폭에 의해 제2 리세스 영역(220R2)의 종횡비가 감소될 수 있다. 따라서, 게이트 전극(120)의 형성 공정에서 높은 종횡비에 의해 게이트 전극(120)이 충분히 채워지지 않는 현상이 방지될 수 있다.
이후, 게이트간 절연층(192) 및 게이트 전극(120) 상에 제2 리세스 영역(220R2) 잔류 부분을 채우는 절연층(도시 생략)을 형성한 후, 게이트간 절연층(192) 상면이 노출될 때까지 상기 절연층 상부 및 캡핑층(240)을 제거하여 제2 리세스 영역(220R2) 내부를 채우는 절연 캡핑층(150)을 형성할 수 있다.
한편, 절연 캡핑층(150)과 절연 라이너(160) 사이의 계면에 자연 산화막(162)이 형성될 수 있다. 예시적인 실시예들에 있어서, 자연 산화막(162)은 절연 라이너(160)의 일부분, 게이트 스페이서 구조물(140)의 일부분, 및/또는 제2 희생 게이트(226)의 일부분으로부터 형성된 산화물로 구성될 수 있다. 예를 들어, 자연 산화막(162)은 희생 게이트 스택(220)(도 15 참조)의 제거 공정 및/또는 게이트 전극(120)의 형성 공정에서 노출되는 절연 라이너(160) 및 게이트 스페이서 구조물(140)의 표면 상에 소정의 두께로 형성될 수 있다.
도 18을 참조하면, 게이트간 절연층(192) 상에 매립 절연층(250)을 형성하고, 매립 절연층(250) 상에 마스크 패턴(도시 생략)을 형성한 후 상기 마스크 패턴을 식각 마스크로 사용하여 매립 절연층 (250)의 일부, 게이트 간 절연층(192)의 일부를 식각하여 제2 개구부(250H)를 형성할 수 있다. 이 때 캡핑층(150)의 일부, 절연 라이너층(160)의 일부, 자연 산화막 (162)의 일부, 라인 매립 절연층 (190)의 일부도 제거될 수 있다. 매립 절연층(250)은 TEOS 막, 또는 약 2.2 ~ 2.4의 초저유전상수를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
도 19를 참조하면, 매립 절연층(250) 상에 제2 개구부(250H)를 채우는 절연층(도시 생략)을 형성한 후, 매립 절연층(250) 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제2 개구부(250H)를 채우는 캡핑 패턴(252)을 형성할 수 있다. 캡핑 패턴(252)은 자기정렬 콘택 형성을 위한 식각 마스크로 작용할 수 있다.
도 20을 참조하면, 캡핑 패턴(252), 절연 캡핑층(150) 및 게이트 스페이서 구조물(140)을 식각 마스크로 사용하여 게이트간 절연층(192)을 식각하여 소스/드레인 영역(170)의 상면을 노출하는 콘택홀(180H)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연 캡핑층(150)의 상부가 소정 두께만큼 더 소모되어 절연 캡핑층(150)의 높이가 낮아질 수 있고, 인접한 두 개의 콘택홀(180H) 사이에 배치되는 절연 캡핑층(150) 부분은 라운드진 상면(또는 완만하게 경사진 상면)을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택홀(180H)을 형성하기 위한 식각 공정에서, 게이트 스페이서 구조물(140)의 상면이 콘택홀(180H)에 의해 노출되지 않을 수 있다. 앞서 설명한 바와 같이, 제1 희생 게이트(222)의 리세스 공정에서 게이트 스페이서 구조물(140)의 높이가 감소되고 제1 리세스 영역(220R1) 측벽 상에 절연 라이너(160)가 형성됨에 따라, 콘택홀(180) 형성 공정에서 절연 라이너(160) 또는 절연 캡핑층(150) 상부가 제거된다. 만약 유전 상수가 낮은 절연 물질을 포함하는 제2 스페이서층(144)(도 3 참조)이 상기 식각 공정에 노출될 경우 손상되거나 제거될 위험이 있으나, 예시적인 실시예들에 따르면 게이트 스페이서 구조물(140)의 손상이 방지될 수 있다.
다른 실시예들에 따르면, 콘택홀(180) 형성 공정에서의 게이트 스페이서 구조물(140) 손상을 방지하기 위하여, 게이트 전극(120)의 에치백 공정에서 게이트 스페이서 구조물(140)을 함께 제거할 수도 있다. 이러한 경우에 도 20에 도시된 것과는 달리 게이트 전극(120)의 상면과 게이트 스페이서 구조물(140)의 상면이 동일한 레벨 상에 위치할 수도 있다.
도 20과 도 5를 함께 참조하면, 콘택홀(180H)을 채우는 콘택(180)을 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택(180)은 복수의 층을 갖는 구조로 형성될 수 있다. 콘택(180)은 텅스텐(W) 또는 코발트(Co), 또는 이들의 실리사이드를 사용하여 형성될 수 있다. 선택적으로, 콘택(180)을 형성하기 전에 콘택홀(180H) 내벽 상에 Ti, Ta, TiN, TaN, 또는 이들의 조합을 사용하여 배리어막(도시 생략)을 형성할 수도 있다.
이후, 게이트간 절연층(192)의 상면이 다시 노출될 때까지 콘택(180) 및 캡핑 패턴(252) 상부를 평탄화할 수 있다. 다른 실시예들에 있어서, 캡핑 패턴(252)이 완전히 제거되지 않고 게이트간 절연층(192) 상에 잔류할 수도 있다.
전술한 공정에 의해 도 4 및 도 5에 예시적으로 도시된 반도체 장치(100A)가 완성될 수 있다.
일반적으로 폴리실리콘을 포함하는 단일한 희생 게이트를 형성하는 경우, 후속의 공정들을 통해 상기 희생 게이트의 두께가 감소되므로 상기 희생 게이트의 초기 두께를 충분히 크게 형성할 필요가 있다. 또한, 자기정렬 콘택을 형성하는 공정에서의 공정 마진 확보를 위하여 상기 희생 게이트의 초기 두께는 더욱 커질 필요가 있다. 따라서 상기 희생 게이트 제거 공정에서 개구부의 종횡비가 현저히 증가되고, 이를 통한 에천트 및 소스 물질의 공급이 원활하게 이루어지지 않는 로딩 효과가 발생할 수 있다. 즉 상기 희생 게이트의 초기 두께가 클수록 제조 공정의 정밀한 조절이 어려울 수 있다.
그러나 예시적인 실시예들에 따른 반도체 장치(100A)의 제조 방법에 따르면, 제1 희생 게이트(222) 및 제2 희생 게이트(226)를 포함하는 희생 게이트 스택(220)을 형성하는 방법에 의해, 초기 희생 게이트 스택의 초기 높이(HS1)가 종래의 단일한 희생 게이트에 비하여 현저히 감소될 수 있을 뿐만 아니라 희생 게이트 스택(220)의 높이(HS2) 역시 상기 단일한 희생 게이트에 비하여 감소될 수 있다. 따라서 희생 게이트 스택(220) 제거 공정에서 개구부의 종횡비가 현저히 감소되고 로딩 효과가 방지될 수 있다.
또한 제1 희생 게이트(222)의 상부를 제거하는 리세스 공정에 의해 개구부의 상부 폭이 확장됨에 따라 희생 게이트 스택(220)을 제거하기 위한 공정 및/또는 게이트 전극(120)을 형성하기 위한 공정에서의 공정 정밀도가 향상될 수 있다.
도 6 내지 도 20을 참조로 설명한 반도체 장치(100A)의 제조 방법에서는 제1 희생 게이트(222) 및 제2 희생 게이트(226)을 포함하는 T-형상의 희생 게이트 스택(220)을 형성하였다. 그러나, 추가적인 실시예들에 따르면 제2 희생 게이트(226)의 상부를 제거하는 리세스 공정과 상기 제거된 부분에 제3 희생 게이트(도시 생략)을 더 형성하는 공정이 선택적으로 수행될 수 있다. 이에 따라 희생 게이트 스택(220)은 제1 희생 게이트(222), 제2 희생 게이트(226) 및 상기 제3 희생 게이트를 포함하는 다중층 구조로 형성될 수도 있다.
또한 다른 추가적인 실시예에 따르면, 도 6에 도시된 것과 같이 제1 하드 마스크 패턴(210)이 하부 캡핑층(212), 제1 식각 정지층(214) 및 상부 캡핑층(216)을 포함하도록 형성하는 대신에, 제1 하드 마스크 패턴(210)은 서로 식각 선택비를 갖는 하부 물질층 및 상부 물질층의 적층 구조로 포함하도록 형성될 수 있다. 예를 들어 상기 하부 물질층은 실리콘 질화물을 포함하고 상기 상부 물질층은 실리콘 산화물을 포함할 수 있다. 상기 하부 물질층의 상면이 노출될 때까지 평탄화 공정을 수행하고, 이후 도 9를 참조로 설명한 공정을 수행할 수 있다.
다른 추가적인 실시예들에 따르면, 도 12 및 도 13을 참조로 설명한 라인 컷 리세스 영역(190R) 형성 공정 및 라인 매립 절연층(190)의 형성 공정이 희생 게이트 스택(220)이 형성된 이후에 수행되는 대신 도 17을 참조로 설명한 게이트 전극(120) 형성 공정 이후에 수행될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A: 반도체 장치 120: 게이트 전극
140: 게이트 스페이서 구조물 150: 절연 캡핑층
160: 절연 라이너 162: 자연 산화막
170: 소스/드레인 영역 180: 콘택
190: 라인 매립 절연층 192: 게이트간 절연층
220: 희생 게이트 스택 222: 제1 희생 게이트
226: 제2 희생 게이트 238: 라인 컷 캡핑층
250: 매립 절연층 252: 캡핑 패턴

Claims (10)

  1. 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 핀형 활성 영역;
    상기 기판 상에서 상기 핀형 활성 영역의 상면 및 측면을 에워싸며, 상기 핀형 활성 영역을 가로지르는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측벽 상에 배치되며, 상기 게이트 전극의 상면보다 높은 레벨에 위치하는 상면을 갖는 게이트 스페이서 구조물;
    상기 게이트 전극 상에 배치되며 상기 제1 방향에서 상기 게이트 전극의 폭보다 큰 제1 폭을 가지는 제1 부분을 포함하는 절연 캡핑층;
    상기 절연 캡핑층의 일 측벽 상 및 상기 게이트 스페이서 구조물의 상기 상면 상에 배치되며, 상기 게이트 스페이서 구조물의 제1 두께보다 작은 제2 두께를 갖는 절연 라이너;
    상기 게이트 전극의 일 측에 위치한 소오스/드레인 영역;
    상기 소오스/드레인 영역과 연결되며, 상기 게이트 스페이서 구조물 및 상기 절연 라이너와 접촉하는 측벽을 갖는 자기정렬 콘택(self-aligned contact); 및
    상기 절연 라이너와 상기 절연 캡핑층 사이에 개재되는 자연 산화막을 포함하는 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 자연 산화막은 상기 절연 라이너와 상기 절연 캡핑층 사이로부터, 상기 게이트 스페이서 구조물과 상기 절연 캡핑층 사이까지 연장되는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 절연 라이너의 상기 제2 두께는 상기 자연 산화막의 제3 두께보다 크고, 상기 절연 라이너는 질화물을 포함하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 절연 캡핑층의 상기 제1 부분은 상기 게이트 스페이서 구조물의 상면보다 높은 레벨에 위치하고, 상기 절연 캡핑층의 제2 부분은 상기 게이트 스페이서 구조물의 상면보다 낮은 레벨 상에 위치하며,
    상기 제1 방향에서 상기 절연 캡핑층의 상기 제1 부분의 상기 제1 방향을 따른 상기 제1 폭은, 상기 절연 캡핑층의 상기 제2 부분의 상기 제1 방향을 따른 제2 폭보다 더 큰 반도체 장치.
  6. 청구항 1에 있어서,
    상기 게이트 스페이서 구조물은,
    상기 게이트 전극의 측벽 상에 배치되는 제1 스페이서층,
    상기 제1 스페이서층 상에 배치되는 제2 스페이서층, 및
    상기 제2 스페이서층 상에 배치되는 제3 스페이서층을 포함하고,
    상기 제2 스페이서층은 상기 제1 및 제3 스페이서층들보다 유전 상수가 낮은 절연 물질을 포함하고,
    상기 자기정렬 콘택은 상기 제2 스페이서층과 접촉하지 않는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 절연 라이너의 바닥면은 상기 게이트 스페이서 구조물의 상기 상면과 접촉하고 상기 게이트 전극의 상기 상면보다 높은 레벨에 위치하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 기판은 상기 핀형 활성 영역과 이격되어 배치되는 라인 컷 영역을 더 포함하며,
    상기 게이트 스페이서 구조물 및 상기 절연 라이너가 상기 라인 컷 영역까지 연장되는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 기판 상에서 상기 라인 컷 영역에 배치되는 라인 매립 절연층을 더 포함하고,
    상기 라인 매립 절연층의 일 측벽 상에 상기 게이트 스페이서 구조물 및 상기 절연 라이너가 배치되는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 라인 매립 절연층 일 측 상에 배치되는 상기 게이트 스페이서 구조물의 상면은 상기 게이트 전극의 상기 일 측 상에 배치되는 상기 게이트 스페이서 구조물의 상면과 동일한 레벨 상에 위치하는 반도체 장치.
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