KR20220127119A - 핀 전계 효과 트랜지스터 소자 및 방법 - Google Patents

핀 전계 효과 트랜지스터 소자 및 방법 Download PDF

Info

Publication number
KR20220127119A
KR20220127119A KR1020210090963A KR20210090963A KR20220127119A KR 20220127119 A KR20220127119 A KR 20220127119A KR 1020210090963 A KR1020210090963 A KR 1020210090963A KR 20210090963 A KR20210090963 A KR 20210090963A KR 20220127119 A KR20220127119 A KR 20220127119A
Authority
KR
South Korea
Prior art keywords
gate structure
forming
layer
over
dielectric layer
Prior art date
Application number
KR1020210090963A
Other languages
English (en)
Inventor
밍후안 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220127119A publication Critical patent/KR20220127119A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자를 형성하는 방법은: 기판 위로 돌출된 핀 위에 금속 게이트 구조물을 형성하는 단계 - 금속 게이트 구조물은 층간 유전체(ILD) 층에 의해 둘러싸여 있으며, 게이트 스페이서가 금속 게이트 구조물의 양 측벽들을 따라 연장됨 - ; 기판으로부터 원위에 있는 ILD 층의 상부 표면 아래로 금속 게이트 구조물 및 게이트 스페이서를 리세싱하는 단계; 리세싱하는 단계 후, 금속 게이트 구조물 및 게이트 스페이서 위에 제 1 물질을 형성하는 단계; 제 1 물질 위에 제 2 물질을 형성하는 단계 - 제 2 물질의 상부 표면은 ILD 층의 상부 표면과 동일한 높이에 있음 - ; 및 금속 게이트 구조물의 제 1 측면에서 소스/드레인 영역을 노출시키는 개구를 형성하기 위해 금속 게이트 구조물에 인접한 ILD 층의 제 1 부분을 제거하는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 소자 및 방법 {FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2021년 3월 10일자에 출원된, 발명의 명칭이 "MD SAC 및 Vc 이중 SAC을 위한 구성(Scheme for MD SAC & Vc Dual SAC)"인 미국 가출원 제 63/159,001 호의 우선권을 주장하며, 이 가출원은 그 전체가 참조에 의해 본 명세서에 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 집적될 수 있도록 한다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 소자는 집적 회로에서 일반적으로 사용되고 있다. FinFET 소자는 기판으로부터 돌출된 반도체 핀을 포함하는 3 차원 구조물을 갖는다. FinFET 소자의 도전성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물이 반도체 핀 주위를 둘러싼다. 예를 들어, 삼중 게이트 FinFET 소자에서, 게이트 구조물은 반도체 핀의 3면 주위를 둘러싸며, 이에 따라 반도체 핀의 3면 상에 도전성 채널을 형성한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 사시도이다.
도 2 내지 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22, 도 23a, 도 23b 및 도 24 내지 도 27은 일 실시예에 따른 다양한 제조 단계에서 FinFET 소자의 다양한 보기를 도시한다.
도 28은 일부 실시예에 따른 반도체 소자를 제조하는 방법의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 소자의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 개시의 실시예는 반도체 소자를 형성하는 맥락에서 논의되고, 특히 핀 전계 효과 트랜지스터(FinFET) 소자를 위한 자기 정렬 콘택을 형성하는 맥락에서 논의된다. 개시된 실시예의 원리는 평면 소자와 같은 다른 유형의 소자에도 적용될 수 있다.
본 개시의 일 실시예에 따르면, 2 개의 상이한 비도전성 물질 층을 포함하는 이중층 헬멧이 금속 게이트 구조물 위에 형성되며, 금속 게이트 구조물은 층간 유전체(inter-layer dielectric; ILD) 층에 의해 둘러싸여 있다. 금속 게이트 구조물 옆에 ILD 층에 소스/드레인 콘택 홀을 형성하기 위한 후속 에칭 공정에서, 이중층 헬멧은 ILD 층의 물질과 이중층 헬멧의 물질들 사이에 우수한 에칭 선택도를 제공하므로, 금속 게이트 구조물의 숄더(예를 들어, 상부 코너) 근처의 다른 구조물(예를 들어, 게이트 스페이서)의 물질이 에칭 공정에 의해 에칭 제거되는 문제를 나타내는 "숄더 손실" 문제를 방지한다. "숄더 손실" 문제는 금속 게이트 구조물과 인접한 소스/드레인 영역 사이에 전기적 단락을 유발할 수 있으므로, 개시된 실시예는 "숄더 손실" 문제로 인한 제품 결함을 방지하거나 감소시킨다.
도 1은 FinFET(30)의 일례를 사시도로 도시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 격리 영역(62)이 핀(64)의 양측 상에 형성되고, 핀(64)은 격리 영역(62) 위로 돌출된다. 게이트 유전체(66)가 핀(64)의 측벽을 따르고 핀(64)의 상부 표면 위에 있으며, 게이트 전극(68)이 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)이 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 양측 상에 있다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(B-B)은 FinFET(30)의 게이트 전극(68)의 세로 축을 따라 연장된다. 단면(A-A)은 단면(B-B)에 수직이고, 핀(64)의 세로 축을 따르고, 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향에 있다. 단면(C-C)은 단면(B-B)과 평행하고, 소스/드레인 영역(80)에 걸쳐 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2 내지 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22, 도 23a, 도 23b 및 도 24 내지 도 27은 일 실시예에 따른 다양한 제조 단계에서 FinFET 소자(100)의 다양한 보기(예를 들어, 단면도, 평면도)를 도시한다. FinFET 소자(100)는 도 1의 FinFET(30)과 유사하지만, 다수의 핀 및 다수의 게이트 구조물을 갖는다. 도 2 내지 도 5는 단면(B-B)을 따른 FinFET 소자(100)의 단면도를 도시하고, 도 6 내지 도 16, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22, 도 23a 및 도 24 내지 도 27은 단면(A-A)을 따른 FinFET 소자(100)의 단면도를 도시한다. 도 17b, 도 18b, 도 19b, 도 20b 및 도 21b는 단면(C-C)을 따른 FinFET 소자(100)의 단면도를 도시한다. 도 23b는 FinFET 소자(100)의 평면도를 도시한다. 본 명세서에서 설명하는 전체에 걸쳐, 동일한 숫자이지만 상이한 문자(예를 들어, 17a 및 17b)를 갖는 도면은 동일한 처리 단계에서 FinFET 소자(100)의 상이한 보기(예를 들어, 상이한 단면을 따라)를 도시한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층을 포함한다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어, 포토 리소그래피 및 에칭 기술을 사용하여 패턴화된다. 예를 들어, 패드 산화물 층(52) 및 상부의 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부의 패드 질화물 층(56) 사이의 접착 층으로서의 역할을 할 수 있고, 패드 질화물 층(56)을 에칭하는 동안 에칭 정지 층으로서의 역할을 할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 또는 이들의 조합 등으로 형성되며, 예로서, 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일반적으로, 포토 리소그래피 기술은 포토 레지스트 물질의 일부를 제거하기 위해, 성막, 조사(노광) 및 현상되는 포토 레지스트 물질(도시하지 않음)을 사용한다. 나머지 포토 레지스트 물질은 이 예에서 마스크 층과 같은 하부의 물질을 에칭과 같은 후속 공정 단계로부터 보호한다. 이 예에서, 포토 레지스트 물질은 도 3에 도시된 바와 같이 패드 산화물 층(52) 및 패드 질화물 층(56)을 패턴화하여 패턴화된 마스크(58)를 형성하기 위해 사용된다.
패턴화된 마스크(58)는 후속하여 기판(50)의 노출된 부분을 패턴화하여 트렌치(61)를 형성하기 위해 사용되어, 이에 의해 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)을 정의한다. 일부 실시예에서, 반도체 핀(64)은, 예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등을 사용하여 기판(50)에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는 서로 평행한 스트립(위에서 볼 때)일 수 있고, 서로에 대하여 밀접하게 이격될 수 있다. 일부 실시예에서, 트렌치(61)는 연속적일 수 있고, 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 또한 이하에서 핀(64)으로 지칭될 수 있다.
핀(64)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(64)은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서 또는 맨드릴이 핀을 패턴화하기 위해 사용될 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃하는 반도체 핀(64) 사이에 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질 성막 및 후 경화하여 산화물과 같은 다른 물질로 변환) 또는 이들의 조합 등에 의해 형성될 수 있다. 다른 절연 물질 및/또는 다른 형성 공정이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 임의의 과잉 절연 물질을 제거하고, 동일 평면 상에 있는 반도체 핀(64)의 상부 표면 및 격리 영역(62)의 상부 표면을 형성할 수 있다(도시되지 않음). 패턴화된 마스크(58)(도 3 참조)는 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시예에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에 라이너, 예를 들어, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정질 결함을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정질 결함을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 임의의 적절한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수도 있다.
다음으로, 격리 영역(62)은 리세싱되어 얕은 트렌치 격리(shallow trench isolation; STI) 영역(62)을 형성한다. 격리 영역(62)은 반도체 핀(64)의 상부 부분이 이웃하는 STI 영역(62)으로부터 돌출되도록 리세싱된다. STI 영역(62)의 상부 표면은 평평한 표면(도시됨), 볼록한 표면, 오목한 표면(예컨대, 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 건식 에칭 또는 희석된 불화 수소(dHF)산을 사용하는 습식 에칭이 수행되어 격리 영역(62)을 리세싱할 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 예를 들어, 기판(50)의 상부 부분은 의도된 유형(예를 들어, n 형 또는 p 형)의 반도체 소자가 형성되는 데 적합한 에피택셜 물질과 같은 적합한 물질로 대체될 수 있다. 그 후, 상부에 에피택셜 물질을 갖는 기판(50)이 패턴화되어 에피택셜 물질을 포함하는 반도체 핀(64)을 형성한다.
다른 예로서, 유전체 층이 기판의 상부 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 호모에피택셜 구조물이 트렌치에 에피택셜 성장될 수 있다; 유전체 층은 호모에피택셜 구조물이 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 리세싱될 수 있다.
또 다른 예에서, 유전체 층이 기판의 상부 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 헤테로에피택셜 구조물이 기판과는 상이한 물질을 사용하여 트렌치에 에피택셜 성장될 수 있다; 유전체 층은 헤테로에피택셜 구조물이 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 리세싱될 수 있다.
에피택셜 물질(들) 또는 에피택셜 구조물(예를 들어, 헤테로에피택셜 구조물 또는 호모에피택셜 구조물)이 성장되는 실시예에서, 성장된 물질(들) 또는 구조물은 성장 동안 사전 및 후속 주입을 제거할 수 있는 인시츄(in situ) 도핑될 수 있지만, 인시츄 도핑 및 주입이 함께 사용될 수 있다. 또한, PMOS 영역의 물질과는 상이한 NMOS 영역의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 0과 1 사이에 있을 수 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 사용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조물(75)의 형성을 도시한다. 일부 실시예에서, 더미 게이트 구조물(75)은 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 마스크(70)가 더미 게이트 구조물(75) 위에 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 유전체 층이 반도체 핀(64) 상에 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 성막되거나 열 성장될 수 있다.
게이트 층이 유전체 층 위에 형성되고, 마스크 층이 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 성막되고, 그런 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 성막될 수 있다. 게이트 층은, 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 물질들이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들어, 유전체 층, 게이트 층 및 마스크 층)이 형성된 이후에, 마스크 층은 마스크(70)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 마스크(70)의 패턴은 게이트 전극(68) 및 게이트 유전체(66)를 각각 형성하기 위해 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층에 전사될 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 개개의 채널 영역을 커버한다. 게이트 전극(68)은 또한 개개의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 핀(64) 위에 (예를 들어, 핀(64)의 상부 표면 및 측벽 위에) 그리고 도 5의 예에서 STI 영역(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는 예를 들어 핀(64)의 물질의 열 산화에 의해 형성될 수 있고, 따라서 핀(64) 위에 형성될 수 있지만 STI 영역(62) 위에 형성될 수 없다. 이러한 변형 및 다른 변형은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
다음으로, 도 6에 도시된 바와 같이, 저농도 도핑된 드레인(lightly doped drain; LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 주입 공정에 의해 형성될 수 있다. 주입 공정은 LDD 영역(65)을 형성하기 위해 핀(64)에 n 형 또는 p 형 불순물을 주입할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 소자(100)의 채널 영역에 인접한다. LDD 영역(65)의 일부는 게이트 전극(68) 아래에서 FinFET 소자(100)의 채널 영역으로 연장될 수 있다. 도 6은 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 모양 및 형성 방법이 또한 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다. 예를 들어, 게이트 스페이서(87)가 형성된 후에 LDD 영역(65)이 형성될 수 있다.
여전히 도 6을 참조하면, LDD 영역(65)이 형성된 후, 게이트 스페이서(87)가 게이트 구조물 상에 형성된다. 도 6의 예에서, 게이트 스페이서(87)는 게이트 전극(68)의 양 측벽들 및 게이트 유전체(66)의 양 측벽들 상에 형성된다. 게이트 스페이서(87)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 또는 이들의 조합 등으로 형성될 수 있으며, 예를 들어, 열 산화, CVD 또는 다른 적절한 성막 공정을 사용하여 형성될 수 있다.
도 6에 도시된 게이트 스페이서(87)의 모양 및 형성 방법은 비제한적인 예일 뿐이고, 다른 모양 및 형성 방법이 가능하다. 예를 들어, 게이트 스페이서(87)는 제 1 게이트 스페이서(도시되지 않음) 및 제 2 게이트 스페이서(도시되지 않음)를 포함할 수 있다. 제 1 게이트 스페이서는 더미 게이트 구조물(75)의 양 측벽들 상에 형성될 수 있다. 제 2 게이트 스페이서는 제 1 게이트 스페이서 상에 형성되며, 제 1 게이트 스페이서는 각각의 게이트 구조물과 각각의 제 2 게이트 스페이서 사이에 배치된다. 제 1 게이트 스페이서는 단면도에서 L 자형 모양을 가질 수 있다. 다른 예로서, 게이트 스페이서(87)는 에피택셜 소스/드레인 영역(80)(도 7 참조)이 형성된 후에 형성될 수 있다. 일부 실시예에서, 더미 게이트 스페이서가 도 7에 도시된 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 전에 제 1 게이트 스페이서(도시되지 않음) 상에 형성되고, 에피택셜 소스/드레인 영역(80)이 형성된 후에 더미 게이트 스페이서는 제거되고 제 2 게이트 스페이서로 대체된다. 이러한 모든 실시예는 본 개시의 범위 내에 완전히 포함되도록 의도된다.
다음으로, 도 7에 도시된 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은 핀(64)을 에칭하여 리세싱를 형성하고, 유기 금속 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 조합 등과 같은 적절한 방법을 사용하여 리세스에 물질을 에피택셜 성장시킴으로써 형성된다.
도 7에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 개개의 표면으로부터 상승된 표면(예를 들어, 핀(64)의 비리세싱된 부분 위로 상승됨)을 가질 수 있고, 패싯을 가질 수 있다. 인접한 핀(64)의 소스/드레인 영역(80)은 연속적인 에피택셜 소스/드레인 영역(80)을 형성하기 위해 병합될 수 있다. 일부 실시예에서, 인접한 핀(64)의 소스/드레인 영역(80)은 함께 병합되지 않고, 별도의 소스/드레인 영역(80)으로 남아 있다. 결과적인 FinFET가 n 형 FinFET인 일부 예시적인 실시예에서, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인화물(SiP), 인 도핑된 실리콘 탄화물(SiCP) 등을 포함한다. 결과적인 FinFET가 p 형 FinFET인 대안적인 예시적인 실시예에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐링 공정이 뒤따를 수 있다. 주입 공정은 주입 공정으로부터 보호될 FinFET의 영역을 커버하기 위해 포토 레지스트와 같은 마스크를 형성하고 패턴화하는 것을 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역은 성장 동안 인시츄 도핑될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 콘택 에칭 정지 층(contact etch stop layer; CESL)(89)이 도 7에 도시된 구조물 위에 형성된다. CESL(89)은 후속 에칭 공정에서 에칭 정지 층으로서 기능하며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 적절한 물질을 포함할 수 있고, CVD, PVD, 이들의 조합 등과 같은 적절한 형성 방법에 의해 형성될 수 있다.
다음으로, 제 1 층간 유전체(interlayer dielectric; ILD)(90)가 CESL(89) 및 더미 게이트 구조물(75) 위에 형성된다. 일부 실시예에서, 제 1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. CMP와 같은 평탄화 공정이 마스크(70)를 제거하고 게이트 전극(68) 위에 배치된 CESL(89)의 일부를 제거하기 위해 수행될 수 있다. 평탄화 공정 후, 제 1 ILD(90)의 상부 표면은 게이트 전극(68)의 상부 표면과 동일한 높이에 있다.
다음으로, 도 9에서, 게이트 전극(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭됨) 및 활성 게이트 유전체 물질(들)로 각각 대체하기 위해 게이트 라스트 공정(때때로, 대체 게이트 공정으로도 지칭됨)이 수행된다. 따라서, 게이트 라스트 공정에서 게이트 전극(68) 및 게이트 유전체(66)는 각각 더미 게이트 전극 및 더미 게이트 유전체로 지칭될 수 있다. 일부 실시예에서, 활성 게이트는 금속 게이트이다.
도 9를 참조하면, 더미 게이트 구조물(75)은 대체 게이트 구조물(97)로 대체된다. 일부 실시예에 따르면, 대체 게이트 구조물(97)을 형성하기 위해, 게이트 전극(68) 및 게이트 전극(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 리세스(도시되지 않음)가 게이트 스페이서(87) 사이에 형성된다. 각각의 리세스는 개개의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 게이트 유전체(66)는 게이트 전극(68)의 제거 후에 제거될 수 있다.
다음으로, 게이트 유전체 층(94), 장벽 층(96), 일 함수 층(98) 및 게이트 전극(86)이 대체 게이트 구조물(97)을 위해 리세스에 형성된다. 게이트 유전체 층(94)은 리세스에서 컨포멀하게 성막되며, 예컨대, 핀(64)의 상부 표면 및 측벽 상에 그리고 게이트 스페이서(87)의 측벽 상에 그리고 제 1 ILD(90)(도시되지 않음)의 상부 표면 상에 컨포멀하게 성막된다. 일부 실시예에 따라, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(94)은 하이-k 유전체 물질을 포함하고, 이러한 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값(예를 들어, 유전 상수)을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자 빔 증착(molecular beam deposition; MBD), 원자 층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다.
다음으로, 장벽 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 장벽 층(96)은 티타늄 질화물과 같은 전기 도전성 물질을 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 물질들이 대안적으로 사용될 수 있다. 장벽 층(96)은 PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 유기 금속 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 또는 ALD와 같은 다른 대안적인 공정이 대안적으로 사용될 수 있다.
다음으로, 일부 실시예에서, p 형 일 함수 층 또는 n 형 일 함수 층과 같은 일 함수 층(98)이 장벽 층(96) 위의 리세스에 그리고 게이트 전극(86)이 형성되기 전에 형성될 수 있다. p 형 소자를 위한 게이트 구조물에 포함될 수 있는 예시적인 p 형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p 형 일 함수 물질 또는 이들의 조합을 포함한다. n 형 소자를 위한 게이트 구조물에 포함될 수 있는 예시적인 n 형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일 함수 물질 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수 층의 물질 조성과 연관되고, 이에 따라, 일 함수 층의 물질은 일 함수 값을 조정하도록 선택되어, 타겟 문턱값 전압(Vt)이 형성될 소자에서 달성된다. 일 함수 층(들)은 CVD, 물리 기상 증착(physical vapor deposition; PVD) 및/또는 다른 적절한 공정에 의해 성막될 수 있다.
다음으로, 시드 층(도시되지 않음)이 일 함수 층(98) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물 또는 이들의 조합 등을 포함할 수 있으며, ALD, 스퍼터링, PVD 등에 의해 성막될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(86)이 시드 층 위에 성막되고, 리세스의 나머지 부분을 충전한다. 게이트 전극(86)은 Cu, Al, W, 이들의 조합 또는 이들의 다층 등과 같은 금속 함유 물질로 제조될 수 있으며, 예를 들어, 전기 도금, 무전해 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극(86)의 형성 이후, CMP와 같은 평탄화 공정이 수행되어 게이트 유전체 층(94), 장벽 층(96), 일 함수 층(98), 시드 층 및 게이트 전극(86)의 과잉 부분을 제거할 수 있고, 이러한 과잉 부분은 제 1 ILD(90)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층(94), 장벽 층(96), 일 함수 층(98), 시드 층 및 게이트 전극(86)의 결과적인 나머지 부분은 결과적인 FinFET 소자(100)의 대체 게이트 구조물(97)(금속 게이트 구조물이라고도 함)을 형성한다. 도 9에 도시된 바와 같이, 평탄화 공정으로 인해, 금속 게이트 구조물(97), 게이트 스페이서(87), CESL(89) 및 제 1 ILD(90)는 동일 평면 상에 있는 상부 표면을 갖는다.
다음으로, 도 10에서, 금속 게이트 구조물(97)의 상부 부분을 제거하기 위해 금속 게이트 에치백 공정이 수행되어, 금속 게이트 구조물(97)은 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 리세스(88)는 금속 게이트 에치백 공정 후에 게이트 스페이서(87) 사이에 형성된다. 건식 에칭, 습식 에칭 또는 이들의 조합과 같은 적절한 에칭 공정이 금속 게이트 에치백 공정으로 수행될 수 있다. 에칭 공정을 위한 에천트는 예로서 할로겐화물(예를 들어, CCl4), 산화제(예를 들어, O2), 산(예를 들어, HF), 염기(예를 들어, NH3), 불활성 가스(예를 들어, Ar), 이들의 조합 등일 수 있다.
다음으로, 도 11에서, 게이트 스페이서(87)는 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 일부 실시예에서, 건식 에칭 공정과 같은 이방성 에칭 공정이 수행되어 게이트 스페이서(87)의 상부 부분을 제거한다. 일부 실시예에서, 이방성 에칭 공정은 게이트 스페이서(87)의 물질에 선택적인 (예를 들어, 더 높은 에칭률을 가짐) 에천트를 사용하여 수행되어, 게이트 스페이서(87)는 제 1 ILD(90), CESL(89) 및 금속 게이트 구조물(97)을 실질적으로 공격하지 않고 리세싱된다(예를 들어, 상부 부분이 제거됨). 게이트 스페이서(87)의 상부 부분이 제거된 후, 도 10의 리세스(88)는 확장되어 리세스(88')를 형성하고 CESL(89)의 상부 측벽(89S)이 노출된다. 도 11의 예에서, 게이트 스페이서(87)가 리세싱된 후, 게이트 스페이서(87)의 상부 표면은 금속 게이트 구조물(97)의 상부 표면과 동일한 높이에 있지만, 다른 실시예에서 게이트 스페이서(87)의 상부 표면은 금속 게이트 구조물(97)의 상부 표면보다 약간 높거나 낮다.
다음으로, 도 12에서, 금속 게이트 구조물(97)은 다시 에치백되어 금속 게이트 구조물(97)의 상부 표면은 게이트 스페이서(87)의 상부 표면 아래로 리세싱된다. 도 12의 금속 게이트 구조물(97)의 에치백은 도 10을 참조하여 위에서 설명된 동일하거나 유사한 금속 게이트 에치백 공정을 사용하여 수행될 수 있으므로, 세부 사항은 반복되지 않는다.
다음으로, 금속 게이트 구조물(97)을, 예를 들어, 산화 및/또는 후속 에칭 공정으로부터 보호하기 위해 캡핑 층(91)이 금속 게이트 구조물(97)의 상부 표면 상에 형성된다. 캡핑 층(91)은 도전성 물질(예를 들어, 금속)로 형성되고, 도시된 예에서 금속 게이트 구조물(97)의 상부 표면 상에 선택적으로 형성된다. 캡핑 층(91)은 예를 들어 텅스텐으로 형성될 수 있지만, 다른 적절한 도전성 물질이 또한 사용될 수 있다. CVD, PVD, ALD 등과 같은 적절한 형성 방법이 캡핑 층(91)을 형성하기 위해 사용될 수 있다. 본 명세서의 논의에서, 달리 명시되지 않는 한, 도전성 물질은 전기 도전성 물질을 지칭하고, 도전성 피처(예를 들어, 도전성 라인)는 전기 도전성 피처를 지칭한다는 점을 유념한다. 도 12의 예에서, 캡핑 층(91)의 상부 표면은 게이트 스페이서(87)의 상부 표면보다 낮고(예를 들어, 기판(50)에 더 가까움), 따라서 도 11의 리세스(88')는 확장되고 도 12에서 리세스(88")로 표시된다.
다음으로, 도 13에서, 리세스(88")를 충전하기 위해 제 1 물질(93)이 리세스(88")에 형성되고, 다음으로 CMP와 같은 평탄화 공정이 수행되어 제 1 ILD(90)의 상부 표면으로부터 제 1 물질(93)의 과잉 부분을 제거할 수 있다. 일 실시예에서, 제 1 물질(93)은 실리콘(예를 들어, Si)이다. 다른 실시예에서, 제 1 물질(93)은 실리콘 탄화물(예를 들어, SiC)과 같은 유전체 물질이다. 제 1 물질(93)은 CVD, PECVD 등과 같은 임의의 적절한 형성 방법을 사용하여 형성될 수 있다.
다음으로, 도 14에서, 제 1 물질(93)은 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 예를 들어, 제 1 물질(93)의 상부 부분을 제거하기 위해 건식 에칭 또는 제 1 물질(93)에 선택적인 에천트를 사용하는 습식 에칭과 같은 에칭 공정을 수행하여 제 1 물질(93)의 상부 표면은 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 제 1 물질(93)의 리세싱 후, CESL(89)의 상부 측벽이 노출되고, 리세스(95)가 CESL(89)의 각각의 양 측벽들 사이에 형성된다.
다음으로, 도 15에서, CESL(89)은 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 예를 들어, CESL(89)의 상부 부분을 제거하기 위해 건식 에칭 또는 CESL(89)에 선택적인 에천트를 사용하는 습식 에칭과 같은 에칭 공정을 수행하여 CESL(89)의 상부 표면은 제 1 ILD(90)의 상부 표면 아래로 리세싱된다. 도 15의 예에서, CESL(89)의 리세싱 후, CESL(89)의 상부 표면은 제 1 물질(93)의 상부 표면과 동일한 높이에 있게 된다. 일부 실시예에서, CESL(89)의 상부 표면은 제 1 물질(93)의 상부 표면보다 약간 높거나 낮다.
다음으로, 리세스(95)를 충전하기 위해 제 1 물질(93)의 상부 표면 및 CESL(89)의 상부 표면에 제 2 물질(99)이 형성되고, 다음으로, CMP와 같은 평탄화 공정이 수행되어 제 1 ILD(90)의 상부 표면으로부터 제 2 물질(99)의 과잉 부분을 제거할 수 있다. 일부 실시예에서, 제 2 물질(99)은 에칭 선택도를 제공하기 위해 제 1 물질(93)과 상이하다. 각각의 금속 게이트 구조물(97) 위에 배치된 제 1 물질(93) 및 제 2 물질(99)은 집합적으로 이중층 헬멧(92)으로 지칭되며, 이는 이중층 헬멧(92) 아래의 금속 게이트 구조물(97), 게이트 스페이서(87) 및 CESL(89)의 부분과 같은 하부의 구조물을 후속 에칭 공정으로부터 보호한다. 세부 사항은 아래에서 설명된다.
일부 실시예에서, 후속 에칭 공정(도 17a 참조)에 대한 제 2 물질(99)의 에칭률은 후속 에칭 공정에 대한 제 1 물질(93)의 에칭률보다 작으므로, 이중층 헬멧(92)은 후속 에칭 공정에 더 잘 저항(예를 들어, 견뎌냄)할 수 있다. 다시 말해서, 제 2 물질(99)은 제 1 물질(93)보다 후속 에칭 공정(도 17a 참조)에 대해 더 저항하도록 선택될 수 있다. 일부 실시예에서, 제 2 물질(99)은 금속 산화물(예를 들어, ZrO2, Al2O3 등) 또는 금속 질화물(예를 들어, AlN)과 같은 유전체 물질이다. 제 2 물질(99)은 CVD, PECVD 등과 같은 임의의 적절한 형성 방법을 사용하여 형성될 수 있다.
다음으로, 도 16에서, 유전체 층(101)이 제 1 ILD(90) 위에 형성되고, 패턴화된 포토 레지스트와 같은 패턴화된 마스크 층(103)이 유전체 층(101) 위에 형성된다. 유전체 층(101)은 제 1 ILD(90)와 동일하거나 유사한 물질을 포함할 수 있고, 제 1 ILD(90)와 동일하거나 유사한 형성 방법으로 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 도 16의 예에서, 패턴화된 마스크 층(103)의 개구(102)가 소스/드레인 영역(80)의 일부 및 이중층 헬멧(92)의 일부 (적어도 일부) 위에 (예를 들어, 바로 위에) 있어, 후속 공정에서, 개구(104)(도 17a 참조)가 제 1 ILD(90)에 형성되고, 자기 정렬 소스/드레인 콘택(109)(도 21a 참조)이 소스/드레인 영역(80) 위의 개구(104)에 형성된다. 도 16의 개구(102)의 수 및 위치는 단지 비제한적인 예일 뿐이며, 당업자는 임의의 수의 개구(102)가 형성될 수 있고 개구(102)의 위치는 임의의 적절한 위치에 있을 수 있음을 쉽게 이해할 것이다.
다음으로, 도 17a에서, 패턴화된 마스크 층(103)의 개구(102) 아래에 있는 유전체 층(101)의 부분 및 제 1 ILD(90)의 부분을 제거하기 위해 에칭 공정이 수행된다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE), 원자 층 에칭(atomic layer etch; ALE) 등과 같은 이방성 에칭 공정일 수 있다. 에칭 공정은 제 1 ILD(90) 및 유전체 층(101)의 물질(들)에 선택적인 (예를 들어, 더 높은 에칭률을 가짐) 에천트를 사용할 수 있다. 예시적인 실시예에서, 제 1 ILD(90) 및 유전체 층(101)은 실리콘 산화물로 형성되고, 게이트 스페이서(87) 및 CESL(89)은 실리콘 질화물로 형성되고, 제 1 물질(93)은 실리콘으로 형성되고, 제 2 물질(99)은 지르코늄 이산화물(예를 들어, ZrO2)로 형성되며, 에칭 공정은 플루오르화 탄소(예를 들어, CxFy, 여기서 x는 2와 5 사이, y는 5와 8 사이, 예컨대, C2F6 또는 C4F8)를 포함하는 에칭 가스(공정 가스라고도 함)를 사용한다. 예를 들어, 에칭 가스는 플루오르화 탄소(예를 들어, CxFy), 산소(예를 들어, O2) 및 캐리어 가스의 혼합물일 수 있다. 다른 예로서, 에칭 가스는 플루오르화 탄소(예를 들어, CxFy), 일산화탄소(예를 들어, CO) 및 캐리어 가스의 혼합물일 수 있다. 또 다른 예로서, 에칭 가스는 플루오르화 탄소(예를 들어, CxFy), 이산화탄소(예를 들어, CO2) 및 캐리어 가스의 혼합물일 수 있다. 캐리어 가스는 He, Ne, Ar, Kr, Xe 등일 수 있다. 플루오르화 탄소를 포함하는 에칭 가스는 상기 예에 열거된 물질 외에, 예를 들어, 제 1 물질(93) 및 제 2 물질(99)에 대한 물질의 다른 선택에 사용될 수 있음을 유념한다. 도 17a에 도시된 바와 같이, 에칭 공정 후, 제 1 ILD(90)에, 예컨대, CESL(89)의 양 측벽들 사이 및 소스/드레인 영역(80) 위에 개구(104)가 형성된다.
도 17b는 단면(C-C)을 따라, 도 17a의 FinFET 소자(100)를 도시한다. 도 17a 및 도 17b에서, 개구(104)가 형성된 후, CESL(89)은 여전히 소스/드레인 영역(80)에 남아 있음을 유념한다. 또한, 도 17a에 도시된 바와 같이, 개구(104)의 바닥에, 예를 들어, 개구(104)의 바닥 코너에 제 1 ILD(90)의 일부 잔류 부분(90R)이 있을 수 있다. 제 1 ILD(90)의 잔류 부분(90R)은 에칭 공정(예를 들어, RIE 또는 ALE)의 플라즈마가 개구(104)의 바닥에 도달하기 어렵기 때문에 개구(104)의 바닥에 남을 수 있다.
고급 반도체 제조에서 피처 크기가 계속 축소됨에 따라, 자기 정렬 콘택(예를 들어, 자기 정렬 소스/드레인 콘택)을 형성하는 것이 유리할 수 있다. 이는 자기 정렬되지 않은 콘택을 형성하기 위해, 작은 비아 홀이 하부의 도전성 피처 바로 위에 형성되고, 그런 다음 도전성 물질로 충전되기 때문이다. 그러나, 제조 동안, 포토 마스크와 하부의 웨이퍼 사이의 약간의 오정렬로 인해 작은 비아 홀이 하부의 도전성 피처에 이르지 못할 수 있다. 자기 정렬 콘택은 더 큰 개구(예를 들어, 104)를 가지므로, 포토 마스크 정렬에 대한 엄격한 요구 사항을 완화하고 공정 윈도우를 개선한다. 이중층 헬멧(92)을 갖는 본 개시는 아래에서 논의되는 "숄더 손실" 문제 없이 개구(104)가 적절하게 형성되는 것을 보장한다.
본 개시의 이점을 이해하기 위해, 이중층 헬멧(92)이 예를 들어 실리콘 질화물의 단일 층으로 형성된 단층 헬멧으로 대체되는 참조 설계를 고려한다. 개구(104)를 형성하기 위한 에칭 공정에서, 금속 게이트 구조물(97)의 숄더 (예를 들어, 상부 코너) 근처에 있는 도 17a의 코너 영역(117)의 물질(예를 들어, SiN)은 단층 헬멧이 사용되는 경우 에칭 제거될 수 있다. 이를 "숄더 손실" 문제라고 한다. 단층 헬멧의 물질(예를 들어, 실리콘 질화물)은 제 1 ILD(90)의 물질(예를 들어, 실리콘 산화물)과 상이하기 때문에 일부 에칭 선택도를 제공하지만, 제조 동안 반도체 공정의 임계 치수(CD)가 감소함에 따라 코너 영역(117)의 물질 사이의 에칭 선택도는 감소하는 경향이 있고, 코너 영역(117)의 물질은 평평한 영역(예를 들어, 코너 영역 사이의 영역)의 물질보다 빠르게 에칭 제거되는 경향이 있어 "숄더 손실" 문제를 야기하는 것으로 관찰되었다. "숄더 손실"이 발생하면, 개구(104)가 도전성 물질로 충전되어 자기 정렬 소스/드레인 콘택을 형성할 때, 도전성 물질은 코너 영역(117)을 충전할 수 있으며, 따라서 소스/드레인 영역(80)과 금속 게이트 구조물(97) 사이에 전기적 단락을 유발할 수 있다.
이중층 헬멧(92)은 개구(104)를 형성하기 위한 에칭 공정에 저항하기 위해 상당히 개선된 에칭 선택도를 제공함으로써 "숄더 손실" 문제의 발생을 방지하거나 감소시킨다. 개선된 에칭 선택도를 설명하기 위해, 제 1 ILD(90) 및 유전체 층(101)이 실리콘 산화물로 형성되고, 게이트 스페이서(87) 및 CESL(89)이 실리콘 질화물로 형성되고, 제 1 물질(93)이 실리콘으로 형성되고, 제 2 물질(99)이 지르코늄 이산화물(예를 들어, ZrO2)로 형성되며, 에칭 공정은 플루오르화 탄소를 포함하는 공정 가스를 사용하는 위의 예를 고려한다. 제 1 ILD(90)의 물질(예를 들어, 실리콘 산화물)과 게이트 스페이서(87)/CESL(89)의 물질(예를 들어, 실리콘 질화물) 사이의 에칭 선택도(예를 들어, 에칭률의 비율)는 약 3 내지 6이다. 제 1 ILD(90)의 물질(예를 들어, 실리콘 산화물)과 제 1 물질(93)(예를 들어, Si) 사이의 에칭 선택도는 약 6 내지 9이다. 제 1 ILD(90)의 물질(예를 들어, 실리콘 산화물)과 제 2 물질(99)(예를 들어, ZrO2) 사이의 에칭 선택도는 약 9 내지 15이다. 다른 피처들 중에서 더 높은 에칭 선택도 및 이중층 구조물을 갖는 이중층 헬멧(92)은 에칭 공정을 견딜 수 있고 하부의 피처에 대한 보호를 제공하여 "숄더 손실" 문제의 발생을 감소시키거나 방지한다.
다음으로, 도 18a 및 도 18b에 도시된 바와 같이, 제 1 ILD(90)의 잔류 부분(90R)을 제거하기 위해 에칭 공정이 수행된다. 에칭 공정은 등방성 에칭 공정일 수 있으며, 제 1 ILD(90)의 물질에 선택적인 에천트를 사용할 수 있다. 일부 실시예에서, 잔류 부분(90R)을 제거하기 위해, 예를 들어, HF, NF3, 이들의 조합 등을 포함하는 에칭 가스를 사용하여 등방성 건식 에칭 공정이 수행될 수 있다. Ar, N2, 이들의 조합 등과 같은 캐리어 가스가 사용되어 에칭 공정의 공정 챔버로 에칭 가스를 운반할 수 있다. 건식 에칭 공정의 압력은 약 수 mTorr 내지 수 Torr, 예를 들어, 2 mTorr 내지 5 Torr일 수 있다. 건식 에칭 공정은 몇 번의 에칭 사이클을 포함할 수 있다. 건식 에칭 공정이 완료된 후, 건식 에칭 공정의 부산물(들)을 제거하기 위해 열 처리가 수행될 수 있다. 제 1 ILD(90)의 잔류 부분(90R)을 제거하기 위한 에칭 공정은 또한 디푸팅 공정(de-footing process)으로 지칭될 수 있다. 잔류 부분(90R)을 제거함으로써, 디푸팅 공정은 개구(104)의 부피를 증가시키고, 이는 결국 개구(104)에 형성된 자기 정렬 소스/드레인 콘택의 부피를 증가시키고, 따라서 유리하게는 자기 정렬 소스/드레인 콘택의 전기 저항을 감소시킨다.
일부 실시예에서, 디푸팅 공정 후, 개구(104)를 세정하기 위해 습식 세정 공정이 수행된다. 습식 세정 공정은 황산 과산화물 혼합물(sulfuric peroxide mixture; SPM) 또는 탈이온(de-ionized; DI)수와 O3의 혼합물을 사용하여 수행될 수 있다. 다음으로, 습식 세정 공정의 부산물(들)을 제거하기 위해, 예를 들어, HCl, H2O2, H2O, 이들의 조합 등을 사용하여 에칭 공정이 수행된다.
다음으로, 도 19a 및 도 19b에서, 장벽 층(105)이 도 18a 및 도 18b의 구조물 위에 컨포멀하게 형성된다. 장벽 층(105)은 티타늄, 티타늄 질화물, 탄탈럼 질화물 등을 포함할 수 있으며, ALD, CVD 등과 같은 적절한 형성 방법을 사용하여 형성될 수 있다. 도 19a에 도시된 바와 같이, 장벽 층(105)은 개구(104)의 측벽 및 바닥을 라이닝하도록 형성된다. 다음으로, 제 2 물질(99)의 상부 표면 위의 부분 및 패턴화된 마스크 층(103)의 상부 표면 위의 부분과 같은 장벽 층(105)의 수평 부분을 제거하기 위해 이방성 에칭 공정이 수행된다. 일부 실시예에서, 이방성 에칭 공정은 또한 소스/드레인 영역(80) 상의 CESL(89)을 제거한다. 다른 실시예에서, CESL(89)을 제거하여 소스/드레인 영역(80)을 노출시키기 위해 이방성 에칭 공정 후에 추가 에칭 공정이 수행된다.
다음으로, 도 20a 및 도 20b에서, 실리사이드 영역(108)이 소스/드레인 영역(80) 위에 형성된다. 실리사이드 영역(108)이 형성되기 전에 개구(104)를 세정하기 위해 사전 세정 공정이 수행될 수 있다. 실리사이드 영역(108)은 실리사이드 또는 저마나이드 영역을 형성하기 위해 소스/드레인 영역(80) 위에 반도체 물질(예를 들어, 실리콘, 게르마늄)과 반응할 수 있는 금속 층(107)(예컨대, 니켈, 코발트, 티타늄, 탄탈럼, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그 합금)을 먼저 성막하고, 그런 다음 열 어닐링 공정을 수행하여 실리사이드 영역(108)을 형성할 수 있다. 일부 실시예에서, 성막된 금속 층(107)의 미반응 부분은 (예를 들어, 열 어닐링 공정 후 에칭 공정에 의해) 제거되므로, 금속 층(107)은 후속 도면에 도시되지 않는다. 영역(108)은 실리사이드 영역으로 지칭되지만, 영역(108)은 또한 저마나이드 영역 또는 실리콘 저마나이드 영역(예를 들어, 실리사이드 및 저마나이드를 포함하는 영역)일 수 있다.
다음으로, 도 21a 및 도 21b에서, 개구(104)를 충전하기 위해 텅스텐, 코발트, 구리 등과 같은 도전성 물질이 형성된다. 다음으로, 제 1 ILD(90)의 상부 표면으로부터 도전성 물질의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행된다. 평탄화 공정은 또한 도시된 실시예에서 유전체 층(101) 및 패턴화된 마스크 층(103)을 제거한다. 개구(104) 내의 도전성 물질의 나머지 부분은 자기 정렬 소스/드레인 콘택(109)을 형성한다. 단순화를 위해, 자기 정렬 소스/드레인 콘택(109)은 또한 소스/드레인 콘택(109)으로 지칭될 수 있다.
다음으로, 도 22에서, 제 1 ILD(90)의 상부 표면 아래로 소스/드레인 콘택(109) 및 장벽 층(105)을 리세싱하기 위해 에칭 공정이 수행된다. 다음으로, 소스/드레인 콘택(109) 및 장벽 층(105)을 리세싱함으로써 형성된 리세스에 유전체 층(111)이 형성된다. 유전체 층(111)은, 예를 들어, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있으며, CVD, PVD, ALD 등에 의해 형성될 수 있다. 제 1 ILD(90)의 상부 표면으로부터 유전체 층(111)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
다음으로, 도 23a에서, 제 2 ILD(113)가 제 1 ILD(90) 위에 형성된다. 제 2 ILD(113)는 제 1 ILD(90)와 동일하거나 유사한 물질로 동일하거나 유사한 형성 방법에 의해 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 다음으로, 개구(114)가 금속 게이트 구조물(97) 위에 형성된다. 개구(114)는 제 2 ILD(113), 제 2 물질(99) 및 제 1 물질(93)을 통해 연장되어 캡핑 층(91)을 노출시킨다. 도 23a 및 도 23b의 개구(114)의 수 및 개구(114)의 위치는 단지 예시를 위한 것이며 제한되지 않는다.
일부 실시예에서, 개구(114)를 형성하기 위해, 2 개의 에칭 공정(예를 들어, 플라즈마 에칭 공정과 같은 이방성 에칭 공정)이 순차적으로 수행된다. 예를 들어, 제 1 에칭 공정은 제 2 물질(99)에 선택적인 (예를 들어, 더 높은 에칭률을 가짐) 제 1 공정 가스를 사용하여 수행될 수 있다. 다시 말해서, 제 2 물질(99)을 제거하기 위해 제 1 에칭 공정이 수행된다. 제 1 에칭 공정이 완료된 후, 제 1 물질(93)에 선택적인 제 2 공정 가스를 사용하여 제 2 에칭 공정이 수행될 수 있다. 다시 말해서, 제 1 물질(93)을 제거하기 위해 제 2 에칭 공정이 수행된다. 일부 실시예에서, 제 1 공정 가스는 BCl3, Cl2 및 캐리어 가스의 혼합물이고, 캐리어 가스는 예를 들어 He, Ne, Ar, Kr 또는 Xe일 수 있다. 일부 실시예에서, 제 2 공정 가스는 HBr, Cl2 및 캐리어 가스의 혼합물이고, 캐리어 가스는 예를 들어 He, Ne, Ar, Kr 또는 Xe일 수 있다. 제 1 에칭 공정과 제 2 에칭 공정 모두에 대해, 금속 게이트 구조물(97)의 숄더 (예를 들어, 상부 코너) 근처의 코너 영역에서 이중층 헬멧(92)의 물질들(예를 들어, ZrO2 또는 Si)과 주변 물질(예를 들어, SiN) 사이에 6보다 큰 에칭 선택도가 달성된다.
도 23a는 개구(114)가 금속 게이트 구조물(97)과 오정렬(예를 들어, 중심에서 벗어남)되는 예를 도시하며, 개구(114)는 또한 하부의 게이트 스페이서(87) 및 CESL(89)을 노출시킨다. 도 23a의 예에서, 개구(114)를 형성하기 위한 에칭 공정으로 인해, 개구(114) 아래의 CESL(89)의 상부 표면(89UB)은 제 2 물질(99)에 의해 커버된 상부 표면(89UA)보다 낮은 것으로 (예를 들어, 기판(50)에 더 가까움) 도시되고, 개구(114) 아래의 유전체 층(111)의 일부가 제거되어 유전체 층(111)은 좌측 상부 코너에서 계단 형상을 갖는 것으로 도시된다. 에칭 공정에 의해 달성된 우수한 에칭 선택도는 노출된 CESL(89L) 및 노출된 유전체 층(111)의 극소량만을 제거하기 때문에, 상부 표면(89UA 및 89UB) 사이의 수직 오프셋과 유전체 층(111)의 좌측 상부 코너에서의 계단 형상은 도 23a에서 과장되어 있음을 이해해야 한다. 다시 말해서, 달성된 우수한 에칭 선택도로 인해, 에칭 공정은 다른 노출된 구조물을 실질적으로 공격하지 않고 개구(114) 아래에 있는 이중층 헬멧(92)의 부분을 제거한다. 그 결과, 금속 게이트 구조물(97)의 상부 코너 근처의 게이트 스페이서(87), CESL(89) 및 장벽 층(105)의 부분이 에칭 공정에 의해 에칭 제거되는 유사한 "숄더 손실" 문제가 방지되거나 감소된다. 따라서, 이중층 헬멧(92)에 의해 달성된 우수한 에칭 선택도는 개구(114)가 자기 정렬 방식으로 형성될 수 있게 하여 개구(114)의 폭(X)(예를 들어, 핀(64)의 세로 축을 따라 측정됨)이 개구(114)의 폭(Y)(도 23b 참조, 예를 들어, 핀(64)의 세로 축에 수직이고 기판(50)의 주 상부 표면에 평행한 방향을 따라 측정됨)보다 클 수 있다. 더 많은 세부 사항이 도 23b를 참조하여 아래에서 논의된다.
도 23b는 FinFET 소자(100)의 일부의 평면도를 도시한다. 단순화를 위해, FinFET 소자(100)의 모든 피처가 도 23b에 도시된 것은 아니다. 또한, 도 23b는 도 23a에 도시되지 않은 추가 개구(114)를 도시한다. 도 23b에 도시된 바와 같이, 개구(114)의 폭(X)은 개구(114)의 폭(Y)보다 크다. 폭(X)에 대한 증가된 치수는 개구(114)의 더 큰 부피를 허용하고, 이는 결국 이후에 형성된 비아(115)(도 25 참조)에 대해 더 큰 부피를 허용한다.
다음으로, 도 24에서, 소스/드레인 콘택(109)을 노출시키기 위해 개구(116)가 형성된다. 개구(116)는 제 2 ILD(113) 및 제 2 ILD(113) 아래의 유전체 층(111)을 통해 연장된다. 도 24의 예에서, 개구(116) 아래의 유전체 층(111)은 완전히 제거된다. 도 24의 개구(116)의 수 및 개구(116)의 위치는 단지 예시를 위한 것이며 제한되지 않는다.
일부 실시예에서, 개구(116)를 형성하기 위해, 카보 하이드로 플루오라이드(예를 들어, CH2F2 또는 CH3F와 같은 CxHyFz) 및 수소(예를 들어, H2)를 포함하는 공정 가스를 사용하여 에칭 공정(예를 들어, 플라즈마 에칭 공정과 같은 이방성 에칭 공정)이 수행된다. 일부 실시예에서, 개구(116)를 형성하기 위해, 다수의 에칭 사이클을 포함하는 에칭 공정이 수행되며, 여기서 각각의 에칭 사이클에서, CxHyFz 및 H2를 포함하는 공정 가스를 사용하는 제 1 플라즈마 공정(예를 들어, 에칭 공정)이 펄싱 플라즈마 조건에서 수행되고, 이어서 H2 플라즈마를 사용하여 제 2 플라즈마 공정(예를 들어, 후 처리 공정)이 수행된다. 소스/드레인 콘택(109)의 숄더(예를 들어, 상부 코너) 근처의 코너 영역에서 유전체 층(111)의 물질(예를 들어, SiN)과 이중층 헬멧(92)의 물질들(예를 들어, ZrO2 및 Si) 사이에서 6보다 큰 높은 에칭 선택도가 달성된다. 달성된 우수한 에칭 선택도는 개구(116)가 자기 정렬 방식으로 형성될 수 있게 한다.
다음으로, 도 25에서, 개구(114 및 116)를 충전하기 위해 도전성 물질(115)이 형성된다. 도전성 물질(115)은, 예를 들어, 루테늄, 텅스텐 등일 수 있으며, PVD, CVD, ALD 등에 의해 형성될 수 있다. 도전성 물질(115)이 형성된 후, 도전성 물질(115)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행된다. 평탄화 공정 후, 제 1 ILD(90), 제 2 물질(99), 유전체 층(111) 및 도전성 물질(115)은 동일 평면 상에 있는 상부 표면을 갖는다. 개구(114 및 116) 내의 도전성 물질(115)의 나머지 부분은 비아(115)를 형성한다. 도 25의 예에서, 금속 게이트 구조물(97) 위의 비아(115)는 캡핑 층(91)과 접촉(예를 들어, 물리적으로 접촉)하고, 캡핑 층(91)을 통해 금속 게이트 구조물(97)에 전기적으로 결합된다. 소스/드레인 콘택(109) 위의 비아(115)는 소스/드레인 콘택(109)과 접촉(예를 들어, 물리적으로 접촉)한다.
다음으로, 도 26에서, 이중층 헬멧(92)은 제거되어 제 1 ILD(90)에 리세스(118)를 형성한다. 일부 실시예에서, 이중층 헬멧(92)을 제거하기 위해, 이중층 헬멧(92)의 물질들(예를 들어, ZrO2, Si)에 선택적인 에칭 가스를 사용하여 에칭 공정이 수행된다. 예를 들어, 10보다 큰 에칭 선택도가 HBr, Cl2, CH4, BCl3, Ar 또는 이들의 조합을 포함하는 에칭 가스를 사용하여 달성된다. 예를 들어, 에칭 가스는 HBr, BCl3, Ar의 혼합물, HBr, Cl2, BCl3, Ar의 혼합물, 또는 Cl2, BCl3, CH4, Ar의 혼합물일 수 있다. 에칭 공정은 주변 구조물의 물질들(예를 들어, Ru, W, SiN 또는 SiO)을 실질적으로 공격하지 않고 이중층 헬멧(92)을 선택적으로 제거한다.
다음으로, 도 27에서, 도 26의 리세스(118)를 충전하기 위해 로우-k 유전체 물질(119)(예를 들어, 약 3.9보다 작은 유전 상수 또는 더 작은 유전 상수를 가짐)이 형성된다. 리세스(118) 외부에 있는 로우-k 유전체 물질(119)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 다시 말해서, 이중층 헬멧(92)은 이중층 헬멧(92)의 물질의 k 값보다 작은 k 값 또는 이중층 헬멧(92)의 물질의 평균 k 값보다 작은 k 값을 갖는 로우-k 유전체 물질(119)로 대체된다. 로우-k 유전체 물질(119)은, 예를 들어, 탄소 도핑된 산화물, 다공성 탄소 도핑된 실리콘 이산화물 등일 수 있으며, CVD, ALD 등에 의해 형성될 수 있다. 유리하게도, 로우-k 유전체 물질(119)은 형성된 소자의 RC 지연을 감소시킬 수 있다.
추가 처리가 FinFET 소자(100)의 제조를 완료하기 위해 도 27의 처리를 뒤따를 수 있다. 예를 들어, 복수의 유전체 층 및 유전체 층 내의 도전성 피처(예를 들어, 비아, 도전성 라인)를 포함하는 상호 연결 구조물이 도 27의 구조물 위에 형성되어 전기적 컴포넌트를 상호 연결하여 기능 회로를 형성한다. 여기에서 세부 사항은 논의되지 않는다.
실시예들은 장점을 달성할 수 있다. 예를 들어, 본 개시는 자기 정렬 소스/드레인 콘택을 형성할 때 "숄더 손실" 문제를 감소시키거나 방지하기 위해 게이트 구조물 위에 이중층 헬멧을 사용하므로, 게이트 구조물과 소스/드레인 영역 사이의 전기적 단락을 방지한다. 이중층 헬멧에 의해 제공되는 우수한 에칭 선택도로 인해, 게이트 구조물 위의 비아와 자기 정렬 소스/드레인 콘택 위의 비아가 또한 자기 정렬 방식으로 형성될 수 있다. 이중층 헬멧을 로우-k 유전체 물질로 대체함으로써, 형성된 소자의 RC 지연은 감소된다.
도 28은 일부 실시예에 따른 반도체 소자를 제조하는 방법의 흐름도를 도시한다. 도 28에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법 중 하나의 예일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형들, 대안들 및 수정들을 인식할 것이다. 예를 들어, 도 28에 도시된 바와 같은 다양한 단계들이 추가, 제거, 교체, 재배열 및 반복될 수 있다.
도 28을 참조하면, 블록(1010)에서, 금속 게이트 구조물이 기판 위로 돌출된 핀 위에 형성되고, 여기서 금속 게이트 구조물은 층간 유전체(ILD) 층에 의해 둘러싸여 있으며, 게이트 스페이서가 금속 게이트 구조물의 양 측벽들을 따라 연장된다. 블록(1020)에서, 금속 게이트 구조물 및 게이트 스페이서는 기판으로부터 원위에 있는(distal) ILD 층의 상부 표면 아래로 리세싱된다. 블록(1030)에서, 리세싱 후, 제 1 물질이 금속 게이트 구조물 및 게이트 스페이서 위에 형성된다. 블록(1040)에서, 제 2 물질이 제 1 물질 위에 형성되고, 여기서 제 2 물질의 상부 표면은 ILD 층의 상부 표면과 동일한 높이에 있다. 블록(1050)에서, 금속 게이트 구조물의 제 1 측면에서 소스/드레인 영역을 노출시키는 개구를 형성하기 위해 금속 게이트 구조물에 인접한 ILD 층의 제 1 부분이 제거된다.
일 실시예에서, 반도체 소자를 형성하는 방법은: 기판 위로 돌출된 핀 위에 금속 게이트 구조물을 형성하는 단계 - 금속 게이트 구조물은 층간 유전체(ILD) 층에 의해 둘러싸여 있으며, 게이트 스페이서가 금속 게이트 구조물의 양 측벽들을 따라 연장됨 - ; 기판으로부터 원위에 있는 ILD 층의 상부 표면 아래로 금속 게이트 구조물 및 게이트 스페이서를 리세싱하는 단계; 리세싱하는 단계 후, 금속 게이트 구조물 및 게이트 스페이서 위에 제 1 물질을 형성하는 단계; 제 1 물질 위에 제 2 물질을 형성하는 단계 - 제 2 물질의 상부 표면은 ILD 층의 상부 표면과 동일한 높이에 있음 - ; 및 금속 게이트 구조물의 제 1 측면에서 소스/드레인 영역을 노출시키는 개구를 형성하기 위해 금속 게이트 구조물에 인접한 ILD 층의 제 1 부분을 제거하는 단계를 포함한다. 일 실시예에서, ILD 층의 제 1 부분을 제거하는 단계는 에칭 공정을 수행하는 단계를 포함하고, 제 1 물질은 에칭 공정에 대한 제 1 에칭률을 가지며, 제 2 물질은 에칭 공정에 대한 제 2 에칭률을 가지며, 제 2 에칭률은 제 1 에칭률보다 작다. 일 실시예에서, 제 1 물질은 실리콘을 포함하고, 제 2 물질은 금속 산화물을 포함한다. 일 실시예에서, 제 1 물질은 실리콘 또는 실리콘 탄화물이고, 제 2 물질은 지르코늄 산화물 또는 알루미늄 산화물이다. 일 실시예에서, ILD 층의 제 1 부분을 제거하는 단계는 플루오르화 탄소를 포함하는 에칭 가스를 사용하여 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 금속 게이트 구조물 및 게이트 스페이서를 리세싱하는 단계는: 제 1 에칭 공정을 사용하여 금속 게이트 구조물을 에치백하는 단계; 금속 게이트 구조물을 에치백하는 단계 후, 제 2 에칭 공정을 사용하여 게이트 스페이서를 리세싱하는 단계; 및 게이트 스페이서를 리세싱하는 단계 후, 제 3 에칭 공정을 사용하여 금속 게이트 구조물을 다시 에치백하는 단계를 포함하고, 제 3 에칭 공정 후, 기판으로부터 원위에 있는 금속 게이트 구조물의 상부 표면은 기판으로부터 원위에 있는 게이트 스페이서의 상부 표면보다 기판에 더 가깝다. 일 실시예에서, 방법은 제 3 에칭 공정 후 및 제 1 물질을 형성하는 단계 전에, 금속 게이트 구조물의 상부 표면 상에 캡핑 층을 형성하는 단계를 더 포함한다. 일 실시예에서, 금속 게이트 구조물 및 게이트 스페이서를 리세싱하는 단계는 ILD 층에 리세스를 형성하고, 리세스는 게이트 스페이서와 ILD 층 사이에 배치된 콘택 에칭 정지 층(CESL)을 노출시키며, 제 1 물질을 형성하는 단계는: 리세스를 제 1 물질로 충전하는 단계; 리세스를 충전한 후, 평탄화 공정을 수행하는 단계; 및 평탄화 공정 후, CESL을 노출시키기 위해 리세스에서 제 1 물질의 상부 부분을 제거하는 단계를 포함한다. 일 실시예에서, 제 2 물질을 형성하는 단계는: 제 1 물질의 상부 부분을 제거하는 단계 후, ILD 층의 상부 표면 아래로 CESL의 상부 표면을 리세싱하는 단계; 및 제 1 물질의 상부 표면, 게이트 스페이서의 상부 표면 및 CESL의 상부 표면 위에 제 2 물질을 형성하는 단계를 포함한다. 일 실시예에서, 방법은 ILD 층의 제 1 부분을 제거하는 단계 후, 소스/드레인 영역 위에 있고 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택을 형성하기 위해 개구를 제 1 도전성 물질로 충전하는 단계를 포함한다. 일 실시예에서, 방법은 개구를 충전하는 단계 후: 소스/드레인 콘택의 상부 부분을 유전체 물질로 대체하는 단계; 금속 게이트 구조물 위에 제 1 개구를 형성하는 단계 - 제 1 개구는 제 1 물질 및 제 2 물질을 통해 연장됨 - ; 유전체 물질의 적어도 일부를 제거함으로써 소스/드레인 콘택 위에 제 2 개구를 형성하는 단계 - 제 2 개구는 소스/드레인 콘택을 노출시킴 - ; 및 제 1 개구 및 제 2 개구를 제 2 도전성 물질로 충전하는 단계를 더 포함한다. 일 실시예에서, 방법은 제 1 개구 및 제 2 개구를 충전하는 단계 후, 제 1 물질 및 제 2 물질의 나머지 부분을 로우-k 유전체 물질로 대체하는 단계를 더 포함한다.
일 실시예에서, 반도체 소자를 형성하는 방법은: 게이트 구조를 둘러싸는 유전체 층의 상부 표면 아래로 게이트 구조물을 리세싱하는 단계; 게이트 구조물을 리세싱하는 단계 후, 유전체 층의 상부 표면 아래로 게이트 구조물의 측벽 상의 게이트 스페이서를 리세싱하는 단계 - 게이트 스페이서를 리세싱하는 단계는 유전체 층과 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽을 노출시킴 - ; 리세싱된 게이트 구조물 및 리세싱된 게이트 스페이서 위에 그리고 CESL의 측벽 사이에 제 1 물질을 형성하는 단계 - 제 1 물질의 상부 표면은 유전체 층의 상부 표면으로부터 리세싱됨 - ; 제 1 물질 위에 제 1 물질과 상이한 제 2 물질을 형성하는 단계 - 제 2 물질의 상부 표면은 유전체 층의 상부 표면과 동일한 높이에 있음 - ; 유전체 층의 일부를 에칭함으로써 게이트 구조물에 인접한 유전체 층에 개구를 형성하는 단계 - 개구는 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 - ; 및 소스/드레인 콘택을 형성하기 위해 개구를 제 1 도전성 물질로 충전하는 단계를 포함한다. 일 실시예에서, 방법은 제 1 물질을 형성하는 단계 후 및 제 2 물질을 형성하는 단계 전에: 유전체 층의 상부 표면 아래로 CESL을 리세싱하는 단계를 더 포함하고, 제 2 물질은 CESL의 상부 표면 및 제 1 물질의 상부 표면 위에 형성된다. 일 실시예에서, 개구를 형성하는 단계는: 제 2 물질 및 유전체 층 위에 패턴화된 마스크 층을 형성하는 단계 - 패턴화된 마스크 층의 개구는 소스/드레인 영역 및 제 2 물질의 적어도 일부 바로 위에 있음 - ; 및 패턴화된 마스크 층을 에칭 마스크로 사용하여 에칭 공정을 수행하는 단계 - 에칭 공정은 유전체 층에 선택적인 에천트를 사용함 - 를 포함한다. 일 실시예에서, 방법은 개구를 충전하는 단계 후: 리세싱된 게이트 구조물 위의 유전체 층에 리세스를 형성하는 단계를 더 포함하고, 리세스를 형성하는 단계는: 제 2 물질에 선택적인 제 1 에천트를 사용하여 제 1 에칭 공정을 수행하는 단계; 및 제 1 물질에 선택적인 제 2 에천트를 사용하여 제 2 에칭 공정을 수행하는 단계; 및 게이트 구조물 위에 있고 게이트 구조물에 전기적으로 결합되는 비아를 형성하기 위해 리세스를 제 2 도전성 물질로 충전하는 단계를 포함한다. 일 실시예에서, 방법은 리세스를 충전하는 단계 후: 제 1 물질 및 제 2 물질을 제거하는 단계; 및 제거된 제 1 물질 및 제거된 제 2 물질에 의해 남겨진 공극을 로우-k 유전체 물질을 사용하여 충전하는 단계를 더 포함한다.
일 실시예에서, 반도체 소자를 형성하는 방법은: 기판 위로 돌출된 핀 위에 게이트 구조물을 형성하는 단계 - 게이트 구조물은 유전체 층에 의해 둘러싸여 있음 - ; 유전체 층의 상부 표면 아래로 게이트 구조물 및 게이트 구조물의 게이트 스페이서를 리세싱하는 단계 - 리세싱하는 단계 후, 유전체 층과 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽이 노출됨 - ; 리세싱하는 단계 후, 게이트 구조물 및 게이트 스페이서 상에 제 1 물질을 형성함으로써 CESL의 측벽 사이의 리세스를 부분적으로 충전하는 단계; 제 1 물질을 형성하는 단계 후, 유전체 층의 상부 표면 아래로 CESL을 리세싱하는 단계; CESL을 리세싱하는 단계 후, 제 1 물질 및 CESL 상에 제 1 물질과 상이한 제 2 물질을 형성함으로써 리세스를 충전하는 단계; 및 제 2 물질을 형성하는 단계 후, 게이트 구조물에 인접한 유전체 층에 개구를 형성하기 위해 유전체 층을 에칭하는 단계 - 개구는 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 - 를 포함한다. 일 실시예에서, 방법은 소스/드레인 콘택을 형성하기 위해 개구를 도전성 물질로 충전하는 단계를 더 포함한다. 일 실시예에서, 제 1 물질은 실리콘이고, 제 2 물질은 금속 산화물이다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 소자를 형성하는 방법에 있어서,
기판 위로 돌출된 핀 위에 금속 게이트 구조물을 형성하는 단계 - 상기 금속 게이트 구조물은 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있으며, 게이트 스페이서가 상기 금속 게이트 구조물의 양 측벽들을 따라 연장됨 - ;
상기 기판으로부터 원위에 있는(distal) 상기 ILD 층의 상부 표면 아래로 상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계;
상기 리세싱하는 단계 이후, 상기 금속 게이트 구조물 위에 그리고 상기 게이트 스페이서 위에 제 1 물질을 형성하는 단계;
상기 제 1 물질 위에 제 2 물질을 형성하는 단계 - 상기 제 2 물질의 상부 표면은 상기 ILD 층의 상부 표면과 동일한 높이에 있음 - ; 및
상기 금속 게이트 구조물의 제 1 측에서 소스/드레인 영역을 노출시키는 개구를 형성하기 위해 상기 금속 게이트 구조물에 인접한 상기 ILD 층의 제 1 부분을 제거하는 단계
를 포함하는 반도체 소자를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 ILD 층의 제 1 부분을 제거하는 단계는 에칭 공정을 수행하는 단계를 포함하고,
상기 제 1 물질은 상기 에칭 공정에 대한 제 1 에칭률을 갖고,
상기 제 2 물질은 상기 에칭 공정에 대한 제 2 에칭률을 가지며,
상기 제 2 에칭률은 상기 제 1 에칭률보다 작은 것인, 반도체 소자를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제 1 물질은 실리콘을 포함하고,
상기 제 2 물질은 금속 산화물을 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제 1 물질은 실리콘 또는 실리콘 탄화물이고,
상기 제 2 물질은 지르코늄 산화물 또는 알루미늄 산화물인 것인, 반도체 소자를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 ILD 층의 제 1 부분을 제거하는 단계는 플루오르화 탄소를 포함하는 에칭 가스를 사용하여 상기 에칭 공정을 수행하는 단계를 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계는:
제 1 에칭 공정을 사용하여 상기 금속 게이트 구조물을 에치백하는 단계;
상기 금속 게이트 구조물을 에치백하는 단계 후, 제 2 에칭 공정을 사용하여 상기 게이트 스페이서를 리세싱하는 단계; 및
상기 게이트 스페이서를 리세싱하는 단계 후, 제 3 에칭 공정을 사용하여 상기 금속 게이트 구조물을 다시 에치백하는 단계
를 포함하고,
상기 제 3 에칭 공정 후, 상기 기판으로부터 원위에 있는 상기 금속 게이트 구조물의 상부 표면은 상기 기판으로부터 원위에 있는 상기 게이트 스페이서의 상부 표면보다 상기 기판에 더 가까운 것인, 반도체 소자를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제 3 에칭 공정 후에 그리고 상기 제 1 물질을 형성하는 단계 전에, 상기 금속 게이트 구조물의 상부 표면 상에 캡핑 층을 형성하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계는 상기 ILD 층에 리세스를 형성하고,
상기 리세스는 상기 게이트 스페이서와 상기 ILD 층 사이에 배치된 콘택 에칭 정지 층(contact etch stop layer; CESL)을 노출시키며,
상기 제 1 물질을 형성하는 단계는:
상기 리세스를 상기 제 1 물질로 충전하는 단계;
상기 리세스를 충전하는 단계 후, 평탄화 공정을 수행하는 단계; 및
상기 평탄화 공정 후, 상기 CESL을 노출시키기 위해 상기 리세스에서 상기 제 1 물질의 상부 부분을 제거하는 단계
를 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제 2 물질을 형성하는 단계는:
상기 제 1 물질의 상부 부분을 제거하는 단계 후, 상기 ILD 층의 상부 표면 아래로 상기 CESL의 상부 표면을 리세싱하는 단계; 및
상기 제 1 물질의 상부 표면 위에, 상기 게이트 스페이서의 상부 표면 위에, 그리고 상기 CESL의 상부 표면 위에 상기 제 2 물질을 형성하는 단계
를 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 ILD 층의 제 1 부분을 제거하는 단계 후, 상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택을 형성하기 위해 상기 개구를 제 1 도전성 물질로 충전하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 개구를 충전하는 단계 후:
상기 소스/드레인 콘택의 상부 부분을 유전체 물질로 대체하는 단계;
상기 금속 게이트 구조물 위에 제 1 개구를 형성하는 단계 - 상기 제 1 개구는 상기 제 1 물질 및 상기 제 2 물질을 통해 연장됨 - ;
상기 유전체 물질의 적어도 일부를 제거함으로써 상기 소스/드레인 콘택 위에 제 2 개구를 형성하는 단계 - 상기 제 2 개구는 상기 소스/드레인 콘택을 노출시킴 - ; 및
상기 제 1 개구 및 상기 제 2 개구를 제 2 도전성 물질로 충전하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제 1 개구 및 상기 제 2 개구를 충전하는 단계 후, 상기 제 1 물질과 상기 제 2 물질의 나머지 부분들을 로우-k 유전체 물질로 대체하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 13. 반도체 소자를 형성하는 방법에 있어서,
게이트 구조물을 둘러싸는 유전체 층의 상부 표면 아래로 상기 게이트 구조물을 리세싱하는 단계;
상기 게이트 구조물을 리세싱하는 단계 후, 상기 유전체 층의 상부 표면 아래로 상기 게이트 구조물의 측벽들 상의 게이트 스페이서를 리세싱하는 단계 - 상기 게이트 스페이서를 리세싱하는 단계는 상기 유전체 층과 상기 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽들을 노출시킴 - ;
상기 리세싱된 게이트 구조물 위에, 상기 리세싱된 게이트 스페이서 위에, 그리고 상기 CESL의 측벽들 사이에 제 1 물질을 형성하는 단계 - 상기 제 1 물질의 상부 표면은 상기 유전체 층의 상부 표면으로부터 리세싱됨 - ;
상기 제 1 물질 위에 상기 제 1 물질과는 상이한 제 2 물질을 형성하는 단계 - 상기 제 2 물질의 상부 표면은 상기 유전체 층의 상부 표면과 동일한 높이에 있음 - ;
상기 유전체 층의 일부를 에칭함으로써 상기 게이트 구조물에 인접하여 상기 유전체 층에 개구를 형성하는 단계 - 상기 개구는 상기 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 - ; 및
소스/드레인 콘택을 형성하기 위해 상기 개구를 제 1 도전성 물질로 충전하는 단계
를 포함하는 반도체 소자를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제 1 물질을 형성하는 단계 후에 그리고 상기 제 2 물질을 형성하는 단계 전에:
상기 유전체 층의 상부 표면 아래로 상기 CESL을 리세싱하는 단계
를 더 포함하고,
상기 제 2 물질은 상기 CESL의 상부 표면 위에 그리고 상기 제 1 물질의 상부 표면 위에 형성되는 것인, 반도체 소자를 형성하는 방법.
실시예 15. 실시예 13에 있어서,
상기 개구를 형성하는 단계는:
상기 제 2 물질 위에 그리고 상기 유전체 층 위에 패턴화된 마스크 층을 형성하는 단계 - 상기 패턴화된 마스크 층의 개구는 상기 소스/드레인 영역 및 상기 제 2 물질의 적어도 일부 바로 위에 있음 - ; 및
상기 패턴화된 마스크 층을 에칭 마스크로서 사용하여 에칭 공정을 수행하는 단계 - 상기 에칭 공정은 상기 유전체 층에 선택적인 에천트를 사용함 -
를 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 16. 실시예 13에 있어서,
상기 개구를 충전하는 단계 후:
상기 리세싱된 게이트 구조물 위의 상기 유전체 층에 리세스를 형성하는 단계
를 더 포함하고,
상기 리세스를 형성하는 단계는:
상기 제 2 물질에 선택적인 제 1 에천트를 사용하여 제 1 에칭 공정을 수행하는 단계; 및
상기 제 1 물질에 선택적인 제 2 에천트를 사용하여 제 2 에칭 공정을 수행하는 단계; 및
상기 게이트 구조물 위에 있고 상기 게이트 구조물에 전기적으로 결합되는 비아를 형성하기 위해 상기 리세스를 제 2 도전성 물질로 충전하는 단계
를 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 리세스를 충전하는 단계 후:
상기 제 1 물질 및 상기 제 2 물질을 제거하는 단계; 및
상기 제거된 제 1 물질 및 상기 제거된 제 2 물질에 의해 남겨진 공극을 로우-k 유전체 물질을 사용하여 충전하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 18. 반도체 소자를 형성하는 방법에 있어서,
기판 위로 돌출된 핀 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 유전체 층에 의해 둘러싸여 있음 - ;
상기 유전체 층의 상부 표면 아래로 상기 게이트 구조물 및 상기 게이트 구조물의 게이트 스페이서를 리세싱하는 단계 - 상기 리세싱하는 단계 후, 상기 유전체 층과 상기 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽들이 노출됨 - ;
상기 리세싱하는 단계 후, 상기 게이트 구조물 및 상기 게이트 스페이서 상에 제 1 물질을 형성함으로써 상기 CESL의 측벽들 사이의 리세스를 부분적으로 충전하는 단계;
상기 제 1 물질을 형성하는 단계 후, 상기 유전체 층의 상부 표면 아래로 상기 CESL을 리세싱하는 단계;
상기 CESL을 리세싱하는 단계 후, 상기 제 1 물질 상에 그리고 상기 CESL 상에 상기 제 1 물질과는 상이한 제 2 물질을 형성함으로써 상기 리세스를 충전하는 단계; 및
상기 제 2 물질을 형성하는 단계 후, 상기 게이트 구조물에 인접하여 상기 유전체 층에 개구를 형성하기 위해 상기 유전체 층을 에칭하는 단계 - 상기 개구는 상기 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 -
를 포함하는 반도체 소자를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
소스/드레인 콘택을 형성하기 위해 상기 개구를 도전성 물질로 충전하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.
실시예 20. 실시예 18에 있어서,
상기 제 1 물질은 실리콘이고,
상기 제 2 물질은 금속의 산화물인 것인, 반도체 소자를 형성하는 방법.

Claims (10)

  1. 반도체 소자를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀 위에 금속 게이트 구조물을 형성하는 단계 - 상기 금속 게이트 구조물은 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있으며, 게이트 스페이서가 상기 금속 게이트 구조물의 양 측벽들을 따라 연장됨 - ;
    상기 기판으로부터 원위에 있는(distal) 상기 ILD 층의 상부 표면 아래로 상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계;
    상기 리세싱하는 단계 이후, 상기 금속 게이트 구조물 위에 그리고 상기 게이트 스페이서 위에 제 1 물질을 형성하는 단계;
    상기 제 1 물질 위에 제 2 물질을 형성하는 단계 - 상기 제 2 물질의 상부 표면은 상기 ILD 층의 상부 표면과 동일한 높이에 있음 - ; 및
    상기 금속 게이트 구조물의 제 1 측에서 소스/드레인 영역을 노출시키는 개구를 형성하기 위해 상기 금속 게이트 구조물에 인접한 상기 ILD 층의 제 1 부분을 제거하는 단계
    를 포함하는 반도체 소자를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 ILD 층의 제 1 부분을 제거하는 단계는 에칭 공정을 수행하는 단계를 포함하고,
    상기 제 1 물질은 상기 에칭 공정에 대한 제 1 에칭률을 갖고,
    상기 제 2 물질은 상기 에칭 공정에 대한 제 2 에칭률을 가지며,
    상기 제 2 에칭률은 상기 제 1 에칭률보다 작은 것인, 반도체 소자를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계는:
    제 1 에칭 공정을 사용하여 상기 금속 게이트 구조물을 에치백하는 단계;
    상기 금속 게이트 구조물을 에치백하는 단계 후, 제 2 에칭 공정을 사용하여 상기 게이트 스페이서를 리세싱하는 단계; 및
    상기 게이트 스페이서를 리세싱하는 단계 후, 제 3 에칭 공정을 사용하여 상기 금속 게이트 구조물을 다시 에치백하는 단계
    를 포함하고,
    상기 제 3 에칭 공정 후, 상기 기판으로부터 원위에 있는 상기 금속 게이트 구조물의 상부 표면은 상기 기판으로부터 원위에 있는 상기 게이트 스페이서의 상부 표면보다 상기 기판에 더 가까운 것인, 반도체 소자를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 금속 게이트 구조물 및 상기 게이트 스페이서를 리세싱하는 단계는 상기 ILD 층에 리세스를 형성하고,
    상기 리세스는 상기 게이트 스페이서와 상기 ILD 층 사이에 배치된 콘택 에칭 정지 층(contact etch stop layer; CESL)을 노출시키며,
    상기 제 1 물질을 형성하는 단계는:
    상기 리세스를 상기 제 1 물질로 충전하는 단계;
    상기 리세스를 충전하는 단계 후, 평탄화 공정을 수행하는 단계; 및
    상기 평탄화 공정 후, 상기 CESL을 노출시키기 위해 상기 리세스에서 상기 제 1 물질의 상부 부분을 제거하는 단계
    를 포함하는 것인, 반도체 소자를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 ILD 층의 제 1 부분을 제거하는 단계 후, 상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택을 형성하기 위해 상기 개구를 제 1 도전성 물질로 충전하는 단계
    를 더 포함하는 반도체 소자를 형성하는 방법.
  6. 반도체 소자를 형성하는 방법에 있어서,
    게이트 구조물을 둘러싸는 유전체 층의 상부 표면 아래로 상기 게이트 구조물을 리세싱하는 단계;
    상기 게이트 구조물을 리세싱하는 단계 후, 상기 유전체 층의 상부 표면 아래로 상기 게이트 구조물의 측벽들 상의 게이트 스페이서를 리세싱하는 단계 - 상기 게이트 스페이서를 리세싱하는 단계는 상기 유전체 층과 상기 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽들을 노출시킴 - ;
    상기 리세싱된 게이트 구조물 위에, 상기 리세싱된 게이트 스페이서 위에, 그리고 상기 CESL의 측벽들 사이에 제 1 물질을 형성하는 단계 - 상기 제 1 물질의 상부 표면은 상기 유전체 층의 상부 표면으로부터 리세싱됨 - ;
    상기 제 1 물질 위에 상기 제 1 물질과는 상이한 제 2 물질을 형성하는 단계 - 상기 제 2 물질의 상부 표면은 상기 유전체 층의 상부 표면과 동일한 높이에 있음 - ;
    상기 유전체 층의 일부를 에칭함으로써 상기 게이트 구조물에 인접하여 상기 유전체 층에 개구를 형성하는 단계 - 상기 개구는 상기 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 - ; 및
    소스/드레인 콘택을 형성하기 위해 상기 개구를 제 1 도전성 물질로 충전하는 단계
    를 포함하는 반도체 소자를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 물질을 형성하는 단계 후에 그리고 상기 제 2 물질을 형성하는 단계 전에:
    상기 유전체 층의 상부 표면 아래로 상기 CESL을 리세싱하는 단계
    를 더 포함하고,
    상기 제 2 물질은 상기 CESL의 상부 표면 위에 그리고 상기 제 1 물질의 상부 표면 위에 형성되는 것인, 반도체 소자를 형성하는 방법.
  8. 제 6 항에 있어서,
    상기 개구를 형성하는 단계는:
    상기 제 2 물질 위에 그리고 상기 유전체 층 위에 패턴화된 마스크 층을 형성하는 단계 - 상기 패턴화된 마스크 층의 개구는 상기 소스/드레인 영역 및 상기 제 2 물질의 적어도 일부 바로 위에 있음 - ; 및
    상기 패턴화된 마스크 층을 에칭 마스크로서 사용하여 에칭 공정을 수행하는 단계 - 상기 에칭 공정은 상기 유전체 층에 선택적인 에천트를 사용함 -
    를 포함하는 것인, 반도체 소자를 형성하는 방법.
  9. 제 6 항에 있어서,
    상기 개구를 충전하는 단계 후:
    상기 리세싱된 게이트 구조물 위의 상기 유전체 층에 리세스를 형성하는 단계
    를 더 포함하고,
    상기 리세스를 형성하는 단계는:
    상기 제 2 물질에 선택적인 제 1 에천트를 사용하여 제 1 에칭 공정을 수행하는 단계; 및
    상기 제 1 물질에 선택적인 제 2 에천트를 사용하여 제 2 에칭 공정을 수행하는 단계; 및
    상기 게이트 구조물 위에 있고 상기 게이트 구조물에 전기적으로 결합되는 비아를 형성하기 위해 상기 리세스를 제 2 도전성 물질로 충전하는 단계
    를 포함하는 것인, 반도체 소자를 형성하는 방법.
  10. 반도체 소자를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 유전체 층에 의해 둘러싸여 있음 - ;
    상기 유전체 층의 상부 표면 아래로 상기 게이트 구조물 및 상기 게이트 구조물의 게이트 스페이서를 리세싱하는 단계 - 상기 리세싱하는 단계 후, 상기 유전체 층과 상기 게이트 스페이서 사이에 배치된 콘택 에칭 정지 층(CESL)의 측벽들이 노출됨 - ;
    상기 리세싱하는 단계 후, 상기 게이트 구조물 및 상기 게이트 스페이서 상에 제 1 물질을 형성함으로써 상기 CESL의 측벽들 사이의 리세스를 부분적으로 충전하는 단계;
    상기 제 1 물질을 형성하는 단계 후, 상기 유전체 층의 상부 표면 아래로 상기 CESL을 리세싱하는 단계;
    상기 CESL을 리세싱하는 단계 후, 상기 제 1 물질 상에 그리고 상기 CESL 상에 상기 제 1 물질과는 상이한 제 2 물질을 형성함으로써 상기 리세스를 충전하는 단계; 및
    상기 제 2 물질을 형성하는 단계 후, 상기 게이트 구조물에 인접하여 상기 유전체 층에 개구를 형성하기 위해 상기 유전체 층을 에칭하는 단계 - 상기 개구는 상기 게이트 구조물에 인접한 소스/드레인 영역을 노출시킴 -
    를 포함하는 반도체 소자를 형성하는 방법.
KR1020210090963A 2021-03-10 2021-07-12 핀 전계 효과 트랜지스터 소자 및 방법 KR20220127119A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163159001P 2021-03-10 2021-03-10
US63/159,001 2021-03-10
US17/320,971 US20220293742A1 (en) 2021-03-10 2021-05-14 Fin field-effect transistor device and method
US17/320,971 2021-05-14

Publications (1)

Publication Number Publication Date
KR20220127119A true KR20220127119A (ko) 2022-09-19

Family

ID=83005685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210090963A KR20220127119A (ko) 2021-03-10 2021-07-12 핀 전계 효과 트랜지스터 소자 및 방법

Country Status (5)

Country Link
US (1) US20220293742A1 (ko)
KR (1) KR20220127119A (ko)
CN (1) CN115084018A (ko)
DE (1) DE102021113053A1 (ko)
TW (1) TWI806103B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942329B2 (en) * 2021-07-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Formation method of semiconductor device with dielectric isolation structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928048B2 (en) 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US8906754B2 (en) 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US9070711B2 (en) 2013-08-02 2015-06-30 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US9780193B2 (en) 2015-10-27 2017-10-03 United Microelectronics Corporation Device with reinforced metal gate spacer and method of fabricating
US10157988B1 (en) * 2017-07-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dual spacers and method for forming the same
US20190378722A1 (en) 2018-06-07 2019-12-12 Globalfoundries Inc. Semiconductor device with improved gate-source/drain metallization isolation
US10868184B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US10714342B2 (en) * 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US11101385B2 (en) * 2018-09-19 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with air gap and method for forming the same
US11043594B2 (en) * 2019-03-26 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low parasitic resistance contact structure

Also Published As

Publication number Publication date
US20220293742A1 (en) 2022-09-15
TWI806103B (zh) 2023-06-21
DE102021113053A1 (de) 2022-09-15
TW202236392A (zh) 2022-09-16
CN115084018A (zh) 2022-09-20

Similar Documents

Publication Publication Date Title
KR102281560B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법
TWI777224B (zh) 半導體裝置及其形成方法
KR20210110548A (ko) 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법
CN109427889B (zh) 鳍式场效应晶体管器件和方法
CN113889532A (zh) 半导体器件及其形成方法
US11901441B2 (en) Fin field-effect transistor and method of forming the same
TWI806103B (zh) 形成半導體裝置的方法
US11978801B2 (en) Fin field-effect transistor device and method of forming the same
KR20230130510A (ko) 금속 게이트 구조물 및 그 형성 방법
US11682675B2 (en) Fin field-effect transistor device and method
KR102429741B1 (ko) 요형 프로파일의 컨택 플러그를 가진 핀 전계 효과 트랜지스터 디바이스
TWI832140B (zh) 半導體元件的形成方法
TWI808729B (zh) 半導體裝置的形成方法
KR102569147B1 (ko) 다층 절연 필름 스택
KR102284475B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
KR20210053156A (ko) 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법
CN115472567A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal