KR102429741B1 - 요형 프로파일의 컨택 플러그를 가진 핀 전계 효과 트랜지스터 디바이스 - Google Patents

요형 프로파일의 컨택 플러그를 가진 핀 전계 효과 트랜지스터 디바이스 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은 기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계; 게이트 구조물의 대향측 상의 핀 위에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성하는 단계; 제 1 유전체 층 및 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하는 단계 - 여기서, 개구는 하부의 전기 도전성 피처를 노출시킴 - ; 제 1 에칭 공정을 수행한 후, 기판에 근접한 개구의 하부 부분을 확대하기 위해 제 2 에칭 공정을 수행하는 단계; 및 제 2 에칭 공정 후에 개구 내에 컨택 플러그를 형성하는 단계를 포함한다.

Description

요형 프로파일의 컨택 플러그를 가진 핀 전계 효과 트랜지스터 디바이스 {FIN FIELD-EFFECT TRANSISTOR DEVICE HAVING CONTACT PLUGS WITH RE-ENTRANT PROFILE}
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항들, 캐패시터들 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험했다. 대부분의 경우, 집적 밀도에서의 이러한 개선은 보다 많은 컴포넌트들이 주어진 구역에 집적될 수 있게 하는 최소 피처 사이즈(minimum feature size)의 반복적인 감소로부터 비롯되었다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET) 디바이스들은 집적 회로들에서 일반적으로 사용되고 있다. FinFET 디바이스들은 기판으로부터 돌출되는 반도체 핀(semiconductor fin)을 포함하는 3 차원 구조물을 갖는다. FinFET 디바이스의 도전성 채널 내에서 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀을 감싼다. 예를 들어, 트라이 게이트(tri-gate) FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3 개의 측면을 감싸서, 반도체 핀의 3 개의 측면에 도전성 채널을 형성한다.
반도체 디바이스를 형성하는 방법은 기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계; 게이트 구조물의 대향측 상의 핀 위에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성하는 단계; 제 1 유전체 층 및 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하는 단계 - 여기서, 개구는 하부의 전기 도전성 피처를 노출시킴 - ; 제 1 에칭 공정을 수행한 후, 기판에 근접한 개구의 하부 부분을 확대하기 위해 제 2 에칭 공정을 수행하는 단계; 및 제 2 에칭 공정 후에 개구 내에 컨택 플러그를 형성하는 단계를 포함한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽게 되면 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들(features)의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET) 디바이스의 사시도를 도시한다.
도 2 내지 도 7, 도 8a, 도 9 내지 도 13, 및 도 14a 내지 도 14c는 일 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스의 다양한 단면도들을 도시한다.
도 8b 및 도 8c는 도 8a의 FinFET 디바이스의 2 개의 실시예 단면도들을 도시한다.
도 15는 다른 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 16은 또 다른 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 17은 일부 실시예에 따른 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 설명된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 설명하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 본원에서의 논의를 통틀어, 달리 설명되지 않는 한, 상이한 도면들에서 동일한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 방법에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
본 개시 내용의 실시예들은 FinFET 디바이스를 형성하는 맥락에서 그리고 특히 FinFET 디바이스를 위한 요형 프로파일(re-entrant profile)을 가진 컨택 플러그들을 형성하는 맥락에서 논의된다. 개시된 실시예들이 예로서 FinFET 디바이스들을 사용하여 논의되지만, 개시된 방법들은 또한 평면 디바이스들과 같은 다른 타입의 디바이스들에서도 사용될 수 있다.
일부 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 FinFET 디바이스의 소스/드레인 영역들 위에 형성된다. 제 1 에칭 공정(예컨대, 이방성 에칭 공정)을 사용하여 제 1 및 제 2 유전체 층에 개구를 형성하여, 소스/드레인 영역, FinFET 디바이스의 게이트 구조물에 연결된 비아, 또는 소스/드레인 영역에 연결된 비아일 수 있는 하부의 전기 도전성 피처를 노출시킨다. 다음으로, 개구의 하부 부분을 확대하도록 제 2 에칭 공정(예컨대, 등방성 에칭 공정)을 수행하며, 그에 따라 개구의 하부 부분은 곡선 측벽 프로파일을 갖는 반면 개구의 상부 부분은 선형 측벽 프로파일을 갖게 된다. 다음에, 컨택 플러그(비아로 지칭될 수도 있음)는, 개구의 측벽들을 따라 희생 층을 형성하고; 희생 층 위에 스페이서 층을 형성하고; 개구를 전기 도전성 재료로 충전하고; 그리고 개구를 충전한 후 희생 층을 제거함으로써 개구 내에 형성된다. 희생 층을 제거한 후, 스페이서 층과 제 1 및 제 2 유전체 층 사이에는 에어 갭(air gap)이 형성된다. 에어 갭은 제 2 유전체 층 위에 다른 유전체 층을 형성함으로써 밀봉될 수 있다. 개구의 확대된 하부 부분은 형성된 컨택 플러그에 대한 하부 부분을 확대하여, 컨택 플러그의 전기 저항을 감소시킨다. 또한, 에어 갭은 유리하게도 컨택 플러그 주위의 유전체 재료의 평균 유전 상수(K-값)를 감소시킴으로써 캐패시턴스를 감소시킨다.
도 1은 FinFET(30)의 예를 사시도로 도시한다. FinFET(30)는 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 격리 영역들(62)은 핀(64)의 대향 측면 상에 형성되고, 핀(64)은 격리 영역들(62) 위로 돌출된다. 게이트 유전체(66)는 핀(64)의 측벽들을 따라 그리고 핀(64)의 상부 표면 위에 배치되고, 게이트 전극(68)은 게이트 유전체(66) 위에 배치된다. 소스/드레인 영역들(80)은 핀(64) 내에서 그리고 게이트 유전체(66) 및 게이트 전극(68)의 대향 측면 상에 배치된다. 도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 길이 방향 축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직하고, 핀(64)의 길이 방향 축을 따르고 그리고, 예를 들어, 소스/드레인 영역들(80) 사이의 전류 흐름의 방향을 따른다. 단면 C-C는 단면 B-B와 평행하며, 소스/드레인 영역(80)을 가로 지른다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2 내지 도 7, 도 8a, 도 9 내지 도 13, 및 도 14a 내지 도 14c는 일부 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100)의 단면도들을 도시한다. FinFET 디바이스(100)는 도 1의 FinFET(30)와 유사하지만 다수의 핀 및 다수의 게이트 구조물을 갖는다. 도 2 내지 도 5는 단면 B-B에 따른 FinFET 디바이스(100)의 단면도들을 도시한다. 도 6, 도 7, 도 8a, 도 9 내지 도 13, 및 도 14a는 단면 A-A에 따른 FinFET 디바이스(100)의 단면도들을 도시한다. 도 8b 및 도 8c는 C-C에 따른 FinFET 디바이스(100)의 실시예 단면도들을 도시한다. 도 14b 및 도 14c는 각각 단면 C-C 및 B-B에 따른 FinFET 디바이스(100)의 단면도들을 도시한다. 본원의 설명 전체에 걸쳐, 달리 명시되지 않는 한, 동일한 번호를 갖지만 문자가 상이한 도면들(예컨대, 도 14a 및 도 14b)은 동일한 제조 스테이지에서의 동일한 디바이스의 상이한 단면도들을 지칭한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예컨대, 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 반도체 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다른 기판들, 예컨대, 다중 층 또는 구배 기판(a multi-layered or gradient substrates)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어, 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 상부 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등 또는 이들의 조합으로 형성되고, 예를 들어, 저압 화학 기상 증착(low-pressure chemical vapor deposition)(LPCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition)(PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(도시되지 않음)를 이용하며, 포토레지스트 재료는 증착, 조사(노광) 및 현상되어 포토레지스트 재료의 일부를 제거하게 된다. 남아 있는 포토레지스트 재료는 이 예에서 마스크 층과 같은 하부의 재료를 에칭과 같은 후속 처리 단계들로부터 보호한다. 이 예에서, 포토레지스트 재료는 도 3에 도시된 바와 같이, 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하여 패터닝된 마스크(58)를 형성하는 데 사용된다.
패터닝된 마스크(58)는 후속하여 기판(50)의 노출 부분을 패터닝하는 데 사용되어 트렌치들(61)을 형성하게 되고, 이에 의해 도 3에 도시된 바와 같이, 인접한 트렌치들(61) 사이에 반도체 핀(semiconductor fins)(64)(예를 들어, 64A 및 64B)을 정의하게 된다. 일부 실시예에서, 반도체 핀(semiconductor fins)(64)은, 예를 들어, 반응성 이온 에칭(reactive ion etch)(RIE), 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합을 사용하여 기판(50) 내에 트렌치들을 에칭함으로써 형성된다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 트렌치들(61)은, 서로 평행하고 서로에 대해 밀접하게 이격된 (위에서 볼 때) 스트립들일 수 있다. 일부 실시예에서, 트렌치들(61)은 연속적이고, 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 또한 이후에 핀(64)으로 지칭될 수도 있다.
핀(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 그 후 핀을 패터닝하는 데 사용될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위해 이웃하는 반도체 핀(64) 사이에 절연 재료를 형성하는 것을 도시한다. 절연 재료는 실리콘 산화물, 질화물 등과 같은 산화물, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD (flowable CVD)(FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착 및 후 경화(post curing)를 통해 다른 재료, 예를 들어, 산화물로 변환시키는 것) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료들 및/또는 다른 형성 공정들이 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 일단 형성되면 어닐링 공정이 수행될 수 있다. 화학적 기계 연마(chemical mechanical polish)(CMP)와 같은 평탄화 공정은 임의의 과잉 절연 재료를 제거할 수 있고, 격리 영역들(62)의 상부 표면 및 공면(도시되지 않음)인 반도체 핀(64)의 상부 표면을 형성할 수 있다. 패터닝된 마스크(58)(도 3 참조)는 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시예에서, 격리 영역들(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서 라이너, 예컨대, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함들을 감소시키도록 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함들을 감소시키는 데 사용될 수 있다. 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 다른 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수 있다.
다음으로, 격리 영역들(62)은 리세싱되어 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들(62)을 형성한다. 격리 영역들(62)은 반도체 핀(64)의 상부 부분이 이웃하는 STI 영역들(62) 사이에서 돌출되도록 리세싱된다. STI 영역들(62)의 상부 표면은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(62)의 상부 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소(dHF) 산을 사용한 건식 에칭 또는 습식 에칭이 격리 영역들(62)을 리세싱하기 위해 수행될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 예를 들어, 기판(50)의 상부 부분(top portion)은 형성될 반도체 디바이스들의 의도된 타입(예컨대, N 타입 또는 P 타입)에 적합한 에피택셜 재료와 같은 적합한 재료로 대체될 수 있다. 그 후, 에피택셜 재료가 상부에 있는 기판(50)은 에피택셜 재료를 포함하는 반도체 핀(64)을 형성하도록 패터닝된다.
다른 예로서, 유전체 층은 기판의 상부 표면 위에 형성될 수 있으며; 트렌치들은 유전체 층을 관통하여 에칭될 수 있고; 호모에피택셜 구조물들이 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은 리세싱되어 호모에피택셜 구조물들이 유전체 층으로부터 돌출하여 핀들을 형성할 수 있게 된다.
또 다른 예에서, 유전체 층은 기판의 상부 표면 위에 형성 될 수 있으며; 트렌치들은 유전체 층을 관통하여 에칭될 수 있고; 헤테로에피택셜 구조물들은 기판과는 다른 재료를 사용하여 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은 리세싱되어 헤테로에피택셜 구조물들이 유전체 층으로부터 돌출하여 핀들을 형성할 수 있게 된다.
에피택셜 재료(들) 또는 에피텍셜 구조물들(예컨대, 헤테로에피택셜 구조물들 또는 호모에피택셜 구조물들)이 성장되는 실시예에서, 성장된 재료(들) 또는 구조물들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및 사후 주입(prior and subsequent implantations)을 피할 수 있지만 인시튜 및 주입 도핑이 함께 사용될 수 있다. 또한, PMOS 영역의 재료와는 달리 이 재료를 NMOS 영역에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내에 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지는 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조물(75)을 형성하는 것을 도시한다. 더미 게이트 구조물(75)은 일부 실시예에서 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 더미 게이트 구조물(75) 위에는 마스크(70)가 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 유전체 층이 반도체 핀(64) 상에 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다중 층 등일 수 있고, 증착되거나 열적으로 성장될 수 있다.
유전체 층 위에는 게이트 층이 형성되고, 게이트 층 위에는 마스크 층이 형성된다. 게이트 층은 유전체 층 위에 증착되고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은, 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 재료들이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예컨대, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 후, 마스크 층은 마스크(70)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 마스크(70)의 패턴은 그 후 게이트 전극(68) 및 게이트 유전체(66)를 각각 형성하기 위해 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전사될 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 제각기의 채널 영역들을 덮는다. 게이트 전극(68)은 또한 각각의 반도체 핀(64)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 도 5의 예에서 핀(64) 위에(예컨대, 핀(64)의 상부 표면들 및 측벽들 위에) 그리고 STI 영역들(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는, 예를 들어, 핀(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서 핀(64) 위에 형성되지만 STI 영역들(62) 위에는 형성되지 않을 수 있다. 이들 및 다른 변형들은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
도 6, 도 7, 도 8a, 도 9 내지 도 13, 및 도 14a는 단면 A-A에 따른(핀(64)의 길이 방향 축에 따른) FinFET 디바이스(100)의 추가 처리의 단면도들을 도시한다. 주목할 것은 도 6, 도 7, 도 8a, 및 도 9에서, 3 개의 더미 게이트 구조물들(75)(예컨대, 75A, 75B, 및 75C)이 핀(64) 위에 형성된다는 것이다. 본 기술 분야의 기술자는 3 개보다 많거나 적은 게이트 구조물이 핀(64) 위에 형성될 수 있으며, 이들 및 다른 변형들은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다는 것을 이해할 것이다.
도 6에 도시된 바와 같이, 저농도 도핑된 드레인(lightly doped drain)(LDD) 영역들(65)은 핀(64) 내에 형성된다. LDD 영역들(65)은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 플라즈마 도핑 공정으로부터 보호될 FinFET의 영역들을 덮기 위해 포토레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 플라즈마 도핑 공정은 LDD 영역들(65)을 형성하기 위해 핀(64) 내에 N 타입 또는 P 타입 불순물들을 주입할 수 있다. 예를 들어, 붕소와 같은 P 타입 불순물들이 핀(64) 내에 주입되어 P 타입 디바이스를 위한 LDD 영역들(65)을 형성할 수 있게 된다. 다른 예로서, 인과 같은 N 타입 불순물들이 핀(64) 내에 주입되어 N 타입 디바이스를 위한 LDD 영역들(65)을 형성할 수 있게 된다. 일부 실시예에서, LDD 영역들(65)은 FinFET 디바이스(100)의 채널 영역에 인접한다. LDD 영역들(65)의 일부는 FinFET 디바이스(100)의 게이트 전극(68) 아래 및 채널 영역 내로 연장될 수 있다. 도 6은 LDD 영역들(65)의 비 제한적인 예를 도시한다. LDD 영역들(65)의 다른 구성들, 형상들, 및 형성 방법들이 또한 가능하며 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다. 예를 들어, LDD 영역들(65)은 게이트 스페이서들(87)이 형성된 후에 형성될 수 있다. 일부 실시예에서, LDD 영역들(65)은 생략된다. 간략화를 위해, LDD 영역들(65)은 후속 도면에 도시되지 않았으며, LDD 영역들(65)이 핀(64) 내에 형성될 수 있음이 이해된다.
여전히 도 6을 참조하면, LDD 영역들(65)이 형성된 후, 게이트 스페이서들(87)이 더미 게이트 구조물들(75) 주위에 형성된다. 게이트 스페이서(87)는 제 1 게이트 스페이서(72) 및 제 2 게이트 스페이서(86)를 포함할 수 있다. 예를 들어, 제 1 게이트 스페이서(72)는 게이트 밀봉 스페이서(gate seal spacer)일 수 있고, 게이트 전극(68)의 대향 측벽들 및 게이트 유전체(66)의 대향 측벽들 상에 형성된다. 제 2 게이트 스페이서(86)는 제 1 게이트 스페이서(72) 상에 형성된다. 제 1 게이트 스페이서(72)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등과 같은 질화물, 또는 이들의 조합으로 형성될 수 있고, 예컨대, 열 산화, CVD, 또는 다른 적합한 증착 공정을 사용하여 형성될 수 있다. 제 2 게이트 스페이서(86)는 적합한 증착 방법을 사용하여 실리콘 질화물, 실리콘 탄질화물, 또는 이들의 조합 등으로 형성될 수 있다.
일 실시예에서, 게이트 스페이서(87)는 먼저 FinFET 디바이스(100) 위에 제 1 게이트 스페이서 층을 컨포멀하게 증착한 다음 증착된 제 1 게이트 스페이서 층 위에 제 2 게이트 스페이서 층을 컨포멀하게 증착함으로써 형성된다. 다음으로, FinFET 디바이스(100)의 상부 표면들(예컨대, 마스크(70)의 상부 표면) 상에 배치된 제 2 게이트 스페이서 층의 제 1 부분을 제거하지만 게이트 구조물의 측벽들을 따라 배치된 제 2 게이트 스페이서 층의 제 2 부분은 유지하도록 건식 에칭 공정과 같은 이방성 에칭 공정이 수행된다. 이방성 에칭 공정 후에 남아 있는 제 2 게이트 스페이서 층의 제 2 부분은 제 2 게이트 스페이서(86)를 형성한다. 이방성 에칭 공정은 또한 제 2 게이트 스페이서(86)의 측벽들 외부에 배치된 제 1 게이트 스페이서 층의 일부를 제거하고, 제 1 게이트 스페이서 층의 나머지 부분은 제 1 게이트 스페이서(72)를 형성한다.
도 6에 도시된 바와 같은 게이트 스페이서(87)의 형상들 및 형성 방법들은 단지 비 제한적인 예이며, 다른 형상들 및 형성 방법들이 가능하다. 이들 및 다른 변형들은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
다음으로, 도 7에 도시된 바와 같이, 리세스들(88)은 핀들(64) 내에서 더미 게이트 구조물들(75)에 인접하게, 예컨대, 인접한 더미 게이트 구조물들(75) 간에, 및/또는 더미 게이트 구조물들(75) 옆에 형성된다. 리세스들(88)은 일부 실시예에서, 예컨대, 더미 게이트 구조물들(75) 및 게이트 스페이서들(75)을 에칭 마스크로서 사용하는 이방성 에칭 공정에 의해 형성되지만, 임의의 다른 적합한 에칭 공정이 또한 사용될 수도 있다.
다음으로, 도 8a에 도시된 바와 같이, 소스/드레인 영역들(80)이 리세스들(88) 내에 형성된다. 소스/드레인 영역들(80)은 금속 유기 CVD (metal-organic CVD)(MOCVD), 분자 빔 에피택시(molecular beam epitaxy)(MBE), 액상 에피택시(liquid phase epitaxy)(LPE), 증기 상 에피택시(vapor phase epitaxy)(VPE), 선택적 에피택셜 성장(selective epitaxial growth)(SEG) 등 또는 이들의 조합과 같은 적합한 방법들을 사용하여 리세스들(88) 내에 재료를 에피택셜 성장시킴으로써 형성된다.
도 8a에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 핀들(64)의 각각의 표면으로부터 상승된 표면들(예컨대, 핀들(64)의 리세싱되지 않은 상부 표면(64U) 위로 상승된 표면들)을 가질 수 있고, 패싯들(facets)을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)은 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다(도 8b 참조). 일부 실시예에서, 인접한 핀들(64)의 소스/드레인 영역들(80)은 함께 병합되지 않고 별도의 소스/드레인 영역들(80)로 유지된다(도 8c 참조). 일부 실시예에서, 결과적인 FinFET는 n 타입 FinFET이고, 소스/드레인 영역들(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예에서, 결과적인 FinFET는 p 타입 FinFET이고, 소스/드레인 영역들(80)은 SiGe, 및 p 타입 불순물, 예컨대, 붕소 또는 인듐을 포함한다.
에피택셜 소스/드레인 영역들(80)은 도펀트로 주입되어 소스/드레인 영역들(80)을 형성할 수 있고 이어서 어닐링 공정이 후속될 수 있다. 주입 공정은 주입 공정으로부터 보호될 FinFET 디바이스(100)의 영역을 덮기 위해 포토레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역들(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예컨대, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 타입 불순물들은 P 타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N 타입 불순물들은 N 타입 트랜지스터의 소스/드레인 영역들(80) 내에 주입될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들은 성장 동안 인시튜 도핑될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(89)은 도 8a에 도시된 구조물 위에 형성된다. CESL(89)은 후속 에칭 공정에서 에칭 정지 층으로서 기능하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 적합한 재료를 포함할 수 있고, CVD, PVD, 이들의 조합 등과 같은 적합한 형성 방법에 의해 형성될 수 있다.
다음으로, 제 1 층간 유전체(interlayer dielectric)(ILD)(90)가 CESL(89) 위 및 더미 게이트 구조물들(75)(예컨대, 75A, 75B, 및 75C) 위에 형성된다. 일부 실시예에서, 제 1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass)(PSG), 보로실리케이트 유리(borosilicate glass)(BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass)(BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass)(USG) 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 마스크(70)를 제거하고, 게이트 전극(68) 위에 배치된 CESL(89)의 일부를 제거하기 위해, CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 후, 제 1 ILD(90)의 상부 표면은 게이트 전극(68)의 상부 표면과 동일한 레벨이다.
다음으로, 도 10에서, 게이트 전극(68) 및 게이트 유전체(66)를 각각 활성 게이트(대체 게이트 또는 금속 게이트로 지칭될 수도 있음) 및 활성 게이트 유전체 재료(들)로 대체하기 위해 실시예의 게이트-라스트 공정(gate-last process)(때때로 대체 게이트 공정으로 지칭됨)이 수행된다. 따라서, 게이트-라스트 공정에서 게이트 전극(68) 및 게이트 유전체(66)는 각각 더미 게이트 전극 및 더미 게이트 유전체로 지칭될 수 있다. 일부 실시예에서, 활성 게이트는 금속 게이트이다.
도 10을 참조하면, 더미 게이트 구조물들(75A, 75B, 75C)(도 9 참조)은 각각 대체 게이트 구조물들(97A, 97B, 97C)로 대체된다. 일부 실시예에 따라, 대체 게이트 구조물들(97)(예컨대, 97A, 97B, 또는 97C)을 형성하기 위해, 게이트 전극(68) 및 게이트 전극(68) 바로 아래에 있는 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 게이트 스페이서들(87) 사이에 리세스들(도시하지 않음)을 형성하게 된다. 각각의 리세스는 제각기의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 게이트 유전체(66)는 그 후 게이트 전극(68)의 제거 후에 제거될 수 있다.
다음으로, 대체 게이트 구조물(97)을 위한 리세스들 내에, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 및 게이트 전극(99)이 형성된다. 게이트 유전체 층(94)은 리세스들 내에서, 예를 들어, 핀들(64)의 상부 표면 및 측벽들 상 및 게이트 스페이서들(87)의 측벽들 상, 및 제 1 ILD(90)의 상부 표면(도시되지 않음) 상에서 컨포멀하게 증착된다. 일부 실시예에 따라, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층들을 포함한다. 다른 실시예에서, 게이트 유전체 층(94)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법들은 분자 빔 증착(molecular beam deposition)(MBD), 원자 층 증착(atomic layer deposition)(ALD), PECVD 등을 포함할 수 있다.
다음으로, 배리어 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 배리어 층(96)은 티타늄 질화물과 같은 전기 도전성 재료를 포함할 수 있지만, 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 다른 재료들이 대안적으로 이용될 수 있다. 배리어 층(96)은 CVD 공정, 예를 들어, PECVD를 사용하여 형성될 수 있다. 그러나, 스퍼터링(sputtering), 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)(MOCVD), 또는 ALD와 같은 다른 대안적인 공정들이 대안적으로 사용될 수 있다.
다음으로, P 타입 일함수 층 또는 N 타입 일함수 층과 같은 일함수 층(98)이, 일 실시예에서, 게이트 전극(99)이 형성되기 전에 리세스들 내에서 배리어 층들(96) 위에 형성될 수 있다. P 타입 디바이스들을 위한 게이트 구조물들에 포함될 수 있는 예시적인 P 타입 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 P 타입 일함수 재료들, 또는 이들의 조합을 포함한다. N 타입 디바이스들을 위한 게이트 구조물들에 포함될 수 있는 예시적인 N 타입 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 N 타입 일함수 재료들, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 일함수 층의 재료는 목표 임계 전압(Vt)이 형성될 디바이스에서 달성되도록 자신의 일함수 값을 튜닝하도록 선택된다. 일함수 층(들)은 CVD, 물리 기상 증착(PVD), 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
다음으로, 시드 층(도시되지 않음)이 일함수 층(98) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 증착될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층 위에 증착되고, 리세스들의 나머지 부분을 충전한다. 게이트 전극(99)은 Cu, Al, W 등과 같은 금속 함유 재료, 이들의 조합, 또는 이들의 다중 층으로 형성될 수 있으며, 예를 들어, 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)을 형성한 후, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이들 과잉 부분들은 제 1 ILD(90)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 결과적인 나머지 부분들은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조물(97)을 형성한다.
다음으로 도 11을 참조하면, 제 2 ILD(92)가 제 1 ILD(90) 위에 형성된다. 소스/드레인 영역들(80)을 노출시키기 위해 제 2 ILD(92) 및 제 1 ILD(90)를 관통하는 개구들(93)이 형성된다.
일 실시예에서, 제 2 ILD(92)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제 2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 일부 실시예에서, 제 2 ILD(92) 및 제 1 ILD(90)는 동일한 재료로 형성된다. 일부 실시예에서, 제 2 ILD(92) 및 제 1 ILD(90)는 상이한 재료로 형성된다.
일부 실시예에서, 도 11의 개구들(93)은 포토리소그래피 및 에칭을 사용하여 형성된다. 에칭 공정은 CESL(89)을 관통하게 에칭하여 소스/드레인 영역들(80)을 노출시킨다. 일부 실시예에서, 도 11의 개구들(93)은 이방성 플라즈마 에칭 공정과 같은 이방성 에칭 공정을 사용하여 형성된다. 이방성 플라즈마 에칭 공정은, 일 실시예에서, CF4, C4F6, C4F8, 또는 이들의 조합을 포함하는 가스 소스를 사용한다. 이방성 에칭 공정 후, 도 11의 개구들(93)의 측벽들은 선형 프로파일을 가지며, 예컨대, 개구들(93)의 각각의 측벽들은 제각기의 직선 라인(예컨대, 경사진 직선 라인)을 따라 연장된다.
다음으로, 도 12에서, 등방성 플라즈마 에칭 공정과 같은 등방성 에칭 공정은 개구들(93)의 하부 부분을 확장시키도록 수행된다. 등방성 플라즈마 에칭 공정은, 일 실시예에서, Cl2, HBr, 또는 이들의 조합을 포함하는 가스 소스를 사용한다. 플라즈마 에칭 툴의 바이어스 전력(또는 바이어스 전압)은, 일 예로서, 등방성 플라즈마 에칭을 달성하도록 조정(예컨대, 감소)될 수 있다. 일부 실시예에서, 제 1 ILD(90) 및 제 2 ILD(92)는 동일하거나 유사한 재료로 형성되며(예컨대, 제 1 ILD(90)는 PECVD에 의해 형성된 실리콘 산화물이고, 제 2 ILD(92)는 FCVD에 의해 형성된 실리콘 산화물임), 및 등방성 에칭 공정의 가스 소스는 소스/드레인 영역들(80)에 비해 제 1 및 제 2 ILD(90/92)에 대해 높은 에칭 선택도(예컨대, 더 높은 에칭 레이트)를 갖는다. 일부 실시예에서, 등방성 에칭 공정 동안, 개구들(93)의 상부 부분의 에칭 가스는 개구들(93) 외부로 확산되는 경향이 있는 반면, 개구들(93)의 하부 부분의 에칭 가스는 유지되어 제 1 ILD(90)의 부분들을 제거(예컨대, 에칭)하며, 그에 따라 개구들(93)의 하부 부분(예컨대, 제 1 ILD(90) 내부의 부분)은 등방성 에칭 공정에 의해 확대되는 반면, 개구들(93)의 상부 부분(예컨대, 제 2 ILD(92)의 부분)은 실질적으로 변하지 않고 유지된다. 따라서, 등방성 에칭 공정 후, 개구들(93)의 상부 부분은 선형 측벽 프로파일을 갖는 반면, 개구들(93)의 하부 부분은 곡선 측벽 프로파일을 가지며, 예컨대, 각 개구(93)의 하부 부분의 측벽들은 만곡된다. 등방성 플라즈마 에칭 공정이 예로서 사용되지만, 습식 에칭 공정과 같은 다른 적합한 등방성 에칭 공정이 또한 사용될 수 있다.
등방성 에칭 공정은 개구들(93)의 하부 부분의 볼륨을 증가시킨다. 도 12에 도시된 바와 같이, 각각의 개구들(93)은 제 2 ILD(92)의 상부 표면에서 제 1 폭(A)을 갖고, 개구들(93)의 바닥에서 제 2 폭(B)을 가지며, 여기서 B는 A보다 크다. 일부 실시예에서, 제 2 폭(B)은 제 1 폭(A)보다 약 1 nm 내지 약 5 nm의 범위 내의 값만큼 더 크고(예컨대, 5 nm ≥ B-A ≥ 1 nm), 예컨대, 약 1 nm만큼 더 크다. 라인 R1과 라인 R2 사이의 각도(α)는 약 87 도 내지 약 91 도의 범위 내이며, 예컨대, 약 87 도이며, 라인 R1은 개구들(93)의 상부 부분의 선형 측벽(예컨대, 경사진 직선 측벽)을 따라 연장되고, 라인 R2는 기판(50)의 주요 상부 표면에 대해 평행하다.
다음으로, 도 13에서, 희생 층(121)은 개구들(93) 내에서 제 1 ILD(90)의 측벽들을 따라 그리고 제 2 ILD(92)의 측벽들을 따라 (예컨대, 컨포멀하게) 형성된다. 다음에, 스페이서 층(123)이 희생 층(121) 위에 그리고 희생 층(121)을 따라 (예컨대, 컨포멀하게) 형성된다. 다음에, 소스/드레인 영역들(80) 위의 개구들(93)의 바닥에 실리사이드 영역들(95)이 형성되고, 개구들(93)을 충전하도록 전기 도전성 재료(125)가 형성된다. 세부 사항은 아래에서 논의된다.
일 실시예에서, 희생 층(121)은 실리콘 층과 같은 반도체 층이고, ALD, CVD, PECVD 등과 같은 적합한 증착 공정에 의해 형성된다. 일부 실시예에서, 증착된 바와 같은 희생 층(121)은 개구들(93)의 측벽들 및 바닥들을 따라 그리고 제 2 ILD(92)의 상부 표면을 따라 컨포멀하게 연장된다. 다음에, 개구들(93)의 바닥들로부터 희생 층(121)의 일부를 제거하여 하부의 소스/드레인 영역들(80)을 노출시키도록 에칭 공정(예컨대, 이방성 에칭 공정)이 수행된다. 에칭 공정은 또한 제 2 ILD(92)의 상부 표면으로부터 희생 층(121)의 일부를 제거할 수 있다. 에칭 공정 후에, 희생 층(121)은 개구들(93)의 측벽들을 따라 배치된다. 후속 처리에서, 희생 층(121)은 제 1 ILD/제 2 ILD(90/92)와 스페이서 층(123) 사이에 에어 갭을 형성하기 위해 제거된다. 희생 층(121)의 예로서 실리콘이 사용되지만, 희생 층(121)으로서 다른 적합한 재료(예컨대, 후속 에칭 공정에 의해 선택적으로 제거될 수 있는 재료)가 사용될 수 있다.
다음에, 스페이서 층(123)이 개구들(93) 내에 그리고 희생 층(121) 위에 (예컨대, 컨포멀하게) 형성된다. 일 실시예에서, 스페이서 층(123)은 실리콘 질화물 층과 같은 유전체 층이고, ALD, CVD, PECVD 등과 같은 적합한 증착 공정에 의해 형성된다. 스페이서 층(123)은 에칭 선택도를 제공하기 위해 희생 층(121)의 재료와는 상이한 재료를 사용하여 형성되며, 따라서 희생 층(121)을 제거하기 위한 후속 에칭 공정에서 희생 층(121)은 실질적으로 스페이서 층(123)을 공격하지 않고 제거된다.
일부 실시예에서, 증착된 바와 같은 스페이서 층(123)은 개구들(93)의 측벽들 및 바닥들을 따라 그리고 제 2 ILD(92)의 상부 표면을 따라 컨포멀하게 연장된다. 다음에, 개구들(93)의 바닥들로부터 스페이서 층(123)의 일부를 제거하여 하부의 소스/드레인 영역들(80)을 노출시키도록 다른 에칭 공정(예컨대, 이방성 에칭 공정)이 수행된다. 이러한 다른 에칭 공정은 또한 제 2 ILD(92)의 상부 표면으로부터 스페이서 층(123)의 일부를 제거할 수 있다. 이러한 다른 에칭 공정 후에, 스페이서 층(123)이 개구들(93)의 측벽들을 따라 희생 층(121) 위에 배치된다.
다음에, 선택적일 수 있는 실리사이드 영역들(95)이 개구들(93) 내에서 소스/드레인 영역들(80) 위에 형성된다. 일부 실시예에서, 실리사이드 영역들(95)은 먼저 반도체 재료(예컨대, 실리콘, 게르마늄)와 반응할 수 있는 금속을 증착하는 것에 의해, 실리사이드 또는 게르마나이드 영역들, 예컨대, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화성 금속, 희토류 금속, 또는 이들의 합금을 에피택셜 소스/드레인 영역들(80)의 노출된 부분들 위에 형성하고, 이어서, 실리사이드 영역들(95)을 형성하기 위해 열적 어닐링 공정을 수행함으로써 형성된다. 증착된 금속의 반응하지 않은 부분들은 그 후, 예컨대, 에칭 공정에 의해 제거된다. 영역들(95)은 실리사이드 영역들로 지칭되지만, 영역들(95)은 또한 게르마나이드 영역들, 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드 및 게르마나이드를 포함하는 영역들)일 수도 있다.
다음에, 개구들(93) 내에 배리어 층(도시되지 않음)이 (예컨대, 컨포멀하게) 형성된다. 배리어 층은 티타늄 질화물과 같은 전기 도전성 재료를 포함할 수 있지만, 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 다른 재료들이 대안적으로 이용될 수 있다. 배리어 층은 ALD, CVD, PECVD, MOCVD 등을 사용하여 형성될 수 있다.
다음에, 개구들(93)을 충전하기 위해 개구들(93) 내에 전기 도전성 재료(125)가 형성된다. 전기 도전성 재료(125)는 Cu, Al, W, 등, 이들의 조합과 같은 금속 함유 재료, 또는 이들의 다중 층으로 형성될 수 있으며, 예를 들어, 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. CMP와 같은 평탄화 공정은 제 2 ILD(92)의 상부 표면 위에 배치된 층들(예컨대, 121, 123, 배리어 층, 및 125)의 과잉 부분들을 제거하기 위해 수행될 수 있다. 주목할 것은 개구들(93)의 하부 부분의 확대로 인해, 전기 도전성 재료(125)는 또한 확대된 하부 부분을 가지므로, 형성된 컨택 플러그들의 전기 저항을 유리하게 감소시킨다는 것이다. 예를 들어, 각각의 개구들(93) 내의 전기 도전성 재료(125)는 선형 측벽 프로파일을 갖는 상부 부분과 곡선 측벽 프로파일을 갖는 하부 부분을 가지며, 하부 부분은 상부 부분보다 더 넓다.
다음으로, 도 14a에서, 희생 층(121)을 제거하는 선택적 에칭 공정이 수행된다. 일 실시예에서, 희생 층(121)은 실리콘 층이고, 선택적 에칭 공정에 사용되는 화학물질은 수소(H2) 및 질화 불화물(NF3)을 포함한다. 다른 실시예에서, 희생 층(121)은 수산화 암모늄(NH4OH)을 포함하는 화학물질을 사용하여 선택적으로 제거된다. 주목할 것은 희생 층(121)을 제거하기 위한 선택적 에칭 공정은 개구들(93)을 형성하기 위한 에칭 공정들과는 상이하다는 것이다. 선택적 에칭 공정 후에, 제 1 ILD/제 2 ILD(90/92)와 스페이서 층(123) 사이에 에어 갭(124)이 형성된다. 에어 갭(124)은 에어 갭으로 인해 형성되는 디바이스의 캐패시턴스를 유리하게 감소시켜 형성된 컨택 플러그들 주위의 유전체 재료(예컨대, 제 1 ILD(90) 및 제 2 ILD(92))의 평균 유전 상수(K-값)를 감소시킨다. 따라서, 각각의 개구들(93) 내의 에어 갭(124), 스페이서 층(123), 배리어 층, 및 전기 도전성 재료(125)는 요형 프로파일을 갖는 컨택 플러그(104)를 형성한다. 도 14a의 컨택 플러그들(104)은 소스/드레인 영역들(80)에 전기적으로 연결되므로, 소스/드레인 컨택 플러그들이라고 지칭되기도 한다.
다음으로, 에어 갭(124)을 (적어도 부분적으로) 밀봉하는 주입 공정에 의해 제 2 ILD(92)의 상부 부분에 불순물(예컨대, Ge)이 주입되고, 이어서 유전체 층(111)이 제 2 ILD(92) 위에 형성된다. 일부 실시예에서, 주입 공정은 게르마늄과 같은 적합한 불순물을 제 2 ILD(92)의 상부 부분 내로 주입한다. 주입 공정은 제 2 ILD(92)의 상부 부분이 부풀어 오르게(예컨대, 팽창)하므로, 에어 갭(124)을 밀봉(예컨대, 완전히 밀봉 또는 부분적으로 밀봉)한다. 도 14a에 도시된 바와 같이, 불순물(예컨대, Ge)을 포함할 수 있는 부분(92S)(제 2 ILD(92)의 상부 부분이 부풀어 오르는 것에 의해 야기됨)은 에어 갭(124)을 밀봉한다. 유전체 층(111) 내에는 도전성 라인들과 같은 전기 도전성 피처들(113)이 형성된다. 유전체 층(111) 및/또는 유전체 층(111) 내의 전기 도전성 피처(113)는 에어 갭(124)을 추가로 밀봉할 수 있다. FinFET 디바이스(100)의 제조를 완료하기 위해 추가적인 처리가 도 14a의 처리를 따를 수 있고, 본 기술 분야의 기술자가 쉽게 이해할 수 있으므로, 세부 사항은 여기에 반복되지 않는다.
도 14b는 도 14a의 FinFET 디바이스(100)를 도시하지만 단면 C-C에 따라 도시한다. 도 14c는 도 14a의 FinFET 디바이스(100)를 도시하지만 단면 B-B에 따라 도시한다.
도 15는 다른 실시예에 따른 FinFET 디바이스(100A)의 단면도를 도시한다. FinFET 디바이스(100A)는 FinFET 디바이스(100)와 유사하지만, 유전체 층들(111/112) 내에 형성된 컨택 플러그들(104)(비아-컨택 플러그들이라고 지칭되기도 함)을 가지며, 이 유전체 층들(111/112)은 제 2 ILD(92) 위에 배치된다. 다시 말해서, 소스/드레인 영역들(80)은 먼저 (요형 프로파일을 갖거나 갖지 않을 수 있는) 컨택 플러그들(102)에 전기적으로 연결되고, 비아-컨택 플러그들(104)은 하부의 컨택 플러그들(102) 위에 형성되고 그 하부의 컨택 플러그들(102)에 전기적으로 연결된다. 도 15의 예에서 컨택 플러그들(102)은 요형 프로파일을 갖지 않는다. 다른 실시예에서, 도 15의 컨택 플러그들(102)은 컨택 플러그들(104)과 같은 요형 프로파일을 갖는 컨택 플러그들로 대체될 수 있다.
도 15에서, 컨택 플러그들(102)(컨택들이라고 지칭될 수도 있음)은 제 1 ILD(90) 및 제 2 ILD(92) 내에 형성된다. 컨택들(102)의 각각은 배리어 층(101), 시드 층(103), 및 도전성 재료(105)를 포함하고, 하부의 도전성 피처(예컨대, 소스/드레인 영역(80))에 전기적으로 연결된다. 배리어 층(101), 시드 층(103), 및 도전성 재료(105)의 재료들 및 형성 방법들은 각각 대체 게이트 구조물(97)의 배리어 층(96), 시드 층, 및 게이트 전극(99)에 대해 전술한 것과 동일하거나 유사할 수 있으며, 따라서, 세부 사항은 반복되지 않는다. 컨택 플러그들(104)은 도 11 내지 도 14a에 도시된 것과 동일하거나 유사한 처리 단계들을 사용하여 형성될 수 있다. 도 15에 도시된 바와 같이, 게르마늄과 같은 불순물이 유전체 층(112)의 상부 부분에 주입되어 그 상부 부분이 팽창되도록 할 수 있으며, 그에 따라 유전체 층(112)의 부분(112S)은 제각기의 에어 갭(124)을 밀봉(예컨대, 완전히 밀봉 또는 부분적으로 밀봉)하게 된다.
도 16은 다른 실시예에 따른 FinFET 디바이스(100B)의 단면도를 도시한다. FinFET 디바이스(100B)는 FinFET 디바이스(100)와 유사하지만, 유전체 층들(111/112) 내에 그리고 제 1 ILD/제 2 ILD(90/92) 내에 형성된 요형 프로파일을 가지며, 대체 게이트 구조물들(97)에 전기적으로 연결된 컨택 플러그들(104)(비아-컨택 플러그들이라고 지칭되기도 함)을 갖는다.
개시된 실시예들에 대한 변형들이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다. 예를 들어, (요형 프로파일을 갖는) 비아-컨택 플러그(104)와 하부의 컨택 플러그(102)의 조합(예컨대, 도 15 참조)은 도 16의 컨택 플러그(102)와 같이, 전기 접속을 위한 컨택들로서 단독으로 사용되는 컨택 플러그(102)를 대체하는 데 사용될 수 있다.
도 17은 일부 실시예에 따른 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 도시한다. 도 17에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들 중의 일 예에 불과하다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 17에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 17을 참조하면, 단계(1010)에서, 기판 위에 돌출되는 핀 위에 게이트 구조물을 형성한다. 단계(1020)에서, 게이트 구조물의 대향하는 측면들 상의 핀 위에 소스 영역 및 드레인 영역들을 형성한다. 단계(1030)에서, 소스/드레인 영역들 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성한다. 단계(1040)에서, 제 1 유전체 층 및 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하며, 개구는 하부의 전기 도전성 피처를 노출시킨다. 단계(1050)에서, 제 1 에칭 공정을 수행한 후에, 기판에 근접한 개구의 하부 부분을 확대시키도록 제 2 에칭 공정을 수행한다. 단계(1060)에서, 제 2 에칭 공정 후에 개구 내에 컨택 플러그를 형성한다.
실시예는 이점을 달성할 수 있다. 예를 들어, 개시된 세정 방법은 형성된 컨택 플러그들이 확대된 하부 부분을 갖도록 하여, 형성된 컨택 플러그들의 전기 저항을 감소시킨다. 또한, 컨택 플러그들의 에어 갭은 금속 확산을 방지 또는 감소시키는 데 도움을 주고, 형성된 디바이스의 평균 유전 상수 값(k-값)을 추가로 감소시킬 수 있다.
일 실시예에 따라, 반도체 디바이스를 형성하는 방법은: 기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계; 게이트 구조물의 대향 측면들 상의 핀 위에 소스/드레인 영역들을 형성하는 단계; 소스/드레인 영역들 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성하는 단계; 제 1 유전체 층 및 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하는 단계 ― 여기서, 개구는 하부의 전기 도전성 피처를 노출시킴 ―; 제 1 에칭 공정을 수행한 후, 기판에 근접한 개구의 하부 부분을 확대하기 위해 제 2 에칭 공정을 수행하는 단계; 및 제 2 에칭 공정 후에 개구 내에 컨택 플러그를 형성하는 단계를 포함한다. 일 실시예에서, 제 1 에칭 공정은 이방성 에칭 공정이다. 일 실시예에서, 제 2 에칭 공정은 등방성 에칭 공정이다. 일 실시예에서, 제 1 에칭 공정 후 및 제 2 에칭 공정 전에, 개구는 선형 측벽 프로파일을 가지며, 제 2 에칭 공정 후에, 개구의 하부 부분은 곡선 측벽 프로파일을 가지며, 그리고 기판으로부터 원위의 개구의 상부 부분은 선형 프로파일을 갖는다. 일 실시예에서, 제 2 에칭 공정 후에, 개구의 하부 부분은 제 1 폭을 가지며, 기판으로부터 원위의 개구의 상부 부분은 제 2 폭을 가지며, 여기서 제 1 폭은 제 2 폭보다 크다. 일 실시예에서, 제 1 에칭 공정은 CF4, C4F6 또는 C4F8를 포함하는 가스 소스를 사용하여 수행되는 이방성 플라즈마 에칭 공정이다. 일 실시예에서, 제 2 에칭 공정은 Cl2, 또는 HBr을 포함하는 가스 소스를 사용하여 수행되는 등방성 플라즈마 에칭 공정이다. 일 실시예에서, 컨택 플러그를 형성하는 단계는: 개구의 측벽들을 라이닝하는 희생 층을 형성하는 단계; 희생 층 위에 스페이서 층을 형성하는 단계; 개구를 전기 도전성 재료로 충전하는 단계; 및 개구를 충전한 후 희생 층을 제거하는 단계를 포함하고, 희생 층을 제거한 후, 제 1 및 제 2 유전체 층과 스페이서 층 사이에 에어 갭이 형성된다. 일 실시예에서, 희생 층은 개구의 측벽들을 따라 형성되고, 개구의 바닥에는 희생 층이 존재하지 않는다. 일 실시예에서, 방법은 희생 층을 제거한 후, 제 2 유전체 층 위에 제 3 유전체 층을 형성하는 단계를 더 포함하고, 제 3 유전체 층은 에어 갭을 밀봉한다. 일 실시예에서, 스페이서 층은 질화물을 사용하여 형성되고, 희생 층은 반도체 재료를 사용하여 형성된다. 일 실시예에서, 질화물은 실리콘 질화물이고, 반도체 재료는 실리콘이다.
일 실시예에 따라, 반도체 디바이스를 형성하는 방법은: 기판 위로 돌출되는 핀 위에 게이트를 형성하는 단계; 게이트 구조물에 인접한 핀 위에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역 위에 그리고 게이트 주위에 제 1 유전체 층을 형성하는 단계; 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계; 제 1 에칭 공정을 사용하여 제 1 유전체 층 및 제 2 유전체 층 내로 연장되는 개구를 형성하는 단계 ― 여기서, 개구는 하부의 전기 도전성 피처를 노출시킴 ―; 제 2 에칭 공정을 사용하여 제 1 유전체 층 내의 개구의 볼륨을 증가시키는 단계; 개구의 측벽들을 따라 희생 층을 형성하는 단계; 희생 층을 따라 스페이서 층을 형성하는 단계; 개구를 전기 도전성 재료로 충전하는 단계; 및 개구를 충전한 후 희생 층을 제거하는 단계를 포함하고, 희생 층을 제거한 후 제 1 및 제 2 유전체 층과 전기 도전성 재료 사이에는 에어 갭이 형성된다. 일 실시예에서, 방법은 제 2 유전체 층 위에 제 3 유전체 층을 형성함으로써 에어 갭을 밀봉하는 단계를 더 포함한다. 일 실시예에서, 제 1 에칭 공정은 이방성 에칭 공정이고, 제 2 에칭 공정은 등방성 에칭 공정이다. 일 실시예에서, 제 2 에칭 공정은 제 1 유전체 층의 재료에 선택적인 에칭제를 사용하여 수행된다.
일 실시예에 따라, 반도체 디바이스는 기판 위로 돌출되는 핀; 핀 위의 게이트 구조물; 게이트 구조물의 대향 측면들 상의 소스/드레인 영역들; 소스/드레인 영역들 위의 유전체 층들; 및 유전체 층들을 통해 연장되고 하부의 전기 도전성 피처에 전기적으로 연결되는 컨택 플러그를 포함하며, 컨택 플러그의 상부 부분은 선형 측벽 프로파일을 갖고, 컨택 플러그의 하부 부분은 곡선 측벽 프로파일을 갖는다. 일 실시예에서, 기판에 근접한 컨택 플러그의 하부 부분의 폭은 기판으로부터 원위의 컨택 플러그의 상부 부분의 폭보다 크다. 일 실시예에서, 컨택 플러그는: 전기 도전성 재료; 전기 도전성 재료 주위의 스페이서 층; 및 스페이서 층과 유전체 층들 사이의 에어 갭을 포함한다. 일 실시예에서, 하부의 전기 도전성 피처는 소스/드레인 영역들, 게이트 구조물, 또는 게이트 구조물에 연결되거나 소스/드레인 영역들 중 하나에 연결된 비아 중 하나이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물의 대향측 상의 상기 핀 위에 소스/드레인 영역을 형성하는 단계;
상기 소스/드레인 영역 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성하는 단계;
상기 제 1 유전체 층 및 상기 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하는 단계 - 상기 개구는 하부의 전기 도전성 피처를 노출시킴 - ;
상기 제 1 에칭 공정을 수행한 후, 상기 기판에 근접한 상기 개구의 하부 부분을 확대하기 위해 제 2 에칭 공정을 수행하는 단계; 및
상기 제 2 에칭 공정 후에 상기 개구 내에 컨택 플러그를 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 에칭 공정은 이방성 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제 2 에칭 공정은 등방성 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제 1 에칭 공정 후 및 상기 제 2 에칭 공정 전에, 상기 개구는 선형 측벽 프로파일을 가지며, 상기 제 2 에칭 공정 후에, 상기 개구의 하부 부분은 곡선 측벽 프로파일을 가지며, 그리고 상기 기판으로부터 원위의(distal) 상기 개구의 상부 부분은 선형 프로파일을 갖는 것인, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 제 2 에칭 공정 후에, 상기 개구의 하부 부분은 제 1 폭을 가지며, 상기 기판으로부터 원위의 상기 개구의 상부 부분은 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 에칭 공정은 CF4, C4F6 또는 C4F8를 포함하는 가스 소스를 사용하여 수행되는 이방성 플라즈마 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제 2 에칭 공정은 Cl2, 또는 HBr을 포함하는 가스 소스를 사용하여 수행되는 등방성 플라즈마 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 컨택 플러그를 형성하는 단계는:
상기 개구의 측벽을 라이닝하는 희생 층을 형성하는 단계;
상기 희생 층 위에 스페이서 층을 형성하는 단계;
상기 개구를 전기 도전성 재료로 충전하는 단계; 및
상기 개구를 충전한 후 상기 희생 층을 제거하는 단계
를 포함하고,
상기 희생 층을 제거한 후, 상기 제 1 및 제 2 유전체 층과 상기 스페이서 층 사이에는 에어 갭이 형성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 희생 층은 상기 개구의 측벽을 따라 형성되고, 상기 개구의 바닥에는 상기 희생 층이 존재하지 않는 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 9에 있어서,
상기 희생 층을 제거한 후, 상기 제 2 유전체 층 위에 제 3 유전체 층을 형성하는 단계를 더 포함하고, 상기 제 3 유전체 층은 상기 에어 갭을 밀봉하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 8에 있어서,
상기 스페이서 층은 질화물을 사용하여 형성되고, 상기 희생 층은 반도체 재료를 사용하여 형성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 질화물은 실리콘 질화물이고, 상기 반도체 재료는 실리콘인 것인, 반도체 디바이스를 형성하는 방법.
실시예 13. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출되는 핀 위에 게이트를 형성하는 단계;
게이트 구조물에 인접한 상기 핀 위에 소스/드레인 영역을 형성하는 단계;
상기 소스/드레인 영역 위에 그리고 상기 게이트 주위에 제 1 유전체 층을 형성하는 단계;
상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
제 1 에칭 공정을 사용하여 상기 제 1 유전체 층 및 상기 제 2 유전체 층 내로 연장되는 개구를 형성하는 단계 - 상기 개구는 하부의 전기 도전성 피처를 노출시킴 - ;
제 2 에칭 공정을 사용하여 상기 제 1 유전체 층 내의 상기 개구의 볼륨을 증가시키는 단계;
상기 개구의 측벽을 따라 희생 층을 형성하는 단계;
상기 희생 층을 따라 스페이서 층을 형성하는 단계;
상기 개구를 전기 도전성 재료로 충전하는 단계; 및
상기 개구를 충전한 후 상기 희생 층을 제거하는 단계
를 포함하고,
상기 희생 층을 제거한 후 상기 제 1 및 제 2 유전체 층과 상기 전기 도전성 재료 사이에는 에어 갭이 형성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제 2 유전체 층 위에 제 3 유전체 층을 형성함으로써 상기 에어 갭을 밀봉하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 13에 있어서,
상기 제 1 에칭 공정은 이방성 에칭 공정이고, 상기 제 2 에칭 공정은 등방성 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제 2 에칭 공정은 상기 제 1 유전체 층의 재료에 선택적인 에칭제를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 반도체 디바이스에 있어서,
기판 위로 돌출되는 핀;
상기 핀 위의 게이트 구조물;
상기 게이트 구조물의 대향측 상의 소스/드레인 영역;
상기 소스/드레인 영역 위의 유전체 층; 및
상기 유전체 층을 통해 연장되고 하부의 전기 도전성 피처에 전기적으로 연결되는 컨택 플러그
를 포함하며,
상기 컨택 플러그의 상부 부분은 선형 측벽 프로파일을 갖고, 상기 컨택 플러그의 하부 부분은 곡선 측벽 프로파일을 갖는 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 기판에 근접한 상기 컨택 플러그의 하부 부분의 폭은 상기 기판으로부터 원위의 상기 컨택 플러그의 상부 부분의 폭보다 큰 것인, 반도체 디바이스.
실시예 19. 실시예 17에 있어서,
상기 컨택 플러그는:
전기 도전성 재료;
상기 전기 도전성 재료 주위의 스페이서 층; 및
상기 스페이서 층과 상기 유전체 층 사이의 에어 갭
을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 17에 있어서,
상기 하부의 전기 도전성 피처는, 상기 소스/드레인 영역, 상기 게이트 구조물, 또는 상기 게이트 구조물에 연결되거나 상기 소스/드레인 영역 중 하나에 연결된 비아, 중 하나인 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 대향측 상의 상기 핀 위에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 위에 제 1 유전체 층 및 제 2 유전체 층을 연속적으로 형성하는 단계;
    상기 제 1 유전체 층 및 상기 제 2 유전체 층 내에 개구를 형성하기 위해 제 1 에칭 공정을 수행하는 단계 - 상기 개구는 하부의 전기 도전성 피처를 노출시킴 - ;
    상기 제 1 에칭 공정을 수행한 후, 상기 기판에 근접한 상기 개구의 하부 부분을 확대하기 위해 제 2 에칭 공정을 수행하는 단계; 및
    상기 제 2 에칭 공정 후에 상기 개구 내에 컨택 플러그를 형성하는 단계
    를 포함하고, 상기 컨택 플러그를 형성하는 단계는,
    상기 개구의 측벽을 라이닝하는 희생 층을 형성하는 단계;
    상기 개구를 전기 도전성 재료로 충전하는 단계;
    상기 개구를 충전한 후에 상기 희생 층을 제거하는 단계 - 상기 희생 층을 제거한 후에, 상기 제 1 및 제 2 유전체 층과 상기 전기 도전성 재료 사이에 에어 갭이 형성됨 - ; 및
    상기 희생 층을 제거한 후에, 상기 제 2 유전체 층에 주입(implanting) 공정을 수행하는 단계 - 상기 주입 공정은 상기 에어 갭을 밀봉하기 위해 상기 제 2 유전체 층의 상부 부분을 확장시킴 - 를 포함하고, 상기 컨택 플러그는 선형 측벽 프로파일을 갖는 상부 부분 및 곡선 측벽 프로파일을 갖는 확대된 하부 부분을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 제 1 에칭 공정은 이방성 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
  3. 청구항 2에 있어서,
    상기 제 2 에칭 공정은 등방성 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
  4. 청구항 3에 있어서,
    상기 제 1 에칭 공정 후 및 상기 제 2 에칭 공정 전에, 상기 개구는 선형 측벽 프로파일을 가지며, 상기 제 2 에칭 공정 후에, 상기 개구의 하부 부분은 곡선 측벽 프로파일을 가지며, 그리고 상기 기판으로부터 원위의(distal) 상기 개구의 상부 부분은 선형 프로파일을 갖는 것인, 반도체 디바이스를 형성하는 방법.
  5. 청구항 4에 있어서,
    상기 제 2 에칭 공정 후에, 상기 개구의 하부 부분은 제 1 폭을 가지며, 상기 기판으로부터 원위의 상기 개구의 상부 부분은 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인, 반도체 디바이스를 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 제 1 에칭 공정은 CF4, C4F6 또는 C4F8를 포함하는 가스 소스를 사용하여 수행되는 이방성 플라즈마 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
  7. 청구항 6에 있어서,
    상기 제 2 에칭 공정은 Cl2, 또는 HBr을 포함하는 가스 소스를 사용하여 수행되는 등방성 플라즈마 에칭 공정인 것인, 반도체 디바이스를 형성하는 방법.
  8. 삭제
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출되는 핀 위에 게이트 구조물을 형성하는 단계;
    게이트 구조물에 인접한 상기 핀 위에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 위에 그리고 상기 게이트 구조물 주위에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
    제 1 에칭 공정을 사용하여 상기 제 1 유전체 층 및 상기 제 2 유전체 층 내로 연장되는 개구를 형성하는 단계 - 상기 개구는 하부의 전기 도전성 피처를 노출시킴 - ;
    제 2 에칭 공정을 사용하여 상기 제 1 유전체 층 내의 상기 개구의 볼륨을 증가시키는 단계;
    상기 개구의 측벽을 따라 희생 층을 형성하는 단계;
    상기 희생 층을 따라 스페이서 층을 형성하는 단계;
    컨택 플러그를 형성하기 위해 상기 개구를 전기 도전성 재료로 충전하는 단계;
    상기 개구를 충전한 후 상기 희생 층을 제거하는 단계 - 상기 희생 층을 제거한 후 상기 제 1 및 제 2 유전체 층과 상기 전기 도전성 재료 사이에는 에어 갭이 형성됨 - ; 및
    주입 공정을 수행함으로써 상기 에어 갭을 적어도 부분적으로 밀봉하기 위해 상기 제 2 유전체 층의 상부 부분을 확장시키는 단계
    를 포함하고,
    상기 컨택 플러그는 선형 측벽 프로파일을 갖는 상부 부분 및 곡선 측벽 프로파일을 갖는 확대된 하부 부분을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위로 돌출되는 핀;
    상기 핀 위의 게이트 구조물;
    상기 게이트 구조물의 대향측 상의 소스/드레인 영역;
    상기 소스/드레인 영역 위의 유전체 층; 및
    상기 유전체 층을 통해 연장되고 하부의 전기 도전성 피처에 전기적으로 연결되는 컨택 플러그
    를 포함하며,
    상기 컨택 플러그는,
    전기 도전성 재료; 및
    상기 전기 도전성 재료와 상기 유전체 층 사이의 에어 갭을 포함하고, 상기 에어 갭을 적어도 부분적으로 밀봉하도록 상기 유전체 층의 상부 부분이 확장되며,
    상기 컨택 플러그의 상부 부분은 선형 측벽 프로파일을 갖고, 상기 컨택 플러그의 확대된 하부 부분은 곡선 측벽 프로파일을 갖는 것인, 반도체 디바이스.
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