KR20230127180A - 핀펫 디바이스 및 이의 형성 방법 - Google Patents

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KR20230127180A
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dielectric material
top surface
forming
trench
gate
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KR1020230109185A
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보-츄안 루
타이-춘 후앙
치-탕 펭
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 이의 형성 방법이 제공된다. 반도체 디바이스는 기판, 기판 위의 제1 격리 구조물 및 기판 위의 제2 격리 구조물, 기판 위의 그리고 제1 격리 구조물과 제2 격리 구조물 사이의 반도체 핀, 및 반도체 핀을 관통해 연장되고 제1 격리 구조물과 제2 격리 구조물 사이에 있는 제3 격리 구조물을 포함한다. 반도체 핀의 상면은 제1 격리 구조물의 상면 및 제2 격리 구조물의 상면 위에 있다. 제3 격리 구조물은 제1 유전체 물질 및 제1 유전체 물질 위의 제2 유전체 물질을 포함한다. 제1 유전체 물질과 제2 유전체 물질 사이의 계면은 제1 격리 구조물의 상면 및 제2 격리 구조물의 상면 아래에 있다.

Description

핀펫 디바이스 및 이의 형성 방법{FINFET DEVICE AND METHOD OF FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 2020년 8월 12일에 출원된 미국 특허 가출원 제63/064,551호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 병합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성 층, 및 반도체 층을 순차적으로 퇴적(deposit)시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도(three-dimensional view)로 도시한다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a 및 29b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 단면도이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
구체적인 맥락, 즉, FinFET 디바이스 및 이의 형성 방법에 대하여 실시예가 설명될 것이다. 본 명세서에서 제시된 다양한 실시예는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성된 FinFET 디바이스의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 본 명세서에서 논의된 다양한 실시예는 핀 절단 프로세스 동안 형성된 트렌치에 대한 유전체 물질 간극-충전 성능을 개선하고, 트렌치 내의 유전체 물질의 이음매(seam) 및/또는 공동(void) 형성으로 인한 문제를 줄이거나 방지하고, 콘택 플러그들 사이의 단락을 줄이거나 방지할 수 있으며, 디바이스 및 수율 성능을 향상할 수 있게 한다. 일부 실시예에서, 핀 절단 프로세스 동안 형성된 트렌치는 복수의 유전체 물질로 채워진다. 일부 실시예에서, 트렌치 충전 프로세스는 트렌치를 제1 유전체 물질로 채우는 단계, 트렌치의 상부 부분이 유전체 물질로 채워지지 않도록 트렌치로부터 제1 유전체 물질을 부분적으로 제거하는 단계, 및 트렌치의 상부 부분을 제2 유전체 물질로 채우는 단계를 포함할 수 있다. 제2 유전체 물질은 제1 유전체 물질과 동일하거나 상이할 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도로 도시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역(56)은 기판(50) 내에 배치되고, 핀(52)은 이웃하는 STI 영역들(56) 위로 그리고 그 사이로부터 돌출한다. STI 영역(56)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 단지 반도체 기판만을 또는 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)이 기판(50)과 단일 연속 물질로서 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 STI 영역들(56) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체층(92)은 측벽들을 따라 그리고 핀(52)의 상면 위에 있고, 게이트 전극(94)은 게이트 유전체(92) 위에 있다. 소스/드레인 영역(70)은 게이트 유전체층(92) 및 게이트 전극(94)에 대해 핀(52)의 양측에 배치된다. 또한, 도 1은 이후의 도면에 사용되는 참조 단면을 나타낸다. 단면 A-A는 게이트 전극(94)의 종축을 따라 그리고 예를 들어, FinFET의 에피택셜 소스/드레인 영역들(70) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B는 단면 A-A에 수직이고 핀(52)의 종축을 따라 그리고 예를 들면, FinFET의 소스/드레인 영역들(70) 사이의 전류 흐름 방향으로 있다. 단면 C-C는 단면 A-A와 평행하며 FinFET의 소스/드레인 영역(70)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a 및 29b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 단면도이다. 도 2 내지 7은 다수의 핀/FinFET를 제외하고 도 1에 도시되는 참조 단면 A-A를 따른 단면도를 도시한다. 도 8b 내지 29b 및 23c는 다중 게이트 구조물을 제외하고 도 1에 예시된 참조 단면 B-B를 따라 예시된다. 도 10c 및 10d는 다중 핀 및 다중 소스/드레인 영역을 제외하고는 도 1에 도시된 참조 단면 C-C를 따라 도시되어 있다. 도 8a 내지 29a는 각각 도 8b 내지 29b에 예시된 참조 단면 A-A를 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 기판(50)은 n형 영역 및 p형 영역(개별적으로 도시되지 않음)을 가질 수 있다. n형 영역은 예를 들면, NMOS 트랜지스터(예를 들면, n형 FinFET)와 같은 n형 디바이스를 형성하기 위한 것이다. p형 영역은 예를 들면, PMOS 트랜지스터(예를 들면, p형 FinFET)와 같은 p형 디바이스를 형성하기 위한 것이다. n형 영역은 p형 영역으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스, 도핑된 영역, 격리 구조물 등)이 n형 영역과 p형 영역 사이에 배치될 수 있다.
도 3에서, 핀(52)은 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 이들의 조합 등과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다. 핀(52)은 기판(50)의 패터닝되지 않은 부분의 윗면(50t)으로부터 연장된다. 기판(50)의 패터닝되지 않은 부분은 기판으로 지칭될 수 있다.
핀(52)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들면, 핀(52)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀(52)을 형성하기 위한 마스크로서 잔여 스페이서가 사용될 수 있다.
도 4에서, 절연 물질(54)은 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 물질(54)은 예를 들어, 실리콘 산화물과 같은 산화물, 질화물, 이들의 조합일 수 있고, 고밀도 플라즈마 화학 증기 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들면, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적과 이 물질 퇴적을 예를 들어, 산화물과 같은 또 다른 물질로 변환시키기 위한 사후 경화), 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질(54)은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 물질(54)은 과잉 절연 물질(54)이 핀(52)을 덮도록 형성된다. 절연 물질(54)이 단일 층으로 예시되었지만, 일부 실시예는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시되지 않음)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후에, 예를 들면, 위에서 논의된 것과 같은, 충전재가 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 절연 물질(54)의 과잉 부분을 제거하기 위해 절연 물질(54)에 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스, 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 핀(52)을 노출하여, 평탄화 프로세스가 완료된 후 핀(52)의 상면 및 절연 물질(54)의 상면이 (프로세스 변화 내에서) 실질적으로 수평이거나 공면이 된다.
도 6에서, 절연 물질(54)은 좁은 트렌치 격리(shallow trench isolation; STI) 영역(56)을 형성하도록 리세싱된다. 절연 물질(54)은 핀(52)의 상부 부분이 이웃하는 STI 영역들(56) 사이에서 돌출하도록 리세싱된다. 또한, STI 영역(56)의 상면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 물질(54)의 물질에 대해 선택적인(예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질(54)의 물질을 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, dHF(dilute hydrofluoric) 산을 사용하는 적합한 에칭 프로세스에 의한 화학 산화물 제거가 사용될 수 있다.
도 2 내지 6과 관련하여 설명된 프로세스는 핀(52)이 어떻게 형성될 수 있는지에 대한 하나의 예일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜(homoepitaxial) 구조물은 트렌치에서 에피택셜하게 성장될 수 있고, 호모에피택셜 구조물이 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다. 또한, 일부 실시예에서, 헤테로에피택셜(heteroepitaxial) 구조물이 핀에 대해 사용될 수 있다. 예를 들어, 도 5의 핀(52)은 리세싱될 수 있고, 핀(52)과는 다른 물질이 리세싱된 핀(52) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예에서, 핀은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜하게 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭될 수 있다. 그런 다음, 헤테로에피택셜 구조물은 기판(50)과는 다른 물질을 사용하여 트렌치 내에서 에피택셜하게 성장될 수 있고, 헤테로에피택셜 구조물이 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 구조물 또는 헤테로에피택셜 구조물이 에피택셜하게 성장되는 일부 실시예에서, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜하게 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 사전 및 후속 주입을 배제할 수 있다.
또한, 기판(50)의 p형 영역의 물질과는 다른 기판의 n형 영역의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로부터 형성될 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위해 사용 가능한 물질은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이것들에만 제한되지는 않는다.
또한, 도 6에서, 핀(52) 및/또는 기판(50) 내에 적절한 웰(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, 기판(50)의 n형 영역에 P웰이 형성될 수 있고, 기판(50)의 p형 영역(50)에 N웰이 형성될 수 있다. 일부 실시예에서, P웰 또는 N웰은 기판(50)의 n형 및 p형 영역 모두에 형성된다. 상이한 웰 유형들을 갖는 실시예에서, 기판(50)의 n형 영역 및 p형 영역에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 제1 포토레지스트는 기판(50)의 n형 영역 및 p형 영역 모두에서 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 제1 포토레지스트는 기판(50)의 p형 영역(50p)을 노출하도록 패터닝된다. 제1 포토레지스트는 스핀-온(spin-on) 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 제1 포토 레지스트가 패터닝되면, 기판(50)의 p형 영역에 n형 불순물 주입이 수행되는 한편, 제1 포토 레지스트의 잔여 부분은 n형 불순물이 기판(50)의 n형 영역 내로 주입되는 것을 실질적으로 방지하는 마스크의 역할을 한다. n형 불순물은, 예컨대, 약 1012 cm-2 내지 약 1015 cm-2과 같이, 1015 cm-2 이하의 주입량(dose)으로 이 영역 내에 주입되는 인, 비소, 안티몬 등일 수 있다. 일부 실시예에서, n형 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 주입 후, 제1 포토 레지스트는 예를 들면, 허용 가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제거된다.
기판(50)의 p형 영역의 주입 후에, 기판(50)의 p형 및 n형 영역 모두에서 핀(52) 및 STI 영역(56) 위에 제2 포토 레지스트가 형성된다. 제2 포토레지스트는 기판(50)의 n형 영역을 노출하도록 패터닝된다. 제2 포토레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 제2 포토 레지스트가 패터닝되면 기판(50)의 n형 영역에 p형 불순물 주입이 수행될 수 있는 한편, 제2 포토 레지스트의 잔여 부분은 p형 불순물이 기판(50)의 p형 영역 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 한다. p형 불순물은, 예컨대, 약 1012 cm-2 내지 약 1015 cm-2과 같이, 1015 cm-2 이하의 주입량으로 이 영역 내에 주입되는 붕소, BF2, 인듐 등일 수 있다. 일부 실시예에서, p형 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 주입 후, 제2 포토레지스트는 예를 들면, 허용 가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제거될 수 있다.
기판(50)의 n형 및 p형 영역의 주입을 수행한 후, 주입된 p형 및/또는 n형 불순물을 활성화하기 위해 어닐링 프로세스가 수행될 수 있다. 일부 실시예에서, 인시츄 도핑 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 핀의 성장된 물질은 성장 동안에 인시츄 도핑될 수 있는데, 이는 주입을 배제할(obviate) 수 있다.
도 7에서, 핀(52) 상에 더미 유전체층이 형성된다. 더미 유전체층(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 이어서, 더미 유전체층(60) 위에 더미 게이트 층(62)이 형성된다. 더미 게이트 층(62)은 더미 유전체층(60) 위에 퇴적된 후, 예를 들어, CMP 프로세스에 의해 평탄화될 수 있다. 더미 게이트 층(62)은 전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 금속, 이들의 조합 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은, 물리적 증기 퇴적(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 전도성 물질을 퇴적시키기 위해 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역(56)의 물질보다 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다. 더미 유전체층(60)은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시되어 있다. 일부 실시예에서, 더미 유전체층(60)은, 더미 유전체층(60)이 STI 영역(56)을 덮도록 더미 게이트층(62)과 STI 영역(56) 사이에서 연장되게 퇴적될 수 있다.
도 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a 및 29b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 다양한 추가적인 단계들을 도시한다. 도 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a 및 29b는 기판(50)의 n형 영역 및 p형 영역 중 어느 하나 내의 피처를 도시한다. 예를 들어, 도 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a, 및 29b는 기판(50)의 n형 영역과 p형 영역 모두에 적용될 수 있다. n형 영역 및 p형 영역(50)의 구조물에서의 차이(있는 경우)는 각 도면에 첨부된 텍스트에 설명된다.
도 8a 및 8b에서, 더미 게이트 층(62)(도 7 참조)은 더미 게이트(64)를 형성하도록 패터닝된다. 더미 게이트 층(62)은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 일부 실시예에서, 에칭 기술은 RIE, NBE, 이들의 조합 등과 같은 하나 이상의 이방성 에칭 프로세스를 포함할 수 있다. 더미 게이트(64)는 핀(52)의 채널 영역(58)을 덮는다. 패터닝 마스크의 패턴은 더미 게이트(64) 각각을 인접한 더미 게이트(64)로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(64)는 또한 각각의 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 더미 게이트(64)는 희생 게이트이고 후속적으로 대체 게이트로 대체된다. 따라서, 더미 게이트(64)는 희생 게이트라고도 지칭될 수 있다. 다른 실시예에서, 더미 게이트(64)의 일부는 대체되지 않고 결과적인 FinFET 디바이스의 최종 구조물에 남아있다. 더미 게이트(64)는 핀(52)의 상면으로부터 측정된 높이(H1)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H1)는 약 90 nm 내지 약 120 nm일 수 있다.
또한, 도 8a 및 8b에서, 게이트 밀봉 스페이서(66)는 더미 게이트(64) 및/또는 핀(52)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 퇴적 후 이방성 에칭이 게이트 밀봉 스페이서(66)를 형성할 수 있다. 게이트 밀봉 스페이서(66)는 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합 등을 포함할 수 있다. 게이트 밀봉 스페이서(66)의 형성 후에, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(명시적으로 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 도 6에서 위에서 논의된 주입과 유사하게, p형 영역을 노출시키면서 예를 들면, 포토레지스트와 같은 마스크가 n형 영역 위에 형성될 수 있고, 적절한 유형(예를 들어, p형)의 불순물이 p형 영역에서 노출된 핀(52) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역을 노출시키면서 p형 영역 위에 예를 들면, 포토레지스트와 같은 마스크가 형성될 수 있고, n형 영역의 노출된 핀(52)에 적절한 유형(예를 들어, n형)의 불순물이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 전술한 n형 불순물 중 임의의 것일 수 있고, p형 불순물은 전술한 p형 불순물 중 임의의 것일 수 있다. 경도핑된 소스/드레인 영역은 약 1012 cm-2 내지 1016 cm-2의 불순물 주입량을 가질 수 있다. 일부 실시예에서, 적절한 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 9a 및 9b에서, 게이트 스페이서(68)는 더미 게이트(64)의 측벽들을 따라 게이트 밀봉 스페이서(66) 상에 형성된다. 게이트 스페이서(68)는 절연 물질을 컨포멀하게(conformally) 퇴적하고 이어서 절연 물질을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(68)의 절연 물질은 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(68)는 층들이 상이한 물질을 포함하도록 복수의 층들(미도시)을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(68) 및 게이트 밀봉 스페이서(66)는 동일한 물질을 포함할 수 있다. 다른 실시예에서, 게이트 스페이서(68) 및 게이트 밀봉 스페이서(66)는 상이한 물질을 포함할 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 활용될 수 있고, 단계들의 상이한 시퀀스가 활용될 수 있다(예를 들어, 게이트 밀봉 스페이서(66)는 게이트 스페이서(68)를 형성하기 전에 에칭되지 않을 수 있어서, "L-형상" 게이트 밀봉 스페이서를 생성할 수 있으며, 스페이서가 형성되고 제거되는 등이 수행될 수 있다). 더욱이, n형 및 p형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 예를 들어, n형 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(66)를 형성하기 전에 형성될 수 있는 한편, p형 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(66)를 형성한 후에 형성될 수 있다.
도 10a 및 10b에서, 에피택셜 소스/드레인 영역(70)은 핀(52)에 형성되어 각각의 채널 영역(58)에 스트레스를 가함으로써 디바이스 성능을 개선한다. 에피택셜 소스/드레인 영역(70)은, 각각의 더미 게이트(64)가 에피택셜 소스/드레인 영역(70)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(70)은 핀(52) 내로 연장될 수 있다. 일부 실시예에서, 게이트 스페이서(68)는 에피택셜 소스/드레인 영역(70)이 결과적인 FinFET 디바이스의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(64)로부터 에피택셜 소스/드레인 영역(70)을 분리하는데 사용된다.
기판(50)의 n형 영역에서 에피택셜 소스/드레인 영역(70)은 기판(50)의 p형 영역을 마스킹하고 핀(52)에 리세스를 형성하기 위해 기판(50)의 n형 영역에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 후, 기판(50)의 n형 영역의 에피택셜 소스/드레인 영역(70)은 리세스에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(70)은 예를 들면, n형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 기판(50)의 n형 영역 내의 에피택셜 소스/드레인 영역(70)은 예를 들어, 실리콘, SiC, SiCP, SiP, 이들의 조합 등과 같이, 채널 영역(58)에 압축 변형을 가하는 물질을 포함할 수 있다. 기판(50)의 n형 영역 내의 에피택셜 소스/드레인 영역(70)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
기판(50)의 p형 영역에서 에피택셜 소스/드레인 영역(70)은 기판(50)의 n형 영역을 마스킹하고 핀(52)에 리세스를 형성하기 위해 기판(50)의 p형 영역에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 후, 기판(50)의 p형 영역의 에피택셜 소스/드레인 영역(70)은 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(70)은 예를 들면, p형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 기판(50)의 p형 영역 내의 에피택셜 소스/드레인 영역(70)은 예를 들어, SiGe, SiGeB, Ge, GeSn, 이들의 조합 등과 같이, 채널 영역(58)에 압축 변형을 가하는 물질을 포함할 수 있다. 기판(50)의 p형 영역 내의 에피택셜 소스/드레인 영역(70)은 핀(52)의 각각의 표면으로부터 상승된 표면을 또한 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(70) 및/또는 핀(52)은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하게 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 에피택셜 소스/드레인 영역(70)은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(70)에 대한 n형 및/또는 p형 불순물은 이전에 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(70)은 성장 중에 인시츄(in situ) 도핑될 수 있다.
n형 영역 및 p형 영역에서 에피택셜 소스/드레인 영역(70)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 윗면은 핀(52)의 측벽들을 넘어 측방향으로 외부로 확장되는 패싯을 갖는다. 일부 실시예에서, 이들 패싯은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(70)이 도 10c에 의해 도시된 바와 같이 병합되게 한다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(70)은 도 10d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태를 유지한다. 도 10c 및 도 10d에 도시된 실시예에서, 게이트 스페이서(68)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽들의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 다른 실시예에서, 게이트 스페이서(68)를 형성하는데 사용된 스페이서 에칭은 에피택셜하게 성장된 영역이 STI 영역(56)의 표면으로 연장될 수 있도록 핀(52)의 측벽들으로부터 스페이서 물질을 제거하도록 조정될 수 있다.
도 11a 내지 11b에서, 층간 유전체(interlayer dielectric; ILD)(74)는 도 10a 및 10b에 예시된 구조물 위에 퇴적된다. ILD(74)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD, 이들의 조합 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 또한 사용될 수 있다. 일부 실시예에서, 에칭 정지층(contact etch stop; ESL)(72)은 ILD(74)와, 에피택셜 소스/드레인 영역(82) 및 게이트 스페이서(68) 사이에 배치된다. ESL(72)은 상부 ILD 층(74)의 물질과는 상이한 에칭 속도를 갖는 예를 들면, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등과 같은, 유전체 물질을 포함할 수 있다.
도 12a 및 12b에서, ILD(74)의 상면을 ESL(72)의 최상면과 수평이 되게 하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스를 수행한 후, 더미 게이트(64), ILD(74) 및 ESL(72) 위에 하드 마스크층(76)이 형성한다. 일부 실시예에서, 하드 마스크층(76)은 실리콘 산화물, SiN, SiON, 이들의 조합 등의 하나 이상의 층을 포함할 수 있고, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 형성될 수 있다.
도 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a 및 17b는 일부 실시예에 따라 도 12a 및 12b의 구조물에 대해 수행되는 핀 절단 프로세스를 도시한다. 도 13a 및 13b에서, 더미 게이트(64A) 위의 하드 마스크층(76)에 트렌치(78)를 형성하기 위해 하드 마스크층(76)에 대해 패터닝 프로세스가 수행된다. 트렌치(78)는 더미 게이트(64A)를 노출시킨다. 일부 실시예에서, 하드 마스크층(76)은 적절한 포토 리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 에칭 프로세스는 하나 이상의 습식 에칭 프로세스, 하나 이상의 건식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 일부 실시예에서, 하드 마스크층(76)을 에칭하는데 사용되는 에천트는 CHxFy(x는 1 내지 3이고, y는 1 내지 3이며, x+y는 4와 같음), O2, Ar, He, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 패터닝 프로세스는 더미 게이트(64A)의 일부 및 게이트 밀봉 스페이서(66)의 일부를 추가로 제거한다. 이러한 실시예에서, 트렌치(78)는 하드 마스크층(76)의 저면 아래로 연장된다. 일부 실시예에서, 트렌치(78)는 트렌치(78)가 더미 게이트(64A)를 향해 연장됨에 따라 트렌치(78)의 폭이 감소하도록 경사진 측벽들을 갖는다. 일부 실시예에서, 트렌치(78)는 하드 마스크층(76)의 상면에서 폭(W1) 및 하드 마스크층(76)의 상면으로부터 측정된 깊이(D1)를 갖는다. 일부 실시예에서, 폭(W1)은 약 26 nm 내지 약 30 nm이다. 일부 실시예에서, 깊이(D1)는 약 35 nm 내지 약 50 nm이다. 일부 실시예에서, D1/W1의 비는 약 1.17 내지 약 1.92이다.
도 14a 및 14b에서, 트렌치(78)(도 13b 참조)에 의해 노출된 더미 게이트(64A)가 제거되어, 트렌치(78)가 기판(50)을 향해 연장되고 더미 유전체층(60)을 노출시킨다. 일부 실시예에서, 더미 게이트(64A)는 적절한 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 게이트 밀봉 스페이서(66) 및 더미 유전체층(60)을 에칭하지 않고 더미 게이트(64A)의 물질을 선택적으로 에칭하는 에칭 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 에칭 가스는 CF4, Ar, HBr, O2, He, NF3, H2, 이들의 조합 등을 포함할 수 있다. 더미 유전체층(60)은, 더미 게이트(72)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 일부 실시예에서, 더미 게이트(64A)를 제거하기 위한 에칭 프로세스는 또한 하드 마스크층(76)의 두께가 감소되도록 하드 마스크층(76)을 에칭할 수 있다.
도 15a 및 15b에서, 더미 게이트(64A)를 제거한 후(도 13a 및 13b 참조), 더미 유전체층(60)이 제거된다. 일부 실시예에서, 더미 유전체층(60)은 게이트 밀봉 스페이서(66) 및 핀(52)을 에칭하지 않고 더미 유전체층(60)을 선택적으로 에칭하는 하나 이상의 적합한 에칭 프로세스를 사용하여 제거될 수 있다. 적합한 에칭 프로세스는 하나 이상의 건식 에칭 프로세스, 하나 이상의 습식 에칭 프로세스, 이들의 조합 등일 수 있다. 일부 실시예에서, 더미 유전체층(60)을 에칭하기 위해 사용되는 에천트는 CF4, Ar, He, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 더미 유전체(60)를 제거하기 위한 에칭 프로세스는 또한 하드 마스크층(76)의 두께가 더 감소되도록 하드 마스크층(76)을 에칭할 수 있다.
도 16a 및 16b에서, 더미 유전체층(60)을 제거한 후, 핀(52)의 채널 영역(58)의 노출된 부분이 제거되어 트렌치(78)가 기판(50)을 향해 연장된다. 일부 실시예에서, 핀(52)의 채널 영역(58)의 노출된 부분은 게이트 밀봉 스페이서(66) 및 STI 영역(56)을 에칭하지 않고 핀(52)의 물질을 선택적으로 에칭하는 하나 이상의 적합한 에칭 프로세스를 사용하여 제거될 수 있다. 일부 실시예에서, 핀(52)의 채널 영역(58)의 노출된 부분은 이방성 건식 에칭 프로세스에 의해 제거된다. 일부 실시예에서, 이방성 건식 에칭 프로세스는 SixCly, O2, HBr, Ar, He, 이들의 조합 등과 같은 에천트 가스를 사용하여 수행된다. 일부 실시예에서, 핀(52)의 채널 영역(58)의 노출된 부분을 제거한 후, 트렌치(78)는 핀(52)의 상면으로부터 측정된 깊이(D2) 및 STI 영역(56)의 상면으로부터 측정된 깊이(D3)를 갖는다. 일부 실시예에서, 깊이(D2)는 약 20 nm 내지 약 30 nm이다. 일부 실시예에서, 깊이(D3)는 약 15 nm 내지 약 25 nm이다. 일부 실시예에서, 핀(52)의 채널 영역(58)의 노출된 부분을 제거하기 위한 에칭 프로세스는 또한 하드 마스크층(76)의 두께가 더 감소되도록 하드 마스크층(76)을 에칭할 수 있다.
도 17a 및 17b에서, 핀(52)의 채널 영역(58)의 노출된 부분을 제거한 후, 핀(52)의 노출된 부분 및 핀(52)의 노출된 부분 아래의 기판(50)의 부분이 제거되어 트렌치(78)가 기판(50) 내로 연장된다. 일부 실시예에서, 제거 프로세스는 게이트 밀봉 스페이서(66) 및 STI 영역(56)을 에칭하지 않고 핀(52)의 물질을 선택적으로 에칭하는 하나 이상의 적합한 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 적절한 에칭 프로세스는 이방성 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 이방성 건식 에칭 프로세스는 O2, HBr, Ar, He, 이들의 조합 등과 같은 에천트 가스를 사용하여 수행된다. 일부 실시예에서, 핀(52)의 노출된 부분 및 핀(52)의 노출된 부분 아래의 기판(50)의 부분을 제거한 후, 트렌치(78)는 기판(50)의 윗면(50t)으로부터 측정된 깊이(D4), 하드 마스크층(76)의 상면으로부터 측정된 깊이(D5), 및 하드 마스크층(76)의 상면에서의 폭(W2)을 갖는다. 일부 실시예에서, 깊이(D4)는 약 30 nm 내지 약 50 nm이다. 일부 실시예에서, 깊이(D5)는 약 250 nm 내지 약 300 nm이다. 일부 실시예에서, 폭(W2)은 약 22 nm 내지 약 26 nm이다. 일부 실시예에서, 깊이(D5) 대 폭(W2)의 비(D5/W2)로서 정의되는 트렌치(78)의 종횡비는 약 9.62 내지 약 13.6이다. 일부 실시예에서, 핀(52)의 노출된 부분 및 핀(52)의 노출된 부분 아래의 기판(50)의 부분을 제거하기 위한 에칭 프로세스는 또한 하드 마스크층(76)의 두께가 더 감소되도록 하드 마스크층(76)을 에칭할 수 있다.
또한, 도 17a 및 17b에서, 트렌치(78)는 각각의 핀(52)을 2개의 분리된 부분으로 절단한다. 아래에서보다 상세히 설명되는 바와 같이, 트렌치(78)는 핀(52)의 분리된 부분을 전기적으로 절연시키기 위해 하나 이상의 유전체 물질로 채워진다. 따라서, 핀(52)의 분리된 부분으로부터 형성된 디바이스가 또한 전기적으로 절연된다.
도 18a, 18b, 19a, 19b, 20a, 20b, 21a 및 21b는 일부 실시예에 따라 트렌치(78)(도 17a 및 17b 참조)에서 수행되는 유전체 간극 충전 프로세스를 도시한다. 도 18a 및 18b에서, 유전체 물질(80)은 트렌치(78)(도 17b 참조) 내에 그리고 하드 마스크층(76) 위에 퇴적된다. 일부 실시예에서, 유전체 물질(80)은 산화물 물질(예를 들면, 실리콘 산화물 등), 질화물 물질(예를 들면, 실리콘 질화물 등), 산질화물 물질(예를 들면, 실리콘 산질화물 등), 이들의 조합 등을 포함하고, ALD, CVD, PECVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 트렌치(78)의 높은 종횡비로 인해, 트렌치(78) 내의 유전체 물질(80)에 이음매(82) 또는 공동(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, 이음매(82)는 핀(52)의 상면 아래로 연장된다.
도 19a 및 19b에서, 일부 실시예에서, 유전체 물질(80)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 에칭백 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 평탄화 프로세스는 더미 게이트(64)를 노출시켜, 유전체 물질(80)의 상면, 더미 게이트(64)의 상면 및 ILD 층(74)의 상면면이 평탄화 프로세스가 완료된 후에 실질적으로 수평(프로세스 변화 내)이 되도록 한다. 이러한 실시예에서, 평탄화 프로세스는 하드 마스크층(76) 및 더미 게이트(64) 위의 ESL(72)의 일부를 제거한다. 일부 실시예에서, 평탄화 프로세스는 더미 게이트(64), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ILD(74)의 부분을 더 제거했다. 이러한 실시예에서, 평탄화 프로세스를 수행한 후에, 더미 게이트(64)는 핀(52)의 상면으로부터 측정된 높이(H2)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H2)는 높이(H1)보다 작다(도 8b 참조). 일부 실시예에서, 높이(H2)는 약 80 nm 내지 약 90 nm일 수 있다.
도 20a 및 20b에서, 일부 실시예에서, 유전체 물질(80)은 핀(52)의 상면 아래에 리세싱된다. 예시된 실시예에서, 유전체 물질(80)을 리세싱한 후, 유전체 물질(80)의 상면은 인접한 에피택셜 소스/드레인 영역(70)의 저면 아래에 있다. 다른 실시예에서, 유전체 물질(80)의 상면은 인접한 에피택셜 소스/드레인 영역(70)의 저면 위에 있을 수 있다. 일부 실시예에서, 유전체 물질(80)은 핀(52)의 상면 아래로 깊이(D6)까지 리세싱된다. 일부 실시예에서, 깊이(D6)는 약 150 nm 내지 약 170 nm이다. 일부 실시예에서, 유전체 물질(80)은 STI 영역(56)의 상면 아래로 깊이(D7)까지 리세싱된다. 일부 실시예에서, 깊이(D7)는 약 120 nm 내지 약 150 nm이다. 일부 실시예에서, 리세싱 프로세스는 게이트 밀봉 스페이서(66), 더미 게이트(64), ESL(72) 및 ILD(74)를 상당히 에칭하지 않고 유전체 물질(80)을 선택적으로 에칭하는 적절한 에칭 프로세스를 포함한다. 적절한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 유전체 물질(80)을 리세싱하기 위한 에칭 프로세스는 NF3, HF, NH3, 이들의 조합 등과 같은 에천트를 사용하여 수행된다.
일부 실시예에서, 유전체 물질(80)의 일부를 트렌치(78)에 남겨둠으로써, 트렌치(78)의 채워지지 않은 부분의 종횡비가 감소된다. 트렌치(78)의 채워지지 않은 부분은 트렌치(78)의 상단에서 폭(W3) 및 더미 게이트(64)의 상면으로부터 측정된 깊이(D8)를 갖는다. 일부 실시예에서, 깊이(D8)는 약 200 nm 내지 약 250 nm이다. 일부 실시예에서, 깊이(D8) 대 폭(W3)의 비(D8/W3)로서 정의되는 트렌치(78)의 채워지지 않은 부분의 종횡비는 약 9 내지 약 12이다. 일부 실시예에서, 유전체 물질(80)의 리세싱 프로세스는 또한 ILD(74)를 리세싱하여 ILD(74)의 상면이 더미 게이트(64)의 상면 아래에 있도록 할 수 있다. 일부 실시예에서, ILD(74)는 더미 게이트(64)의 상면 아래로 깊이(D9)까지 리세싱된다. 일부 실시예에서, 깊이(D9)는 약 15 nm 내지 약 30 nm이다.
일부 실시예에서, 리세싱 프로세스는 또한 더미 게이트(64), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거한다. 이러한 실시예에서, 리세싱 프로세스를 수행한 후에, 더미 게이트(64)는 핀(52)의 상면으로부터 측정된 높이(H3)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H3)는 높이(H2)보다 작다(도 19b 참조). 일부 실시예에서, 높이(H3)는 약 70 nm 내지 약 75 nm일 수 있다.
도 21a 및 21b에서, 유전체 물질(84)은 트렌치(78) 내에(도 20b 참조) 그리고 ILD(74) 및 더미 게이트(64) 위에 퇴적된다. 일부 실시예에서, 유전체 물질(84)은 산화물 물질(예를 들어, 실리콘 산화물 등), 질화물 물질(예를 들어, 실리콘 질화물 등), 산질화물 물질(예를 들어, 실리콘 산질화물 등), 이들의 조합 등을 포함하고, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 유전체 물질(80) 및 유전체 물질(84)은 상이한 물질을 포함한다. 다른 실시예에서, 유전체 물질(80) 및 유전체 물질(84)은 동일한 물질을 포함한다. 일부 실시예에서, 도 20a 및 20b를 참조하여 전술한 바와 같이 트렌치(78)의 채워지지 않은 부분의 종횡비를 감소시킴으로써, 트렌치(78) 내의 이음매 또는 공동의 형성이 감소될 수 있다. 일부 실시예에서, 트렌치(78)의 채워지지 않은 부분의 종횡비(D8/W3)를 약 9 내지 약 12로 감소시킴으로써, 트렌치(78) 내의 유전체 물질(84)에 이음매(86)가 형성될 수 있어서(도 20b 참조), 이음매(86)가 핀(52)의 상면 아래로 연장되지 않도록 한다. 일부 실시예에서, 이음매(86)의 최하부 부분은 핀(52)의 상면으로부터 측정된 높이(H4)에서 핀(52) 위에 배치된다. 일부 실시예에서, 높이(H4)는 약 20 nm 내지 약 35 nm일 수 있다.
일부 실시예에서, 유전체 물질(84)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 에칭백 프로세스, 이들의 조합 등을 포함할 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후 더미 게이트(64)의 상면 및 절연 물질(84)의 상면이 (프로세스 변화 내에서) 실질적으로 수평이 되도록 더미 게이트(64)를 노출시킨다. 트렌치(78)(도 20b 참조) 내에 배치된 유전체 물질(80 및 84)의 일부는 또한, 격리 구조물로 지칭될 수 있다. 일부 실시예에서, 평탄화 프로세스는 또한 더미 게이트(64), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거한다. 이러한 실시예에서, 평탄화 프로세스를 수행한 후에, 더미 게이트(64)는 핀(52)의 상면으로부터 측정된 높이(H5)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H5)는 높이(H3)보다 작다(도 20b 참조). 일부 실시예에서, 높이(H5)는 약 50 nm 내지 약 65 nm이다.
도 22a 및 22b에서, 더미 게이트(64) 및 대응하는 더미 유전체층(60)(도 21a 및 21b 참조)은 하나 이상의 에칭 단계에서 제거되어, 개구(88)가 형성된다. 일부 실시예에서, 더미 게이트(64)는 적절한 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, ILD(74) 또는 게이트 스페이서(68)를 에칭하지 않고 더미 게이트(64)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 각각의 개구(88)는 각각의 핀(52)의 채널 영역(58)을 노출시킨다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(70)의 이웃 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층(60)은, 더미 게이트(64)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그 후, 더미 유전체층(60)은 적절한 에칭 프로세스에 의해 제거된다.
일부 실시예에서, 더미 게이트(64) 및 더미 유전체층(60)을 제거하기 위한 프로세스는 또한, 유전체 물질(84), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거할 수 있다. 이러한 실시예에서, ILD(74) 위의 유전체 물질(84)의 두께가 감소되어, 유전체 물질(84)의 상면이 핀(52)의 상면으로부터 측정되는 높이(H6)에서 핀(52) 위에 배치된다. 일부 실시예에서, 높이(H6)는 높이(H5)보다 작다(도 21b 참조). 일부 실시예에서, 높이(H6)는 약 50 nm 내지 약 60 nm일 수 있다.
도 23a 및 23b에서, 계면층(90), 게이트 유전체층(92) 및 게이트 전극(94)은 대체 게이트 스택(96)을 형성하기 위해 개구(88)(도 22a 및 22b 참조)에 형성된다. 도 23c는 도 23b의 영역(98)의 상세도를 예시한다. 일부 실시예에서, 계면층(90)은 개구(88)에 형성된다(도 22a 및 22b 참조). 계면층(90)은 실리콘 산화물을 포함할 수 있고, ALD, CVD, PECVD 등과 같은 화학 퇴적 프로세스를 사용하거나 산화 프로세스를 사용하여 형성될 수 있다. 계면층(90)이 퇴적 프로세스를 사용하여 형성되는 일부 실시예에서, 계면층(90)은 핀(52), STI 영역(56) 및 게이트 밀봉 스페이서(66)의 노출된 표면을 따라 연장된다. 계면층(90)이 산화 프로세스를 사용하여 형성되는 일부 실시예에서, 계면층(90)은 핀(52)의 노출된 표면을 따라 연장되고, STI 영역(56) 및 게이트 밀봉 스페이서(66)의 노출된 표면을 따라 연장되지 않는다.
일부 실시예에서, 게이트 유전체층(92)은 개구(88) 내의 계면층(90) 위에 퇴적된다(도 22a 및 22b 참조). 일부 실시예에서, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층 등을 포함할 수 있다. 일부 실시예에서, 게이트 유전체(92)는 하이-k 유전체 물질을 포함할 수 있고, 이들 실시예에서, 게이트 유전체(92)는 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합 등의 규산염 등을 포함할 수 있다. 게이트 유전체층(92)은 ALD, CVD 등을 사용해 형성될 수 있다.
또한, 도 23a 및 23b에서, 게이트 전극(94)은 게이트 유전체층(92) 위에 퇴적되고 개구(88)의 잔여 부분을 채운다(도 22a 및 22b 참조). 비록 단일 층 게이트 전극(94)이 도 23b에 도시되어 있지만, 게이트 전극(94) 각각은 도 23c에 도시된 바와 같이 임의의 수의 라이너 층(94A), 임의의 수의 일함수 조정층(94B) 및 전도성 충전층(94C)을 포함할 수 있다. 라이너 층(94A)은 TiN, TiO, TaN, TaC, 이들의 조합, 이들의 다층 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 기판(50)의 n형 영역에서, 일 함수 조정층(94B)은 Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, 이들의 조합, 이들의 다층 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 기판(50)의 p형 영역에서, 일 함수 조정층(94B)은 TiN, WN, TaN, Ru, Co, 이들의 조합, 이들의 다층 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 충전층(94C)은 Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, 이들의 합금, 이들의 조합, 이들의 다층 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다.
개구(88)(도 22a 및 22b 참조)를 채운 후, CMP 프로세스와 같은 평탄화 프로세스는 게이트 유전체층(92), 게이트 전극(94) 및/또는 계면층(90)의 과잉 부분을 제거하기 위해 수행될 수 있으며, 이 과잉 부분은 유전체 물질(84)의 상면 위에 있다. 따라서 게이트 전극(94)의 잔여 부분, 게이트 유전체층(92) 및 계면층(90)은 결과적인 FinFET의 대체 게이트 스택(96)을 형성한다. 게이트 스택(96)은 핀(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다. 일부 실시예에서, 평탄화 프로세스는 또한, 유전체 물질(84), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거할 수 있다. 이러한 실시예에서, 평탄화 프로세스를 수행한 후에, 게이트 스택(96)은 핀(52)의 상면으로부터 측정된 높이(H7)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H7)는 높이(H6)보다 작다(도 22b 참조). 일부 실시예에서, 높이(H7)는 약 40 nm 내지 약 50 nm일 수 있다.
기판(50)의 n형 영역과 p형 영역에 게이트 유전체층(92)을 형성하는 것은 각 영역의 게이트 유전체층(92)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 다른 실시예에서, 각 영역의 게이트 유전체층(92)은 서로 다른 영역의 게이트 유전체층(92)이 서로 다른 물질로 형성될 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 기판(50)의 n형 영역 및 p형 영역에 전도성 충전층(94C)을 형성하는 것은 각 영역의 전도성 충전층(94C)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 다른 실시예에서, 각 영역의 전도성 충전층(94C)은 상이한 영역의 전도성 충전층(94C)이 상이한 물질로 형성될 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 24a 및 24b에서, 게이트 스택(96)은 리세싱되어, 리세스(100)가 게이트 스택(96) 바로 위에 그리고 게이트 밀봉 스페이서(66)의 대향 부분들 사이에 형성된다. 일부 실시예에서, 리세싱 프로세스는 게이트 밀봉 스페이서(66)를 상당히 에칭하지 않고 게이트 스택(96)의 물질을 선택적으로 에칭하는 적합한 에칭 프로세스를 포함한다. 적절한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 게이트 스택(96)을 리세싱하기 위한 에칭 프로세스는 CF4, CHF3, HBr, N2, H2, O2, 이들의 조합 등과 같은 에천트를 사용하여 수행된다. 다른 실시예에서, 게이트 스택(96)을 리세싱하기 위한 에칭 프로세스는 용해된 오존(DIO3), H2SO4, NH4OH, 이들의 조합 등을 갖는 탈이온(deionized; DI) 물과 같은 에천트를 사용하여 수행된다.
일부 실시예에서, 리세싱 프로세스를 수행한 후에, 게이트 스택(96)은 핀(52)의 상면으로부터 측정된 높이(H8)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H8)는 높이(H4)보다 작다(도 21b 참조). 일부 실시예에서, 높이(H8)는 약 10 nm 내지 약 20 nm일 수 있다.
일부 실시예에서, 리세싱 프로세스는 또한 유전체 물질(84), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거할 수 있다. 이러한 실시예에서, ILD(74) 위의 유전체 물질(84)의 두께가 더 감소되어, 유전체 물질(84)의 상면이 핀(52)의 상면으로부터 측정된 높이(H9)에서 핀(52) 위에 배치된다. 일부 실시예에서, 높이(H9)는 높이(H7)보다 작다(도 23b 참조). 일부 실시예에서, 높이(H9)는 약 30 nm 내지 약 40 nm일 수 있다.
도 25a 및 25b에서, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 유전체 물질의 하나 이상의 층을 포함하는 게이트 마스크(102)가 리세스(100)(도 24a 및 24b 참조)에 채워진 다음 ILD(74) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 이음매(104)는 리세스(100) 내의 게이트 마스크(102)에 형성될 수 있다(도 24a 및 24b 참조). 일부 실시예에서, 평탄화 프로세스는 또한 ILD(74), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 ESL(72)의 일부를 제거할 수 있다. 이러한 실시예에서, 평탄화 프로세스를 수행한 후에, 게이트 마스크(102)는 핀(52)의 상면으로부터 측정된 높이(H10)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H10)는 높이(H9)보다 작다(도 24b 참조). 일부 실시예에서, 높이(H10)는 약 25 nm 내지 약 35 nm일 수 있다.
도 26a 및 26b에서, ILD(74) 및 ESL(72)(도 25a 및 25b 참조)은 에피택셜 소스/드레인 영역(70)을 노출하는 개구(106)를 형성하도록 패터닝된다. 패터닝 프로세스는 에피택셜 소스/드레인 영역(70) 및 게이트 스페이서(68)를 노출시킨다. 일부 실시예에서, 패터닝 프로세스는 ILD(74) 및 ESL(72)의 물질을 선택적으로 에칭하는 하나 이상의 적합한 에칭 프로세스를 포함한다. 적절한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 패터닝 프로세스는 ILD(74)를 패터닝하기 위한 제1 에칭 프로세스와 이에 이어서 ESL(72)을 패터닝하기 위한 제2 에칭 프로세스를 포함한다. 일부 실시예에서, 제1 에칭 프로세스는 C4F6, C4F8, O2, CO, 이들의 조합 등과 같은 에천트를 사용하여 수행된다. 일부 실시예에서, 제2 에칭 프로세스는 HF, NH3, NF3, 이들의 조합 등과 같은 에천트를 사용하여 수행된다.
도 27a 및 27b에서, 실리사이드층(108)은 개구(106)를 관통해 에피택셜 소스/드레인 영역(70) 위에 형성된다. 일부 실시예에서, 금속성 물질은 에피택셜 소스/드레인 영역(70) 위에 퇴적된다. 금속 물질은 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, 이들의 조합 등을 포함할 수 있으며, PVD, ALD, CVD, 이들의 조합 등을 사용해 형성될 수 있다. 이어서, 실리사이드층(108)을 형성하기 위해 어닐링 프로세스가 수행된다. 에피택셜 소스/드레인 영역(70)이 실리콘을 포함하는 일부 실시예에서, 어닐링 프로세스는 금속성 물질이 실리콘과 반응하여 금속성 물질과 에피택셜 소스/드레인 영역(70) 사이의 계면에서 금속성 물질의 실리사이드를 형성하게 한다. 실리사이드층(108)을 형성한 후, 금속성 물질의 미반응 부분은 예를 들어 적절한 에칭 프로세스와 같은 적절한 제거 프로세스를 사용하여 제거된다.
도 28a 및 28b에서, 소스/드레인 콘택(114)은 개구(106)에 형성된다(도 27a 및 27b 참조). 일부 실시예에서, 소스/드레인 콘택(114)은 개구(106)에 라이너(110) 및 전도성 물질(112)을 형성함으로써 형성된다. 라이너(110)는 확산 배리어층, 접착층 등일 수 있다. 라이너(110)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 이들의 조합 등을 포함할 수 있으며, PVD, 스퍼터링, 도금, 이들의 조합 등을 사용하여 형성될 수 있다. 전도성 물질(112)은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 이들의 조합 등을 포함할 수 있으며, PVD, CVD, 스퍼터링, 도금, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 라이너(110) 및 전도성 물질(112)의 일부는 이음매(86) 내로 침투할 수 있다(도 27b 참조). 그러나, 이음매(86)가 핀(52)의 상면 아래로 연장되지 않기 때문에, 관통된 물질의 양이 감소된다.
일부 실시예에서, CMP 프로세스와 같은 평탄화 프로세스는 라이너(110) 및 전도성 물질(112)의 초과 부분을 제거하고 게이트 마스크(102)의 상면을 노출시키기 위해 수행될 수 있다. 라이너(110) 및 전도성 물질(112)의 잔여 부분은 소스/드레인 콘택(114)을 형성한다. 소스/드레인 콘택(114)은 실리사이드층(108)을 통해 각각의 에피택셜 소스/드레인 영역(70)에 전기적으로 결합된다. 일부 실시예에서, 게이트 마스크(102)의 상면 및 소스/드레인 콘택(114)의 상면은 평탄화 프로세스가 완료된 후 (프로세스 변화 내에서) 실질적으로 평탄하거나 공면이다.
일부 실시예에서, 평탄화 프로세스는 또한 게이트 마스크(102), 게이트 밀봉 스페이서(66), 게이트 스페이서(68) 및 유전체 물질(84)의 일부를 제거하여, 유전체 물질(84)의 이음매(86)(도 27b 참조)가 완전히 제거된다. 일부 실시예에서, 이음매(86)를 제거함으로써(도 27b 참조), 소스/드레인 콘택(114)의 형성 동안 이음매(86)에서 관통했을 수 있는 전도성 물질의 부분도 제거된다. 따라서, 유전체 물질(84)의 양측에 배치된 소스/드레인 콘택(114)의 단락이 방지된다. 일부 실시예에서, 평탄화 프로세스를 수행한 후에, 게이트 마스크(102)는 핀(52)의 상면으로부터 측정된 높이(H11)에서 핀(52) 위에 배치되는 상면을 갖는다. 일부 실시예에서, 높이(H11)는 높이(H10)보다 작다(도 25b 참조). 일부 실시예에서, 높이(H11)는 높이(H4) 이하이다(도 21b 참조). 일부 실시예에서, 높이(H11)는 약 20 nm 내지 약 30 nm일 수 있다.
도 29a 및 29b에서, 평탄화 프로세스를 수행한 후, ILD(116)가 게이트 스택(96) 및 소스/드레인 콘택(114) 위에 퇴적된다. 일부 실시예에서, ILD(116)는 도 11a 및 11b를 참조하여 위에서 설명된 ILD(74)와 유사한 물질 및 방법을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 일부 실시예에서, ILD(74) 및 ILD(116)는 동일한 물질을 포함한다. 다른 실시예에서, ILD(74) 및 ILD(116)는 상이한 물질을 포함한다.
ILD(116)를 형성한 후, 게이트 콘택(118)을 위한 개구가 ILD(116) 및 게이트 마스크(102)를 관통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 이어서, 게이트 콘택(118)이 개구 내에 형성된다. 일부 실시예에서, 게이트 콘택(118)은 도 28a 및 28b를 참조하여 위에서 설명된 소스/드레인 콘택(114)과 유사한 물질 및 방법을 사용하여 형성되고, 여기서 설명은 반복되지 않는다.
실시예는 이점을 달성할 수 있다. 본 명세서에서 논의된 다양한 실시예는 핀 절단 프로세스 동안 형성된 트렌치에 대한 유전체 물질 간극-충전 성능을 개선하고, 트렌치 내의 유전체 물질의 이음매 및/또는 공동 형성으로 인한 문제를 줄이거나 방지하고, 콘택 플러그들 사이의 단락을 줄이거나 방지할 수 있으며, 디바이스 및 수율 성능을 향상할 수 있게 한다. 일부 실시예에서, 핀 절단 프로세스 동안 형성된 트렌치는 복수의 유전체 물질로 채워진다. 일부 실시예에서, 트렌치 충전 프로세스는 트렌치를 제1 유전체 물질로 채우는 단계, 트렌치의 상부 부분이 유전체 물질로 채워지지 않도록 트렌치로부터 제1 유전체 물질을 부분적으로 제거하는 단계, 및 트렌치의 상부 부분을 제2 유전체 물질로 채우는 단계를 포함할 수 있다. 제2 유전체 물질은 제1 유전체 물질과 동일하거나 상이할 수 있다.
실시예에 따르면, 디바이스는 기판, 기판 위의 제1 격리 구조물 및 제2 격리 구조물, 기판 위에 그리고 제1 격리 구조물과 제2 격리 구조물 사이에 있는 반도체 핀, 및 반도체 핀을 관통해 연장되고 제1 격리 구조물과 제2 격리 구조물 사이에 있는 제3 격리 구조물을 포함한다. 반도체 핀의 상면은 제1 격리 구조물의 상면 및 제2 격리 구조물의 상면 위에 있다. 제3 격리 구조물은 제1 유전체 물질 및 제1 유전체 물질 위의 제2 유전체 물질을 포함한다. 제1 유전체 물질과 제2 유전체 물질 사이의 계면은 제1 격리 구조물의 상면 및 제2 격리 구조물의 상면 아래에 있다. 실시예에서, 제1 유전체 물질은 제1 격리 구조물의 저면 및 제2 격리 구조물의 저면 아래로 연장된다. 실시예에서, 제2 유전체 물질은 제1 격리 구조물의 상면 및 측벽들을 따라 연장되고 이들과 물리적으로 접촉한다. 실시예에서, 제3 격리 구조물의 상면은 제1 격리 구조물의 상면 및 제2 격리 구조물의 상면 위에 있다. 실시예에서, 제3 격리 구조물의 상면은 반도체 핀의 상면 위에 있다. 실시예에서, 디바이스는 반도체 핀 위에 그리고 제3 격리 구조물에 인접해 있는 게이트 스택을 더 포함하고, 게이트 스택의 상면은 제3 격리 구조물의 상면 아래에 있다. 실시예에서, 제1 유전체 물질은 제2 유전체 물질과는 상이하다.
또 다른 실시예에 따라, 디바이스는, 기판; 기판의 상면으로부터 연장되는 반도체 핀; 반도체 핀의 상면 및 측벽들을 따라 연장되는 게이트 스택; 게이트 스택에 인접하여 반도체 핀 내로 연장되는 소스/드레인 영역; 및 소스/드레인 영역에 인접하여 반도체 핀 내로 연장되는 격리 구조물을 포함한다. 소스/드레인 영역은 격리 구조물과 게이트 스택 사이에 개재된다. 격리 구조물은 제1 유전체 물질 및 제1 유전체 물질 위의 제2 유전체 물질을 포함한다. 제1 유전체 물질과 제2 유전체 물질 사이의 계면은 반도체 핀의 상면 아래에 있다. 실시예에서, 제1 유전체 물질은 제2 유전체 물질과는 상이하다. 실시예에서, 제1 유전체 물질은 기판 내로 연장된다. 실시예에서, 제1 유전체 물질과 제2 유전체 물질 사이의 계면은 기판의 상면 위에 있다. 실시예에서, 제2 유전체 물질의 상면은 게이트 스택의 상면 위에 있다. 실시예에서, 제1 유전체 물질과 제2 유전체 물질 사이의 계면은 소스/드레인 영역의 저면 아래에 있다. 실시예에서, 디바이스는 격리 구조물의 측벽을 따라 연장되는 스페이서 구조물을 더 포함하고, 스페이서 구조물은 제2 유전체 물질과 물리적으로 접촉한다.
또 다른 실시예에 따르면, 방법은 기판 위에 반도체 핀을 형성하는 단계를 포함한다. 더미 게이트 구조물은 반도체 핀 위에 형성된다. 스퍼이서는 더미 게이트 구조물의 양측벽들 상에 형성된다. 더미 게이트 구조물은 스페이서들 사이에 트렌치를 형성하기 위해 제거된다. 트렌치는 반도체 핀을 노출시킨다. 트렌치를 반도체 핀 내로 연장하기 위해 반도체 핀 상에 에칭 프로세스가 수행된다. 트렌치는 제1 유전체 물질로 채워진다. 제1 유전체 물질은 에칭백된다. 제2 유전체 물질은 트렌치 내에 그리고 제1 유전체 물질 위에 퇴적된다. 실시예에서, 에칭 프로세스는 트렌치를 기판 내로 더 연장한다. 실시예에서, 제1 유전체 물질의 상면은 제1 유전체 물질을 에칭백한 후에 반도체 핀의 상면 아래에 있다. 실시예에서, 제1 유전체 물질은 제2 유전체 물질과는 상이하다. 실시예에서, 제2 유전체 물질은 트렌치 내에 이음매를 갖는다. 실시예에서, 이음매가 제거된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판;
상기 기판 위의 제1 격리 구조물 및 제2 격리 구조물;
상기 기판 위의 그리고 상기 제1 격리 구조물과 상기 제2 격리 구조물 사이의 반도체 핀(semiconductor fin) - 상기 반도체 핀의 상면은 상기 제1 격리 구조물의 상면 및 상기 제2 격리 구조물의 상면 위에 있음 -; 및
상기 반도체 핀을 관통해 연장되고 상기 제1 격리 구조물과 상기 제2 격리 구조물 사이에서 연장되는 제3 격리 구조물;
을 포함하며, 상기 제3 격리 구조물은,
제1 유전체 물질; 및
상기 제1 유전체 물질 위의 제2 유전체 물질;
을 포함하며, 상기 제1 유전체 물질과 상기 제2 유전체 물질 사이의 계면은 상기 제1 격리 구조물의 상면 및 상기 제2 격리 구조물의 상면 아래에 있는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 물질은 상기 제1 격리 구조물의 저면 및 상기 제2 격리 구조물의 저면 아래로 연장되는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제2 유전체 물질은 상기 제1 격리 구조물의 상면 및 측벽들을 따라 연장되고 상기 제1 격리 구조물의 상면 및 측벽들과 물리적으로 접촉하는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제3 격리 구조물의 상면은 상기 제1 격리 구조물의 상면 및 상기 제2 격리 구조물의 상면 위에 있는 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제3 격리 구조물의 상면은 상기 반도체 핀의 상면 위에 있는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 반도체 핀 위에 그리고 상기 제3 격리 구조물에 인접해 있는 게이트 스택을 더 포함하고, 상기 게이트 스택의 상면은 상기 제3 격리 구조물의 상면 아래에 있는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 유전체 물질은 상기 제2 유전체 물질과는 상이한 것인, 디바이스.
실시예 8. 디바이스에 있어서,
기판;
상기 기판의 상면으로부터 연장되는 반도체 핀;
상기 반도체 핀의 상면 및 측벽들을 따라 연장되는 게이트 스택;
상기 게이트 스택에 인접하여 상기 반도체 핀 내로 연장되는 소스/드레인 영역; 및
상기 소스/드레인 영역에 인접하여 상기 반도체 핀 내로 연장되는 격리 구조물 - 상기 소스/드레인 영역은 상기 격리 구조물과 상기 게이트 스택 사이에 개재됨(interposed) -;
을 포함하며, 상기 격리 구조물은,
제1 유전체 물질; 및
상기 제1 유전체 물질 위의 제2 유전체 물질;
을 포함하며, 상기 제1 유전체 물질과 상기 제2 유전체 물질 사이의 계면은 상기 반도체 핀의 상면 아래에 있는 것인, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 유전체 물질은 상기 제2 유전체 물질과는 상이한 것인, 디바이스.
실시예 10. 실시예 8에 있어서,
상기 제1 유전체 물질은 상기 기판 내로 연장되는 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
상기 제1 유전체 물질과 상기 제2 유전체 물질 사이의 계면은 상기 기판의 상면 위에 있는 것인, 디바이스.
실시예 12. 실시예 8에 있어서,
상기 제2 유전체 물질의 상면은 상기 게이트 스택의 상면 위에 있는 것인, 디바이스.
실시예 13. 실시예 8에 있어서,
상기 제1 유전체 물질과 상기 제2 유전체 물질 사이의 계면은 상기 소스/드레인 영역의 저면 아래에 있는 것인, 디바이스.
실시예 14. 실시예 8에 있어서,
상기 격리 구조물의 측벽을 따라 연장되는 스페이서 구조물을 더 포함하며, 상기 스페이서 구조물은 상기 제2 유전체 물질과 물리적으로 접촉하는 것인, 디바이스.
실시예 15. 방법에 있어서,
기판 위에 반도체 핀을 형성하는 단계;
상기 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물의 양측벽들 상에 스페이서들을 형성하는 단계;
상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이에 트렌치를 형성하는 단계 - 상기 트렌치는 상기 반도체 핀을 노출시킴 -;
상기 트렌치를 상기 반도체 핀 내로 연장시키기 위해 상기 반도체 핀 상에 에칭 프로세스를 수행하는 단계;
상기 트렌치를 제1 유전체 물질로 채우는 단계;
상기 제1 유전체 물질을 에칭백(etching back)하는 단계; 및
상기 트렌치 내에 그리고 상기 제1 유전체 물질 위에 제2 유전체 물질을 퇴적하는 단계;
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 에칭 프로세스는 상기 트렌치를 상기 기판 내로 더 연장시키는 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 제1 유전체 물질의 상면은 상기 제1 유전체 물질을 에칭백하는 단계 후에 상기 반도체 핀의 상면 아래에 있는 것인, 방법.
실시예 18. 실시예 15에 있어서,
상기 제1 유전체 물질은 상기 제2 유전체 물질과는 상이한 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 제2 유전체 물질은 상기 트렌치 내에 이음매(seam)를 갖는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 이음매를 제거하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측벽들 상에 스페이서들을 형성하는 단계;
    상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이에 트렌치를 형성하는 단계 - 상기 트렌치는 상기 반도체 핀을 노출시킴 -;
    상기 트렌치를 상기 반도체 핀 내로 연장시키기 위해 상기 반도체 핀에 대해 에칭 프로세스를 수행하는 단계;
    상기 트렌치를 제1 유전체 물질로 채우는 단계;
    상기 제1 유전체 물질을 에칭백(etching back)하는 단계;
    상기 트렌치 내에 그리고 상기 제1 유전체 물질 위에 제2 유전체 물질을 퇴적하는 단계 - 상기 제2 유전체 물질은 상기 트렌치 내에 제1 이음매(seam)를 가짐 - ; 및
    상기 트렌치 내의 상기 제1 이음매를 완전히 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 에칭 프로세스는 상기 트렌치를 상기 기판 내로 추가로 연장하는 것인, 방법.
  3. 제1항에 있어서, 상기 제1 유전체 물질의 상면은 상기 제1 유전체 물질의 에칭백 후에 상기 반도체 핀의 상면 아래에 있는 것인, 방법.
  4. 제1항에 있어서, 상기 제1 유전체 물질은 상기 제2 유전체 물질과는 상이한 것인, 방법.
  5. 제1항에 있어서, 상기 제1 유전체 물질은 제2 이음매를 갖고, 상기 제1 유전체 물질의 에칭백 후에 상기 제2 이음매의 부분이 남아 있고, 상기 제2 유전체 물질을 퇴적하는 단계는, 상기 제2 이음매의 남아있는 부분들 위에 상기 제2 유전체 물질을 퇴적하는 단계를 포함하는 것인, 방법.
  6. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측벽들 상에 하나 이상의 유전체층을 형성하는 단계;
    상기 더미 게이트 구조물을 제거하여 트렌치를 형성하는 단계 - 상기 트렌치는 상기 반도체 핀을 노출시킴 -;
    상기 트렌치를 상기 반도체 핀 내로 연장시키기 위해 상기 반도체 핀에 대해 에칭 프로세스를 수행하는 단계;
    상기 트렌치 내에 제1 유전체 물질을 형성하는 단계 - 상기 제1 유전체 물질의 윗면은 상기 반도체 핀의 윗면보다 낮음 - ;
    상기 제1 유전체 물질 위에 제2 유전체 물질을 형성하는 단계 - 상기 제2 유전체 물질의 윗면은 상기 반도체 핀의 윗면보다 높고, 상기 제2 유전체 물질은 공동(void) 또는 이음매를 가짐 - ; 및
    상기 공동 또는 이음매를 완전히 제거하기 위해 상기 제2 유전체 물질의 상부 부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 제6항에 있어서, 상기 제1 유전체 물질을 형성한 후에, 상기 제1 유전체 물질의 윗면은 리세스를 갖는 것인, 반도체 디바이스를 형성하는 방법.
  8. 제7항에 있어서, 상기 제2 유전체 물질을 형성하는 단계는, 공동을 형성하기 위해 상기 리세스 위에 상기 제2 유전체 물질을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  9. 제6항에 있어서, 상기 반도체 핀의 길이방향 축에 수직인 단면도에서 상기 제1 유전체 물질의 가장 넓은 폭은 상기 제2 유전체 물질의 가장 넓은 폭보다 큰 것인, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판의 상면으로부터 연장되는 반도체 핀을 형성하는 단계;
    상기 반도체 핀 내로 연장되는 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역에 인접한 상기 반도체 핀 내로 연장되는 격리 구조물을 형성하는 단계 - 상기 격리 구조물을 형성하는 단계는,
    제1 유전체 물질을 형성하는 단계; 및
    상기 제1 유전체 물질 위에 제2 유전체 물질을 형성하는 단계를 포함하고, 상기 제1 유전체 물질과 상기 제2 유전체 물질 사이의 계면은 상기 반도체 핀의 상면 아래에 있고, 상기 제2 유전체 물질의 표면으로부터 상기 제1 유전체 물질의 표면으로 제1 공동이 연장됨 - ; 및
    상기 반도체 핀의 상면 및 측벽들을 따라 연장되는 게이트 스택을 형성하는 단계 - 상기 소스/드레인 영역은 상기 격리 구조물과 상기 게이트 스택 사이에 개재됨(interposed) -
    를 포함하는, 반도체 디바이스를 형성하는 방법.
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